JP3317482B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、絶縁表面を有する
基板上に複数の薄膜トランジスタが形成された半導体装
置、より詳しくは、結晶性Ｓｉ膜を活性領域とする薄膜
トランジスタを用いた半導体装置及びその製造方法に関
し、特に、液晶表示装置用のアクティブマトリクス基板
や薄膜集積回路一般、イメージセンサー及び三次元ＩＣ
等に利用できる半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】近年、大型で高解像度の液晶表示装置
や、低コスト化のためドライバ回路を同一基板上に形成
したモノリシック型の液晶表示装置、高速で高解像度の
密着型イメージセンサー及び三次元ＩＣ等への実現に向
けて、ガラス等の絶縁基板上や、絶縁膜上に高性能な半
導体素子を形成する試みがなされている。これらの半導
体装置に用いられる半導体素子には、薄膜状のＳｉ（ケ
イ素）半導体を用いるのが一般的である。

【０００３】ここで、薄膜状のＳｉ半導体としては、非
晶質Ｓｉ半導体（ａ−Ｓｉ）からなるものと、結晶性を
有するＳｉ半導体からなるものの２つに大別される。

【０００４】このうち、非晶質Ｓｉ半導体は作製温度が
低く、気相法で比較的容易に作製することが可能で量産
性に富むという長所を有するため、従来最も一般的に用
いられていた。

【０００５】その反面、非晶質Ｓｉ半導体は、導電性等
の物性が結晶性を有するＳｉ半導体に比べて劣るという
欠点を有する。このため、より高速特性を必要とする半
導体装置への適用が困難である。このような事情によ
り、より高速特性を必要とする半導体装置を実現するに
は、結晶性を有するＳｉ半導体からなる半導体装置の作
製方法の確立が強く要請されているのが現状である。

【０００６】なお、結晶性を有するＳｉ半導体として
は、多結晶Ｓｉ、微結晶Ｓｉ及び結晶成分を含む非晶質
Ｓｉ等が知られている。

【０００７】これら結晶性を有する薄膜状のＳｉ半導体
を得る方法としては、 （１）成膜時に結晶性を有する膜を直接成膜する。

【０００８】（２）非晶質の半導体膜を成膜しておき、
熱エネルギを加えることにより結晶性を有せしめる。

【０００９】（３）非晶質の半導体膜を成膜しておき、
レーザビーム（レーザ光）のエネルギにより結晶性を有
せしめる。

【００１０】といった主に３つの方法が知られている。

【００１１】しかしながら、上記（１）の方法では、成
膜工程と同時に結晶化が進行するので、大粒径の結晶性
Ｓｉを得ることが困難である。このため、この方法で、
大粒径の結晶性Ｓｉを得ようとすれば、Ｓｉ膜の厚膜化
を図ることが考えられる。しかしながら、厚膜化したか
らといっても基本的には膜厚と同程度の結晶粒径しか得
られないため、この方法により良好な結晶性を有するＳ
ｉ膜を作製することは原理的にまず不可能である。ま
た、成膜温度が６００℃以上と高いので、安価なガラス
基板が使用できないというコスト上の問題もある。

【００１２】また、上記（２）の方法は、結晶化に際し
６００℃以上の高温にて数十時間にわたる加熱処理が必
要であるため、生産性を向上できないという問題があ
る。また、固相結晶化現象を利用するため、結晶粒は基
板面に平行に拡がり数μｍの粒径を持つものさえ現れる
が、成長した結晶粒同士がぶつかり合って粒界が形成さ
れるため、その粒界はキャリアに対するトラップ準位と
して働き、薄膜トランジスタ（以下では、ＴＦＴと称す
る）の移動度を低下させる大きな原因となっている。さ
らに、それぞれの結晶粒は双晶構造を示し、一つの結晶
粒内においても所謂双晶欠陥と呼ばれる結晶欠陥が多量
に存在している。

【００１３】このような理由により、現在では上記
（３）の方法が主流となっている。ここで、（３）の方
法では、溶融固化過程を利用して結晶化するので、個々
の結晶粒内の結晶性は非常に良好である。また、照射光
の波長を選ぶことで、アニールの対象であるＳｉ膜のみ
を効率的に加熱できるので、下層のガラス基板への熱的
損傷を防ぐことができる。さらには、上記（２）の方法
のような長時間にわたる処理が必要でないので、生産性
を向上できる。また、装置面でも高出力のエキシマレー
ザアニール装置等が開発されており、大面積基板に対し
ても対応可能になりつつある。

【００１４】上記（３）の方法を利用して半導体素子を
作製する方法の従来例として、例えば特開平８−２０１
８４６号公報に開示されたものがある。この方法は、液
晶表示装置用のドライバモノリッシック型（画素ＴＦＴ
を駆動するドライバ部を同一基板に同時形成する）アク
ティブマトリクス基板において、パルスレーザビーム
（以下ではレーザパルスと称する）をその一部が重なる
ようにずらして照射し、活性領域のＳｉ膜を結晶化する
手法を採用している。

【００１５】加えて、この方法では、このときドライバ
部を形成するＴＦＴのＳｉ膜に対して、レーザパルスの
エッジ部分を照射するようにしている。また、レーザパ
ルスのずらし方向に対する半導体薄膜の幅を、ずらし量
以上あるいはずらし量の整数倍として照射する手法も採
用されている。

【００１６】

【発明が解決しようとする課題】上記（３）の方法は、
上述のように、絶縁膜上のＳｉ膜の結晶化法としては、
最も優れているが、結晶性の均一性において大きな課題
を残している。即ち、光源となるレーザ発振器として、
大面積基板を一括照射できるだけの出力を有するものは
未だ開発されておらず、現在は基板面に対して面積１０
０〜２００ｍｍ^２程度のビームを順次走査することで対
応している。従って、当然のことながら、レーザの順次
走査に伴う結晶性の不均一性が大きな問題となる。言う
までもなく、結晶性のばらつきは、半導体素子の素子特
性にそのまま反映されるため、素子間の特性ばらつきを
生じさせる原因となる。

【００１７】今少し具体的に説明すると、レーザパルス
の走査・照射は、一般的に図６（Ａ）に示すような方法
で行われている。図６（Ａ）において、符号６０８はレ
ーザパルスの走査方向を示し、符号Ｐはその走査ピッチ
を示す。なお、図６（Ａ）は、レーザビームのエネルギ
分布を断面より見たものであり、走査ピッチＰで走査さ
れる個々のレーザパルス６０１〜６０５のエネルギ分布
（プロファイル）は、一般的にはビーム幅６０７を有す
るガウシアン形状を有する。個々のレーザパルスは６０
１から６０２、６０３、６０４、６０５の順番にＳｉ膜
に照射される。

【００１８】ここで、Ｓｉ膜のある点ａ、ｂ、ｃ、ｄに
おいては、最初に６０２のレーザパルスが照射され、続
いて６０３、６０４と合計３回のレーザパルスの照射が
行われる。即ち、図６（Ａ）においては、レーザパルス
のオーバーラップ量を約６７％に設定してある。このよ
うに、それぞれのレーザパルス６０１〜６０５の一部が
重なるようにしてレーザパルスの走査・照射を行うの
は、Ｓｉ膜の任意の点における結晶性の均一性を高める
ためである。

【００１９】さて、レーザパルスの照射により結晶化さ
れる結晶性Ｓｉ膜において、その結晶性を最も大きく左
右するのは、最も最初に照射されるレーザパルスであ
る。なぜなら、非晶質Ｓｉ膜を結晶化すると、その融点
は初期に比べ約２００℃程度上昇すると共にレーザビー
ムに対する吸収係数が低下する。これに対して、２回目
以降に照射されるレーザパルスは、非晶質Ｓｉ膜ではな
く、１回目のレーザパルスにて結晶化された結晶性Ｓｉ
膜を再結晶化することになり、その効果は１回目に比べ
大きく減少するため、２回目以降のレーザパルスは、１
回目ほどは大きく寄与しないからである。

【００２０】図６（Ａ）のａ、ｂ、ｃ、ｄの位置では、
まず符号６０２のレーザーパルスが照射され、非晶質Ｓ
ｉ膜は結晶化され結晶性Ｓｉ膜となる。その後、符号６
０３、６０４のレーザーパルスが引き続き照射される。
最初のレーザーパルス６０２が照射される際、ａ、ｂ、
ｃ、ｄのそれぞれの位置に与えられるエネルギは、それ
ぞれの点より縦軸方向に引かれた矢印の大きさで示さ
れ、ａで最も小さく、ｄで最も大きい。

【００２１】その結果、ａの位置での結晶性はｄの位置
に比べて悪くなる。同様にｂ、ｃの位置でも結晶性の不
均一性が生じる。これを修復するため、引き続いて符号
６０３、６０４のレーザーパルスが照射されるのである
が、上述した理由により、十分な修復はできず、ａ、
ｂ、ｃ、ｄのそれぞれの位置では、最初のレーザパルス
６０２により生じた結晶性の不均一性を後々まで引きず
る。

【００２２】そして、上記工程により得られる結晶性Ｓ
ｉ膜のレーザ走査方向６０８における結晶性分布は、概
略図６（Ｂ）に符号６０９で示すような、鋸歯状の状態
となる。即ち、レーザ走査ピッチ６０６による周期的な
不均一性が生じ、ａ、ｂ、ｃ、ｄのそれぞれの位置での
結晶性は、図６（Ｂ）に示されるような差が生じる。こ
れが、レーザパルスにより順次走査され結晶化された結
晶性Ｓｉ膜の不均一性を生じさせる主な原因であり、素
子特性のばらつきを生じさせ、例えば、液晶表示装置に
おいては表示（コントラスト）むら等の表示不良が現れ
る。

【００２３】なお、上記公報では、液晶表示装置用のド
ライバモノリッシック型アクティブマトリクス基板にお
ける、ドライバＴＦＴの特性ばらつきに注目し、このば
らつきを低減する方法を提案しており、そこでは、半導
体薄膜の幅とレーザパルスの順次走査時のずらし量の関
係を示しているが、ここで述べられている半導体薄膜の
幅とは、ＴＦＴの活性領域（ソース／ドレイン領域とチ
ャネル領域）を形成する島状Ｓｉ膜のことである。ＴＦ
Ｔ特性を大きく左右するのは主にチャネル領域の膜質
（結晶性）であるため、上記公報に記載された方法を用
いても、複数のドライバＴＦＴに対して、目的とする十
分な均一性を実現するのは困難である。

【００２４】本発明は、このような現状に鑑みてなされ
たものであり、結晶化の不均一性にもかかわらず各薄膜
トランジスタ間の特性安定化が図れ、高性能で、かつ信
頼性及び安定性の高い半導体装置を提供することを目的
とする。

【００２５】本発明の他の目的は、このような特性を有
する半導体装置を低コスト化で、かつ簡便なプロセスで
製造できる半導体装置の製造方法を提供することにあ
る。

【００２６】

【課題を解決するための手段】本発明の半導体装置は、
絶縁表面を有する基板上に複数の薄膜トランジスタが形
成された半導体装置において、各薄膜トランジスタのチ
ャネル領域は、ビーム形状が、照射面において長尺形状
となるように設定された波長４００ｎｍ以下のエキシマ
レーザ光をパルスレーザ光として、該ビーム形状の長尺
方向に対して垂直方向に走査ピッチＰで順次照射するこ
とにより結晶化された結晶性Ｓｉ膜よりなり、該パルス
レーザ光の走査方向における該チャネル領域のサイズＳ
と、該結晶性Ｓｉ膜の結晶化時の該パルスレーザ光の走
査ピッチＰとが、概略Ｓ＝ｎＰ（但し、ｎは０を除く整
数）とされて、結晶性Ｓｉ膜の結晶分布が、パルスレー
ザ光の走査方向に周期的に変化するパターンになってお
り、各薄膜トランジスタのチャネル領域における結晶性
Ｓｉ膜は、結晶性分布のパターンの周期的な変化が等し
くなるようにそれぞれ形成されており、そのことにより
上記目的が達成される。

【００２７】好ましくは、前記基板が前記複数の薄膜ト
ランジスタに対応する数の画素電極が形成されたアクテ
ィブマトリクス基板であり、該複数の薄膜トランジスタ
が各画素電極に対応接続された画素スイッチング用の薄
膜トランジスタである。

【００２８】また、好ましくは、前記基板が同一基板上
にアクティブマトリクス部とドライバ回路が同時形成さ
れたドライバモノリシック型アクティブマトリクス基板
であり、前記薄膜トランジスタがドライバ回路を構成す
る。

【００２９】また、好ましくは、前記チャネル領域のサ
イズＳと、前記走査ピッチＰとが、概略Ｓ＝Ｐとなるよ
うに構成する。

【００３０】また、好ましくは、前記チャネル領域のサ
イズＳと、前記走査ピッチＰとの比Ｓ／Ｐが、０．９＜
Ｓ／Ｐ＜１．１の範囲内にあるようにする。

【００３１】また、本発明の半導体装置の製造方法は、
絶縁表面を有する基板上にＳｉ膜を形成する工程と、波
長４００ｎｍ以下であって、そのビーム形状が照射面に
おいて長尺形状となるように設定したエキシマレーザ光
を、パルスレーザ光として、該ビーム形状の長尺方向に
対して垂直方向に走査ピッチＰで順次該Ｓｉ膜に照射し
て、該Ｓｉ膜を、結晶性分布が該パルスレーザ光の走査
方向に周期的に変化するパターンになるように結晶化す
る工程と、該パルスレーザ光の走査方向とキャリアの移
動方向であるチャネル方向が垂直となるように、結晶化
されたＳｉ膜を複数の薄膜トランジスタの素子領域とな
るようにパターニングすると共に、後に該薄膜トランジ
スタのチャネル領域となる部分のチャネル幅Ｗが、該パ
ルスレーザ光の該走査ピッチＰの概略整数倍であって、
各チャネル領域の結晶性分布のパターンの周期的な変化
がそれぞれ等しくなるように形成する工程とを包含して
おり、そのことにより上記目的が達成される。

【００３２】また、本発明の半導体装置の製造方法は、
絶縁表面を有する基板上にＳｉ膜を形成する工程と、波
長４００ｎｍ以下であって、そのビーム形状が照射面に
おいて長尺形状となるように設定したエキシマレーザ光
を、パルスレーザ光として、該ビーム形状の長尺方向に
対して垂直方向に走査ピッチＰで順次該Ｓｉ膜に照射し
て、該Ｓｉ膜を、結晶性分布がパルスレーザ光の走査方
向に周期的に変化するパターンになるように結晶化する
工程と、該パルスレーザ光の走査方向とキャリアの移動
方向であるチャネル方向が平行となるように、該結晶化
されたＳｉ膜を複数の薄膜トランジスタの素子領域とな
るようにパターニングする工程と、ゲート電極の幅に相
当する該薄膜トランジスタのチャネル領域のチャネル長
Ｌが、該パルスレーザ光の該走査ピッチＰの概略整数倍
とるように、しかも、各チャネル領域における結晶性分
布のパターンの周期的な変化がそれぞれ等しくなるよう
に、結晶化されたＳｉ膜上にゲート電極をそれぞれ形成
する工程とを包含しており、そのことにより上記目的が
達成される。

【００３３】また、本発明の半導体装置の製造方法は、
絶縁表面を有する基板上にＳｉ膜を形成する工程と、パ
ルスレーザ光を走査ピッチＰで順次照射することにより
後に行われるＳｉ膜結晶化のためのパルスレーザ光の走
査方向と薄膜トランジスタのキャリア移動方向であるチ
ャネル方向とが垂直となるように、かつ該薄膜トランジ
スタのチャネル領域となる部分のチャネル幅がＷとなる
ように、該Ｓｉ膜を複数の薄膜トランジスタの素子領域
にパターニングする工程と、パターニングされた複数の
薄膜トランジスタの素子領域となる該Ｓｉ膜に、波長４
００ｎｍ以下であって、そのビーム形状が照射面におい
て長尺形状となるように設定したエキシマレーザ光を、
パルスレーザ光として、該Ｓｉ膜に、該ビーム形状の長
尺方向に対して垂直方向に、該チャネル幅Ｗの概略整数
分の１となるような走査ピッチＰで順次走査し、該Ｓｉ
膜を、結晶性分布がパルスレーザ光の走査方向に周期的
に変化するパターンであって、各チャネル領域における
結晶性分布のパターンの周期的な変化が等しくなるよう
に結晶化する工程とを包含しており、そのことにより上
記目的が達成される。

【００３４】また、本発明の半導体装置の製造方法は、
絶縁表面を有する基板上にＳｉ膜を形成する工程と、パ
ルスレーザ光を該Ｓｉ膜に走査ピッチＰで順次照射する
ことにより後に行われるＳｉ膜結晶化のためのパルスレ
ーザ光の走査方向と薄膜トランジスタのキャリア移動方
向であるチャネル方向とが平行となるように、該Ｓｉ膜
を複数の薄膜トランジスタの素子領域にパターニングす
る工程と、パターニングされた複数の薄膜トランジスタ
の素子領域となる該Ｓｉ膜に、波長４００ｎｍ以下であ
って、そのビーム形状が照射面において長尺形状となる
ように設定したエキシマレーザ光を、パルスレーザ光と
して、該Ｓｉ膜に、該ビーム形状の長尺方向に対して垂
直方向に、走査ピッチＰで順次走査し、結晶性分布がパ
ルスレーザ光の走査方向に周期的に変化するパターンに
なるように該Ｓｉ膜を結晶化する工程と、結晶性分布の
パターンの周期的な変化がそれぞれ等しくなっているＳ
ｉ膜の上に、ゲート電極の幅に相当する該薄膜トランジ
スタのチャネル領域のチャネル長Ｌが、該パルスレーザ
光の該走査ピッチＰの概略整数倍となるように、ゲート
電極をそれぞれ形成する工程とを包含しており、そのこ
とにより上記目的が達成される。

【００３５】また、本発明の半導体装置の製造方法は、
請求項６〜請求項９のいずれかに記載の半導体装置の製
造方法において、前記絶縁表面を有する基板上にＳｉ膜
を形成する工程及び該Ｓｉ膜にパルスレーザ光を走査ピ
ッチＰで順次照射して該Ｓｉ膜を結晶化する工程の代わ
りに、該基板上に非晶質Ｓｉ膜を形成し、加熱すること
により固相状態において結晶化させる工程と、結晶化さ
れたＳｉ膜にパルスレーザ光を走査ピッチＰで順次照射
し、該Ｓｉ膜を再結晶化する工程とを包含しており、そ
のことにより上記目的が達成される。

【００３６】好ましくは、前記基板上に非晶質Ｓｉ膜を
形成し、加熱することにより固相状態において結晶化さ
せる工程を、該非晶質Ｓｉ膜に、その結晶化を助長する
触媒元素を導入した後に行う。

【００３７】また、好ましくは、前記基板上に非晶質Ｓ
ｉ膜を形成し、加熱することにより固相状態において結
晶化させる工程を、該非晶質Ｓｉ膜に、その結晶化を助
長する触媒元素を選択的に導入し、加熱処理により、該
触媒元素が選択的に導入された領域から、その周辺部へ
と横方向に結晶成長させて行う。

【００３８】また、好ましくは、前記触媒元素としてＮ
ｉ元素を用いる。

【００３９】また、好ましくは、前記パルスレーザ光と
して、波長４００ｎｍ以下のエキシマレーザ光を用い
る。

【００４０】また、好ましくは、前記パルスレーザ光
は、そのビーム形状が、照射面において長尺形状となる
ように設定されており、該ビーム形状の長尺方向に対し
て垂直方向に順次走査することにより、前記複数の薄膜
トランジスタのチャネル領域を結晶化する。

【００４１】以下に本発明の作用を説明する。

【００４２】上記のように、複数のＴＦＴを有する半導
体装置において、パルスレーザ光、即ちレーザパルスの
順次走査方向におけるＴＦＴのチャネル領域のサイズＳ
と、ＴＦＴのチャネル領域結晶化時のレーザパルスの順
次走査ピッチＰとを、概略Ｓ＝ｎＰとなるように設定す
ると、レーザパルスの走査方向に沿った各ＴＦＴのチャ
ネル領域は、順次走査される各レーザパルスの走査ピッ
チＰ内での結晶性分布を全て含むようになる。即ち、上
述の図６（Ｂ）における位置ａから位置ｄまでの結晶性
の分布が、任意のＴＦＴにおいて、そのチャネル領域に
全て含まれ、さらにａ、ｂ、ｃ、ｄの状態がそのチャネ
ル領域に全て同量個含まれて結晶化されることになる。
従って、各ＴＦＴにおける特性のばらつきをなくすこと
ができる。

【００４３】このように、本発明は、均一な結晶性Ｓｉ
膜を得ることにより上記問題点を解決するのではなく、
レーザパルスの走査により得られる結晶性Ｓｉ膜の不均
一性を認め、その周期性を利用して上記問題点を解決す
る手法を採用している。

【００４４】そして、実際に本発明を用いて液晶表示装
置を作製したところ、個々の画素ＴＦＴの特性均一性が
非常に良く、レーザパルスの走査起因による表示不良を
無くすことができることを確認できた。

【００４５】このような本発明は、複数のＴＦＴにおい
て、特に特性均一性が要求される場合に有効であり、そ
の最たる例が、上記の液晶表示装置用アクティブマトリ
クス基板であり、実際に人間の目で判断される分野であ
るため、その画素ＴＦＴにおいては非常に高い素子特性
均一性が要求される。本発明を液晶表示装置用アクティ
ブマトリクス基板の画素ＴＦＴに用いることで、上述の
ように完全にレーザパルスの走査起因によるコントラス
トむら等の表示不良を無くすことができ、非常に高表示
品位の液晶表示装置が実現できるようになる。

【００４６】また、マトリクス状に配列された画素ＴＦ
Ｔに加え、このＴＦＴを駆動するドライバ回路を同一基
板上に有するドライバモノリシック型のアクティブマト
リクス半導体装置においては、画素ＴＦＴに加え、その
ドライバ回路を構成する複数のＴＦＴにおいても、特に
シフトレジスタ回路等で非常に高い特性均一性が要求さ
れる。即ち、これらのＴＦＴ特性がばらつくと、ライン
毎の駆動波形が異なってしまい、この場合は画面上に縞
状の表示むらとなって現れる。

【００４７】上述のように人間の目というものは非常に
シビアであり、微妙な表示むらも判別できる能力がある
が、本発明をこのようなＴＦＴにも適用することで、ド
ライバ回路を構成する複数のＴＦＴのチャネル領域は、
レーザパルスの走査に起因する結晶性ばらつきにもかか
わらず、各ＴＦＴにおいて、全て同様な状態の結晶性を
有するため、ＴＦＴ素子全体にわたって優れた特性均一
性が得られる。その結果、画素ＴＦＴを駆動するドライ
バ回路の特性が安定し、液晶表示装置においてはドライ
バ回路の特性のばらつきに起因する表示むらなどの不良
を低減することができる。

【００４８】特に、本発明においては、レーザパルスの
走査方向におけるＴＦＴチャネル領域のサイズＳと、レ
ーザパルスの順次走査ピッチＰとが、概略同一、即ち概
略Ｐ＝Ｓとなるように構成することが好ましい。なぜな
ら、基板が大面積化するにしたがって、レーザパルスの
照射数が増加するので、スループットの上から最大の走
査ピッチで処理を行う必要があるからである。本発明に
おいては、理論上はｎの数が増えるにしたがってプロセ
スマージンが増えるのであるが、実際の実験ではｎ＝
１、すなわち概略Ｐ＝Ｓのときに最も良い結果が得られ
ることを確認できた。

【００４９】上記概略Ｐ＝Ｓの許容誤差範囲としては、
その比Ｓ／Ｐが、少なくとも０．９＜Ｓ／Ｐ＜１．１と
なる範囲内であることが好ましい。これは、本発明者等
による実際の実験値より得られた値であり、理論的な根
拠は無いのだが、本発明者等が、実際に最も素子均一性
が要求されると思われる液晶表示装置用アクティブマト
リクス基板の画素ＴＦＴに本発明を適用し、視覚的にレ
ーザパルスの走査起因と思われるコントラストむらが明
確に見られるかどうかを調べた結果による。

【００５０】即ち、ＴＦＴのチャネル内結晶性の不均一
性が±１０％以下程度なら、結晶性Ｓｉ膜をチャネルと
して画素ＴＦＴを構成しても、液晶表示装置として使用
できる良品レベルのものが得られることになる。

【００５１】さて、本発明の半導体装置の第１の製造方
法は、基板上に非晶質Ｓｉ膜を形成し、このＳｉ膜に対
してレーザパルスを照射して、走査ピッチＰにて順次走
査することでＳｉ膜を結晶化した後、このＳｉ膜を複数
のＴＦＴの素子領域となるようにパターニングする際、
レーザパルスの走査方向とＴＦＴのチャネル方向、即ち
キャリアの移動方向であり、ソース→ドレインの方向と
が、垂直となるように、かつＴＦＴのチャネル領域とな
るところのチャネル幅Ｗが、レーザパルスの走査ピッチ
Ｐの概略整数倍となるように形成している。

【００５２】また、本発明の第２の製造方法は、基板上
に非晶質Ｓｉ膜膜を形成し、このＳｉ膜に対してレーザ
パルスを照射して、走査ピッチＰにて順次走査すること
でＳｉ膜を結晶化した後、Ｓｉ膜を複数のＴＦＴの素子
領域となるようにパターニング形成する際、レーザパル
スの走査方向とＴＦＴのチャネル方向とが平行となるよ
うに素子領域を形成し、後のゲート電極形成の際、この
Ｓｉ膜上のゲート電極の幅、即ちＴＦＴのチャネル領域
のチャネル長Ｌが、レーザパルスの走査ピッチＰの概略
整数倍となるように形成している。

【００５３】即ち、前者の方法は、レーザパルスの走査
方向と、ＴＦＴのチャネル方向が垂直であり、チャネル
幅Ｗとレーザパルスの走査ピッチＰとの間に、Ｗ＝ｎＰ
の関係が成立し、後者の方法は、レーザパルスの走査方
向と、ＴＦＴのチャネル方向が平行であり、チャネル長
Ｌとレーザパルスの走査ピッチＰとの間にＬ＝ｎＰの関
係が成立する。

【００５４】従って、レーザパルスの走査方向と、ＴＦ
Ｔの配置の関係により製造方法が異なってくるが、同様
に本発明による効果が得られる訳である。実際には、Ｔ
ＦＴにおけるキャリアの移動方向に対して、レーザパル
スの走査の方向を平行あるいは垂直ではなく、斜めに交
差するようにしてレーザパルスを照射することも可能で
あり、サイズさえ合わせれば本発明の効果は得られる
が、素子レイアウト上も、またレーザアニール装置面か
らもスペースユーティリティや構造面でデメリットが生
じる。

【００５５】また、本発明の第３の製造方法は、基板上
に非晶質Ｓｉ膜を形成し、まずこのＳｉ膜を複数のＴＦ
Ｔの素子領域となるようパターニングを行い、後に行わ
れるＳｉ膜の結晶化のためのレーザパルスの走査・照射
工程において、レーザパルスの走査方向とＴＦＴのチャ
ネル方向とが垂直となるように、かつＴＦＴのチャネル
領域となるところのチャネル幅がＷとなるようにして形
成し、パターニングされた複数のＴＦＴの素子領域とな
るＳｉ膜に対して、チャネル幅Ｗの概略整数分の１とな
るような走査ピッチＰにて、レーザパルスを予め定めら
れた方向に順次走査してＳｉ膜を結晶化している。

【００５６】また、本発明の第４の製造方法は、基板上
に非晶質Ｓｉ膜を形成し、まず、このＳｉ膜を複数のＴ
ＦＴの素子領域となるようにパターニングを行い、後に
行われるＳｉ膜の結晶化のためのレーザパルスの走査・
照射工程において、レーザパルスの走査方向とＴＦＴの
チャネル方向とが平行となるように素子領域を形成し、
パターニングされた複数のＴＦＴの素子領域となるＳｉ
膜に対して、レーザパルスを照射し、走査ピッチＰにて
順次走査することでＳｉ膜を結晶化した後、ゲート電極
形成の際、Ｓｉ膜上のゲート電極の幅、即ちＴＦＴのチ
ャネル領域のチャネル長Ｌが、レーザパルスの走査ピッ
チＰの概略整数倍となるように形成している。

【００５７】前者の方法と後者の方法は、上記第１の方
法及び第２の方法と同様の関係にあり、レーザパルスの
走査方向とＴＦＴの配置の関係により製造方法が異なっ
てくる。

【００５８】また、第１の方法及び第３の方法は、ＴＦ
Ｔのチャネル領域となるＳｉ膜のパターニング工程をレ
ーザー照射工程前に行うものであり、第２の方法及び第
４の方法は、Ｓｉ膜のパターニング工程をレーザー照射
工程後に行うものである。第２の方法及び第４の方法で
は、パターニングされた島状のＳｉ膜に対してレーザー
照射を行うため、Ｓｉ膜の結晶化時に、島状領域の端部
は中央部に比べて熱の逃げが小さい。その結果、島状領
域の端部で結晶粒が大きく成長する。

【００５９】よって、第１の方法及び第３の方法に比べ
て、第２の方法及び第４の方法により作製されたＴＦＴ
の方が、チャネル内の良好な結晶性を反映して、そのＴ
ＦＴ特性はより良好なものとなる。

【００６０】具体的には、特にオン特性が向上し、電界
効果移動度で２割程度向上する。しかしながら、第２の
方法及び第４の方法では、Ｓｉ膜の島状領域の端部での
結晶性が良好な反面、その表面凹凸も端部で大きくな
る。その結果、ＴＦＴ素子の信頼性は第１の方法及び第
３の方法に比べて劣る。

【００６１】従って、目的とする半導体装置の種類によ
って、上記第１の方法、第２の方法、第３の方法及び第
４の方法をそれぞれ使い分けることが好ましい。

【００６２】レーザ照射に対するスタート膜としては、
上述の非晶質Ｓｉ膜以外に、固相結晶化した結晶性Ｓｉ
膜を用いることも有効な手法である。なぜなら、非晶質
Ｓｉ膜を加熱処理により固相結晶化した結晶性Ｓｉ膜
は、結晶性が悪く、そのままではＴＦＴのチャネル領域
としては不適当であるが、結晶性の均一性が良好なた
め、レーザ照射による結晶化時の種結晶を作っておくと
いう意味では有効であるからである。

【００６３】即ち、結晶性Ｓｉ膜にレーザパルスを照射
した場合には、その結晶情報をある程度残した状態で再
結晶化され、固相結晶化による結晶性Ｓｉ膜は、良好な
均一性を有しているため、レーザー照射による再結晶化
後も、その均一性がある程度反映されるからである。

【００６４】よって、本発明方法において、固相結晶化
による結晶性Ｓｉ膜に対して、レーザパルスを順次走査
し、再結晶化する工程を包含すれば、本発明の目的とす
る素子特性の均一性をさらに向上できる。

【００６５】この固相結晶化工程としては、非晶質Ｓｉ
膜に、その結晶化を助長する触媒元素を導入した後、行
うことが好ましい。この方法を用いれば、加熱温度の低
温化及び処理時間の短縮、さらには結晶性の向上が図れ
るからである。

【００６６】具体的には、非晶質Ｓｉ膜の表面にＮｉ
（ニッケル）やＰｄ（パラジウム）等の金属元素を微量
に導入させ、しかる後に加熱することで、５５０℃、４
時間程度の処理時間で結晶化が終了する。これに対し、
通常の触媒元素を用いない固相結晶化には、６００℃以
上で数十時間にわたる熱処理が必要である。また、触媒
元素により結晶化した結晶性Ｓｉ膜は、通常の固相成長
法で結晶化した結晶性Ｓｉ膜の一つの粒内が双晶構造で
あるのに対して、その粒内は何本もの柱状結晶ネットワ
ークで構成されており、それぞれの柱状結晶内部はほぼ
単結晶状態となっている。

【００６７】この触媒元素により結晶化された結晶性Ｓ
ｉ膜は、レーザパルスの照射による再結晶化工程と非常
に相性が良い。即ち、レーザパルスの照射による再結晶
化工程では、最初の結晶性がある程度反映され、通常の
固相結晶化による結晶性Ｓｉ膜では、双晶構造を反映し
て、結晶欠陥の多い結晶性Ｓｉ膜になるのに対し、触媒
元素を導入した固相結晶化Ｓｉ膜の場合は、レーザパル
スの照射による再結晶化によって、それぞれの柱状結晶
が結合し、広範囲にわたって非常に結晶性が良好な結晶
性Ｓｉ膜が得られるからである。

【００６８】さらには、非晶質Ｓｉ膜の一部に選択的に
触媒元素を導入して加熱することで、まず、選択的に触
媒元素が導入された領域のみが結晶化し、その後、その
導入領域から横方向、即ち基板と平行な方向に結晶成長
を行わせることができる。この横方向結晶成長領域の内
部では、成長方向がほぼ一方向に揃った柱状結晶がひし
めき合っており、触媒元素が直接導入され、ランダムに
結晶核の発生が起こった領域に比べて、結晶性が良好な
領域となっている。

【００６９】よって、この横方向結晶成長領域の結晶性
Ｓｉ膜をＴＦＴのチャネル領域に用いることにより、よ
り半導体装置の高性能化が行える。このとき、Ｓｉ膜に
おける横方向への結晶の成長方向と、ＴＦＴにおけるキ
ャリアの移動方向とが、概略平行となるように構成すれ
ば、原理的にはキャリアの移動方向に結晶粒界が存在せ
ず、キャリアの散乱確立が減少するため、より高移動度
なＴＦＴを実現できることになる。

【００７０】本発明方法に利用できる触媒元素の種類と
しては、Ｎｉ、Ｃｏ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、
Ｉｎ、Ｓｎ、Ａｌ及びＳｂ等を挙げることができる。こ
れらから選ばれた一種又は複数種類の元素であれば、微
量で結晶化助長の効果がある。

【００７１】それらの中でも、特にＮｉを用いた場合に
最も顕著な効果を得ることができる。この理由について
は、未だよくわかっていないが、一応次のようなモデル
を考えることができる。即ち、触媒元素は単独では作用
せず、Ｓｉ膜と結合し、シリサイド化することで結晶成
長に作用する。そのときの結晶構造が、非晶質Ｓｉ膜結
晶化時に一種の鋳型のように作用し、非晶質Ｓｉ膜の結
晶化を促すといったモデルである。

【００７２】ここで、Ｎｉは２つのＳｉとＮｉＳｉ_２の
シリサイドを形成する。ＮｉＳｉ₂は螢石型の結晶構造
を示し、その結晶構造は、単結晶ケイ素のダイヤモンド
構造と非常に類似したものである。しかも、ＮｉＳｉ₂
は、その格子定数が０．５４０６ｎｍであり、結晶シリ
コンのダイヤモンド構造での格子定数０．５４３０ｎｍ
に非常に近い値をもつ。

【００７３】よって、ＮｉＳｉ₂は、非晶質Ｓｉ膜を結
晶化させるための鋳型としては最高のものであり、本発
明における触媒元素としては、Ｎｉを用いるのが最も好
ましい。

【００７４】また、上記のレーザパルスとしては、レー
ザビームの波長が４００ｎｍ以下であれば、Ｓｉ膜がそ
の波長域に対して大きな吸収係数を持つため、そのエネ
ルギを効率的にＳｉ膜に与えることができる。このた
め、良好な結晶性Ｓｉ膜が得られると共に、下層のガラ
ス基板等への熱的ダメージも非常に小さくて済む。

【００７５】さらに、これら波長４００ｎｍ以下のレー
ザビームの中でも、特に波長３０８ｎｍのＸｅＣｌエキ
シマレーザ光は、発振出力が高く、安定性が高いため、
そのビームサイズをある程度拡げることができるので、
大面積基板のＳｉ膜のアニール手段としては最も適して
いる。

【００７６】また、前記レーザパルスとしては、そのビ
ーム形状が照射面において長尺形状となるように設計さ
れたものを用い、このビーム形状の長尺方向に対して垂
直方向に順次走査することで、ＴＦＴチャネル領域を結
晶化することが好ましい。なぜなら、走査・照射におい
ては、走査方向に対して垂直方向の均一性は比較的良好
なため、その方向へとビームサイズを拡げることで、大
型基板などに対して、より均一な処理が可能となるの
で、処理効率を向上できるからである。

【００７７】

【発明の実施の形態】以下に本発明の実施の形態を図面
に基づき具体的に説明する。

【００７８】（実施形態１）図１及び図２は本発明の実
施形態１を示す。本実施形態１は、本発明を液晶表示装
置用のアクティブマトリクス基板に適用した例を示す。
このアクティブマトリクス基板は、図１に示すように各
画素をスイッチングするための素子としてＮ型のＴＦＴ
１２１がマトリクス状に形成されている。

【００７９】なお、図１は、アクティブマトリクス基板
の概要を示しており、実際のアクティブマトリクス基板
では数十万個以上のＴＦＴ１２１が配列されている。

【００８０】次に、図２に基づき、このアクティブマト
リクス基板の構成を製造工程と共に説明する。まず、図
２（Ａ）に示すように、ガラス基板１０１上に、例えば
スパッタリング法によって、厚さ３００ｎｍ程度のＳｉ
Ｏ₂からなる下地膜１０２を形成する。このＳｉＯ₂膜１
０２は、ガラス基板１０１からの不純物の拡散を防止す
るために設けられる。

【００８１】次に、ＳｉＯ₂膜１０２の上に、減圧ＣＶ
Ｄ法やプラズマＣＶＤ法等によって、厚さ２０〜１００
ｎｍ、例えば３０ｎｍの非晶質Ｓｉ（ａ−Ｓｉ）膜１０
３を成膜する。プラズマＣＶＤ法により前記ａ−Ｓｉ膜
１０３を成膜した場合には、その膜中に多量の水素を含
有し、後のレーザパルスの照射時において、膜剥がれの
原因となるため、ここで４５０℃程度の温度で数時間熱
処理を行い、膜中の水素を放出しておく。

【００８２】次に、ａ−Ｓｉ膜１０３の不要な部分を除
去し、図２（Ｂ）に示すような素子間分離を行って、後
にＴＦＴの活性領域（ソース／ドレイン領域、チャネル
領域）を構成する島状のＳｉ膜１０８を形成する。この
ときガラス基板１０１を上方より見ると、図１に示すよ
うに、各ＴＦＴ１２１の活性領域１０８が配置されてい
る。ここで、図１中の符号１１４は後に形成されるＴＦ
Ｔ１２１のソース領域、１１５はドレイン領域、１２７
はチャネル領域、１２８はオフセット領域である。ＴＦ
Ｔ１２１の駆動時、キャリアはソース領域１１４からド
レイン領域１１５へと移動する。即ち、チャネル方向、
つまりキャリアの移動方向は、図１において紙面の上下
方向となっている。

【００８３】その後、図２（Ｃ）に示すように、レーザ
パルス１０７を基板上方より照射し、島状のａ−Ｓｉ膜
１０８を結晶化する。ここで、レーザビームとしては、
ＸｅＣｌエキシマレーザ（波長３０８ｎｍ、パルス幅４
０ｎｓｅｃ）を用いた。レーザビーム１０７の照射条件
は、照射時にガラス基板１０１を２００〜５００℃、例
えば４００℃に加熱し、エネルギ密度２００〜３５０ｍ
Ｊ／ｃｍ²、例えば３００ｍＪ／ｃｍ²とした。

【００８４】レーザパルス１０７は、基板表面における
ビームサイズが３００ｍｍ×０．２ｍｍの長尺矩形状と
なるように、ホモジナイザーによって成型されており、
その長辺方向に対して垂直方向に順次走査される。ＴＦ
Ｔ１２１に対するこのときのレーザパルス１０７の走査
方向は、図１において符号１２４で示す方向に設定して
ある。即ち、ＴＦＴ１２１のチャネル方向とレーザパル
ス１０７の走査方向１２４とが平行（同方向）となるよ
うに設定してある。このときの順次走査に伴うレーザパ
ルス１０７のオーバーラップ量は、９５％に設定した。

【００８５】従って、図１における走査ピッチＰは１０
μｍとなり、ａ−Ｓｉ膜１０８の任意の一点に対して、
それぞれ２０回レーザ照射されることになる。この工程
により、ａ−Ｓｉ膜１０８はその融点以上に加熱され、
溶融し固化することで良好な結晶性を有する結晶性Ｓｉ
膜１０８ａとなる。このときの結晶性Ｓｉ膜１０８ａの
結晶性分布は図１の符号１２６で示す鋸歯状の状態にな
る。ここで、横軸は結晶性を表しており、向かって右方
向に行くほど結晶性が良好となることを示している。こ
の原理は図６（Ｂ）を用いて説明した通りであるので、
ここでは省略する。

【００８６】次に、図２（Ｄ）に示すように、上記の活
性領域となる結晶性Ｓｉ膜１０８ａを覆うようにして、
厚さ２０〜１５０ｎｍ、ここでは１００ｎｍのＳｉＯ₂
膜をゲート絶縁膜１０９として成膜する。ＳｉＯ₂膜の
形成には、ここではＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｏｘ
ｙ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を原料とし、酸素
と共に基板温度１５０〜６００℃、好ましくは３００〜
４５０℃で、ＲＦプラズマＣＶＤ法で分解・堆積した。
他に、ＴＥＯＳを原料としてオゾンガスとともに減圧Ｃ
ＶＤ法若しくは常圧ＣＶＤ法によって、基板温度を３５
０〜６００℃、好ましくは４００〜５５０℃で形成する
ことも可能である。

【００８７】引き続いて、スパッタリング法によって、
厚さ３００〜６００ｎｍ、例えば４００ｎｍのＡｌ膜を
成膜する。そして、このＡｌ膜をパターニングして、ゲ
ート電極１１０を形成する。さらに、このゲート電極１
１０の表面を陽極酸化し、表面に陽極酸化物層１１１を
形成する（図２（Ｄ）参照）。

【００８８】陽極酸化は、酒石酸が１〜５％含まれたエ
チレングリコール溶液中で行い、最初一定電流で２２０
Ｖまで電圧を上げ、その状態で１時間保持して終了させ
る。得られた陽極酸化物層１１１の厚さは２００ｎｍで
ある。なお、この陽極酸化物層１１１は、後のイオンド
ーピング工程において、オフセットゲート領域を形成す
る厚さとなるので、オフセットゲート領域の長さを上記
陽極酸化工程で決めることができる。オフセットゲート
領域は、ＴＦＴオフ動作時のリーク電流を低減する目的
で設けられる。このとき、最終的に得られるゲート電極
１１０のゲート幅が、ＴＦＴ１２１のチャネル長Ｌを決
定する。

【００８９】本実施形態１では、陽極酸化される分の厚
さを予め考慮し、最終的に得られるゲート幅が１０μｍ
となるように設計した。即ち、図１に示すＴＦＴ１２１
のチャネル領域１２７のチャネル長Ｌとレーザパルスの
走査ピッチＰは、同じく１０μｍとなるように設定され
ている。このときのＴＦＴ１２１のチャネル領域１２７
内は、異なる行のそれぞれのＴＦＴに対して、１３１
ａ、１３１ｂ、１３１ｃで表される面積の結晶性分布を
含んでいるが、これらは全て同面積であり、結晶性の分
布がＴＦＴ１２１間のチャネル内結晶性に反映されな
い。即ち、上記作用のところで説明したように、それぞ
れのＴＦＴ１２１のチャネル領域１２７内にレーザパル
スの走査起因による結晶性分布が全て同量に含まれ、Ｔ
ＦＴ１２１間のばらつきをキャンセルする訳である。

【００９０】次に、イオンドーピング法によって、ゲー
ト電極１１０とその周囲の陽極酸化物層１１１をマスク
として活性領域に不純物（リン）を注入する。ドーピン
グガスとして、フォスフィン（ＰＨ₃）を用い、加速電
圧を６０〜９０ｋＶ、例えば８０ｋＶ、ドーズ量を１×
１０¹⁵〜８×１０¹⁵ｃｍ^-2、例えば２×１０¹⁵ｃｍ^‐2
とする。この工程により、不純物が注入された領域１１
４と１１５は後にＴＦＴのソース／ドレイン領域とな
る。一方、ゲート電極１１０及びその周囲の陽極酸化物
層１１１にマスクされ、不純物が注入されない領域１１
３は、後にＴＦＴ１２１のチャネル領域１２７とオフセ
ットゲート領域１２８を形成する。

【００９１】その後、図２（Ｄ）に示すように、レーザ
ビーム１１２の照射によってアニールを行い、イオン注
入した不純物の活性化を行うと同時に、上記の不純物導
入工程で結晶性が劣化した部分の結晶性を改善させる。
この際、使用するレーザーとしては、ＸｅＣｌエキシマ
レーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）を
用い、エネルギ密度１５０〜４００ｍＪ／ｃｍ²、好ま
しくは２００〜２５０ｍＪ／ｃｍ²で照射を行った。こ
うして形成されたＮ型不純物（リン）領域１１４及び１
１５のシート抵抗は、２００〜８００Ω／□であった。

【００９２】そして、図２（Ｅ）に示すように、厚さ６
００ｎｍ程度のＳｉＯ₂膜を層間絶縁膜１１６として形
成する。このＳｉＯ₂膜は、ＴＥＯＳを原料として、こ
れと酸素とのプラズマＣＶＤ法、若しくはオゾンとの減
圧ＣＶＤ法或いは常圧ＣＶＤ法によって形成すれば、段
差被覆性に優れた良好な層間絶縁膜が得られる。

【００９３】次に、層間絶縁膜１１６にコンタクトホー
ルを形成して、ソース電極１１７と画素電極１２０を形
成する。ソース電極１１７は、金属材料、例えば、Ｔｉ
Ｎ（窒化チタン）とＡｌの二層膜によって形成する。Ｔ
ｉＮ膜は、Ａｌが半導体層に拡散するのを防止する目的
のバリア膜として設けられる。画素電極１２０はＩＴＯ
など透明導電膜により形成される。

【００９４】そして最後に、１気圧の水素雰囲気で３５
０℃、１時間程度のアニールを行い、図２（Ｅ）に示す
Ｎ型のＴＦＴ１２１を完成させる。アニール処理によ
り、ＴＦＴ１２１の活性領域とゲート絶縁膜の界面へ水
素原子を供給し、ＴＦＴ特性を劣化させる不対結合手を
低減する効果がある。なお、さらにＴＦＴ１２１を保護
する目的で、必要な箇所にのみＳｉＨ₄とＮＨ₃を原料ガ
スとしたプラズマＣＶＤ法により形成されたＴｉＮ膜で
カバーしてもよい。

【００９５】以上の工程にしたがって作製した各ＴＦＴ
１２１は、全パネルにおいて、電界効果移動度で６０〜
８０ｃｍ²／Ｖｓ、閾値電圧１．５〜２Ｖという良好な
特性を示した。また、パネル内のＴＦＴ１２１の均一性
は電界効果移動度で±８％程度、閾値電圧で±０．２Ｖ
程度と非常に良好であった。その結果、本実施形態にて
作製したアクティブマトリクス基板を用い、液晶表示パ
ネルを作製し、全面表示を行った結果、ＴＦＴ特性の不
均一性に起因する表示むらは大きく低減され、高表示品
位の液晶表示装置が実現できた。

【００９６】（実施形態２）図３〜図５は本発明の実施
形態２を示す。本実施形態２は本発明を薄膜集積回路の
基礎となる、Ｎ型ＴＦＴとＰ型ＴＦＴを相補型に構成し
たＣＭＯＳ構造の回路（回路素子）を基板上に複数個形
成した半導体装置に適用した例を示す。

【００９７】図３に示すように、このＣＭＯＳ回路は、
Ｎ型ＴＦＴ２２２とＰ型ＴＦＴ２２３を基板上に複数形
成してなり、図５（Ｆ）にその完成状態の断面構造を示
す。以下にその構成を製造工程と共に説明する。

【００９８】まず、図５（Ａ）に示すように、ガラス基
板２０１上に、例えばスパッタリング法によって厚さ３
００ｎｍ程度のＳｉＯ₂からなる下地膜２０２を形成す
る。この下地膜２０２は、ガラス基板２０１からの不純
物の拡散を防止するために設けられる。次に、減圧ＣＶ
Ｄ法或いはプラズマＣＶＤ法によって、厚さ２０〜１０
０ｎｍ、例えば５０ｎｍの真性（Ｉ型）の非晶質Ｓｉ膜
（ａ−Ｓｉ膜）２０３を成膜する。

【００９９】次に、ａ−Ｓｉ膜２０３上に感光性樹脂
（フォトレジスト）を塗布し、露光・現像してフォトレ
ジストマスク２０４とする。このとき、フォトレジスト
マスク２０４のスルーホールにより、図４に示すように
領域２００においてスリット状にａ−Ｓｉ膜２０３が露
呈される。即ち、図５（Ａ）の状態を上方から見ると、
図４に示すように領域２００でａ−Ｓｉ膜２０３が露呈
しており、他の部分はフォトレジストによりマスクされ
ている状態となっている。

【０１００】次に、図５（Ａ）に示すように、ガラス基
板２０１の表面にＮｉ２０５を薄膜蒸着する。本実施形
態２では、蒸着ソースとガラス基板２０１間の距離を通
常より大きくして、蒸着レートを低下させることで、Ｎ
ｉ薄膜２０５の厚さが１ｎｍ程度以下となるように制御
している。このときのガラス基板２０１上におけるＮｉ
薄膜２０５の面密度を実際に測定すると、１×１０¹³ａ
ｔｏｍｓ／ｃｍ²程度であった。

【０１０１】続いて、フォトレジストマスク２０４を除
去する。これにより、フォトレジストマスク２０４上の
Ｎｉ薄膜２０５がリフトオフされ、領域２００のａ−Ｓ
ｉ膜２０３において、選択的にＮｉ２０５の微量添加が
行われる。そして、これを不活性雰囲気下、例えば加熱
温度５５０℃で８時間アニールして結晶化させる。

【０１０２】この際、図５（Ｂ）に示すように、領域２
００においては、ａ−Ｓｉ膜２０３表面に添加されたＮ
ｉを核としてガラス基板２０１に対して垂直方向にａ−
Ｓｉ膜２０３の結晶化が起こり、結晶性Ｓｉ膜２０３ｂ
が形成される（図４参照）。そして、領域２００の周辺
領域では、図４及び図５（Ｂ）において、矢印２０６で
示すように、領域２００から横方向（ガラス基板２０１
と平行な方向）に結晶成長が行われ、横方向結晶成長し
た結晶性Ｓｉ膜２０３ｃが形成される。また、ａ−Ｓｉ
膜２０３のそれ以外の領域は、そのまま非晶質Ｓｉ膜領
域２０３ｄとして残る。なお、上記結晶成長に際し、矢
印２０６で示されるガラス基板２０１と平行な方向の結
晶成長の距離は、４０μｍ程度であった。

【０１０３】その後、図５（Ｃ）に示すように、基板上
方よりレーザパルス２０７を照射し、Ｓｉ膜２０３の再
結晶化を行う。このときのレーザービームとしては、Ｘ
ｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４
０ｎｓｅｃ）を用いた。このときのレーザパルス２０７
の照射条件は、照射時にガラス基板２０１を２００〜５
００℃、例えば４００℃に加熱し、エネルギ密度２００
〜３５０ｍＪ／ｃｍ²、例えば３２０ｍＪ／ｃｍ²とし
た。レーザパルス２０７は、基板表面におけるビームサ
イズが１５０ｍｍ×１ｍｍの長尺矩形状となるように、
ホモジナイザーによって成型されており、その長辺方向
に対して垂直方向に順次走査される。後のＴＦＴ素子配
置に対するこのときのレーザ走査方向は、図３に示すよ
うな関係になっており、その走査方向は符号２２４で示
される。このときの順次走査に伴うビームのオーバーラ
ップ量は、９０％と設定した。従って、図３における走
査ピッチＰは１００μｍとなり、ａ−Ｓｉ膜２０３の任
意の一点に対して、それぞれ１０回レーザ照射されるこ
とになる。

【０１０４】この工程により、結晶性Ｓｉ膜領域２０３
ｂ及び２０３ｃは、その融点以上に加熱され、溶融し固
化することで、一部を種結晶として再結合し、さらに良
好な結晶性Ｓｉ膜領域２０３ｂ’及び２０３ｃ’とな
る。また、ａ−Ｓｉ領域２０３ｄは、結晶化され結晶性
Ｓｉ膜２０３ａとなる。このときの結晶性Ｓｉ膜２０３
ａの結晶性分布は、図３中に符号２２６で示すように鋸
歯状の状態になる。なお、横軸は結晶性を表しており、
向かって右方向にいくほど結晶性が良好となることを示
している。

【０１０５】その後、図４及び図５（Ｄ）に示すよう
に、高品質結晶性Ｓｉ膜２０３ｃ’領域が、後のＴＦＴ
の活性領域（素子領域）２０８ｎ、２０８ｐとなるよう
に、それ以外の結晶性Ｓｉ膜をエッチング除去して素子
間分離を行う。このときの状態をガラス基板２０１の上
方より見ると、図３に示すように各ＴＦＴ２２２，２２
３の活性領域２０８（２０８ｎ，２０８ｐ）がそれぞれ
配置されている。図３において、各ＴＦＴ活性領域２０
８ｎ，２０８ｐの内、２１４（２１４ｎ，２１４ｐ）／
２１５（２１５ｎ，２１５ｐ）が後に形成されるソース
／ドレイン領域となる。また、２１３（２２７）、より
詳しくは２１３ｎ，２１３ｐ（２２７ｎ，２２７ｐ）が
チャネル領域を示す。

【０１０６】図３からわかるように、本実施形態２で
は、レーザパルスの走査方向２２４とＴＦＴのチャネル
方向、即ち紙面上で左右方向に相当するキャリアの移動
方向とが垂直配置となるように設定されている。従っ
て、本実施形態２におけるレーザ走査方向１２４に対す
るＴＦＴ２２２のチャネルサイズは、チャネル幅Ｗであ
り、活性領域２０８の形成工程において、このチャネル
幅Ｗをレーザ走査ピッチＰと同じく１００μｍとなるよ
うにして形成した。このときのＴＦＴチャネル２２７内
は、異なる行のそれぞれのＴＦＴに対して、２３１ａ、
２３１ｂ、２３１ｃで表される面積の結晶性分布を含ん
でいるが、これらは全て同面積であり、結晶性の分布が
ＴＦＴ間のチャネル内結晶性に反映されない。即ち、そ
れぞれのＴＦＴチャネル２２７内にレーザー走査起因に
よる結晶性分布が全て同量に含まれており、これでＴＦ
Ｔ間のばらつきをキャンセルする訳である。

【０１０７】次に、図５（Ｅ）に示すように、上記の活
性領域となる結晶性Ｓｉ膜２０８ｎ及び２０８ｐを覆う
ように厚さ１００ｎｍのＳｉＯ₂膜をゲート絶縁膜２０
９として成膜する。このゲート絶縁膜２０９の形成は、
ここではＴＥＯＳを原料とし、酸素とともに基板温度３
００〜４００℃で、ＲＦプラズマＣＶＤ法で分解・堆積
した。成膜後、ゲート絶縁膜２０９自身のバルク特性及
び結晶性Ｓｉ膜とゲート絶縁膜２０９の界面特性を向上
するために、不活性ガス雰囲気下で４００〜６００℃で
数時間のアニールを行った。

【０１０８】引き続いて、図５（Ｅ）に示すように、ス
パッタリング法によって厚さ４００〜８００ｎｍ、例え
ば５００ｎｍのＡｌ（０．１〜２％のシリコンを含む）
を成膜し、このＡｌ膜をパターニングして、ゲート電極
２１０ｎ、２１０ｐを形成する。

【０１０９】次に、イオンドーピング法によって、活性
領域２０８ｎ、２０８ｐにゲート電極２１０ｎ、２１０
ｐをマスクとして不純物（リンＰ及びホウ素Ｂ）を注入
する。ドーピングガスとして、フォスフィン（ＰＨ₃）
及びジボラン（Ｂ₂Ｈ₆）を用い、前者の場合は、加速電
圧を６０〜９０ｋＶ、例えば８０ｋＶ、後者の場合は、
４０ｋＶ〜８０ｋＶ、例えば６５ｋＶとし、ドーズ量は
１×１０¹⁵〜８×１０¹⁵ｃｍ^-2、例えばＰを２×１０¹⁵
ｃｍ^-2、Ｂを５×１０¹⁵ｃｍ^-2とする。この工程によ
り、ゲート電極２１０ｎ、２１０ｐにマスクされ不純物
が注入されない領域２１３ｎ、２１３ｐは、後にＴＦＴ
のチャネル領域２２７ｎ、２２７ｐとなる。ドーピング
に際しては、ドーピングが不要な領域をフォトレジスト
で覆うことによって、それぞれの元素を選択的にドーピ
ングする。

【０１１０】この結果、Ｎ型の不純物領域２１４ｎと２
１５ｎ、Ｐ型の不純物領域２１４ｐと２１５ｐが形成さ
れ、図５（Ｅ）及び（Ｆ）に示すように、Ｎチャネル型
ＴＦＴ２２２とＰチャネル型ＴＦＴ２２３とを形成する
ことができる。この状態を基板上方より見ると、図４の
ようになっており、ここで活性領域２０８ｎ及び２０８
ｐにおいて、結晶成長方向２０６とキャリアの移動方
向、即ちソース→ドレイン方向は平行となるように配置
してある。このような配置をとることで、より高移動度
を有するＴＦＴが得られる。

【０１１１】その後、図５（Ｅ）に示すように、レーザ
ビーム２１２の照射によってアニールを行い、イオン注
入した不純物の活性化を行う。レーザビームとしては、
ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅
４０ｎｓｅｃ）を用い、レーザビームの照射条件として
は、エネルギー密度２５０ｍＪ／ｃｍ²で一か所につき
４ショット照射した。

【０１１２】続いて、図５（Ｆ）に示すように、厚さ６
００ｎｍのＳｉＯ₂膜を層間絶縁膜２１６として、ＴＥ
ＯＳを原料としたプラズマＣＶＤ法によって形成し、こ
れにコンタクトホールを形成して、金属材料、例えば、
ＴｉＮとＡｌの二層膜によってＴＦＴの電極・配線２１
７、２１８、２１９を形成する。そして最後に、１気圧
の水素雰囲気下で３５０℃、１時間程度のアニールを行
い、ＣＭＯＳ回路を構成するＮ型ＴＦＴ２２２とＰ型Ｔ
ＦＴ２２３を完成させる。

【０１１３】以上の工程にしたがって作製したＣＭＯＳ
構造回路において、それぞれのＴＦＴ２２２，２２３の
電界効果移動度は、Ｎ型ＴＦＴ２２２で１５０〜１８０
ｃｍ²／Ｖｓ、Ｐ型ＴＦＴ２２３で８０〜１００ｃｍ²／
Ｖｓと高く、閾値電圧はＮ型ＴＦＴ２２２で０．５〜１
Ｖ、Ｐ型ＴＦＴ２２３で−２．５〜−３Ｖと非常に良好
な特性を示した。また、基板内のＴＦＴ２２２，２２３
の均一性は、Ｎ型，Ｐ型共に、電界効果移動度で±１０
％程度、閾値電圧で±０．２Ｖ以下と非常に良好であっ
た。

【０１１４】（その他の実施形態）本発明が適用される
半導体装置は、上述の実施形態１及び実施形態２のもの
に限定されるものではなく、以下に示す各種の変更が可
能である。

【０１１５】例えば、上述の実施形態１，２において
は、レーザパルスの走査方向とＴＦＴのチャネル方向と
の関係を平行又は垂直の２パターンで説明したが、本発
明の主旨上、平行の場合はＴＦＴのチャネル長Ｌ、垂直
の場合はＴＦＴのチャネル幅Ｗと、レーザ走査ピッチＰ
との関係を設定すればよく、最もわかりやすい状態を用
いて説明を行ったのであるが、例えば、これに限らずＴ
ＦＴのチャネル方向とレーザ走査方向が斜めになってい
る場合等でも、本発明による効果は得られる。この場
合、レーザ走査方向におけるＴＦＴのチャネル領域の最
大長を、本発明でいうところのチャネルサイズとして用
いればよい。

【０１１６】また、上述の実施形態１，２においては、
ＸｅＣｌエキシマレーザを用いて、ａ−Ｓｉ膜を結晶
化、或いは固相結晶成長Ｓｉ膜を再結晶化したが、本発
明は、それ以外の様々なレーザパルスの照射により結晶
化された場合にも勿論、同様の効果があり、波長２４８
ｎｍのＫｒＦエキシマレーザ等を用いた場合にも同様に
適用可能である。

【０１１７】また、上記の実施形態２では、固相結晶成
長法としては、触媒元素を選択的に用い、横方向に結晶
成長を行わせる方法を用いたが、触媒元素を用いず通常
の固相結晶成長法を用いても同様の効果が得られる。ま
た、触媒元素を選択導入せず、Ｓｉ膜全面に導入し、そ
のまま結晶成長させる方法を用いてもよい。この場合に
は、触媒元素による優れた効果が得られると共に、マス
ク形成などの余分なプロセスを必要としない。

【０１１８】また、触媒元素であるＮｉを導入する方法
としては、実施形態２で述べた蒸着法以外にも、その
他、様々な手法を用いることができる。例えば、Ｎｉ塩
を溶かせた水溶液を塗布する方法や、Ｎｉ塩を溶かせた
ＳＯＧ（スピンオングラス）材料よりなるＳｉＯ₂膜か
ら拡散させる方法も有効であるし、スパッタリング法や
メッキ法により薄膜形成する方法や、イオンドーピング
法により直接導入する方法なども利用できる。

【０１１９】さらに、結晶化を助長する不純物金属元素
としては、Ｎｉ以外外にＣｏ、Ｐｄ、Ｐｔ、Ｃｕ、Ａ
ｇ、Ａｕ、Ｉｎ、Ｓｂ、Ａｌ及びＳｂを用いても効果が
得られる。

【０１２０】さらに、本発明の応用としては、液晶表示
用のアクティブマトリクス型基板以外に、例えば、密着
型イメージセンサー、ドライバー内蔵型のサーマルヘッ
ド、有機系ＥＬ等を発光素子としたドライバ内蔵型の光
書き込み素子や表示素子、三次元ＩＣ等が考えられる。
本発明を用いることで、これらの素子の高速、高解像度
化等の高性能化が実現される。さらに本発明は、上述の
実施形態で説明したＭＯＳ型トランジスタに限らず、結
晶性半導体を素子材としたバイポーラトランジスタや静
電誘導トランジスタをはじめとして幅広く半導体プロセ
ス全般に応用することができる。

【０１２１】

【発明の効果】以上の本発明によれば、レーザパルスの
走査方向に沿った各薄膜トランジスタのチャネル領域
は、順次走査される各レーザパルスの走査ピッチＰ内で
の結晶性分布を全て含むことになるので、各薄膜トラン
ジスタの特性のばらつきを無くすことができる。よっ
て、本発明によれば、複数の薄膜トランジスタ間の特性
安定化が図れるので、高性能で且つ信頼性及び安定性の
高い薄膜半導体装置を実現することができる。

【０１２２】また、特に請求項２記載の半導体装置によ
れば、レーザパルスの順次走査による結晶性の不均一性
に左右されず、パネル内において個々のＴＦＴの特性を
均一化でき、レーザ順次走査に起因する表示不良のない
高表示レベルの液晶表示装置を実現できる。

【０１２３】また、特に請求項３記載の半導体装置によ
れば、周辺駆動回路部を構成するＴＦＴに要求される高
性能化・高集積化・特性均一化が図れるフルドライバモ
ノリシック型のアクティブマトリクス基板を実現できる
ので、モジュールのコンパクト化、高性能化及び低コス
ト化を享受できる。

【０１２４】また、特に請求項４又は請求項５記載の半
導体装置によれば、大面積の基板を有する半導体装置に
特に好適なものになる。

【０１２５】また、本発明の半導体装置の製造方法によ
れば、上記効果を奏することができる半導体装置を低コ
スト、かつ簡便なプロセスで製造することができる。

【０１２６】また、特に請求項６又は請求項８記載の半
導体装置の製造方法によれば、信頼性の高い半導体装置
を実現できる。

【０１２７】また、特に請求項７又は請求項９記載の半
導体装置の製造方法によれば、チャネル内の結晶性を向
上できるので、その分、より一層薄膜トランジスタ特性
の優れた半導体装置を実現できる。

【０１２８】また、特に請求項１１記載の半導体装置の
製造方法においても、薄膜トランジスタ特性の一層の向
上が図れる。

【０１２９】また、特に請求項１２記載の半導体装置の
製造方法によれば、加熱温度の低温化、処理時間の短縮
化及び結晶性の一層の向上が図れる半導体装置の製造方
法を実現できる。

【０１３０】また、特に請求項１３記載の半導体装置の
製造方法によれば、より一層高性能の半導体装置を実現
できる。

【０１３１】また、特に請求項１４記載の半導体装置の
製造方法によれば、良好な結晶性Ｓｉ膜を得ることがで
きると共に、下層のガラス基板等への熱的ダメージの少
ない半導体装置の製造方法を実現できる。

【０１３２】また、特に請求項１５記載の半導体装置の
製造方法によれば、大型基板に対してより均一な処理が
可能になり、その分、製造効率を一層向上できる半導体
装置の製造方法を実現できる。

【図面の簡単な説明】

【図１】本発明の実施形態１を示す、アクティブマトリ
クス基板の概略構成と結晶性Ｓｉ膜の結晶性分布を示す
模式的平面図。

【図２】本発明の実施形態１を示す、図１のＡ−Ａ’線
による断面図に相当するアクティブマトリクス基板の製
造工程図。

【図３】本発明の実施形態２を示す、ＣＭＯＳ回路の概
略構成と結晶性Ｓｉ膜の結晶性分布を示す模式的平面
図。

【図４】本発明の実施形態２を示す、ＣＭＯＳ回路の製
造工程の概要を示す平面図。

【図５】本発明の実施形態２を示す、図４のＢ−Ｂ’線
による断面図に相当するＣＭＯＳ回路の製造工程図。

【図６】（Ａ）はレーザパルスの順次走査におけるレー
ザビームのエネルギ分布を示す図、（Ｂ）は（Ａ）の順
次走査によるＳｉ膜の結晶性分布を示す図。

【符号の説明】

１０１、２０１ ガラス基板 １０２、２０２ 下地膜 １０３、２０３ 非晶質Ｓｉ膜 １０７、２０７ レーザパルス １０８ 活性領域（結晶化Ｓｉ膜） １０９、２０９ ゲート絶縁膜 １１０ ゲート電極 １１１ 陽極酸化物層 １１３ ノンドープ領域 １１４ ソース領域 １１５ ドレイン領域 １１６、２１６ 層間絶縁膜 １１７、２１７、２１８、２１９ 電極・配線 １２０ 画素電極 １２１ 画素ＴＦＴ １２４、２２４ レーザの走査ピッチ １２６、２２６ 基板上の結晶性分布 １２７、２２７ チャネル領域 １２８ オフセット領域 １３１ａ、１３１ｂ、１３１ｃ チャネル内の結晶性分
布 ２０４ フォトレジストマスク ２０５ 触媒元素（Ｎｉ） ２０６ 結晶成長方向 ２０８ｎ、２０８ｐ 活性領域（結晶化Ｓｉ膜) ２１０ｎ、２１０ｐ ゲート電極 ２１３ｎ、２１３ｐ ノンドープ領域 ２１４ｎ、２１４ｐ ソース領域 ２１５ｎ、２１５ｐ ドレイン領域 ２２２ ＣＭＯＳ回路のＮ型ＴＦＴ ２２３ ＣＭＯＳ回路のＰ型ＴＦＴ ２２７ｎ、２２７ｐ チャンネル領域 Ｌ チャネル長 Ｐ レーザ走査ピッチ Ｗ チャネル幅

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/20 H01L 21/268 G02F 1/1368

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】 絶縁表面を有する基板上に複数の薄膜ト
   ランジスタが形成された半導体装置において、各 薄膜トランジスタのチャネル領域は、ビーム形状が、
   照射面において長尺形状となるように設定された波長４
   ００ｎｍ以下のエキシマレーザ光をパルスレーザ光とし
   て、該ビーム形状の長尺方向に対して垂直方向に走査ピ
   ッチＰで順次照射することにより結晶化された結晶性Ｓ
   ｉ膜よりなり、 該パルスレーザ光の走査方向における該チャネル領域の
   サイズＳと、該結晶性Ｓｉ膜の結晶化時の該パルスレー
   ザ光の走査ピッチＰとが、概略Ｓ＝ｎＰ（但し、ｎは０
   を除く整数）とされて、結晶性Ｓｉ膜の結晶分布が、パ
   ルスレーザ光の走査方向に周期的に変化するパターンに
   なっており、各薄膜トランジスタのチャネル領域におけ
   る結晶性Ｓｉ膜は、結晶性分布のパターンの周期的な変
   化が等しくなるようにそれぞれ形成されている、半導体
   装置。
2. 【請求項２】 前記基板が前記複数の薄膜トランジスタ
   に対応する数の画素電極が形成されたアクティブマトリ
   クス基板であり、該複数の薄膜トランジスタが各画素電
   極に対応接続された画素スイッチング用の薄膜トランジ
   スタである請求項１記載の半導体装置。
3. 【請求項３】 前記基板が同一基板上にアクティブマト
   リクス部とドライバ回路が同時形成されたドライバモノ
   リシック型アクティブマトリクス基板であり、前記薄膜
   トランジスタがドライバ回路を構成する請求項１記載の
   半導体装置。
4. 【請求項４】 前記チャネル領域のサイズＳと、前記走
   査ピッチＰとが、概略Ｓ＝Ｐとなるように構成されてい
   る請求項１記載の半導体装置。
5. 【請求項５】 前記チャネル領域のサイズＳと、前記走
   査ピッチＰとの比Ｓ／Ｐが、０．９＜Ｓ／Ｐ＜１．１の
   範囲内である請求項４記載の半導体装置。
6. 【請求項６】 絶縁表面を有する基板上にＳｉ膜を形成
   する工程と、波長４００ｎｍ以下であって、そのビーム形状が照射面
   において長尺形状となるように設定したエキシマレーザ
   光を、パルスレーザ光として、該ビーム形状の長尺方向
   に対して垂直方向に走査ピッチＰで順次該Ｓｉ膜に照射
   して、該Ｓｉ膜を、結晶性分布が該パルスレーザ光の走
   査方向に周期的に変化するパターンにな るように 結晶化
   する工程と、 該パルスレーザ光の走査方向とキャリアの移動方向であ
   るチャネル方向が垂直となるように、結晶化されたＳｉ
   膜を複数の薄膜トランジスタの素子領域となるようにパ
   ターニングすると共に、後に該薄膜トランジスタのチャ
   ネル領域となる部分のチャネル幅Ｗが、該パルスレーザ
   光の該走査ピッチＰの概略整数倍であって、各チャネル
   領域の結晶性分布のパターンの周期的な変化がそれぞれ
   等しくなるように形成する工程とを包含する半導体装置
   の製造方法。
7. 【請求項７】 絶縁表面を有する基板上にＳｉ膜を形成
   する工程と、波長４００ｎｍ以下であって、そのビーム形状が照射面
   において長尺形状となるように設定したエキシマレーザ
   光を、パルスレーザ光として、該ビーム形状の長尺方向
   に対して垂直方向に走査ピッチＰで順次該Ｓｉ膜に照射
   して、該Ｓｉ膜を、結晶性分布がパルスレーザ光の走査
   方向に周期的に変化するパターンになるように 結晶化す
   る工程と、 該パルスレーザ光の走査方向とキャリアの移動方向であ
   るチャネル方向が平行となるように、該結晶化されたＳ
   ｉ膜を複数の薄膜トランジスタの素子領域となるように
   パターニングする工程と、 ゲート電極の幅に相当する該薄膜トランジスタのチャネ
   ル領域のチャネル長Ｌが、該パルスレーザ光の該走査ピ
   ッチＰの概略整数倍とるように、しかも、各チャネル領
   域における結晶性分布のパターンの周期的な変化がそれ
   ぞれ等しくなるように、結晶化されたＳｉ膜上にゲート
   電極をそれぞれ形成する工程とを包含する半導体装置の
   製造方法。
8. 【請求項８】 絶縁表面を有する基板上にＳｉ膜を形成
   する工程と、 パルスレーザ光を走査ピッチＰで順次照射することによ
   り後に行われるＳｉ膜結晶化のためのパルスレーザ光の
   走査方向と薄膜トランジスタのキャリア移動方向である
   チャネル方向とが垂直となるように、かつ該薄膜トラン
   ジスタのチャネル領域となる部分のチャネル幅がＷとな
   るように、該Ｓｉ膜を複数の薄膜トランジスタの素子領
   域にパターニングする工程と、 パターニングされた複数の薄膜トランジスタの素子領域
   となる該Ｓｉ膜に、波 長４００ｎｍ以下であって、その
   ビーム形状が照射面において長尺形状となるように設定
   したエキシマレーザ光を、パルスレーザ光として、該Ｓ
   ｉ膜に、該ビーム形状の長尺方向に対して垂直方向に、
   該チャネル幅Ｗの概略整数分の１となるような走査ピッ
   チＰで順次走査し、該Ｓｉ膜を、結晶性分布がパルスレ
   ーザ光の走査方向に周期的に変化するパターンであっ
   て、各チャネル領域における結晶性分布のパターンの周
   期的な変化が等しくなるように結晶化する工程とを包含
   する半導体装置の製造方法。
9. 【請求項９】 絶縁表面を有する基板上にＳｉ膜を形成
   する工程と、 パルスレーザ光を該Ｓｉ膜に走査ピッチＰで順次照射す
   ることにより後に行われるＳｉ膜結晶化のためのパルス
   レーザ光の走査方向と薄膜トランジスタのキャリア移動
   方向であるチャネル方向とが平行となるように、該Ｓｉ
   膜を複数の薄膜トランジスタの素子領域にパターニング
   する工程と、 パターニングされた複数の薄膜トランジスタの素子領域
   となる該Ｓｉ膜に、波長４００ｎｍ以下であって、その
   ビーム形状が照射面において長尺形状となるように設定
   したエキシマレーザ光を、パルスレーザ光として、該Ｓ
   ｉ膜に、該ビーム形状の長尺方向に対して垂直方向に、
   走査ピッチＰで順次走査し、結晶性分布がパルスレーザ
   光の走査方向に周期的に変化するパターンになるように
   該Ｓｉ膜を結晶化する工程と、結晶性分布のパターンの周期的な変化がそれぞれ等しく
   なっているＳｉ膜の上に、 ゲート電極の幅に相当する該
   薄膜トランジスタのチャネル領域のチャネル長Ｌが、該
   パルスレーザ光の該走査ピッチＰの概略整数倍となるよ
   うに、ゲート電極をそれぞれ形成する工程とを包含する
   半導体装置の製造方法。
10. 【請求項１０】 請求項６〜請求項９のいずれかに記載
    の半導体装置の製造方法において、 前記絶縁表面を有する基板上にＳｉ膜を形成する工程及
    び該Ｓｉ膜にパルスレーザ光を走査ピッチＰで順次照射
    して該Ｓｉ膜を結晶化する工程の代わりに、該基板上に
    非晶質Ｓｉ膜を形成し、加熱することにより固相状態に
    おいて結晶化させる工程と、 結晶化されたＳｉ膜にパルスレーザ光を走査ピッチＰで
    順次照射し、該Ｓｉ膜を再結晶化する工程とを行う半導
    体装置の製造方法。
11. 【請求項１１】 前記基板上に非晶質Ｓｉ膜を形成し、
    加熱することにより固相状態において結晶化させる工程
    を、該非晶質Ｓｉ膜に、その結晶化を助長する触媒元素
    としてＮｉ元素を導入した後に行う請求項１０記載の半
    導体装置の製造方法。
12. 【請求項１２】 前記基板上に非晶質Ｓｉ膜を形成し、
    加熱することにより固相状態において結晶化させる工程
    を、該非晶質Ｓｉ膜に、その結晶化を助長する触媒元素
    としてＮｉ元素を選択的に導入し、加熱処理により、該
    触媒元素が選択的に導入された領域から、その周辺部へ
    と横方向に結晶成長させて行う請求項１０記載の半導体
    装置の製造方法。
13. 【請求項１３】 前記パルスレーザ光として、波長４０
    ０ｎｍ以下のエキシマレーザ光を用いる請求項６〜請求
    項１２のいずれかに記載の半導体装置の製造方法。
14. 【請求項１４】 前記パルスレーザ光は、そのビーム形
    状が、照射面において長尺形状となるように設定されて
    おり、該ビーム形状の長尺方向に対して垂直方向に順次
    走査することにより、前記複数の薄膜トランジスタのチ
    ャネル領域を結晶化するようにした請求項６〜請求項１
    ３のいずれかに記載の半導体装置の製造方法。