JP3357798B2

JP3357798B2 - 半導体装置およびその製造方法

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Publication number: JP3357798B2
Application number: JP25788396A
Authority: JP
Inventors: 直樹牧田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-09-30
Filing date: 1996-09-30
Publication date: 2002-12-16
Anticipated expiration: 2016-09-30
Also published as: JPH10107291A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、さらに詳しく言えば、結晶性ケイ
素膜を活性領域とする半導体素子を用いた液晶表示装置
用、密着型イメージセンサ用、三次元ＩＣ用などのアク
ティブマトリクス基板により構成される半導体装置およ
びその製造方法に関する。

【０００２】

【従来の技術】近年、大型で高解像度の液晶表示装置
や、低コスト化のためドライバー回路を同一基板上に形
成したモノリシック型の液晶表示装置、高速で高解像度
の密着型イメージセンサー、三次元ＩＣなどへの実現に
向けて、ガラス等の絶縁基板上や、絶縁膜上に高性能な
薄膜トランジスタ（以下、ＴＦＴという）等の半導体素
子を形成する試みがなされている。これらの装置に用い
られる半導体素子には、薄膜状のケイ素半導体を用いる
のが一般的である。薄膜状のケイ素半導体としては、非
晶質ケイ素半導体（ａ―Ｓｉ）からなるものと、結晶性
を有するケイ素半導体からなるものの２つに大別され
る。

【０００３】非晶質ケイ素半導体は作製温度が低く、気
相法で比較的容易に作製することが可能で量産性に富む
ため、最も一般的に用いられているが、導電性等の物性
が結晶性を有するケイ素半導体に比べて劣るため、今後
より高速特性を得るためには、結晶性を有するケイ素半
導体からなる半導体装置の作製方法の確立が強く求めら
れていた。尚、結晶性を有するケイ素半導体としては、
多結晶ケイ素、微結晶ケイ素、結晶成分を含む非晶質ケ
イ素等が知られている。

【０００４】これら結晶性を有する薄膜状のケイ素半導
体を得る方法としては、（１）成膜時に結晶性を有する膜を直接成膜する。

【０００５】（２）非晶質の半導体膜を成膜しておき、
熱エネルギーを加えることにより結晶性を有せしめる。

【０００６】（３）非晶質の半導体膜を成膜しておき、
レーザー光のエネルギーにより結晶性を有せしめる。

【０００７】といった主に３つの方法が知られている。

【０００８】しかしながら、上記（１）の方法では、成
膜工程と同時に結晶化が進行するので、大粒径の結晶性
ケイ素を得ることが難しく、それにはケイ素膜の膜厚を
大きくすることが不可欠となる。しかし、膜厚を大きく
しても基本的には膜厚と同程度の結晶粒径しか得られ
ず、この方法により良好な結晶性を有するケイ素膜を作
製することは原理的に不可能である。また、成膜温度が
６００℃以上と高いので、安価なガラス基板が使用でき
ないというコストの問題もある。

【０００９】また上記（２）の方法は、結晶化に際し６
００℃以上の高温にて数十時間にわたる加熱処理が必要
であるため、生産性に非常に乏しい。また、固相結晶化
現象を利用するため、結晶粒は基板面に平行に拡がり数
μｍの粒径を持つものさえ現れるが、成長した結晶粒同
士がぶつかり合って粒界が形成されるため、その粒界は
キャリアに対するトラップ準位として働き、ＴＦＴの移
動度を低下させる大きな原因となっている。さらに、そ
れぞれの結晶粒は双晶構造を示し、一つの結晶粒内にお
いても所謂双晶欠陥と呼ばれる結晶欠陥が多量に存在し
ている。

【００１０】このため、現在は上記（３）の方法が主流
となっている。上記（３）の方法では熔融固化過程を利
用し結晶化するので、個々の結晶粒内の結晶性は非常に
良好である。また、照射光の波長を選ぶことで、アニー
ルの対象であるケイ素膜のみを効率的に加熱し、下層の
ガラス基板への熱的損傷を防ぐことかできると共に、上
記（２）の方法のような長時間にわたる処理が必要でな
い。装置面でも高出力のエキシマレーザーアニール装置
などが開発され、大面積基板に対しても対応可能になり
つつある。上記（３）の方法を利用して半導体素子を作
製する方法が、特開平７―９２５０１号公報で提案され
ている。この公報では、各半導体素子をストライプ状に
配置してレーザー光照射を行い、各半導体素子の活性領
域を結晶化している。

【００１１】上記（３）の方法は、上述のように、絶縁
膜上のケイ素膜の結晶化法としては、最も優れている
が、均一性において大きな課題を残している。すなわ
ち、光源となるレーザー発信器として、大面積基板を一
括照射行うだけの出力を有するものは未だ開発されてお
らず、現在は基板面に対して面積１００〜２００ｍｍ²
程度のビームを順次走査することで対応している。した
がって、当然のことながら、順次走査に伴う結晶性の不
均一性が大きな問題となる。言うまでもなく、結晶性の
ばらつきは、その素子特性にそのまま反映され、素子間
の特性ばらつきを生じさせる原因となる。

【００１２】実際には図９のような方法にてパルスレー
ザー光の走査照射を行っている。図９において、横軸Ｘ
がレーザー走査方向を示し、縦軸Ｙがレーザー光の光エ
ネルギーを任意目盛で示している。その走査ピッチは９
０６で表している。図９はレーザー光のエネルギー分布
を断面より見たものであり、個々のパルスレーザー光の
エネルギー分布（プロファイル）は、一般的にはビーム
幅９０７を有するエネルギー分布曲線９０１から９０５
に示すようなガウシアン形状を有する。パルスレーザー
はエネルギー分布曲線９０１から９０２、９０３、９０
４、９０５の順番にケイ素膜に照射される。ここで、ケ
イ素膜のある任意の位置ａ、ｂ、ｃ、ｄにおいては、最
初にエネルギー分布曲線９０２のビームが照射され、続
いてエネルギー分布曲線９０３、９０４と合計３回のレ
ーザー光照射が行われる。すなわち、図９においてはビ
ームのオーバーラップ量を約６７％に設定してある。こ
のように、それぞれのビームの一部が重なるようにして
レーザー光走査を行うのは、ケイ素膜の任意の点におけ
る結晶性の均一性を高めるためにである。

【００１３】さて、レーザー光照射により結晶化される
結晶性ケイ素膜において、その結晶性を最も大きく左右
するのは、最も最初に照射されるレーザーパルスであ
る。なぜなら、非晶質ケイ素膜を結晶化すると、その融
点は初期に比べ約２００℃程度上昇すると共にレーザー
光に対する吸収係数が低下する。２回目以降に照射され
るレーザーパルスは、非晶質ケイ素膜ではなく、１回目
のレーザーパルスにて結晶化された結晶性ケイ素膜を再
結晶化することになり、その効果は１回目に比べ大きく
減少するため、２回目以降のレーザーパルスは、１回目
ほどは大きく寄与しない。

【００１４】図９の位置ａ、ｂ、ｃ、ｄでは、まずエネ
ルギー分布曲線９０２のレーザーパルスが照射され、非
晶質ケイ素膜は結晶化され結晶性ケイ素膜となる。その
後、エネルギー分布曲線９０３、９０４のレーザーパル
スが引き続き照射される。最初のエネルギー分布曲線９
０２をもつレーザーパルスが照射される際、位置ａ、
ｂ、ｃ、ｄのそれぞれに与えられるエネルギーは、それ
ぞれの位置より縦軸方向に引かれた矢印の大きさで示さ
れ、位置ａで最も小さく、位置ｄで最も大きい。その結
果、位置ａでの結晶性は位置ｄに比べて悪くなる。同様
に位置ｂ、ｃでも結晶性の不均一性が生じる。これを修
復するため、引き続いてエネルギー分布曲線９０３、９
０４をもつレーザーパルスが照射されるのであるが、上
述のように十分な修復はできず、位置ａ、ｂ、ｃ、ｄの
それぞれでは、最初のエネルギー分布曲線９０２をもつ
レーザーパルスにより生じた結晶性の不均一性を後々ま
で引きずる。これが、レーザーパルスにより順次走査さ
れ結晶化された結晶性ケイ素膜の不均一性を生じさせる
主な原因であり、素子特性のばらつきを生じさせ、液晶
表示装置においては縞状の表示むらなど表示不良が現れ
る。

【００１５】特開平７ー９２５０１号公報は、ＴＦＴを
直線上に配置し、それぞれの直線に対して、レーザー光
を位置制御して照射するものである。すなわち、それぞ
れの直線上に配置された素子領域が、１回のレーザー光
照射により結晶化されるようにし、その位置精度を保ち
ながら順次走査する。したがって、各ＴＦＴにはそれぞ
れ１回ずつのレーザー光照射が行われ、順次走査の際の
レーザー光の重なり部分が、素子領域には係らないよう
に構成されている。すなわち、図９で説明したようなレ
ーザー光の重なりを作らず、各レーザーパルス単独に
て、さらにそのビームプロファイルにおけるピークトッ
プ部の比較的フラットな領域を用いて、それぞれの素子
を結晶化する訳である。よって、基板上の素子全てを結
晶化するためには使用するレーザーパルス数は、素子が
直線上に配列されたそのライン数と一致する。

【００１６】

【発明が解決しようとする課題】このような方法にて得
られる複数のＴＦＴ素子は、原理上は非常に均一性が高
いが、未だ前記公報の技術を利用できる装置は開発され
ていない。なぜなら、前記公報における位置制御は、ス
テージ精度の問題およびレーザー光自体の揺らぎなどの
問題を含み、現実には非常に困難であるからである。さ
らに、例えそのような装置が開発されたとしても、装置
自体が非常に高価となり、また、今までに比べて位置合
わせの余分な時間を費やす上、位置精度を上げるために
ステージ送り速度が低下し、生産性が大きく低下すると
共に高コスト化の要因となる。

【００１７】さらに、もう一つの大きな問題点として、
結晶性に起因する表面ラフネスの問題がある。レーザー
光照射により溶融固化により結晶化された結晶性ケイ素
膜においては、その融点１４１４℃以上まで瞬時に加熱
され、数十ｎｓｅｃ．程度の冷却時間にて室温付近まで
冷却され固化される。この際、あまりにも固化速度が速
いので、ケイ素膜は過冷却状態となり、一瞬にして固化
される結果、一般的に結晶粒径は１００〜２００ｎｍ程
度と非常に小さくなると共に、結晶粒がぶつかり合った
点、すなわち結晶粒界は山状に盛り上がる。この現象
は、特に３つの結晶粒かぶつかり合った三極点で顕著で
あり、結晶性が良好な程（結晶粒径が大きくなる程）大
きくなる。

【００１８】図１０に、実際に強光照射により結晶化さ
れた結晶性ケイ素膜の表面状態の原子間力顕微鏡（ＡＦ
Ｍ）像をもとにスケッチした図を示す。図１０におい
て、Ｘ−Ｙ方向のフルスケールは２．０μｍであり、Ｚ
方向のフルスケールは５０ｎｍである。このような結晶
性ケイ素膜を一方の電極とし容量成分を作製した場合、
勿論その表面ラフネスにより、容量は設計値より大きく
なる方向へとずれることになる。図９のように、レーザ
ー走査により結晶性がばらついた場合には、その表面ラ
フネスもばらつき、結果として容量値もばらつくことに
なる。液晶表示装置において、画素ＴＦＴに接続された
補助容量の値がばらつくと、画面上にフリッカーなどの
表示むらを引き起こす原因となる。

【００１９】本発明は、結晶性ケイ素膜を用いた複数の
ＴＦＴを有するアクティブマトリクス基板などの半導体
装置において、上述のレーザー光順次走査により結晶化
される際の問題点を全て解決し、低コスト化が図れる簡
便なプロセスにて、均一性が良好な半導体装置およびレ
ーザー光走査を起因とする縞状不良のない高表示レベル
の液晶表示装置を実現するものである。

【００２０】

【課題を解決するための手段】本発明者らは、パルスレ
ーザー光を順次走査し結晶化された結晶性ケイ素膜にお
いて、基板内におけるその均一性を向上し、均一な素子
特性を有する複数のＴＦＴを形成し、かつまた、液晶表
示装置において、そのＴＦＴ活性領域結晶化時のレーザ
ー光走査照射に起因する横縞などの表示不良をなくす実
験、半導体装置およびその製造方法の研究開発に日夜明
け暮れた。その結果、ついに、前記目的を達成すること
ができた。

【００２１】本発明は、より大型でより高解像度のアク
ティブマトリクス液晶表示装置や、同―基板上に駆動用
のドライバーを作り込むドライバモノリシック型アクテ
ィブマトリクス液晶表示装置などを実現するために、パ
ルスレーザー光の順次走査により結晶化された結晶性ケ
イ素膜をＴＦＴ活性領域に用いた際に生じる問題点を解
決するものである。特に、結晶性ケイ素膜を画素ＴＦＴ
に用いるアクティブマトリクス液晶表示装置において、
レーザー光走査に起因する縞状不良の発生を防ぐことを
目的とする。具体的には、本発明は以下の特徴を有す
る。

【００２２】本発明の半導体装置は、絶縁表面を有する
基板上に構成された、複数の画素電極を駆動する薄膜ト
ランジスタを有する半導体装置において、該複数の薄膜
トランジスタのチャネル領域は、パルスレーザー光の順
次走査照射により結晶化された結晶性ケイ素膜よりな
り、前記パルスレーザー光の走査方向におけるチャネル
領域が配列された間隔Ｐと、前記パルスレーザー光の順
次走査間隔Ｓとが、概略Ｐ＝ｎＳ（ｎ：０を除く整数）
となるよう構成されたことを特徴とする。

【００２３】本発明の半導体装置は、絶縁表面を有する
基板上に構成された、複数の画素電極を駆動する薄膜ト
ランジスタおよび該薄膜トランジスタの画素液晶容量と
並列に接続されてなる補助容量を有する半導体装置にお
いて、該複数の薄膜トランジスタのチャネル領域、およ
び前記補助容量の一方の電極部は、共にパルスレーザー
光の順次走査照射により結晶化された結晶性ケイ素膜よ
りなり、前記パルスレーザー光の走査方向におけるチャ
ネル領域が配列された間隔Ｐと、補助容量の電極部が配
列された間隔とが同一であり、前記間隔Ｐと、前記パル
スレーザー光の順次走査間隔Ｓとが、概略Ｐ＝ｎＳ
（ｎ：１以上の整数）となるよう構成されたことを特徴
とする。

【００２４】本発明の半導体装置は、絶縁表面を有する
基板上に構成された、複数の画素電極を駆動する薄膜ト
ランジスタおよび該薄膜トランジスタを駆動するドライ
バー回路を構成する複数の薄膜トランジスタを同一基板
上に有する半導体装置において、前記画素駆動用の複数
の薄膜トランジスタおよびドライバー回路を構成する複
数の薄膜トランジスタのチャネル領域は、共にパルスレ
ーザー光の順次走査照射により結晶化された結晶性ケイ
素膜よりなり、前記パルスレーザー光の走査方向におけ
るチャネル領域が配列された間隔Ｐと、前記パルスレー
ザー光の順次走査間隔Ｓとが、概略Ｐ＝ｎＳ（ｎ：１以
上の整数）となるよう構成されたことを特徴とする。

【００２５】本発明の半導体装置は、前記面素駆動用の
複数の薄膜トランジスタのチャネル領域が配列された間
隔Ｐｇと、ドライバー回路を構成する複数の薄膜トラン
ジスタのチャネル領域が配列された間隔Ｐｄとが異な
り、前記パルスレーザー光の順次走査間隔Ｓが、概略Ｐ
ｇ＝ｎＳ（ｎ：１以上の整数）、且つＰｄ＝ｍＳ（ｍ：
１以上の整数）となるよう構成されたことを特徴とす
る。

【００２６】本発明の半導体装置は、前記レーザー光の
走査方向におけるチャネル領域が配列された間隔Ｐと、
結晶性ケイ素膜結晶化時のパルスレーザー光の順次走査
間隔Ｓとの比Ｐ／Ｓが、少なくともｎ−０．１＜Ｐ／Ｓ
＜ｎ＋０．１（ｎ：１以上の整数）の範囲内となるよう
構成されることを特徴とする。

【００２７】また、本発明の半導体装置は、前記請求項
５記載の半導体装置において、前記レーザー光の走査方
向におけるチャネル領域が配列された間隔Ｐと、結晶性
ケイ素膜結晶化時のパルスレーザー光の順次走査間隔Ｓ
との比Ｐ／Ｓが、ｎ−０．０５＜Ｐ／Ｓ＜ｎ＋０．０５
（ｎ：１以上の整数）の範囲内となるよう構成されたこ
とを特徴とする。

【００２８】また、本発明の半導体装置は、前記パルス
レーザー光の走査方向におけるチャネル領域が配列され
た間隔Ｐと、結晶性ケイ素膜の結晶化時のレーザー光の
順次走査間隔Ｓとが、概略同一（Ｐ＝Ｓ）となるよう構
成されることを特徴とする。特に、前記比Ｐ／Ｓは、少
なくとも０．９＜Ｐ／Ｓ＜１．１の範囲内となるように
するのが望ましい。さらに、前記比Ｐ／Ｓが、０．９５
＜Ｐ／Ｓ＜１．０５の範囲内となるようにするのが好ま
しい。

【００２９】本発明の半導体装置の製造方法は、絶縁表
面を有する基板上にケイ素膜を形成する工程と、該ケイ
素膜に走査ピッチＳの順次走査によりパルスレーザー光
を照射し、結晶化する工程と、該パルスレーザーの走査
方向に対して、概略前記走査ピッチＳの整数倍となる間
隔Ｐにて、複数の薄膜トランジスタのチャネル領域をパ
ターニング形成する工程とを有することを特徴とする。

【００３０】本発明の半導体装置の製造方法は、絶縁表
面を有する基板上にケイ素膜を形成する工程と、該ケイ
素膜を、複数の薄膜トランジスタのチャネル領域となる
ようパターニング形成することで、該複数の薄膜トラン
ジスタのチャネル領域を、後のレーザー走査方向に対し
一定の間隔Ｐにて配置する工程と、該複数の薄膜トラン
ジスタのチャネル領域に対して、その間隔Ｐの整数分の
１となるような走査ピッチＳにて、パルスレーザーを定
められた方向に順次走査し、該チャネル領域を結晶化す
る工程とを有することを特徴とする。

【００３１】本発明の半導体装置の製造方法は、絶縁表
面を有する基板上に形成されるケイ素膜が非晶質ケイ素
膜であり、該非晶質ケイ素膜を加熱することにより、固
相状態で結晶化する工程と、パルスレーザーの順次走査
により再結晶化する工程とを有することを特徴とする。

【００３２】上述した半導体装置の製造方法において、
前記非晶質ケイ素膜を固相状態で結晶化する工程は、非
晶質ケイ素膜にその結晶化を助長する触媒元素を導入し
た後、行われることが好ましい。特に、非晶質ケイ素膜
の結晶化を助長する触媒元素として、Ｎｉ、Ｃｏ、Ｐ
ｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、ｌｎ、Ｓｎ、Ａｌ、Ｓｂ
から選ばれた一種または複数種類の元素を用いるのが望
ましい。前記種類の触媒元素の中でも、特にＮｉ元素を
少なくとも用いるのが好ましい。

【００３３】本発明の半導体装置の製造方法は、非晶質
ケイ素膜にその結晶化を助長する触媒元素を選択的に導
入し、加熱処理により該触媒元素が選択的に導入された
領域から、その周辺部へと横方向に結晶成長させること
により行われることを特徴とする。

【００３４】上述した半導体装置の製造方法において、
前記ケイ素膜における横方向への結晶成長方向と、薄膜
トランジスタにおけるキャリアの移動方向とが、概略平
行となるよう構成されることが好ましい。

【００３５】上述した半導体装置の製造方法は、該ケイ
素膜を、後に複数の薄膜トランジスタのチャネル領域と
なるよう、一定の間隔Ｐにてパターニング形成する際、
該薄膜トランジスタと接続されてなる補助容量成分の一
方の電極部も、レーザー走査方向に対して間隔Ｐにて、
同時にパターニング形成することを特徴とする。

【００３６】本発明の半導体装置の製造方法は、前記ケ
イ素膜結晶化時のレーザー光の順次走査間隔Ｓと、順次
走査方向におけるケイ素膜表面でのレーザー光のビーム
幅Ｗとの比Ｓ／Ｗが、少なくとも０．２以下、すなわち
順次走査時のレーザー光のオーバーラップ照射領域が８
０％以上となるようにして、前記レーザー光照射工程が
行われることを特徴とする。

【００３７】本発明の半導体装置の製造方法は、前記ケ
イ素膜結晶化時のレーザー光の順次走査間隔Ｓと、順次
走査方向におけるケイ素膜表面でのレーザー光のビーム
幅Ｗとの比Ｓ／Ｗが、さらに０．１以下、すなわち順次
走査時のレーザー光のオーバーラップ照射領域が９０％
以上となるようにして、前記レーザー光照射工程が行わ
れることを特徴とする。

【００３８】本発明の半導体装置の製造方法は、前記パ
ルスレーザー光は、そのビーム形状が照射面（ケイ素膜
表面）において長尺形状となるように設計されており、
該ビーム形状の長尺方向に対して垂直方向に順次走査す
ることで、前記複数の薄膜トランジスタのチャネル領域
を結晶化することを特徴とする。

【００３９】また、上述した半導体装置の製造方法にお
いて、複数の薄膜トランジスタのチャネル領域を結晶化
するためのパルスレーザー光として、波長４００ｎｍ以
下のレーザー光を用いることが望ましく、特に波長３０
８ｎｍのＸｅＣｌエキシマレーザー光を用いることが好
ましい。

【００４０】本発明の概要は、複数のＴＦＴを有する半
導体装置において、パルスレーザー光の順次走査方向に
おけるＴＦＴチャネル領域が配列された間隔Ｐと、ＴＦ
Ｔチャネル領域結晶化時のレーザー光の順次走査間隔Ｓ
とを、概略Ｐ＝ｎＳ（ｎ：０を除く整数）となるよう構
成することである。このように構成することで、レーザ
ー光走査方向に沿った各ＴＦＴチャネル領域は、順次走
査される各レーザーパルスにおいて、そのプロファイル
分布内の同様のエネルギー域で結晶化される。すなわ
ち、上述の図９において、ある素子が位置ａなら全ての
素子が位置ａの状態で、また、ある素子が位置ｄの場合
には全ての素子が位置ｄの状態で結晶化される。したが
って、本発明は、均一な結晶性ケイ素膜を得ることによ
り上記問題点を解決するのではなく、レーザー光走査に
より得られる結晶性ケイ素膜の不均一性を認め、その周
期性を利用して上記問題点を解決する。また、本発明
は、特開平７―９２５０１号公報に記載の技術とは根本
的に異なり、レーザーパルスの精密な位置制御を必要と
しない。すなわち、該公報では各レーザーパルス内の最
もよい領域を用いて、それぞれの素子を結晶化する。そ
れに対して、本発明においては、それぞれの素子が各レ
ーザーパルスのどの領域を用いて結晶化されるかは全く
わからないが、各素子は各レーザーパルスの同様のエネ
ルギー域により結晶化される。したがって、図９の位置
ａで結晶化されたものは、図９の位置ｄで結晶化された
ものより素子特性が悪くなるが、基板全体の素子にわた
って全て悪くなるため、均一性は良好となる。実際に本
発明を用い、画素ＴＦＴの間隔Ｐに対してＰ＝ｎＳとな
る順次走査ピッチＳにてレーザー光走査を行い、液晶表
示装置を作製した場合、レーザー光走査起因により縞状
の表示不良を無くすことができ、本発明の有効性が証明
できた。

【００４１】本発明を液晶表示用のアクティブマトリク
ス基板に適用した場合、画素ＴＦＴのチャネル部と共
に、該ＴＦＴに接続されてなる画素液晶容量と並列な補
助容量の一方の電極部も、レーザー光走査方向において
同様の間隔Ｐにて配列され、概略Ｐ＝ｎＳ（ｎ：１以上
の整数）となるレーザー光順次走査間隔Ｓにて結晶化さ
れるよう構成した。液晶表示装置においては、各面素Ｔ
ＦＴヘのゲートパルスがオフされた際、ＭＯＳ−ＴＦＴ
の寄生容量との容量カップリングにより、画素液晶容量
に印加された電圧の電圧降下現象が生じる。この電圧降
下現象を小さくするために、通常、画素液晶容量と並列
に補助容量Ｃｓを設け、対向基板側の電圧を前記電圧降
下分だけシフトさせることで調整する。この補助容量Ｃ
ｓは、ＴＦＴのチャネル領域と同一層のケイ素膜を下部
電極として、該ＴＦＴのゲート絶縁膜と同―層によりそ
の容量成分が形成し、該ＴＦＴのゲート電極と同―層に
よりその上部電極を構成すれば、最も少ない面積で大き
な容量を形成でき、液晶表示パネルの開口率を上げるこ
とができる。

【００４２】このとき、下部電極である結晶性ケイ素膜
は、ＴＦＴチャネル領域と同様、パルスレーザー光の順
次走査により結晶化され、その表面には凹凸が生じてい
る。従来、結晶性ケイ素膜の表面ラフネスのため、各補
助容量Ｃｓ容量値がばらつき、電圧降下量がばらついて
いたため、対向基板側の電圧では一部のものしか調整で
きず、最適値からずれたところではフリッカーなどの表
示むらが出現していた。本発明では、それぞれの補助容
量Ｃｓの下部電極は、各レーザーパルスの同様のエネル
ギー域により結晶化されるため、各補助容量Ｃｓの下部
電極の表面ラフネスは基板間では異なるものの、基板内
ではそのばらつきが±１ｎｍ以下とほぼ同様の平均面粗
さの値を示す。したがって、液晶表示装置における画面
内での各補助容量Ｃｓの容量値は、ほぼ―定値となり、
電圧降下量もまた一定となって、フリッカーなどの表示
不良を無くすことができる。また、本発明の性質上、パ
ネル内の均一性は良好であるが、パネル間では補助容量
Ｃｓの容量値は異なり、電圧降下量も異なる可能性があ
る。このような場合には、パネルによって対向基板側の
電圧を最適化することで対応可能であり、何ら問題は無
い。

【００４３】また、マトリクス状に配列された画素ＴＦ
Ｔに加え、該ＴＦＴを駆動するドライバー回路を同―基
板上に有するドライバモノリシック型のアクティブマト
リクス半導体装置においては、画素ＴＦＴと共にそのド
ライバー回路を構成する複数のＴＦＴのチャネル領域
も、パルスレーザー光の走査方向に対して間隔Ｐにて規
則的に配列され、概略Ｐ＝ｎＳ（ｎ：１以上の整数）と
なるような順次走査間隔Ｓにて結晶化されるよう構成し
た。これにより、ドライバー回路を構成する複数数のＴ
ＦＴのチャネル領域は、全て同様な状態にて結晶化され
るため、ＴＦＴ素子全体にわたって優れた特性均一性が
得られる。その結果、画素ＴＦＴを駆動するドライバー
回路の特性が安定し、液晶表示装置においてドライバー
回路の特性のばらつきに起因する表示むらなどの不良を
低減することができる。本発明では、特開平７―９２５
０１号公報に記載の技術のように、画素ＴＦＴとドライ
バーＴＦＴを共に同―ライン上に配置する必要はない。
すなわち、本発明は、画面内の画素ＴＦＴとドライバー
回路を構成する個々のＴＦＴとが、異なるライン上にあ
ったとしても、画素ＴＦＴ群全体において、またドライ
バー回路を構成する個々のＴＦＴ群全体において、それ
ぞれパルスレーザー光の走査方向に対して間隔Ｐにて規
則的に配列されていれば良い。すなわち、本発明では、
画素ＴＦＴ群そしてドライバーＴＦＴ群に対して、それ
ぞれ独立に良好な均一性を実現するものである。

【００４４】また、これらの理由により、本発明は、パ
ルスレーザー光の走査方向における画素ＴＦＴのチャネ
ル領域が配列された間隔Ｐｇと、該方向におけるドライ
バー回路ＴＦＴのチャネル領域が配列された間隔Ｐｄと
が異なるような場合にも適用可能である。すなわち、結
晶化時の該レーザー光の順次走査間隔Ｓが、概略Ｐｇ＝
ｎＳ（ｎ：１以上の整数）、且つＰｄ＝ｍＳ（ｍ：１以
上の整数）となるようにすることで、画素ＴＦＴの特性
均一性とドライバーＴＦＴの特性均一性をそれぞれ独立
に満足することができる。したがって、ドライバーＴＦ
Ｔを画素ＴＦＴと同―ライン上に且つ同―ライン数を配
置する特開平７―９２５０１号公報に記載の技術に比
べ、画素ＴＦＴのレイアウトに関係なくドライバーＴＦ
Ｔを配置できることで、素子レイアウトの設計マージン
か増え、ドライバー回路の高集積化を図ることができ
る。

【００４５】本発明においては、パルスレーザー光の走
査方向におけるＴＦＴチャネル領域が配列された間隔Ｐ
と、該レーザー光の順次走査間隔Ｓとの比Ｐ／Ｓが、少
なくともｎ−０．１＜Ｐ／Ｓ＜ｎ＋０．１（ｎ：１以上
の整数）の範囲内とすることが望ましい。本発明の第１
の応用例である液晶表示用アクティブマトリクス基板で
は、特に隣接画素間のＴＦＴ特性の不均一性が問題とな
る。すなわち、パルスレーザー順次走査に伴う従来の問
題点は、液晶表示装置においては、レーザー走査方向に
垂直な輝線あるいは黒線となって現れる。本発明では、
ＴＦＴ隣接間の特性ばらつきをできる限り緩和すること
で、上記線状の表示不良を低減することを目的とする。
本発明者らが調べたところ、少なくとも１０ライン以上
の面素ＴＦＴにわたって、チャネル領域の結晶性が連続
的に変化している場合には、液晶表示装置において若干
の縞状の表示むらは見られるが、上記のような明確な線
状の表示不良は見られないことがわかった。チャネル領
域の結晶性が連続的に変化しているというのは、図９に
おいて位置ａ、ｂ、ｃ、ｄのように、結晶化されるレー
ザーの状態が徐々にずれていくことを意味しており、１
０ライン以上毎の画素ＴＦＴラインにおいて、レーザー
結晶化状態が徐々にずれていき１サイクルするという意
味である。よって、本発明における概略Ｐ＝ｎＳの範囲
として、少なくともｎ−０．１＜Ｐ／Ｓ＜ｎ＋０．１
（ｎ：１以上の整数）の範囲内であれば、レーザー走査
起因による上記のはっきりとした線状の表示不良は無く
すことができ、高表示品位の液晶表示装置が得られる。

【００４６】さらに、２０ライン以上毎の画素ＴＦＴラ
インにおいて、レーザー結晶化状態が徐々にずれていき
１サイクルする場合には、液晶表示装置において上記範
囲ではまだ見られていた縞状の表示むらもほとんど見ら
れない。よって、本発明における概略Ｐ＝ｎＳのより最
適な範囲としては、ｎ−０．０５＜Ｐ／Ｓ＜ｎ＋０．０
５（ｎ：１以上の整数）の範囲内であり、この範囲内で
あれば、液晶表示装置において、レーザー走査起因によ
る表示不良はほとんど見られず、より高表示品位の液晶
表示装置が得られる。

【００４７】特に、本発明においては、パルスレーザー
光の走査方向におけるＴＦＴチャネル領域が配列された
間隔Ｐと、該レーザー光の順次走査間隔Ｓとが、概略同
―（Ｐ＝Ｓ）となるよう構成されることが最も望まし
い。なぜなら、この場合にレーザー結晶化状態のずれに
対する許容範囲が最大となり、本発明を用いたプロセス
において最も大きなプロセスマージンを確保できるから
である。この場合のＰ／Ｓの比の範囲としては、上述の
理由から、少なくとも０．９＜Ｐ／Ｓ＜１．１の範囲内
であれば良い。また、より最適な範囲としては、０．９
５＜Ｐ／Ｓ＜１．０５の範囲内であることが望ましい。

【００４８】本発明の半導体装置の第１の製造方法は、
非晶質ケイ素膜を形成し、該ケイ素膜に対してパルスレ
ーザー光を照射して、走査ピッチＳにて順次走査するこ
とでケイ素膜を結晶化した後、パルスレーザーの走査方
向に対して、概略前記走査ピッチＳの整数倍となるよう
な間隔Ｐにて、ケイ素膜を、複数のＴＦＴのチャネル領
域となるようにパターニング形成する方法である。ま
た、第２の製造方法は、非晶質ケイ素膜を形成し、複数
のＴＦＴのチャネル領域となるようパターニング形成す
ることで、該複数のＴＦＴのチャネル領域を、後のレー
ザー走査方向に対し一定の間隔Ｐにて配置し、該複数の
ＴＦＴのチャネル領域に対して、その間隔Ｐの整数分の
１となるような走査ピッチＳにて、パルスレーザーを定
められた方向に順次走査し、前記チャネル領域を結晶化
する方法である。すなわち、前者（第１の方法）は、Ｔ
ＦＴのチャネル領域となるケイ素膜のパターニング工程
をレーザー照射工程前に行うものであり、後者（第２の
方法）は、ケイ素膜のパターニング工程をレーザー照射
工程後に行うものである。後者では、パターニングされ
た島状のケイ素膜に対してレーザー照射を行うため、ケ
イ素膜の結晶化時に、島状のケイ素膜の端部は中央部に
比べて熱の逃げが小さく、その結果、島状のケイ素膜の
端部で結晶粒が大きく成長する。よって、第１の方法に
比べて、第２の方法により作製されたＴＦＴの方が、チ
ャネル内の良好な結晶性を反映して、そのＴＦＴ特性は
より良好なものとなる。具体的には、特にオン特性が向
上し、電界効果移動度で２割程度向上する。しかしなが
ら、第２の方法では、ケイ素膜の島状領域の端部での結
晶性が良好な反面、その表面凹凸も端部で大きくなって
おり、その結果、ＴＦＴ素子の信頼性は第１の方法に比
べて劣る。したがって、目的とする半導体装置によっ
て、上記第１の方法と第２の方法を使い分けることが望
ましい。

【００４９】レーザー照射に対するスタート膜として
は、上述の非晶質ケイ素膜以外に、固相結晶化した結晶
性ケイ素膜を用いることも有効な手段である。非晶質ケ
イ素膜を加熱処理により固相結晶化した結晶性ケイ素膜
は、結晶性が悪く、そのままではＴＦＴのチャネル領域
としては不適であるが、均一性が良好なため、レーザー
結晶化時の種結晶を作っておくという意味では有効であ
る。結晶性ケイ素膜にレーザー光を照射した場合には、
その結晶情報をある程度残した状態で再結晶化される。
固相結晶化による結晶性ケイ素は、良好な均一性を有し
ているため、レーザー照射による再結晶化後も、その均
一性がある程度反映される。よって、本発明における半
導体装置の製造方法において、固相結晶化による結晶性
ケイ素膜に対して、レーザーを順次走査し、再結晶化す
ることで、本発明の目的とする素子特性の均一性をさら
に向上できる。

【００５０】この固相結晶化工程としては、非晶質ケイ
素膜に、その結晶化を助長する触媒元素を導入した後、
行われることが望ましい。この方法により、加熱温度の
低温化および処理時間の短縮、そして結晶性の向上が図
れる。具体的には、非晶質ケイ素膜の表面にニッケルや
パラジウム等の金属元素を微量に導入させ、しかる後に
加熱することで、５５０℃、４時間程度の処理時間で結
晶化が終了する。これに対し、通常の触媒元素を用いな
い固相結晶化には、６００℃以上で数十時間にわたる熱
処理が必要である。また、触媒元素により結晶化した結
晶性ケイ素膜は、通常の固相成長法で結晶化した結晶性
ケイ素膜の一つの粒内が双晶構造であるのに対して、そ
の粒内は何本もの柱状結晶ネットワークで構成されてお
り、それぞれの柱状結晶内部はほぼ単結晶状態となって
いる。

【００５１】この触媒元素により結晶化された結晶性ケ
イ素膜は、レーザー照射による再結晶化工程と非常に相
性が良い。レーザー照射による再結晶化工程では、最初
の結晶性がある程度反映され、通常の固相結晶化による
結晶性ケイ素膜では、双晶構造を反映して、結晶欠陥の
多い結晶性ケイ素膜となる。これに対して、蝕媒元素に
よる固相結晶化ケイ素膜の場合は、レーザー照射により
再結晶化によって、それぞれの柱状結晶が結合し、広範
囲にわたって非常に結晶性が良好な結晶性ケイ素膜が得
られる。

【００５２】さらに、非晶質ケイ素膜の一部に選択的に
蝕媒元素を導入し加熱することで、まず選択的に触媒元
素が導入された領域のみが結晶化し、その後、その導入
領域から横方向（基板と平行な方向）に結晶成長を行わ
せることかできる。この横方向の結晶成長領域の内部で
は、成長方向がほぼ一方向に揃った柱状結晶がひしめき
合っており、触媒元素が直接導入されランダムに結晶核
の発生が起こった領域に比べて、結晶性が良好な領域と
なっている。よって、この横方向結晶成長領域の結晶性
ケイ素膜をＴＦＴのチャネル領域に用いることにより、
より半導体装置の高性能化が行える。このとき、該ケイ
素膜における横方向への結晶成長方向と、ＴＦＴにおけ
るキャリアの移動方向とが、概略平行となるように構成
すれば、原理的にはキャリアの移動方向に結晶粒界が存
在せず、キャリアの散乱確立が減少するため、より高移
動度なＴＦＴを実現できる。

【００５３】本発明に利用できる触媒元素の種類として
は、Ｎｉ、Ｃｏ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、ｌ
ｎ、Ｓｎ、Ａｌ、Ｓｂを利用することができる。これら
から選ばれた一種または複数種類の元素であれば、微量
で結晶化助長の効果がある。それらの中でも、特にＮｉ
を用いた場合に最も顕著な効果を得ることができる。こ
の理由については、未だよくわかっていないが、―応次
のようなモデルを考えている。触媒元素は単独では作用
せず、ケイ素膜と結合しシリサイド化することで結晶成
長に作用する。そのときの結晶構造が、非晶質ケイ素膜
結晶化時に―種の鋳型のように作用し、非晶質ケイ素膜
の結晶化を促すといったモデルである。Ｎｉは２つのＳ
ｉとＮｉＳｉ₂のシリサイドを形成する。ＮｉＳｉ₂は螢
石型の結晶構造を示し、その結晶構造は、単結晶ケイ素
のダイヤモンド構造と非常に類似したものである。しか
も、ＮｉＳｉ₂はその格子定数が５．４０６Åであり、
結晶シリコンのダイヤモンド構造での格子定数５．４３
０Åに非常に近い値をもつ。よって、ＮｉＳｉ₂は、非
晶質ケイ素膜を結晶化させるための鋳型としては最高の
ものであり、本発明における触媒元素としては、特にＮ
ｉを用いるのが最も望ましい。

【００５４】本発明の製造方法においては、液晶表示用
アクティプマトリクス基板を作製する場合、ケイ素膜を
複数のＴＦＴのチャネル領域となるよう一定の間隔Ｐに
てパターニング形成する際に、該ＴＦＴと接続されてな
る補助容量成分の一方の電極部もレーザー走査方向に対
して間隔Ｐにて同時にパターニング形成されることが望
ましい。これにより、工程数を増加することなく、補助
容量成分がＴＦＴと同時に構成されると共に、レーザー
走査照射によるケイ素膜表面凹凸のための補助容量のば
らつきを低減することができ、液晶表示装置においてフ
リッカーなどの表示不良の発生を防ぐことができる。

【００５５】また、本発明の製造方法においては、ケイ
素膜結晶化時のレーザー光の順次走査間隔Ｓと、走査方
向におけるケイ素膜表面での該レーザー光のビーム幅Ｗ
との比Ｓ／Ｗが、少なくとも０．２以下、すなわち順次
走査時のレーザー光のオーバーラップ照射領域が８０％
以上となるようにして、該レーザー光照射工程が行われ
るように構成した。本発明は、特開平７―９２５０１号
公報のようにＴＦＴチャネル領域に対してレーザー光の
位置制御を行うものでないので、図９におけるレーザー
順次走査に対して、位置ａ、ｂ、ｃ、ｄのどの状態で結
晶化されるかは全く分からない。したがって、全ての素
子が均一に結晶化されるとは言え、最悪の状態で結晶化
された場合でも十分使用できる性能を保持する必要があ
る。一般にレーザー光のＳ／Ｗ比が小さいほど、すなわ
ちレーザー光のオーバーラップ量が大きいほど均―性は
向上する。本発明者らが調べたところ、レーザー光走査
時のＳ／Ｗ比、すなわちレーザー光のオーバーラップ照
射領域を変化させ、本発明による半導体装置を作製した
場合、Ｓ／Ｗが０．２、すなわちオーバーラップ量を８
０％に設定した際のパネル間（サンプル数２４）でのＴ
ＦＴの電界効果移動度のばらつきは±２０％程度であっ
た。よって、この状態で、各パネルにおいて、最大の電
界効果移動度をもつものと最小の電界効果移動度をもつ
パネルとでは、ほぼ倍の値となっており、これ以上のば
らつきは、素子設計の面から許容できない。したがっ
て、本発明では、ケイ素膜結晶化時のレーザー光の順次
走査のＳ／Ｗ比が、少なくとも０．２以下、すなわちレ
ーザー光のオーバーラップ照射領域が８０％以上である
必要がある。

【００５６】上記範囲内で本発明による半導体装置を一
応は安定して作製できるが、さらにパネル間での素子特
性のばらつきを低減し、素子設計やその駆動関係におい
てマージンを大きくすることが要求される場合がある。
各パネル間における素子特性のばらつきとしては、素子
設計および駆動関係の両面から見て、±１０％以内であ
れば誤差として見なされ、修正や変更などの対応を加え
る必要が全くなくなる。このときのレーザー光走査時の
Ｓ／Ｗ比、すなわちレーザー光のオーバーラップ量とし
ては、上記実験からＳ／Ｗ比が０．１以下、すなわちオ
ーバーラップ照射領域が９０％以上であることがわかっ
た。また、この範囲内においては、均一性はほぼ飽和に
達しており、この範囲内では均一性は大きく変化しな
い。したがって、前記Ｓ／Ｗ比およびオーバーラップ量
の範囲が、本発明における最適範囲となる。

【００５７】前記パルスレーザー光としては、そのビー
ム形状が照射面において長尺形状となるように設計され
たものを用い、該ビーム形状の長尺方向に対して垂直方
向に順次走査することで、ＴＦＴチャネル領域および容
量成分の電極部を結晶化することが望ましい。なぜな
ら、走査照射においては、走査方向に対して垂直方向の
均一性は比較的良好なため、その方向へとビームサイズ
を拡げることで、大型基板などに対して、より均一な処
理が可能となり、この工程の処理効率も高くなるからで
ある。

【００５８】また、前記パルスレーザー光としては、波
長が４００ｎｍ以下であれば、ケイ素膜がその波長域に
対して大きな吸収係数を持つため、そのエネルギーを効
率的にケイ素膜に与えられ、良好な結晶性ケイ素膜が得
られるとともに、下層のガラス基板などへの熱的ダメー
ジも非常に小さくて済む。さらに、これら波長４００ｎ
ｍ以下のレーザー光の中でも、特に波長３０８ｎｍのＸ
ｅＣｌエキシマレーザー光は、発振出力が高く、安定性
が高いため、そのビームサイズをある程度拡げることが
でき、大面積基板のケイ素膜のアニール手段としては最
も適している。

【００５９】

【発明の実施の形態】

（実施例１）本発明を用いた第１の実施例について説明
する。本実施例では、本発明を利用し、ガラス基板上に
液晶表示装置用のアクティブマトリクス基板を作製する
際の工程について説明を行う。本発明のアクティブマト
リクス基板においては、各画素電極をスイッチングする
ための素子としてＮ型ＴＦＴが形成されている。

【００６０】以下において、図１は、本実施例の概要を
示す平面図である。図２は本実施例のアクティブマトリ
クス基板において、任意のＴＦＴの作製工程を示す断面
図であり、（Ａ）→（Ｅ）の順にしたがって作製工程が
順次進行する。図２（Ｅ）が、本実施例にて作製したア
クティブマトリクス基板での画素電極をスイッチングす
る画素ＴＦＴ１２３の完成図である。

【００６１】まず、図２（Ａ）に示すように、ガラス基
板１０１上に例えばスパッタリング法によって厚さ３０
０ｎｍ程度の酸化ケイ素からなる下地膜１０２を形成す
る。この下地膜１０２は、ガラス基板からの不純物の拡
散を防ぐために設けられる。次に、減圧ＣＶＤ法やプラ
ズマＣＶＤ法などによって、厚さ２０〜１００ｎｍ、例
えば３０ｎｍの非晶質ケイ素（ａ―Ｓｉ）膜１０３を成
膜する。プラズマＣＶＤ法により前記ａ―Ｓｉ膜１０３
を成膜した場合には、その膜中に多量の水素を含有し、
後のレーザー照射時の膜剥がれの原因となるため、ここ
で４５０℃程度の温度で数時間熱処理を行い、膜中の水
素を放出しておく必要がある。

【００６２】その後、図２（Ｂ）に示すように、レーザ
ー光１０８を照射し、ａ―Ｓｉ膜１０３を結晶化する。
このときのレーザー光としては、ＸｅＣｌエキシマレー
ザー（波長３０８ｎｍ、パルス幅４０ｓｅｃ）を用い
た。レーザー光１０８の照射条件は、照射時に基板を２
００〜５００℃、例えば４００℃に加熱し、エネルギー
密度２００〜３５０ｍＪ／ｃｍ²、例えば３００ｍＪ／
ｃｍ²とした。レーザー光１０８は、基板表面における
ビームサイズが１５０ｍｍ×ｌｍｍの長尺矩形状となる
ように、ホモジナイザーによって成型されており、その
長辺方向に対して垂直方向に、すなわち図１においてレ
ーザー走査方向１２７へ順次走査される。このときの順
次走査に伴う光ビームのオーバーラップ量は、９５％と
設定した。したがって、図１における走査ピッチ１２８
は５０μｍとなり、ａ―Ｓｉ膜１０３の任意の一点に対
して、それぞれ２０回レーザー照射されることになる。
この工程により、ａ―Ｓｉ膜１０３はその融点以上に加
熱され、溶融し固化することで良好な結晶性を有する結
晶性ケイ素膜１０３ａとなる。

【００６３】次に、前記結晶性ケイ素膜１０３ａの不要
な部分をパターニングして除去することで、図２（Ｃ）
に示すような素子間分離を行って、後にＴＦＴの活性領
域（ソース領域、ドレイン領域、チャネル領域）を構成
する島状の結晶性ケイ素膜１０９を形成する。このとき
基板１０１を上方より見ると、図１のように各ＴＦＴの
活性領域となる島状の結晶性ケイ素膜１０９が配置され
ている。レーザー走査方向１２７での各ＴＦＴ活性領域
の島状の結晶性ケイ素膜１０９の配列間隔１２９は、１
００μｍとして設計されている。よって、このＴＦＴの
配列間隔１２９は、レーザー走査ピッチ１２８に対して
２倍の値となるようにしてある。

【００６４】尚、図１には、画素ＴＦＴ１２３におい
て、チャネル領域１１４、ソース領域１１５、ドレイン
領域１１６をそれぞれ表している。

【００６５】次に、図２（Ｄ）に示すように、上記活性
領域となる島状の結晶性ケイ素膜１０９を覆うように厚
さ２０〜１５０μｍ、ここでは１００μｍの酸化ケイ素
膜をゲート絶縁膜１１０として成膜する。酸化ケイ素膜
の形成には、ここではＴＥＯＳ（ＴｅｔｒａＥｔｈｏ
ｘｙＯｒｔｈｏＳｉｌｉｃａｔｅ）を原料とし、酸
素とともに基板温度１５０〜６００℃、好ましくは３０
０〜４５０℃で、ＲＦプラズマＣＶＤ法で分解・堆積し
た。あるいはＴＥＯＳを原料としてオゾンガスとともに
減圧ＣＶＤ法もしくは常圧ＣＶＤ法によって、基板温度
を３５０〜６００℃、好ましくは４００〜５５０℃とし
て形成してもよい。

【００６６】引き続いて、スパッタリング法によって、
厚さ３００〜６００ｎｍ、例えば４００ｎｍのアルミニ
ウムを成膜する。そして、アルミニウム膜をパターニン
グして、ゲート電極１１１を形成する。さらに、このア
ルミニウムの電極の表面を陽極酸化して、表面に酸化物
層１１２を形成する。この状態が図２（Ｄ）に相当す
る。陽極酸化は、酒石酸が１〜５％含まれたエチレング
リコール溶液中で行い、最初―定電流で２２０Ｖまで電
圧を上げ、その状態で１時間保持して終了させる。得ら
れた酸化物層１１２の厚さは２００ｎｍである。なお、
この酸化物層１１２は、後のイオンドーピング工程にお
いて、オフセットゲート領域を形成する厚さとなるの
で、オフセットゲート領域の長さを上記陽極酸化工程で
決めることができる。

【００６７】次に、イオンドーピング法によって、ゲー
ト電極１１１とその周囲の酸化物層１１２をマスクとし
て活性領域に不純物（リン）を注入する。ドーピングガ
スとして、フォスフィン（ＰＨ₃）を用い、加速電圧を
６０〜９０ｋＶ、例えば８０ｋＶ、ドーズ量を１×１０
¹⁵〜８×１０¹⁵ｃｍ^-2、例えば２×１０¹⁵ｃｍ^-2とす
る。この工程により、不純物が注入された領域は後にＴ
ＦＴのソース領域１１５、ドレイン領域１１６となり、
ゲート電極１１１およびその周囲の酸化物層１１２にマ
スクされ不純物が注入されない領域は、後にＴＦＴのチ
ャネル領域１１４となる。

【００６８】その後、図２（Ｄ）に示すように、レーザ
ー光１１３の照射によってアニールを行い、イオン注入
した不純物の活性化を行うと同時に、上記の不純物導入
工程で結晶性が劣化した部分の結晶性を改善させる。こ
の際、使用するレーザーとしてはＸｅＣｌエキシマレー
ザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）を用
い、エネルギー密度１５０〜４００ｍＪ／ｃｍ²、好ま
しくは２００〜２５０ｍＪ／ｃｍ²で照射を行った。こ
うして形成されたＮ型不純物（リン）を導入したソース
領域１１５、ドレイン領域１１６のシート抵抗は、２０
０〜８００Ω／口であった。

【００６９】そして、図２（Ｅ）に示すように、厚さ６
００ｎｍ程度の酸化ケイ素膜を層間絶縁膜１１７として
形成する。該酸化ケイ素膜は、ＴＥＯＳを原料として、
これと酸素とのプラズマＣＶＤ法、もしくはオゾンとの
減圧ＣＶＤ法あるいは常圧ＣＶＤ法によって形成すれ
ば、段差被覆性に優れた良好な層間絶縁膜が得られる。

【００７０】次に、層間絶縁膜１１７にコンタクトホー
ルを形成して、ソース電極１１８とドレイン電極１１９
を形成する。ソース電極１１８は、金属材料、例えば、
窒化チタンとアルミニウムの二層膜によって形成する。
窒化チタン膜は、アルミニウムが半導体層に拡散するの
を防止する目的のバリア膜として設けられる。画素電極
はＩＴＯなど透明導電膜により形成される。

【００７１】そして最後に、１気圧の水素雰囲気で３５
０℃、１時間程度のアニールを行い、図２（Ｅ）に示す
Ｎ型ＴＦＴ１２３を完成させる。該アニール処理によ
り、ＴＦＴ１２３の活性領域／ゲート絶縁膜の界面へ水
素原子を供給し、ＴＦＴ特性を劣化させる不対結合手を
低減する効果がある。なお、さらにＴＦＴ１２３を保護
する目的で、必要な箇所のみＳｉＨ₄とＮＨ₃を原料ガス
としたプラズマＣＶＤ法により形成された窒化ケイ素膜
でカバーしてもよい。

【００７２】以上の実施例にしたがって作製した各ＴＦ
Ｔは、全パネルにおいて、電界効果移動度で４０〜８０
ｃｍ²／Ｖｓ、閾値電圧１．５〜３Ｖという良好な特性
を示した。また、パネル間では前記範囲内でＴＦＴ特性
がばらついていたが、パネル内のＴＦＴの均一性は電界
効果移動度で±８％程度、閾値電圧で±０．２Ｖ程度と
非常に良好であった。その結果、本実施例にて作製した
アクティブマトリクス基板を用い、液晶表示パネルを作
製し、全面表示を行った結果、ＴＦＴ特性の不均一性に
起因する表示むらは大きく低減され、高表示品位の液晶
表示装置が実現できた。

【００７３】（実施例２）本発明を用いた第２の実施例
について説明する。本実施例においても、本発明を利用
し、ガラス基板上に液晶表示装置用のアクティブマトリ
クス基板を作製する際の工程について、説明を行う。本
実施例のアクティブマトリクス基板においては、各面素
電極をスイッチングするための素子としてＮ型ＴＦＴが
形成され、そのドレイン領域側には画素液晶容量と並列
に補助容量Ｃｓが設けられている。

【００７４】以下において、図３は本実施例の概要を示
す平面図である。また、図４は、本実施例の任意の画素
ＴＦＴおよび補助容量Ｃｓの作製工程の概要を示す断面
図であり、（Ａ）→（Ｅ）の順にしたがって作製工程が
順次進行する。図４（Ｅ）に示されるのが本実施例にて
作製した画素ＴＦＴおよびその補助容量Ｃｓの完成図で
あり、Ｎ型ＴＦＴ２２３、補助容量２２４を示す。

【００７５】まず、図４（Ａ）に示すように、ガラス基
板２０１上に例えばスパッタリング法によって厚さ３０
０ｎｍ程度の酸化ケイ素からなる下地膜２０２を形成す
る。この下地膜２０２は、ガラス基板からの不純物の拡
散を防ぐために設けられる。

【００７６】次に、減圧ＣＶＤ法やプラズマＣＶＤ法な
どによって、厚さ２０〜１００ｎｍ、例えば３０ｎｍの
非晶質ケイ素（ａ―Ｓｉ）膜２０３を成膜する。

【００７７】次に、前記ａ―Ｓｉ膜２０３の不要な部分
をパターニングして除去することで、図４（Ｂ）に示す
ような素子間分離を行って、後にＴＦＴの活性領域（ソ
ース領域、ドレイン領域、チャネル領域）および補助容
量Ｃｓの下部電極を構成する島状のａ―Ｓｉ膜２０９を
形成する。

【００７８】続いて、同じく図４（Ｂ）に示すように、
上記島状のａ―Ｓｉ膜２０９上にフォトレジストを塗布
し、露光・現像してマスク２０４とする。すなわち、マ
スク２０４により、後にＴＦＴのチャネル領域２１４と
なる部分のみが覆われた状態となっている。そして、イ
オンドーピング法によって、フォトレジストよりなるマ
スク２０４をマスクとして、不純物（リン）２０６を注
入する。ドーピングガスとして、フォスフィン（Ｐ
Ｈ₃）を用い、加速電圧を５〜３０ｋＶ、例えば１５ｋ
Ｖ、ドーズ量を１×１０¹⁵〜８×１０¹⁵ｃｍ^-2、例えば
２×１０¹⁵ｃｍ^-2とする。この工程により、不純物が注
入された領域は後のＴＦＴ２２３のソース領域２１５と
なり、また別の領域はＴＦＴ２２３のドレイン領域と補
助容量Ｃｓ２２４の下部電極の連続領域２１６を形成す
る。フォトレジストよりなるマスク２０４にマスクされ
不純物２０６が注入されない領域は、上述のように後に
ＴＦＴ２２３のチャネル領域２１４となる。

【００７９】ここで、この状態を基板上方より見ると、
図３のようになっている。すなわち、各ＴＦＴ２２３と
補助容量Ｃｓ２２４は同一ライン上に配列され、後の工
程であるレーザー照射の走査方向２２７の方向に対し
て、レーザー走査ピッチ２２９にて等間隔に配列されて
いる。このときの配列間隔２２９は、本実施例では実際
に１００μｍに設定した。

【００８０】その後、フォトレジストのマスク２０４を
除去する。上記ａ―Ｓｉ膜２０３がプラズマＣＶＤ法に
より形成された場合や、上記のイオンドーピング工程が
質量分離されずに行われている場合には、ａ―Ｓｉ膜２
０３中に多量の水素元素が含まれており、レーザー結晶
化工程前に脱水素処理を行う必要がある。この処理は４
５０℃程度の温度で数時間アニール処理を行えばよい。

【００８１】そして、図４（Ｃ）に示すように、レーザ
ー光２０８を照射し、島状のａ―Ｓｉ膜２０９を結晶化
する。このときのレーザー光としては、ＸｅＣｌエキシ
マレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）
を用いた。レーザー光２０８の照射条件は、照射時に基
板を２００〜５００℃、例えば４００℃に加熱し、エネ
ルギー密度２００〜３５０ｍＪ／ｃｍ²、例えば３００
ｍＪ／ｃｍ²とした。レーザー光２０８は、図３に示す
横方向へ順次レーザー走査方向２２７に走査した。基板
面に照射されるレーザービームのサイズは、１５０ｍｍ
×ｌｍｍの長尺形状とし、その短辺方向を走査方向とし
た。レーザービームのオーバーラップ量を９０％と設定
したため、各パルスショット間の基板送り距離であるレ
ーザー走査ピッチ２２８は、１００μｍとなり、ａ―Ｓ
ｉ膜２０３の任意の一点に対して、それぞれ１０回レー
ザー照射されたことになる。すなわち、レーザー走査方
向２２７での各ＴＦＴ活性領域および補助容量Ｃｓの島
状のａ−Ｓｉ膜２０９の配列間隔２２９は、１００μｍ
として設定されているので、レーザー走査ピッチ２２８
と同―の値となる。この工程により、ａ―Ｓｉ膜２０３
はその融点以上に加熱され、溶融し固化することで良好
な結晶性を有する結晶性ケイ素膜２０３ａとなると共
に、不純物２０６がドーピングされたソース領域２１５
と、ドレイン領域と補助容量Ｃｓの下部電極の連続領域
２１６では不純物が活性化され、低抵抗化される。その
結果、ソース領域２１５、連続領域２１６のシート抵抗
は２００〜８００Ω／口となった。

【００８２】次に、図４（Ｄ）に示すように、島状の結
晶性ケイ素膜２０９を覆うように厚さ２０〜１５０ｎ
ｍ、ここでは１００ｎｍの酸化ケイ素膜をゲート絶縁膜
２１０として成膜する。酸化ケイ素膜の形成には、ここ
ではＴＥＯＳを原料とし、酸素とともに基板温度３００
〜４００℃で、ＲＦプラズマＣＶＤ法で分解・堆積し
た。成膜後、ゲート絶縁膜２１０自身のバルク特性およ
び結晶性ケイ素膜＼ゲート絶縁膜の界面特性を向上する
ために、不活性ガス雰囲気下で４００〜６００℃で数時
問のアニールを行った。

【００８３】引き続いて、スパッタリング法によって、
厚さ３００〜６００ｎｍ、例えば４００ｎｍのアルミニ
ウムを成膜する。そして、アルミニウム膜をパターニン
グして、ゲート電極２１１ｇと補助容量Ｃｓ２２４の上
部電極２１１ｃを形成する。ここで、作製目的のアクテ
ィブマトリクス基板において、ゲート電極２１１ｇは平
面的に見れば第ｎ番目のゲートバスラインであり、補助
容量Ｃｓの上部電極２１１ｃは第ｎ＋１番目のゲートバ
スラインとして構成されている。

【００８４】そして、図４（Ｅ）に示すように、厚さ５
００ｎｍ程度の酸化ケイ素膜を層間絶縁膜２１７として
形成する。該酸化ケイ素膜は、ＴＥＯＳを原料として、
これと酸素とのプラズマＣＶＤ法、もしくはオゾンとの
減圧ＣＶＤ法あるいは常圧ＣＶＤ法によって形成すれ
ば、段差被覆性に優れた良好な層間絶縁膜が得られる。

【００８５】次に、層間絶縁膜２１７にコンタクトホー
ルを形成して、ソース電極２１８とドレイン電極２１９
を形成する。ソース電極２１８は、金属材料、例えば、
窒化チタンとアルミニウムの二層膜によって形成する。
窒化チタン膜は、アルミニウムが半導体層に拡散するの
を防止する目的のバリア膜として設けられる。画素電極
はＩＴＯなど透明導電膜により形成される。

【００８６】そして最後に、１気圧の水素雰囲気で３５
０℃、１時間程度のアニールを行い、図４（Ｅ）に示す
ＴＦＴ２２３および補助容量Ｃｓ２２４を完成させる。
このアニール処理により、ＴＦＴ２２３の活性領域／ゲ
ート絶縁膜の界面へ水素原子を供給し、ＴＦＴ特性を劣
化させる不対結合手を低減する効果がある。なお、さら
にＴＦＴ２２３を保護する目的で、必要な箇所のみプラ
ズマＣＶＤ法により形成された窒化ケイ素膜でカバーし
てもよい。

【００８７】以上の実施例にしたがって作製したＴＦＴ
は、電界効果移動度で４０〜８０ｃｍ²／Ｖｓ、閾値電
圧１．５〜３Ｖという良好な特性を示した。また、パネ
ル間では前記範囲内でＴＦＴ特性がばらついていたが、
パネル内のＴＦＴの均一性は電界効果移動度で±５％程
度、閾値電圧で±０．２Ｖ以下と非常に良好であった。
また、ＴＦＴ２２３のチャネル領域２１４および補助容
量Ｃｓ２２４の下部電極２１６の表面ラフネスを原子間
力顕微鏡（ＡＦＭ）にて測定したところ、平均面粗さＲ
ａの値において、チャネル領域２１４では４〜７ｎｍ、
補助容量Ｃｓの下部電極２１６では６〜９ｎｍであった
が、個々のパネル内においては、それぞれ同様な状態に
て結晶化されているため、チャネル領域２１４および補
助容量Ｃｓの下部電極２１６のそれぞれにおいて、その
ばらつきは±ｌｎｍ以下と、ほぼ同様の平均面粗さＲａ
値を示した。

【００８８】そして、実際に本実施例にて作製したアク
ティブマトリクス基板を用い、液晶表示パネルを作製
し、全面表示を行った結果、以前見られていた縞状の表
示むらは見られず、高表示品位の液晶表示装置が実現で
きた。

【００８９】（実施例３）本発明を用いた第３の実施例
について説明する。本実施例では、ドライバモノリシッ
ク型のアクティブマトリクス基板の作製工程についての
説明を行う。本実施例において、アクティブマトリクス
部の画素ＴＦＴはＮ型ＴＦＴで構成されている。また、
この画素ＴＦＴと同一基板上にはドライバー回路部を構
成するＴＦＴ素子が形成されており、Ｎ型ＴＦＴとＰ型
ＴＦＴを相補型に構成したＣＭＯＳ構造の回路を用いて
説明を行う。

【００９０】図５は、本実施例で説明するドライバモノ
リシック型アクティブマトリクス基板の概要を示す平面
図である。図６は、ドライバー回路を構成する基板内の
任意のＣＭＯＳ回路の作製工程の概要を示す平面図であ
る。図７は、図５のＡ―Ａ'で切ったＣＭＯＳ回路の作
製工程を示す断面図であり、（Ａ）→（Ｆ）の順にした
がって工程が順次進行する。また、図８は、基板内の任
意の画素ＴＦＴの作製工程を示す断面図であり、図７に
示されるＣＭＯＳ回路の作製工程と同時に、（Ａ）→
（Ｆ）の順にしたがって工程が順次進行する。図７
（Ｆ）は、本実施例によるドライバモノリシック型アク
ティブマトリクス基板におけるＣＭＯＳ回路の完成図を
示し、Ｎ型ＴＦＴ３２５とＰ型ＴＦＴ３２６により構成
される。また、図８（Ｆ）は、本実施例によるドライバ
モノリシック型アクティブマトリクス基板における画素
ＴＦＴ（Ｎ型ＴＦＴ）３２３の完成図を示す。

【００９１】まず、図７（Ａ）、図８（Ａ）に示すよう
に、ガラス基板３０１上に例えばスパッタリング法によ
って厚さ３００ｎｍ程度の酸化ケイ素からなる下地膜３
０２を形成する。この下地膜３０２は、ガラス基板から
の不純物の拡散を防ぐために設けられる。次に、減圧Ｃ
ＶＤ法あるいはプラズマＣＶＤ法によって、厚さ２０〜
１００ｎｍ、例えば５０ｎｍの真性（Ｉ型）の非晶質ケ
イ素膜（ａ―Ｓｉ膜）３０３を成膜する。

【００９２】次に、ａ―Ｓｉ膜３０３上に感光性樹脂
（フォトレジスト）を塗布し、露光・現像してマスク３
０４とする。このとき、ＣＭＯＳ回路部においては、フ
ォトレジストマスク３０４のスルーホールにより、領域
３００においてスリット状にａ―Ｓｉ膜３０３が露呈さ
れる。即ち、図７（Ａ）の状態を上面から見ると、図６
のように領域３００でａ―Ｓｉ膜３０３がスリット状に
露呈しており、他の部分はフォトレジストによリマスク
されている状態となっている。また、画素ＴＦＴ部で
は、図８（Ａ）に示すように、ａ―Ｓｉ膜３０３上のフ
ォトレジストマスク３０４は全て除去されており、ａ―
Ｓｉ膜３０３全面が露呈している。

【００９３】次に、図７（Ａ）、図８（Ａ）に示すよう
に、基板３０１の表面にニッケル等の触媒元素膜３０５
を薄膜蒸着する。本実施例では、蒸着ソースと基板間の
距離を通常より大きくして、蒸着レートを低下させるこ
とで、ニッケルの等の触媒元素膜３０５の厚さが１ｎｍ
程度以下となるように制御した。このときの基板３０１
上におけるニッケル等の触媒元素膜３０５の面密度を実
際に測定すると、１×１０¹³ａｔｏｍｓ／ｃｍ²程度で
あった。そして、図７のＣＭＯＳ回路においては、フォ
トレジストマスク３０４を除去することで、マスク３０
４上のニッケル等の触媒元素膜３０５がリフトオフさ
れ、領域３００のａ―Ｓｉ膜３０３において、選択的に
ニッケル等の触媒元素の微量添加が行われたことにな
る。これに対し、図８に示す画素ＴＦＴ部では、ａ―Ｓ
ｉ膜３０３全面にニッケル等の触媒元素の微量添加が行
われている。そして、これを不活性雰囲気下、例えば加
熱温度５５０℃で８時間アニールして結晶化させる。

【００９４】この際、図７（Ｂ）および図８（Ｂ）に示
すように、ａ―Ｓｉ膜３０３の表面に添加されたニッケ
ル等の触媒元素を核として基板３０１に対して垂直方向
にａ−Ｓｉ膜３０３の結晶化が起こり、結晶性ケイ素膜
３０３ｂが形成される。この現象は、図７（Ｂ）のＣＭ
ＯＳ回路部においては、ニッケル等の触媒元素が選択添
加された領域３００においてのみ生じる。そして、領域
３００の周辺領域では、図６および図７（Ｂ）におい
て、矢印３０７で示す結晶成長方向に、領域３００から
横方向（基板と平行な方向）に結晶成長が行われ、横方
向結晶成長した結晶性ケイ素膜３０３ｃが形成される。
また、それ以外の領域３０３は、そのまま非晶質ケイ素
膜領域３０３ｄとして残る。なお、上記結晶成長に際
し、矢印３０７で示される基板と平行な方向の結晶成長
の距離は、４０μｍ程度であった。

【００９５】その後、図７（Ｃ）および図８（Ｃ）に示
すように、レーザー光３０８を照射し、ａ−Ｓｉ膜３０
３の再結晶化を行う。このときのレーザー光としては、
ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅
４０ｎｓｅｃ）を用いた。このときのレーザー光３０８
の照射条件は、照射時に基板を２００〜５００℃、例え
ば４００℃に加熱し、エネルギー密度２００〜３５０ｍ
Ｊ／ｃｍ²、例えば３２０ｍＪ／ｃｍ²とした。レーザー
光３０８は、基板表面におけるビームサイズが１５０ｍ
ｍ×ｌｍｍの長尺矩形状となるように、ホモジナイザー
によって成型されており、その長辺方向に対して垂直方
向に、すなわち図５においてレーザー走査方向３２７に
順次走査される。このときの順次走査に伴うビームのオ
ーバーラップ量は、９５％と設定した。したがって、図
５におけるレーザー走査ピッチ３２８は５０μｍとな
り、ａ−Ｓｉ膜３０３の任意の一点に対して、それぞれ
２０回レーザー照射されることになる。この工程によ
り、結晶性ケイ素領域３０３ｂおよび３０３ｃはその融
点以上に加熱され、溶融し固化することで、一部を種結
晶として再結合し、さらに良好な結晶性ケイ素領域３０
３ｂ'、および３０３ｃ'となる。また、ａ−Ｓｉ膜３０
３ｄは、結晶化され結晶性ケイ素膜３０３ａとなる。

【００９６】その後、ＣＭＯＳ回路部では、図６および
図７（Ｄ）に示すように、高品質結晶性ケイ素膜３０３
ｃ'領域が、後のＴＦＴの活性領域（素子領域）となる
島状の結晶性ケイ素膜３０９ｎ、３０９ｐとなるよう
に、また、画素ＴＦＴでは、図８（Ｄ）に示すように、
高品質結晶性ケイ素膜３０３ｂ'領域が、後のＴＦＴの
活性領域となる島状の結晶性ケイ素膜３０９ｇとなるよ
うに、それ以外の結晶性ケイ素膜をパターニングにより
エッチング除去して素子間分離を行う。このとき基板３
０１を上方より見ると、図５のように各ＴＦＴの活性領
域となる島状の結晶性ケイ素膜３０９がそれぞれ配置さ
れている。図５からわかるように、本実施例では、レー
ザー光の走査方向３２７での各ＴＦＴの活性領域となる
島状の結晶性ケイ素膜３０９の配置間隔は、ドライバー
回路部と画素部で異なるように配置されている。実際に
は、本実施例で説明中のＣＭＯＳ回路のＴＦＴの活性領
域となる島状の結晶性ケイ素膜３０９ｎ、３０９ｐの配
置間隔３３０は、５０μｍとして設計されており、画素
ＴＦＴの活性領域となる島状の結晶性ケイ素膜３０９ｇ
の配置間隔３２９は、１００μｍとして設計されてい
る。よって、本実施例では、レーザー走査ピッチ３２８
に対して、ドライバー回路（ＣＭＯＳ回路）部のＴＦＴ
の配列間隔３３０は同一となるように、そして、画素Ｔ
ＦＴの配列間隔３２９は、その２倍の値となるように設
計してある。このように配置することで、画素ＴＦＴの
配列ピッチに対してドライバー回路のレイアウトが大き
く左右されず、どのような仕様のアクティブマトリクス
基板においても、集積度の高いドライバー回路を形成す
ることができる。尚、図５には、各々のＴＦＴ３２３、
３２５、３２６と、そのチャネル領域３１４、ソース領
域３１５、ドレイン領域３１６をそれぞれ表している。

【００９７】次に、図７（Ｅ）および図８（Ｅ）に示す
ように、上記の活性領域となる結晶性ケイ素膜３０９ｎ
および３０９ｐ、３０９ｇを覆うように厚さ１００ｎｍ
の酸化ケイ素膜をゲート絶縁膜３１０として成膜する。
酸化ケイ素膜の形成には、ここではＴＥＯＳを原料と
し、酸素とともに基板温度３００〜４００℃で、ＲＦプ
ラズマＣＶＤ法で分解・堆積した。成膜後、ゲート絶縁
膜３１０自身のバルク特性および結晶性ケイ素膜＼ゲー
ト絶縁膜の界面特性を向上するために、不活性ガス雰囲
気下で４００〜６００℃で数時間のアニールを行った。

【００９８】引き続いて、図７（Ｅ）および図８（Ｅ）
に示すように、スパッタリング法によって厚さ４００〜
８００ｎｍ、例えば５００ｎｍのアルミニウム（０．１
〜０．２％のシリコンを含む）を成膜し、このアルミニ
ウム膜をパターニングして、ゲート電極３１１ｎ、３１
１ｐ、３１１ｇを形成する。

【００９９】次に、イオンドーピング法によって、活性
領域となる島状の結晶性ケイ素膜３０９ｎ、３０９ｐ、
３０９ｇにゲート電極３１１ｎ、３１１ｐ、３１１ｇを
マスクとして不純物（リン、およびホウ素）を注入す
る。ドーピングガスとして、フォスフィン（ＰＨ₃）お
よびジボラン（Ｂ₂Ｈ₆）を用い、前者の場合は、加速電
圧を６０〜９０ｋＶ、例えば８０ｋＶ、後者の場合は、
４０ｋＶ〜８０ｋＶ、例えば６５ｋＶとし、ドーズ量は
１×１０¹⁵〜８×１０¹⁵ｃｍ^-2、例えばリンを２×１０
¹⁵ｃｍ^-2、ホウ素を５×１０¹⁵ｃｍ^-2とする。この工程
により、ゲート電極３１１ｎ、３１１ｐ、３１１ｇにマ
スクされ不純物が注入されない領域は後にＴＦＴのチャ
ネル領域３１４ｎ、３１４ｐ、３１４ｇとなる。ドーピ
ングに際しては、ドーピングが不要な領域をフォトレジ
ストで覆うことによって、それぞれの元素を選択的にド
ーピングを行う。この結果、Ｎ型の不純物を導入したソ
ース領域３１５ｎとドレイン領域３１６ｎ、Ｐ型の不純
物を導入したソース領域３１５ｐとドレイン領域３１６
ｐが形成され、図７（Ｅ）および（Ｆ）に示すように、
Ｎチャネル型ＴＦＴ３２５とＰチャネル型ＴＦＴ３２６
とを形成することができる。この状態を基板上方より見
ると図６のようになっており、ここで活性領域となる島
状の結晶性ケイ素膜３０９ｎおよび３０９ｐにおいて、
結晶成長方向を示す矢印３０７とキャリアの移動方向
（ソース→ドレイン方向）は平行となるように配置して
ある。このような配置を採ることで、さらに高移動度を
有するＴＦＴが得られる。また、図８（Ｅ）および
（Ｆ）に示す画素ＴＦＴ３２３は、ＣＭＯＳ回路のＮ型
ＴＦＴ３２５のＮ型不純物領域が形成されるのと同時
に、そのＮ型不純物が導入されたソース領域３１５ｇと
ドレイン領域３１６ｇが形成される。

【０１００】その後、図７（Ｅ）および図８（Ｅ）に示
すように、レーザー光３１３の照射によってアニールを
行い、イオン注入した不純物の活性化を行う。レーザー
光としては、ＸｅＣｌエキシマレーザー（波長３０８ｎ
ｍ、パルス幅４０ｎｓｅｃ）を用い、レーザー光の照射
条件としては、エネルギー密度２５０ｍＪ／ｃｍ²で―
か所につき４ショット照射した。

【０１０１】続いて、図７（Ｆ）および図８（Ｆ）に示
すように、厚さ６００ｎｍの酸化ケイ素膜を層間絶縁膜
３１７として、ＴＥＯＳを原料としたプラズマＣＶＤ法
によって形成し、これにコンタクトホールを形成して、
金属材料、例えば、窒化チタンとアルミニウムの二層膜
によってＴＦＴのソース電極とソースバス配線３１８、
ソース電極３２０、ソース・ドレイン電極３２１、ドレ
イン電極３２２を形成する。また、画素ＴＦＴにおいて
は、ＩＴＯなどの透明導電膜により画素電極を形成す
る。そして最後に、１気圧の水素雰囲気下で３５０℃、
１時間程度のアニールを行い、ＣＭＯＳ回路を構成する
Ｎ型ＴＦＴ３２５とＰ型ＴＦＴ３２６、および画素ＴＦ
Ｔ３２３を完成させる。

【０１０２】以上の実施例にしたがって作製したＣＭＯ
Ｓ構造回路において、それぞれのＴＦＴの電界効果移動
度はＮ型ＴＦＴで１２０〜１８０ｃｍ²／Ｖｓ、Ｐ型Ｔ
ＦＴで７０〜１００ｃｍ²／Ｖｓと高く、閾値電圧はＮ
型ＴＦＴで０〜１Ｖ、Ｐ型ＴＦＴで−２〜−３Ｖと非常
に良好な特性を示した。また、画素ＴＦＴでは、電界効
果移動度は８０〜１４０ｃｍ²／Ｖｓ、閾値電圧は１〜
２Ｖ程度であった。また、パネル間では前記範囲内でＴ
ＦＴ特性がばらついていたが、パネル内のＴＦＴの均一
性は電界効果移動度で±５％程度、閾値電圧で±０．２
Ｖ以下と非常に良好であった。

【０１０３】そして、実際に本実施例にて作製したドラ
イバモノリシック型のアクティブマトリクス基板を用
い、液晶表示パネルを作製し、全面表示を行った結果、
レーザー順次走査に起因すると見られる縞状の表示むら
は見られず、高表示品位の液晶表示装置が実現できた。

【０１０４】以上、本発明に基づく実施例３例につき具
体的に説明したが、本発明は上述の実施例に限定される
ものではなく、本発明の技術的思想に基づく各種の変形
が可能である。

【０１０５】例えば、前述の３例の実施例においては、
ＸｅＣｌエキシマレーザーを用いて、ａ―Ｓｉ膜を結晶
化、あるいは固相結晶成長ケイ素膜を再結晶化した。本
発明は、それ以外の様々なパルスレーザー光照射により
結晶化された場合にも勿論、同様の効果があり、波長２
４８ｎｍのＫｒＦエキシマレーザーなどを用いた場合に
も同様に適用可能である。

【０１０６】また、上記第３実施例では、固相結晶成長
法としては、触媒元素を用い短時間で結晶化する方法を
用いたが、触媒元素を用いず通常の固相結晶成長法を用
いても同様の効果が得られる。また、上記第２および第
３実施例では、触媒元素であるニッケルを導入する方法
として、ａ―Ｓｉ膜表面に蒸着法によりニッケル薄膜を
形成することにより、ニッケルの微量添加を行い、結晶
成長を行わす方法を採用した。しかし、ａ―Ｓｉ膜成膜
前に、下地膜の表面にニッケルを導入し、ａ―Ｓｉ膜下
層よりニッケルを拡散させ結晶成長を行わせる方法でも
よい。即ち、結晶成長はａ―Ｓｉ膜の上面側から行って
もよいし、下面側から行ってもよい。また、ニッケルの
導入方法としても、その他、様々な手法を用いることが
できる。例えば、ニッケル塩を溶かせた水溶液を塗布す
る方法や、ニッケル塩を溶かせたＳＯＧ（スピンオング
ラス）材料よりなるＳｉＯ₂膜から拡散させる方法も有
効であるし、スパッタリング法やメッキ法により薄膜形
成する方法や、イオンドーピング法により直接導入する
方法なども利用できる。さらに、結晶化を助長する不純
物金属元素としては、ニッケル以外にコバルト、パラジ
ウム、白金、銅、銀、金、インジウム、スズ、アルミニ
ウム、アンチモンを用いても効果が得られる。

【０１０７】さらに、本発明の応用としては、液晶表示
用のアクティブマトリクス型基板以外に、例えば、密着
型イメージセンサー、ドライバー内蔵型のサーマルヘッ
ド、有機系ＥＬ等を発光素子としたドライバー内蔵型の
光書き込み素子や表示素子、三次元ＩＣ等が考えられ
る。本発明を用いることで、これらの素子の高速、高解
像度化等の高性能化が実現される。さらに本発明は、上
述の実施例で説明したＭＯＳ型トランジスタに限らず、
結晶性半導体を素子材としたバイポーラトランジスタや
静電誘導トランジスタをはじめとして幅広く半導体プロ
セス全般に応用することができる。

【０１０８】

【発明の効果】本発明を用いることにより、パルスレー
ザー光により結晶化された結晶性ケイ素膜を素子材料と
する半導体装置全般において、結晶化の不均一性に支配
されず、複数の素子間の特性安定化が図れ、高性能で且
つ信頼性、安定性の高い薄膜半導体装置を実現すること
ができる。特に液晶表示装置においては、レーザー順次
走査による結晶性の不均一性に左右されず、パネル内に
おいて個々のＴＦＴの特性を均―化でき、レーザー順次
走査に起因する表示不良のない高表示レベルな液晶表示
装置が、簡便な製造プロセスにて得られる。さらに、周
辺駆動回路部を構成するＴＦＴに要求される高性能化・
高集積化・特性均一化が図れ、同―基板上にアクティブ
マトリクス部と周辺駆動回路部を構成するフルドライバ
モノリシック型のアクティブマトリクス基板を実現で
き、モジュールのコンパクト化、高性能化、低コスト化
が図れる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の概要を示す。

【図２】本発明の第１の実施例の作製工程を示す。

【図３】本発明の第２の実施例の概要を示す。

【図４】本発明の第２の実施例の作製工程を示す。

【図５】本発明の第３の実施例の概要を示す。

【図６】本発明の第３の実施例におけるＣＭＯＳ回路の
概要を示す。

【図７】本発明の第３の実施例におけるＣＭＯＳ回路の
作製工程を示す。

【図８】本発明の第３の実施例における画素ＴＦＴの作
製工程を示す。

【図９】パルスレーザー順次走査による結晶化工程の概
要を示す。

【図１０】結晶性ケイ素膜表面の原子間力顕微鏡（ＡＦ
Ｍ）像をもとにスケッチした図を示す。

【符号の説明】

１０１、２０１、３０１基板１０２、２０２、３０２下地膜１０３、２０３、３０３非晶質ケイ素（ａ−Ｓｉ）
膜２０４、３０４マスク３０５触媒元素膜２０６不純物３０７矢印１０８、２０８、３０８レーザー光１０９３０９島状の結晶性ケイ素膜２０９島状の非晶質ケイ素（ａ−Ｓｉ）膜１１０、２１０、３１０ゲート絶縁膜１１１、２１１、３１１ゲート電極、１１２酸化物層１１３、２１３、３１３レーザー光１１４、２１４、３１４チャネル領域１１５、２１５、３１５ソース領域１１６、３１６ドレイン領域２１６連続領域１１７、２１７、３１７層間絶縁膜１１８、２１８、３１８ソース電極１１９、２１９、３１９ドレイン電極３２０、３２１、３２２電極１２３、２２３、３２３ＴＦＴ２２４補助容量Ｃｓ３２５Ｎ型ＴＦＴ３２６Ｐ型ＴＦＴ１２７、２２７、３２７レーザー走査方向１２８、２２８、３２８レーザー走査ピッチ１２９、２２９、３２９配列間隔３３０配列間隔

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/20 G02F 1/1368

Claims

(57)【特許請求の範囲】

【請求項１】絶縁表面を有する基板上に構成された、
複数の画素電極を駆動する薄膜トランジスタおよび該薄
膜トランジスタの画素液晶容量と並列に接続されてなる
補助容量を有する半導体装置において、該複数の薄膜トランジスタのチャネル領域、および前記
補助容量の一方の電極部は、共にパルスレーザー光の順
次走査照射により結晶化された結晶性ケイ素膜よりな
り、前記パルスレーザー光の走査方向におけるチャネル
領域が配列された間隔Ｐと補助容量の電極部が配列され
た間隔とが同一であり、前記間隔Ｐと、前記パルスレー
ザー光の順次走査間隔Ｓとが、概略Ｐ＝ｎＳ（ｎ：１以
上の整数）となるように構成することにより、基板内の
各前記補助容量の一方の電極部の平均面粗さのばらつき
は±１ｎｍ以下となることを特徴とする半導体装置。
【請求項２】絶縁表面を有する基板上に構成された、
複数の画素電極を駆動する薄膜トランジスタ、該薄膜ト
ランジスタの画素液晶容量と並列に接続されてなる補助
容量および該薄膜トランジスタを駆動するドライバー回
路を構成する複数の薄膜トランジスタを同―基板上に有
する半導体装置において、前記画素駆動用の複数の薄膜トランジスタ、前記補助容
量の一方の電極部およびドライバー回路を構成する複数
の薄膜トランジスタのチャネル領域は、共にパルスレー
ザー光の順次走査照射により結晶化された結晶性ケイ素
膜よりなり、前記パルスレーザー光の走査方向における
チャネル領域が配列された間隔Ｐと、前記パルスレーザ
ー光の順次走査間隔Ｓとが、概略Ｐ＝ｎＳ（ｎ：１以上
の整数）となるよう構成することにより、基板内の各前
記補助容量の一方の電極部の平均面粗さのばらつきは±
１ｎｍ以下となるとともに、前記画素駆動用の複数の薄膜トランジスタのチャネル領
域が配列された間隔Ｐｇと、ドライバー回路を構成する
複数の薄膜トランジスタのチャネル領域が配列された間
隔Ｐｄとが異なり、前記パルスレーザー光の順次走査間
隔Ｓが、概略Ｐｇ＝ｎＳ（ｎ：１以上の整数）、且つＰ
ｄ＝ｍＳ（ｍ：１以上の整数）となるよう構成されたこ
とを特徴とする半導体装置。
【請求項３】前記請求項１あるいは２記載の半導体装
置において、前記レーザー光の走査方向におけるチャネル領域が配列
された間隔Ｐと、前記結晶性ケイ素膜結晶化時のレーザ
ー光の順次走査間隔Ｓとの比Ｐ／Ｓが、ｎ―０．１＜Ｐ
／Ｓ＜ｎ＋０．１（ｎ：１以上の整数）の範囲内となる
よう構成されたことを特徴とする半導体装置。
【請求項４】前記請求項３記載の半導体装置におい
て、前記レーザー光の走査方向におけるチャネル領域が配列
された間隔Ｐと、前記結晶性ケイ素膜結晶化時のレーザ
ー光の順次走査間隔Ｓとの比Ｐ／Ｓが、さらにｎ―０．
０５＜Ｐ／Ｓ＜ｎ＋０．０５（ｎは以上の整数）の範囲
内となるよう構成されたことを特徴とする半導体装置。
【請求項５】前記請求項１あるいは２記載の半導体装
置において、前記レーザー光の走査方向におけるチャネル領域が配列
された間隔Ｐと、結晶性ケイ素膜結晶化時のレーザー光
の順次走査間隔Ｓとが、概略同一（Ｐ＝Ｓ）となるよう
構成されたことを特徴とする半導体装置。
【請求項６】絶縁表面を有する基板上にケイ素膜を形
成する工程と、該ケイ素膜に対して走査ピッチＳの順次走査によりパル
スレーザー光を照射し、前記ケイ素膜を結晶化する工程
と、前記パルスレーザーの走査方向に対して、慨略前記走査
ピッチＳの整数倍となる間隔Ｐにて、複数の薄膜トラン
ジスタのチャネル領域をパターニング形成する工程と、
を有する半導体装置の製造方法において、前記ケイ素膜を、後に複数の薄膜トランジスタのチャネ
ル領域となるよう、一定の間隔Ｐにてパターニング形成
する際、該薄膜トランジスタと接続されてなる補助容量
の一方の電極も、レーザー走査方向に対して間隔Ｐに
て、同時にパターニング形成することにより、基板内の
各前記補助容量の一方の電極部の平均面粗さのばらつき
は±１ｎｍ以下となることを特徴とする半導体装置の製
造方法。
【請求項７】絶縁表面を有する基板上にケイ素膜を形
成する工程と、該ケイ素膜を、複数の薄膜トランジスタのチャネル領域
となるようパターニング形成することで、該複数の薄膜
トランジスタのチャネル領域を、後のレーザー走査方向
に対し一定の間隔Ｐにて配置する工程と、該複数の薄膜トランジスタのチャネル領域に対して、そ
の間隔Ｐの整数分の１となるような走査ピッチＳにて、
パルスレーザーを定められた方向に順次走査し、該チャ
ネル領域を結晶化する工程と、を有する半導体装置の製
造方法において、前記ケイ素膜を、後に複数の薄膜トラ
ンジスタのチャネル領域となるよう、一定の間隔Ｐにて
パターニング形成する際、該薄膜トランジスタと接続さ
れてなる補助容量の一方の電極も、レーザー走査方向に
対して間隔Ｐにて、同時にパターニング形成することに
より、基板内の各前記補助容量の一方の電極部の平均面
粗さのばらつきは±１ｎｍ以下となることを特徴とする
半導体装置の製造方法。
【請求項８】前記請求項６あるいは７記載の半導体装
置の製造方法において、絶縁表面を有する基板上に形成
されるケイ素膜が非晶質ケイ素膜であり、該非晶質ケイ
素膜を加熱することにより、固相状態で結晶化する工程
と、パルスレーザーの順次走査により再結晶化する工程
とを有することを特徴とする半導体装置の製造方法。
【請求項９】前記請求項８記載の半導体装置の製造方
法において、前記非晶質ケイ素膜を固相状態で結晶化す
る工程は、前記非晶質ケイ素膜にその結晶化を助長する
触媒元素を選択的に導入し、加熱処理により該触媒元素
が選択的に導入された領域から、その周辺部へと横方向
に結晶成長させることにより行われることを特徴とする
半導体装置の製造方法。
【請求項１０】前記請求項６あるいは７記載の半導体
装置の製造方法おいて、前記ケイ素膜の結晶化時のレー
ザー光の順次走査間隔Ｓと、順次走査方向におけるケイ
素膜表面でのレーザー光のビーム幅Ｗとの比Ｓ／Ｗが、
０．２以下、すなわち順次走査時のレーザー光のオーバ
ーラップ照射領域が８０％以上となるようにして、前記
レーザー光照射工程が行われることを特徴とする半導体
装置の製造方法。
【請求項１１】前記請求項１０記載の半導体装置の製
造方法において、前記ケイ素膜結晶化時のレーザー光の
順次走査間隔Ｓと、前記順次走査方向におけるケイ素膜
表面でのレーザー光のビーム幅Ｗとの比Ｓ／Ｗが、さら
に０．１以下、すなわち順次走査時のレーザー光のオー
バーラップ照射領域が９０％以上となるようにして、前
記レーザー光照射工程が行われることを特徴とする半導
体装置の製造方法。
【請求項１２】前記請求項６、７あるいは１１記載の
半導体装置の製造方法において、前記パルスレーザー光は、そのビーム形状が照射面（ケ
イ素膜表面）において長尺形状となるように設計されて
おり、該ビーム形状の長尺方向に対して垂直方向に順次
走査することで、前記複数の薄膜トランジスタのチャネ
ル領域を結晶化することを特徴とする半導体装置の製造
方法。