KR20220020468A - 표시 장치와 그의 제조 방법 - Google Patents

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문상호
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Abstract

본 발명은 화소들의 휘도 균일도가 낮아지는 것을 방지하거나 줄일 수 있는 표시 장치와 그의 제조 방법에 관한 것이다. 일 실시예에 표시 장치는 표시 영역과 비표시 영역을 포함하는 기판, 상기 비표시 영역에 배치되며, 제1 전원 전압이 인가되는 제1 전원 배선, 및 상기 표시 영역에 배치되며, 상기 제1 전원 배선에 연결되는 구동 전압 배선을 구비한다. 상기 제1 전원 배선은 제1 서브 전원 배선, 및 상기 제1 서브 전원 배선 상에 배치되는 제2 서브 전원 배선을 포함한다. 상기 제2 서브 전원 배선은 상기 구동 전압 배선과 동일한 물질로 이루어진다.

Description

표시 장치와 그의 제조 방법{DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 표시 장치와 그의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 발광 표시 장치(Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 유기 발광 소자를 포함하는 유기 발광 표시 장치, 무기 반도체와 같은 무기 발광 소자를 포함하는 무기 발광 표시 장치, 및 초고형 발광 소자를 포함하는 초소형 발광 표시 장치를 포함한다.
최근에 표시 장치는 화상을 표시하는 화소들이 배치되는 표시 영역을 넓히기 위해, 표시 영역을 제외한 베젤 영역(bezel area) 또는 비표시 영역은 최소화된다. 베젤 영역 또는 비표시 영역이 최소화됨에 따라, 비표시 영역에서 구동 전압이 인가되는 구동 배선의 면적이 줄어들게 된다. 이로 인해, 구동 배선의 저항 편차가 커지며, 구동 전압을 인가하는 구동 집적회로에 가깝게 배치되는 화소들에 인가되는 구동 전압과 구동 집적회로에 멀리 배치되는 화소들에 인가되는 구동 전압 사이에 차이가 발생할 수 있다. 따라서, 표시 장치의 화소들의 휘도 균일도가 낮아질 수 있다.
본 발명이 해결하고자 하는 과제는 화소들의 휘도 균일도가 낮아지는 것을 방지하거나 줄일 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 과제는 화소들의 휘도 균일도가 낮아지는 것을 방지하거나 줄일 수 있는 표시 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 표시 장치는 표시 영역과 비표시 영역을 포함하는 기판, 상기 비표시 영역에 배치되며, 제1 전원 전압이 인가되는 제1 전원 배선, 및 상기 표시 영역에 배치되며, 상기 제1 전원 배선에 연결되는 구동 전압 배선을 구비한다. 상기 제1 전원 배선은 제1 서브 전원 배선, 및 상기 제1 서브 전원 배선 상에 배치되는 제2 서브 전원 배선을 포함한다. 상기 제2 서브 전원 배선은 상기 구동 전압 배선과 동일한 물질로 이루어진다.
상기 과제를 해결하기 위한 다른 실시예에 표시 장치는 표시 영역과 비표시 영역을 포함하는 기판, 상기 기판 상에 배치되는 절연막, 상기 절연막 상에 배치되며, 상기 표시 영역에 배치되는 구동 전압 배선, 및 상기 절연막 상에 배치되며, 상기 비표시 영역에 배치되는 제1 전원 배선을 구비한다. 상기 제1 전원 배선은 제1 서브 전원 배선, 및 상기 제1 서브 전원 배선 상에 배치되는 제2 서브 전원 배선을 포함한다. 상기 기판의 두께 방향에서 상기 제1 서브 전원 배선과 중첩하는 절연막의 두께는 상기 기판의 두께 방향에서 상기 구동 전압 배선과 중첩하는 절연막의 두께보다 크다.
상기 과제를 해결하기 위한 일 실시예에 표시 장치의 제조 방법은 기판 상에 박막 트랜지스터의 액티브층, 소스 전극, 및 드레인 전극을 형성하는 단계, 상기 액티브층, 소스 전극, 및 드레인 전극 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 상기 박막 트랜지스터의 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 절연막을 형성하고, 상기 절연막 상에 제1 서브 전원 배선을 형성하는 단계, 상기 절연막 상에 제1 연결 전극과 구동 전압 배선을 형성함과 동시에, 상기 제1 서브 전원 배선 상에 제2 서브 전원 배선을 형성하는 단계, 및 상기 제1 연결 전극, 상기 구동 전압 배선, 및 상기 제2 서브 전원 배선 상에 평탄화막을 형성하고, 상기 평탄화막 상에 화소 전극, 발광층, 및 공통 전극을 포함하는 발광 소자를 형성하는 단계를 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치와 그의 제조 방법에 의하면, 제1 전원 배선은 제1 서브 전원 배선과 제2 서브 전원 배선을 포함하는 2 층의 배선 구조를 가질 수 있다. 이로 인해, 표시 장치의 비표시 영역의 면적이 감소하여 제1 전원 배선의 폭이 줄어들더라도, 제1 전원 배선의 저항이 높아지는 것을 방지하거나 줄일 수 있다. 그러므로, 제1 전원 배선에 연결되는 구동 전압 배선들의 저항 편차가 커지는 것을 방지하거나 저항 편차를 줄일 수 있다. 따라서, 표시 장치의 화소들의 휘도 균일도가 낮아지는 것을 방지하거나 줄일 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 평면도이다.
도 3은 도 2의 A 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 4는 도 3의 B 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 5는 도 4의 서브 화소의 일 예를 보여주는 단면도이다.
도 6은 도 4의 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 7은 도 4의 Ⅲ-Ⅲ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 8은 도 4의 Ⅳ-Ⅳ’와 Ⅴ-Ⅴ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 9는 도 8의 C 영역을 상세히 보여주는 확대 단면도이다.
도 10은 도 8의 D 영역을 상세히 보여주는 확대 단면도이다.
도 11은 도 4의 Ⅵ-Ⅵ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 12는 도 4의 Ⅵ-Ⅵ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 13은 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다.
도 14 내지 도 25는 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 26은 도 13의 제4 단계를 상세히 보여주는 흐름도이다.
도 27 내지 도 32는 도 13의 제4 단계를 설명하기 위한 단면도들이다.
도 33은 도 13의 제5 단계를 상세히 보여주는 흐름도이다.
도 34 내지 도 37은 도 13의 제5 단계를 설명하기 위한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2는 일 실시예에 따른 표시 장치를 보여주는 평면도이다.
도 1 및 도 2를 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 유기 발광 다이오드를 이용하는 유기 발광 표시 장치, 양자점 발광층을 포함하는 양자점 발광 표시 장치, 무기 반도체를 포함하는 무기 발광 표시 장치, 및 초소형 발광 다이오드(micro or nano light emitting diode(micro LED or nano LED))를 이용하는 초소형 발광 표시 장치와 같은 발광 표시 장치일 수 있다. 이하에서는, 표시 장치(10)가 유기 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
표시 장치(10)는 표시 패널(100), 표시 구동 회로(200), 및 회로 보드(300)를 포함한다.
표시 패널(100)은 제1 방향(X축 방향)의 장변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 단변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 패널(100)은 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)은 화상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 또는, 표시 패널(100)의 기판(도 6의 SUB)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 표시 패널(100)의 대부분의 영역을 차지할 수 있다. 표시 영역(DA)은 표시 패널(100)의 중앙에 배치될 수 있다. 표시 영역(DA)에는 화상을 표시하기 위해 화소들이 배치될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 이웃하여 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 표시 패널(100)의 가장자리 영역일 수 있다.
비표시 영역(NDA)에는 회로 보드(300)들과 연결되기 위해 표시 패드(DP)들이 배치될 수 있다. 표시 패드(DP)들은 표시 패널(100)의 일 측 가장자리에 배치될 수 있다. 예를 들어, 표시 패드(DP)들은 표시 패널(100)의 하 측 가장자리에 배치될 수 있다.
회로 보드(300)들은 표시 패널(100)의 일 측 가장자리에 배치된 표시 패드(DP)들 상에 배치될 수 있다. 회로 보드(300)들은 이방성 도전 필름(anisotropic conductive film)이나 SAP(Self Assembly Anisotropic Conductive Paste)과 같은 저저항(低抵抗) 고신뢰성 소재를 이용하여 표시 패드(DP)들에 부착될 수 있다. 이로 인해, 회로 보드(300)들은 표시 패널(100)의 신호 배선들에 전기적으로 연결될 수 있다. 표시 패널(100)은 회로 보드(300)들을 통해 데이터 전압들, 전원 전압들, 스캔 타이밍 신호들 등을 입력 받을 수 있다. 회로 보드(300)들은 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
표시 구동 회로(200)들은 데이터 전압들, 전원 전압들, 스캔 타이밍 신호들 등을 생성할 수 있다. 표시 구동 회로(200)들은 데이터 전압들, 전원 전압들, 스캔 타이밍 신호들 등을 회로 보드(300)들을 통해 표시 패널(100)에 공급할 수 있다.
표시 구동 회로(200)들 각각은 집적회로(integrated circuit, IC)로 형성되어 회로 보드(300) 상에 부착될 수 있다. 또는, 표시 구동 회로(200)들은 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 부착될 수 있다.
도 3은 도 2의 A 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 3에는 설명의 편의를 위해 비표시 영역(NDA)의 제1 전원 배선(PSL1), 제1 전원 패드 배선(PSPL)들, 전원 배선 브리지(PSB)들, 제2 전원 배선(PSL2)들, 표시 패드(DP)들, 디먹스부(DMXU), 표시 영역(DA)의 구동 전압 배선(VDL)들과 공통 전극(173), 및 회로 보드(300)만을 도시하였다.
도 3을 참조하면, 제1 전원 배선(PSL1), 제1 전원 패드 배선(PSPL)들, 전원 배선 브리지(PSB)들, 제2 전원 배선(PSL2)들, 및 디먹스부(DMXU)는 비표시 영역(NDA)에 배치될 수 있다. 구동 전압 배선(VDL)들과 공통 전극(173)은 표시 영역(DA)과 비표시 영역(NDA)에 배치될 수 있다.
제1 전원 배선(PSL1)과 디먹스부(DMXU)는 제1 방향(X축 방향)으로 연장될 수 있다. 제1 전원 패드 배선(PSPL)들, 전원 배선 브리지(PSB)들, 및 구동 전압 배선(VDL)들은 제2 방향(Y축 방향)으로 연장될 수 있다.
제1 전원 배선(PSL1)은 구동 전압 배선(VDL)들에 연결될 수 있다. 구동 전압 배선(VDL)들은 제1 전원 배선(PSL1)의 상측으로부터 제2 방향(Y축 방향)으로 돌출될 수 있다.
제1 전원 패드 배선(PSPL)들 각각은 표시 패드(DP)들 어느 한 표시 패드(DP)에 연결될 수 있다. 제1 전원 패드 배선(PSPL)들 각각은 회로 보드(300)를 통해 표시 구동 회로(200)의 제1 전원 전압을 공급받을 수 있다.
전원 배선 브리지(PSB)들 각각은 제1 전원 배선(PSL1)과 제1 전원 패드 배선(PSPL)을 연결할 수 있다. 전원 배선 브리지(PSB)의 일 단은 적어도 하나의 제1 전원 연결 콘택홀(DCT1)을 통해 제1 전원 배선(PSL1)에 연결될 수 있다. 전원 배선 브리지(PSB)의 타 단은 적어도 하나의 제2 전원 연결 콘택홀(DCT2)을 통해 제1 전원 패드 배선(PSPL)에 연결될 수 있다. 전원 배선 브리지(PSB)들 각각은 제3 방향(Z축 방향)에서 디먹스부(DMUX)와 중첩할 수 있다.
제2 전원 배선(PSL2)들 각각은 표시 패드(DP)들 중 어느 한 표시 패드(DP)에 연결될 수 있다. 제2 전원 배선(PSL2)들 각각은 회로 보드(300)를 통해 표시 구동 회로(200)의 제2 전원 전압을 공급받을 수 있다. 제2 전원 전압은 제1 전원 전압보다 낮은 전위를 갖는 전압일 수 있다. 예를 들어, 제1 전원 전압은 고전위 구동 전압이고, 제2 전원 전압은 저전위 구동 전압일 수 있다.
제2 전원 배선(PSL2)들 각각은 적어도 한 번 절곡될 수 있다. 제2 전원 배선(PSL2)들 중 어느 하나는 제2 방향(Y축 방향)으로 연장된 후 좌측으로 절곡되어 제1 방향(X축 방향)으로 연장될 수 있다. 제2 전원 배선(PSL2)들 중 또 다른 하나는 제2 방향(Y축 방향)으로 연장된 후 우측으로 절곡되어 제1 방향(X축 방향)으로 연장될 수 있다. 제2 전원 배선(PSL2)들 중 나머지 하나는 제2 방향(Y축 방향)으로 연장된 후 우측으로 절곡되어 제1 방향(X축 방향)으로 연장되고, 그리고 나서 하측으로 절곡되어 제2 방향(Y축 방향)으로 연장될 수 있다. 이 경우, 제2 전원 배선(PSL2)들 중 나머지 하나의 일 단은 표시 패드(DP)들 중 어느 한 표시 패드(DP)에 연결되고, 타 단은 표시 패드(DP)들 중 또 다른 표시 패드(DP)에 연결될 수 있다.
디먹스부(DMXU)는 제2 방향(Y축 방향)에서 제1 전원 배선(PSL1)과 제1 전원 패드 배선(PSPL) 사이에 배치될 수 있다. 디먹스부(DMXU)는 제2 방향(Y축 방향)에서 제1 전원 배선(PSL1)과 제2 전원 배선(PSL2) 사이에 배치될 수 있다. 디먹스부(DMXU)는 제1 방향(X축 방향)으로 연장될 수 있다. 디먹스부(DMXU)는 복수의 데이터 팬 아웃 배선(도 4의 DFL)들의 데이터 전압들을 하나의 데이터 배선(도 4의 DL)으로 분배하기 위한 복수의 디먹스 트랜지스터들(도 4의 DMT1, DMT2)을 포함할 수 있다. 디먹스부(DMXU)에 대한 설명은 도 4를 결부하여 후술한다.
공통 전극(173)은 표시 영역(DA)과 비표시 영역(DA)에 배치될 수 있다. 공통 전극(173)은 제3 방향(Z축 방향)에서 제2 전원 배선(PSL2)들과 중첩할 수 있다. 공통 전극(173)은 적어도 하나의 제3 전원 연결 콘택홀(DCT3)을 통해 제2 전원 배선(PSL2)들 각각에 연결될 수 있다. 이로 인해, 공통 전극(173)에는 제2 전원 전압이 인가될 수 있다.
도 4는 도 3의 B 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 4에는 설명의 편의를 위해 비표시 영역(NDA)의 제1 전원 배선(PSL1), 제1 전원 패드 배선(PSPL), 전원 배선 브리지(PSB), 제2 전원 배선(PSL2), 데이터 팬 아웃 배선(DFL)들, 디먹스부(DMXU), 및 표시 영역(DA)의 데이터 배선(DL)들, 구동 전압 배선(VDL)들, 및 서브 화소(PX)들만을 도시하였다.
도 4에서는 제1 전원 배선(PSL1), 제1 전원 패드 배선(PSPL), 전원 배선 브리지(PSB), 제2 전원 배선(PSL2), 및 구동 전압 배선(VDL)들에 대하여 도 3의 실시예와 중복된 설명은 생략한다.
도 4를 참조하면, 데이터 팬 아웃 배선(DFL)들은 표시 패드(도 3의 DP)들에 일대일로 연결될 수 있다. 즉, 데이터 팬 아웃 배선(DFL)들 각각은 표시 패드(도 3의 DP)에 연결될 수 있다. 이로 인해, 데이터 팬 아웃 배선(DFL)들 각각은 회로 보드(300)를 통해 표시 구동 회로(200)의 데이터 전압들을 공급받을 수 있다. 데이터 팬 아웃 배선(DFL)들 각각은 적어도 한 번 절곡될 수 있다.
제1 전원 패드 배선(PSPL)과 전원 배선 브리지(PSB) 각각은 제3 방향(Z축 방향)에서 데이터 팬 아웃 배선(DFL)들과 중첩할 수 있다. 제2 전원 배선(PSL2)들 각각은 제3 방향(Z축 방향)에서 데이터 팬 아웃 배선(DFL)들과 중첩할 수 있다.
디먹스부(DMXU)는 제1 제어 배선(CL1), 제2 제어 배선(CL2), 제1 및 제2 디먹스 트랜지스터들(DMT1, DMT2)을 포함할 수 있다.
제1 제어 배선(CL1)과 제2 제어 배선(CL2)은 제1 방향(X축 방향)으로 연장될 수 있다. 제1 제어 배선(CL1)은 표시 패드(도 3의 DP)에 연결되어 표시 구동 회로(200)로부터 제1 제어 신호를 공급받을 수 있다. 제2 제어 배선(CL2) 역시 표시 패드(도 3의 DP)에 연결되어 표시 구동 회로(200)로부터 제2 제어 신호를 공급받을 수 있다.
제1 디먹스 트랜지스터(DMT1)는 공통 액티브층(MACT), 제1 디먹스 게이트 전극(MG1), 공통 소스 전극(MS), 및 제1 디먹스 드레인 전극(MD1)을 포함할 수 있다. 제2 디먹스 트랜지스터(DMT2)는 공통 액티브층(MACT), 제2 디먹스 게이트 전극(MG2), 공통 소스 전극(MS), 및 제2 디먹스 드레인 전극(MD2)을 포함할 수 있다.
공통 액티브층(MACT)은 제1 디먹스 트랜지스터(DMT1)와 제2 디먹스 트랜지스터(DMT2)에 공통적으로 형성되는 액티브층일 수 있다. 공통 액티브층(MACT)은 제3 방향(Z축 방향)에서 제1 디먹스 드레인 전극(MD1), 제1 디먹스 게이트 전극(MG1), 공통 소스 전극(MS), 제2 디먹스 게이트 전극(MG2), 제2 디먹스 드레인 전극(MD2)과 중첩할 수 있다.
제1 디먹스 게이트 전극(MG1)은 제1 콘택홀(CT1)을 통해 제1 제어 배선(CL1)에 연결될 수 있다. 제1 디먹스 게이트 전극(MG1)은 제1 방향(X축 방향)에서 제1 디먹스 드레인 전극(MD1)과 공통 소스 전극(MS) 사이에 배치될 수 있다. 제1 디먹스 게이트 전극(MG1)은 제2 방향(Y축 방향)으로 연장될 수 있다.
제2 디먹스 게이트 전극(MG2)은 제2 콘택홀(CT2)을 통해 제2 제어 배선(CL2)에 연결될 수 있다. 제2 디먹스 게이트 전극(MG2)은 제1 방향(X축 방향)에서 공통 소스 전극(MS)과 제2 디먹스 드레인 전극(MD2) 사이에 배치될 수 있다. 제2 디먹스 게이트 전극(MG2)은 제2 방향(Y축 방향)으로 연장될 수 있다.
공통 소스 전극(MS)은 제1 디먹스 트랜지스터(DMT1)와 제2 디먹스 트랜지스터(DMT2)에 공통적으로 형성되는 소스 전극일 수 있다. 공통 소스 전극(MS)은 제3 콘택홀(CT3)을 통해 데이터 팬 아웃 배선(DFL)에 연결될 수 있다. 공통 소스 전극(MS)은 제4 콘택홀(CT4)을 통해 공통 액티브층(MACT)에 연결될 수 있다. 공통 소스 전극(MS)은 제2 방향(Y축 방향)으로 연장될 수 있다.
제1 디먹스 드레인 전극(MD1)은 복수의 제5 콘택홀(CT5)들을 통해 공통 액티브층(MACT)에 연결될 수 있다. 제1 디먹스 드레인 전극(MD1)은 제1 브리지 콘택홀(BCT1)을 통해 제1 데이터 브리지(DB1)에 연결될 수 있다. 제1 디먹스 드레인 전극(MD1)은 제2 방향(Y축 방향)으로 연장될 수 있다.
제2 디먹스 드레인 전극(MD2)은 복수의 제6 콘택홀(CT6)들을 통해 공통 액티브층(MACT)에 연결될 수 있다. 제2 디먹스 드레인 전극(MD2)은 제3 브리지 콘택홀(BCT3)을 통해 제2 데이터 브리지(DB2)에 연결될 수 있다. 제2 디먹스 드레인 전극(MD2)은 제2 방향(Y축 방향)으로 연장될 수 있다.
제1 데이터 브리지(DB1)는 제1 디먹스 트랜지스터(DMT1)의 제1 디먹스 드레인 전극(MD1)과 데이터 배선(DL)을 연결하는 브리지일 수 있다. 제1 데이터 브리지(DB1)의 일 단은 제1 브리지 콘택홀(BCT1)을 통해 제1 디먹스 드레인 전극(MD1)에 연결되고, 타 단은 제2 브리지 콘택홀(BCT2)을 통해 데이터 배선(DL)에 연결될 수 있다.
제1 데이터 브리지(DB1)는 제3 방향(Z축 방향)에서 제1 전원 배선(PSL1)과 중첩할 수 있다. 제1 데이터 브리지(DB1)는 제1 전원 배선(PSL1)과 교차할 수 있다. 제1 데이터 브리지(DB1)는 제2 방향(Y축 방향)으로 연장될 수 있다.
제2 데이터 브리지(DB2)는 제2 디먹스 트랜지스터(DMT2)의 제2 디먹스 드레인 전극(MD2)과 데이터 배선(DL)을 연결하는 브리지일 수 있다. 제2 데이터 브리지(DB2)의 일 단은 제3 브리지 콘택홀(BCT3)을 통해 제2 디먹스 드레인 전극(MD2)에 연결되고, 타 단은 제4 브리지 콘택홀(BCT4)을 통해 데이터 배선(DL)에 연결될 수 있다.
제2 데이터 브리지(DB2)는 제3 방향(Z축 방향)에서 제1 전원 배선(PSL1)과 중첩할 수 있다. 제2 데이터 브리지(DB2)는 제1 전원 배선(PSL1)과 교차할 수 있다. 제2 데이터 브리지(DB2)는 제2 방향(Y축 방향)으로 연장될 수 있다.
도 4와 같이, 제1 제어 배선(CL1)의 제1 제어 신호에 의해 제1 디먹스 트랜지스터(DMT1)가 턴-온되는 경우, 제1 데이터 브리지(MB1)에 연결된 데이터 배선(DL)은 데이터 팬 아웃 배선(DFL)의 데이터 전압을 공급받을 수 있다. 제2 제어 배선(CL2)의 제2 제어 신호에 의해 제2 디먹스 트랜지스터(DMT2)가 턴-온되는 경우, 제2 데이터 브리지(MB2)에 연결된 데이터 배선(DL)은 데이터 팬 아웃 배선(DFL)의 데이터 전압을 공급받을 수 있다. 즉, 제1 및 제2 디먹스 트랜지스터들(DMT1, DMT2)은 하나의 데이터 팬 아웃 배선(DFL)의 데이터 전압들을 시분할하여 복수의 데이터 배선(DL)들에 분배할 수 있으며, 이로 인해 데이터 팬 아웃 배선(DFL)들의 개수와 표시 패드(DP)들의 개수를 줄일 수 있다.
전원 배선 브리지(PSB)는 디먹스부(DMXU)의 디먹스 트랜지스터들(DMT1, DMT2)을 회피하여 제1 전원 배선(PSL1)과 제1 전원 패드 배선(PSPL)을 연결하는 브리지일 수 있다. 전원 배선 브리지(PSB)는 제3 방향(Z축 방향)에서 복수의 디먹스 트랜지스터들(DMT1, DMT2)과 중첩할 수 있다.
서브 화소(PX)들은 제1 방향(X축 방향)과 제2 방향(Y축 방향)에서 매트릭스 형태로 배열될 수 있다. 서브 화소(PX)는 서브 화소(PX)의 일 측(예를 들어 좌측 또는 우측)에 배치되는 데이터 배선(DL)과 구동 전압 배선(VDL)에 전기적으로 연결될 수 있다. 이로 인해, 서브 화소(PX)는 데이터 배선(DL)으로부터 인가되는 데이터 전압에 따라 구동 전압 배선(VDL)의 제1 전원 전압으로부터 발광 소자로 흐르는 전류를 제어함으로써 발광 소자에서 발광되는 광의 휘도를 조정할 수 있다. 서브 화소(PX)들 각각에 대한 설명은 도 5를 결부하여 후술한다.
도 4에서는 서브 화소(PX)가 제1 방향(X축 방향)에서 구동 전압 배선(VDL)과 데이터 배선(DL) 사이에 배치된 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 서브 화소(PX)는 제3 방향(Z축 방향)에서 구동 전압 배선(VDL)과 데이터 배선(DL) 중 적어도 하나와 중첩할 수 있다.
한편, 최근에 표시 장치(10)의 비표시 영역(NDA)의 면적이 감소함에 따라, 제2 방향(Y축 방향)의 길이가 짧아지므로, 제1 전원 배선(PSL1)의 폭이 줄어들게 된다. 이로 인해, 제1 전원 배선(PSL1)의 저항이 높아지므로, 제1 전원 배선(PSL1)에 연결되는 구동 전압 배선(VDL)들의 저항 편차가 커질 수 있다. 예를 들어, 회로 보드(300)에 가깝게 배치되는 화소들에 인가되는 구동 전압과 회로 보드(300)에 멀리 배치되는 화소들에 인가되는 구동 전압 사이에 차이가 발생할 수 있다. 따라서, 표시 장치의 화소들의 휘도 균일도가 낮아질 수 있다. 그러므로, 제1 전원 배선(PSL1)의 폭을 늘리지 않고, 표시 장치의 화소들의 휘도 균일도를 높일 수 있는 표시 장치(10)가 요구되고 있다.
도 5는 도 4의 서브 화소(PX)의 일 예를 보여주는 단면도이다.
도 5를 참조하면, 서브 화소(PX)들 각각은 적어도 하나의 표시 트랜지스터(DTFT), 커패시터(C1), 및 발광 소자(LEL)를 포함할 수 있다.
기판(SUB)은 고분자 수지, 유리 등의 절연 물질로 이루어질 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(polyimide)를 포함할 수 있다. 이 경우, 기판(SUB)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
기판(SUB) 상에는 서브 화소(PX)들 각각의 표시 트랜지스터(DTFT)와 커패시터(C1)를 포함하는 박막 트랜지스터층(TFTL)이 배치될 수 있다. 박막 트랜지스터층(TFTL)은 표시 트랜지스터(DTFT), 애노드 연결 전극(ANDE), 버퍼막(BF), 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 및 평탄화막(160)을 포함할 수 있다.
기판(SUB) 상에는 버퍼막(BF)이 배치될 수 있다. 버퍼막(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
버퍼막(BF) 상에는 표시 트랜지스터(DTFT)가 배치될 수 있다. 표시 트랜지스터(DTFT)는 표시 액티브층(DACT), 표시 게이트 전극(DG), 표시 소스 전극(DS), 및 표시 드레인 전극(DD)을 포함할 수 있다.
버퍼막(BF) 상에는 표시 트랜지스터(DTFT)의 표시 액티브층(DACT), 표시 소스 전극(DS), 및 표시 드레인 전극(DD)이 배치될 수 있다. 표시 액티브층(DACT)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘과 같은 실리콘 반도체를 포함할 수 있다. 표시 소스 전극(DS)과 표시 드레인 전극(DD)은 실리콘 반도체에 이온 또는 불순물이 도핑되어 도전성을 가질 수 있다. 표시 액티브층(DACT)은 제3 방향(Z축 방향)에서 표시 게이트 전극(DG)과 중첩하며, 표시 소스 전극(DS)과 표시 드레인 전극(DD)은 제3 방향(Z축 방향)에서 표시 게이트 전극(DG)과 중첩하지 않을 수 있다. 제3 방향(Z축 방향)은 기판(SUB)의 두께 방향 또는 표시 패널(100)의 두께 방향으로 정의될 수 있다.
표시 트랜지스터(DTFT)의 표시 액티브층(DACT), 표시 소스 전극(DS), 및 표시 드레인 전극(DD) 상에는 게이트 절연막(130)이 배치될 수 있다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
게이트 절연막(130) 상에는 표시 트랜지스터(DTFT)의 표시 게이트 전극(DG)과 제1 커패시터 전극(CAE1)이 배치될 수 있다. 표시 게이트 전극(DG)은 제3 방향(Z축 방향)에서 표시 액티브층(DACT)과 중첩할 수 있다. 제1 커패시터 전극(CAE1)은 제3 방향(Z축 방향)에서 제2 커패시터 전극(CAE2)과 중첩할 수 있다. 표시 게이트 전극(DG)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
표시 게이트 전극(DG)과 제1 커패시터 전극(CAE1) 상에는 제1 층간 절연막(141)이 배치될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제1 층간 절연막(141) 상에는 제2 커패시터 전극(CAE2)이 배치될 수 있다. 제1 층간 절연막(141)이 소정의 유전율을 가지므로, 제1 커패시터 전극(CAE1), 제2 커패시터 전극(CAE2), 및 제1 커패시터 전극(CAE1)과 제2 커패시터 전극(CAE2) 사이에 배치된 제1 층간 절연막(141)에 의해 커패시터(C1)가 형성될 수 있다. 제2 커패시터 전극(CAE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 커패시터 전극(CAE2) 상에는 제2 층간 절연막(142)이 배치될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제2 층간 절연막(142) 상에는 애노드 연결 전극(ANDE)이 배치될 수 있다. 애노드 연결 전극(ANDE1)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하여 표시 트랜지스터(DTFT)의 표시 드레인 전극(DD)을 노출하는 제1 애노드 콘택홀(ANCT1)을 통해 표시 드레인 전극(DD)에 연결될 수 있다. 애노드 연결 전극(ANDE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
애노드 연결 전극(ANDE) 상에는 평탄화를 위한 평탄화막(160)이 배치될 수 있다. 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
평탄화막(160) 상에는 발광 소자층(EML)이 배치될 수 있다. 발광 소자층(EML)은 발광 소자(LEL)들과 뱅크(180)를 포함할 수 있다. 발광 소자(LEL)들 각각은 화소 전극(171), 발광층(172), 및 공통 전극(173)을 포함한다. 공통 전극(173)은 복수의 발광 소자(LEL)들에 공통적으로 연결될 수 있다.
화소 전극(171)은 평탄화막(160) 상에 형성될 수 있다. 화소 전극(171)은 평탄화막(160)을 관통하여 애노드 연결 전극(ANDE)을 노출하는 제2 애노드 콘택홀(ANCT2)을 통해 애노드 연결 전극(ANDE)에 연결될 수 있다.
발광층(172)을 기준으로 공통 전극(173) 방향으로 발광하는 상부 발광(top emission) 구조에서 화소 전극(171)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
뱅크(180)는 발광 영역(EA)을 정의하는 역할을 하기 위해 평탄화막(160) 상에서 화소 전극(171)을 구획하도록 형성될 수 있다. 발광 영역(EA)은 화소 전극(171), 발광층(172), 및 공통 전극(173)이 순차적으로 적층되어 화소 전극(171)으로부터의 정공과 공통 전극(173)으로부터의 전자가 발광층(172)에서 서로 결합되어 발광하는 영역을 나타낸다. 뱅크(180)는 화소 전극(171)의 가장자리를 덮도록 형성될 수 있다. 뱅크(180)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
화소 전극(171)과 뱅크(180) 상에는 발광층(172)이 형성된다. 발광층(172)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 발광층(172)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함한다.
공통 전극(173)은 발광층(172) 상에 형성된다. 공통 전극(173)은 발광층(172)을 덮도록 형성될 수 있다. 공통 전극(173)은 모든 발광 영역(EA)에 공통적으로 형성되는 공통층일 수 있다. 공통 전극(173) 상에는 캡핑층(capping layer, CPL)이 형성될 수 있다.
상부 발광 구조에서 공통 전극(173)은 광을 투과시킬 수 있는 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide)와 같은 투명한 도전성 산화물(TCO, Transparent Conductive Oxide), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 공통 전극(173)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
공통 전극(173) 상에는 봉지층(TFEL)이 배치될 수 있다. 봉지층(TFEL)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함한다. 또한, 봉지층(TFEL)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하기 위해 적어도 하나의 유기막을 포함한다. 예를 들어, 봉지층(TFEL)은 제1 무기막(TFE1), 유기막(TFE2), 및 제2 무기막(TFE3)을 포함할 수 있다.
제1 무기막(TFE1)은 공통 전극(173) 상에 배치되고, 유기막(TFE2)은 제1 무기막(TFE1) 상에 배치되며, 제2 무기막(TFE3)은 유기막(TFE2) 상에 배치될 수 있다. 제1 무기막(TFE1)과 제2 무기막(TFE3)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 유기막(TFE2)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등으로 형성될 수 있다.
한편, 봉지층(TFEL) 대신에 충진층, 밀봉재, 및 봉지 기판이 배치될 수 있다. 이 경우, 봉지 기판은 유리 또는 플라스틱과 같은 절연 물질을 포함하는 절연 기판일 수 있다. 충진층은 진공 상태의 공기층일 수 있으나, 이에 한정되지 않는다. 밀봉재는 표시 패널(100)의 비표시 영역(도 1과 도 2의 NDA)에 배치되며, 표시 영역(DA)을 둘러쌀 수 있다.
도 6은 도 4의 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 7은 도 4의 Ⅲ-Ⅲ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 8은 도 4의 Ⅳ-Ⅳ’와 Ⅴ-Ⅴ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 6 내지 도 8을 참조하면, 제1 디먹스 트랜지스터(DMT1)의 공통 액티브층(MACT)은 버퍼막(BF) 상에 배치될 수 있다. 공통 액티브층(MACT) 상에는 게이트 절연막(130)이 배치될 수 있다. 공통 액티브층(MACT)은 표시 트랜지스터(DFT)의 표시 액티브층(DACT)과 동일한 층에 배치되고, 동일한 물질로 형성될 수 있다.
제1 디먹스 트랜지스터(DMT1)의 제1 디먹스 게이트 전극(DG1), 데이터 팬 아웃 배선(DFL), 및 제1 데이터 브리지(DB1)는 게이트 절연막(130) 상에 배치될 수 있다. 제2 디먹스 게이트 전극(도 4의 DG2)과 제2 데이터 브리지(도 4의 DB2) 역시 게이트 절연막(130) 상에 배치될 수 있다. 제1 디먹스 게이트 전극(DG1), 제2 디먹스 게이트 전극(도 4의 DG2), 데이터 팬 아웃 배선(DFL), 제2 데이터 브리지(도 4의 DB2), 및 제1 데이터 브리지(DB1) 상에는 제1 층간 절연막(141)이 배치될 수 있다. 제1 디먹스 게이트 전극(DG1), 제2 디먹스 게이트 전극(도 4의 DG2), 데이터 팬 아웃 배선(DFL), 제2 데이터 브리지(도 4의 DB2), 및 제1 데이터 브리지(DB1)는 표시 트랜지스터(DTFT)의 표시 게이트 전극(DG) 및 제1 커패시터 전극(CAE1)과 동일한 층에 배치되고, 동일한 물질로 형성될 수 있다.
제1 전원 배선(PSL1)은 제1 서브 전원 배선(SPSL1)과 제2 서브 전원 배선(SPSL2)을 포함할 수 있다. 제2 서브 전원 배선(SPSL2)은 제1 서브 전원 배선(SPSL1) 상에 배치될 수 있다. 제2 서브 전원 배선(SPSL2)은 제1 서브 전원 배선(SPSL1)의 상면과 측면 상에 배치될 수 있다.
제2 서브 전원 배선(SPSL2)의 폭(W2)은 제1 서브 전원 배선(SPSL1)의 폭(W1)보다 클 수 있다. 예를 들어, 제1 전원 배선(PSL1)은 제1 방향(X축 방향)으로 연장되므로, 제1 서브 전원 배선(SPSL1)의 폭(W1)은 제1 서브 전원 배선(SPSL1)의 제2 방향(Y축 방향)의 길이를 가리키고, 제2 서브 전원 배선(SPSL2)의 폭(W2)은 제2 서브 전원 배선(SPSL2)의 제2 방향(Y축 방향)의 길이를 가리킬 수 있다. 제2 서브 전원 배선(SPSL2)은 제1 서브 전원 배선(SPSL1)을 덮을 수 있다. 제2 서브 전원 배선(SPSL2)은 제1 서브 전원 배선(SPSL1)과 접촉할 수 있다.
제1 전원 패드 배선(PSPL)은 제1 서브 전원 패드 배선(PSPL1)과 제2 서브 전원 패드 배선(PSPL2)을 포함할 수 있다. 제2 서브 전원 패드 배선(PSPL2)은 제1 서브 전원 패드 배선(PSPL1) 상에 배치될 수 있다. 제2 서브 전원 패드 배선(PSPL2)은 제1 서브 전원 패드 배선(PSPL1)의 상면과 측면 상에 배치될 수 있다.
제2 서브 전원 패드 배선(PSPL2)의 폭(W4)은 제1 서브 전원 패드 배선(PSPL1)의 폭(W3)보다 클 수 있다. 예를 들어, 제1 전원 패드 배선(PSPL)은 제2 방향(Y축 방향)으로 연장되므로, 제1 서브 전원 패드 배선(PSPL1)의 폭(W3)은 제1 서브 전원 패드 배선(PSPL1)의 제1 방향(X축 방향)의 길이를 가리키고, 제2 서브 전원 패드 배선(PSPL2)의 폭(W4)은 제2 서브 전원 패드 배선(PSPL2)의 제1 방향(X축 방향)의 길이를 가리킬 수 있다. 제2 서브 전원 패드 배선(PSPL2)은 제1 서브 전원 패드 배선(PSPL1)을 덮을 수 있다. 제2 서브 전원 패드 배선(PSPL2)은 제1 서브 전원 패드 배선(PSPL1)과 접촉할 수 있다.
구동 전압 배선(VDL)은 제2 서브 전원 배선(SPSL2)으로부터 돌출될 수 있다.
제1 전원 배선(PSL1), 제1 전원 패드 배선(PSPL), 제1 제어 배선(CL1), 제2 제어 배선(CL2), 구동 전압 배선(VDL), 및 제1 디먹스 트랜지스터(DMT1)의 공통 소스 전극(MS)과 제1 디먹스 드레인 전극(MD1)은 제2 층간 절연막(142) 상에 배치될 수 있다. 제2 디먹스 트랜지스터(DMT2)의 공통 소스 전극(MS)과 제2 디먹스 드레인 전극(MD2) 역시 제2 층간 절연막(142) 상에 배치될 수 있다. 제1 전원 배선(PSL1), 제1 전원 패드 배선(PSPL), 제1 제어 배선(CL1), 제2 제어 배선(CL2), 구동 전압 배선(VDL), 제1 디먹스 트랜지스터(DMT1)의 공통 소스 전극(MS)과 제1 디먹스 드레인 전극(MD1), 및 제2 디먹스 트랜지스터(DMT2)의 공통 소스 전극(MS)과 제2 디먹스 드레인 전극(MD2) 상에는 평탄화막(160)이 배치될 수 있다.
제1 전원 배선(PSL1)의 제2 서브 전원 배선(SPSL2), 제1 전원 패드 배선(PSPL)의 제2 서브 전원 패드 배선(PSPL2), 제1 제어 배선(CL1), 제2 제어 배선(CL2), 구동 전압 배선(VDL), 및 제1 디먹스 트랜지스터(DMT1)의 공통 소스 전극(MS)과 제1 디먹스 드레인 전극(MD1)은 애노드 연결 전극(ANDE)과 동일한 물질로 형성될 수 있다.
제1 전원 배선(PSL1)의 제1 서브 전원 배선(SPSL1)과 제1 전원 패드 배선(PSPL)의 제1 서브 전원 패드 배선(PSPL1)은 애노드 연결 전극(ANDE)과 동일한 물질 또는 다른 물질로 형성될 수 있다. 제1 전원 배선(PSL1)의 제1 서브 전원 배선(SPSL1)과 제1 전원 패드 배선(PSPL)의 제1 서브 전원 패드 배선(PSPL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
공통 소스 전극(MS)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제3 콘택홀(CT3)을 데이터 팬 아웃 배선(DFL)에 연결될 수 있다. 공통 소스 전극(MS)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제4 콘택홀(CT4)을 통해 공통 액티브층(MACT)에 연결될 수 있다.
제1 디먹스 드레인 전극(MD1)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제5 콘택홀(CT5)을 통해 공통 액티브층(MACT)에 연결될 수 있다. 제1 디먹스 드레인 전극(MD1)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제1 브리지 콘택홀(BCT1)을 통해 제1 데이터 브리지(DB1)에 연결될 수 있다.
전원 배선 브리지(PSB)는 평탄화막(160) 상에 배치될 수 있다. 전원 배선 브리지(PSB) 상에는 뱅크(180)가 배치될 수 있다. 전원 배선 브리지(PSB)는 화소 전극(171)과 동일한 층에 배치되고, 동일한 물질로 형성될 수 있다.
전원 배선 브리지(PSB)는 평탄화막(160)을 관통하는 제1 전원 연결 콘택홀(DCT1)을 통해 제1 전원 배선(PSL1)의 제2 서브 전원 배선(SPSL2)에 연결될 수 있다. 전원 배선 브리지(PSB)는 평탄화막(160)을 관통하는 제2 전원 연결 콘택홀(DCT2)을 통해 제1 전원 패드 배선(PSPL)의 제2 서브 전원 패드 배선(PSPL2)에 연결될 수 있다.
도 6 내지 도 8과 같이, 제1 전원 배선(PSL1)은 제1 서브 전원 배선(SPSL1)과 제2 서브 전원 배선(SPSL2)을 포함하고, 제1 전원 패드 배선(PSPL)은 제1 서브 전원 패드 배선(PSPL1)과 제2 서브 전원 패드 배선(PSPL2)을 포함할 수 있다. 즉, 제1 전원 배선(PSL1)과 제1 전원 패드 배선(PSPL)은 2 층의 배선 구조를 가질 수 있다. 이로 인해, 표시 장치(10)의 비표시 영역(NDA)의 면적이 감소하여 제1 전원 배선(PSL1)의 폭이 줄어들더라도, 제1 전원 배선(PSL1)의 저항이 높아지는 것을 방지하거나 줄일 수 있다. 그러므로, 제1 전원 배선(PSL1)에 연결되는 구동 전압 배선(VDL)들의 저항 편차가 커지는 것을 방지하거나 저항 편차를 줄일 수 있다. 따라서, 표시 장치의 화소들의 휘도 균일도가 낮아지는 것을 방지하거나 줄일 수 있다.
도 9는 도 8의 C 영역을 상세히 보여주는 확대 단면도이다. 도 10은 도 8의 D 영역을 상세히 보여주는 확대 단면도이다.
도 9 및 도 10을 참조하면, 제2 층간 절연막(142)의 두께는 제1 내지 제3 영역들(A1, A2, A3) 중 어느 영역에 배치되는지에 따라 달라질 수 있다. 제1 영역(A1)은 제3 방향(Z축 방향)에서 제2 층간 절연막(142)과 제1 서브 전원 배선(SPSL1)이 중첩하는 영역을 포함한다. 제2 영역(A2)은 제3 방향(Z축 방향)에서 제2 층간 절연막(142)과 제1 서브 전원 배선(SPSL1)이 중첩하지 않고 제2 층간 절연막(142)과 제2 서브 전원 배선(SPSL2)이 중첩하는 영역을 포함한다. 제3 영역(A3)은 제3 방향(Z축 방향)에서 제2 층간 절연막(142)과 제1 전원 배선(SPL1)과 중첩하지 않는 영역을 포함한다.
제2 층간 절연막(142)은 제1 영역(A1)에서 제1 두께(T1)를 가지며, 제2 영역(A2)에서 제1 두께(T1)보다 작은 제2 두께(T2)를 가지며, 제3 영역(A3)에서 제2 두께(T2)보다 제3 두께(T3)를 가질 수 있다. 제2 층간 절연막(142)의 두께는 제1 층간 절연막(141)의 상면으로부터 제2 층간 절연막(142)의 상면까지의 최소 거리로 정의될 수 있다.
제1 두께(T1)는 대략 5,000Å일 수 있다. 제1 두께(T1)와 제2 두께(T2) 사이의 차이(D1)는 대략 700Å 내지 1,200Å일 수 있다. 제2 두께(T2)와 제3 두께(T3) 사이의 차이(D2) 역시 대략 700Å 내지 1,200Å일 수 있다. 이로 인해, 제1 영역(A1)과 제2 영역(A2) 사이 및 제2 영역(A2)과 제3 영역(A3) 사이에서 제2 층간 절연막(142)은 계단과 같은 단차를 가질 수 있다.
예를 들어, 제3 방향(Z축 방향)에서 제1 서브 전원 배선(SPSL1)과 중첩하는 제2 층간 절연막(142)의 두께(T1)는 제3 방향(Z축 방향)에서 제1 서브 전원 배선(SPSL1)과 중첩하지 않고 제2 서브 전원 배선(SPSL2)과 중첩하는 제2 층간 절연막(142)의 두께(T2)보다 클 수 있다. 또한, 제3 방향(Z축 방향)에서 제1 서브 전원 배선(SPSL1)과 중첩하지 않고 제2 서브 전원 배선(SPSL2)과 중첩하는 제2 층간 절연막(142)의 두께(T2)는 제3 방향(Z축 방향)에서 제1 전원 배선(SPL1)과 중첩하지 않는 제2 층간 절연막(142)의 두께(T3)보다 클 수 있다.
또한, 제2 영역(A2)은 제3 방향(Z축 방향)에서 제2 층간 절연막(142)과 구동 전압 배선(VDL)이 중첩하는 영역을 더 포함할 수 있다. 제3 영역(A3)은 제3 방향(Z축 방향)에서 제2 층간 절연막(142)과 구동 전압 배선(VDL)이 중첩하지 않는 영역을 더 포함할 수 있다.
예를 들어, 제3 방향(Z축 방향)에서 구동 전압 배선(VDL)과 중첩하는 제2 층간 절연막(142)의 두께(T2)는 제3 방향(Z축 방향)에서 구동 전압 배선(VDL)과 중첩하지 않는 제2 층간 절연막(142)의 두께(T3)보다 클 수 있다. 또한, 제3 방향(Z축 방향)에서 구동 전압 배선(VDL)과 중첩하는 제2 층간 절연막(142)의 두께(T2)는 제3 방향(Z축 방향)에서 제1 서브 전원 배선(SPSL1)과 중첩하는 제2 층간 절연막(142)의 두께(T1)보다 작을 수 있다. 또한, 제3 방향(Z축 방향)에서 구동 전압 배선(VDL)과 중첩하는 제2 층간 절연막(142)의 두께(T2)는 제3 방향(Z축 방향)에서 제1 서브 전원 배선(SPSL1)과 중첩하지 않고 제2 서브 전원 배선(SPSL2)과 중첩하는 제2 층간 절연막(142)의 두께(T2)와 실질적으로 동일할 수 있다. 또한, 제3 방향(Z축 방향)에서 구동 전압 배선(VDL)과 중첩하지 않는 제2 층간 절연막(142)의 두께(T3)는 제3 방향(Z축 방향)에서 제1 전원 배선(SPL1)과 중첩하지 않는 제2 층간 절연막(142)의 두께(T3)와 실질적으로 동일할 수 있다.
나아가, 제2 영역(A2)은 구동 전압 배선(VDL)과 동일한 층에 동일한 물질로 형성되는 애노드 연결 전극(도 5의 ANDE), 제1 제어 배선(도 6의 CL1), 제2 제어 배선(도 6의 CL2), 공통 소스 전극(도 6의 MS), 제1 디먹스 드레인 전극(도 6의 MD1), 제2 디먹스 드레인 전극(도 5의 MD2)이 제3 방향(Z축 방향)에서 제2 층간 절연막(142)과 중첩하는 영역을 더 포함한다. 제3 영역(A3)은 애노드 연결 전극(도 5의 ANDE), 제1 제어 배선(도 6의 CL1), 제2 제어 배선(도 6의 CL2), 공통 소스 전극(도 6의 MS), 제1 디먹스 드레인 전극(도 6의 MD1), 제2 디먹스 드레인 전극(도 5의 MD2)이 제3 방향(Z축 방향)에서 제2 층간 절연막(142)과 중첩하지 않는 영역을 더 포함한다.
한편, 제1 내지 제3 영역들(A1, A2, A3)에서 제2 층간 절연막(142)의 두께에 대하여는 도 26 내지 도 37을 결부하여 추가로 설명한다.
도 11은 도 4의 Ⅵ-Ⅵ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 11을 참조하면, 제2 전원 배선(PSL2)은 제2 층간 절연막(142) 상에 배치될 수 있다. 제2 전원 배선(PSL2) 상에는 평탄화막(160)이 배치될 수 있다. 제2 전원 배선(PSL2)은 애노드 연결 전극(ANDE), 제1 전원 배선(PSL1)의 제2 서브 전원 배선(SPSL2), 제1 전원 패드 배선(PSPL)의 제2 서브 전원 패드 배선(PSPL2), 제1 제어 배선(CL1), 제2 제어 배선(CL2), 구동 전압 배선(VDL), 및 제1 디먹스 트랜지스터(DMT1)의 공통 소스 전극(MS)과 제1 디먹스 드레인 전극(MD1)과 동일한 물질로 형성될 수 있다. 제2 전원 배선(PSL2)은 제1 전원 배선(PSL1)의 제1 서브 전원 배선(SPSL1)과 제1 전원 패드 배선(PSPL)의 제1 서브 전원 패드 배선(PSPL1)과 동일한 물질 또는 다른 물질로 형성될 수 있다.
도 11과 같이, 제2 전원 배선(PSL2)이 제2 층간 절연막(142) 상에 단일층으로 배치되는 경우, 제3 방향(Z축 방향)에서 제2 전원 배선(PSL2)과 중첩하는 제2 층간 절연막(142)의 두께는 도 10과 같이 제3 방향(Z축 방향)에서 구동 전압 배선(VDL)과 중첩하는 제2 층간 절연막(142)의 두께(T2)와 실질적으로 동일할 수 있다.
도 12는 도 4의 Ⅵ-Ⅵ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 12를 참조하면, 제2 전원 배선(PSL2)은 제3 서브 전원 배선(SPSL3)과 제4 서브 전원 배선(SPSL4)을 포함할 수 있다. 제4 서브 전원 배선(SPSL4)은 제3 서브 전원 배선(SPSL3) 상에 배치될 수 있다. 제4 서브 전원 배선(SPSL4)은 제3 서브 전원 배선(SPSL3)의 상면과 측면 상에 배치될 수 있다.
제4 서브 전원 배선(SPSL4)의 폭(W4)은 제3 서브 전원 배선(SPSL3)의 폭(W3)보다 클 수 있다. 제4 서브 전원 배선(SPSL4)은 제3 서브 전원 배선(SPSL3)을 덮을 수 있다. 제4 서브 전원 배선(SPSL4)은 제3 서브 전원 배선(SPSL3)과 접촉할 수 있다.
도 12와 같이, 제2 전원 배선(PSL2)이 2 층의 배선 구조를 갖는 경우, 제3 방향(Z축 방향)에서 제2 전원 배선(PSL2)의 제3 서브 전원 배선(SPSL3)과 중첩하는 제2 층간 절연막(142)의 두께는 도 9와 같이 제3 방향(Z축 방향)에서 제1 전원 배선(PSL1)의 제1 서브 전원 배선(SPSL1)과 중첩하는 제2 층간 절연막(142)의 두께(T1)와 실질적으로 동일할 수 있다. 또한, 제3 방향(Z축 방향)에서 제3 서브 전원 배선(SPSL3)과 중첩하지 않고 제4 서브 전원 배선(SPSL4)과 중첩하는 제2 층간 절연막(142)의 두께는 도 9와 같이 제3 방향(Z축 방향)에서 제1 서브 전원 배선(SPSL1)과 중첩하지 않고 제2 서브 전원 배선(SPSL2)과 중첩하는 제2 층간 절연막(142)의 두께(T2)와 실질적으로 동일할 수 있다.
또한, 도 12와 같이, 제2 전원 배선(PSL2)이 2 층의 배선 구조를 갖는 경우, 표시 장치(10)의 비표시 영역(NDA)의 면적이 감소하여 제2 전원 배선(PSL2)의 폭이 줄어들더라도, 제2 전원 배선(PSL2)의 저항이 높아지는 것을 방지하거나 줄일 수 있다. 그러므로, 제2 전원 배선(PSL2)에 인가되는 제2 전원 전압의 저항 편차가 커지는 것을 방지하거나 저항 편차를 줄일 수 있다.
도 13은 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다. 도 14 내지 도 25는 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
첫 번째로, 도 14 및 도 15와 같이, 기판(SUB) 상에 버퍼막(BF)을 형성하고, 버퍼막(BF) 상에 표시 트랜지스터(DTFT)의 표시 액티브층(DACT)을 형성한다. (도 13의 S100)
구체적으로, 기판(SUB) 상에 무기 물질을 증착하여 버퍼막(BF)을 형성한다. 그리고 나서, 버퍼막(BF) 상에 포토 리소그래피 공정을 이용하여 표시 액티브층(DACT), 및 제1 디먹스 트랜지스터(도 6의 DMT1)와 제2 디먹스 트랜지스터(도 4의 DMT2)의 공통 액티브층(도 6의 MACT)을 형성한다. 즉, 표시 액티브층(DACT), 및 제1 디먹스 트랜지스터(도 6의 DMT1)와 제2 디먹스 트랜지스터(도 4의 DMT2)의 공통 액티브층(도 6의 MACT)은 동시에 형성될 수 있다.
두 번째로, 도 16 및 도 17과 같이, 표시 액티브층(DACT) 상에 게이트 절연막(130)을 형성하고, 게이트 절연막(130) 상에 표시 트랜지스터(DTFT)의 표시 게이트 전극(DG)을 형성한다. (도 13의 S200)
구체적으로, 표시 액티브층(DACT) 상에 무기 물질을 증착하여 게이트 절연막(130)을 형성한다. 그리고 나서, 게이트 절연막(130) 상에 포토 리소그래피 공정을 이용하여 표시 게이트 전극(DG), 제1 커패시터 전극(CAE1), 제1 디먹스 트랜지스터(도 6의 DMT1)의 제1 디먹스 게이트 전극(MG1), 및 제2 디먹스 트랜지스터(도 4의 DMT2)의 제2 디먹스 게이트 전극(MG2)을 형성한다. 즉, 표시 게이트 전극(DG), 제1 커패시터 전극(CAE1), 제1 디먹스 트랜지스터(도 6의 DMT1)의 제1 디먹스 게이트 전극(MG1), 및 제2 디먹스 트랜지스터(도 4의 DMT2)의 제2 디먹스 게이트 전극(MG2)은 동시에 형성될 수 있다.
또한, 표시 액티브층(DACT) 중에서 일부는 이온 또는 불순물이 도핑되어 도전성을 가질 수 있다. 이로 인해, 도전성을 갖는 표시 소스 전극(DS)과 표시 드레인 전극(DD)이 형성될 수 있다.
세 번째로, 도 18 및 도 19와 같이, 표시 게이트 전극(DG) 상에 제1 층간 절연막(141)을 형성하고, 제1 층간 절연막(141) 상에 제2 커패시터 전극(CAE2)을 형성한다. (도 13의 S300)
구체적으로, 표시 게이트 전극(DG) 상에 무기 물질을 증착하여 제1 층간 절연막(141)을 형성한다. 그리고 나서, 제1 층간 절연막(141) 상에 포토 리소그래피 공정을 이용하여 제2 커패시터 전극(CAE2)을 형성한다.
네 번째로, 도 20 및 도 21과 같이, 제2 커패시터 전극(CAE2) 상에 제2 층간 절연막(142)을 형성하고, 제2 층간 절연막(142) 상에 제1 전원 배선(PSL1)의 제1 서브 전원 배선(SPSL1)을 형성한다. (도 13의 S400)
구체적으로, 제2 커패시터 전극(CAE2) 상에 무기 물질을 증착하여 제2 층간 절연막(142)을 형성한다. 그리고 나서, 제2 층간 절연막(142) 상에 포토 리소그래피 공정을 이용하여 제1 전원 배선(PSL1)의 제1 서브 전원 배선(SPSL1)과 제1 전원 패드 배선(도 7의 PSPL)의 제1 서브 전원 패드 배선(도 7의 PSPL1)을 형성한다.
또한, 제2 전원 배선(도 12의 PSL2)이 도 12와 같이 제3 서브 전원 배선(도 12의 SPSL3)과 제4 서브 전원 배선(도 12의 SPSL4)을 포함하여 2 층의 배선 구조를 갖는 경우, 제3 서브 전원 배선(도 12의 SPSL3)은 제1 전원 배선(PSL1)의 제1 서브 전원 배선(SPSL1) 및 제1 전원 패드 배선(도 7의 PSPL)의 제1 서브 전원 패드 배선(도 7의 PSPL1)과 동시에 형성될 수 있다.
도 13의 S400에 대한 설명은 도 26 내지 도 32를 결부하여 더욱 상세하게 설명한다.
다섯 번째로, 도 22 및 도 23과 같이, 제2 층간 절연막(142) 상에 애노드 연결 전극(ANDE)과 구동 전압 배선(VDL)을 형성함과 동시에, 제1 서브 전원 배선(SPSL1) 상에 제2 서브 전원 배선(SPSL2)을 형성한다. (도 13의 S500)
구체적으로, 제2 층간 절연막(142) 상에 포토 리소그래피 공정을 이용하여 애노드 연결 전극(ANDE), 구동 전압 배선(VDL), 제1 디먹스 트랜지스터(도 6의 DMT1)의 제1 디먹스 드레인 전극(도 6의 MD1), 제2 디먹스 트랜지스터(도 4의 DMT2)의 제2 디먹스 드레인 전극(도 5의 MD2), 및 공통 소스 전극(MS)을 형성함과 동시에, 제1 서브 전원 배선(SPSL1) 상에 제2 서브 전원 배선(SPSL2)을 형성하고, 제1 서브 전원 패드 배선(PSPL1) 상에 제2 서브 전원 패드 배선(PSPL2)을 형성한다.
또한, 제2 전원 배선(PSL2)이 도 12와 같이 제3 서브 전원 배선(SPSL3)과 제4 서브 전원 배선(SPSL4)을 포함하여 2 층의 배선 구조를 갖는 경우, 제4 서브 전원 배선(SPSL4)은 제2 전원 배선(PSL2)의 제2 서브 전원 배선(SPSL2) 및 제2 전원 패드 배선(PSPL)의 제2 서브 전원 패드 배선(PSPL2)과 동시에 형성될 수 있다.
도 13의 S500에 대한 설명은 도 33 내지 도 37을 결부하여 더욱 상세하게 설명한다.
여섯 번째로, 도 24 및 도 25와 같이, 애노드 연결 전극(ANDE), 구동 전압 배선(VDL), 및 제2 서브 전원 배선(SPSL2) 상에 평탄화막(160)을 형성하고, 평탄화막(160) 상에 화소 전극(171), 발광층(172), 및 공통 전극(173)을 포함하는 발광 소자(LEL)를 형성한다.
구체적으로, 애노드 연결 전극(ANDE), 구동 전압 배선(VDL), 제2 서브 전원 배선(SPSL2), 제1 디먹스 트랜지스터(도 6의 DMT1)의 제1 디먹스 드레인 전극(도 6의 MD1), 제2 디먹스 트랜지스터(도 4의 DMT2)의 제2 디먹스 드레인 전극(도 5의 MD2), 및 공통 소스 전극(MS) 상에 유기 물질을 증착하여 평탄화막(160)을 형성한다. 그리고 나서, 평탄화막(160) 상에 포토 리소그래피 공정을 이용하여 화소 전극(171)을 형성한다. 그리고 나서, 화소 전극(171) 상에 포토 리소그래피 공정을 이용하여 뱅크(180)를 형성한다. 그리고 나서, 뱅크(170) 상에 마스크를 이용한 증착 공정을 이용하여 발광층(172)을 형성한다. 그리고 나서, 발광층(172) 상에 포토리소그래피 공정을 이용하여 공통 전극(173)을 형성한다.
공통 전극(173) 상에 무기 물질을 증착하여 봉지층(TFE)의 제1 무기막(TFE1)을 형성한다. 그리고 나서, 제1 무기막(TFE1) 상에 유기 물질을 증착하여 봉지층(TFE)의 유기막(TFE2)을 형성한다. 그리고 나서, 유기막(TFE2) 상에 무기 물질을 증착하여 봉지층(TFE)의 제2 무기막(TFE3)을 형성한다.
도 13 내지 도 25와 같이, 제1 전원 배선(PSL1)은 제1 서브 전원 배선(SPSL1)과 제2 서브 전원 배선(SPSL2)을 포함하고, 제1 전원 패드 배선(도 7의 PSPL)은 제1 서브 전원 패드 배선(도 7의 PSPL1)과 제2 서브 전원 패드 배선(도 7의 PSPL2)을 포함할 수 있다. 즉, 제1 전원 배선(PSL1)과 제1 전원 패드 배선(도 7의 PSPL)은 2 층의 배선 구조를 가질 수 있다. 이로 인해, 표시 장치(10)의 비표시 영역(NDA)의 면적이 감소하여 제1 전원 배선(PSL1)의 폭이 줄어들더라도, 제1 전원 배선(PSL1)의 저항이 높아지는 것을 방지하거나 줄일 수 있다. 그러므로, 제1 전원 배선(PSL1)에 연결되는 구동 전압 배선(VDL)들의 저항 편차가 커지는 것을 방지하거나 저항 편차를 줄일 수 있다. 따라서, 표시 장치의 화소들의 휘도 균일도가 낮아지는 것을 방지하거나 줄일 수 있다.
도 26은 도 13의 제4 단계를 상세히 보여주는 흐름도이다. 도 27 내지 도 32는 도 13의 제4 단계를 설명하기 위한 단면도들이다.
첫 번째로, 도 27과 같이 제2 층간 절연막(142) 상에 제1 금속층(ML1)을 전면적으로 증착한다. (도 26의 S410)
제1 금속층(ML1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
두 번째로, 도 28과 같이 제1 금속층(ML1) 상에 제1 포토 레지스트 패턴(PR1)을 형성한다. (도 26의 S420)
제1 포토 레지스트 패턴(PR1)은 제1 금속층(ML1) 상에 포토 레지스트를 전면적으로 형성한 후, 마스크를 이용하여 포토 레지스트를 노광하고 현상함으로써 형성될 수 있다. 포토 레지스트는 감광성 수지일 수 있다. 포토 레지스트는 노광된 영역이 현상액에 의해 제거되는 포지티브 타입과 노광되지 않은 영역이 현상액에 의해 제거되는 네거티브 타입 중 어느 하나일 수 있다.
세 번째로, 도 29와 같이 제1 포토 레지스트 패턴(PR1)에 의해 덮이지 않은 제1 금속층(ML1)을 식각함과 동시에 제2 층간 절연막(142)을 부분적으로 식각한다. (도 26의 S430)
구체적으로, 제1 포토 레지스트 패턴(PR1)에 의해 덮이지 않은 제1 금속층(ML1)을 습식 식각 공정 또는 건식 식각 공정을 이용하여 식각한다. 이 경우, 제1 금속층(ML1)이 제거되어 노출되는 제2 층간 절연막(142)이 부분적으로 식각될 수 있다.
네 번째로, 도 30과 같이 제1 포토 레지스트 패턴(PR1)을 제거하여 제1 서브 전원 배선(SPSL1)을 완성한다. (도 26의 S440)
한편, 도 26의 S430에서 설명한 바와 같이, 제1 서브 전원 배선(SPSL1)이 형성된 영역에서 제2 층간 절연막(142)은 부분적으로 식각되지 않는 반면에, 제1 서브 전원 배선(SPSL1)이 형성되지 않는 영역에서는 제1 금속층(ML1)이 식각될 뿐만 아니라, 제1 금속층(ML1)이 제거되어 노출되는 제2 층간 절연막(142)이 부분적으로 식각될 수 있다. 이 경우, 제2 층간 절연막(142)은 대략 700Å 내지 1,200Å로 식각될 수 있다.
도 31 및 도 32와 같이, 제3 방향(Z축 방향)에서 제1 서브 전원 배선(SPSL1)과 중첩하는 제2 층간 절연막(142)의 두께(T1)는 제3 방향(Z축 방향)에서 제1 서브 전원 배선(SPSL1)과 중첩하지 않는 제2 층간 절연막(142)의 두께(T2)보다 클 수 있다.
도 33은 도 13의 제5 단계를 상세히 보여주는 흐름도이다. 도 34 내지 도 37은 도 13의 제5 단계를 설명하기 위한 단면도들이다.
첫 번째로, 도 34와 같이 제2 층간 절연막(142)과 제1 서브 전원 배선(SPSL1) 상에 제2 금속층(ML2)을 전면적으로 증착한다. (도 33의 S510)
제2 금속층(ML2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 제2 금속층(ML2)은 제1 금속층(ML1)과 동일한 물질 또는 다른 물질로 형성될 수 있다.
두 번째로, 도 35와 같이 제2 금속층(ML2) 상에 제2 포토 레지스트 패턴(PR2)을 형성한다. (도 33의 S520)
제2 포토 레지스트 패턴(PR2)은 제2 금속층(ML2) 상에 포토 레지스트를 전면적으로 형성한 후, 마스크를 이용하여 포토 레지스트를 노광하고 현상함으로써 형성될 수 있다.
세 번째로, 도 36과 같이 제2 포토 레지스트 패턴(PR2)에 의해 덮이지 않은 제2 금속층(ML2)을 식각함과 동시에 제2 층간 절연막(142)을 부분적으로 식각한다. (도 33의 S530)
구체적으로, 제2 포토 레지스트 패턴(PR2)에 의해 덮이지 않은 제2 금속층(ML2)을 습식 식각 공정 또는 건식 식각 공정을 이용하여 식각한다. 이 경우, 제2 금속층(ML2)이 제거되어 노출되는 제2 층간 절연막(142)이 부분적으로 식각될 수 있다.
네 번째로, 도 37과 같이 제2 포토 레지스트 패턴(PR2)을 제거하여 제2 서브 전원 배선(SPSL2)과 구동 전압 배선(VDL)을 완성한다. (도 33의 S540)
한편, 도 33의 S530에서 설명한 바와 같이, 제2 서브 전원 배선(SPSL2)과 구동 전압 배선(VDL)이 형성된 영역에서 제2 층간 절연막(142)은 부분적으로 식각되지 않는 반면에, 제2 서브 전원 배선(SPSL2) 과 구동 전압 배선(VDL)이 형성되지 않는 영역에서는 제2 금속층(ML2)이 식각될 뿐만 아니라, 제2 금속층(ML2)이 제거되어 노출되는 제2 층간 절연막(142)이 부분적으로 식각될 수 있다. 이 경우, 제2 층간 절연막(142)은 대략 700Å 내지 1,200Å로 식각될 수 있다.
제3 방향(Z축 방향)에서 제1 서브 전원 배선(SPSL1)과 중첩하는 제2 층간 절연막(142)은 제조 공정 중에 한 번도 식각되지 않는다. 이에 비해, 제3 방향(Z축 방향)에서 제1 서브 전원 배선(SPSL1)과 중첩하지 않고 제2 서브 전원 배선(SPSL2)과 중첩하는 제2 층간 절연막(142)은 제조 공정 중에 한 번 식각된다. 또한, 제3 방향(Z축 방향)에서 제2 서브 전원 배선(SPSL2)과 중첩하지 않는 제2 층간 절연막(142)은 제조 공정 중에 두 번 식각된다. 따라서, 제3 방향(Z축 방향)에서 제1 서브 전원 배선(SPSL1)과 중첩하는 제2 층간 절연막(142)의 두께(T1)는 제3 방향(Z축 방향)에서 제1 서브 전원 배선(SPSL1)과 중첩하지 않고 제2 서브 전원 배선(SPSL2)과 중첩하는 제2 층간 절연막(142)의 두께(T2)보다 클 수 있다. 또한, 제3 방향(Z축 방향)에서 제1 서브 전원 배선(SPSL1)과 중첩하지 않고 제2 서브 전원 배선(SPSL2)과 중첩하는 제2 층간 절연막(142)의 두께(T2)는 제3 방향(Z축 방향)에서 제2 서브 전원 배선(SPSL2)과 중첩하지 않는 제2 층간 절연막(142)의 두께(T3)보다 클 수 있다.
또한, 제3 방향(Z축 방향)에서 구동 전압 배선(VDL)과 중첩하는 제2 층간 절연막(142)은 제조 공정 중에 한 번 식각된다. 이에 비해, 제3 방향(Z축 방향)에서 구동 전압 배선(VDL)과 중첩하지 않는 제2 층간 절연막(142)은 제조 공정 중에 두 번 식각된다. 따라서, 제3 방향(Z축 방향)에서 구동 전압 배선(VDL)과 중첩하는 제2 층간 절연막(142)의 두께(T2)는 제3 방향(Z축 방향)에서 구동 전압 배선(VDL)과 중첩하지 않는 제2 층간 절연막(142)의 두께(T3)보다 클 수 있다. 또한, 제3 방향(Z축 방향)에서 구동 전압 배선(VDL)과 중첩하는 제2 층간 절연막(142)의 두께(T2)는 제3 방향(Z축 방향)에서 제1 서브 전원 배선(SPSL1)과 중첩하지 않고 제2 서브 전원 배선(SPSL2)과 중첩하는 제2 층간 절연막(142)의 두께(T2)와 실질적으로 동일할 수 있다. 또한, 제3 방향(Z축 방향)에서 구동 전압 배선(VDL)과 중첩하지 않는 제2 층간 절연막(142)의 두께(T3)는 제3 방향(Z축 방향)에서 제2 서브 전원 배선(SPSL2)과 중첩하지 않는 제2 층간 절연막(142)의 두께(T3)와 실질적으로 동일할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
200: 표시 구동 회로 300: 회로 보드
DA: 표시 영역 NDA: 제1 비표시 영역
VDL: 구동 전압 배선 PSL1: 제1 전원 배선
SPSL1: 제1 서브 전원 배선 SPSL2: 제2 서브 전원 배선
DP: 표시 패드 PSPL: 제1 전원 패드 배선
PSPL1: 제1 서브 전원 패드 배선 PSPL2: 제2 서브 전원 패드 배선
PSB: 전원 배선 브리지 DMT1: 제1 디먹스 트랜지스터
DMT2: 제2 디먹스 트랜지스터

Claims (27)

  1. 표시 영역과 비표시 영역을 포함하는 기판;
    상기 비표시 영역에 배치되며, 제1 전원 전압이 인가되는 제1 전원 배선; 및
    상기 표시 영역에 배치되며, 상기 제1 전원 배선에 연결되는 구동 전압 배선을 구비하고,
    상기 제1 전원 배선은,
    제1 서브 전원 배선; 및
    상기 제1 서브 전원 배선 상에 배치되는 제2 서브 전원 배선을 포함하며,
    상기 제2 서브 전원 배선은 상기 구동 전압 배선과 동일한 물질로 이루어진 표시 장치.
  2. 제1 항에 있어서,
    상기 구동 전압 배선은 상기 제2 서브 전원 배선으로부터 돌출되는 표시 장치.
  3. 제1 항에 있어서,
    상기 제2 서브 전원 배선은 상기 제1 서브 전원 배선과 접촉하는 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 전원 배선은 일 방향으로 연장되며, 상기 구동 전압 배선은 상기 일 방향과 교차하는 타 방향으로 연장되고,
    상기 일 방향과 상기 타 방향에서 제2 서브 전원 배선의 폭은 상기 제1 서브 전원 배선의 폭보다 큰 표시 장치.
  5. 제1 항에 있어서,
    상기 기판 상에 배치되며, 상기 제1 서브 전원 배선과 상기 구동 전압 배선 아래에 배치되는 절연막을 더 구비하는 표시 장치.
  6. 제5 항에 있어서,
    상기 기판의 두께 방향에서 상기 제1 서브 전원 배선과 중첩하는 절연막의 두께는 상기 기판의 두께 방향에서 상기 구동 전압 배선과 중첩하는 절연막의 두께보다 큰 표시 장치.
  7. 제6 항에 있어서,
    상기 기판의 두께 방향에서 상기 제1 서브 전원 배선과 중첩하는 절연막의 두께와 상기 기판의 두께 방향에서 상기 구동 전압 배선과 중첩하는 절연막의 두께 사이의 차이는 700Å 내지 1200Å인 표시 장치.
  8. 제5 항에 있어서,
    상기 기판의 두께 방향에서 상기 제1 서브 전원 배선과 중첩하는 절연막의 두께는 상기 기판의 두께 방향에서 상기 제1 서브 전원 배선과 중첩하지 않고 상기 제2 서브 전원 배선과 중첩하는 절연막의 두께보다 큰 표시 장치.
  9. 제1 항에 있어서,
    상기 비표시 영역에 배치되는 표시 패드들;
    상기 비표시 영역에 배치되며, 상기 표시 패드들 중 어느 한 표시 패드에 연결되는 제1 전원 패드 배선; 및
    상기 비표시 영역에 배치되며, 상기 제1 전원 배선과 상기 제1 전원 패드 배선에 연결되는 전원 배선 브리지를 더 구비하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 전원 배선과 상기 제1 전원 패드 배선 상에 배치되는 평탄화막을 더 구비하고,
    상기 전원 배선 브리지는 상기 평탄화막 상에 배치되는 표시 장치.
  11. 제10 항에 있어서,
    상기 전원 배선 브리지는 상기 평탄화막을 관통하는 제1 전원 연결 콘택홀을 통해 상기 제1 전원 배선의 상기 제2 서브 전원 배선에 연결되는 표시 장치.
  12. 제10 항에 있어서,
    상기 제1 전원 패드 배선은,
    제1 서브 전원 패드 배선; 및
    제1 서브 전원 패드 배선 상에 배치되는 제2 서브 전원 패드 배선을 포함하며,
    상기 제2 서브 전원 패드 배선은 상기 구동 전압 배선과 동일한 물질로 이루어진 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 전원 배선과 상기 구동 전압 배선은 일 방향으로 연장되며, 상기 제1 전원 패드 배선은 일 방향과 교차하는 타 방향으로 연장되고,
    상기 일 방향과 상기 타 방향에서 제2 서브 전원 패드 배선의 폭은 상기 타 방향에서 상기 제1 서브 전원 패드 배선의 폭보다 큰 표시 장치.
  14. 제12 항에 있어서,
    상기 전원 배선 브리지는 상기 평탄화막을 관통하는 제2 전원 연결 콘택홀을 통해 상기 제1 전원 패드 배선의 상기 제2 서브 전원 패드 배선에 연결되는 표시 장치.
  15. 제10 항에 있어서,
    상기 표시 영역에 배치되는 서브 화소를 더 구비하고,
    상기 서브 화소는,
    상기 평탄화막 상에 배치되는 화소 전극;
    상기 화소 전극 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되는 공통 전극을 포함하며,
    상기 전원 배선 브리지는 상기 화소 전극과 동일한 물질로 이루어진 표시 장치.
  16. 제9 항에 있어서,
    상기 데이터 배선들 중 적어도 하나의 데이터 배선에 연결되는 디먹스 트랜지스터를 더 구비하고,
    상기 전원 배선 브리지는 상기 디먹스 트랜지스터와 중첩하는 표시 장치.
  17. 제16 항에 있어서,
    상기 비표시 영역에 배치되며, 상기 제1 전원 전압과 다른 제2 전원 전압이 인가되는 제2 전원 배선을 더 구비하는 표시 장치.
  18. 표시 영역과 비표시 영역을 포함하는 기판;
    상기 기판 상에 배치되는 절연막;
    상기 절연막 상에 배치되며, 상기 표시 영역에 배치되는 구동 전압 배선; 및
    상기 절연막 상에 배치되며, 상기 비표시 영역에 배치되는 제1 전원 배선을 구비하고,
    상기 제1 전원 배선은,
    제1 서브 전원 배선; 및
    상기 제1 서브 전원 배선 상에 배치되는 제2 서브 전원 배선을 포함하며,
    상기 기판의 두께 방향에서 상기 제1 서브 전원 배선과 중첩하는 절연막의 두께는 상기 기판의 두께 방향에서 상기 구동 전압 배선과 중첩하는 절연막의 두께보다 큰 표시 장치.
  19. 제18 항에 있어서,
    상기 기판의 두께 방향에서 상기 제1 서브 전원 배선과 중첩하는 절연막의 두께와 상기 기판의 두께 방향에서 상기 구동 전압 배선과 중첩하는 절연막의 두께 사이의 차이는 700Å 내지 1200Å인 표시 장치.
  20. 제18 항에 있어서,
    상기 기판의 두께 방향에서 상기 제1 서브 전원 배선과 중첩하는 절연막의 두께는 상기 기판의 두께 방향에서 상기 제1 서브 전원 배선과 중첩하지 않고 상기 제2 서브 전원 배선과 중첩하는 절연막의 두께보다 큰 표시 장치.
  21. 제18 항에 있어서,
    상기 제2 서브 전원 배선은 상기 구동 전압 배선과 동일한 물질로 이루어진 표시 장치.
  22. 제21 항에 있어서,
    상기 제2 서브 전원 배선은 상기 제1 서브 전원 배선과 접촉하는 표시 장치.
  23. 기판 상에 박막 트랜지스터의 액티브층, 소스 전극, 및 드레인 전극을 형성하는 단계;
    상기 액티브층, 소스 전극, 및 드레인 전극 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 상기 박막 트랜지스터의 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 절연막을 형성하고, 상기 절연막 상에 제1 서브 전원 배선을 형성하는 단계;
    상기 절연막 상에 구동 전압 배선을 형성함과 동시에, 상기 제1 서브 전원 배선 상에 제2 서브 전원 배선을 형성하는 단계; 및
    상기 구동 전압 배선과 상기 제2 서브 전원 배선 상에 평탄화막을 형성하고, 상기 평탄화막 상에 화소 전극, 발광층, 및 공통 전극을 포함하는 발광 소자를 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  24. 제23 항에 있어서,
    상기 절연막 상에 제1 서브 전원 배선을 형성하는 단계는,
    상기 절연막 상에 제1 금속층을 전면 증착하는 단계;
    상기 제1 금속층 상에 제1 포토 레지스트 패턴을 형성하는 단계;
    상기 제1 포토 레지스트 패턴에 의해 덮이지 않은 제1 금속층을 식각함과 동시에, 상기 절연막을 부분적으로 식각하는 단계; 및
    상기 제1 포토 레지스트 패턴을 제거하는 단계를 포함하는 표시 장치의 제조 방법.
  25. 제24 항에 있어서,
    상기 제1 포토 레지스트 패턴에 의해 덮이지 않은 제1 금속층을 식각함과 동시에, 상기 절연막을 부분적으로 식각하는 단계는,
    상기 절연막 중에서 700Å 내지 1200Å의 두께의 절연막을 식각하는 표시 장치의 제조 방법.
  26. 제23 항에 있어서,
    상기 절연막 상에 제1 연결 전극과 구동 전압 배선을 형성함과 동시에, 상기 제1 서브 전원 배선 상에 제2 서브 전원 배선을 형성하는 단계는,
    상기 절연막과 상기 제1 서브 전원 배선 상에 제2 금속층을 전면 증착하는 단계;
    상기 제2 금속층 상에 제2 포토 레지스트 패턴을 형성하는 단계;
    상기 제2 포토 레지스트 패턴에 의해 덮이지 않은 제2 금속층을 식각함과 동시에, 상기 절연막을 부분적으로 식각하는 단계; 및
    상기 제2 포토 레지스트 패턴을 제거하는 단계를 포함하는 표시 장치의 제조 방법.
  27. 제26 항에 있어서,
    상기 제2 포토 레지스트 패턴에 의해 덮이지 않은 제2 금속층을 식각함과 동시에, 상기 절연막을 부분적으로 식각하는 단계는
    상기 절연막 중에서 700Å 내지 1200Å의 두께의 절연막을 식각하는 표시 장치의 제조 방법.
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