KR101760676B1 - 표시 기판 및 이의 제조 방법 - Google Patents

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Abstract

표시 기판 및 표시 기판의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 표시 기판은, 표시 영역과 상기 표시 영역의 주변에 위치하는 제1 비표시 영역 및 제2 비표시 영역을 포함하는 기판과 상기 제1 비표시 영역 상에 위치하는 제1 신호 인가부와 상기 제2 비표시 영역 상에 위치하는 제2 신호 인가부와. 상기 제1 신호 인가부 상에 위치하는 제1 실(seal)라인 패턴과 상기 제2 신호 인가부 상에 위치하는 제2 실(seal)라인 패턴을 포함하는 실(seal) 라인을 포함하되, 상기 제1 신호 인가부는 게이트 배선 및 상기 게이트 배선 상에 위치하고 상기 제1 실라인 패턴의 하부에 위치하는 단차 보상부를 포함하고, 상기 제1 실라인 패턴과 상기 단차 보상부가 중첩된다.

Description

표시 기판 및 이의 제조 방법{Display substrate and fabricating method of the same}
본 발명은 표시 기판 및 이의 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display: LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display: FPD) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하여 영상을 표시하는 장치이다.
일반적으로, 액정 표시 장치는 게이트 라인들 및 데이터 라인들이 서로 교차되도록 형성되어 다수의 화소들을 정의하는 표시 기판과, 액정을 사이에 두고 표시 기판과 대향하는 대향 기판과, 표시 장치를 구동시키기 위하여 표시기판에 결합되는 구동 칩을 포함한다.
본 발명이 해결하려는 과제는, 균일한 셀 갭을 갖는 표시 기판을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 상기 표시 기판의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 기판은, 표시 영역과 상기 표시 영역의 주변에 위치하는 제1 비표시 영역 및 제2 비표시 영역을 포함하는 기판과, 상기 제1 비표시 영역 상에 위치하는 제1 신호 인가부와, 상기 제2 비표시 영역 상에 위치하는 제2 신호 인가부와, 상기 제1 신호 인가부 상에 위치하는 제1 실(seal)라인 패턴과 상기 제2 신호 인가부 상에 위치하는 제2 실(seal)라인 패턴을 포함하는 실(seal) 라인을 포함하되, 상기 제1 신호 인가부는 게이트 배선 및 상기 게이트 배선 상에 위치하고 상기 제1 실라인 패턴의 하부에 위치하는 단차 보상부를 포함하고, 상기 제1 실라인 패턴과 상기 단차 보상부가 중첩된다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 표시 기판은, 표시 영역과 상기 표시 영역의 주변에 위치하는 제1 비표시 영역 및 제2 비표시 영역을 포함하는 기판과, 상기 제1 비표시 영역 상에 위치하는 제1 신호 인가부와, 상기 제2 비표시 영역 상에 위치하는 제2 신호 인가부와, 상기 제1 신호 인가부 상에 위치하는 제1 실(seal)라인 패턴과 상기 제2 신호 인가부 상에 위치하는 제2 실(seal)라인 패턴을 포함하는 실(seal) 라인을 포함하되, 상기 제1 신호 인가부는 게이트 절연층, 상기 게이트 절연층 상에 위치하는 게이트 구동 신호 인가 배선을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 기판의 제조 방법은, 표시 영역과 상기 표시 영역의 주변에 위치하는 제1 비표시 영역 및 제2 비표시 영역을 포함하는 기판을 제공하는 단계와, 상기 제1 비표시 영역 상에 제1 신호 인가부를 형성하는 단계와, 상기 제2 비표시 영역 상에 제2 신호 인가부를 형성하는 단계와, 상기 제1 신호 인가부 상에 위치하는 제1 실(seal)라인 패턴과 상기 제2 신호 인가부 상에 위치하는 제2 실(seal)라인 패턴을 포함하는 실(seal) 라인을 형성하는 단계를 포함하되, 상기 제1 신호 인가부를 형성하는 단계는, 상기 기판 상에 게이트 배선을 형성하는 단계와, 상기 게이트 배선 상에 제1 실라인 패턴의 하부에 단차를 보상하는 단차 보상부를 형성하는 단계를 포함하고, 상기 제1 실라인 패턴과 상기 단차 보상부가 중첩된다.
상기 다른 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 표시 기판의 제조 방법은, 표시 영역과 상기 표시 영역의 주변에 위치하는 제1 비표시 영역 및 제2 비표시 영역을 포함하는 기판을 제공하는 단계와, 상기 제1 비표시 영역 상에 제1 신호 인가부를 형성하는 단계와, 상기 제2 비표시 영역 상에 제2 신호 인가부를 형성하는 단계와, 상기 제1 신호 인가부 상에 위치하는 제1 실(seal)라인 패턴과 상기 제2 신호 인가부 상에 위치하는 제2 실(seal)라인 패턴을 포함하는 실(seal) 라인을 형성하는 단계를 포함하되, 상기 제1 신호 인가부를 형성하는 단계는 게이트 절연층을 형성하는 단계와, 상기 게이트 절연층 상에 위치하는 게이트 구동 신호 인가 배선을 형성하는 단계를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 제1 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1의 ‘A’ 부분을 확대한 것을 나타낸 것이다.
도 3은 도 2의 I-I’ 선을 따라 절단한 단면도이다.
도 4는 도 2의 II-II’ 선을 따라 절단한 단면도이다.
도 5는 도 2의 III-III’ 선을 따라 절단한 단면도이다.
도 6은 제2 비표시 영역의 단면도이다.
도 7은 브릿지(bridge) 연결부의 다양한 실시예를 예시적으로 나타낸 것이다.
도 8은 도 1의 ‘A’ 부분을 확대한 것을 나타낸 것이다.
도 9는 도 8의 IV-IV’ 선을 따라 절단한 단면도이다.
도 10는 도 8의 V-V’ 선을 따라 절단한 단면도이다.
도 11는 도 8의 VI-VI’ 선을 따라 절단한 단면도이다.
도 12는 제2 비표시 영역의 단면도이다.
도 13은 본 발명의 실시예들에 의해 따라 표시 기판을 제조하는 방법을 나타낸 순서도이다.
도 14 내지 도 17은 본 발명의 제3 실시예에 따른 표시 기판의 제조 방법을 설명하기 위한 각 제조 공정 중간 단계별 단면도로써, 도 2의 VII-VII’ 선을 따라 절단한 것이다.
도 18 내지 도 21은 본 발명의 제4 실시예에 따른 표시 기판의 제조 방법을 설명하기 위한 각 제조 공정 중간 단계별 단면도로써, 도 8의 VIII-VIII’ 선을 따라 절단한 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 의한 표시 기판 및 이의 제조 방법을 설명한다.
먼저, 도 1 내지 도 7을 참조하여 본 발명의 제1 실시예에 따른 표시 기판을 설명한다. 도 1은 제1 실시예에 따른 표시 기판의 평면도이고, 도 2는 도 1의 ‘A’ 부분을 확대한 것을 나타낸 것이고, 도 3은 도 2의 I-I’ 선을 따라 절단한 단면도이고, 도 4는 도 2의 II-II’ 선을 따라 절단한 단면도이고, 도 5는 도 2의 III-III’ 선을 따라 절단한 단면도이고, 도 6은 제2 비표시 영역의 단면도이고, 도 7은 브릿지(bridge) 연결부의 다양한 실시예를 예시적으로 나타낸 것이다.
먼저, 도 1 및 도 2를 참조하면, 표시 기판(1)은 표시 영역(DA)과 상기 표시 영역(DA)의 주변에 위치하는 제1 및 제2 비표시 영역(PA1, PA2)을 포함할 수 있다. 표시 영역(DA)에는 전기 신호를 받아 화상을 구현할 수 있는 다수의 화소(미도시)가 배치될 수 있다.
한편, 제1 및 제2 비표시 영역(PA1, PA2)에는 화소에 전기 신호를 전달할 수 있도록 게이트 구동 회로부(GD)와 데이터 구동 회로부(D1, D2)가 각각 배치될 수 있다. 예를 들어, 제1 비표시 영역(PA1)에는 게이트 구동 회로부(GD)가 위치할 수 있고, 제2 비표시 영역(PA2)에는 데이터 구동 회로부(D1, D2)가 위치할 수 있다.
예를 들어, 게이트 구동 회로부(GD)에서 출력된 전기 신호가 표시 영역(DA)으로 전달될 수 있도록 제1 비표시 영역(PA1)에는 제1 신호 인가부(11)가 위치할 수 있다. 이를 위해, 게이트 구동 회로부(GD)는 제1 신호 인가부(11)와 전기적으로 연결된다.
또한, 데이터 구동 회로부(D1, D2)에서 출력된 전기 신호가 표시 영역(DA)으로 전달될 수 있도록 제2 비표시 영역(PA2)에는 제2 신호 인가부(미도시)가 위치할 수 있다. 이를 위해, 데이터 구동 회로부(D1, D2)는 제2 신호 인가부와 전기적으로 연결된다. 즉, 제2 신호 인가부는 데이터 구동 회로부(D1, D2)에서 출력된 전기 신호를 표시 영역(DA)으로 전달하는 데이터 배선(미도시)일 수 있다.
한편, 표시 기판(1)의 제1 및 제2 비표시 영역(PA1, PA2) 상에는 표시 기판(1) 실(seal) 라인(180)이 형성된다. 보다 구체적으로, 실 라인(180)은 제1 및 제2 비표시 영역(PA1, PA2) 상의 제1 및 제2 신호 인가부 상에 위치할 수 있다. 여기서, 실 라인(180)은 제1 실 라인 패턴(181) 및 제2 실 라인 패턴(182)을 포함할 수 있는데, 제1 신호 인가부(11) 상에 위치하는 것을 제1 실 라인 패턴(181)이라 제2 신호 인가부 상에 위치하는 것을 제2 실 라인 패턴(182)이라 한다.
실 라인(180)은 표시 기판(1)과 이에 대향하여 배치되는 공통 전압 기판(미도시)을 합착시킨다. 또한, 실 라인(180)은 표시 기판(1)과 공통 전압 기판 사이에 액정 주입을 위한 셀 갭(cell gap)을 형성하고 주입된 액정이 누설되는 것을 방지하는 기능을 수행한다. 실 라인(180)은 열경화성 에폭시(epoxy) 수지, 자외선(UV) 경화성 아크릴 수지 또는 이들의 혼합 수지가 포함될 수 있으나, 이에 한정되는 것은 아니다.
도 2 내지 도 5를 참조하면, 제1 신호 인가부(11)는 게이트 패드부(111) 및 게이트선(113)을 포함하는 게이트 배선(110)을 포함할 수 있다.
여기서, 게이트 패드부(111)는 제1 비표시 영역(PA1)에 위치하는 것으로, 게이트 배선(110) 중에서 게이트선(113)에 비하여 상대적으로 폭이 넓은 영역을 의미한다. 게이트 패드부(111) 상에는 게이트 구동 회로부(GD)를 포함하는 반도체 칩이 실장될 수 있다. 한편, 게이트선(113)은 제1 비표시 영역(PA1)에서 표시 영역(DA)으로 연장되어 형성된다. 게이트선(113)을 통해 게이트 구동 회로부(GD)에서 발생된 전기 신호가 표시 영역(DA)으로 전달될 수 있다.
게이트 배선(110)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 망간(Mn)과 망간 합금 등 망간 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다. 또한, 게이트 배선(110)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선(110)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 산화 아연(ZnO), ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막, 또는 구리망간(CuMn) 합금 하부막과 구리 상부막, 또는 티타늄 하부막과 구리 상부막 등을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(110)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
제1 신호 인가부(11)는 게이트 절연층(120)을 포함할 수 있다. 게이트 절연층(120)은 게이트 배선(110) 상에 위치한다.
게이트 절연층(120)은 예를 들어 산화 규소(SiOx) 또는 질화 규소(SiNx) 등으로 이루어질 수 있다. 또한, 게이트 절연층(120)은 질화규소(SiNx) 및 산화규소(SiOx)가 적층된 2중층 구조(미도시)를 가질 수 있다.
제1 신호 인가부(11)는 게이트 배선(110) 및 게이트 절연층(120) 상에 위치하는 단차 보상부(30)를 포함할 수 있다.
단차 보상부(30)는 제1 비표시 영역(PA1)의 제1 실 라인 패턴(181)과 제2 비표시 영역(PA2)의 제2 실 라인 패턴(182) 간의 단차를 보상한다. 이에 의해, 제1 비표시 영역(PA1)의 제1 실라인 패턴(181)과 제2 비표시 영역(PA2)의 제2 실라인 패턴(182) 간의 단차는 실질적으로 0이 된다. 이에 의해, 표시 기판(1)과 공통 전압 기판 간에 균일한 셀 갭(cell gap)을 형성할 수 있다. 이를 위해, 제1 실라인 패턴(181)은 단차 보상부(30) 상에 위치할 수 있다.
단차 보상부(30)는 게이트 패드부(111)와 중첩되는 제1 데이터 배선 패턴(141)과 게이트선(113)과 중첩되는 제2 데이터 배선 패턴(143)을 포함할 수 있다. 여기서, 제1 데이터 배선 패턴(141)과 제2 데이터 배선 패턴(143)은 표시 영역에 형성되고 데이터 신호를 화소로 전달하는 데이터 배선(미도시)과 동일층 상에 형성될 수 있다. 이에 따라, 제1 데이터 배선 패턴(141)과 제2 데이터 배선 패턴(143)은 데이터 배선과 동일하게, Ni, Co, Ti, Ag, Cu, Mo, Al, Be, Nb, Au, Fe, Se, Mn 또는 Ta 등으로 이루어진 단일막 또는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 Ta/Al, Ta/Al, Ni/Al, Co/Al, Mo(Mo 합금)/Cu, Mo(Mo 합금)/Cu, Ti(Ti 합금)/Cu, TiN(TiN 합금)/Cu, Ta(Ta 합금)/Cu, TiOx/Cu, Al/Nd, Mo/Nb, Mn(Mn 합금)/Cu 등과 같은 이중막 또는 Ti/Al/Ti, Ta/Al/Ta, Ti/Al/TiN, Ta/Al/TaN, Ni/Al/Ni, Co/Al/Co 등과 같은 삼중막을 들 수 있다.
한편, 게이트 패드부(111)와 중첩되는 제1 데이터 배선 패턴(141)이 게이트선(113)과 중첩되는 제2 데이터 배선 패턴(143)에 비하여 상대적으로 넓은 폭이 되도록 형성될 수 있다. 이에 의해. 제1 데이터 배선 패턴(141) 상에 게이트 구동 회로부(GD)를 포함하는 반도체 칩이 실장될 수 있다. 한편, 제2 데이터 배선 패턴(143)은 제1 데이터 배선 패턴(141)으로부터 표시 영역(DA) 방향으로 연장되어 형성될 수 있다. 또한, 제2 데이터 배선 패턴(143)과 제1 데이터 배선 패턴(141)은 서로 전기적으로 연결될 수 있다.
한편, 단차 보상부(30)는 표시 기판(1)을 형성할 때 사용되는 마스크 수에 따라 제1 데이터 배선 패턴(141)과 제2 데이터 배선 패턴(143)의 하부에 형성되는 활성층 패턴(131)을 포함할 수 있다. 즉, 활성층 패턴(131)은 게이트 패드부(111)와 제1 데이터 배선 패턴(141) 사이 및 게이트선(111)과 제2 데이터 배선 패턴(143) 사이에 위치할 수 있다.
활성층 패턴(131)은 표시 영역(1)의 각 화소에 형성되는 활성층(미도시)과 동일층 상에 형성된다. 표시 기판(1)이 예를 들어, 4-마스크 공정으로 형성될 경우, 게이트 패드부(111)와 제1 데이터 배선 패턴(141) 사이 및 게이트선(111)과 제2 데이터 배선 패턴(143) 사이에 활성층 패턴(131)이 형성될 수 있다. 반면에, 표시 기판(1)이 예를 들어, 5-마스크 공정으로 형성될 경우, 제1 데이터 배선 패턴(141) 사이 및 게이트선(113)과 제2 데이터 배선 패턴(143) 사이에 활성층 패턴(131)이 형성되지 않을 수 있다.
한편, 제1 데이터 배선 패턴(141)과 게이트 패드부(111) 사이와, 제2 데이터 배선 패턴(143)과 게이트선(113) 사이에 기생 캐패시터가 형성되지 않도록, 제1 데이터 배선 패턴(141)과 게이트 패드부(111)가 전기적으로 연결된다. 즉, 단차 보상부(30)와 게이트 배선(110)은 전기적으로 연결된다. 이에 의해, 단차 보상부(30)의 제1 데이터 배선 패턴(141)과 제2 데이터 배선 패턴(143)에는 게이트 구동 신호가 인가될 수 있고, 전기적으로 플로팅(floating)되지 않는다. 또한, 제1 데이터 배선 패턴(141) 및 제2 데이터 배선 패턴(143)과 게이트 배선(110) 사이에 캐패시터가 형성되지 아니하므로, 게이트 배선(110)을 통해 표시 영역(DA)으로 전달되는 게이트 구동 신호가 왜곡되지 않고 전달될 수 있다.
도 3 및 도 4를 참조하면, 제1 데이터 배선 패턴(141)과 게이트 패드부(111)가 전기적으로 연결되기 위하여, 제1 신호 인가부(11)는 브릿지 연결부(160)를 포함할 수 있다.
제1 데이터 배선 패턴(141)과 게이트 패드부(111)를 전기적으로 연결하기 위하여, 브릿지 연결부(160)는 제1 콘택 패턴(163), 제2 콘택 패턴(161) 및 브릿지 패드(165)를 포함할 수 있다. 여기서, 제1 콘택 패턴(163)은 게이트 패드부(111) 상에 형성되고, 제2 콘택 패턴(161)은 제1 데이터 배선 패턴(141) 상에 형성될 수 있다. 이에 의해, 제1 콘택 패턴(163)은 게이트 패드부(111)와 연결되고, 제2 콘택 패턴(161)은 제1 데이터 배선 패턴(141)과 연결된다. 한편, 제1 콘택 패턴(163)과 제2 콘택 패턴(161)을 전기적으로 연결하는 브릿지 패드(165)가 패시베이션층(150) 상에 형성된다. 이에 따라, 제1 데이터 배선 패턴(141)과 게이트 패드부(111)은 제1 콘택 패턴(163), 제2 콘택 패턴(161) 및 브릿지 패드(165)를 포함하는 브릿지 연결부(160)를 통해 전기적으로 연결된다.
한편, 브릿지 연결부(160)는 화소 전극(미도시)이 형성될 때 동시에 형성될 수 있다. 이에 의해, 브릿지 연결부(160)는 화소 전극을 형성하는 물질인 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 산화아연(ZnO)과 같은 투명 도전성 물질로 형성될 수 있다.
한편, 제1 데이터 배선 패턴(141)과 제2 데이터 배선 패턴(143)과 동일층 상에 공통 전압 인가 라인(170)이 형성될 수 있다. 공통 전압 인가 라인(170)은 제1 데이터 배선 패턴(141)과 제2 데이터 배선 패턴(143)과 동일한 물질로 동시에 형성될 수 있다. 공통 전압 인가 라인(170)은 공통 전극에 공통 전압을 인가한다.
도 5를 참조하면, 제1 실라인 패턴(181)의 하부는 게이트선(113), 게이트 절연층(120), 활성층 패턴(131)과 제2 데이터 배선 패턴(143)을 포함하는 단차 보상부(30) 및 패시베이션층(150)과 중첩된다.
한편, 도 6을 참조하면, 제2 실라인 패턴(182)의 하부는 게이트선(1100), 게이트 절연층(1200), 활성층 패턴(1300), 제1 데이터 구동 신호 인가 배선(1400) 및 패시베이션층(1500)과 중첩된다.
여기서, 기판(100)의 상면에서 제1 실라인 패턴(181)의 상면까지의 높이(h1)와 제2 실라인 패턴(182)의 상면까지의 높이(h2)는 동일한 것을 알 수 있다. 따라서, 제1 실시예에 의할 경우, 제1 비표시 영역(PA1)의 제1 실라인 패턴(181)과 제2 비표시 영역(PA2)의 제2 실라인 패턴(182) 간의 단차는 실질적으로 0이 될 수 있다. 이에 의해, 표시 기판(1)과 공통 전압 기판 간에 균일한 셀 갭(cell gap)을 형성할 수 있다.
한편, 도 7을 참조하면, 게이트 배선(110)상에 형성되는 단차 보상부(30)의 제1 데이터 배선 패턴(141) 및 제2 데이터 배선 패턴(143)은 다양한 형성으로 형성될 수 있다. 또한, 다양한 형상의 콘택홀을 형성하여 게이트 배선(110)과 제1 데이터 배선 패턴(141)을 전기적으로 연결할 수 있다. 한편, 도 7에 도시된 것은 예시적인 것에 불과한 것으로, 제1 데이터 배선 패턴(141), 제2 데이터 배선 패턴(143) 및 콘택홀의 형상이 이에 한정되는 것은 아니다.
다음으로, 도 8 내지 도 12를 참조하여, 본 발명의 제2 실시에에 따른 표시 기판을 설명한다. 도 8은 도 1의 ‘A’ 부분을 확대한 것을 나타낸 것이고, 도 9는 도 8의 IV-IV’ 선을 따라 절단한 단면도이고, 도 10는 도 8의 V-V’ 선을 따라 절단한 단면도이고, 도 11는 도 8의 VI-VI’ 선을 따라 절단한 단면도이고, 도 12는 제2 비표시 영역의 단면도이다.
먼저, 도 8 내지 도 11을 참조하면, 제2 실시예에 따른 신호 인가부(12)는 기판(200) 상에 게이트 절연층(220), 게이트 절연층(220) 상에 위치하는 게이트 구동 신호 인가 배선(241, 243)을 포함할 수 있다.
게이트 절연층(220)은 예를 들어 산화 규소(SiOx) 또는 질화 규소(SiNx) 등으로 이루어질 수 있다. 또한, 게이트 절연층(120)은 질화규소(SiNx) 및 산화규소(SiOx)가 적층된 2중층 구조(미도시)를 가질 수 있다.
게이트 구동 신호 인가 배선(241, 243)은 패드부(241)와 라인부(243)를 포함할 수 있다. 패드부(241)는 라인부(243)에 비하여 상대적으로 폭이 넓게 형성될 수 있다. 이에 의해, 패드부(241) 상에 게이트 구동 회로부(GD)를 포함하는 반도체 칩이 실장될 수 있다. 라인부(243)는 패드부(241)로부터 표시 영역(DA) 방향으로 연장되어 제1 비표시 영역(PA1) 상에 형성될 수 있다.
한편, 패드부(241) 상에는 패시베이션층(250)에 형성된 콘택홀을 채우는 콘택 도전부(261, 263)와 도전 패턴(265)을 포함하는 반도체 칩 실장부가 형성될 수 있다. 반도체 칩 실장부는 화소 전극을 형성하는 물질인 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 산화아연(ZnO)과 같은 투명 도전성 물질로 형성될 수 있다.
게이트 구동 신호 인가 배선(241, 243)은 표시 영역에 형성되고 데이터 신호를 화소로 전달하는 데이터 배선(미도시)과 동일층 상에 형성될 수 있다. 이에 따라, 게이트 구동 신호 인가 배선(241, 243)은 데이터 배선과 동일하게, Ni, Co, Ti, Ag, Cu, Mo, Al, Be, Nb, Au, Fe, Se, Mn 또는 Ta 등으로 이루어진 단일막 또는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 Ta/Al, Ta/Al, Ni/Al, Co/Al, Mo(Mo 합금)/Cu, Mo(Mo 합금)/Cu, Ti(Ti 합금)/Cu, TiN(TiN 합금)/Cu, Ta(Ta 합금)/Cu, TiOx/Cu, Al/Nd, Mo/Nb, Mn(Mn 합금)/Cu 등과 같은 이중막 또는 Ti/Al/Ti, Ta/Al/Ta, Ti/Al/TiN, Ta/Al/TaN, Ni/Al/Ni, Co/Al/Co 등과 같은 삼중막을 들 수 있다.
한편, 표시 기판(1)을 형성할 때 사용되는 마스크 수에 따라 게이트 구동 신호 인가 배선(241, 243)의 하부에 형성되는 활성층 패턴(230)을 포함할 수 있다. 즉, 활성층 패턴(230)은 게이트 절연층(220)과 게이트 구동 신호 인가 배선(241, 243) 사이에 위치할 수 있다.
활성층 패턴(230)은 표시 영역(1)의 각 화소에 형성되는 활성층(미도시)과 동일층 상에 형성된다. 표시 기판(1)이 예를 들어, 4-마스크 공정으로 형성될 경우, 게이트 절연층(220)과 게이트 구동 신호 인가 배선(241, 243) 사이에 활성층 패턴(230)이 형성될 수 있다. 반면에, 표시 기판(1)이 예를 들어, 5-마스크 공정으로 형성될 경우, 게이트 절연층(220)과 게이트 구동 신호 인가 배선(241, 243) 사이에 활성층 패턴(230)이 형성되지 않을 수 있다.
한편, 표시 영역(1)에는 각 화소에 게이트 구동 신호를 전달하는 게이트 라인(211)이 형성되어 있다. 게이트 라인(211)이 게이트 구동 신호를 전달하기 위하여, 게이트 라인(211)은 게이트 구동 신호 인가 배선(241, 243)과 전기적으로 연결된다. 보다 구체적으로 게이트 라인(211)과 게이트 구동 신호 인가 배선(241, 243)은 브릿지 패턴부(270)에 의해 전기적으로 연결된다.
브릿지 패턴부(270)는 제1 콘택 연결부(273), 제2 콘택 연결부(271) 및 도전 패드(275)를 포함할 수 있다. 여기서, 제1 콘택 연결부(273)는 게이트 라인(211) 상에 형성되고, 제2 콘택 연결부(271)는 게이트 구동 신호 인가 배선(241, 243)의 라인부(243) 상에 형성될 수 있다.
이에 의해, 제1 콘택 연결부(273) 게이트 라인(211)과 연결되고, 제2 콘택 연결부(271)는 게이트 구동 신호 인가 배선(241, 243)의 라인부(243)와 연결된다. 한편, 제1 콘택 연결부(273)와 제2 콘택 연결부(271)를 전기적으로 연결하는 도전 패드(275)가 패시베이션층(250) 상에 형성된다.
이에 따라, 게이트 구동 신호 인가 배선(241, 243)의 라인부(243)와 게이트 라인(211)은 제1 콘택 연결부(273), 제2 콘택 연결부(271) 및 도전 패드(275)를 포함하는 브릿지 패턴부(270)에 통해 전기적으로 연결된다.
한편, 브릿지 패턴부(270)는 화소 전극(미도시)이 형성될 때 동시에 형성될 수 있다. 이에 의해, 브릿지 패턴부(270)는 화소 전극을 형성하는 물질인 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 산화아연(ZnO)과 같은 투명 도전성 물질로 형성될 수 있다.
한편, 게이트 라인(211)과 동일층 상에 공통 전압 인가 라인(217)이 형성될 수 있다. 공통 전압 인가 라인(217)은 게이트 라인(211)과 동일한 물질로 동시에 형성될 수 있다. 공통 전압 인가 라인(217)은 공통 전극에 공통 전압을 인가한다.
도 10를 참조하면, 제1 실라인 패턴(281)의 하부는 게이트 절연층(220), 활성층 패턴(230)과 게이트 구동 신호 인가 배선(241, 243)중 라인부(243) 및 패시베이션층(250)과 중첩된다.
한편, 도 12를 참조하면, 제2 실라인 패턴(282)의 하부는 게이트 절연층(2200), 활성층 패턴(2300), 제2 데이터 구동 신호 인가 배선(2400) 및 패시베이션층(2500)과 중첩된다.
여기서, 기판(200)의 상면에서 제1 실라인 패턴(281)의 상면까지의 높이(h3)와 제2 실라인 패턴(282)의 상면까지의 높이(h4)는 동일한 것을 알 수 있다. 따라서, 제2 실시예에 의할 경우, 제1 비표시 영역(PA1)의 제1 실라인 패턴(281)과 제2 비표시 영역(PA2)의 제2 실라인 패턴(282) 간의 단차는 실질적으로 0이 될 수 있다. 이에 의해, 표시 기판(1)과 공통 전압 기판 간에 균일한 셀 갭(cell gap)을 형성할 수 있다.
다음으로, 도 13 내지 17을 참조하여, 본 발명의 제3 실시예에 따른 표시 기판의 제조 방법을 설명한다. 도 13은 본 발명의 실시예들에 의해 따라 표시 기판을 제조하는 방법을 나타낸 순서도이고, 도 14 내지 도 17은 본 발명의 제3 실시예에 따른 표시 기판의 제조 방법을 설명하기 위한 각 제조 공정 중간 단계별 단면도로써, 도 2의 VII-VII’ 선을 따라 절단한 것이다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
먼저, 도 13 및 도 14를 참조하면, 표시 영역(DA)과 제1 및 제2 비표시 영역(PA1, PA2)을 포함하는 기판(100)을 제공한다.
제1 비표시 영역(PA1)에 제1 신호 인가부(11)를 형성한다. 이를 위해, 기판(100) 상에 예를 들어, 몰리브덴 계열의 금속을 이용하여 화학적 기상 증착법(Chemical Vapor Deposition, CVD)으로 도전층(미도시)을 형성한다. 이후, 상기 도전층을 식각하여 게이트 패드부(111)와 게이트선(113)을 포함하는 게이트 배선(110)을 형성한다. 이후, 게이트 배선(110) 상에 예를 들어, 산화 실리콘을 이용하여 게이트 절연층(120)을 형성한다.
계속해서, 도 15를 참조하면, 도 14의 결과물 상에 게이트 패드부(111)와 중첩되는 제1 데이터 배선 패턴(141)과 게이트선(113)과 중첩되는 제2 데이터 배선 패턴(143)을 포함하는 단차 보상부(30)를 형성한다. 한편, 4-마스크에 의해 공정을 수행할 경우, 제1 데이터 배선 패턴(141)과 제2 데이터 배선 패턴(143)의 하부에 활성층 패턴(131)이 형성될 수 있다. 한편, 단차 보상부(30)의 형성과 동시에 도전층 패턴(171) 및 활성층 패턴(133)을 포함하는 공통 전압 인가 라인(170)이 형성될 수 있다.
제1 데이터 배선 패턴(141), 제2 데이터 배선 패턴(143)과 도전층 패턴(171)은 예를 들어, Ta/Al로 형성될 수 있고, 활성층 패턴(131, 133)은 비정질 실리콘(a-Si)으로 형성될 수 있다.
계속해서, 도 16을 참조하면, 도 15의 결과물 상에 예를 들어, 산화 실리콘을 사용하여 패시베이션층(150)을 형성한다. 이후, 게이트 패드부(111)와 제1 데이터 배선 패턴(141)을 노출시키는 콘택홀(151, 153)을 형성한다.
계속해서, 도 17을 참조하면, 제1 데이터 배선 패턴(141)과 게이트 패드부(111)를 전기적으로 연결하기 위한 브릿지 연결부(160)를 예를 들어, ITO(Indium Tin Oxide)를 이용하여 형성한다. 이에 의해 제1 신호 인가부(11)가 형성된다. 한편, 제1 신호 인가부(11)의 형성과 동시에 제2 비표시 영역(PA2)에는 제2 신호 인가부(미도시)가 형성될 수 있다.
계속해서, 도 5를 참조하면, 게이트선(113), 게이트 절연층(120), 활성층 패턴(131)과 제2 데이터 배선 패턴(143)을 포함하는 단차 보상부(30) 및 패시베이션층(150)과 중첩되도록 제1 비표시 영역(PA1)에 제1 실라인 패턴(181)을 형성한다. 이와 동시에 제2 비표시 영역(PA2)에도 제2 실라인 패턴(182)이 형성된다.
다음으로, 도 13 및 도 18내지 21을 참조하여, 본 발명의 제4 실시예에 따른 표시 기판의 제조 방법을 설명한다. 도 18 내지 도 21은 본 발명의 제4 실시예에 따른 표시 기판의 제조 방법을 설명하기 위한 각 제조 공정 중간 단계별 단면도로써, 도 8의 VIII-VIII’ 선을 따라 절단한 것이다. 설명의 편의상, 상기 제2 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
먼저, 도 13 및 도 18을 참조하면, 표시 영역(DA)과 제1 및 제2 비표시 영역(PA1, PA2)을 포함하는 기판(200)을 제공한다.
제1 비표시 영역(PA1)에 제1 신호 인가부(12)를 형성한다. 한편, 기판(200) 상에 예를 들어, 몰리브덴 계열의 금속을 이용하여 화학적 기상 증착법(Chemical Vapor Deposition, CVD)으로 도전층(미도시)을 형성한다. 이후, 상기 도전층을 식각하여 표시 영역(DA)에 게이트 라인(211)을 형성하고, 제1 비표시 영역(PA1)에 공통 전압 인가 라인(217)을 형성한다. 이후, 게이트 라인(211) 및 공통 전압 인가 라인(217) 상에 예를 들어, 산화 실리콘을 이용하여 게이트 절연층(220)을 형성한다.
계속해서, 도 19를 참조하면, 도 18의 결과물 상에 게이트 구동 신호 인가 배선(241, 243)을 형성한다. 한편, 4-마스크에 의해 공정을 수행할 경우, 게이트 구동 신호 인가 배선(241, 243)의 하부에 활성층 패턴(230)이 형성될 수 있다.
계속해서, 도 20을 참조하면, 도 19의 결과물 상에 예를 들어, 산화 실리콘을 사용하여 패시베이션층(250)을 형성한다. 이후, 게이트 라인(211)과 게이트 구동 신호 인가 배선(241, 243)을 노출시키는 콘택홀(251, 253, 255, 257)을 형성한다.
계속해서, 도 21을 참조하면, 게이트 라인(211)과 게이트 구동 신호 인가 배선(241, 243)을 전기적으로 연결하기 위한 브릿지 패턴부(270)를 예를 들어, ITO(Indium Tin Oxide)를 이용하여 형성한다. 이에 의해 제1 신호 인가부(12)가 형성된다. 한편, 제1 신호 인가부(12)의 형성과 동시에 제2 비표시 영역(PA2)에는 제2 신호 인가부(미도시)가 형성될 수 있다.
계속해서, 도 10을 참조하면, 게이트 절연층(220), 활성층 패턴(230)과 게이트 구동 신호 인가 배선(241, 243) 및 패시베이션층(250)과 중첩되도록 제1 비표시 영역(PA1)에 제1 실라인 패턴(281)을 형성한다. 이와 동시에 제2 비표시 영역(PA2)에도 제2 실라인 패턴(282)이 형성된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 111: 게이트 패드부
113: 게이트선 120: 게이트 절연층
131: 활성층 패턴 141: 제1 데이터 배선 패턴
143: 제2 데이터 배선 패턴 150: 패시베이션층
160: 브릿지 연결부

Claims (26)

  1. 표시 영역과 상기 표시 영역의 주변에 위치하는 제1 비표시 영역 및 제2 비표시 영역을 포함하는 기판;
    상기 제1 비표시 영역 상에 위치하는 제1 신호 인가부;
    상기 제2 비표시 영역 상에 위치하는 제2 신호 인가부; 및
    상기 제1 신호 인가부 상에 위치하는 제1 실(seal)라인 패턴과 상기 제2 신호 인가부 상에 위치하는 제2 실(seal)라인 패턴을 포함하는 실(seal) 라인을 포함하되,
    상기 제1 신호 인가부는 게이트 패드부, 상기 게이트 패드부와 동일 층에 배치되는 게이트 라인 및 상기 게이트 라인 상에 위치하고 상기 제1 실라인 패턴의 하부에 위치하는 단차 보상부를 포함하고, 상기 제1 실라인 패턴과 상기 단차 보상부가 중첩되며,
    상기 게이트 라인과 상기 단차 보상부는 서로 전기적으로 연결되는 표시 기판.
  2. 제1 항에 있어서,
    상기 제1 신호 인가부와 전기적으로 연결되고 상기 제1 비표시 영역 상에 위치하는 게이트 구동 회로부를 더 포함하는 표시 기판.
  3. 제1 항에 있어서,
    상기 제2 비표시 영역 상에 위치하는 데이터 배선을 더 포함하되,
    상기 제1 실라인 패턴 및 상기 제2 실라인 패턴은 상기 게이트 라인 및 상기 데이터 배선을 형성하는 금속 물질과 중첩되는 표시 기판.
  4. 삭제
  5. 제1 항에 있어서,
    상기 단차 보상부는 상기 게이트 패드부와 중첩되는 제1 데이터 배선 패턴과 상기 게이트 라인과 중첩되는 제2 데이터 배선 패턴을 포함하는 표시 기판.
  6. 제5 항에 있어서,
    상기 게이트 패드부와 상기 제1 데이터 배선 패턴이 서로 전기적으로 연결되는 표시 기판.
  7. 제6 항에 있어서,
    상기 게이트 패드부 상에 형성된 제1 콘택 패턴과, 상기 제1 데이터 배선 패턴 상에 형성된 제2 콘택 패턴과, 상기 제1 및 제2 콘택 패턴을 전기적으로 연결하는 브릿지 패드를 포함하는 브릿지 연결부를 더 포함하되, 상기 게이트 패드부 및 상기 제1 데이터 배선 패턴은 상기 브릿지 연결부에 의해 서로 전기적으로 연결되는 표시 기판.
  8. 제5 항에 있어서,
    상기 단차 보상부는 상기 게이트 패드부와 상기 제1 데이터 배선 패턴 사이 및 상기 게이트 라인과 상기 제2 데이터 배선 패턴 사이에 위치하는 활성층 패턴을 더 포함하는 표시 기판.
  9. 제5 항에 있어서,
    상기 제1 실라인 패턴의 하부는 상기 게이트 라인 및 상기 게이트 라인 상에 위치하는 상기 제2 데이터 배선과 중첩되는 표시 기판.
  10. 제5 항에 있어서,
    상기 제1 데이터 배선 패턴과 상기 제2 데이터 배선 패턴은 서로 전기적으로 연결되는 표시 기판.
  11. 표시 영역과 상기 표시 영역의 주변에 위치하는 제1 비표시 영역 및 제2 비표시 영역을 포함하는 기판;
    상기 제1 비표시 영역 상에 위치하는 제1 신호 인가부;
    상기 제2 비표시 영역 상에 위치하는 제2 신호 인가부; 및
    상기 제1 신호 인가부 상에 위치하는 제1 실(seal)라인 패턴과 상기 제2 신호 인가부 상에 위치하는 제2 실(seal)라인 패턴을 포함하는 실(seal) 라인을 포함하되,
    상기 제1 신호 인가부는 게이트 라인, 상기 게이트 라인 상에 위치하는 게이트 절연층, 상기 게이트 절연층 상에 위치하는 게이트 구동 신호 인가 배선을 포함하고,
    상기 게이트 구동 신호 인가 배선은 패드부 및 상기 패드부로부터 연장되고 상기 제1 비표시 영역 상에 위치하는 라인부를 포함하고,
    상기 라인부는 상기 제1 실라인 패턴과 중첩되며, 상기 게이트 라인과 전기적으로 연결되며,
    상기 패드부의 폭은 상기 라인부의 폭보다 넓은 표시 기판.
  12. 제11 항에 있어서,
    상기 제1 신호 인가부는 상기 게이트 절연층과 상기 게이트 구동 신호 인가 배선 사이에 위치하는 활성층 패턴을 더 포함하는 표시 기판.
  13. 제11 항에 있어서,
    상기 게이트 라인과 상기 게이트 구동 신호 인가 배선은 서로 다른 층에 위치하는 표시 기판.
  14. 제13 항에 있어서,
    상기 게이트 라인 상에 형성된 제1 콘택 연결부와, 상기 게이트 구동 신호 인가 배선 상에 형성된 제2 콘택 연결부와, 상기 제1 및 제2 콘택 연결부를 전기적으로 연결하는 도전 패드를 포함하는 브릿지 패턴부를 더 포함하되, 상기 게이트 라인 및 상기 게이트 구동 신호 인가 배선은 상기 브릿지 패턴부에 의해 서로 전기적으로 연결되는 표시 기판.
  15. 표시 영역과 상기 표시 영역의 주변에 위치하는 제1 비표시 영역 및 제2 비표시 영역을 포함하는 기판을 제공하는 단계;
    상기 제1 비표시 영역 상에 제1 신호 인가부를 형성하는 단계;
    상기 제2 비표시 영역 상에 제2 신호 인가부를 형성하는 단계; 및
    상기 제1 신호 인가부 상에 위치하는 제1 실(seal)라인 패턴과 상기 제2 신호 인가부 상에 위치하는 제2 실(seal)라인 패턴을 포함하는 실(seal) 라인을 형성하는 단계를 포함하되,
    상기 제1 신호 인가부를 형성하는 단계는, 상기 기판 상에 게이트 패드부 및 상기 게이트 패드부와 동일 층에 배치되는 게이트 라인을 형성하는 단계와, 상기 게이트 라인 상에 단차 보상부를 형성하는 단계를 포함하고, 상기 제1 실라인 패턴과 상기 단차 보상부가 중첩되며,
    상기 게이트 라인과 상기 단차 보상부는 서로 전기적으로 연결되는 표시 기판의 제조 방법.
  16. 제15 항에 있어서,
    상기 제1 신호 인가부와 전기적으로 연결되도록, 상기 제1 비표시 영역 상에 게이트 구동 회로부를 형성하는 단계를 더 포함하는 표시 기판의 제조 방법.
  17. 삭제
  18. 제15 항에 있어서,
    상기 단차 보상부를 형성하는 단계는 상기 게이트 패드부와 중첩되도록 제1 데이터 배선 패턴을 형성하는 단계와, 상기 게이트 라인과 중첩되도록 제2 데이터 배선 패턴을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  19. 제18 항에 있어서,
    상기 게이트 패드부와 상기 제1 데이터 배선 패턴이 서로 전기적으로 연결되는 표시 기판의 제조 방법.
  20. 제19 항에 있어서,
    상기 게이트 패드부 상에 제1 콘택 패턴을 형성하는 단계와, 상기 제1 데이터 배선 패턴 상에 제2 콘택 패턴을 형성하는 단계와, 상기 제1 및 제2 콘택 패턴을 전기적으로 연결하는 브릿지 패드를 형성하는 단계를 포함하는 브릿지 연결부를 형성하는 단계를 더 포함하되, 상기 게이트 패드부 및 상기 제1 데이터 배선 패턴은 상기 브릿지 연결부에 의해 서로 전기적으로 연결되는 표시 기판의 제조 방법.
  21. 제18 항에 있어서,
    상기 단차 보상부를 형성하는 단게는 상기 게이트 패드부와 상기 제1 데이터 배선 패턴 사이 및 상기 게이트 라인과 상기 제2 데이터 배선 패턴 사이에 위치하도록 활성층 패턴을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법.
  22. 제18 항에 있어서,
    상기 제1 실라인 패턴의 하부는 상기 게이트 라인 및 상기 게이트 라인 상에 위치하는 상기 제2 데이터 배선과 중첩되는 표시 기판의 제조 방법.
  23. 표시 영역과 상기 표시 영역의 주변에 위치하는 제1 비표시 영역 및 제2 비표시 영역을 포함하는 기판을 제공하는 단계;
    상기 제1 비표시 영역 상에 제1 신호 인가부를 형성하는 단계;
    상기 제2 비표시 영역 상에 제2 신호 인가부를 형성하는 단계; 및
    상기 제1 신호 인가부 상에 위치하는 제1 실(seal)라인 패턴과 상기 제2 신호 인가부 상에 위치하는 제2 실(seal)라인 패턴을 포함하는 실(seal) 라인을 형성하는 단계를 포함하되,
    상기 제1 신호 인가부를 형성하는 단계는 게이트 라인을 형성하는 단계, 상기 게이트 라인 상에 위치하는 게이트 절연층을 형성하는 단계와, 상기 게이트 절연층 상에 위치하는 게이트 구동 신호 인가 배선을 형성하는 단계를 포함하고,
    상기 게이트 구동 신호 인가 배선은 패드부 및 상기 패드부로부터 연장되고 상기 제1 비표시 영역 상에 위치하는 라인부를 포함하고,
    상기 라인부는 상기 제1 실라인 패턴과 중첩되며, 상기 게이트 라인과 전기적으로 연결되며,
    상기 패드부의 폭은 상기 라인부의 폭보다 넓은 표시 기판의 제조 방법.
  24. 제23 항에 있어서,
    상기 제1 신호 인가부를 형성하는 단계는 상기 게이트 절연층과 상기 게이트 구동 신호 인가 배선 사이에 위치하도록 활성층 패턴을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법.
  25. 제23 항에 있어서,
    상기 게이트 라인과 상기 게이트 구동 신호 인가 배선은 서로 다른 층에 위치하는 표시 기판의 제조 방법.
  26. 제25 항에 있어서,
    상기 게이트 라인 상에 제1 콘택 연결부를 형성하는 단계와, 상기 게이트 구동 신호 인가 배선 상에 제2 콘택 연결부를 형성하는 단계와, 상기 제1 및 제2 콘택 연결부를 전기적으로 연결하는 도전 패드를 형성하는 단계를 포함하는 브릿지 패턴부를 형성하는 단계를 더 포함하되,
    상기 게이트 라인 및 상기 게이트 구동 신호 인가 배선은 상기 브릿지 패턴부에 의해 서로 전기적으로 연결되는 표시 기판의 제조 방법.
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