KR20220086722A - 표시 장치 및 표시 장치의 제조 방법 - Google Patents

표시 장치 및 표시 장치의 제조 방법 Download PDF

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Abstract

표시 장치의 제조 방법은 기판 상에 제1 영역, 제1 영역으로부터 이격되는 제2 영역 및 제1 영역과 제2 영역 사이에 위치하는 제3 영역을 포함하는 액티브 패턴을 형성하는 단계, 액티브 패턴 상에 절연층을 형성하는 단계, 절연층에 제1 영역의 일부를 노출하는 제1 접촉 구멍, 제2 영역의 일부를 노출하는 제2 접촉 구멍 및 제3 영역을 노출하는 개구를 형성하는 단계, 실질적으로 동시에 절연층 상에 제1 및 제2 접촉 구멍들을 채우는 도전 패턴을 형성하고 제3 영역을 제거하는 단계, 그리고 도전 패턴 상에 평탄화층을 형성하는 단계를 포함할 수 있다.

Description

표시 장치 및 표시 장치의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 유기 발광 표시 장치 및 이러한 유기 발광 표시 장치의 제조 방법에 관한 것이다.
표시 장치는 영상을 표시하기 위한 광을 방출하는 복수의 화소들을 포함할 수 있다. 화소들 각각은 구동 전류를 생성하는 복수의 트랜지스터들 및 상기 구동 전류에 기초하여 발광하는 발광 소자를 포함할 수 있다.
화소들 각각의 트랜지스터들은 반도체 물질을 포함하는 액티브 패턴을 포함할 수 있다. 한편, 액티브 패턴이 서로 전기적으로 분리되는 영역들을 포함하는 경우에 표시 장치의 제조 과정 또는 사용 과정에서 유입되는 정전기에 의해 액티브 패턴이 손상될 수 있다.
본 발명의 일 목적은 제조 과정에서 표시 장치의 손상을 방지하는 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 목적은 표시 품질이 향상된 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치의 제조 방법은 기판 상에 제1 영역, 상기 제1 영역으로부터 이격되는 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이에 위치하는 제3 영역을 포함하는 액티브 패턴을 형성하는 단계, 상기 액티브 패턴 상에 절연층을 형성하는 단계, 상기 절연층에 상기 제1 영역의 일부를 노출하는 제1 접촉 구멍, 상기 제2 영역의 일부를 노출하는 제2 접촉 구멍 및 상기 제3 영역을 노출하는 개구를 형성하는 단계, 실질적으로 동시에, 상기 절연층 상에 상기 제1 및 제2 접촉 구멍들을 채우는 도전 패턴을 형성하고, 상기 제3 영역을 제거하는 단계, 그리고 상기 도전 패턴 상에 평탄화층을 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 실질적으로 동시에 상기 도전 패턴을 형성하고 상기 제3 영역을 제거하는 단계는 상기 절연층 상에 상기 제1 및 제2 접촉 구멍들 및 상기 개구를 채우는 도전층을 형성하는 단계 그리고 상기 개구를 채우는 상기 도전층의 부분 및 상기 제3 영역을 식각하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 평탄화층은 상기 제1 영역의 측면 및 상기 제2 영역의 측면에 접촉할 수 있다.
일 실시예에 있어서, 상기 표시 장치의 제조 방법은 상기 액티브 패턴을 형성하는 단계 전에 상기 기판 상에 버퍼층을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 평탄화층은 상기 버퍼층에 접촉할 수 있다.
일 실시예에 있어서, 실질적으로 동시에 상기 도전 패턴을 형성하고 상기 제3 영역을 제거하는 단계는 상기 제3 영역에 중첩하는 상기 버퍼층의 부분을 부분적으로 식각하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 접촉 구멍, 상기 제2 접촉 구멍, 및 상기 개구는 실질적으로 동시에 형성될 수 있다.
일 실시예에 있어서, 실질적으로 동시에 상기 도전 패턴을 형성하고 상기 제3 영역을 제거하는 단계 후에 상기 제1 영역과 상기 제2 영역은 물리적으로 분리될 수 있다.
일 실시예에 있어서, 상기 절연층은 상기 액티브 패턴 상에 적층되는 게이트 절연층, 제1 층간 절연층, 및 제2 층간 절연층을 포함할 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 기판 상에 배치되고 제1 영역 및 상기 제1 영역으로부터 이격되는 제2 영역을 포함하는 액티브 패턴, 상기 액티브 패턴 상에 배치되고 상기 제1 영역의 일부 및 상기 제2 영역의 일부를 각각 노출하는 제1 접촉 구멍 및 제2 접촉 구멍을 가지는 절연층, 상기 절연층 상에 배치되고 상기 제1 접촉 구멍 및 상기 제2 접촉 구멍을 통해 상기 제1 영역 및 상기 제2 영역에 각각 접촉하는 도전 패턴, 그리고 상기 도전 패턴 상에 배치되고 상기 제1 영역의 측면 및 상기 제2 영역의 측면에 접촉하는 평탄화층을 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 기판과 상기 액티브 패턴 사이에 배치되는 버퍼층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 절연층은 상기 제1 영역과 상기 제2 영역 사이 부분에 중첩하는 개구를 가질 수 있다.
일 실시예에 있어서, 상기 평탄화층은 상기 개구를 통해 상기 버퍼층에 접촉할 수 있다.
일 실시예에 있어서, 상기 버퍼층은 상기 제1 영역과 상기 제2 영역 사이 부분에 중첩하는 트렌치를 가질 수 있다.
일 실시예에 있어서, 상기 표시 장치는 구동 전류를 생성하는 구동 트랜지스터, 상기 구동 전류에 기초하여 발광하는 발광 다이오드, 상기 구동 트랜지스터의 게이트 전극에 제1 초기화 전압을 제공하는 제1 초기화 트랜지스터, 그리고 상기 발광 다이오드의 애노드 전극에 제1 초기화 전압과 다른 제2 초기화 전압을 제공하는 제2 초기화 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 영역은 상기 제1 초기화 트랜지스터의 소스 전극이고, 상기 제2 영역은 상기 제2 초기화 트랜지스터의 소스 전극일 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 초기화 전압을 전송하고 상기 제1 영역에 전기적으로 연결되는 제1 초기화 전압선 및 상기 제2 초기화 전압을 전송하고 상기 제2 영역에 전기적으로 연결되는 제2 초기화 전압선을 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 구동 전류를 생성하는 구동 트랜지스터, 상기 구동 트랜지스터의 게이트 전극에 연결되는 제1 전극 및 상기 제1 전극에 중첩하는 제2 전극을 포함하는 스토리지 커패시터, 상기 구동 전류에 기초하여 발광하는 발광 다이오드, 상기 스토리지 커패시터의 상기 제1 전극에 초기화 전압을 제공하는 초기화 트랜지스터, 그리고 상기 스토리지 커패시터의 상기 제2 전극에 기준 전압을 제공하는 기준 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 영역은 상기 초기화 트랜지스터의 드레인 전극이고, 상기 제2 영역은 상기 기준 트랜지스터의 드레인 전극일 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 초기화 전압을 전송하고 상기 제1 영역에 전기적으로 연결되는 초기화 전압선 및 상기 기준 전압을 전송하고, 상기 제2 영역에 전기적으로 연결되는 기준 전압선을 더 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치의 제조 방법에 있어서, 액티브 패턴의 제3 영역을 제거함과 실질적으로 동시에 액티브 패턴의 제1 영역 및 제2 영역에 연결되는 도전 패턴을 형성함에 따라, 표시 장치의 제조 과정에서 정전기가 유입되더라도, 정전기가 분산되어 액티브 패턴이 손상되지 않을 수 있다.
본 발명의 실시예들에 따른 표시 장치에 있어서, 서로 이격되는 액티브 패턴의 제1 영역 및 제2 영역이 도전 패턴에 연결됨에 따라, 표시 장치의 제조 과정 또는 표시 장치의 사용 과정에서 정전기가 유입되더라도, 정전기가 분산되어 액티브 패턴이 손상되지 않을 수 있다. 이에 따라, 표시 장치의 표시 품질이 향상될 수 있다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 화소를 나타내는 회로도이다.
도 3은 도 2의 화소를 나타내는 배치도이다.
도 4는 도 3의 I-I' 선을 따라 자른 표시 장치를 나타내는 단면도이다.
도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 및 도 13은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 도면들이다.
도 14는 본 발명의 일 실시예에 따른 화소를 나타내는 회로도이다.
도 15는 도 14의 화소를 나타내는 배치도이다.
도 16은 도 15의 II-II' 선을 따라 자른 표시 장치를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 표시 장치 및 표시 장치의 제조 방법을 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
이하, 도 1 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 표시 장치를 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 표시 장치(1000)는 복수의 화소들(PX)을 포함할 수 있다. 화소들(PX)은 제1 방향(DR1) 및 제1 방향(DR1)에 교차하는 제2 방향(DR2)을 따라 행렬 형태로 배열될 수 있다. 화소들(PX) 각각은 광을 방출하고, 표시 장치(1000)는 상기 광에 기초하여 영상을 표시할 수 있다.
도 2는 본 발명의 일 실시예에 따른 화소를 나타내는 회로도이다. 예를 들면, 도 2는 도 1의 표시 장치(1000)의 화소(PX)의 일 예를 나타낼 수 있다.
도 2를 참조하면, 화소(PX)는 복수의 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(CST), 및 발광 다이오드(LD)를 포함할 수 있다. 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원 전압선(ELVDD) 및 발광 다이오드(LD)의 애노드 전극에 전기적으로 연결되고, 데이터선(DATA)이 제공하는 데이터 신호에 상응하는 구동 전류를 발광 다이오드(LD)에 제공할 수 있다. 다시 말해, 제1 트랜지스터(T1)는 구동 트랜지스터일 수 있다.
제2 트랜지스터(T2)는 데이터선(DATA)과 제1 트랜지스터(T1)의 제1 전극 사이에 연결되고, 스캔선(GW)이 제공하는 스캔 신호에 응답하여 상기 데이터 신호를 제1 트랜지스터(T1)의 상기 제1 전극에 제공할 수 있다. 다시 말해, 제2 트랜지스터(T2)는 스위칭 트랜지스터일 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 게이트 전극과 제2 전극 사이에 연결되고, 상기 스캔 신호에 응답하여 제1 트랜지스터(T1)를 다이오드 연결시킴으로써 제1 트랜지스터(T1)의 문턱 전압을 보상할 수 있다. 다시 말해, 제3 트랜지스터(T3)는 보상 트랜지스터일 수 있다.
제4 트랜지스터(T4)는 제1 초기화 전압선(VINT1)과 제1 트랜지스터(T1)의 상기 게이트 전극 사이에 연결되고, 제1 초기화 제어선(GI)이 제공하는 제1 초기화 제어 신호에 응답하여 제1 초기화 전압선(VINT1)이 제공하는 제1 초기화 전압을 제1 트랜지스터(T1)의 상기 게이트 전극에 제공할 수 있다. 다시 말해, 제4 트랜지스터(T4)는 구동 초기화 트랜지스터일 수 있다.
제5 트랜지스터(T5)는 제1 전원 전압선(ELVDD)과 제1 트랜지스터(T1)의 상기 제1 전극 사이에 연결되고, 제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 상기 제2 전극과 발광 다이오드(LD)의 상기 애노드 전극 사이에 연결될 수 있다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6) 각각은 발광 제어선(EM)이 제공하는 발광 제어 신호에 응답하여 상기 구동 전류를 발광 다이오드(LD)의 상기 애노드 전극에 제공할 수 있다. 다시 말해, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6) 각각은 발광 제어 트랜지스터일 수 있다.
제7 트랜지스터(T7)는 제2 초기화 전압선(VINT2)과 발광 다이오드(LD)의 상기 애노드 전극 사이에 연결되고, 제2 초기화 제어선(GB)이 제공하는 제2 초기화 제어 신호에 응답하여 제2 초기화 전압선(VINT2)이 제공하는 제2 초기화 전압을 발광 다이오드(LD)의 상기 애노드 전극에 제공할 수 있다. 다시 말해, 제7 트랜지스터(T7)는 다이오드 초기화 트랜지스터일 수 있다. 상기 제2 초기화 전압의 전압 레벨은 상기 제1 초기화 전압의 전압 레벨과 다를 수 있다. 일 실시예에 있어서, 상기 제2 초기화 전압의 전압 레벨은 상기 제1 초기화 전압의 전압 레벨보다 낮을 수 있다.
일 실시예에 있어서, 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 각각의 상기 제1 전극 및 상기 제2 전극은 각각 소스 전극 및 드레인 전극일 수 있다. 그러나, 본 발명은 이에 한정되지 아니하고, 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 각각의 상기 제1 전극 및 상기 제2 전극은 각각 드레인 전극 및 소스 전극일 수도 있다.
스토리지 커패시터(CST)는 제1 전원 전압선(ELVDD)과 제1 트랜지스터(T1)의 상기 게이트 전극 사이에 연결될 수 있다. 스토리지 커패시터(CST)는 제1 전원 전압선(ELVDD)과 제1 트랜지스터(T1)의 상기 게이트 전극 사이의 전압을 유지할 수 있다.
발광 다이오드(LD)는 제6 트랜지스터(T6)의 제2 전극과 제2 전원 전압선(ELVSS) 사이에 연결될 수 있다. 발광 다이오드(LD)는 상기 구동 전류에 기초하여 광을 방출할 수 있다.
본 실시예에 있어서, 제4 트랜지스터(T4)에 인가되는 상기 제1 초기화 전압을 제공하는 제1 초기화 전압선(VINT1)과 제7 트랜지스터(T7) 에 인가되는 상기 제2 초기화 전압을 제공하는 제2 초기화 전압선(VINT2)이 분리됨에 따라, 제1 트랜지스터(T1)와 발광 다이오드(LD)가 서로 다른 전압들에 의해 초기화될 수 있고, 이에 따라, 화소(PX)가 저계조로 구동하는 경우에 표시 장치의 저계조 얼룩이 개선될 수 있다.
도 3은 도 2의 화소(PX)를 나타내는 배치도이다. 도 4는 도 3의 I-I' 선을 따라 자른 표시 장치(1000)를 나타내는 단면도이다.
도 2, 도 3, 및 도 4를 참조하면, 표시 장치(1000)는 기판(100), 버퍼층(101), 액티브 패턴(110), 게이트 절연층(102), 제1 도전 패턴, 제1 층간 절연층(103), 제2 도전 패턴, 제2 층간 절연층(104), 제3 도전 패턴(145), 평탄화층(105), 제1 전극(150), 화소 정의막(106), 발광층(160), 제2 전극(170), 및 봉지층(180)을 포함할 수 있다.
기판(100)은 투명한 또는 불투명한 물질로 형성될 수 있다. 예를 들면, 기판(100)은 석영 기판, 합성 석영(synthetic quartz) 기판, 불화칼슘 기판, 불소가 도핑된 석영(F-doped quartz) 기판, 소다라임(sodalime) 유리 기판, 무알칼리(non-alkali) 유리 기판 등을 포함할 수 있다. 선택적으로, 기판(100)은 연성을 갖는 투명 수지 기판을 포함할 수도 있다. 예를 들면, 상기 투명 수지 기판은 폴리이미드 기판일 수 있다.
버퍼층(101)은 기판(100) 상에 배치될 수 있다. 버퍼층(101)은 기판(100)으로부터 금속 원자들 또는 불순물들이 액티브 패턴(110)으로 확산되는 것을 방지할 수 있다. 또한, 버퍼층(101)은 액티브 패턴(110)을 형성하기 위한 결정화 공정에서 열의 전달 속도를 조절하여 실질적으로 균일한 액티브 패턴(110)을 수득하게 할 수 있다.
액티브 패턴(110)은 버퍼층(101) 상에 배치될 수 있다. 일 실시예에 있어서, 액티브 패턴(110)은 다결정 실리콘을 포함할 수 있다. 다른 실시예에 있어서, 액티브 패턴(110)은 산화물 반도체를 포함할 수도 있다. 예를 들면, 상기 산화물 반도체는 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 저마늄(Ge), 크로뮴(Cr), 타이타늄(Ti), 및 아연(Zn) 중에서 적어도 하나의 산화물을 포함할 수 있다.
액티브 패턴(110)은 제1 영역(111) 및 제2 영역(112)을 포함할 수 있다. 제2 영역(112)은 제1 영역(111)으로부터 이격될 수 있다. 다시 말해, 제1 영역(111)과 제2 영역(112)은 서로 물리적으로 분리될 수 있다.
일 실시예에 있어서, 제1 영역(111)은 제4 트랜지스터(T4)의 소스 전극이고, 제2 영역(112)은 제7 트랜지스터(T7)의 소스 전극일 수 있다. 예를 들면, 제4 트랜지스터(T4)는 N번째 행의 화소에 포함되고, 제7 트랜지스터(T7)는 N-1번째 행의 화소에 포함될 수 있다. 그러나 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 제1 영역(111)은 제4 트랜지스터(T4)의 드레인 전극이고, 제2 영역(112)은 제7 트랜지스터(T7)의 드레인 전극일 수도 있다.
버퍼층(101)은 액티브 패턴(110)의 제1 영역(111)과 제2 영역(112) 사이 부분에 중첩하는 트렌치(TCH)를 가질 수 있다. 트렌치(TCH)는 버퍼층(101)의 상면으로부터 버퍼층(101)의 하면을 향해 함몰되는 단면 형상을 가질 수 있다.
게이트 절연층(102)은 액티브 패턴(110) 상에 배치될 수 있다. 게이트 절연층(102)은 버퍼층(101) 상에서 액티브 패턴(110)을 덮고, 액티브 패턴(110)의 프로파일을 따라 실질적으로 동일한 두께를 가질 수 있다. 게이트 절연층(102)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다.
상기 제1 도전 패턴은 게이트 절연층(102) 상에 배치될 수 있다. 상기 제1 도전 패턴은 스캔선(GW), 초기화 제어선(GI(N)/GB(N-1)), 발광 제어선(EM), 및 제1 스토리지 전극(SE1)을 포함할 수 있다. 상기 제1 도전 패턴은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등으로 형성될 수 있다.
스캔선(GW)은 제1 방향(DR1)으로 연장될 수 있다. 액티브 패턴(110)은 스캔선(GW)과 함께 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 형성할 수 있다. 초기화 제어선(GI(N)/GB(N-1))은 제1 방향(DR1)으로 연장될 수 있다. 액티브 패턴(110)은 초기화 제어선(GI(N)/GB(N-1))과 함께 N번째 행의 화소에 포함되는 제4 트랜지스터(T4) 및 N-1번째 행의 화소에 포함되는 제7 트랜지스터(T7)를 형성할 수 있다.
발광 제어선(EM)은 제1 방향(DR1)으로 연장될 수 있다. 액티브 패턴(110)은 발광 제어선(EM)과 함께 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 형성할 수 있다. 제1 스토리지 전극(SE1)은 스캔선(GW)과 발광 제어선(EM) 사이에 배치될 수 있다. 액티브 패턴(110)은 제1 스토리지 전극(SE1)과 함께 제1 트랜지스터(T1)를 형성할 수 있다.
제1 층간 절연층(103)은 상기 제1 도전 패턴 상에 배치될 수 있다. 제1 층간 절연층(103)은 게이트 절연층(102) 상에서 상기 제1 도전 패턴을 덮고, 상기 제1 도전 패턴의 프로파일을 따라 실질적으로 동일한 두께를 가질 수 있다. 제1 층간 절연층(103)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다.
상기 제2 도전 패턴은 제1 층간 절연층(103) 상에 배치될 수 있다. 상기 제2 도전 패턴은 제1 가로 초기화 전압선(VINT1_V), 제2 가로 초기화 전압선(VINT2_V), 및 제2 스토리지 전극(SE2)을 포함할 수 있다. 상기 제2 도전 패턴은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등으로 형성될 수 있다.
제1 가로 초기화 전압선(VINT1_V)은 제1 방향(DR1)으로 연장될 수 있다. 제2 가로 초기화 전압선(VINT2_V)은 제1 방향(DR1)으로 연장될 수 있다. 제2 스토리지 전극(SE2)은 제1 방향(DR1)으로 연장될 수 있다. 제2 스토리지 전극(SE2)은 제1 스토리지 전극(SE1)에 중첩하고, 제1 스토리지 전극(SE1)과 함께 스토리지 커패시터(CST)를 형성할 수 있다. 제2 스토리지 전극(SE2)에는 제1 전원 전압선(ELVDD)이 전송하는 제1 전원 전압이 인가될 수 있다.
제2 층간 절연층(104)은 상기 제2 도전 패턴 상에 배치될 수 있다. 일 실시예에 있어서, 제2 층간 절연층(104)은 제1 층간 절연층(103) 상에서 상기 제2 도전 패턴을 덮고, 상기 제2 도전 패턴의 프로파일을 따라 실질적으로 동일한 두께를 가질 수도 있다. 다른 실시예에 있어서, 제2 층간 절연층(104)은 제1 층간 절연층(103) 상에서 상기 제2 도전 패턴을 충분히 덮고, 상기 제2 도전 패턴의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 제2 층간 절연층(104)은 무기 절연 물질 또는 유기 절연 물질로 형성될 수 있다.
게이트 절연층(102), 제1 층간 절연층(103), 및 제2 층간 절연층(104)은 절연층(ISL)을 형성할 수 있다. 다시 말해, 절연층(ISL)은 액티브 패턴(110) 상에 적층되는 게이트 절연층(102), 제1 층간 절연층(103), 및 제2 층간 절연층(104)을 포함할 수 있다.
절연층(ISL)은 제1 접촉 구멍(CNT1), 제2 접촉 구멍(CNT2), 및 개구(OPN)를 가질 수 있다. 제1 접촉 구멍(CNT1)은 액티브 패턴(110)의 제1 영역(111)의 일부를 노출하고, 제2 접촉 구멍(CNT2)은 액티브 패턴(110)의 제2 영역(112)의 일부를 노출할 수 있다.
개구(OPN)는 액티브 패턴(110)의 제1 영역(111)과 제2 영역(112) 사이 부분에 중첩할 수 있다. 이 경우, 개구(OPN)는 트렌치(TCH)에 중첩할 수 있다.
제3 도전 패턴(145)은 제2 층간 절연층(104) 상에 배치될 수 있다. 제3 도전 패턴(145)은 데이터선(DATA), 제1 전원 전압선(ELVDD), 제1 세로 초기화 전압선(VINT1_H), 및 제2 세로 초기화 전압선(VINT2_H)을 포함할 수 있다. 제3 도전 패턴(145)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등으로 형성될 수 있다.
데이터선(DATA)은 제2 방향(DR2)으로 연장될 수 있다. 데이터선(DATA)은 제2 층간 절연층(104), 제1 층간 절연층(103), 및 게이트 절연층(102)에 형성되는 접촉 구멍을 통해 액티브 패턴(110)에 전기적으로 연결될 수 있다.
제1 전원 전압선(ELVDD)은 제2 방향(DR2)으로 연장될 수 있다. 제1 전원 전압선(ELVDD)은 제2 층간 절연층(104), 제1 층간 절연층(103), 및 게이트 절연층(102)에 형성되는 접촉 구멍을 통해 액티브 패턴(110)에 전기적으로 연결되고, 제2 층간 절연층(104)에 형성되는 접촉 구멍을 통해 제2 스토리지 전극(SE2)에 전기적으로 연결될 수 있다.
제1 세로 초기화 전압선(VINT1_H)은 제2 방향(DR2)으로 연장될 수 있다. 제1 세로 초기화 전압선(VINT1_H)은 제2 층간 절연층(104)에 형성되는 접촉 구멍을 통해 제1 가로 초기화 전압선(VINT1_V)에 전기적으로 연결될 수 있다. 제1 가로 초기화 전압선(VINT1_V)과 제1 세로 초기화 전압선(VINT1_H)은 제1 초기화 전압선(VINT1)을 형성할 수 있다.
제2 세로 초기화 전압선(VINT2_H)은 제2 방향(DR2)으로 연장될 수 있다. 제2 세로 초기화 전압선(VINT2_H)은 제2 층간 절연층(104)에 형성되는 접촉 구멍을 통해 제2 가로 초기화 전압선(VINT2_V)에 전기적으로 연결될 수 있다. 제2 가로 초기화 전압선(VINT2_V)과 제2 세로 초기화 전압선(VINT2_H)은 제2 초기화 전압선(VINT2)을 형성할 수 있다.
제3 도전 패턴(145)은 제1 접촉 구멍(CNT1) 및 제2 접촉 구멍(CNT2)을 통해 제1 영역(111) 및 제2 영역(112)에 각각 접촉할 수 있다. 이 경우, 액티브 패턴(110)의 제1 영역(111) 및 제2 영역(112) 각각은 표시 장치(1000)의 다른 구성들에 전기적으로 연결될 수 있다. 일 실시예에 있어서, 액티브 패턴(110)의 제1 영역(111)은 제1 초기화 전압선(VINT1)에 전기적으로 연결되고, 액티브 패턴(110)의 제2 영역(112)은 제2 초기화 전압선(VINT2)에 전기적으로 연결될 수 있다.
평탄화층(105)은 제3 도전 패턴(145) 상에 배치될 수 있다. 평탄화층(105)은 제2 층간 절연층(104) 상에서 제3 도전 패턴(145)을 충분히 덮고, 제3 도전 패턴(145)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 평탄화층(105)은 포토레지스트, 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계(siloxane-based) 수지 등의 유기 절연 물질로 형성될 수 있다.
평탄화층(105)은 제1 영역(111)의 측면 및 제2 영역(112)의 측면에 접촉할 수 있다. 제1 영역(111)과 제2 영역(112)은 서로 이격되고 절연층(ISL)의 개구(OPN)는 제1 영역(111)과 제2 영역(112) 사이 부분에 중첩함에 따라, 평탄화층(105)은 제1 영역(111)의 측면 및 제2 영역(112)의 측면에 접촉할 수 있다.
일 실시예에 있어서, 평탄화층(105)은 절연층(ISL)의 개구(OPN)를 통해 버퍼층(101)에 접촉할 수 있다. 평탄화층(105)은 절연층(ISL)의 개구(OPN) 및 버퍼층(101)의 트렌치(TCH)를 채울 수 있다.
제1 전극(150)은 평탄화층(105) 상에 배치될 수 있다. 표시 장치(1000)의 발광 방식에 따라, 제1 전극(150)은 반사성을 가지는 물질 또는 투광성을 가지는 물질로 형성될 수 있다. 예를 들면, 제1 전극(150)은 알루미늄(Al), 알루미늄(Al)을 함유하는 합금, 알루미늄 질화물(AlNx), 은(Ag), 은(Ag)을 함유하는 합금, 텅스텐(W), 텅스텐 질화물(WNx), 구리(Cu), 구리(Cu)를 함유하는 합금, 니켈(Ni), 크로뮴(Cr), 크로뮴 질화물(CrNx), 몰리브데넘(Mo), 몰리브데넘(Mo)을 함유하는 합금, 타이타늄(Ti), 타이타늄 질화물(TiNx), 백금(Pt), 탄탈럼(Ta), 탄탈럼 질화물(TaNx), 네오디뮴(Nd), 스칸듐(Sc), 아연 산화물(ZnOx), 인듐 주석 산화물(ITO), 주석 산화물(SnOx), 인듐 산화물(InOx), 갈륨 산화물(GaOx), 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 일 실시예에 있어서, 제1 전극(150)은 금속막, 합금막, 금속 질화막, 도전성 금속 산화막 및/또는 투명 도전성 산화막을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.
화소 정의막(106)은 제1 전극(150) 상에 배치될 수 있다. 화소 정의막(106)은 유기 절연 물질, 무기 절연 물질 등으로 형성될 수 있다. 예를 들면, 화소 정의막(106)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물 등으로 형성될 수 있다. 일 실시예에 있어서, 화소 정의막(106)은 제1 전극(150)을 부분적으로 노출시키는 개구를 포함할 수 있다. 화소 정의막(106)의 상기 개구에 의해 표시 장치(1000)의 발광 영역과 비발광 영역이 정의될 수 있다. 예를 들면, 화소 정의막(106)의 상기 개구가 위치하는 부분이 상기 발광 영역에 해당될 수 있고, 상기 비발광 영역은 화소 정의막(106)의 상기 개구에 인접하는 부분에 해당될 수 있다.
발광층(160)은 화소 정의막(106)의 상기 개구를 통해 노출되는 제1 전극(150) 상에 배치될 수 있다. 또한, 발광층(160)은 화소 정의막(106)의 상기 개구의 측벽 상으로 연장될 수 있다. 일 실시예에 있어서, 발광층(160)은 유기 발광층, 정공 주입층, 정공 수송층, 전자 수송층, 전자 주입층 등을 포함하는 다층 구조를 가질 수 있다.
제2 전극(170)은 화소 정의막(106) 및 발광층(160) 상에 배치될 수 있다. 표시 장치(1000)의 발광 방식에 따라, 제2 전극(170)은 투광성을 가지는 물질 또는 반사성을 가지는 물질로 형성될 수 있다. 예를 들면, 제2 전극(170)은 알루미늄(Al), 알루미늄(Al)을 함유하는 합금, 알루미늄 질화물(AlNx), 은(Ag), 은(Ag)을 함유하는 합금, 텅스텐(W), 텅스텐 질화물(WNx), 구리(Cu), 구리(Cu)를 함유하는 합금, 니켈(Ni), 크로뮴(Cr), 크로뮴 질화물(CrNx), 몰리브데넘(Mo), 몰리브데넘(Mo)을 함유하는 합금, 타이타늄(Ti), 타이타늄 질화물(TiNx), 백금(Pt), 탄탈럼(Ta), 탄탈럼 질화물(TaNx), 네오디뮴(Nd), 스칸듐(Sc), 아연 산화물(ZnOx), 인듐 주석 산화물(ITO), 주석 산화물(SnOx), 인듐 산화물(InOx), 갈륨 산화물(GaOx), 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 일 실시예에 있어서, 제2 전극(170)은 금속막, 합금막, 금속 질화막, 도전성 금속 산화막 및/또는 투명 도전성 산화막을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.
제1 전극(150), 발광층(160), 및 제2 전극(170)은 발광 다이오드(LD)를 형성할 수 있다. 일 실시예에 있어서, 제1 전극(150) 및 제2 전극(170)은 각각 발광 다이오드(LD)의 애노드 전극 및 캐소드 전극일 수 있다. 그러나 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 제1 전극(150) 및 제2 전극(170)은 각각 발광 다이오드(LD)의 캐소드 전극 및 애노드 전극일 수도 있다.
봉지층(180)은 제2 전극(170) 상에 배치될 수 있다. 봉지층(180)은 외부의 습기 및 산소의 침투를 방지할 수 있다. 봉지층(180)은 서로 교번적으로 적층되는 적어도 하나의 무기 봉지층과 적어도 하나의 유기 봉지층을 포함할 수 있다. 적어도 하나의 무기 봉지층과 적어도 하나의 유기 봉지층은 서로 교번적으로 적층될 수 있다.
일 실시예에 있어서, 봉지층(180)은 제1 무기 봉지층, 유기 봉지층, 및 제2 무기 봉지층을 포함할 수 있다. 상기 제1 무기 봉지층, 상기 유기 봉지층, 및 상기 제2 무기 봉지층은 제2 전극(170) 상에 순차적으로 적층될 수 있다.
이하, 도 5 내지 도 13을 참조하여 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명한다.
도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 및 도 13은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 도면들이다. 예를 들면, 도 5 내지 도 13은 도 3 및 도 4의 표시 장치(1000)의 제조 방법을 나타낼 수 있다.
도 5 및 도 6을 참조하면, 기판(100) 상에 버퍼층(101) 및 액티브 패턴(110)을 형성할 수 있다.
먼저, 기판(100) 상에 버퍼층(101)을 형성할 수 있다. 예를 들면, 버퍼층(101)은 실리콘 화합물, 금속 산화물 등으로 형성될 수 있다.
그 다음, 버퍼층(101) 상에 액티브 패턴(110)을 형성할 수 있다. 예를 들면, 다결정 실리콘, 산화물 반도체 등을 이용하여 버퍼층(101) 상에 액티브층을 형성하고, 상기 액티브층을 패터닝하여 액티브 패턴(110)을 형성할 수 있다.
액티브 패턴(110)은 제1 영역(111), 제2 영역(112), 및 제3 영역(113)을 포함할 수 있다. 제2 영역(112)은 제1 영역(111)으로부터 이격될 수 있다. 제3 영역(113)은 제1 영역(111)과 제2 영역(112) 사이에 위치할 수 있다.
도 7 및 도 8을 참조하면, 액티브 패턴(110) 상에 절연층(ISL)을 형성할 수 있다. 액티브 패턴(110) 상에 게이트 절연층(102), 상기 제1 도전 패턴, 제1 층간 절연층(103), 상기 제2 도전 패턴, 및 제2 층간 절연층(104)을 순차적으로 형성할 수 있다. 절연층(ISL)은 액티브 패턴(110) 상에 적층되는 게이트 절연층(102), 제1 층간 절연층(103), 및 제2 층간 절연층(104)을 포함할 수 있다.
도 9를 참조하면, 절연층(ISL)에 제1 접촉 구멍(CNT1), 제2 접촉 구멍(CNT2), 및 개구(OPN)를 형성할 수 있다. 제1 접촉 구멍(CNT1)은 액티브 패턴(110)의 제1 영역(111)의 일부를 노출하고, 제2 접촉 구멍(CNT2)은 액티브 패턴(110)의 제2 영역(112)의 일부를 노출할 수 있다. 개구(OPN)는 액티브 패턴(110)의 제3 영역(113)을 노출할 수 있다.
일 실시예에 있어서, 제1 접촉 구멍(CNT1), 제2 접촉 구멍(CNT2), 및 개구(OPN)는 실질적으로 동시에 형성될 수 있다. 예를 들면, 하나의 포토 마스크를 이용하는 한 번의 포토 공정을 통해 제1 접촉 구멍(CNT1), 제2 접촉 구멍(CNT2), 및 개구(OPN)는 실질적으로 동시에 형성될 수 있다.
도 10을 참조하면, 절연층(ISL) 상에 도전층(140)을 형성할 수 있다. 도전층(140)은 제1 접촉 구멍(CNT1), 제2 접촉 구멍(CNT2), 및 개구(OPN)를 채울 수 있다. 이에 따라, 도전층(140)은 제1 접촉 구멍(CNT1), 제2 접촉 구멍(CNT2), 및 개구(OPN)를 통해 액티브 패턴(110)의 제1 영역(111), 제2 영역(112), 및 제3 영역(113)에 각각 접촉할 수 있다.
도 11 및 도 12를 참조하면, 도전층(140)을 패터닝하여 제3 도전 패턴(145)을 형성하고, 액티브 패턴(110)의 제3 영역(113)을 제거할 수 있다.
제3 도전 패턴(145)을 형성하기 위하여 식각 물질을 이용하여 절연층(ISL)의 개구(OPN)를 채우는 도전층(140)의 부분을 식각할 수 있다. 이에 따라, 절연층(ISL)의 개구(OPN)를 채우는 도전층(140)의 상기 부분이 제거되어 액티브 패턴(110)의 제3 영역(113)이 노출될 수 있다.
제3 도전 패턴(145)을 형성하는 과정에서 상기 식각 물질을 이용하여 액티브 패턴(110)의 제3 영역(113)을 식각할 수 있다. 이에 따라, 액티브 패턴(110)의 제3 영역(113)이 제거되어 액티브 패턴(110)의 제1 영역(111)과 제2 영역(112)이 물리적으로 분리될 수 있다. 이 경우, 제1 영역(111)의 측면 및 제2 영역(112)의 측면이 노출될 수 있다. 또한, 액티브 패턴(110)의 제3 영역(113)에 중첩하는 버퍼층(101)의 부분이 노출될 수 있다. 따라서, 실질적으로 동시에, 제3 도전 패턴(145)이 형성되고, 액티브 패턴(110)의 제3 영역(113)이 제거될 수 있다.
일 실시예에 있어서, 액티브 패턴(110)의 제3 영역(113)이 제거하는 과정에서, 상기 식각 물질을 이용하여 액티브 패턴(110)의 제3 영역(113)에 중첩하는 버퍼층(101)의 상기 부분을 부분적으로 식각할 수 있다. 이에 따라, 액티브 패턴(110)의 제3 영역(113)에 중첩하는 버퍼층(101)의 상기 부분에는 트렌치(TCH)가 형성될 수 있다. 한편, 도 12에는 도시되지 않았으나, 액티브 패턴(110)의 제3 영역(113)을 식각 및 버퍼층(101)의 상기 부분을 부분적으로 식각하는 과정에서 도전층(140)의 패터닝에 의해 노출된 절연층(ISL)의 부분이 부분적으로 식각될 수도 있다.
도 13을 참조하면, 제3 도전 패턴(145) 상에 평탄화층(105)을 형성할 수 있다.
일 실시예에 있어서, 평탄화층(105)은 제1 영역(111)의 측면 및 제2 영역(112)의 측면에 접촉할 수 있다. 액티브 패턴(110)의 제1 영역(111)과 제2 영역(112)은 서로 이격되고, 절연층(ISL)의 개구(OPN)는 제1 영역(111)과 제2 영역(112) 사이 부분에 중첩하며, 액티브 패턴(110)의 제3 영역(113)이 제거됨에 따라, 평탄화층(105)은 제1 영역(111)의 측면 및 제2 영역(112)의 측면에 접촉할 수 있다.
일 실시예에 있어서, 평탄화층(105)은 버퍼층(101)에 접촉할 수 있다. 평탄화층(105)은 절연층(ISL)의 개구(OPN) 및 액티브 패턴(110)의 제1 영역(111)과 제2 영역(112) 사이 부분을 통해 버퍼층(101)의 트렌치(TCH)에 접촉할 수 있다.
본 발명의 비교예에 따른 표시 장치의 제조 방법에 있어서, 액티브 패턴의 제1 영역과 제2 영역 사이에 제3 영역이 형성되지 않을 수 있다. 이 경우, 상기 액티브 패턴 및 절연층의 형성 과정에서 상기 액티브 패턴의 상기 제1 영역 및 상기 제2 영역이 분리됨에 따라, 상기 액티브 패턴의 상기 제1 영역 및 상기 제2 영역이 외부로부터 유입되는 정전기에 취약할 수 있다.
그러나 본 발명의 실시예에 따른 표시 장치(1000)의 제조 방법에 있어서, 액티브 패턴(110)의 제1 영역(111)과 제2 영역(112) 사이에 제3 영역(113)이 형성될 수 있다. 이 경우, 액티브 패턴(110) 및 절연층(ISL)의 형성 과정에서 액티브 패턴(110)의 제1 영역(111)과 제2 영역(112)이 제3 영역(113)을 통해 물리적으로 연결됨에 따라, 액티브 패턴(110)이 외부로부터 유입되는 정전기에 강건할 수 있다. 또한, 실질적으로 동시에 제3 도전 패턴(145)이 형성되고, 액티브 패턴(110)의 제3 영역(113)이 제거됨에 따라, 액티브 패턴(110)의 제1 영역(111) 및 제2 영역(112) 각각이 제3 도전 패턴(145)을 통해 표시 장치(1000)의 다른 구성들에 전기적으로 연결되고, 액티브 패턴(110)의 제1 영역(111) 및 제2 영역(112)이 외부로부터 유입되는 정전기에 강건할 수 있다.
이하, 도 14 및 도 15를 참조하여 본 발명의 일 실시예에 따른 표시 장치를 설명한다.
도 14는 본 발명의 일 실시예에 따른 화소를 나타내는 회로도이다. 예를 들면, 도 14는 도 1의 표시 장치(1000)의 화소(PX)의 다른 예를 나타낼 수 있다.
도 14를 참조하면, 화소(PX)는 복수의 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8, T9), 스토리지 커패시터(CST), 홀드 커패시터(CHD), 및 발광 다이오드(LD)를 포함할 수 있다. 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8, T9)은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 및 제9 트랜지스터(T9)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원 전압선(ELVDD)과 발광 다이오드(LD)의 애노드 전극 사이에 전기적으로 연결되고, 제1 트랜지스터(T1)의 게이트 전극은 스토리지 커패시터(CST)의 제1 전극에 연결될 수 있다. 제1 트랜지스터(T1)는 데이터선(DATA)이 제공하는 데이터 신호에 상응하는 구동 전류를 발광 다이오드(LD)에 제공할 수 있다. 다시 말해, 제1 트랜지스터(T1)는 구동 트랜지스터일 수 있다.
제2 트랜지스터(T2)는 데이터선(DATA)과 스토리지 커패시터(CST)의 제2 전극 사이에 연결되고, 스캔선(GW)이 제공하는 스캔 신호에 응답하여 상기 데이터 신호를 스토리지 커패시터(CST)의 상기 제2 전극에 제공할 수 있다. 다시 말해, 제2 트랜지스터(T2)는 스위칭 트랜지스터일 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 게이트 전극과 제2 전극 사이에 연결되고, 보상 제어선(GC)이 제공하는 보상 제어 신호에 응답하여 제1 트랜지스터(T1)를 다이오드 연결시킴으로써 제1 트랜지스터(T1)의 문턱 전압을 보상할 수 있다. 다시 말해, 제3 트랜지스터(T3)는 보상 트랜지스터일 수 있다.
스토리지 커패시터(CST)는 제1 트랜지스터(T1)의 상기 게이트 전극과 제2 트랜지스터(T2)의 제2 전극 사이에 연결될 수 있다. 스토리지 커패시터(CST)는 제1 트랜지스터(T1)의 상기 게이트 전극과 제2 트랜지스터(T2)의 상기 제2 전극 사이의 전압을 유지할 수 있다.
제4 트랜지스터(T4)는 초기화 전압선(VINT)과 스토리지 커패시터(CST)의 상기 제1 전극 사이에 연결되고, 제1 초기화 제어선(GI)이 제공하는 제1 초기화 제어 신호에 응답하여 초기화 전압선(VINT)이 제공하는 초기화 전압을 제1 트랜지스터(T1)의 상기 게이트 전극에 제공할 수 있다. 다시 말해, 제4 트랜지스터(T4)는 구동 초기화 트랜지스터일 수 있다.
제5 트랜지스터(T5)는 기준 전압선(VREF)과 스토리지 커패시터(CST)의 상기 제2 전극 사이에 연결되고, 상기 보상 제어 신호에 응답하여 기준 전압선(VREF)이 제공하는 기준 전압을 스토리지 커패시터(CST)의 상기 제2 전극에 제공할 수 있다. 다시 말해, 제5 트랜지스터(T5)는 기준 트랜지스터일 수 있다.
제9 트랜지스터(T9)는 제1 전원 전압선(ELVDD)과 제1 트랜지스터(T1)의 상기 제1 전극 사이에 연결되고, 제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 상기 제2 전극과 발광 다이오드(LD)의 상기 애노드 전극 사이에 연결될 수 있다. 제9 트랜지스터(T9) 및 제6 트랜지스터(T6)는 제1 발광 제어선(EM1)이 제공하는 제1 발광 제어 신호 및 제2 발광 제어선(EM2)이 제공하는 제2 발광 제어 신호에 각각 응답하여 상기 구동 전류를 발광 다이오드(LD)의 상기 애노드 전극에 제공할 수 있다. 다시 말해, 제9 트랜지스터(T9) 및 제6 트랜지스터(T6) 각각은 발광 제어 트랜지스터일 수 있다. 일 실시예에 있어서, 상기 제1 발광 제어 신호와 상기 제2 발광 제어 신호는 신호 파형이 실질적으로 같고, 신호 타이밍이 서로 다를 수 있다.
제7 트랜지스터(T7)는 초기화 전압선(VINT)과 발광 다이오드(LD)의 상기 애노드 전극 사이에 연결되고, 제2 초기화 제어선(GB2)이 제공하는 제2 초기화 제어 신호에 응답하여 상기 초기화 전압을 발광 다이오드(LD)의 상기 애노드 전극에 제공할 수 있다. 다시 말해, 제7 트랜지스터(T7)는 다이오드 초기화 트랜지스터일 수 있다.
제8 트랜지스터(T8)는 바이어스 전압선(VBIAS)과 제1 트랜지스터(T1)의 상기 제1 전극 사이에 연결되고, 제3 초기화 제어선(GB3)이 제공하는 제3 초기화 제어 신호에 응답하여 바이어스 전압선(VBIAS)이 제공하는 바이어스 전압을 제1 트랜지스터(T1)의 상기 제1 전극에 제공할 수 있다. 일 실시예에 있어서, 상기 제3 초기화 제어 신호는 상기 제2 초기화 제어 신호와 같을 수 있다.
일 실시예에 있어서, 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8, T9) 각각의 상기 제1 전극 및 상기 제2 전극은 각각 소스 전극 및 드레인 전극일 수 있다. 그러나, 본 발명은 이에 한정되지 아니하고, 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8, T9) 각각의 상기 제1 전극 및 상기 제2 전극은 각각 드레인 전극 및 소스 전극일 수도 있다.
홀드 커패시터(CHD)는 제1 전원 전압선(ELVDD)과 스토리지 커패시터(CST)의 상기 제2 전극 사이에 연결될 수 있다. 제1 전원 전압선(ELVDD)과 스토리지 커패시터(CST)의 상기 제2 전극 사이의 전압을 유지할 수 있다.
발광 다이오드(LD)는 제6 트랜지스터(T6)의 제2 전극과 제2 전원 전압선(ELVSS) 사이에 연결될 수 있다. 발광 다이오드(LD)는 상기 구동 전류에 기초하여 광을 방출할 수 있다.
본 실시예에 있어서, 제2 트랜지스터(T2)를 제어하는 상기 스캔 신호를 제공하는 스캔선(GW)과 제3 트랜지스터(T3)를 제어하는 상기 보상 제어 신호를 제공하는 보상 제어선(GC)이 분리됨에 따라, 고 주파수 모드에서 제3 트랜지스터(T3)에 의한 제1 트랜지스터(T1)의 문턱 전압 보상 시간을 충분히 확보할 수 있고, 이에 따라, 저 주파수 모드 및 고 주파수 모드를 포함하는 가변 주파수 모드로 화소(PX)가 구동될 수 있다.
도 15는 도 14의 화소(PX)를 나타내는 배치도이다. 도 16은 도 15의 II-II' 선을 따라 자른 표시 장치(1000)를 나타내는 단면도이다.
도 14, 도 15, 및 도 16을 참조하면, 표시 장치(1000)는 기판(100), 버퍼층(101), 액티브 패턴(110), 게이트 절연층(102), 제1 도전 패턴, 제1 층간 절연층(103), 제2 도전 패턴, 제2 층간 절연층(104), 제3 도전 패턴(145), 제1 평탄화층(105), 제4 도전 패턴(190), 제2 평탄화층(107), 제1 전극(150), 화소 정의막(106), 발광층(160), 제2 전극(170), 및 봉지층(180)을 포함할 수 있다. 도 14, 도 15, 및 도 16을 참조하여 설명하는 표시 장치(1000)에 있어서, 도 2, 도 3, 및 도 4를 참조하여 설명한 표시 장치(1000)와 실질적으로 동일하거나 유사한 구성들에 대한 설명은 생략한다.
일 실시예에 있어서, 액티브 패턴(110)의 제1 영역(111)은 제4 트랜지스터(T4)의 드레인 전극이고, 액티브 패턴(110)의 제2 영역(112)은 제5 트랜지스터(T5)의 드레인 전극일 수 있다. 그러나 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 액티브 패턴(110)의 제1 영역(111)은 제4 트랜지스터(T4)의 소스 전극이고, 액티브 패턴(110)의 제2 영역(112)은 제5 트랜지스터(T5)의 소스 전극일 수도 있다.
상기 제1 도전 패턴은 제1 내지 제9 게이트 전극들 및 제1 홀드 전극을 포함할 수 있다. 액티브 패턴(110)은 상기 제1 내지 제9 게이트 전극들과 함께 제1 내지 제9 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8, T9)을 형성할 수 있다.
상기 제2 도전 패턴은 스토리지 전극 및 제2 홀드 전극을 포함할 수 있다. 상기 스토리지 전극은 상기 제1 게이트 전극에 중첩하고, 상기 제1 게이트 전극과 함께 스토리지 커패시터(CST)를 형성할 수 있다. 예를 들면, 상기 제1 게이트 전극 및 상기 스토리지 전극은 각각 스토리지 커패시터(CST)의 상기 제1 전극 및 상기 제2 전극일 수 있다. 상기 제2 홀드 전극은 상기 제1 홀드 전극에 중첩하고, 상기 제1 홀드 전극과 함께 홀드 커패시터(CHD)를 형성할 수 있다.
제3 도전 패턴(145)은 스캔선(GW), 보상 제어선(GC), 제1 초기화 제어선(GI), 초기화 전압선(VINT), 기준 전압선(VREF), 제1 발광 제어선(EM1), 제2 발광 제어선(EM2), 제2 초기화 제어선(GB), 및 바이어스 전압선(VBIAS)을 포함할 수 있다.
스캔선(GW)은 제1 방향(DR1)으로 연장될 수 있다. 스캔선(GW)은 제2 층간 절연층(104) 및 제1 층간 절연층(103)에 형성되는 접촉 구멍을 통해 상기 제2 게이트 전극에 전기적으로 연결될 수 있다.
보상 제어선(GC)은 제1 방향(DR1)으로 연장될 수 있다. 보상 제어선(GC)은 제2 층간 절연층(104) 및 제1 층간 절연층(103)에 형성되는 접촉 구멍들을 통해 상기 제3 및 제5 게이트 전극들에 각각 전기적으로 연결될 수 있다.
제1 초기화 제어선(GI)은 제1 방향(DR1)으로 연장될 수 있다. 제1 초기화 제어선(GI)은 제2 층간 절연층(104) 및 제1 층간 절연층(103)에 형성되는 접촉 구멍을 통해 상기 제4 게이트 전극에 전기적으로 연결될 수 있다.
초기화 전압선(VINT)은 제1 방향(DR1)으로 연장될 수 있다. 초기화 전압선(VINT)은 제2 층간 절연층(104), 제1 층간 절연층(103), 및 게이트 절연층(102)에 형성되는 접촉 구멍을 통해 액티브 패턴(110)에 전기적으로 연결될 수 있다.
가로 기준 전압선(VREF1)은 제1 방향(DR1)으로 연장될 수 있다. 가로 기준 전압선(VREF1)은 제2 층간 절연층(104), 제1 층간 절연층(103), 및 게이트 절연층(102)에 형성되는 접촉 구멍을 통해 액티브 패턴(110)에 전기적으로 연결될 수 있다.
제1 발광 제어선(EM1)은 제1 방향(DR1)으로 연장될 수 있다. 제1 발광 제어선(EM1)은 제2 층간 절연층(104) 및 제1 층간 절연층(103)에 형성되는 접촉 구멍을 통해 상기 제9 게이트 전극에 전기적으로 연결될 수 있다.
제2 발광 제어선(EM2)은 제1 방향(DR1)으로 연장될 수 있다. 제2 발광 제어선(EM2)은 제2 층간 절연층(104) 및 제1 층간 절연층(103)에 형성되는 접촉 구멍을 통해 상기 제6 게이트 전극에 전기적으로 연결될 수 있다.
제2 초기화 제어선(GB)은 제1 방향(DR1)으로 연장될 수 있다. 제2 초기화 제어선(GB)은 제2 층간 절연층(104) 및 제1 층간 절연층(103)에 형성되는 접촉 구멍들을 통해 상기 제7 및 제8 게이트 전극들에 각각 전기적으로 연결될 수 있다.
바이어스 전압선(VBIAS)은 제1 방향(DR1)으로 연장될 수 있다. 바이어스 전압선(VBIAS)은 제2 층간 절연층(104), 제1 층간 절연층(103), 및 게이트 절연층(102)에 형성되는 접촉 구멍을 통해 액티브 패턴(110)에 전기적으로 연결될 수 있다.
제3 도전 패턴(145)은 제1 접촉 구멍(CNT1) 및 제2 접촉 구멍(CNT2)을 통해 제1 영역(111) 및 제2 영역(112)에 각각 접촉할 수 있다. 이 경우, 액티브 패턴(110)의 제1 영역(111) 및 제2 영역(112) 각각은 표시 장치(1000)의 다른 구성들에 전기적으로 연결될 수 있다. 일 실시예에 있어서, 액티브 패턴(110)의 제1 영역(111)은 초기화 전압선(VINT)에 전기적으로 연결되고, 액티브 패턴(110)의 제2 영역(112)은 가로 기준 전압선(VREF1)에 전기적으로 연결될 수 있다.
제4 도전 패턴(190)은 제1 평탄화층(105) 상에 배치될 수 있다. 제4 도전 패턴(190)은 데이터선(DATA), 제1 전원 전압선(ELVDD), 및 세로 기준 전압선(VREF2)을 포함할 수 있다. 제4 도전 패턴(190)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등으로 형성될 수 있다.
데이터선(DATA)은 제2 방향(DR2)으로 연장될 수 있다. 데이터선(DATA)은 제1 평탄화층(105), 제2 층간 절연층(104), 제1 층간 절연층(103), 및 게이트 절연층(102)에 형성되는 접촉 구멍을 통해 액티브 패턴(110)에 전기적으로 연결될 수 있다.
제1 전원 전압선(ELVDD)은 제2 방향(DR2)으로 연장될 수 있다. 제1 전원 전압선(ELVDD)은 제1 평탄화층(105)에 형성되는 접촉 구멍을 통해 제3 도전 패턴(145)에 전기적으로 연결될 수 있다.
세로 기준 전압선(VREF2)은 제2 방향(DR2)으로 연장될 수 있다. 세로 기준 전압선(VREF2)은 제1 평탄화층(105)에 형성되는 접촉 구멍을 통해 가로 기준 전압선(VREF1)에 전기적으로 연결될 수 있다. 가로 기준 전압선(VREF1)과 세로 기준 전압선(VREF2)은 기준 전압선(VREF)을 형성할 수 있다.
제2 평탄화층(107)은 제4 도전 패턴(190)과 제1 전극(150) 사이에 배치될 수 있다. 제2 평탄화층(107)은 제1 평탄화층(105) 상에서 제4 도전 패턴(190)을 충분히 덮고, 제4 도전 패턴(190)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 제2 평탄화층(107)은 포토레지스트, 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계(siloxane-based) 수지 등의 유기 절연 물질로 형성될 수 있다.
본 실시예에 있어서, 도 15를 참조하여, 액티브 패턴(110)의 제1 영역(111)은 제4 트랜지스터(T4)의 드레인 전극이고, 액티브 패턴(110)의 제2 영역(112)은 제5 트랜지스터(T5)의 드레인 전극인 것으로 설명하였으나, 본 발명은 이에 한정되지 아니한다. 다른 실시예에 있어서, 액티브 패턴(110)의 제1 영역(112)은 제1 트랜지스터(T1)의 드레인 전극이고, 액티브 패턴(110)의 제2 영역(112)은 제2 트랜지스터(T2)의 드레인 전극일 수도 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등에 포함되는 표시 장치에 적용될 수 있다.
이상, 본 발명의 예시적인 실시예들에 따른 표시 장치 및 표시 장치의 제조 방법에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
100: 기판 101: 버퍼층
102: 게이트 절연층 103: 제1 층간 절연층
104: 제2 층간 절연층 105: 평탄화층
110: 액티브 패턴 111: 제1 영역
112: 제2 영역 113: 제3 영역
140: 도전층 145: 제3 도전 패턴
ISL: 절연층

Claims (20)

  1. 기판 상에 제1 영역, 상기 제1 영역으로부터 이격되는 제2 영역, 및 상기 제1 영역과 상기 제2 영역 사이에 위치하는 제3 영역을 포함하는 액티브 패턴을 형성하는 단계;
    상기 액티브 패턴 상에 절연층을 형성하는 단계;
    상기 절연층에 상기 제1 영역의 일부를 노출하는 제1 접촉 구멍, 상기 제2 영역의 일부를 노출하는 제2 접촉 구멍, 및 상기 제3 영역을 노출하는 개구를 형성하는 단계;
    실질적으로 동시에, 상기 절연층 상에 상기 제1 및 제2 접촉 구멍들을 채우는 도전 패턴을 형성하고, 상기 제3 영역을 제거하는 단계; 및
    상기 도전 패턴 상에 평탄화층을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  2. 제1 항에 있어서,
    실질적으로 동시에 상기 도전 패턴을 형성하고 상기 제3 영역을 제거하는 단계는,
    상기 절연층 상에 상기 제1 및 제2 접촉 구멍들 및 상기 개구를 채우는 도전층을 형성하는 단계; 및
    상기 개구를 채우는 상기 도전층의 부분 및 상기 제3 영역을 식각하는 단계를 포함하는, 표시 장치의 제조 방법.
  3. 제1 항에 있어서,
    상기 평탄화층은 상기 제1 영역의 측면 및 상기 제2 영역의 측면에 접촉하는, 표시 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 액티브 패턴을 형성하는 단계 전에 상기 기판 상에 버퍼층을 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  5. 제4 항에 있어서,
    상기 평탄화층은 상기 버퍼층에 접촉하는, 표시 장치의 제조 방법.
  6. 제4 항에 있어서,
    실질적으로 동시에 상기 도전 패턴을 형성하고 상기 제3 영역을 제거하는 단계는 상기 제3 영역에 중첩하는 상기 버퍼층의 부분을 부분적으로 식각하는 단계를 포함하는, 표시 장치의 제조 방법.
  7. 제1 항에 있어서,
    상기 제1 접촉 구멍, 상기 제2 접촉 구멍, 및 상기 개구는 실질적으로 동시에 형성되는, 표시 장치의 제조 방법.
  8. 제1 항에 있어서,
    실질적으로 동시에 상기 도전 패턴을 형성하고 상기 제3 영역을 제거하는 단계 후에 상기 제1 영역과 상기 제2 영역은 물리적으로 분리되는, 표시 장치의 제조 방법.
  9. 제1 항에 있어서,
    상기 절연층은 상기 액티브 패턴 상에 적층되는 게이트 절연층, 제1 층간 절연층, 및 제2 층간 절연층을 포함하는, 표시 장치의 제조 방법.
  10. 기판 상에 배치되고, 제1 영역 및 상기 제1 영역으로부터 이격되는 제2 영역을 포함하는 액티브 패턴;
    상기 액티브 패턴 상에 배치되고, 상기 제1 영역의 일부 및 상기 제2 영역의 일부를 각각 노출하는 제1 접촉 구멍 및 제2 접촉 구멍을 가지는 절연층;
    상기 절연층 상에 배치되고, 상기 제1 접촉 구멍 및 상기 제2 접촉 구멍을 통해 상기 제1 영역 및 상기 제2 영역에 각각 접촉하는 도전 패턴; 및
    상기 도전 패턴 상에 배치되고, 상기 제1 영역의 측면 및 상기 제2 영역의 측면에 접촉하는 평탄화층을 포함하는, 표시 장치.
  11. 제10 항에 있어서,
    상기 기판과 상기 액티브 패턴 사이에 배치되는 버퍼층을 더 포함하는, 표시 장치.
  12. 제11 항에 있어서,
    상기 절연층은 상기 제1 영역과 상기 제2 영역 사이 부분에 중첩하는 개구를 가지는, 표시 장치.
  13. 제12 항에 있어서,
    상기 평탄화층은 상기 개구를 통해 상기 버퍼층에 접촉하는, 표시 장치.
  14. 제11 항에 있어서,
    상기 버퍼층은 상기 제1 영역과 상기 제2 영역 사이 부분에 중첩하는 트렌치를 가지는, 표시 장치.
  15. 제10 항에 있어서,
    구동 전류를 생성하는 구동 트랜지스터;
    상기 구동 전류에 기초하여 발광하는 발광 다이오드;
    상기 구동 트랜지스터의 게이트 전극에 제1 초기화 전압을 제공하는 제1 초기화 트랜지스터; 및
    상기 발광 다이오드의 애노드 전극에 제1 초기화 전압과 다른 제2 초기화 전압을 제공하는 제2 초기화 트랜지스터를 더 포함하는, 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 영역은 상기 제1 초기화 트랜지스터의 소스 전극이고,
    상기 제2 영역은 상기 제2 초기화 트랜지스터의 소스 전극인, 표시 장치.
  17. 제15 항에 있어서,
    상기 제1 초기화 전압을 전송하고, 상기 제1 영역에 전기적으로 연결되는 제1 초기화 전압선; 및
    상기 제2 초기화 전압을 전송하고, 상기 제2 영역에 전기적으로 연결되는 제2 초기화 전압선을 더 포함하는, 표시 장치.
  18. 제10 항에 있어서,
    구동 전류를 생성하는 구동 트랜지스터;
    상기 구동 트랜지스터의 게이트 전극에 연결되는 제1 전극 및 상기 제1 전극에 중첩하는 제2 전극을 포함하는 스토리지 커패시터;
    상기 구동 전류에 기초하여 발광하는 발광 다이오드;
    상기 스토리지 커패시터의 상기 제1 전극에 초기화 전압을 제공하는 초기화 트랜지스터; 및
    상기 스토리지 커패시터의 상기 제2 전극에 기준 전압을 제공하는 기준 트랜지스터를 더 포함하는, 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 영역은 상기 초기화 트랜지스터의 드레인 전극이고,
    상기 제2 영역은 상기 기준 트랜지스터의 드레인 전극인, 표시 장치.
  20. 제18 항에 있어서,
    상기 초기화 전압을 전송하고, 상기 제1 영역에 전기적으로 연결되는 초기화 전압선; 및
    상기 기준 전압을 전송하고, 상기 제2 영역에 전기적으로 연결되는 기준 전압선을 더 포함하는, 표시 장치.
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