JP6929079B2 - 半導体装置の作製方法 - Google Patents

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Description

本発明の一態様は、酸化物半導体膜を有する半導体装置及びその作製方法、該半導体装置を有する表示装置、並びに電子機器に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関する。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、またはそれらの製造方法に関する。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、半導体装置を有している場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、トランジスタの活性層として、電子キャリア濃度が１０１８／ｃｍ３未満であるインジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが開示されている（特許文献１参照）。
酸化物半導体を用いたトランジスタは、アモルファスシリコンを用いたトランジスタよりも動作が速く、多結晶シリコンを用いたトランジスタよりも製造が容易であるものの、電気的特性が変動しやすく信頼性が低いという問題点が知られている。例えば、バイアス−熱ストレス試験（ＢＴ試験）前後において、トランジスタのしきい値電圧は変動してしまう。なお、本明細書において、しきい値電圧とは、トランジスタを「オン状態」にするために必要なゲートの電圧をいう。そして、ゲート電圧とは、ソースの電位を基準としたゲートの電位との電位差をいう。
特開２００６−１６５５２８号公報
酸化物半導体膜をチャネル領域に用いるトランジスタにおいて、酸化物半導体膜中に形成されうる酸素欠損は、トランジスタ特性に影響を与える。例えば、酸化物半導体膜中に酸素欠損が形成されると、該酸素欠損に水素が結合し、キャリア供給源となる。酸化物半導体膜中にキャリア供給源が生成されると、酸化物半導体膜を有するトランジスタの電気特性の変動、代表的にはしきい値電圧のシフトが生じる。
例えば、酸化物半導体膜中に酸素欠損が多すぎると、トランジスタのしきい値電圧がマイナス側にシフトしてしまい、ノーマリーオンの特性になる。よって、酸化物半導体膜中、特にチャネル領域においては、酸素欠損が少ない、あるいはノーマリーオンの特性にならない程度の酸素欠損量であることが好ましい。
また、ゲート絶縁膜にキャリアトラップセンターがあると、トランジスタのしきい値電圧シフトの原因となる。キャリアトラップセンターの量は少ない方が望ましいが、ゲート絶縁膜成膜後にプラズマ処理を例とする処理をした場合、増えることがある。
上記問題に鑑み、本発明の一態様は、酸化物半導体膜を有するトランジスタにおいて、電気特性の変動を抑制すると共に、信頼性を向上させることを課題の１つとする。または、本発明の一態様は、新規な半導体装置を提供することを課題の１つとする。または、本発明の一態様は、新規な表示装置を提供することを課題の１つとする。
なお、上記の課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。上記以外の課題は、明細書等の記載から自ずと明らかになるものであり、明細書等の記載から上記以外の課題を抽出することが可能である。
本発明の一態様は、酸化物半導体膜を有するトランジスタを備えた半導体装置であって、トランジスタは、基板上に、酸化物半導体膜と、その上のゲート絶縁層と、その上のゲート電極と、を有する。ゲート絶縁層は、酸化窒化シリコン膜を有する。基板上のゲート絶縁層は、昇温脱離ガス分析法で分析したとき、酸素分子に相当する質量電荷比Ｍ／ｚ＝３２の放出量の最大のピークは基板温度が１５０℃以上、３５０℃以下に出現する結果が得られることを特徴とする。
この態様において、昇温脱離ガス分析法における測定時の温度範囲は、８０℃から５００℃までであると好ましい。
また、上記各態様において、酸化物半導体膜は、Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有すると好ましい。また、上記各態様において、酸化物半導体膜は、結晶部を有し、結晶部は、ｃ軸配向性を有すると好ましい。
また、本発明の他の一態様は、上記各態様のいずれか一つに記載の半導体装置と、表示素子と、を有する表示装置である。また、本発明の他の一態様は、該表示装置とタッチセンサとを有する表示モジュールである。また、本発明の他の一態様は、上記各態様のいずれか一つに記載の半導体装置、上記表示装置、または上記表示モジュールと、操作キーまたはバッテリとを有する電子機器である。
また本発明の他の一態様は、酸化物半導体膜を有するトランジスタを備えた半導体装置の作製方法であって、基板上に酸化物半導体膜を成膜し、その上に、少なくとも酸化窒化シリコン膜を含むゲート絶縁層を形成し、ゲート絶縁層に酸素プラズマ処理を実施する。ゲート絶縁層上にゲート電極を成膜した後、１５０℃以上、４５０℃以下にて熱処理を行い、酸化物半導体膜に、ゲート絶縁層中の酸素を拡散させ、酸化物半導体膜の導電率を低くする。
上記各態様において、酸素プラズマ処理は、３５０℃以下の基板温度で処理すると好ましい。また上記各態様において、酸化窒化シリコン膜は、プラズマＣＶＤ法にて、３５０℃以下の基板温度で成膜すると好ましい。
また本発明の他の一態様は、酸化物半導体膜を有するトランジスタを備えた半導体装置の作製方法であって、基板上に酸化物半導体膜を成膜し、その上に、少なくとも酸化窒化シリコン膜を含むゲート絶縁層を形成し、その上に酸素を含む雰囲気で酸化物半導体をスパッタリング法にて成膜する。これによりゲート絶縁層に酸素を添加しつつゲート絶縁層上にゲート電極を形成した後、１５０℃以上４５０℃以下の加熱処理を行い、酸化物半導体膜に、ゲート絶縁層中の酸素を拡散させ、酸化物半導体膜の導電率を低くする。
本発明の一態様により、酸化物半導体膜を有するトランジスタにおいて、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、本発明の一態様により、新規な半導体装置を提供することができる。または、本発明の一態様により、新規な表示装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置を説明する上面図及び断面図。 半導体装置を説明する上面図及び断面図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 本発明に係る酸化物半導体の原子数比の範囲を説明する図。 酸化物半導体の積層構造のバンド図。 本発明の一態様に係る酸化窒化シリコン膜の評価結果を示す図。 本発明の一態様に係る酸化窒化シリコン膜の評価結果を示す図。 本発明の一態様に係る酸化窒化シリコン膜の評価結果を示す図。 半導体装置の作製方法を説明する断面図。 本発明の一態様に係る酸素拡散の効果を示す図。 表示装置の一態様を示す上面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 ＥＬ層の作製方法を説明する断面図。 液滴吐出装置を説明する概念図。 表示装置を説明するブロック図及び回路図。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するためのグラフおよび回路図。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するためのブロック図、回路図および波形図。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 表示モジュールを説明する図。 電子機器を説明する図。 電子機器を説明する図。 表示装置を説明する斜視図。 トランジスタのＩｄ−Ｖｇ特性としきい値電圧シフトを説明する図。 ＴＤＳ分析結果を説明する図。 ＴＤＳ分析結果を説明する図。 ＳＩＭＳ分析結果を説明する図。 ＴＤＳ分析結果を説明する図。 ＴＤＳ分析結果を説明する図。 ＴＤＳ分析結果を説明する図。 ＩＧＺＯ膜の電気抵抗を説明する図。 ＴＤＳ分析結果を説明する図。 半導体装置を説明する断面図。 本発明の一態様に係る半導体装置の回路図。 本発明の一態様に係る半導体装置の回路図。 ＣＰＵの構成例を示すブロック図。 記憶素子の一例を示す回路図。 本発明の一態様に係るトランジスタのドレイン電流−ゲート電圧特性。 本発明の一態様に係るトランジスタのＧＢＴ試験結果を示す図。 本発明の一態様に係るトランジスタの電流ストレス特性。
以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。
また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、Ｖｇｓが−０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓが−０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
また、本明細書等では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
また、本明細書等において、トランジスタのしきい値電圧とは、トランジスタにチャネルが形成されたときのゲート電圧（Ｖｇ）を指す。具体的には、トランジスタのしきい値電圧とは、ゲート電圧（Ｖｇ）を横軸に、ドレイン電流（Ｉｄ）の平方根を縦軸にプロットした曲線（Ｖｇ−√Ｉｄ特性）において、最大傾きである接線を外挿したときの直線と、ドレイン電流（Ｉｄ）の平方根が０（Ｉｄが０Ａ）との交点におけるゲート電圧（Ｖｇ）を指す場合がある。あるいは、トランジスタのしきい値電圧とは、チャネル長をＬ、チャネル幅をＷとし、Ｉｄ［Ａ］×Ｌ［μｍ］／Ｗ［μｍ］の値が１×１０−９［Ａ］となるゲート電圧（Ｖｇ）を指す場合がある。
また、本明細書等において、「半導体」と表記した場合であっても、例えば、導電性が十分に低い場合は、「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」とは境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書等に記載の「半導体」は、「絶縁体」に言い換えることが可能な場合がある。同様に、本明細書等に記載の「絶縁体」は、「半導体」に言い換えることが可能な場合がある。または、本明細書等に記載の「絶縁体」を「半絶縁体」に言い換えることが可能な場合がある。
また、本明細書等において、「半導体」と表記した場合であっても、例えば、導電性が十分に高い場合は、「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」とは境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書等に記載の「半導体」は、「導電体」に言い換えることが可能な場合がある。同様に、本明細書等に記載の「導電体」は、「半導体」に言い換えることが可能な場合がある。
また、本明細書等において、半導体の不純物とは、半導体膜を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体を有する場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンを有する場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
（実施の形態１）
本実施の形態では、本発明の一態様の、過剰酸素領域を有するゲート絶縁膜を有する半導体装置について説明する。また、本発明の一態様の半導体装置の作製方法について、説明する。
＜１−１．半導体装置の構成例１＞
図１（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１００の上面図であり、図１（Ｂ）は、図１（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図１（Ｃ）は、図１（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。なお、図１（Ａ）において、煩雑になることを避けるため、トランジスタ１００の構成要素の一部（ゲート絶縁膜として機能する絶縁膜等）を省略して図示している。また、一点鎖線Ｘ１−Ｘ２方向をチャネル長方向、一点鎖線Ｙ１−Ｙ２方向をチャネル幅方向と呼称する場合がある。なお、トランジスタの上面図においては、以降の図面においても図１（Ａ）と同様に、構成要素の一部を省略して図示する場合がある。
図１（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００は、所謂トップゲート構造のトランジスタである。
トランジスタ１００は、基板１０２上の絶縁膜１０４と、絶縁膜１０４上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１０と、絶縁膜１１０上の導電膜１１２と、絶縁膜１０４、酸化物半導体膜１０８、及び導電膜１１２上の絶縁膜１１６と、を有する。
また、酸化物半導体膜１０８は、Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有すると好ましい。
なお、酸化物半導体膜１０８は、導電膜１１２と重なり、且つ絶縁膜１０４と接し、且つ絶縁膜１１０と接する第１の領域１０８ｉと、絶縁膜１１６と接する第２の領域１０８ｎと、有する。また、第２の領域１０８ｎは、第１の領域１０８ｉよりもキャリア密度が高い領域である。すなわち、本発明の一態様の酸化物半導体膜１０８は、キャリア密度の異なる２つの領域を有する。
なお、第１の領域１０８ｉのキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。
図１（Ａ）（Ｂ）（Ｃ）および本発明の一態様を実施するための形態では酸化物半導体膜１０８が単層とする例を中心に示すが、キャリア密度が異なる膜の積層構造としても良い。例えば、酸化物半導体膜１０８を、第１の酸化物半導体膜と、第１の酸化物半導体膜上の第２の酸化物半導体膜との、２層の積層構造として形成してもよい。第１の酸化物半導体膜を、第２の酸化物半導体膜よりもキャリア密度を高めることで、キャリア密度が異なる領域を有する酸化物半導体膜を形成することができる。
上記第１の酸化物半導体膜としては、第２の酸化物半導体膜よりもわずかに酸素欠損量を増やす、あるいは第２の酸化物半導体膜よりもわずかに不純物濃度を増やせばよい。
第１の酸化物半導体膜のキャリア密度を高めるためには、第１の酸化物半導体膜に酸素欠損を形成する元素を添加し、当該酸素欠損と水素等とを結合させればよい。当該酸素欠損を形成する元素としては、代表的には、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。なお、酸化物半導体膜中に酸素欠損を形成する元素としては、上述した元素の中でも、窒素が特に好ましい。
例えば、第１の酸化物半導体膜の形成時において、成膜ガスとしてアルゴンガスと一酸化二窒素ガスとを用いて形成することで、第１の酸化物半導体膜が窒素元素を有する構成とすることができる。この場合、第１の酸化物半導体膜は、第２の酸化物半導体膜よりも窒素濃度が高い領域を有する。
すなわち、第１の酸化物半導体膜は、キャリア密度が高められ、わずかにｎ型である。キャリア密度が高められた酸化物半導体膜を、「Ｓｌｉｇｈｔｌｙ−ｎ」と呼称する場合がある。
例えば、トランジスタのゲートに印加する電圧（Ｖｇ）が０Ｖを超えて３０Ｖ以下の場合において、第１の酸化物半導体膜のキャリア密度は、１×１０１６ｃｍ−３を超えて１×１０１８ｃｍ−３未満が好ましく、１×１０１６ｃｍ−３を超えて１×１０１７ｃｍ−３以下がより好ましい。
また、第１の酸化物半導体膜のキャリア密度を高めた場合、第１の酸化物半導体膜は、第２の酸化物半導体膜よりも結晶性が低くなる場合がある。この場合、酸化物半導体膜１０８は、結晶性が低い酸化物半導体膜と、結晶性が高い酸化物半導体膜との積層構造を有する。また、酸化物半導体膜の結晶性と、酸化物半導体膜の膜密度との間には相関があり、結晶性が高い酸化物半導体膜ほど膜密度が高い。したがって、酸化物半導体膜１０８は、膜密度が低い酸化物半導体膜と、膜密度が高い酸化物半導体膜との積層構造を有する。
なお、酸化物半導体膜１０８の結晶性としては、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）を用いて分析する、あるいは、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いて分析することで解析することができる。また、酸化物半導体膜１０８の膜密度としては、例えば、Ｘ線反射率法（ＸＲＲ：Ｘ−ｒａｙ Ｒｅｆｌｅｃｔｏｍｅｔｅｒ）を用いることで測定することができる。
また、第２の領域１０８ｎは、絶縁膜１１６と接する。絶縁膜１１６は、窒素または水素を有する。そのため、絶縁膜１１６中の窒素または水素が第２の領域１０８ｎ中に添加される。第２の領域１０８ｎは、絶縁膜１１６から窒素または水素が添加されることで、さらにキャリア密度が高くなる。
また、トランジスタ１００は、絶縁膜１１６上の絶縁膜１１８と、絶縁膜１１６、１１８に設けられた開口部１４１ａを介して、第２の領域１０８ｎに電気的に接続される導電膜１２０ａと、絶縁膜１１６、１１８に設けられた開口部１４１ｂを介して、第２の領域１０８ｎに電気的に接続される導電膜１２０ｂと、を有していてもよい。
なお、本明細書等において、絶縁膜１０４を第１の絶縁膜と、絶縁膜１１０を第２の絶縁膜と、絶縁膜１１６を第３の絶縁膜と、絶縁膜１１８を第４の絶縁膜と、それぞれ呼称する場合がある。また、導電膜１１２は、ゲート電極としての機能を有し、導電膜１２０ａは、ソース電極としての機能を有し、導電膜１２０ｂは、ドレイン電極としての機能を有する。
また、絶縁膜１１０は、ゲート絶縁膜としての機能を有する。また、絶縁膜１１０は、酸化窒化シリコン膜からなる過剰酸素領域を有する。絶縁膜１１０が過剰酸素領域を有することで、酸化物半導体膜１０８が有する第１の領域１０８ｉ中に過剰酸素を供給することができる。特に本発明では、絶縁膜１１０は、絶縁膜１１０の成膜後に３００℃以下、好ましくは２５０℃以下の基板温度にて酸素プラズマ処理により酸素が添加される。これにより絶縁膜１１０中の過剰酸素を酸化物半導体膜に従来より格段に多く供給することができることを特徴とする。尚、本発明の一態様における酸素プラズマ処理とは、酸素を含むプラズマ処理を意味する。例えば、プラズマ処理時に使用するガスは、膜中に酸素を添加する効果を妨げない、酸素以外のガスを含んでも良い。例えば、プラズマ処理時に使用するガスは、流量比において９０％の酸素と１０％のアルゴンであってもよい。
本発明の一態様の絶縁膜１１０は、酸化窒化シリコン膜の単層あるいは酸化窒化シリコン膜を有する積層構造であり、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分析法）分析にて、酸素分子に相当する質量電荷比Ｍ／ｚ＝３２の放出量の測定温度範囲内で最大のピークの基板温度が１５０℃以上３００℃以下、理想的には１５０℃以上２５０℃以下であることを特徴とする。尚、以下ＴＤＳ分析したときの、酸素分子の放出特性は、質量電荷比３２での放出特性と同義とする。ＴＤＳ分析にて測定温度範囲は代表的には８０℃から５００℃の範囲であり、５００℃を超える分析結果については酸素分子の放出特性から除く。第１の領域１０８ｉに形成される酸素欠損を絶縁膜１１０中の過剰酸素により補填することで、信頼性の高い半導体装置を提供することができる。尚、本明細書中ではＴＤＳ分析の測定に関して、基板温度は基板表面温度を意味する。
従来技術の酸化窒化シリコン膜に酸素を添加する方法として、Ｎ２ＯガスやＮＯ２ガスを用いたプラズマ処理が挙げられる。しかし本発明者らは、酸化窒化シリコン膜にＮ２ＯガスやＮＯ２ガスを用いたプラズマ処理を行った場合、電子のトラップセンターが増大することを確認した。この原因の一つとして絶縁膜１１０に含まれる酸化窒化シリコン膜において窒素酸化物（ＮＯｘ）が増大することが挙げられる。トランジスタ１００にバイアス−熱ストレス試験（ＢＴ試験）をしたとき、特にゲート電極にプラスバイアスストレスを加えたとき、しきい値電圧がプラスシフトすることを避けるためには、窒素酸化物（ＮＯｘ）が増えるようなＮ２ＯガスやＮＯ２ガスを用いたプラズマ処理を行わないと良い。すなわち本発明の一態様の特徴である絶縁膜１１０成膜後に酸素プラズマ処理をする方法は有効である。
また、酸化物半導体膜１０８は、Ｉｎの原子数比がＭの原子数比より高い領域を有すると好ましい。酸化物半導体膜１０８が、Ｉｎの原子数比がＭの原子数比より多い領域を有することで、トランジスタ１００の電界効果移動度を高くすることができる。具体的には、トランジスタ１００の電界効果移動度が１０ｃｍ２／Ｖｓを超える、さらに好ましくはトランジスタ１００の電界効果移動度が３０ｃｍ２／Ｖｓを超えることが可能となる。
例えば、上記の電界効果移動度が高いトランジスタを、ゲート信号を生成するゲートドライバ（とくに、ゲートドライバが有するシフトレジスタの出力端子に接続されるデマルチプレクサ）に用いることで、額縁幅の狭い（狭額縁ともいう）半導体装置または表示装置を提供することができる。
酸化物半導体膜１０８中に酸素欠損が形成されると、該酸素欠損に水素が結合し、キャリア供給源となる。酸化物半導体膜１０８中にキャリア供給源が生成されると、酸化物半導体膜１０８を有するトランジスタ１００の電気特性の変動、代表的にはしきい値電圧のシフトが生じる。したがって、酸化物半導体膜１０８、特に第１の領域１０８ｉにおいては、酸素欠損が少ないほど好ましい。
第１の領域１０８ｉ中に形成される酸素欠損は、絶縁膜１１０が有する過剰酸素により補填される。したがって、酸化物半導体膜１０８が有する第１の領域１０８ｉは、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜である。なお、不純物濃度が低く、欠陥準位密度の低い、すなわち酸素欠損の少ないことを高純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう）になることが少ない。
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅が１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が０．１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
図２（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００Ａは、基板１０２上の導電膜１０６を有することで、図１（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００をなす構造に、導電膜１０６が加えられている。すなわち図２（Ａ）（Ｂ）（Ｃ）のトランジスタは、導電膜１１２と導電膜１０６とをゲート電極として用いることができる。
図２（Ａ）（Ｂ）（Ｃ）の構造にて、導電膜１１２と導電膜１０６とを同電位でゲート電極として用い、絶縁膜１１０成膜後の処理条件を変えたトランジスタ２０１、トランジスタ２０２、トランジスタ２０３のＩｄ−Ｖｇ特性を図３６（Ａ）に示す。Ｉｄ−Ｖｇ特性の測定条件は、基板温度は室温とし、Ｉｄ＝０．１Ｖと、Ｉｄ＝１０Ｖと、の２条件とし、Ｖｇを−１５Ｖから＋２０Ｖまでの範囲で変化させた。図３６（Ａ）には条件２０６と、条件２０７とのトランジスタのＩｄ−Ｖｇ特性を示す。条件２０６とは、チャネルのサイズ条件がＬ＝２μｍ、Ｗ＝５０μｍであり、条件２０７とは、チャネルのサイズ条件がＬ＝６μｍ、Ｗ＝５０μｍである。Ｉｄ−Ｖｇ特性は、導電膜１１２と導電膜１０６とをゲート電極として用いて測定している。また、Ｉｄ＝０．１Ｖと１０Ｖとの特性を重ね書きし、さらに特定の基板の面内にて複数のトランジスタの測定結果を重ね書きして示している。
トランジスタ２０１、トランジスタ２０２、及びトランジスタ２０３、の絶縁膜１１０は酸化窒化シリコンからなり、成膜条件はいずれも同じである。トランジスタ２０１は、絶縁膜１１０成膜後に、Ｎ２Ｏプラズマ処理、酸素プラズマ処理、のいずれも行わず、導電膜１１２の形成を行った。トランジスタ２０２は、絶縁膜１１０成膜後に、Ｎ２Ｏプラズマ処理を行い、導電膜１１２の形成を行った。トランジスタ２０３は、絶縁膜１１０成膜後に、酸素プラズマ処理を行い、導電膜１１２の形成を行った。その後トランジスタ２０１、トランジスタ２０２、及びトランジスタ２０３、の絶縁膜１１０に対して２５０℃を上限とした熱処理を行った。
トランジスタ２０１のＩｄ−Ｖｇ特性は、しきい値電圧が大きくマイナスシフトしている。これに対してトランジスタ２０２、およびトランジスタ２０３、のＩｄ−Ｖｇ特性は、しきい値電圧が０Ｖ付近である。すなわち絶縁膜１１０成膜後のＮ２Ｏプラズマ処理、あるいは酸素プラズマ処理、は絶縁膜１１０中の過剰酸素を増やす手段として有効であるといえる。
一方、図３６（Ｂ）にはトランジスタ２０２と、トランジスタ２０３と、のＢＴ試験の結果を示す。縦軸はＩｄ−Ｖｇ特性におけるしきい値電圧のシフト量（ΔＶｔｈ）であり、単位は［Ｖ］である。このＢＴ試験を行ったトランジスタのチャネルのサイズはＬ＝３μｍ、Ｗ＝５０μｍである。ＢＴ試験条件は、ゲートバイアスを＋３０Ｖまたは−３０Ｖ、白色ＬＥＤ光による１００００ｌｘの照度下または暗状態、ＢＴ試験時間６０ｍｉｎとした。すなわちプラスゲートバイアスストレスＰＢＴＳ、マイナスゲートバイアスストレスＮＢＴＳ、光プラスゲートバイアスストレスＰＢＩＴＳ、光マイナスゲートバイアスストレスＮＢＩＴＳ、の計４条件にてＢＴ試験を行った。またＢＴ試験を行っている最中、およびＩｄ−Ｖｇ特性の測定中は、基板温度６０℃とした。
トランジスタ２０２のＢＴ試験結果でのプラスゲートバイアスストレスＰＢＴＳによるしきい値電圧シフトはおよそ＋８Ｖであるのに対し、トランジスタ２０３の同しきい値電圧シフトは＋２Ｖ程度であった。これは絶縁膜１１０に含まれる酸化窒化シリコン膜においては、電子のトラップセンターとなる窒素酸化物（ＮＯｘ）が、トランジスタ２０３の絶縁膜１１０中より、トランジスタ２０２の絶縁膜１１０中の方が、多いことを示している。
以上のように、本発明の一態様の半導体装置においては、ゲート絶縁膜に含まれる酸化窒化シリコン膜中の窒素酸化物（ＮＯｘ）の増加を防ぎつつ、過剰酸素を酸化物半導体膜に供給することができるゲート絶縁膜を酸化物半導体層の上方へ形成し、酸化物半導体層への酸素供給を十分な量にて行うことで、酸化物半導体層の酸素欠陥を少なくし、トランジスタの信頼性を向上させることが実現できる。よって、信頼性の優れた半導体装置を提供することができる。
＜１−２．半導体装置の構成要素＞
次に、本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。
［基板］
基板１０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１０２として用いてもよい。また、シリコンや炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０２として用いてもよい。なお、基板１０２として、ガラス基板を用いる場合、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、大型の表示装置を作製することができる。
また、基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１００を形成してもよい。または、基板１０２とトランジスタ１００の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載するのに用いることができる。その際、トランジスタ１００は耐熱性の劣る基板や可撓性の基板にも転載できる。
［第１の絶縁膜］
絶縁膜１０４としては、スパッタリング法、ＣＶＤ法、蒸着法、パルスレーザー堆積（ＰＬＤ）法、印刷法、塗布法等を適宜用いて形成することができる。また、絶縁膜１０４としては、例えば、酸化物絶縁膜または窒化物絶縁膜を単層または積層して形成することができる。なお、酸化物半導体膜１０８との界面特性を向上させるため、絶縁膜１０４において少なくとも酸化物半導体膜１０８と接する領域は酸化物絶縁膜で形成することが好ましい。また、絶縁膜１０４として加熱により酸素を放出する酸化物絶縁膜を用いることで、加熱処理により絶縁膜１０４に含まれる酸素を、酸化物半導体膜１０８に移動させることが可能である。
絶縁膜１０４の厚さは、５０ｎｍ以上、または１００ｎｍ以上３０００ｎｍ以下、または２００ｎｍ以上１０００ｎｍ以下とすることができる。絶縁膜１０４を厚くすることで、絶縁膜１０４の酸素放出量を増加させることができると共に、絶縁膜１０４と酸化物半導体膜１０８との界面における界面準位、並びに酸化物半導体膜１０８に含まれる酸素欠損を低減することが可能である。
絶縁膜１０４として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物などを用いればよく、単層または積層で設けることができる。本実施の形態では、絶縁膜１０４として、窒化シリコン膜と、酸化窒化シリコン膜との積層構造を用いる。このように、絶縁膜１０４を積層構造として、下層側に窒化シリコン膜を用い、上層側に酸化窒化シリコン膜を用いることで、酸化物半導体膜１０８中に効率よく酸素を導入することができる。
［導電膜］
ゲート電極として機能する導電膜１１２、ソース電極として機能する導電膜１２０ａ、ドレイン電極として機能する導電膜１２０ｂとしては、クロム（Ｃｒ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）から選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ形成することができる。
また、導電膜１１２、１２０ａ、１２０ｂには、インジウムと錫とを有する酸化物（Ｉｎ−Ｓｎ酸化物）、インジウムとタングステンとを有する酸化物（Ｉｎ−Ｗ酸化物）、インジウムとタングステンと亜鉛とを有する酸化物（Ｉｎ−Ｗ−Ｚｎ酸化物）、インジウムとチタンとを有する酸化物（Ｉｎ−Ｔｉ酸化物）、インジウムとチタンと錫とを有する酸化物（Ｉｎ−Ｔｉ−Ｓｎ酸化物）、インジウムと亜鉛とを有する酸化物（Ｉｎ−Ｚｎ酸化物）、インジウムと錫とシリコンとを有する酸化物（Ｉｎ−Ｓｎ−Ｓｉ酸化物）、インジウムとガリウムと亜鉛とを有する酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物）等の酸化物導電体または酸化物半導体を適用することもできる。
ここで、酸化物導電体について説明を行う。本明細書等において、酸化物導電体をＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）と呼称してもよい。酸化物導電体としては、例えば、酸化物半導体に酸素欠損を形成し、該酸素欠損に水素を添加すると、伝導帯近傍にドナー準位が形成される。この結果、酸化物半導体は、導電性が高くなり導電体化する。導電体化された酸化物半導体を、酸化物導電体ということができる。一般に、酸化物半導体は、エネルギーギャップが大きいため、可視光に対して透光性を有する。一方、酸化物導電体は、伝導帯近傍にドナー準位を有する酸化物半導体である。したがって、酸化物導電体は、ドナー準位による吸収の影響は小さく、可視光に対して酸化物半導体と同程度の透光性を有する。
特に、導電膜１１２に上述の酸化物導電体を用いると、絶縁膜１１０中に過剰酸素を添加することができるので好適である。
また、導電膜１１２、１２０ａ、１２０ｂには、Ｃｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ−Ｘ合金膜を用いることで、ウエットエッチングプロセスで加工できるため、製造コストを抑制することが可能となる。
また、導電膜１１２、１２０ａ、１２０ｂには、上述の金属元素の中でも、特にチタン、タングステン、タンタル、及びモリブデンの中から選ばれるいずれか一つまたは複数を有すると好適である。特に、導電膜１１２、１２０ａ、１２０ｂとしては、窒化タンタル膜を用いると好適である。当該窒化タンタル膜は、導電性を有し、且つ、銅または水素に対して、高いバリア性を有する。また、窒化タンタル膜は、さらに自身からの水素の放出が少ないため、酸化物半導体膜１０８と接する導電膜、または酸化物半導体膜１０８の近傍の導電膜として、最も好適に用いることができる。
また、導電膜１１２、１２０ａ、１２０ｂを、無電解めっき法により形成することができる。当該無電解めっき法により形成できる材料としては、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ａｕ、Ｓｎ、Ｃｏ、Ａｇ、及びＰｄの中から選ばれるいずれか一つまたは複数を用いることが可能である。特に、ＣｕまたはＡｇを用いると、導電膜の電気抵抗を低くすることができるため、好適である。
［第２の絶縁膜］
本発明の一態様のトランジスタ１００のゲート絶縁膜として機能する絶縁膜１１０は、単層もしくは積層構造であり、プラズマ化学気相堆積法により形成される酸化窒化シリコン膜を有する。また絶縁膜１１０には酸素プラズマ処理を行う。
本発明の一態様の絶縁膜１１０は、ＴＤＳ分析したとき、測定温度範囲内で酸素分子に相当する質量電荷比Ｍ／ｚ＝３２の放出量の最大のピークの基板温度が１５０℃から３００℃の間であることを特徴とする。以下、図３７から図４４にて本発明の一態様の絶縁膜１１０すなわち酸素プラズマ処理を行った酸化窒化シリコン膜の特性について説明する。
酸化窒化シリコン膜中の過剰な酸素原子は、熱励起により脱離するが、その脱離温度は膜中での原子の結合状態等により異なる。また酸化窒化シリコン膜中の多くの酸素原子は、広い温度領域にて脱離する。そこで過剰な酸素原子を酸化窒化シリコン膜中に低温で含ませた後、酸化物半導体膜に酸素原子を供給する工程にて高温とすると、酸化物半導体膜に供給される酸素原子量を多くすることができる。
酸化窒化シリコン膜をプラズマ化学気相堆積法（ＰＥＣＶＤ法）にて成膜するとき、基板温度が高い条件で成膜された酸化窒化シリコン膜は、ち密で電気絶縁耐圧特性に優れ、耐薬品性も高い。これらの利点のみ考えれば、半導体素子中に酸化窒化シリコン膜を用いる場合、酸化窒化シリコン膜の成膜時の基板温度は高い方が望ましい。一方で、酸化物半導体をチャネルに用いたトランジスタのゲート絶縁膜として酸化窒化シリコン膜を用いる際には、酸化窒化シリコン膜中の過剰な酸素原子を酸化物半導体膜へより効果的に供給することが、信頼性を高める上で重要である。
過剰な酸素原子を多くするために、本実施の形態では、酸化窒化シリコン膜を成膜した後に、酸化窒化シリコン膜に酸素プラズマ処理を行う。そしてこの酸素プラズマ処理するときの基板温度は、３５０℃以下、好ましくは２５０℃以下とする。また酸化窒化シリコン膜は、該膜中の過剰な酸素原子量を多くしたいときには成膜時基板温度を低くする。
酸化窒化シリコン膜に処理する、酸素プラズマ処理の条件を変化させることにより、より酸化物半導体膜中への酸素の供給を多くすることができる例を以下に示す。図３７は、以下に示す試料をＴＤＳ分析したときの、酸素分子に相当する質量電荷比Ｍ／ｚ＝３２での放出量の結果である。試料は無アルカリガラス基板上に酸化窒化シリコン膜を１００ｎｍの厚さで成膜し、その後、酸化窒化シリコン膜に酸素プラズマ処理を行った。ＴＤＳ分析したときの、酸素分子の放出量の定量を行うために用いたデータは、基板温度範囲において８０℃から４５０℃までのものである。酸素プラズマ処理に用いるガスは酸素のみである。酸化窒化シリコン膜はプラズマＣＶＤ法でＳｉＨ４ガス、およびＮ２Ｏガスを用い、成膜時基板温度は３５０℃にて成膜した。酸素プラズマ処理時の基板温度は３５０℃である。
図３７から、４０Ｐａから２５０Ｐａの範囲で、酸素プラズマ処理圧力が小さいほど、また放電電力が高いほど、酸化窒化シリコン膜からの過剰な酸素原子が、酸素分子となってより多く放出することがわかる。
図３８は、以下に示す試料をＴＤＳ分析したときの、水分子に相当する質量電荷比Ｍ／ｚ＝１８での放出量の結果である。図３８（Ａ）に試料２２１、図３８（Ｂ）に試料２２２、図３８（Ｃ）に試料２２３の結果を示す。いずれの試料も無アルカリガラス基板上にＩＧＺＯ膜を１００ｎｍ成膜し、次いで酸化窒化シリコン膜を１００ｎｍの厚さで成膜した。酸化窒化シリコン膜はプラズマＣＶＤ法でＳｉＨ４ガス、およびＮ２Ｏガスを用いて成膜時基板温度は３５０℃にて成膜した。その後、酸化窒化シリコン膜に、試料２２２には放電電力５００Ｗで、試料２２３には放電電力３０００Ｗで、酸素プラズマ処理を行った。縦軸は放出量を示すシグナルの強度である。
ＴＤＳ分析の試料にＩＧＺＯ膜を形成するときは、ターゲットとして酸化物を用いてスパッタ成膜を行った。ターゲット中の原子数比がインジウム：ガリウム：亜鉛＝４：２：４．１である。成膜時の基板温度は１３０℃、成膜ガス流量比はＡｒ：Ｏ２＝９：１、成膜圧力は０．６Ｐａである。
図３８にて各試料の１２０℃付近の水分子の放出量を比較すると、試料２２１が最も多く、次いで試料２２２が多く、試料２２３は少ない。これは、酸化窒化シリコン膜への酸素プラズマ処理が表面吸着水を減らしたことが原因の一つと考えられる。
図３９（Ａ）、図３９（Ｂ）の各図は、試料２２１、試料２２２、試料２２３の各膜中の水素濃度を二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）にて測定した結果である。ＳＩＭＳの分析は、基板側から酸化窒化シリコン膜表面側に向かってプロファイル測定を行った。矢印２２０はプロファイル測定した方向を示す。図３９の各図中には、酸化窒化シリコン膜内のプロファイル２１６、ＩＧＺＯ膜内のプロファイル２１７、基板内のプロファイル２１８、が示されている。
図３９（Ａ）は、酸素プラズマ処理の放電電力を条件振りし、酸化窒化シリコン膜中の水素濃度を定量したＳＩＭＳ分析結果を示す。図３９（Ｂ）は、同様にＩＧＺＯ膜中の水素濃度を定量したＳＩＭＳ分析結果を示す。試料２２１が酸素プラズマ処理無し条件、試料２２２が放電電力５００Ｗ条件、試料２２３が放電電力３０００Ｗ条件、である。
図３９の横軸は膜面に垂直な深さ方向である。横軸の０ｎｍはＳＩＭＳ測定の便宜上の位置であり、領域２２５が酸化窒化シリコン膜の表面付近に相当する。図３９（Ａ）では領域２２５の水素濃度において、酸素プラズマ処理をした条件である試料２２２、試料２２３は、酸素プラズマ処理無しの試料２２１に比べて低い。ここから、図３８にて１２０℃付近の水分子の放出量に差がでたのは、酸化窒化シリコン膜への酸素プラズマ処理が表面吸着水を減らしたから、と考えられる。
また図３９（Ｂ）において、酸素プラズマ処理をした条件では、ＩＧＺＯ膜中の水素濃度が減っていることがわかる。このとき、放電電力が大きいほどＩＧＺＯ膜中の水素濃度は低減される。酸化窒化シリコン膜への酸素プラズマ処理は、酸化窒化シリコン膜表面のみならず、ＩＧＺＯ膜すなわち酸化物半導体膜中の水素濃度の低減にも有効である。
図３９（Ｃ）、図３９（Ｄ）の各図は、試料２２６、２２７、２２８の各膜中の水素濃度をＳＩＭＳにて測定した結果である。酸化窒化シリコン膜への酸素プラズマ処理無しの試料２２６、即ち試料２２１と同じ条件を用いて作製された試料である。また、試料２２７は、試料２２６の作製工程において、酸素プラズマ処理におけるチャンバー内ガス圧力条件２００Ｐａとして作製された試料であり、試料２２８は、同チャンバー内ガス圧力条件を４０Ｐａとした試料である。図３９（Ｃ）は酸化窒化シリコン膜中の水素濃度を定量し、図３９（Ｄ）はＩＧＺＯ膜中の水素濃度を定量している。酸素プラズマ処理時のチャンバー内ガス圧力条件において４０Ｐａから２００Ｐａの範囲では、圧力が小さいほど酸化物半導体膜中の水素濃度を低減できると考えられる。
図４０は以下に示す試料をＴＤＳ分析したときの、酸素分子に相当する質量電荷比Ｍ／ｚ＝３２での放出量の結果である。いずれの試料も無アルカリガラス基板上にＩＧＺＯ膜を１００ｎｍ成膜し、次いで酸化窒化シリコン膜を１００ｎｍの厚さで成膜した。酸化窒化シリコン膜はプラズマＣＶＤ法でＳｉＨ４ガス、およびＮ２Ｏガスを用いて成膜時基板温度は３５０℃にて成膜した。さらに放電電力３０００Ｗ、チャンバー内ガス圧力２００Ｐａで、酸素プラズマ処理を行った。
それぞれのＴＤＳ分析に用いた試料において、酸素プラズマ処理時間は、図４０（Ａ）は３０ｓｅｃ、図４０（Ｂ）は６０ｓｅｃ、図４０（Ｃ）は１００ｓｅｃ、図４０（Ｄ）は３００ｓｅｃ、図４０（Ｅ）は６００ｓｅｃである。これらは基板温度２２０℃にて酸素プラズマ処理を行った。また、図４０（Ｆ）は３０ｓｅｃ、図４０（Ｇ）は６０ｓｅｃ、図４０（Ｈ）は１００ｓｅｃ、図４０（Ｉ）は３００ｓｅｃである。これらは基板温度３５０℃にて酸素プラズマ処理を行った。
図４０からは、酸化窒化シリコン膜への酸素プラズマ処理する時間が長いほど、酸素の放出量が大きいことがわかる。また、酸素プラズマ処理するときの基板温度が低いと、酸素の放出量が大きいことがわかる。
図４１には、図４０で示される酸素放出量を、横軸に処理時間、縦軸に酸素放出量として示す。破線２３１は基板温度２２０℃にて酸素プラズマ処理を行った結果（図４０（Ａ）乃至図４０（Ｅ））から得られた値を示す。実線２３２は基板温度３５０℃にて酸素プラズマ処理を行った結果（図４０（Ｆ）乃至図４０（Ｉ））から得られた値を示す。酸素プラズマ処理基板温度３５０℃条件の酸素放出量は、酸素プラズマ処理時間を長くすると、２×１０１４分子／ｃｍ２未満で飽和するのに対し、同基板温度２２０℃条件の酸素放出量は、酸素プラズマ処理時間を長くしても、少なくとも１．２×１０１５分子／ｃｍ２で飽和しなかった。つまり酸素放出量を高めるためには酸素プラズマ処理するときの基板温度は３５０℃と比較すると２２０℃がより望ましいことがわかる。
図４２には、無アルカリガラス基板上に酸化窒化シリコン膜を１００ｎｍの厚さで成膜し、その後、酸化窒化シリコン膜に酸素プラズマ処理を行った試料をＴＤＳ分析したときの、酸素分子に相当する質量電荷比Ｍ／ｚ＝３２での放出量を示す。酸化窒化シリコン膜はプラズマＣＶＤ法でＳｉＨ４ガス、およびＮ２Ｏガスを用いて成膜した。図４２（Ａ）は酸化窒化シリコン膜成膜時の温度を３５０℃としたときの結果であり、測定温度において８０℃から４５０℃までの範囲での放出量は５．１７×１０１４分子／ｃｍ２であった。図４２（Ｂ）は酸化窒化シリコン膜成膜時の温度を２２０℃としたときの結果であり、測定温度において８０℃から４５０℃までの範囲での放出量は１．４７×１０１５分子／ｃｍ２であった。
図４２（Ａ）と図４２（Ｂ）とが異なる一つの理由としては、以下が考えられる。酸化窒化シリコン膜成膜時の温度が低い、すなわち２２０℃の条件では、膜密度が小さく、膜中の空隙が多い。この空隙が過剰酸素が添加される余地となり、より多くの過剰酸素を吸収または供給することができる可能性がある。
このように、酸化窒化シリコン膜から、過剰酸素を酸化物半導体膜に供給するためには、酸化窒化シリコン膜に２２０℃を例とする、３５０℃以下の低い基板温度にて酸素プラズマ処理をすること、放電電力を高くすること、放電時のチャンバー内圧力を小さくすること、酸素プラズマ処理時間を長くすること、および酸化窒化シリコン膜の成膜温度を低くすることが有効である。また、酸化窒化シリコン膜が過剰酸素の供給源となるように形成されれば、酸化窒化シリコン膜の膜厚を厚くすることも有効である。
一方、酸化物半導体膜上に酸化窒化シリコン膜をプラズマＣＶＤ法で成膜するとき、成膜条件によっては酸化物半導体膜の電気抵抗が下がる可能性がある。図４３は、石英ガラス基板上にＩＧＺＯ膜を５０ｎｍの厚さで成膜し、その上に酸化窒化シリコン膜を成膜した試料の、ＩＧＺＯ膜の電気抵抗値を示す。各試料は基板一辺が１ｃｍの正方形とし、その四隅の２ｍｍ角にて酸化窒化シリコン膜を除去し、ＩＧＺＯ膜と電気的に接触する２ｍｍ角の電極を形成した。この電極を端子として、隣り合う電極同士間の電気抵抗値を測定した。単位はΩである。
酸化窒化シリコン膜はプラズマＣＶＤ法でＳｉＨ４ガス、およびＮ２Ｏガスを用いて成膜した。酸化窒化シリコン膜の膜厚は、０ｎｍすなわち成膜処理しない条件から、６０ｎｍまで条件振りを行った。図４３（Ａ）の結果の各試料は酸化窒化シリコン膜の成膜時基板温度は３５０℃にて成膜し、図４３（Ｂ）の結果の各試料は酸化窒化シリコン膜の成膜時基板温度は２２０℃にて成膜した。図４３中の破線２３５は、酸化窒化シリコン膜成膜前のＩＧＺＯ膜の電気抵抗値である。
プラズマＣＶＤ法により酸化窒化シリコン膜を成膜するとき、チャンバー内の水素プラズマ雰囲気によりＩＧＺＯ膜中に水素が拡散し、酸素欠損と水素等とが結合し、酸化窒化シリコン膜の電気抵抗が下がる可能性が考えられる。酸化窒化シリコン膜の電気抵抗が下がる傾向は、図４３（Ａ）で示される基板温度３５０℃の条件の方が、図４３（Ｂ）で示される基板温度２２０℃の条件より顕著である。これは、基板温度が高くなるにつれ、ＩＧＺＯ膜中への水素の拡散、および酸素欠損と水素等との結合が促進されたため、と考えられる。この見地から考えると、プラズマＣＶＤ法により酸化窒化シリコン膜を成膜するときの基板温度は低い方が望ましい。
本発明者らは、酸素プラズマ処理の効果を確認するため、酸化物半導体膜と、酸素プラズマ処理を行った酸化窒化シリコン膜を構造中に有する表示装置を作製した。この表示装置を分解し、該表示装置から画素電極を除去することで得られたトランジスタをＴＤＳ分析したときの酸素分子に相当する質量電荷比Ｍ／ｚ＝３２での放出量の結果を図４４に示す。いずれの測定した試料も、有機樹脂は除去してある。酸化窒化シリコン膜成膜後にて、試料２４１は酸素プラズマ処理は無しとした。また試料２４２は酸素プラズマ処理１２０ｓｅｃ、試料２４３は酸素プラズマ処理６００ｓｅｃ、の処理をおこなった。また表示装置の構造は本発明の一態様の構造とは異なるものの、ＩＧＺＯ膜上に酸化窒化シリコン膜を有しており、酸化窒化シリコン膜成膜後あるいは酸素プラズマ処理後のプロセス温度上限は２５０℃である。
一方、酸化物半導体膜と、ゲート絶縁膜に酸化窒化シリコン膜を有する、本発明の一態様とは別の市販の表示装置を分解し、画素電極を除去した状態の試料２４４を用意した。この試料２４４をＴＤＳ分析したときの酸素分子に相当する質量電荷比Ｍ／ｚ＝３２での放出量を図４４中に表す。
酸化窒化シリコン膜に酸素プラズマ処理を行わない条件の試料２４１は１５０℃以下にＴＤＳ分析の測定温度範囲内で最大のピークが表れるのに対して、同酸素プラズマ処理を行った条件の試料２４２、試料２４３は１５０℃から３５０℃の間に測定温度範囲内で最大のピークが表れた。一方、本発明の一態様とは別の市販の表示装置の試料条件では、３５０℃から４５０℃の間に測定温度範囲内で最大のピークが表れた。このように、市販の表示装置の試料は、酸化窒化シリコン膜に酸素プラズマ処理を行った条件で作製された試料と、最大ピークが表れるときの試料温度にて区別することができる。
酸素プラズマ処理を行った酸化窒化シリコン膜は十分に過剰酸素を含んでいることから、その後の工程にて熱処理を行い酸化物半導体膜に酸素を供給し、半導体装置や表示装置が完成した後でも、本発明の特徴である酸素プラズマ処理を行った酸化窒化シリコン膜をＴＤＳ分析すると、酸素分子に相当する質量電荷比Ｍ／ｚ＝３２での放出量にて１５０℃から３５０℃の間に測定温度範囲内で最大のピークが表れる。完成した半導体装置や表示装置が有するトランジスタ中の酸化物半導体膜においても、この温度範囲で熱処理すると、導電率が下がることがわかる。
トランジスタの作製工程においては、酸化窒化シリコン膜に酸素プラズマ処理を行った後、１５０℃以上、好ましくは２００℃以上、さらに好ましくは２５０℃以上、にて熱処理することで、酸化物半導体膜に酸素を供給することができる。但し熱処理温度が４５０℃を超えると、熱処理ガス雰囲気によっては酸化物半導体膜中の酸素が水素と結合し水となって放出するので、４５０℃以下が好ましい。また金属材料を含む膜が形成されている場合、同様に酸化物半導体膜中の酸素を吸収するので、この場合も適宜熱処理温度上限を決定する。
絶縁膜１１０は、上記酸化窒化シリコン膜の単層ではなく、プラズマ化学気相堆積法、スパッタリング法等により、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁層を用い、２層の積層構造、または３層以上の積層構造としてもよい。
また、トランジスタ１００のチャネル領域として機能する酸化物半導体膜１０８と接する絶縁膜１１０は、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸素を含有する領域（過剰酸素領域）を有することがより好ましい。別言すると、絶縁膜１１０は、酸素を放出することが可能な絶縁膜である。なお、絶縁膜１１０に過剰酸素領域を設けるには、例えば、酸素雰囲気下にて絶縁膜１１０を形成する、もしくは成膜後の絶縁膜１１０を酸素雰囲気下で熱処理すればよい。
また、絶縁膜１１０として、酸化ハフニウムを積層構造中の一つの膜として用いる場合、以下の効果を奏する。酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁膜１１０の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。すなわち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
また、絶縁膜１１０は、欠陥が少ないことが好ましく、代表的には、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）で観察されるシグナルが少ない方が好ましい。例えば、上述のシグナルとしては、ｇ値が２．００１に観察されるＥ’センターに起因するシグナルが挙げられる。なお、Ｅ’センターは、シリコンのダングリングボンドに起因する。絶縁膜１１０としては、Ｅ’センター起因のスピン密度が、３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン膜、または酸化窒化シリコン膜を用いればよい。
また、絶縁膜１１０には、上述のシグナル以外に二酸化窒素（ＮＯ２）に起因するシグナルが観察される場合がある。当該シグナルは、Ｎの核スピンにより３つのシグナルに分裂しており、それぞれのｇ値が２．０３７以上２．０３９以下（第１のシグナルとする）、ｇ値が２．００１以上２．００３以下（第２のシグナルとする）、及びｇ値が１．９６４以上１．９６６以下（第３のシグナルとする）に観察される。
例えば、絶縁膜１１０として、二酸化窒素（ＮＯ２）に起因するシグナルのスピン密度が、１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である絶縁膜を用いると好適である。
なお、二酸化窒素（ＮＯ２）を含む窒素酸化物（ＮＯｘ）は、絶縁膜１１０中に準位を形成する。当該準位は、酸化物半導体膜１０８のエネルギーギャップ内に位置する。そのため、窒素酸化物（ＮＯｘ）が、絶縁膜１１０及び酸化物半導体膜１０８の界面に拡散すると、当該準位が絶縁膜１１０側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁膜１１０及び酸化物半導体膜１０８界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。したがって、絶縁膜１１０としては、窒素酸化物の含有量が少ない膜を用いると、トランジスタのしきい値電圧のシフトを低減することができる。
窒素酸化物（ＮＯｘ）の放出量が少ない絶縁膜としては、例えば、酸化窒化シリコン膜を用いることができる。当該酸化窒化シリコン膜は、ＴＤＳ分析において、窒素酸化物（ＮＯｘ）の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８分子／ｃｍ３以上５×１０１９分子／ｃｍ３以下である。なお、上記のアンモニアの放出量は、ＴＤＳ分析の測定における加熱処理の温度が５０℃以上６５０℃以下、または５０℃以上５５０℃以下の範囲での総量である。
窒素酸化物（ＮＯｘ）は、加熱処理においてアンモニア及び酸素と反応するため、アンモニアの放出量が多い絶縁膜を用いることで窒素酸化物（ＮＯｘ）が低減される。
なお、絶縁膜１１０をＳＩＭＳで分析した場合、膜中の窒素濃度が６×１０２０ａｔｏｍｓ／ｃｍ３以下であると好ましい。
［酸化物半導体膜］
酸化物半導体膜１０８としては、先に示す材料を用いることができる。
酸化物半導体膜１０８がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ＞Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１等が挙げられる。
また、酸化物半導体膜１０８が、Ｉｎ−Ｍ−Ｚｎ酸化物の場合、スパッタリングターゲットとしては、多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いると好ましい。多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いることで、結晶性を有する酸化物半導体膜１０８を形成しやすくなる。なお、成膜される酸化物半導体膜１０８の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、酸化物半導体膜１０８に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される酸化物半導体膜１０８の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。
また、酸化物半導体膜１０８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタ１００のオフ電流を低減することができる。
また、酸化物半導体膜１０８の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
また、酸化物半導体膜１０８は、非単結晶構造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。
［第３の絶縁膜］
絶縁膜１１６は、窒素または水素を有する。絶縁膜１１６としては、例えば、窒化物絶縁膜が挙げられる。該窒化物絶縁膜としては、具体的には、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン等を含む膜が挙げられる。絶縁膜１１６に含まれる水素濃度は、１×１０２２ａｔｏｍｓ／ｃｍ３以上であると好ましい。また、絶縁膜１１６は、酸化物半導体膜１０８の第２の領域１０８ｎと接する。したがって、絶縁膜１１６と接する第２の領域１０８ｎ中の不純物（窒素または水素）濃度が高くなり、第２の領域１０８ｎのキャリア密度を高めることができる。
［第４の絶縁膜］
絶縁膜１１８としては、酸化物絶縁膜を用いることができる。また、絶縁膜１１８としては、酸化物絶縁膜と、窒化物絶縁膜との積層膜を用いることができる。絶縁膜１１８として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物などを用いればよい。
また、絶縁膜１１８としては、外部からの水素、水等のバリア膜として機能する膜であることが好ましい。
絶縁膜１１８の厚さは、３０ｎｍ以上５００ｎｍ以下、または１００ｎｍ以上４００ｎｍ以下とすることができる。
＜１−３．トランジスタの構成例２＞
次に、図１（Ａ）（Ｂ）（Ｃ）に示すトランジスタと異なる構成について、図２（Ａ）（Ｂ）（Ｃ）を用いて説明する。
図２（Ａ）は、トランジスタ１００Ａの上面図であり、図２（Ｂ）は図２（Ａ）の一点鎖線Ｘ１−Ｘ２間の断面図であり、図２（Ｃ）は図２（Ａ）の一点鎖線Ｙ１−Ｙ２間の断面図である。
図２（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００Ａは、基板１０２上の導電膜１０６と、導電膜１０６上の絶縁膜１０４と、絶縁膜１０４上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１０と、絶縁膜１１０上の導電膜１１２と、絶縁膜１０４、酸化物半導体膜１０８、及び導電膜１１２上の絶縁膜１１６と、を有する。
トランジスタ１００Ａは、先に示すトランジスタ１００の構成に加え、導電膜１０６と、開口部１４３と、を有する。
なお、開口部１４３は、絶縁膜１０４、１１０に設けられる。また、導電膜１０６は、開口部１４３を介して、導電膜１１２と、電気的に接続される。よって、導電膜１０６と導電膜１１２には、同じ電位が与えられる。なお、開口部１４３を設けずに、導電膜１０６と、導電膜１１２と、に異なる電位を与えてもよい。または、開口部１４３を設けずに、導電膜１０６を遮光膜として用いてもよい。例えば、導電膜１０６を遮光性の材料により形成することで、第１の領域１０８ｉに照射される下方からの光を抑制することができる。
また、トランジスタ１００Ａの構成とする場合、導電膜１０６は、第１のゲート電極（ボトムゲート電極ともいう）としての機能を有し、導電膜１１２は、第２のゲート電極（トップゲート電極ともいう）としての機能を有する。また、絶縁膜１０４は、第１のゲート絶縁膜としての機能を有し、絶縁膜１１０は、第２のゲート絶縁膜としての機能を有する。
導電膜１０６としては、先に記載の導電膜１１２、１２０ａ、１２０ｂと同様の材料を用いることができる。特に導電膜１０６として、銅を含む材料により形成することで電気抵抗を低くすることができるため好適である。例えば、導電膜１０６を窒化チタン膜、窒化タンタル膜、またはタングステン膜上に銅膜を設ける積層構造とし、導電膜１２０ａ、１２０ｂを窒化チタン膜、窒化タンタル膜、またはタングステン膜上に銅膜を設ける積層構造とすると好適である。この場合、トランジスタ１００Ａを表示装置の画素トランジスタ及び駆動トランジスタのいずれか一方または双方に用いることで、導電膜１０６と導電膜１２０ａとの間に生じる寄生容量、及び導電膜１０６と導電膜１２０ｂとの間に生じる寄生容量を低くすることができる。したがって、導電膜１０６、導電膜１２０ａ、及び導電膜１２０ｂを、トランジスタ１００Ａの第１のゲート電極、ソース電極、及びドレイン電極として用いるのみならず、表示装置の電源供給用の配線、信号供給用の配線、または接続用の配線等に用いる事も可能となる。
このように、図２（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００Ａは、先に説明したトランジスタ１００と異なり、酸化物半導体膜１０８の上下にゲート電極として機能する導電膜を有する構造である。トランジスタ１００Ａに示すように、本発明の一態様の半導体装置には、複数のゲート電極を設けてもよい。
また、図２（Ｂ）（Ｃ）に示すように、酸化物半導体膜１０８は、第１のゲート電極として機能する導電膜１０６と、第２のゲート電極として機能する導電膜１１２のそれぞれと対向するように位置し、２つのゲート電極として機能する導電膜に挟まれている。
また、導電膜１１２のチャネル幅方向の長さは、酸化物半導体膜１０８のチャネル幅方向の長さよりも長く、酸化物半導体膜１０８のチャネル幅方向全体は、絶縁膜１１０を間に挟んで導電膜１１２に覆われている。また、導電膜１１２と導電膜１０６とは、絶縁膜１０４、及び絶縁膜１１０に設けられる開口部１４３において接続されるため、酸化物半導体膜１０８のチャネル幅方向の側面の一方は、絶縁膜１１０を間に挟んで導電膜１１２と対向している。
別言すると、導電膜１０６及び導電膜１１２は、絶縁膜１０４、１１０に設けられる開口部１４３において接続され、且つ酸化物半導体膜１０８の側端部よりも外側に位置する領域を有する。
このような構成を有することで、トランジスタ１００Ａに含まれる酸化物半導体膜１０８を、第１のゲート電極として機能する導電膜１０６及び第２のゲート電極として機能する導電膜１１２の電界によって電気的に取り囲むことができる。トランジスタ１００Ａのように、第１のゲート電極及び第２のゲート電極の電界によって、チャネル領域が形成される酸化物半導体膜１０８を電気的に取り囲むトランジスタのデバイス構造をＳｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。
トランジスタ１００Ａは、Ｓ−ｃｈａｎｎｅｌ構造を有するため、導電膜１０６または導電膜１１２によってチャネルを誘起させるための電界を効果的に酸化物半導体膜１０８に印加することができるため、トランジスタ１００Ａの電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジスタ１００Ａを微細化することが可能となる。また、トランジスタ１００Ａは、酸化物半導体膜１０８が導電膜１０６、及び導電膜１１２によって取り囲まれた構造を有するため、トランジスタ１００Ａの機械的強度を高めることができる。
なお、トランジスタ１００Ａのチャネル幅方向において、酸化物半導体膜１０８の開口部１４３が形成されていない側に、開口部１４３と異なる開口部を形成してもよい。
また、トランジスタ１００Ａに示すように、トランジスタが、半導体膜を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には信号Ａが、他方のゲート電極には固定電位Ｖｂが与えられてもよい。また、一方のゲート電極には信号Ａが、他方のゲート電極には信号Ｂが与えられてもよい。また、一方のゲート電極には固定電位Ｖａが、他方のゲート電極には固定電位Ｖｂが与えられてもよい。
信号Ａは、例えば、導通状態または非導通状態を制御するための信号である。信号Ａは、電位Ｖ１、または電位Ｖ２（Ｖ１＞Ｖ２とする）の２種類の電位をとるデジタル信号であってもよい。例えば、電位Ｖ１を高電源電位とし、電位Ｖ２を低電源電位とすることができる。信号Ａは、アナログ信号であってもよい。
固定電位Ｖｂは、例えば、トランジスタのしきい値電圧ＶｔｈＡを制御するための電位である。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２であってもよい。この場合、固定電位Ｖｂを生成するための電位発生回路を、別途設ける必要がなく好ましい。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２と異なる電位であってもよい。固定電位Ｖｂを低くすることで、しきい値電圧ＶｔｈＡを高くできる場合がある。その結果、ゲートーソース間電圧Ｖｇｓが０Ｖのときのドレイン電流を低減し、トランジスタを有する回路のリーク電流を低減できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも低くしてもよい。一方で、固定電位Ｖｂを高くすることで、しきい値電圧ＶｔｈＡを低くできる場合がある。その結果、ゲート−ソース間電圧Ｖｇｓが高電源電位のときのドレイン電流を向上させ、トランジスタを有する回路の動作速度を向上できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも高くしてもよい。
信号Ｂは、例えば、導通状態または非導通状態を制御するための信号である。信号Ｂは、電位Ｖ３、または電位Ｖ４（Ｖ３＞Ｖ４とする）の２種類の電位をとるデジタル信号であってもよい。例えば、電位Ｖ３を高電源電位とし、電位Ｖ４を低電源電位とすることができる。信号Ｂは、アナログ信号であってもよい。
信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと同じデジタル値を持つ信号であってもよい。この場合、トランジスタのオン電流を向上し、トランジスタを有する回路の動作速度を向上できる場合がある。このとき、信号Ａにおける電位Ｖ１及び電位Ｖ２は、信号Ｂにおける電位Ｖ３及び電位Ｖ４と、異なっていても良い。例えば、信号Ｂが入力されるゲートに対応するゲート絶縁膜が、信号Ａが入力されるゲートに対応するゲート絶縁膜よりも厚い場合、信号Ｂの電位振幅（Ｖ３−Ｖ４）を、信号Ａの電位振幅（Ｖ１−Ｖ２）より大きくしても良い。そうすることで、トランジスタの導通状態または非導通状態に対して、信号Ａが与える影響と、信号Ｂが与える影響と、を同程度とすることができる場合がある。
信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと異なるデジタル値を持つ信号であってもよい。この場合、トランジスタの制御を信号Ａと信号Ｂによって別々に行うことができ、より高い機能を実現できる場合がある。例えば、トランジスタがｎチャネル型である場合、信号Ａが電位Ｖ１であり、かつ、信号Ｂが電位Ｖ３である場合のみ導通状態となる場合や、信号Ａが電位Ｖ２であり、かつ、信号Ｂが電位Ｖ４である場合のみ非導通状態となる場合には、一つのトランジスタでＮＡＮＤ回路やＮＯＲ回路等の機能を実現できる場合がある。また、信号Ｂは、しきい値電圧ＶｔｈＡを制御するための信号であってもよい。例えば、信号Ｂは、トランジスタを有する回路が動作している期間と、当該回路が動作していない期間と、で電位が異なる信号であっても良い。信号Ｂは、回路の動作モードに合わせて電位が異なる信号であってもよい。この場合、信号Ｂは信号Ａほど頻繁には電位が切り替わらない場合がある。
信号Ａと信号Ｂが共にアナログ信号である場合、信号Ｂは、信号Ａと同じ電位のアナログ信号、信号Ａの電位を定数倍したアナログ信号、または、信号Ａの電位を定数だけ加算もしくは減算したアナログ信号等であってもよい。この場合、トランジスタのオン電流が向上し、トランジスタを有する回路の動作速度を向上できる場合がある。信号Ｂは、信号Ａと異なるアナログ信号であってもよい。この場合、トランジスタの制御を信号Ａと信号Ｂによって別々に行うことができ、より高い機能を実現できる場合がある。
信号Ａがデジタル信号であり、信号Ｂがアナログ信号であってもよい。または信号Ａがアナログ信号であり、信号Ｂがデジタル信号であってもよい。
トランジスタの両方のゲート電極に固定電位を与える場合、トランジスタを、抵抗素子と同等の素子として機能させることができる場合がある。例えば、トランジスタがｎチャネル型である場合、固定電位Ｖａまたは固定電位Ｖｂを高く（低く）することで、トランジスタの実効抵抗を低く（高く）することができる場合がある。固定電位Ｖａ及び固定電位Ｖｂを共に高く（低く）することで、一つのゲートしか有さないトランジスタによって得られる実効抵抗よりも低い（高い）実効抵抗が得られる場合がある。
なお、トランジスタ１００Ａのその他の構成は、先に示すトランジスタ１００と同様であり、同様の効果を奏する。
また、トランジスタ１００Ａ上にさらに、絶縁膜を形成してもよい。その場合の一例を図３（Ａ）（Ｂ）に示す。図３（Ａ）（Ｂ）は、トランジスタ１００Ｂの断面図である。トランジスタ１００Ｂの上面図としては、図２（Ａ）に示すトランジスタ１００Ａと同様であるため、ここでの説明は省略する。
図３（Ａ）（Ｂ）に示すトランジスタ１００Ｂは、導電膜１２０ａ、１２０ｂ、及び絶縁膜１１８上に絶縁膜１２２を有する。それ以外の構成については、トランジスタ１００Ａと同様であり、同様の効果を奏する。
絶縁膜１２２は、トランジスタ等に起因する凹凸等を平坦化させる機能を有する。絶縁膜１２２としては、絶縁性であればよく、無機材料または有機材料を用いて形成される。該無機材料としては、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜等が挙げられる。該有機材料としては、例えば、アクリル樹脂、またはポリイミド樹脂等の感光性の樹脂材料が挙げられる。
＜１−４．トランジスタの構成例３＞
次に、図２（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００Ａと異なる構成について、図４を用いて説明する。
図４（Ａ）（Ｂ）は、トランジスタ１００Ｃの断面図である。なお、トランジスタ１００Ｃの上面図としては、図２（Ａ）に示すトランジスタ１００Ａと同様であるため、ここでの説明は省略する。
図４（Ａ）（Ｂ）に示すトランジスタ１００Ｃは、導電膜１１２の積層構造、導電膜１１２の形状、及び絶縁膜１１０の形状がトランジスタ１００Ａと異なる。
トランジスタ１００Ｃの導電膜１１２は、絶縁膜１１０上の導電膜１１２＿１と、導電膜１１２＿１上の導電膜１１２＿２と、を有する。例えば、導電膜１１２＿１として、酸化物導電膜を用いることにより、絶縁膜１１０に過剰酸素を添加することができる。上記酸化物導電膜としては、スパッタリング法を用い、酸素ガスを含む雰囲気にて形成することができる。また、上記酸化物導電膜としては、例えば、インジウムと錫とを有する酸化物、タングステンとインジウムとを有する酸化物、タングステンとインジウムと亜鉛とを有する酸化物、チタンとインジウムとを有する酸化物、チタンとインジウムと錫とを有する酸化物、インジウムと亜鉛とを有する酸化物、シリコンとインジウムと錫とを有する酸化物、インジウムとガリウムと亜鉛とを有する酸化物等が挙げられる。
また、図４（Ｂ）に示すように、開口部１４３において、導電膜１１２＿２と、導電膜１０６とが接続される。開口部１４３を形成する際に、導電膜１１２＿１となる導電膜を形成した後、開口部１４３を形成することで、図４（Ｂ）に示す形状とすることができる。導電膜１１２＿１に酸化物導電膜を適用した場合、導電膜１１２＿２と、導電膜１０６とが接続される構成とすることで、導電膜１１２と導電膜１０６との接続抵抗を低くすることができる。
また、トランジスタ１００Ｃの導電膜１１２及び絶縁膜１１０は、テーパー形状である。より具体的には、導電膜１１２の下端部は、導電膜１１２の上端部よりも外側に形成される。また、絶縁膜１１０の下端部は、絶縁膜１１０の上端部よりも外側に形成される。また、導電膜１１２の下端部は、絶縁膜１１０の上端部と概略同じ位置に形成される。
トランジスタ１００Ｃの導電膜１１２及び絶縁膜１１０をテーパー形状とすることで、トランジスタ１００Ａの導電膜１１２及び絶縁膜１１０が矩形の場合と比較し、絶縁膜１１６の被覆性を高めることができるため好適である。
なお、トランジスタ１００Ｃのその他の構成は、先に示すトランジスタ１００Ａと同様であり、同様の効果を奏する。
＜１−５．半導体装置の作製方法＞
次に、図２（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００Ａの作製方法の一例について、図５乃至図７を用いて説明する。なお、図５乃至図７は、トランジスタ１００Ａの作製方法を説明するチャネル長（Ｌ）方向、及びチャネル幅（Ｗ）方向の断面図である。
まず、基板１０２上に導電膜１０６を形成する。次に、基板１０２、及び導電膜１０６上に絶縁膜１０４を形成し、絶縁膜１０４上に島状の酸化物半導体膜１０８ｉ＿０を形成する（図５（Ａ）参照）。
導電膜１０６としては、先に記載の材料を選択することで形成できる。本実施の形態においては、導電膜１０６として、スパッタリング装置を用い、厚さ５０ｎｍのタングステン膜と、厚さ４００ｎｍの銅膜との積層膜を形成する。
なお、導電膜１０６となる導電膜の加工方法としては、ウエットエッチング法及びドライエッチング法のいずれか一方または双方を用いればよい。本実施の形態では、ウエットエッチング法にて銅膜をエッチングしたのち、ドライエッチング法にてタングステン膜をエッチングすることで導電膜を加工し、導電膜１０６を形成する。
絶縁膜１０４としては、スパッタリング法、ＣＶＤ法、蒸着法、パルスレーザー堆積（ＰＬＤ）法、印刷法、塗布法等を適宜用いて形成することができる。本実施の形態においては、絶縁膜１０４として、プラズマＣＶＤ装置を用い、厚さ４００ｎｍの窒化シリコン膜と、厚さ５０ｎｍの酸化窒化シリコン膜とを形成する。
また、絶縁膜１０４を形成した後、絶縁膜１０４に酸素を添加してもよい。絶縁膜１０４に添加する酸素としては、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオン等がある。また、添加方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等がある。また、絶縁膜上に酸素の脱離を抑制する膜を形成した後、該膜を介して絶縁膜１０４に酸素を添加してもよい。
上述の酸素の脱離を抑制する膜として、インジウム、亜鉛、ガリウム、錫、アルミニウム、クロム、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、またはタングステンの１以上を有する導電膜あるいは半導体膜を用いて形成することができる。
また、プラズマ処理で酸素の添加を行う場合、マイクロ波で酸素を励起し、高密度な酸素プラズマを発生させることで、絶縁膜１０４への酸素添加量を増加させることができる。
島状の酸化物半導体膜１０８ｉ＿０は、例えば単層とすることができる。より好ましくは第１の酸化物半導体膜と、第２の酸化物半導体膜と、を積層して形成することができる。上記積層して形成するとき第１の酸化物半導体膜の形成条件としては、第２の酸化物半導体膜よりも基板温度または酸素流量比のいずれか一方または双方を低くすると好ましい。
具体的には、第１の酸化物半導体膜の形成条件としては、基板温度を室温以上１５０℃未満、好ましくは１００℃以上１４０℃以下とし、酸素流量比を、０％を超えて３０％未満とする。また、第２の酸化物半導体膜の形成条件としては、基板温度を１５０℃以上３５０℃以下、好ましくは基板温度を１６０℃以上２００℃以下とし、酸素流量比を３０％以上１００％以下とする。
上記のような形成条件とすることで、キャリア密度の異なる酸化物半導体膜を積層して形成することができる。なお、第１の酸化物半導体膜及び第２の酸化物半導体膜を真空中で連続して形成することで、各界面に不純物が取り込まれないため、より好適である。
なお、酸化物半導体膜１０８ｉ＿０を加熱して成膜することで、酸化物半導体膜１０８の結晶性を高めることができる。一方で、基板１０２として、大型のガラス基板（例えば、第６世代乃至第１０世代）を用いる場合、酸化物半導体膜１０８を成膜する際の基板温度を２００℃以上３００℃以下とした場合、基板１０２が変形する（歪むまたは反る）場合がある。よって、大型のガラス基板を用いる場合においては、酸化物半導体膜１０８の成膜する際の基板温度を１００℃以上２００℃未満とすることで、ガラス基板の変形を抑制することができる。
また、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下、より好ましくは−１２０℃以下にまで高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。
また、スパッタリング法で酸化物半導体膜を成膜する場合、スパッタリング装置におけるチャンバーは、酸化物半導体膜にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて、高真空（５×１０−７Ｐａから１×１０−４Ｐａ程度まで）に排気することが好ましい。特に、スパッタリング装置の待機時における、チャンバー内のＨ２Ｏに相当するガス分子（Ｍ／ｚ＝１８に相当するガス分子）の分圧を１×１０−４Ｐａ以下、好ましく５×１０−５Ｐａ以下とすることが好ましい。
また、第１の酸化物半導体膜の形成条件としては、Ｉｎ−Ｇａ−Ｚｎ酸化物半導体ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、スパッタリング法により形成する。また、第１の酸化物半導体膜の形成時の基板温度を１３０℃とし、成膜ガスとして流量２０ｓｃｃｍの酸素ガスと、流量１８０ｓｃｃｍのアルゴンガスとを用いる（酸素流量比１０％）。
また、第２の酸化物半導体膜の形成条件としては、Ｉｎ−Ｇａ−Ｚｎ酸化物半導体ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、スパッタリング法により形成する。また、第２の酸化物半導体膜の形成時の基板温度を１７０℃とし、成膜ガスとして流量６０ｓｃｃｍの酸素ガスと、流量１４０ｓｃｃｍのアルゴンガスとを用いる（酸素流量比３０％）。
なお、上記においては、第１の酸化物半導体膜と、第２の酸化物半導体膜とを、基板温度及び酸素流量比を変えることによって、キャリア密度の異なる酸化物半導体膜を積層する構成について例示したが、これに限定されない。例えば、第１の酸化物半導体膜の形成時において、不純物元素を添加することで、第２の酸化物半導体膜とキャリア密度の異なる酸化物半導体膜を形成してもよい。当該不純物元素としては、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、希ガス等が挙げられる。
なお、第１の酸化物半導体膜中に添加する不純物元素としては、上述した元素の中でも、窒素が特に好ましい。例えば、第１の酸化物半導体膜の形成時において、アルゴンガス及び窒素ガスを成膜ガスとして用いる、あるいはアルゴンガス及び一酸化二窒素ガスを成膜ガスとして用いることで、第１の酸化物半導体膜中に窒素を添加することができる。
また、第１の酸化物半導体膜の形成時において、不純物元素を用いる場合、不純物元素を添加したくない膜、例えば、第２の酸化物半導体膜に不純物元素の混入を避けるために、第１の酸化物半導体膜を形成するチャンバーを、独立して設けると好適である。
また、第１の酸化物半導体膜を形成後に、第１の酸化物半導体膜中に不純物元素を添加してもよい。第１の酸化物半導体膜形成後に不純物元素を添加する方法としては、例えば、ドーピング処理またはプラズマ処理を用いることができる。
また、第１の酸化物半導体膜及び第２の酸化物半導体膜を形成した後、加熱処理を行い、第１の酸化物半導体膜及び第２の酸化物半導体膜の脱水素化または脱水化をしてもよい。加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、または２５０℃以上４５０℃以下、または３００℃以上４５０℃以下である。
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素を含む不活性ガス雰囲気で行うことができる。または、不活性ガス雰囲気で加熱した後、酸素雰囲気で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれないことが好ましい。処理時間は３分以上２４時間以下とすればよい。
該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱処理時間を短縮することができる。
酸化物半導体膜を加熱しながら成膜する、または酸化物半導体膜を形成した後、加熱処理を行うことで、酸化物半導体膜において、ＳＩＭＳにより得られる水素濃度を５×１０１９ａｔｏｍｓ／ｃｍ３以下、または１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、または１×１０１８ａｔｏｍｓ／ｃｍ３以下、または５×１０１７ａｔｏｍｓ／ｃｍ３以下、または１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。
次に、絶縁膜１０４及び酸化物半導体膜上に絶縁膜１１０＿０を形成する。（図５（Ｂ）参照）。
絶縁膜１１０＿０としては、酸化シリコン膜または酸化窒化シリコン膜を、プラズマ化学気相堆積装置（ＰＥＣＶＤ装置、または単にプラズマＣＶＤ装置という）を用いて形成することができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
また、絶縁膜１１０＿０として、堆積性気体の流量に対する酸化性気体の流量を２０倍より大きく１００倍未満、または４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未満、または５０Ｐａ以下とするプラズマＣＶＤ装置を用いることで、欠陥量の少ない酸化窒化シリコン膜を形成することができる。
また、絶縁膜１１０＿０として、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を２８０℃以上４００℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を２０Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２５０Ｐａ以下とし、処理室内に設けられる電極に高周波電力を供給する条件により、絶縁膜１１０＿０として、緻密である酸化シリコン膜または酸化窒化シリコン膜を形成することができる。
また、絶縁膜１１０＿０を、マイクロ波を用いたプラズマＣＶＤ法を用いて形成してもよい。マイクロ波とは３００ＭＨｚから３００ＧＨｚの周波数域を指す。マイクロ波は、電子温度が低く、電子エネルギーが小さい。また、供給された電力において、電子の加速に用いられる割合が少なく、より多くの分子の解離及び電離に用いられることが可能であり、密度の高いプラズマ（高密度プラズマ）を励起することができる。このため、被成膜面及び堆積物へのプラズマダメージが少なく、欠陥の少ない絶縁膜１１０＿０を形成することができる。
また、絶縁膜１１０＿０を、有機シランガスを用いたＣＶＤ法を用いて形成することができる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）などのシリコン含有化合物を用いることができる。有機シランガスを用いたＣＶＤ法を用いることで、被覆性の高い絶縁膜１１０＿０を形成することができる。
本実施の形態では絶縁膜１１０＿０として、プラズマＣＶＤ装置を用い、厚さ１００ｎｍの酸化窒化シリコン膜を形成する。
次に、絶縁膜１１０＿０上の所望の位置に、リソグラフィによりマスクを形成した後、絶縁膜１１０＿０、及び絶縁膜１０４の一部をエッチングすることで、導電膜１０６に達する開口部１４３を形成する（図５（Ｃ）参照）。
開口部１４３の形成方法としては、ウエットエッチング法及びドライエッチング法のいずれか一方または双方を用いればよい。本実施の形態においては、ドライエッチング法を用い、開口部１４３を形成する。
次に、開口部１４３を覆うように、導電膜１０６及び絶縁膜１１０＿０上に導電膜１１２＿０を形成する。また、導電膜１１２＿０として、例えば金属酸化膜を用いる場合、導電膜１１２＿０の形成時に導電膜１１２＿０から絶縁膜１１０＿０中に酸素が添加される場合がある（図５（Ｄ）参照）。
なお、図５（Ｄ）において、絶縁膜１１０＿０中に添加される酸素を矢印で模式的に表している。また、開口部１４３を覆うように、導電膜１１２＿０を形成することで、導電膜１０６と、導電膜１１２＿０とが電気的に接続される。
導電膜１１２＿０として、金属酸化膜を用いる場合、導電膜１１２＿０の形成方法としては、スパッタリング法を用い、形成時に酸素ガスを含む雰囲気で形成することが好ましい。形成時に酸素ガスを含む雰囲気で導電膜１１２＿０を形成することで、絶縁膜１１０＿０中に酸素を好適に添加することができる。なお、導電膜１１２＿０の形成方法としては、スパッタリング法に限定されず、その他の方法、例えばＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いてもよい。
本実施の形態においては、導電膜１１２＿０として、スパッタリング法を用いて、膜厚が１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物であるＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１（原子数比）を成膜する。また、導電膜１１２＿０の形成前、または導電膜１１２＿０の形成後に、絶縁膜１１０＿０中に酸素添加処理を行ってもよい。当該酸素添加処理の方法としては、絶縁膜１０４の形成後に行うことのできる酸素の添加と同様とすればよい。
次に、導電膜１１２＿０上の所望の位置に、リソグラフィ工程によりマスク１４０を形成する（図６（Ａ）参照）。
次に、マスク１４０上から、エッチングを行い、導電膜１１２＿０、及び絶縁膜１１０＿０を加工する。また、導電膜１１２＿０及び絶縁膜１１０＿０の加工後に、マスク１４０を除去する。導電膜１１２＿０、及び絶縁膜１１０＿０を加工することで、島状の導電膜１１２、及び島状の絶縁膜１１０が形成される（図６（Ｂ）参照）。
本実施の形態においては、ドライエッチング法を用い、導電膜１１２＿０、及び絶縁膜１１０＿０を加工する。
なお、導電膜１１２、及び絶縁膜１１０の加工の際に、導電膜１１２が重畳しない領域の酸化物半導体膜の膜厚が薄くなる場合がある。または、導電膜１１２、及び絶縁膜１１０の加工の際に、酸化物半導体膜が重畳しない領域の絶縁膜１０４の膜厚が薄くなる場合がある。また、導電膜１１２＿０、及び絶縁膜１１０＿０の加工の際に、エッチャントまたはエッチングガス（例えば、塩素など）が酸化物半導体膜中に添加される、あるいは導電膜１１２＿０、または絶縁膜１１０＿０の構成元素が酸化物半導体膜中に添加される場合がある。
次に、絶縁膜１０４、酸化物半導体膜、及び導電膜１１２上に絶縁膜１１６を形成する。なお、絶縁膜１１６を形成することで、絶縁膜１１６と接する酸化物半導体膜は、第２の領域１０８ｎとなる。また、絶縁膜１１０と接する酸化物半導体膜は第１の領域１０８ｉとなる。これにより、第１の領域１０８ｉ、及び第２の領域１０８ｎを有する酸化物半導体膜１０８が形成される（図６（Ｃ）参照）。
絶縁膜１１６としては、先に記載の材料を選択することで形成できる。本実施の形態においては、絶縁膜１１６として、プラズマＣＶＤ装置を用い、厚さ１００ｎｍの窒化酸化シリコン膜を形成する。また、当該窒化酸化シリコン膜の形成時において、プラズマ処理と、成膜処理との２つのステップを２２０℃の温度で行う。当該プラズマ処理としては、成膜前に流量１００ｓｃｃｍのアルゴンガスを、チャンバー内に導入し、チャンバー内の圧力を４０Ｐａとし、ＲＦ電源（２７．１２ＭＨｚ）に１０００Ｗの電力を供給する。また、成膜処理としては、流量５０ｓｃｃｍのシランガスと、流量５０００ｓｃｃｍの窒素ガスと、流量１００ｓｃｃｍのアンモニアガスとを、チャンバー内に導入し、チャンバー内の圧力を１００Ｐａとし、ＲＦ電源（２７．１２ＭＨｚ）に１０００Ｗの電力を供給する。
絶縁膜１１６が、窒化酸化シリコン膜を含むことで、絶縁膜１１６に接する第２の領域１０８ｎに窒化酸化シリコン膜中の窒素または水素を供給することができる。また、絶縁膜１１６の形成時の温度を上述の温度とすることで、絶縁膜１１０に含まれる過剰酸素が外部に放出されるのを抑制することができる。
次に、絶縁膜１１６上に絶縁膜１１８を形成する（図７（Ａ）参照）。
絶縁膜１１８としては、先に記載の材料を選択することで形成できる。本実施の形態においては、絶縁膜１１８として、プラズマＣＶＤ装置を用い、厚さ３００ｎｍの酸化窒化シリコン膜を形成する。
次に、絶縁膜１１８の所望の位置に、リソグラフィによりマスクを形成した後、絶縁膜１１８及び絶縁膜１１６の一部をエッチングすることで、第２の領域１０８ｎに達する開口部１４１ａ、１４１ｂを形成する（図７（Ｂ）参照）。
絶縁膜１１８及び絶縁膜１１６をエッチングする方法としては、ウエットエッチング法及びドライエッチング法のいずれか一方または双方を用いればよい。本実施の形態においては、ドライエッチング法を用い、絶縁膜１１８、及び絶縁膜１１６を加工する。
次に、開口部１４１ａ、１４１ｂを覆うように、第２の領域１０８ｎ、及び絶縁膜１１８上に導電膜を形成し、当該導電膜を所望の形状に加工することで導電膜１２０ａ、１２０ｂを形成する（図７（Ｃ）参照）。
導電膜１２０ａ、１２０ｂとしては、先に記載の材料を選択することで形成できる。本実施の形態においては、導電膜１２０ａ、１２０ｂとして、スパッタリング装置を用い、厚さ５０ｎｍのタングステン膜と、厚さ４００ｎｍの銅膜との積層膜を形成する。
なお、導電膜１２０ａ、１２０ｂとなる導電膜の加工方法としては、ウエットエッチング法及びドライエッチング法のいずれか一方または双方を用いればよい。本実施の形態では、ウエットエッチング法にて銅膜をエッチングしたのち、ドライエッチング法にてタングステン膜をエッチングすることで導電膜を加工し、導電膜１２０ａ、１２０ｂを形成する。
以上の工程により、図２（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００Ａを作製することができる。
なお、トランジスタ１００Ａを構成する膜（絶縁膜、金属酸化膜、酸化物半導体膜、導電膜等）としては、上述の形成方法の他、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法、ＡＬＤ法を用いて形成することができる。あるいは、塗布法や印刷法で形成することができる。成膜方法としては、スパッタリング法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表的であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、有機金属化学気相堆積（ＭＯＣＶＤ）法が挙げられる。
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行う。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
ＭＯＣＶＤ法などの熱ＣＶＤ法は、上記記載の導電膜、絶縁膜、酸化物半導体膜、金属酸化膜などの膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、及びジメチル亜鉛を用いる（Ｚｎ（ＣＨ３）２）。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
また、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。
また、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
また、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
また、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスとを用いてタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
また、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを用いてＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスとを用いてＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスとを用いてＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに代えてＡｒ等の不活性ガスで水をバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。
また、本実施の形態において、トランジスタが酸化物半導体膜を有する場合の例を示したが、本発明の一態様は、これに限定されない。本発明の一態様では、トランジスタが酸化物半導体膜を有さなくてもよい。一例としては、トランジスタのチャネル領域、チャネル領域の近傍、ソース領域、またはドレイン領域において、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、などを有する材料で形成してもよい。
なお、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態においては、実施の形態１に示した本発明の一態様に用いることのできるトランジスタの変形例を示す。
図４（Ａ）（Ｂ）に示すトランジスタ１００Ｃにて、導電膜１１２形成時に絶縁膜１１０よりトランジスタのチャネル長方向に対して短く形成し、ドーピング処理またはプラズマ処理により不純物元素を添加する、あるいは加熱処理をすることで、図４５で示すように、第１の領域１０８ｉと第２の領域１０８ｎとの間に、領域１０８ｎ＿２を設けても良い。このとき領域１０８ｎ＿２の導電率は、第１の領域１０８ｉより高く、第２の領域１０８ｎより低い。このような領域１０８ｎ＿２を形成することにより、半導体装置あるいは表示装置の動作時に、トランジスタにおけるドレイン端部の電界強度が局所的に大きくなるのを防ぐことができる。
なお、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態においては、本発明の一態様に用いることのできる、酸化物半導体について説明する。
＜２−１．酸化物半導体の組成＞
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎＭＺｎＯである場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
＜構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜原子数比＞
次に、図８（Ａ）、図８（Ｂ）、および図８（Ｃ）を用いて、本発明に係る酸化物半導体が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図８（Ａ）、図８（Ｂ）、および図８（Ｃ）には、酸素の原子数比については記載しない。また、酸化物半導体が有するインジウム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
図８（Ａ）、図８（Ｂ）、および図８（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるラインを表す。
また、図８（Ａ）、図８（Ｂ）、および図８（Ｃ）に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比、およびその近傍値の酸化物半導体は、スピネル型の結晶構造をとりやすい。
また、酸化物半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が共存する場合、異なる結晶構造の間において、結晶粒界が形成される場合がある。
図８（Ａ）に示す領域Ａは、酸化物半導体が有する、インジウム、元素Ｍ、および亜鉛の原子数比の好ましい範囲の一例について示している。
酸化物半導体は、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度（電子移動度）を高くすることができる。従って、インジウムの含有率が高い酸化物半導体はインジウムの含有率が低い酸化物半導体と比較してキャリア移動度が高くなる。
一方、酸化物半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近傍値である場合（例えば図８（Ｃ）に示す領域Ｃ）は、絶縁性が高くなる。
従って、本発明の一態様の酸化物半導体は、キャリア移動度が高く、かつ、結晶粒界が少ない層状構造となりやすい、図８（Ａ）の領域Ａで示される原子数比を有することが好ましい。
特に、図８（Ｂ）に示す領域Ｂでは、領域Ａの中でも、ＣＡＡＣ−ＯＳとなりやすく、キャリア移動度も高い優れた酸化物半導体が得られる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
なお、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を含む。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。また、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７、およびその近傍値を含む。
なお、酸化物半導体が有する性質は、原子数比によって一義的に定まらない。同じ原子数比であっても、形成条件により、酸化物半導体の性質が異なる場合がある。例えば、酸化物半導体をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。従って、図示する領域は、酸化物半導体が特定の特性を有する傾向がある原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
［酸化物半導体を有するトランジスタ］
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
上記酸化物半導体をトランジスタに用いることで、結晶粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタのチャネル領域には、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル領域に用いることで、安定した電気特性を付与することができる。
＜バンド図＞
続いて、該酸化物半導体を２層構造、または３層構造とした場合について述べる。酸化物半導体Ｓ１、酸化物半導体Ｓ２、および酸化物半導体Ｓ３の積層構造、および積層構造に接する絶縁体のバンド図と、酸化物半導体Ｓ２および酸化物半導体Ｓ３の積層構造、および積層構造に接する絶縁体のバンド図と、酸化物半導体Ｓ１および酸化物半導体Ｓ２の積層構造、および積層構造に接する絶縁体のバンド図と、について、図９を用いて説明する。
図９（Ａ）は、絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図９（Ｂ）は、絶縁体Ｉ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図９（Ｃ）は、絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、および絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
酸化物半導体Ｓ１、酸化物半導体Ｓ３は、酸化物半導体Ｓ２よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体Ｓ２の伝導帯下端のエネルギー準位と、酸化物半導体Ｓ１、酸化物半導体Ｓ３の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、酸化物半導体Ｓ１、酸化物半導体Ｓ３の電子親和力と、酸化物半導体Ｓ２の電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
図９（Ａ）、図９（Ｂ）、および図９（Ｃ）に示すように、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド図を有するためには、酸化物半導体Ｓ１と酸化物半導体Ｓ２との界面、または酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物半導体Ｓ１と酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物半導体Ｓ２がＩｎ−Ｇａ−Ｚｎ酸化物半導体の場合、酸化物半導体Ｓ１、酸化物半導体Ｓ３として、Ｉｎ−Ｇａ−Ｚｎ酸化物半導体、Ｇａ−Ｚｎ酸化物半導体、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物半導体Ｓ２となる。酸化物半導体Ｓ１と酸化物半導体Ｓ２との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物半導体Ｓ１、酸化物半導体Ｓ３を設けることにより、トラップ準位を酸化物半導体Ｓ２より遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。
酸化物半導体Ｓ１、および酸化物半導体Ｓ３は、酸化物半導体Ｓ２と比較して、導電率が十分に低い材料を用いる。このとき、酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ１との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面が、主にチャネル領域として機能する。例えば、酸化物半導体Ｓ１、酸化物半導体Ｓ３には、図８（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物半導体を用いればよい。なお、図８（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近傍値、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：２およびその近傍値、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：４、およびその近傍値である原子数比を示している。
特に、酸化物半導体Ｓ２に領域Ａで示される原子数比の酸化物半導体を用いる場合、酸化物半導体Ｓ１および酸化物半導体Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である酸化物半導体を用いることが好ましい。また、酸化物半導体Ｓ３として、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である酸化物半導体を用いることが好適である。
＜２−２．酸化物半導体をトランジスタに用いる構成＞
続いて、酸化物半導体をトランジスタに用いる構成について説明する。
なお、酸化物半導体をトランジスタに用いることで、結晶粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタのチャネル領域には、キャリア密度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
なお、高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
また、酸化物半導体膜は、エネルギーギャップが２ｅＶ以上、または２．５ｅＶ以上、または３ｅＶ以上であると好ましい。
また、酸化物半導体膜の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上６０ｎｍ以下である。
また、酸化物半導体膜がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：７等が好ましい。
なお、成膜される酸化物半導体膜の金属元素の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％程度変動することがある。例えば、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される酸化物半導体膜の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。また、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：７を用いる場合、成膜される酸化物半導体膜の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６近傍となる場合がある。
＜２−３．酸化物半導体の構造＞
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
ＣＡＣ−ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
一方、ＣＡＣ−ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
またＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。従って、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
また例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。従って、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
従って、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ−ＯＳは、ディスプレイをはじめとするさまざまな半導体装置に最適である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本発明の一態様のトランジスタ１００の有する、導電膜１１２に酸化物導電体を用いると、絶縁膜１１０中に過剰酸素を添加することができ、さらにそれを酸化物半導体膜１０８が有する第１の領域１０８ｉに拡散できるので、好適である。このとき、酸化窒化シリコン膜を含む絶縁膜１１０の欠陥も減らすことができる可能性がある。本実施の形態では、導電膜１１２に酸化物導電体を用いたときの、絶縁膜１１０の欠陥について説明する。
酸化窒化シリコン膜中の欠陥は、酸化窒化シリコン膜の上下に電界をかけたときのリーク電流に影響を与える。すなわち、酸化窒化シリコン膜の上に金属膜を形成する条件と、酸化窒化シリコン膜の上に酸化物導電体を形成する条件と、にてそれぞれＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）サンプルを形成し、これらＭＯＳの酸化窒化シリコン膜のリーク電流の評価から、それぞれの酸化窒化シリコン膜中の欠陥の情報を得ることができる。
導電膜１１２に酸化物導電体を用いたときの、絶縁膜１１０の欠陥について評価するため、以下の２つのサンプルを準備する。第１のＭＯＳサンプル３１７は、Ｐ型を付与する不純物が添加されたシリコン基板上に、酸化窒化シリコン膜が１０ｎｍの厚さで形成され、その上に金属膜が形成される。
第２のＭＯＳサンプル３１８は、Ｐ型を付与する不純物が添加されたシリコン基板上に、酸化窒化シリコン膜が１０ｎｍの厚さで形成され、その上に酸化物導電膜が形成され、その上に金属膜が形成される。
金属膜は、３０ｎｍの膜厚の窒化チタンと、その上の１３５ｎｍの膜厚のタングステンと、その上の２００ｎｍの膜厚のアルミニウムである。また酸化物導電膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、１００％の酸素ガス雰囲気にて、スパッタリング法にて成膜する。
高電界領域において、酸化窒化シリコン膜中を流れる電流はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（Ｆ−Ｎ）電流が支配的である。Ｆ−Ｎ電流は、式１のＪＦＮで表される。
Figure 0006929079
式１より、ｌｎ（Ｊ／Ｅ２）と１／Ｅとをプロットすることで直線が得られるが、深い欠陥準位があった場合、Ｆ−Ｎプロットの一部は直線から外れることになる。この直線から外れた領域はｌｅｄｇｅ領域と言い、Ｆ−Ｎ電流の電子が深い欠陥準位にトラップされる過程に起因する。つまり捕獲された電子は固定電荷を形成するため、Ｉ−Ｖカーブの平行シフトを促し、ｌｅｄｇｅ領域が形成される。この平行シフト量から、トラップされた電荷密度を見積もることができる。
図１０（Ａ）には、ＭＯＳ構造において、ｍｅｔａｌ領域３１０と、ｏｘｉｄｅ領域３１１と、ｓｉｌｉｃｏｎ領域３１２のエネルギーバンド図を示す。
ｏｘｉｄｅ領域３１１に相当する膜は、第１のＭＯＳサンプル３１７と、第２のＭＯＳサンプル３１８と、のそれぞれの場合、酸化窒化シリコン膜である。ｍｅｔａｌ領域３１０に相当する膜は、第１のＭＯＳサンプル３１７の場合は金属膜であり、第２のＭＯＳサンプル３１８の場合は酸化物導電膜と、その上の金属膜である。
酸化窒化シリコン膜の上下に電圧を加えると、図１０（Ａ）のようにｍｅｔａｌ領域３１０の電子の、ｏｘｉｄｅ領域３１１中のトラップ３１４への注入３１５が起きる。
そこでトラップ準位にプラスの電荷がトラップされることを想定する式２と、トラップ準位にマイナスの電荷がトラップされることを想定する式３と、電荷注入前後のＩ−Ｖカーブシフト量（ΔＶｇ）とから、トラップ電荷密度（Ｑｔ（ｔ））及びトラップ電荷重心位置３１６（ｘ(＿)）を見積もることができる。式２においてｔｏｘはｏｘｉｄｅ領域３１１の厚さを意味する。
Figure 0006929079
Figure 0006929079
ここでトラップ電荷重心位置３１６は、ｏｘｉｄｅ領域３１１中の、ｓｉｌｉｃｏｎ領域３１２との界面からの距離で表される。またトラップ電荷密度の電荷注入時間依存性からｏｘｉｄｅ領域３１１中の全トラップ電荷の面密度を算出することができる。
こうして得られるｏｘｉｄｅ領域中の全トラップ電荷の面密度を図１０（Ｂ）に、トラップ電荷重心位置を図１０（Ｃ）に示す。このように、第１のＭＯＳサンプル３１７に比べて、第２のＭＯＳサンプル３１８は、酸化窒化シリコン膜の全トラップ電荷の面密度が低減されること、及びトラップ電荷重心位置３１６が電極の反対側に移動すること、がわかる。
このとき得られたＦ−Ｎプロット（図１１（Ａ）参照）において、第２のＭＯＳサンプル３１８の測定結果では第１のＭＯＳサンプル３１７に見られるｌｅｄｇｅ領域３２１が消失している。図１１（Ａ）の縦軸はｌｎ（Ｊ／Ｅ２） ［Ａ／ＭＶ２］であり、これは単位面積あたりのリーク電流に相当する。図１０及び図１１より、第２のＭＯＳサンプル３１８において、酸化物導電膜を酸化窒化シリコン膜上に形成していることにより、酸化窒化シリコン膜中のトラップ電荷（深い欠陥準位に捕獲された電子）密度が低減していることがわかる。
図１１（Ｂ）には、第１のＭＯＳサンプル３１７と、第２のＭＯＳサンプル３１８との構造を模式的に示す。いずれもシリコン３１９と、酸化窒化シリコン膜３２６と、金属膜３２５を有する。第２のＭＯＳサンプル３１８は、酸化物導電膜３１３を有する。金属膜３２５を酸化窒化シリコン膜３２６上に形成した第１のＭＯＳサンプル３１７では、酸化窒化シリコン膜３２６中のトラップ電荷３２７の重心位置３２８はほぼ中央に位置しており、酸化窒化シリコン膜３２６中に欠陥が平均的に存在すると考えられる（図１１（Ｂ）参照）。これに対して、酸化物導電膜３１３を用いた場合には、トラップ電荷３２７の重心位置３２９はシリコン３１９と酸化窒化シリコン膜３２６との界面に近い位置にあり、トラップ電荷密度も小さい。以上の結果より、酸化物導電膜３１３の成膜によって、酸化窒化シリコン膜３２６中の欠陥密度は、酸化物導電膜３１３に近い領域では低減されていると考えられる。
このように、本発明の一態様のトランジスタ１００において、導電膜１１２に酸化物導電体を用いたとき、絶縁膜１１０の欠陥密度を低減させる効果があることがわかる。
（実施の形態５）
本実施の形態では、基板温度を３５０℃として酸化窒化シリコン膜を成膜して絶縁膜１１０を形成するときの、トランジスタ１００の特性について示す。
本発明の一態様のトランジスタ１００のゲート絶縁膜として機能する絶縁膜１１０として、望ましい特徴は、欠陥の少なさ、酸化物半導体膜１０８へ与えるダメージの低さ、酸化物半導体膜１０８への過剰酸素の供給、が挙げられる。
実施の形態１では、本発明の一態様のトランジスタ１００のゲート絶縁膜として機能する絶縁膜１１０として、プラズマ化学気相堆積法により形成される酸化窒化シリコン膜を用いた。酸化窒化シリコン膜成膜時の温度が低い条件では、空隙が過剰酸素が添加される余地となり、より多くの過剰酸素を吸収または酸化物半導体膜に供給することができることを示した。
酸化窒化シリコン膜成膜時の温度が高い条件では、膜密度が大きい、すなわち欠陥が少ない膜を形成することができる。そこで酸化物半導体膜１０８が有する第１の領域１０８ｉ上に、基板温度を３５０℃として酸化窒化シリコン膜を成膜し、次いで基板温度を２２０℃として酸化窒化シリコン膜を成膜する、すなわち絶縁膜１１０を積層構造とする構造も高信頼性を得る目的として有効である。
この絶縁膜１１０を積層する場合の生産性を考慮すると、成膜温度は一定であることが望ましい。
図１２（Ａ）に、酸化窒化シリコン膜のｗｅｔエッチングレートを比較した結果を示す。試料３５１、試料３５２とも、ガラス上に酸化窒化シリコン膜を形成した。成膜時基板温度は、試料３５１は２２０℃であり、試料３５２は３５０℃である。
試料３５１、試料３５２とも、酸化窒化シリコン膜はプラズマＣＶＤ法で成膜され、使用したガスは、ＳｉＨ４＝２０ｓｃｃｍ、Ｎ２Ｏ＝３０００ｓｃｃｍである。成膜圧力は２００Ｐａであり、成膜電力は１００Ｗである。ｗｅｔエッチングに使用した溶液はＨＦ（０．５％）であり、温度は室温である。
図１２（Ａ）に示されるように、試料３５２の方がエッチングレートが小さい。このことから、酸化窒化シリコン膜は、成膜時基板温度において３５０℃で成膜するときは、２２０℃で成膜するときより緻密な膜が得られると言える。
図１２（Ｂ）に、酸化窒化シリコン膜のＦＴ−ＩＲ測定を比較した結果を示す。試料３５３、試料３５４とも、シリコンウエハ上に酸化窒化シリコン膜を形成した。成膜時基板温度は、試料３５３は２２０℃であり、試料３５４は３５０℃である。図１２（Ｂ）中の波数１０５０ｃｍ−１において縦軸と平行に描かれた点線３５７は、Ｓｉ−Ｏ結合に起因する波数である。
試料３５３、試料３５４とも、酸化窒化シリコン膜はプラズマＣＶＤ法で成膜され、使用したガスは、ＳｉＨ４＝２０ｓｃｃｍ、Ｎ２Ｏ＝３０００ｓｃｃｍである。成膜圧力は２００Ｐａであり、成膜電力は１００Ｗである。
図１２（Ｂ）に示されるように、試料３５４の方がわずかではあるものの、Ｓｉ−Ｏの結合密度が大きい結果が得られる。このことからも、酸化窒化シリコン膜は、成膜時基板温度において３５０℃で成膜するときは、２２０℃で成膜するときより緻密な膜が得られると言える。
図１２（Ｃ）は、酸化窒化シリコン膜の窒素酸化物（ＮＯｘ）濃度について、ＥＳＲ法で比較される結果を示す。縦軸はスピン密度である。試料３５５、試料３５６とも、ガラス上に酸化物半導体膜を１０ｎｍの厚さで形成し、酸化窒化シリコン膜を２０ｎｍの厚さで形成し、その上に酸化物導電膜を１００ｎｍの厚さで形成する。但し酸化物導電膜はＥＳＲ測定前に除去する。
酸化窒化シリコン膜の成膜時基板温度は、試料３５５は２２０℃であり、試料３５６は３５０℃である。また、試料３５５、試料３５６とも、酸化物半導体膜はＩｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、９０％のアルゴンガスと１０％の酸素ガスとの雰囲気にて、基板温度１３０℃にてスパッタリング法にて成膜する。酸化窒化シリコン膜は、プラズマＣＶＤ法で成膜され、使用するガスは、ＳｉＨ４＝２０ｓｃｃｍ、Ｎ２Ｏ＝３０００ｓｃｃｍである。成膜圧力は２００Ｐａであり、成膜電力は１００Ｗである。酸化物導電膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いてスパッタリング法にて成膜する。
図１２（Ｃ）には酸化窒化シリコン膜成膜後と、上記酸化物導電膜除去後との、窒素酸化物（ＮＯｘ）由来のスピン密度［ｓｐｉｎｓ／ｃｍ３］を示す。このように、酸化窒化シリコン膜は、成膜時基板温度において３５０℃で成膜するときは、２２０℃で成膜するときより窒素酸化物（ＮＯｘ）濃度が小さい膜が得られると言える。
これらの結果から、緻密で低欠陥で、窒素酸化物（ＮＯｘ）濃度が小さい、成膜時基板温度が３５０℃条件の酸化窒化シリコン膜を絶縁膜１１０に用いる事が好ましいと考えられる。しかしながら、図４３（Ａ）で示されるように、成膜時基板温度が３５０℃条件の酸化窒化シリコン膜を絶縁膜１１０に用いると、酸化物半導体膜１０８が低抵抗化してしまう。
この酸化物半導体膜１０８の低抵抗化を避ける方法として、次の方法が挙げられる。１つは絶縁膜１１０成膜後のプラズマＣＶＤ装置での酸素プラズマ処理３６１である（図１３（Ａ）参照）。もう１つは絶縁膜１１６を成膜後の熱処理である（図１３（Ｂ）参照）。これらの処理により酸化物半導体膜１０８への過剰酸素３６２の供給を強化することができる。特にこれらの処理を併用することが好ましい。
絶縁膜１１０成膜後のプラズマＣＶＤ装置での酸素プラズマ処理３６１は、例えば実施例１で示される方法で可能である。また、絶縁膜１１６を成膜後の熱処理は、例えば、窒素雰囲気で３５０℃にて１ｈｒの条件にて、行うことができる。
また、絶縁膜１１６を成膜後の熱処理が、酸化物半導体膜への酸素添加に有効であることを示す目的で行った実験の結果を図１４（Ａ）及び（Ｂ）にて説明する。本実験で評価する試料は、ガラス基板上に酸化物半導体膜を１００ｎｍの厚さで形成し、その上に酸化窒化シリコン膜を１００ｎｍの厚さで形成し、その上に酸化物導電膜を１００ｎｍの厚さで形成し、その上に窒化シリコン膜を１００ｎｍの厚さで形成した。
酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、９０％のアルゴンガスと１０％の酸素ガスとの雰囲気にて、基板温度１３０℃にてスパッタリング法にて成膜する。
酸化窒化シリコン膜は基板温度を２２０℃としたプラズマＣＶＤ法で、成膜条件の異なる２層を積層して成膜される。まず第１の成膜条件は、使用するガスとして、ＳｉＨ４＝５０ｓｃｃｍ、Ｎ２Ｏ＝２０００ｓｃｃｍである。成膜圧力は２０Ｐａであり、成膜電力は１００Ｗである。第１の成膜条件で３０ｎｍ成膜する。この酸化窒化シリコン膜中のＮＯｘの量は少ない。第２の成膜条件は、使用するガスとして、ＳｉＨ４＝１６０ｓｃｃｍ、Ｎ２Ｏ＝４０００ｓｃｃｍである。成膜圧力は２００Ｐａであり、成膜電力は１５００Ｗである。第２の成膜条件で７０ｎｍ成膜する。
酸化物導電膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、成膜条件の異なる２層を積層して成膜される。まず第１の成膜条件は、１００％の１８Ｏガスの雰囲気にて、基板温度１７０℃にてスパッタリング法にて成膜する。第１の成膜条件で１０ｎｍ成膜する。第２の成膜条件は、９０％のアルゴンガスと１０％の１８Ｏガスとの雰囲気にて、基板温度１７０℃にてスパッタリング法にて成膜する。第２の成膜条件で９０ｎｍ成膜する。
窒化シリコン膜の成膜は、基板温度を２２０℃とし、流量５０ｓｃｃｍのシランガスと、流量５０００ｓｃｃｍの窒素ガスと、流量１００ｓｃｃｍのアンモニアガスをチャンバー内に導入し、圧力を２００Ｐａとし、プラズマＣＶＤ装置内に設置された平行平板の電極間に１０００ＷのＲＦ電力を供給して行う。
その後、試料３６５は熱処理無しとし、試料３６６は２５０℃の温度にて窒素雰囲気で熱処理を行い、試料３６７は３５０℃の温度にて窒素雰囲気で熱処理を行う。
図１４（Ａ）及び（Ｂ）は、試料３６５、試料３６６、試料３６７、のＳＩＭＳ分析による１８Ｏ濃度分布評価結果である。１８Ｏは、試料３６５、試料３６６、試料３６７、にて酸化物導電膜形成時のみ使用しているため、他の膜中での１８Ｏ濃度が高い場合、１８Ｏは酸化物導電膜から拡散したものと考えられる。ＳＩＭＳ分析は、基板側から膜表面側に向かって掘削しながらプロファイル評価を行った。
図１４（Ａ）及び（Ｂ）にて、横軸は試料の表面からの深さを示し、縦軸は酸化物導電膜３６８と、酸化窒化シリコン膜３６９と、酸化物半導体膜３７０と、の中の１８Ｏを検出したＳＩＭＳのシグナルを示す。図１４（Ａ）では酸化窒化シリコン膜３６９中にて１８Ｏ濃度の定量をしている。また図１４（Ｂ）では、同様に酸化物半導体膜３７０中にて１８Ｏ濃度の定量をしている。
図１４（Ａ）及び（Ｂ）の結果から判るように、窒化シリコン膜の成膜後に、熱処理を行う事で、酸化窒化シリコン膜中の酸素をより多く酸化物半導体膜中に拡散させることができる。
また、熱処理をどの工程にて行えば、酸化物半導体膜への酸素添加に有効かを調査する目的で行った実験の結果を図１４（Ｃ）に示す。
本実験で評価する試料は、石英基板上に酸化物半導体膜が４０ｎｍの厚さで形成され、その上に酸化窒化シリコン膜が１５０ｎｍの厚さで形成され、その上に酸化物導電膜が１００ｎｍの厚さで形成され、その上に窒化シリコン膜が１００ｎｍの厚さで形成されている。図１４（Ｃ）は、横軸に作製工程を示し、縦軸に上記酸化物半導体膜の抵抗を示した。以下に作製方法を示す。
まず、基板上に酸化物半導体膜を成膜する（工程Ａ）。酸化物半導体膜の成膜条件は、試料３６５乃至試料３６７の条件と同じである。この工程Ａ後に酸化物半導体膜の抵抗値を測定する。
次に、酸化物半導体膜上に酸化窒化シリコン膜を成膜する（工程Ｂ）。酸化窒化シリコン膜の成膜は、プラズマＣＶＤ法で行い、基板温度を３５０℃とし、使用するガスとして、ＳｉＨ４＝２０ｓｃｃｍ、Ｎ２Ｏ＝３０００ｓｃｃｍを用いる。成膜圧力は２００Ｐａであり、成膜電力は１００Ｗである。この工程Ｂ後に酸化物半導体膜の抵抗を測定する。
次いで３５０℃の温度にて窒素雰囲気で熱処理を行う（工程Ｃ）。この工程Ｃ後に酸化物半導体膜の抵抗を測定する。
次いで基板温度を３５０℃にて、酸素プラズマ処理を行う（工程Ｄ）。酸素プラズマ処理の条件は、流量３０００ｓｃｃｍの酸素をチャンバー内に導入し、圧力を４０Ｐａとし、プラズマＣＶＤ装置内に設置された平行平板の電極間に３０００ＷのＲＦ電力を供給して２５０ｓｅｃの時間にて行う。この工程Ｄ後に酸化物半導体膜の抵抗を測定する。
次いで酸化物導電膜の成膜を行う（工程Ｅ）。酸化物導電膜の成膜条件は、試料３６５乃至試料３６７の条件と同じである。この工程Ｅ後に酸化物半導体膜の抵抗を測定する。
次いで窒化シリコン膜の成膜を行う（工程Ｆ）。窒化シリコン膜の成膜条件は、試料３６５乃至試料３６７の条件と同じである。この工程Ｆ後に酸化物半導体膜の抵抗を測定する。
次いで２５０℃の温度にて窒素雰囲気で熱処理を行う（工程Ｇ１）。この工程Ｇ１後に酸化物半導体膜の抵抗を測定する。また別の試料では、２５０℃ではなく３５０℃の温度にて窒素雰囲気で熱処理を行った（工程Ｇ２）。この工程Ｇ２後に酸化物半導体膜の抵抗を測定する。
図１４（Ｃ）にて、工程Ａ乃至工程Ｇ１、工程Ｇ２、の後の各酸化物半導体膜の抵抗値で示されるように、酸化窒化シリコン成膜工程で酸化物半導体膜の抵抗値は下がるものの、窒化シリコン膜成膜後に３５０℃にてベークすることで、大幅に上がることがわかる。尚、工程Ａと、工程Ｇ２と、の後において酸化物半導体膜の抵抗値は、抵抗測定装置の上限である４．０×１０７Ωより大きかった。
このことから、窒化シリコン膜成膜後に３５０℃にて熱処理することでより過酸素化が促進していることが分かる。この過酸素化の促進は図１４（Ａ）及び（Ｂ）で示される、ＳＩＭＳによる１８Ｏの濃度でも説明されている。
酸化窒化シリコン膜の成膜後の酸素プラズマ処理と、窒化シリコン膜成膜後の３５０℃の温度での熱処理と、を併用したとき、３５０℃条件の酸化窒化シリコン膜を絶縁膜１１０に用いて作製されたトランジスタ１００は、基板温度を３５０℃として酸化窒化シリコン膜を成膜し、次いで基板温度を２２０℃として酸化窒化シリコン膜を成膜して絶縁膜１１０に用いて作製されたトランジスタ１００と、同等の信頼性が得られた。尚、ここでいう信頼性は、バイアス−熱ストレス試験で評価される信頼性であり、後述する実施例１に示す。
すなわち、酸化物半導体膜１０８に十分な過剰酸素の供給を行う処理をすることで、緻密で欠陥密度の小さい、基板温度を３５０℃として酸化窒化シリコン膜を絶縁膜１１０に用いることができる。これにより、生産性を改善することができる。
なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態においては、先の実施の形態で例示した半導体装置を有する表示装置の一例について、図１５乃至図２０を用いて以下説明を行う。
図１５は、表示装置の一例を示す上面図である。図１５に示す表示装置７００は、第１の基板７０１上に設けられた画素部７０２と、第１の基板７０１に設けられたソースドライバ回路部７０４及びゲートドライバ回路部７０６と、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を囲むように配置されるシール材７１２と、第１の基板７０１に対向するように設けられる第２の基板７０５と、を有する。なお、第１の基板７０１と第２の基板７０５は、シール材７１２によって封止されている。すなわち、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６は、第１の基板７０１とシール材７１２と第２の基板７０５によって封止されている。なお、図１５には図示しないが、第１の基板７０１と第２の基板７０５の間には表示素子が設けられる。
また、表示装置７００は、第１の基板７０１上のシール材７１２によって囲まれている領域とは異なる領域に、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６と、それぞれ電気的に接続されるＦＰＣ端子部７０８（ＦＰＣ：Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）が設けられる。また、ＦＰＣ端子部７０８には、ＦＰＣ７１６が接続され、ＦＰＣ７１６によって画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６に各種信号等が供給される。また、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８には、信号線７１０が各々接続されている。ＦＰＣ７１６により供給される各種信号等は、信号線７１０を介して、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８に与えられる。
また、表示装置７００にゲートドライバ回路部７０６を複数設けてもよい。また、表示装置７００としては、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を画素部７０２と同じ第１の基板７０１に形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ回路部７０６のみを第１の基板７０１に形成しても良い、またはソースドライバ回路部７０４のみを第１の基板７０１に形成しても良い。この場合、ソースドライバ回路またはゲートドライバ回路等が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を、第１の基板７０１に形成する構成としても良い。なお、別途形成した駆動回路基板の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法などを用いることができる。
また、表示装置７００が有する画素部７０２、ソースドライバ回路部７０４及びゲートドライバ回路部７０６は、複数のトランジスタを有している。
また、表示装置７００は、様々な素子を有することが出来る。該素子の一例としては、例えば、エレクトロルミネッセンス（ＥＬ）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤなど）、発光トランジスタ素子（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク素子、電気泳動素子、エレクトロウェッティング素子、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）ディスプレイ（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、デジタル・マイクロ・シャッター（ＤＭＳ）素子、インターフェロメトリック・モジュレーション（ＩＭＯＤ）素子など）、圧電セラミックディスプレイなどが挙げられる。
また、ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク素子又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、表示装置７００における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、Ｒの画素とＧの画素とＢの画素とＷ（白）の画素の四画素から構成されてもよい。または、ペンタイル配列のように、ＲＧＢのうちの２色分で一つの色要素を構成し、色要素によって、異なる２色を選択して構成してもよい。またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加してもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
また、バックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）に白色発光（Ｗ）を用いて表示装置をフルカラー表示させるために、着色層（カラーフィルタともいう。）を用いてもよい。着色層は、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで、着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層を有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない領域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配置することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２割から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発光素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、Ｗを、それぞれの発光色を有する素子から発光させても構わない。自発光素子を用いることで、着色層を用いた場合よりも、さらに消費電力を低減できる場合がある。
また、カラー化方式としては、上述の白色発光からの発光の一部をカラーフィルタを通すことで赤色、緑色、青色に変換する方式（カラーフィルタ方式）の他、赤色、緑色、青色の発光をそれぞれ用いる方式（３色方式）、または青色発光からの発光の一部を赤色や緑色に変換する方式（色変換方式、量子ドット方式）を適用してもよい。
本実施の形態においては、表示素子として液晶素子及びＥＬ素子を用いる構成について、図１６乃至図１８を用いて説明する。なお、図１６及び図１７は、図１５に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子として液晶素子を用いた構成である。また、図１８は、図１５に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子としてＥＬ素子を用いた構成である。
まず、図１６乃至図１８に示す共通部分について最初に説明し、次に異なる部分について以下説明する。
＜３−１．表示装置の共通部分に関する説明＞
図１６乃至図１８に示す表示装置７００は、引き回し配線部７１１と、画素部７０２と、ソースドライバ回路部７０４と、ＦＰＣ端子部７０８と、シール材７１２と、を有する。また、引き回し配線部７１１は、信号線７１０を有する。また、画素部７０２は、トランジスタ７５０及び容量素子７９０を有する。また、ソースドライバ回路部７０４は、トランジスタ７５２を有する。
トランジスタ７５０及びトランジスタ７５２は、図３（Ａ）（Ｂ）に示すトランジスタ１００Ｂと同様の構成である。なお、トランジスタ７５０及びトランジスタ７５２の構成については、先の実施の形態に示す、その他のトランジスタを用いてもよい。
本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有する。該トランジスタは、オフ電流を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを液晶表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。
容量素子７９０は、トランジスタ７５０が有する第１のゲート電極として機能する導電膜と同一の導電膜を加工する工程を経て形成される下部電極と、トランジスタ７５０が有するソース電極及びドレイン電極として機能する導電膜、または第２のゲート電極として機能する導電膜、と同一の導電膜を加工する工程を経て形成される上部電極と、を有する。また、下部電極と上部電極との間には、トランジスタ７５０が有する第１のゲート絶縁膜として機能する絶縁膜と同一の絶縁膜を形成する工程を経て形成される絶縁膜、及びトランジスタ７５０上の保護絶縁膜として機能する絶縁膜と同一の絶縁膜を形成する工程を経て形成される絶縁膜が設けられる。すなわち、容量素子７９０は、一対の電極間に誘電体膜として機能する絶縁膜が挟持された積層型の構造である。
また、図１６乃至図１８において、トランジスタ７５０、トランジスタ７５２、及び容量素子７９０上に平坦化絶縁膜７７０が設けられている。
また、図１６乃至図１８においては、画素部７０２が有するトランジスタ７５０と、ソースドライバ回路部７０４が有するトランジスタ７５２と、を同じ構造のトランジスタを用いる構成について例示したが、これに限定されない。例えば、画素部７０２と、ソースドライバ回路部７０４とは、異なるトランジスタを用いてもよい。具体的には、画素部７０２にトップゲート型のトランジスタを用い、ソースドライバ回路部７０４にボトムゲート型のトランジスタを用いる構成、あるいは画素部７０２にボトムゲート型のトランジスタを用い、ソースドライバ回路部７０４にトップゲート型のトランジスタを用いる構成などが挙げられる。なお、上記のソースドライバ回路部７０４を、ゲートドライバ回路部と読み替えてもよい。
また、信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程を経て形成される。信号線７１０として、例えば、銅元素を含む材料を用いた場合、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可能となる。
また、ＦＰＣ端子部７０８は、接続電極７６０、異方性導電膜７８０、及びＦＰＣ７１６を有する。なお、接続電極７６０は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程を経て形成される。また、接続電極７６０は、ＦＰＣ７１６が有する端子と異方性導電膜７８０を介して、電気的に接続される。
また、第１の基板７０１及び第２の基板７０５としては、例えばガラス基板を用いることができる。また、第１の基板７０１及び第２の基板７０５として、可撓性を有する基板を用いてもよい。該可撓性を有する基板としては、例えばプラスチック基板等が挙げられる。
また、第１の基板７０１と第２の基板７０５の間には、構造体７７８が設けられる。構造体７７８は、絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、第１の基板７０１と第２の基板７０５の間の距離（セルギャップ）を制御するために設けられる。なお、構造体７７８として、球状のスペーサを用いていても良い。
また、第２の基板７０５側には、ブラックマトリクスとして機能する遮光膜７３８と、カラーフィルタとして機能する着色膜７３６と、遮光膜７３８及び着色膜７３６に接する絶縁膜７３４が設けられる。
＜３−２．液晶素子を用いる表示装置の構成例＞
図１６に示す表示装置７００は、液晶素子７７５を有する。液晶素子７７５は、導電膜７７２、導電膜７７４、及び液晶層７７６を有する。導電膜７７４は、第２の基板７０５側に設けられ、対向電極としての機能を有する。図１６に示す表示装置７００は、導電膜７７２と導電膜７７４に印加される電圧によって、液晶層７７６の配向状態が変わることによって光の透過、非透過が制御され画像を表示することができる。
また、導電膜７７２は、トランジスタ７５０が有するソース電極及びドレイン電極として機能する導電膜と電気的に接続される。導電膜７７２は、平坦化絶縁膜７７０上に形成され画素電極、すなわち表示素子の一方の電極として機能する。
導電膜７７２としては、可視光において透光性のある導電膜、または可視光において反射性のある導電膜を用いることができる。可視光において透光性のある導電膜としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。可視光において反射性のある導電膜としては、例えば、アルミニウム、または銀を含む材料を用いるとよい。
導電膜７７２に可視光において反射性のある導電膜を用いる場合、表示装置７００は、反射型の液晶表示装置となる。また、導電膜７７２に可視光において透光性のある導電膜を用いる場合、表示装置７００は、透過型の液晶表示装置となる。
また、導電膜７７２上の構成を変えることで、液晶素子の駆動方式を変えることができる。この場合の一例を図１７に示す。また、図１７に示す表示装置７００は、液晶素子の駆動方式として横電界方式（例えば、ＦＦＳモード）を用いる構成の一例である。図１７に示す構成の場合、導電膜７７２上に絶縁膜７７３が設けられ、絶縁膜７７３上に導電膜７７４が設けられる。この場合、導電膜７７４は、共通電極（コモン電極ともいう）としての機能を有し、絶縁膜７７３を介して、導電膜７７２と導電膜７７４との間に生じる電界によって、液晶層７７６の配向状態を制御することができる。
また、図１６及び図１７において図示しないが、導電膜７７２または導電膜７７４のいずれか一方または双方に、液晶層７７６と接する側に、それぞれ配向膜を設ける構成としてもよい。また、図１６及び図１７において図示しないが、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設けてもよい。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
表示素子として液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性であるため配向処理が不要である。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。また、ブルー相を示す液晶材料は、視野角依存性が小さい。
また、表示素子として液晶素子を用いる場合、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶモードなどを用いることができる。
＜３−３．発光素子を用いる表示装置＞
図１８に示す表示装置７００は、発光素子７８２を有する。発光素子７８２は、導電膜７７２、ＥＬ層７８６、及び導電膜７８８を有する。図１８に示す表示装置７００は、発光素子７８２が有するＥＬ層７８６が発光することによって、画像を表示することができる。なお、ＥＬ層７８６は、有機化合物、または量子ドットなどの無機化合物を有する。
有機化合物に用いることのできる材料としては、蛍光性材料または燐光性材料などが挙げられる。また、量子ドットに用いることのできる材料としては、コロイド状量子ドット材料、合金型量子ドット材料、コア・シェル型量子ドット材料、コア型量子ドット材料、などが挙げられる。また、１２族と１６族、１３族と１５族、または１４族と１６族の元素グループを含む材料を用いてもよい。または、カドミウム（Ｃｄ）、セレン（Ｓｅ）、亜鉛（Ｚｎ）、硫黄（Ｓ）、リン（Ｐ）、インジウム（Ｉｎ）、テルル（Ｔｅ）、鉛（Ｐｂ）、ガリウム（Ｇａ）、ヒ素（Ａｓ）、アルミニウム（Ａｌ）、等の元素を有する量子ドット材料を用いてもよい。
また、上述の有機化合物、及び無機化合物としては、例えば、蒸着法（真空蒸着法を含む）、液滴吐出法（インクジェット法ともいう）、塗布法、グラビア印刷法等の方法を用いて形成することができる。また、ＥＬ層７８６としては、低分子材料、中分子材料（オリゴマー、デンドリマーを含む）、または高分子材料を含んでも良い。
ここで、液滴吐出法を用いてＥＬ層７８６を形成する方法について、図２１を用いて説明する。図２１（Ａ）乃至図２１（Ｄ）は、ＥＬ層７８６の作製方法を説明する断面図である。
まず、平坦化絶縁膜７７０上に導電膜７７２が形成され、導電膜７７２の一部を覆うように絶縁膜７３０が形成される（図２１（Ａ）参照）。
次に、絶縁膜７３０の開口である導電膜７７２の露出部に、液滴吐出装置７８３より液滴７８４を吐出し、組成物を含む層７８５を形成する。液滴７８４は、溶媒を含む組成物であり、導電膜７７２上に付着する（図２１（Ｂ）参照）。
なお、液滴７８４を吐出する工程を減圧下で行ってもよい。
次に、組成物を含む層７８５より溶媒を除去し、固化することによってＥＬ層７８６を形成する（図２１（Ｃ）参照）。
なお、溶媒の除去方法としては、乾燥工程または加熱工程を行えばよい。
次に、ＥＬ層７８６上に導電膜７８８を形成し、発光素子７８２を形成する（図２１（Ｄ）参照）。
このようにＥＬ層７８６を液滴吐出法で行うと、選択的に組成物を吐出することができるため、材料のロスを削減することができる。また、形状を加工するためのリソグラフィ工程なども必要ないために工程も簡略化することができ、低コスト化が達成できる。
なお、上記説明した液滴吐出法とは、組成物の吐出口を有するノズル、あるいは１つ又は複数のノズルを有するヘッド等の液滴を吐出する手段を有するものの総称とする。
次に、液滴吐出法に用いる液滴吐出装置について、図２２を用いて説明する。図２２は、液滴吐出装置１４００を説明する概念図である。
液滴吐出装置１４００は、液滴吐出手段１４０３を有する。また、液滴吐出手段１４０３は、ヘッド１４０５と、ヘッド１４１２とを有する。
ヘッド１４０５、及びヘッド１４１２は制御手段１４０７に接続され、それがコンピュータ１４１０で制御することにより予めプログラミングされたパターンに描画することができる。
また、描画するタイミングとしては、例えば、基板１４０２上に形成されたマーカー１４１１を基準に行えば良い。あるいは、基板１４０２の外縁を基準にして基準点を確定させても良い。ここでは、マーカー１４１１を撮像手段１４０４で検出し、画像処理手段１４０９にてデジタル信号に変換したものをコンピュータ１４１０で認識して制御信号を発生させて制御手段１４０７に送る。
撮像手段１４０４としては、電荷結合素子（ＣＣＤ）や相補型金属−酸化物−半導体（ＣＭＯＳ）を利用したイメージセンサなどを用いることができる。なお、基板１４０２上に形成されるべきパターンの情報は記憶媒体１４０８に格納されたものであり、この情報を基にして制御手段１４０７に制御信号を送り、液滴吐出手段１４０３の個々のヘッド１４０５、ヘッド１４１２を個別に制御することができる。吐出する材料は、材料供給源１４１３、材料供給源１４１４より配管を通してヘッド１４０５、ヘッド１４１２にそれぞれ供給される。
ヘッド１４０５の内部は、点線１４０６が示すように液状の材料を充填する空間と、吐出口であるノズルを有する構造となっている。図示しないが、ヘッド１４１２もヘッド１４０５と同様な内部構造を有する。ヘッド１４０５とヘッド１４１２のノズルを異なるサイズで設けると、異なる材料を異なる幅で同時に描画することができる。一つのヘッドで、複数種の発光材料などをそれぞれ吐出し、描画することができ、広領域に描画する場合は、スループットを向上させるため複数のノズルより同材料を同時に吐出し、描画することができる。大型基板を用いる場合、ヘッド１４０５、ヘッド１４１２は基板上を、図２２中に示すＸ、Ｙ、Ｚの矢印の方向に自在に走査し、描画する領域を自由に設定することができ、同じパターンを一枚の基板に複数描画することができる。
また、組成物を吐出する工程は、減圧下で行ってもよい。吐出時に基板を加熱しておいてもよい。組成物を吐出後、乾燥と焼成の一方又は両方の工程を行う。乾燥と焼成の工程は、両工程とも加熱処理の工程であるが、その目的、温度と時間が異なるものである。乾燥の工程、焼成の工程は、常圧下又は減圧下で、レーザ光の照射や瞬間熱アニール、加熱炉などにより行う。なお、この加熱処理を行うタイミング、加熱処理の回数は特に限定されない。乾燥と焼成の工程を良好に行うためには、そのときの温度は、基板の材質及び組成物の性質に依存する。
以上のように、液滴吐出装置を用いてＥＬ層７８６を作製することができる。
再び、図１８に示す表示装置７００の説明に戻る。
図１８に示す表示装置７００には、平坦化絶縁膜７７０及び導電膜７７２上に絶縁膜７３０が設けられる。絶縁膜７３０は、導電膜７７２の一部を覆う。なお、発光素子７８２はトップエミッション構造である。したがって、導電膜７８８は透光性を有し、ＥＬ層７８６が発する光を透過する。なお、本実施の形態においては、トップエミッション構造について、例示するが、これに限定されない。例えば、導電膜７７２側に光を射出するボトムエミッション構造や、導電膜７７２及び導電膜７８８の双方に光を射出するデュアルエミッション構造にも適用することができる。
また、発光素子７８２と重なる位置に、着色膜７３６が設けられ、絶縁膜７３０と重なる位置、引き回し配線部７１１、及びソースドライバ回路部７０４に遮光膜７３８が設けられている。また、着色膜７３６及び遮光膜７３８は、絶縁膜７３４で覆われている。また、発光素子７８２と絶縁膜７３４の間は封止膜７３２で充填されている。なお、図１８に示す表示装置７００においては、着色膜７３６を設ける構成について例示したが、これに限定されない。例えば、ＥＬ層７８６を塗り分けにより形成する場合においては、着色膜７３６を設けない構成としてもよい。
＜３−４．表示装置に入出力装置を設ける構成例＞
また、図１７及び図１８に示す表示装置７００に入出力装置を設けてもよい。当該入出力装置としては、例えば、タッチパネル等が挙げられる。
図１７に示す表示装置７００にタッチパネル７９１を設ける構成を図１９に、図１８に示す表示装置７００にタッチパネル７９１を設ける構成を図２０に、それぞれ示す。
図１９は図１７に示す表示装置７００にタッチパネル７９１を設ける構成の断面図であり、図２０は図１８に示す表示装置７００にタッチパネル７９１を設ける構成の断面図である。
まず、図１９及び図２０に示すタッチパネル７９１について、以下説明を行う。
図１９及び図２０に示すタッチパネル７９１は、基板７０５と着色膜７３６との間に設けられる、所謂インセル型のタッチパネルである。タッチパネル７９１は着色膜７３６を形成する前に、基板７０５側に形成すればよい。
なお、タッチパネル７９１は、遮光膜７３８と、絶縁膜７９２と、電極７９３と、電極７９４と、絶縁膜７９５と、電極７９６と、絶縁膜７９７と、を有する。例えば、指やスタイラスなどの被検知体が近接することで、電極７９３と、電極７９４との相互容量の変化を検知することができる。
また、図１９及び図２０に示すトランジスタ７５０の上方においては、電極７９３と、電極７９４との交差部を明示している。電極７９６は、絶縁膜７９５に設けられた開口部を介して、電極７９４を挟む２つの電極７９３と電気的に接続されている。なお、図１９及び図２０においては、電極７９６が設けられる領域を画素部７０２に設ける構成を例示したが、これに限定されず、例えば、ソースドライバ回路部７０４に形成してもよい。
電極７９３及び電極７９４は、遮光膜７３８と重なる領域に設けられる。また、図１９に示すように、電極７９３は、発光素子７７５と重ならないように設けられると好ましい。また、図２０に示すように、電極７９３は、液晶素子７８２と重ならないように設けられると好ましい。別言すると、電極７９３は、発光素子７８２及び液晶素子７７５と重なる領域に開口部を有する。すなわち、電極７９３はメッシュ形状を有する。このような構成とすることで、電極７９３は、発光素子７８２が射出する光を遮らない構成とすることができる。または、電極７９３は、液晶素子７７５を透過する光を遮らない構成とすることができる。したがって、タッチパネル７９１を配置することによる輝度の低下が極めて少ないため、視認性が高く、且つ消費電力が低減された表示装置を実現できる。なお、電極７９４も同様の構成とすればよい。
また、電極７９３及び電極７９４が発光素子７８２と重ならないため、電極７９３及び電極７９４には、可視光の透過率が低い金属材料を用いることができる。または、電極７９３及び電極７９４が液晶素子７７５と重ならないため、電極７９３及び電極７９４には、可視光の透過率が低い金属材料を用いることができる。
そのため、可視光の透過率が高い酸化物材料を用いた電極と比較して、電極７９３及び電極７９４の抵抗を低くすることが可能となり、タッチパネルのセンサ感度を向上させることができる。
例えば、電極７９３、７９４、７９６には、導電性のナノワイヤを用いてもよい。当該ナノワイヤは、直径の平均値が１ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、より好ましくは５ｎｍ以上２５ｎｍ以下の大きさとすればよい。また、上記ナノワイヤとしては、Ａｇナノワイヤ、Ｃｕナノワイヤ、またはＡｌナノワイヤ等の金属ナノワイヤ、あるいは、カーボンナノチューブなどを用いればよい。例えば、電極７９３、７９４、７９６のいずれか一つあるいは全部にＡｇナノワイヤを用いる場合、可視光における光透過率を８９％以上、シート抵抗値を４０Ω／ｓｑｕａｒｅ以上１００Ω／ｓｑｕａｒｅ以下とすることができる。
また、図１９及び図２０においては、インセル型のタッチパネルの構成について例示したが、これに限定されない。例えば、表示装置７００上に形成する、所謂オンセル型のタッチパネルや、表示装置７００に貼り合わせて用いる、所謂アウトセル型のタッチパネルとしてもよい。
このように、本発明の一態様の表示装置は、様々な形態のタッチパネルと組み合わせて用いることができる。
なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図２３を用いて説明を行う。
＜４．表示装置の回路構成＞
図２３（Ａ）に示す表示装置は、表示素子の画素を有する領域（以下、画素部５０２という）と、画素部５０２の外側に配置され、画素を駆動するための回路を有する回路部（以下、駆動回路部５０４という）と、素子の保護機能を有する回路（以下、保護回路５０６という）と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成としてもよい。
駆動回路部５０４の一部、または全部は、画素部５０２と同一基板上に形成されていることが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部５０４の一部、または全部が、画素部５０２と同一基板上に形成されていない場合には、駆動回路部５０４の一部、または全部は、ＣＯＧやＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）によって、実装することができる。
画素部５０２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置された複数の表示素子を駆動するための回路（以下、画素回路５０１という）を有し、駆動回路部５０４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ５０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するための回路（以下、ソースドライバ５０４ｂ）などの駆動回路を有する。
ゲートドライバ５０４ａは、シフトレジスタ等を有する。ゲートドライバ５０４ａは、端子部５０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力する。例えば、ゲートドライバ５０４ａは、スタートパルス信号、クロック信号等が入力され、パルス信号を出力する。ゲートドライバ５０４ａは、走査信号が与えられる配線（以下、走査線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲートドライバ５０４ａを複数設け、複数のゲートドライバ５０４ａにより、走査線ＧＬ＿１乃至ＧＬ＿Ｘを分割して制御してもよい。または、ゲートドライバ５０４ａは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ５０４ａは、別の信号を供給することも可能である。
ソースドライバ５０４ｂは、シフトレジスタ等を有する。ソースドライバ５０４ｂは、端子部５０７を介して、シフトレジスタを駆動するための信号の他、データ信号の元となる信号（画像信号）が入力される。ソースドライバ５０４ｂは、画像信号を元に画素回路５０１に書き込むデータ信号を生成する機能を有する。また、ソースドライバ５０４ｂは、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信号の出力を制御する機能を有する。また、ソースドライバ５０４ｂは、データ信号が与えられる配線（以下、データ線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を有する。または、ソースドライバ５０４ｂは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ソースドライバ５０４ｂは、別の信号を供給することも可能である。
ソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。ソースドライバ５０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、画像信号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを用いてソースドライバ５０４ｂを構成してもよい。
複数の画素回路５０１のそれぞれは、走査信号が与えられる複数の走査線ＧＬの一つを介してパルス信号が入力され、データ信号が与えられる複数のデータ線ＤＬの一つを介してデータ信号が入力される。また、複数の画素回路５０１のそれぞれは、ゲートドライバ５０４ａによりデータ信号のデータの書き込み及び保持が制御される。例えば、ｍ行ｎ列目の画素回路５０１は、走査線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介してゲートドライバ５０４ａからパルス信号が入力され、走査線ＧＬ＿ｍの電位に応じてデータ線ＤＬ＿ｎ（ｎはＹ以下の自然数）を介してソースドライバ５０４ｂからデータ信号が入力される。
図２３（Ａ）に示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５０１の間の配線である走査線ＧＬに接続される。または、保護回路５０６は、ソースドライバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬに接続される。または、保護回路５０６は、ゲートドライバ５０４ａと端子部５０７との間の配線に接続することができる。または、保護回路５０６は、ソースドライバ５０４ｂと端子部５０７との間の配線に接続することができる。なお、端子部５０７は、外部の回路から表示装置に電源及び制御信号、及び画像信号を入力するための端子が設けられた部分をいう。
保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。
図２３（Ａ）に示すように、画素部５０２と駆動回路部５０４にそれぞれ保護回路５０６を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる。ただし、保護回路５０６の構成はこれに限定されず、例えば、ゲートドライバ５０４ａに保護回路５０６を接続した構成、またはソースドライバ５０４ｂに保護回路５０６を接続した構成とすることもできる。あるいは、端子部５０７に保護回路５０６を接続した構成とすることもできる。
また、図２３（Ａ）においては、ゲートドライバ５０４ａとソースドライバ５０４ｂによって駆動回路部５０４を形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ５０４ａのみを形成し、別途用意されたソースドライバ回路が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実装する構成としても良い。
また、図２３（Ａ）に示す複数の画素回路５０１は、例えば、図２３（Ｂ）に示す構成とすることができる。
図２３（Ｂ）に示す画素回路５０１は、液晶素子５７０と、トランジスタ５５０と、容量素子５６０と、を有する。トランジスタ５５０に先の実施の形態に示すトランジスタを適用することができる。
液晶素子５７０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路５０１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５７０の一対の電極の一方に異なる電位を与えてもよい。
例えば、液晶素子５７０を備える表示装置の駆動方法としては、ＴＮモード、ＳＴＮモード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、又はＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様々なものを用いることができる。
ｍ行ｎ列目の画素回路５０１において、トランジスタ５５０のソース電極またはドレイン電極の一方は、データ線ＤＬ＿ｎに電気的に接続され、他方は液晶素子５７０の一対の電極の他方に電気的に接続される。また、トランジスタ５５０のゲート電極は、走査線ＧＬ＿ｍに電気的に接続される。トランジスタ５５０は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
容量素子５６０の一対の電極の一方は、電位が供給される配線（以下、電位供給線ＶＬ）に電気的に接続され、他方は、液晶素子５７０の一対の電極の他方に電気的に接続される。なお、電位供給線ＶＬの電位の値は、画素回路５０１の仕様に応じて適宜設定される。容量素子５６０は、書き込まれたデータを保持する保持容量としての機能を有する。
例えば、図２３（Ｂ）の画素回路５０１を有する表示装置では、例えば、図２３（Ａ）に示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５０をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５０がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
また、図２３（Ａ）に示す複数の画素回路５０１は、例えば、図２３（Ｃ）に示す構成とすることができる。
また、図２３（Ｃ）に示す画素回路５０１は、トランジスタ５５２、５５４と、容量素子５６２と、発光素子５７２と、を有する。トランジスタ５５２及びトランジスタ５５４のいずれか一方または双方に先の実施の形態に示すトランジスタを適用することができる。
トランジスタ５５２のソース電極及びドレイン電極の一方は、データ信号が与えられる配線（以下、データ線ＤＬ＿ｎという）に電気的に接続される。さらに、トランジスタ５５２のゲート電極は、ゲート信号が与えられる配線（以下、走査線ＧＬ＿ｍという）に電気的に接続される。
トランジスタ５５２は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
容量素子５６２の一対の電極の一方は、電位が与えられる配線（以下、電位供給線ＶＬ＿ａという）に電気的に接続され、他方は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。
容量素子５６２は、書き込まれたデータを保持する保持容量としての機能を有する。
トランジスタ５５４のソース電極及びドレイン電極の一方は、電位供給線ＶＬ＿ａに電気的に接続される。さらに、トランジスタ５５４のゲート電極は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。
発光素子５７２のアノード及びカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続され、他方は、トランジスタ５５４のソース電極及びドレイン電極の他方に電気的に接続される。
発光素子５７２としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、発光素子５７２としては、これに限定されず、無機材料からなる無機ＥＬ素子を用いても良い。
なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。
図２３（Ｃ）の画素回路５０１を有する表示装置では、例えば、図２３（Ａ）に示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５２をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５２がオフ状態になることで保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ５５４のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子５７２は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態８）
本実施の形態では、上述の実施の形態で説明したトランジスタの適用可能な回路構成の一例について、図２４乃至図２７を用いて説明する。
なお、本実施の形態においては、先の実施の形態で説明した酸化物半導体を有するトランジスタを、ＯＳトランジスタと呼称して以下説明を行う。
＜５．インバータ回路の構成例＞
図２４（Ａ）には、駆動回路が有するシフトレジスタやバッファ等に適用することができるインバータの回路図を示す。インバータ８００は、入力端子ＩＮに与える信号の論理を反転した信号を出力端子ＯＵＴに出力する。インバータ８００は、複数のＯＳトランジスタを有する。信号ＳＢＧは、ＯＳトランジスタの電気特性を切り替えることができる信号である。
図２４（Ｂ）は、インバータ８００の一例である。インバータ８００は、ＯＳトランジスタ８１０、およびＯＳトランジスタ８２０を有する。インバータ８００は、ｎチャネル型トランジスタのみで作製することができるため、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）でインバータ（ＣＭＯＳインバータ）を作製する場合と比較して、低コストで作製することが可能である。
なお、ＯＳトランジスタを有するインバータ８００は、Ｓｉトランジスタで構成されるＣＭＯＳ上に配置することもできる。インバータ８００は、ＣＭＯＳの回路に重ねて配置できるため、インバータ８００を追加する分の回路面積の増加を抑えることができる。
ＯＳトランジスタ８１０、８２０は、フロントゲートとして機能する第１ゲートと、バックゲートとして機能する第２ゲートと、ソースまたはドレインの一方として機能する第１端子と、ソースまたはドレインの他方として機能する第２端子とを有する。
ＯＳトランジスタ８１０の第１ゲートは、ＯＳトランジスタ８１０の第２端子に接続される。ＯＳトランジスタ８１０の第２ゲートは、信号ＳＢＧを供給する配線に接続される。ＯＳトランジスタ８１０の第１端子は、電圧ＶＤＤを与える配線に接続される。ＯＳトランジスタ８１０の第２端子は、出力端子ＯＵＴに接続される。
ＯＳトランジスタ８２０の第１ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ８２０の第２ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ８２０の第１端子は、出力端子ＯＵＴに接続される。ＯＳトランジスタ８２０の第２端子は、電圧ＶＳＳを与える配線に接続される。
図２４（Ｃ）は、インバータ８００の動作を説明するためのタイミングチャートである。図２４（Ｃ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信号波形、信号ＳＢＧの信号波形、およびＯＳトランジスタ８１０のしきい値電圧の変化について示している。
信号ＳＢＧをＯＳトランジスタ８１０の第２ゲートに与えることで、ＯＳトランジスタ８１０のしきい値電圧を制御することができる。
信号ＳＢＧは、しきい値電圧をマイナスシフトさせるための電圧ＶＢＧ＿Ａ、しきい値電圧をプラスシフトさせるための電圧ＶＢＧ＿Ｂを有する。第２ゲートに電圧ＶＢＧ＿Ａを与えることで、ＯＳトランジスタ８１０はしきい値電圧ＶＴＨ＿Ａにマイナスシフトさせることができる。また、第２ゲートに電圧ＶＢＧ＿Ｂを与えることで、ＯＳトランジスタ８１０は、しきい値電圧ＶＴＨ＿Ｂにプラスシフトさせることができる。
前述の説明を可視化するために、図２５（Ａ）には、トランジスタの電気特性の一つである、Ｉｄ−Ｖｇカーブを示す。
上述したＯＳトランジスタ８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ａのように大きくすることで、図２５（Ａ）中の破線８４０で表される曲線にシフトさせることができる。また、上述したＯＳトランジスタ８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ｂのように小さくすることで、図２５（Ａ）中の実線８４１で表される曲線にシフトさせることができる。図２５（Ａ）に示すように、ＯＳトランジスタ８１０は、信号ＳＢＧを電圧ＶＢＧ＿Ａあるいは電圧ＶＢＧ＿Ｂというように切り替えることで、しきい値電圧をプラスシフトあるいはマイナスシフトさせることができる。
しきい値電圧をしきい値電圧ＶＴＨ＿Ｂにプラスシフトさせることで、ＯＳトランジスタ８１０は電流が流れにくい状態とすることができる。図２５（Ｂ）には、この状態を可視化して示す。
図２５（Ｂ）に図示するように、ＯＳトランジスタ８１０に流れる電流ＩＢを極めて小さくすることができる。そのため、入力端子ＩＮに与える信号がハイレベルでＯＳトランジスタ８２０はオン状態（ＯＮ）のとき、出力端子ＯＵＴの電圧を急峻に下降させることができる。
図２５（Ｂ）に図示したように、ＯＳトランジスタ８１０に流れる電流が流れにくい状態とすることができるため、図２４（Ｃ）に示すタイミングチャートにおける出力端子の信号波形８３１を急峻に変化させることができる。電圧ＶＤＤを与える配線と、電圧ＶＳＳを与える配線との間に流れる貫通電流を少なくすることができるため、低消費電力での動作を行うことができる。
また、しきい値電圧をしきい値電圧ＶＴＨ＿Ａにマイナスシフトさせることで、ＯＳトランジスタ８１０は電流が流れやすい状態とすることができる。図２５（Ｃ）には、この状態を可視化して示す。図２５（Ｃ）に図示するように、このとき流れる電流ＩＡを少なくとも電流ＩＢよりも大きくすることができる。そのため、入力端子ＩＮに与える信号がローレベルでＯＳトランジスタ８２０はオフ状態（ＯＦＦ）のとき、出力端子ＯＵＴの電圧を急峻に上昇させることができる。図２５（Ｃ）に図示したように、ＯＳトランジスタ８１０に流れる電流が流れやすい状態とすることができるため、図２４（Ｃ）に示すタイミングチャートにおける出力端子の信号波形８３２を急峻に変化させることができる。
なお、信号ＳＢＧによるＯＳトランジスタ８１０のしきい値電圧の制御は、ＯＳトランジスタ８２０の状態が切り替わる以前、すなわち時刻Ｔ１やＴ２よりも前に行うことが好ましい。例えば、図２４（Ｃ）に図示するように、入力端子ＩＮに与える信号がハイレベルに切り替わる時刻Ｔ１よりも前に、しきい値電圧ＶＴＨ＿Ａから、しきい値電圧ＶＴＨ＿ＢにＯＳトランジスタ８１０のしきい値電圧を切り替えることが好ましい。また、図２４（Ｃ）に図示するように、入力端子ＩＮに与える信号がローレベルに切り替わる時刻Ｔ２よりも前に、しきい値電圧ＶＴＨ＿Ｂからしきい値電圧ＶＴＨ＿ＡにＯＳトランジスタ８１０のしきい値電圧を切り替えることが好ましい。
なお、図２４（Ｃ）のタイミングチャートでは、入力端子ＩＮに与える信号に応じて信号ＳＢＧを切り替える構成を示したが、別の構成としてもよい。例えば、しきい値電圧を制御するための電圧は、フローティング状態としたＯＳトランジスタ８１０の第２ゲートに保持させる構成としてもよい。当該構成を実現可能な回路構成の一例について、図２６（Ａ）に示す。
図２６（Ａ）では、図２４（Ｂ）で示した回路構成に加えて、ＯＳトランジスタ８５０を有する。ＯＳトランジスタ８５０の第１端子は、ＯＳトランジスタ８１０の第２ゲートに接続される。またＯＳトランジスタ８５０の第２端子は、電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。ＯＳトランジスタ８５０の第１ゲートは、信号ＳＦを与える配線に接続される。ＯＳトランジスタ８５０の第２ゲートは、電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。
図２６（Ａ）の動作について、図２６（Ｂ）のタイミングチャートを用いて説明する。
ＯＳトランジスタ８１０のしきい値電圧を制御するための電圧は、入力端子ＩＮに与える信号がハイレベルに切り替わる時刻Ｔ３よりも前に、ＯＳトランジスタ８１０の第２ゲートに与える構成とする。信号ＳＦをハイレベルとしてＯＳトランジスタ８５０をオン状態とし、ノードＮＢＧにしきい値電圧を制御するための電圧ＶＢＧ＿Ｂを与える。
ノードＮＢＧが電圧ＶＢＧ＿Ｂとなった後は、ＯＳトランジスタ８５０をオフ状態とする。ＯＳトランジスタ８５０は、オフ電流が極めて小さいため、オフ状態にし続けることで、一旦ノードＮＢＧに保持させた電圧ＶＢＧ＿Ｂを保持することができる。そのため、ＯＳトランジスタ８５０の第２ゲートに電圧ＶＢＧ＿Ｂを与える動作の回数が減るため、電圧ＶＢＧ＿Ｂの書き換えに要する分の消費電力を小さくすることができる。
なお、図２４（Ｂ）及び図２６（Ａ）の回路構成では、ＯＳトランジスタ８１０の第２ゲートに与える電圧を外部からの制御によって与える構成について示したが、別の構成としてもよい。例えば、しきい値電圧を制御するための電圧を、入力端子ＩＮに与える信号を基に生成し、ＯＳトランジスタ８１０の第２ゲートに与える構成としてもよい。当該構成を実現可能な回路構成の一例について、図２７（Ａ）に示す。
図２７（Ａ）では、図２４（Ｂ）で示した回路構成において、入力端子ＩＮとＯＳトランジスタ８１０の第２ゲートとの間にＣＭＯＳインバータ８６０を有する。ＣＭＯＳインバータ８６０の入力端子は、入力端子ＩＮに接続される。ＣＭＯＳインバータ８６０の出力端子は、ＯＳトランジスタ８１０の第２ゲートに接続される。
図２７（Ａ）の動作について、図２７（Ｂ）のタイミングチャートを用いて説明する。図２７（Ｂ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信号波形、ＣＭＯＳインバータ８６０の出力波形ＩＮ＿Ｂ、及びＯＳトランジスタ８１０のしきい値電圧の変化について示している。
入力端子ＩＮに与える信号の論理を反転した信号である出力波形ＩＮ＿Ｂは、ＯＳトランジスタ８１０のしきい値電圧を制御する信号とすることができる。したがって、図２５（Ａ）乃至図２５（Ｃ）で説明したように、ＯＳトランジスタ８１０のしきい値電圧を制御できる。例えば、図２７（Ｂ）における時刻Ｔ４となるとき、入力端子ＩＮに与える信号がハイレベルでＯＳトランジスタ８２０はオン状態となる。このとき、出力波形ＩＮ＿Ｂはローレベルとなる。そのため、ＯＳトランジスタ８１０は電流が流れにくい状態とすることができ、出力端子ＯＵＴの電圧を急峻に下降させることができる。
また、図２７（Ｂ）における時刻Ｔ５となるとき、入力端子ＩＮに与える信号がローレベルでＯＳトランジスタ８２０はオフ状態となる。このとき、出力波形ＩＮ＿Ｂはハイレベルとなる。そのため、ＯＳトランジスタ８１０は電流が流れやすい状態とすることができ、出力端子ＯＵＴの電圧を急峻に上昇させることができる。
以上説明したように本実施の形態の構成では、ＯＳトランジスタを有するインバータにおける、バックゲートの電圧を入力端子ＩＮの信号の論理にしたがって切り替える。当該構成とすることで、ＯＳトランジスタのしきい値電圧を制御することができる。入力端子ＩＮに与える信号によってＯＳトランジスタのしきい値電圧を制御することで、出力端子ＯＵＴの電圧を急峻に変化させることができる。また、電源電圧を与える配線間の貫通電流を小さくすることができる。そのため、低消費電力化を図ることができる。
なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態９）
本実施の形態では、上述の実施の形態で説明した酸化物半導体を有するトランジスタ（ＯＳトランジスタ）を、複数の回路に用いる半導体装置の一例について、図２８乃至図３１を用いて説明する。
＜６．半導体装置の回路構成例＞
図２８（Ａ）は、半導体装置９００のブロック図である。半導体装置９００は、電源回路９０１、回路９０２、電圧生成回路９０３、回路９０４、電圧生成回路９０５および回路９０６を有する。
電源回路９０１は、基準となる電圧ＶＯＲＧを生成する回路である。電圧ＶＯＲＧは、単一の電圧ではなく、複数の電圧でもよい。電圧ＶＯＲＧは、半導体装置９００の外部から与えられる電圧Ｖ０を基に生成することができる。半導体装置９００は、外部から与えられる単一の電源電圧を基に電圧ＶＯＲＧを生成できる。そのため半導体装置９００は、外部から電源電圧を複数与えることなく動作することができる。
回路９０２、９０４および９０６は、異なる電源電圧で動作する回路である。例えば回路９０２の電源電圧は、電圧ＶＯＲＧと電圧ＶＳＳ（ＶＯＲＧ＞ＶＳＳ）とを基に印加される電圧である。また、例えば回路９０４の電源電圧は、電圧ＶＰＯＧと電圧ＶＳＳ（ＶＰＯＧ＞ＶＯＲＧ）とを基に印加される電圧である。また、例えば回路９０６の電源電圧は、電圧ＶＯＲＧと電圧ＶＳＳと電圧ＶＮＥＧ（ＶＯＲＧ＞ＶＳＳ＞ＶＮＥＧ）とを基に印加される電圧である。なお電圧ＶＳＳは、グラウンド電位（ＧＮＤ）と等電位とすれば、電源回路９０１で生成する電圧の種類を削減できる。
電圧生成回路９０３は、電圧ＶＰＯＧを生成する回路である。電圧生成回路９０３は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＰＯＧを生成できる。そのため、回路９０４を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動作することができる。
電圧生成回路９０５は、電圧ＶＮＥＧを生成する回路である。電圧生成回路９０５は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＮＥＧを生成できる。そのため、回路９０６を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動作することができる。
図２８（Ｂ）は電圧ＶＰＯＧで動作する回路９０４の一例、図２８（Ｃ）は回路９０４を動作させるための信号の波形の一例である。
図２８（Ｂ）では、トランジスタ９１１を示している。トランジスタ９１１のゲートに与える信号は、例えば、電圧ＶＰＯＧと電圧ＶＳＳを基に生成される。当該信号は、トランジスタ９１１を導通状態とする動作時に電圧ＶＰＯＧ、非導通状態とする動作時に電圧ＶＳＳとする。電圧ＶＰＯＧは、図２８（Ｃ）に図示するように、電圧ＶＯＲＧより大きい。そのため、トランジスタ９１１は、ソース（Ｓ）とドレイン（Ｄ）との間をより確実に導通状態にできる。その結果、回路９０４は、誤動作が低減された回路とすることができる。
図２８（Ｄ）は電圧ＶＮＥＧで動作する回路９０６の一例、図２８（Ｅ）は回路９０６を動作させるための信号の波形の一例である。
図２８（Ｄ）では、バックゲートを有するトランジスタ９１２を示している。トランジスタ９１２のゲートに与える信号は、例えば、電圧ＶＯＲＧと電圧ＶＳＳを基にして生成される。当該信号は、トランジスタ９１２を導通状態とする動作時に電圧ＶＯＲＧ、非導通状態とする動作時に電圧ＶＳＳを基に生成される。また、トランジスタ９１２のバックゲートに与える信号は、電圧ＶＮＥＧを基に生成される。電圧ＶＮＥＧは、図２８（Ｅ）に図示するように、電圧ＶＳＳ（ＧＮＤ）より小さい。そのため、トランジスタ９１２のしきい値電圧は、プラスシフトするように制御することができる。そのため、トランジスタ９１２をより確実に非導通状態とすることができ、ソース（Ｓ）とドレイン（Ｄ）との間を流れる電流を小さくできる。その結果、回路９０６は、誤動作が低減され、且つ低消費電力化が図られた回路とすることができる。
なお、電圧ＶＮＥＧは、トランジスタ９１２のバックゲートに直接与える構成としてもよい。あるいは、電圧ＶＯＲＧと電圧ＶＮＥＧを基に、トランジスタ９１２のゲートに与える信号を生成し、当該信号をトランジスタ９１２のバックゲートに与える構成としてもよい。
また図２９（Ａ）（Ｂ）には、図２８（Ｄ）（Ｅ）の変形例を示す。
図２９（Ａ）に示す回路図では、電圧生成回路９０５と、回路９０６と、の間に制御回路９２１によって導通状態が制御できるトランジスタ９２２を示す。トランジスタ９２２は、ｎチャネル型のＯＳトランジスタとする。制御回路９２１が出力する制御信号ＳＢＧは、トランジスタ９２２の導通状態を制御する信号である。また回路９０６が有するトランジスタ９１２Ａ、９１２Ｂは、トランジスタ９２２と同じＯＳトランジスタである。
図２９（Ｂ）のタイミングチャートには、制御信号ＳＢＧの電位の変化を示し、トランジスタ９１２Ａ、９１２Ｂのバックゲートの電位の状態をノードＮＢＧの電位の変化で示す。制御信号ＳＢＧがハイレベルのときにトランジスタ９２２が導通状態となり、ノードＮＢＧが電圧ＶＮＥＧとなる。その後、制御信号ＳＢＧがローレベルのときにノードＮＢＧが電気的にフローティングとなる。トランジスタ９２２は、ＯＳトランジスタであるため、オフ電流が小さい。そのため、ノードＮＢＧが電気的にフローティングであっても、一旦与えた電圧ＶＮＥＧを保持することができる。
また、図３０（Ａ）には、上述した電圧生成回路９０３に適用可能な回路構成の一例を示す。図３０（Ａ）に示す電圧生成回路９０３は、ダイオードＤ１乃至Ｄ５、キャパシタＣ１乃至Ｃ５、およびインバータＩＮＶを有する５段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳとを基に印加される電圧とすると、クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの５倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。
また、図３０（Ｂ）には、上述した電圧生成回路９０５に適用可能な回路構成の一例を示す。図３０（Ｂ）に示す電圧生成回路９０５は、ダイオードＤ１乃至Ｄ５、キャパシタＣ１乃至Ｃ５、およびインバータＩＮＶを有する４段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳとを基に印加される電圧とすると、クロック信号ＣＬＫを与えることによって、グラウンド、すなわち電圧ＶＳＳから電圧ＶＯＲＧの４倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＮＥＧを得ることができる。
なお、上述した電圧生成回路９０３の回路構成は、図３０（Ａ）で示す回路図の構成に限らない。例えば、電圧生成回路９０３の変形例を図３１（Ａ）乃至図３１（Ｃ）に示す。なお、電圧生成回路９０３の変形例は、図３１（Ａ）乃至図３１（Ｃ）に示す電圧生成回路９０３Ａ乃至９０３Ｃにおいて、各配線に与える電圧を変更すること、あるいは素子の配置を変更することで実現可能である。
図３１（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至Ｍ１０、キャパシタＣ１１乃至Ｃ１４、およびインバータＩＮＶ１を有する。クロック信号ＣＬＫは、トランジスタＭ１乃至Ｍ１０のゲートに直接、あるいはインバータＩＮＶ１を介して与えられる。クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの４倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。図３１（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至Ｍ１０をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１１乃至Ｃ１４に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
また、図３１（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至Ｍ１４、キャパシタＣ１５、Ｃ１６、およびインバータＩＮＶ２を有する。クロック信号ＣＬＫは、トランジスタＭ１１乃至Ｍ１４のゲートに直接、あるいはインバータＩＮＶ２を介して与えられる。クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの２倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。図３１（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至Ｍ１４をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１５、Ｃ１６に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
また、図３１（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩｎｄ１、トランジスタＭ１５、ダイオードＤ６、およびキャパシタＣ１７を有する。トランジスタＭ１５は、制御信号ＥＮによって、導通状態が制御される。制御信号ＥＮによって、電圧ＶＯＲＧが昇圧された電圧ＶＰＯＧを得ることができる。図３１（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩｎｄ１を用いて電圧の昇圧を行うため、変換効率の高い電圧の昇圧を行うことができる。
以上説明したように本実施の形態の構成では、半導体装置が有する回路に必要な電圧を内部で生成することができる。そのため半導体装置は、外部から与える電源電圧の数を削減できる。
なお、本実施の形態で示す構成等は、他の実施の形態で示す構成と適宜組み合わせて用いることができる。
（実施の形態１０）
本実施の形態では、本発明の一態様の半導体装置を有する表示モジュール及び電子機器について、図３２乃至図３５を用いて説明を行う。
＜７−１．表示モジュール＞
図３２に示す表示モジュール７０００は、上部カバー７００１と下部カバー７００２との間に、ＦＰＣ７００３に接続されたタッチパネル７００４、ＦＰＣ７００５に接続された表示パネル７００６、バックライト７００７、フレーム７００９、プリント基板７０１０、バッテリ７０１１を有する。
本発明の一態様の半導体装置は、例えば、表示パネル７００６に用いることができる。
上部カバー７００１及び下部カバー７００２は、タッチパネル７００４及び表示パネル７００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル７００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル７００６に重畳して用いることができる。また、表示パネル７００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル７００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
バックライト７００７は、光源７００８を有する。なお、図３２において、バックライト７００７上に光源７００８を配置する構成について例示したが、これに限定さない。例えば、バックライト７００７の端部に光源７００８を配置し、さらに光拡散板を用いる構成としてもよい。なお、有機ＥＬ素子等の自発光型の発光素子を用いる場合、または反射型パネル等の場合においては、バックライト７００７を設けない構成としてもよい。
フレーム７００９は、表示パネル７００６の保護機能の他、プリント基板７０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム７００９は、放熱板としての機能を有していてもよい。
プリント基板７０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリ７０１１による電源であってもよい。バッテリ７０１１は、商用電源を用いる場合には、省略可能である。
また、表示モジュール７０００は、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
＜７−２．電子機器１＞
次に、図３３（Ａ）乃至図３３（Ｅ）に電子機器の一例を示す。
図３３（Ａ）は、ファインダー８１００を取り付けた状態のカメラ８０００の外観を示す図である。
カメラ８０００は、筐体８００１、表示部８００２、操作ボタン８００３、シャッターボタン８００４等を有する。またカメラ８０００には、着脱可能なレンズ８００６が取り付けられている。
ここではカメラ８０００として、レンズ８００６を筐体８００１から取り外して交換することが可能な構成としたが、レンズ８００６と筐体が一体となっていてもよい。
カメラ８０００は、シャッターボタン８００４を押すことにより、撮像することができる。また、表示部８００２はタッチパネルとしての機能を有し、表示部８００２をタッチすることにより撮像することも可能である。
カメラ８０００の筐体８００１は、電極を有するマウントを有し、ファインダー８１００のほか、ストロボ装置等を接続することができる。
ファインダー８１００は、筐体８１０１、表示部８１０２、ボタン８１０３等を有する。
筐体８１０１は、カメラ８０００のマウントと係合するマウントを有しており、ファインダー８１００をカメラ８０００に取り付けることができる。また当該マウントには電極を有し、当該電極を介してカメラ８０００から受信した映像等を表示部８１０２に表示させることができる。
ボタン８１０３は、電源ボタンとしての機能を有する。ボタン８１０３により、表示部８１０２の表示のオン・オフを切り替えることができる。
カメラ８０００の表示部８００２、及びファインダー８１００の表示部８１０２に、本発明の一態様の表示装置を適用することができる。
なお、図３３（Ａ）では、カメラ８０００とファインダー８１００とを別の電子機器とし、これらを脱着可能な構成としたが、カメラ８０００の筐体８００１に、表示装置を備えるファインダーが内蔵されていてもよい。
図３３（Ｂ）は、ヘッドマウントディスプレイ８２００の外観を示す図である。
ヘッドマウントディスプレイ８２００は、装着部８２０１、レンズ８２０２、本体８２０３、表示部８２０４、ケーブル８２０５等を有している。また装着部８２０１には、バッテリ８２０６が内蔵されている。
ケーブル８２０５は、バッテリ８２０６から本体８２０３に電力を供給する。本体８２０３は無線受信機等を備え、受信した画像データ等の映像情報を表示部８２０４に表示させることができる。また、本体８２０３に設けられたカメラで使用者の眼球やまぶたの動きを捉え、その情報をもとに使用者の視点の座標を算出することにより、使用者の視点を入力手段として用いることができる。
また、装着部８２０１には、使用者に触れる位置に複数の電極が設けられていてもよい。本体８２０３は使用者の眼球の動きに伴って電極に流れる電流を検知することにより、使用者の視点を認識する機能を有していてもよい。また、当該電極に流れる電流を検知することにより、使用者の脈拍をモニタする機能を有していてもよい。また、装着部８２０１には、温度センサ、圧力センサ、加速度センサ等の各種センサを有していてもよく、使用者の生体情報を表示部８２０４に表示する機能を有していてもよい。また、使用者の頭部の動きなどを検出し、表示部８２０４に表示する映像をその動きに合わせて変化させてもよい。
表示部８２０４に、本発明の一態様の表示装置を適用することができる。
図３３（Ｃ）（Ｄ）（Ｅ）は、ヘッドマウントディスプレイ８３００の外観を示す図である。ヘッドマウントディスプレイ８３００は、筐体８３０１と、表示部８３０２と、バンド状の固定具８３０４と、一対のレンズ８３０５と、を有する。
使用者は、レンズ８３０５を通して、表示部８３０２の表示を視認することができる。なお、表示部８３０２を湾曲して配置させると好適である。表示部８３０２を湾曲して配置することで、使用者が高い臨場感を感じることができる。なお、本実施の形態においては、表示部８３０２を１つ設ける構成について例示したが、これに限定されず、例えば、表示部８３０２を２つ設ける構成としてもよい。この場合、使用者の片方の目に１つの表示部が配置されるような構成とすると、視差を用いた３次元表示等を行うことも可能となる。
なお、表示部８３０２に、本発明の一態様の表示装置を適用することができる。本発明の一態様の半導体装置を有する表示装置は、極めて精細度が高いため、図３３（Ｅ）のようにレンズ８３０５を用いて拡大したとしても、使用者に画素が視認されることなく、より現実感の高い映像を表示することができる。
＜７−３．電子機器２＞
次に、図３３（Ａ）乃至図３３（Ｅ）に示す電子機器と、異なる電子機器の一例を図３４（Ａ）乃至図３４（Ｇ）に示す。
図３４（Ａ）乃至図３４（Ｇ）に示す電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又は操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９００８、等を有する。
図３４（Ａ）乃至図３４（Ｇ）に示す電子機器は、様々な機能を有する。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信または受信を行う機能、記録媒体に記録されているプログラムまたはデータを読み出して表示部に表示する機能、等を有することができる。なお、図３４（Ａ）乃至図３４（Ｇ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。また、図３４（Ａ）乃至図３４（Ｇ）には図示していないが、電子機器には、複数の表示部を有する構成としてもよい。また、該電子機器にカメラ等を設け、静止画を撮影する機能、動画を撮影する機能、撮影した画像を記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
図３４（Ａ）乃至図３４（Ｇ）に示す電子機器の詳細について、以下説明を行う。
図３４（Ａ）は、テレビジョン装置９１００を示す斜視図である。テレビジョン装置９１００は、表示部９００１を大画面、例えば、５０インチ以上、または１００インチ以上の表示部９００１を組み込むことが可能である。
図３４（Ｂ）は、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えば電話機、手帳又は情報閲覧装置等から選ばれた一つ又は複数の機能を有する。具体的には、スマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、センサ９００７等を設けてもよい。また、携帯情報端末９１０１は、文字や画像情報をその複数の面に表示することができる。例えば、３つの操作ボタン９０５０（操作アイコンまたは単にアイコンともいう）を表示部９００１の一の面に表示することができる。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することができる。なお、情報９０５１の一例としては、電子メールやＳＮＳ（ソーシャル・ネットワーキング・サービス）や電話などの着信を知らせる表示、電子メールやＳＮＳなどの題名、電子メールやＳＮＳなどの送信者名、日時、時刻、バッテリの残量、アンテナ受信の強度などがある。または、情報９０５１が表示されている位置に、情報９０５１の代わりに、操作ボタン９０５０などを表示してもよい。
図３４（Ｃ）は、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば、携帯情報端末９１０２の使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、その表示（ここでは情報９０５３）を確認することができる。具体的には、着信した電話の発信者の電話番号又は氏名等を、携帯情報端末９１０２の上方から観察できる位置に表示する。使用者は、携帯情報端末９１０２をポケットから取り出すことなく、表示を確認し、電話を受けるか否かを判断できる。
図３４（Ｄ）は、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６を有し、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また接続端子９００６を介して充電を行うこともできる。なお、充電動作は接続端子９００６を介さずに無線給電により行ってもよい。
図３４（Ｅ）（Ｆ）（Ｇ）は、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図３４（Ｅ）が携帯情報端末９２０１を展開した状態の斜視図であり、図３４（Ｆ）が携帯情報端末９２０１を展開した状態または折り畳んだ状態の一方から他方に変化する途中の状態の斜視図であり、図３４（Ｇ）が携帯情報端末９２０１を折り畳んだ状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では、継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。ヒンジ９０５５を介して２つの筐体９０００間を屈曲させることにより、携帯情報端末９２０１を展開した状態から折りたたんだ状態に可逆的に変形させることができる。例えば、携帯情報端末９２０１は、曲率半径１ｍｍ以上１５０ｍｍ以下で曲げることができる。
次に、図３３（Ａ）乃至図３３（Ｅ）に示す電子機器、及び図３４（Ａ）乃至図３４（Ｇ）に示す電子機器と異なる電子機器の一例を図３５（Ａ）（Ｂ）に示す。図３５（Ａ）（Ｂ）は、複数の表示パネルを有する表示装置の斜視図である。なお、図３５（Ａ）は、複数の表示パネルが巻き取られた形態の斜視図であり、図３５（Ｂ）は、複数の表示パネルが展開された状態の斜視図である。
図３５（Ａ）（Ｂ）に示す表示装置９５００は、複数の表示パネル９５０１と、軸部９５１１と、軸受部９５１２と、を有する。また、複数の表示パネル９５０１は、表示領域９５０２と、透光性を有する領域９５０３と、を有する。
また、複数の表示パネル９５０１は、可撓性を有する。また、隣接する２つの表示パネル９５０１は、それらの一部が互いに重なるように設けられる。例えば、隣接する２つの表示パネル９５０１の透光性を有する領域９５０３を重ね合わせることができる。複数の表示パネル９５０１を用いることで、大画面の表示装置とすることができる。また、使用状況に応じて、表示パネル９５０１を巻き取ることが可能であるため、汎用性に優れた表示装置とすることができる。
また、図３５（Ａ）（Ｂ）においては、表示領域９５０２が隣接する表示パネル９５０１で離間する状態を図示しているが、これに限定されず、例えば、隣接する表示パネル９５０１の表示領域９５０２を隙間なく重ねあわせることで、連続した表示領域９５０２としてもよい。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。ただし、本発明の一態様の半導体装置は、表示部を有さない電子機器にも適用することができる。
なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態１１）
＜半導体回路＞
本明細書等に開示したトランジスタは、ＯＲ回路、ＡＮＤ回路、ＮＡＮＤ回路、およびＮＯＲ回路などの論理回路や、インバータ回路、バッファ回路、シフトレジスタ回路、フリップフロップ回路、エンコーダ回路、デコーダ回路、増幅回路、アナログスイッチ回路、積分回路、微分回路、およびメモリ素子などの様々な半導体回路に用いることができる。
本明細書等に開示したトランジスタを用いた半導体回路の一例を、図４６の回路図に示す。なお、回路図において、酸化物半導体を用いたトランジスタであることを明示するために、酸化物半導体を用いたトランジスタの回路記号に「ＯＳ」を付している。
図４６（Ａ）に示す半導体回路は、ｐチャネル型のトランジスタ２８１とｎチャネル型のトランジスタ２８２を直列に接続し、且つ、それぞれのゲートを接続した、インバータ回路の構成例を示している。
図４６（Ｂ）に示す半導体回路は、ｐチャネル型のトランジスタ２８１とｎチャネル型のトランジスタ２８２を並列に接続した、アナログスイッチ回路の構成例を示している。
図４６（Ｃ）に示す半導体回路は、トランジスタ２８１ａ、トランジスタ２８１ｂ、トランジスタ２８２ａ、およびトランジスタ２８２ｂを用いたＮＡＮＤ回路の構成例を示している。ＮＡＮＤ回路は、入力端子ＩＮ＿Ａと入力端子ＩＮ＿Ｂに入力される電位の組み合わせによって、出力される電位が変化する。
＜記憶装置＞
図４７（Ａ）に示す半導体回路は、トランジスタ２８９のソースまたはドレインの一方を、トランジスタ１２８１のゲートおよび容量素子２５７の一方の電極に接続した記憶装置の構成例を示している。また、図４７（Ｂ）に示す回路は、トランジスタ２８９のソースまたはドレインの一方を、容量素子２５７の一方の電極に接続した記憶装置の構成例を示している。
図４７（Ａ）および図４７（Ｂ）に示す半導体回路は、トランジスタ２８９のソースまたはドレインの他方から入力された電荷を、ノード２５６に保持することができる。トランジスタ２８９に酸化物半導体を用いたトランジスタを用いることで、長期間に渡ってノード２５６の電荷を保持することができる。
図４７（Ａ）ではトランジスタ１２８１として、ｐチャネル型のトランジスタを示しているが、ｎチャネル型のトランジスタを用いてもよい。例えば、トランジスタ１２８１として、トランジスタ２８１またはトランジスタ２８２を用いてもよい。また、トランジスタ１２８１としてＯＳトランジスタを用いてもよい。
ここで、図４７（Ａ）および図４７（Ｂ）に示した半導体装置（記憶装置）について、詳細に説明しておく。
図４７（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ１２８１と第２の半導体を用いたトランジスタ２８９、および容量素子２５７を有している。
トランジスタ２８９は、上記実施の形態に開示したＯＳトランジスタである。トランジスタ２８９のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い記憶装置となる。
図４７（Ａ）において、配線２５１はトランジスタ１２８１のソースまたはドレインの一方と電気的に接続され、配線２５２はトランジスタ１２８１のソースまたはドレインの他方と電気的に接続される。また、配線２５３はトランジスタ２８９のソースまたはドレインの一方と電気的に接続され、配線２５４はトランジスタ２８９のゲートと電気的に接続されている。そして、トランジスタ１２８１のゲート、トランジスタ２８９のソースまたはドレインの他方、および容量素子２５７の電極の一方は、ノード２５６と電気的に接続されている。また、配線２５５は容量素子２５７の電極の他方と電気的に接続されている。
図４７（Ａ）に示す記憶装置は、ノード２５６に与えられた電荷を保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
〔書き込み動作、保持動作〕
情報の書き込みおよび保持について説明する。まず、配線２５４の電位を、トランジスタ２８９がオン状態となる電位にする。これにより、配線２５３の電位が、ノード２５６に与えられる。即ち、ノード２５６に所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下、「Ｌｏｗレベル電荷」、「Ｈｉｇｈレベル電荷」という。）のどちらかが与えられるものとする。その後、配線２５４の電位を、トランジスタ２８９がオフ状態となる電位とすることで、ノード２５６に電荷が保持される。
なお、Ｈｉｇｈレベル電荷は、Ｌｏｗレベル電荷よりもノード２５６に高い電位を与える電荷とする。また、トランジスタ１２８１にｐチャネル型のトランジスタを用いる場合、Ｈｉｇｈレベル電荷およびＬｏｗレベル電荷は、どちらもトランジスタ１２８１のしきい値電圧よりも高い電位を与える電荷とする。また、トランジスタ１２８１にｎチャネル型のトランジスタを用いる場合、Ｈｉｇｈレベル電荷およびＬｏｗレベル電荷は、どちらもトランジスタ１２８１のしきい値電圧よりも低い電位である。すなわち、Ｈｉｇｈレベル電荷とＬｏｗレベル電荷は、どちらもトランジスタ１２８１がオフ状態となる電位を与える電荷である。
トランジスタ２８９のオフ電流は極めて小さいため、ノード２５６の電荷は長期間にわたって保持される。
〔読み出し動作〕
次に情報の読み出しについて説明する。配線２５１に配線２５２の電位と異なる所定の電位（定電位）を与えた状態で、配線２５５に読み出し電位ＶＲを与えると、ノード２５６に保持されている情報を読み出すことができる。
Ｈｉｇｈレベル電荷により与えられる電位をＶＨ、Ｌｏｗレベル電荷により与えられる電位をＶＬとすると、読み出し電位ＶＲは、｛（Ｖｔｈ−ＶＨ）＋（Ｖｔｈ＋ＶＬ）｝／２とすればよい。なお、情報の読み出しをしないときの配線２５５の電位は、トランジスタ１２８１にｐチャネル型のトランジスタを用いる場合はＶＨより高い電位とし、トランジスタ１２８１にｎチャネル型のトランジスタを用いる場合はＶＬより低い電位とすればよい。
例えば、トランジスタ１２８１にｐチャネル型のトランジスタを用いる場合、トランジスタ１２８１のＶｔｈが−２Ｖであり、ＶＨを１Ｖ、ＶＬを−１Ｖとすると、ＶＲを−２Ｖとすればよい。ノード２５６に書き込まれた電位がＶＨのとき、配線２５５にＶＲが与えられると、トランジスタ１２８１のゲートにＶＲ＋ＶＨ、すなわち−１Ｖが印加される。−１ＶはＶｔｈよりも高いため、トランジスタ１２８１はオン状態にならない。よって、配線２５２の電位は変化しない。また、ノード２５６に書き込まれた電位がＶＬのとき、配線２５５にＶＲが与えられると、トランジスタ１２８１のゲートにＶＲ＋ＶＬ、すなわち−３Ｖが印加される。−３ＶはＶｔｈよりも低いため、トランジスタ１２８１がオン状態になる。よって、配線２５２の電位が変化する。
また、トランジスタ１２８１にｎチャネル型のトランジスタを用いる場合、トランジスタ１２８１のＶｔｈが２Ｖであり、ＶＨを１Ｖ、ＶＬを−１Ｖとすると、ＶＲを２Ｖとすればよい。ノード２５６に書き込まれた電位がＶＨのとき、配線２５５にＶＲが与えられると、トランジスタ１２８１のゲートにＶＲ＋ＶＨ、すなわち３Ｖが印加される。３ＶはＶｔｈよりも高いため、トランジスタ１２８１はオン状態になる。よって、配線２５２の電位が変化する。また、ノード２５６に書き込まれた電位がＶＬのとき、配線２５５にＶＲが与えられると、トランジスタ１２８１のゲートにＶＲ＋ＶＬ、すなわち１Ｖが印加される。１ＶはＶｔｈよりも低いため、トランジスタ１２８１はオン状態にならない。よって、配線２５２の電位は変化しない。
配線２５２の電位を判別することで、ノード２５６に保持されている情報を読み出すことができる。
図４７（Ｂ）に示す半導体装置は、トランジスタ１２８１を有さない点が図４７（Ａ）に示した半導体装置と異なる。この場合も図４７（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持が可能である。
図４７（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。配線２５４にトランジスタ２８９がオン状態になる電位が与えられると、浮遊状態である配線２５３と容量素子２５７とが導通し、配線２５３と容量素子２５７の間で電荷が再分配される。その結果、配線２５３の電位が変化する。配線２５３の電位の変化量は、ノード２５６の電位（またはノード２５６に蓄積された電荷）によって、異なる値をとる。
例えば、ノード２５６の電位をＶ、容量素子２５７の容量をＣ、配線２５３が有する容量成分をＣＢ、電荷が再分配される前の配線２５３の電位をＶＢ０とすると、電荷が再分配された後の配線２５３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、ノード２５６の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の配線２５３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の配線２５３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、配線２５３の電位を所定の電位と比較することで、情報を読み出すことができる。
以上に示した記憶装置は、酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、該記憶装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が全く生じない。即ち、本発明の一態様に係る記憶装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した記憶装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
＜ＣＰＵ＞
次に、上述したトランジスタを用いたＣＰＵの一例について説明する。図４８は、上述したトランジスタを一部に用いたＣＰＵの構成例を示すブロック図である。
図４８に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図４８に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図４８に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図４８に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。
図４８に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図４９は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１７３０は、電源遮断で記憶データが揮発する回路１７０１と、電源遮断で記憶データが揮発しない回路１７０２と、スイッチ１７０３と、スイッチ１７０４と、論理素子１７０６と、容量素子１７０７と、選択機能を有する回路１７２０と、を有する。回路１７０２は、容量素子１７０８と、トランジスタ１７０９と、トランジスタ１７１０と、を有する。なお、記憶素子１７３０は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。
ここで、回路１７０２には、上述した記憶装置を用いることができる。記憶素子１７３０への電源電圧の供給が停止した際、回路１７０２のトランジスタ１７０９のゲートには接地電位（０Ｖ）、またはトランジスタ１７０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１７０９のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ１７０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１７１３を用いて構成され、スイッチ１７０４は、トランジスタ１７１３とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１７１４を用いて構成した例を示す。ここで、スイッチ１７０３の第１の端子はトランジスタ１７１３のソースとドレインの一方に対応し、スイッチ１７０３の第２の端子はトランジスタ１７１３のソースとドレインの他方に対応し、スイッチ１７０３はトランジスタ１７１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１７１３のオン状態またはオフ状態）が選択される。スイッチ１７０４の第１の端子はトランジスタ１７１４のソースとドレインの一方に対応し、スイッチ１７０４の第２の端子はトランジスタ１７１４のソースとドレインの他方に対応し、スイッチ１７０４はトランジスタ１７１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１７１４のオン状態またはオフ状態）が選択される。
トランジスタ１７０９のソースとドレインの一方は、容量素子１７０８の一対の電極のうちの一方、およびトランジスタ１７１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１７１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１７０３の第１の端子（トランジスタ１７１３のソースとドレインの一方）と電気的に接続される。スイッチ１７０３の第２の端子（トランジスタ１７１３のソースとドレインの他方）はスイッチ１７０４の第１の端子（トランジスタ１７１４のソースとドレインの一方）と電気的に接続される。スイッチ１７０４の第２の端子（トランジスタ１７１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１７０３の第２の端子（トランジスタ１７１３のソースとドレインの他方）と、スイッチ１７０４の第１の端子（トランジスタ１７１４のソースとドレインの一方）と、論理素子１７０６の入力端子と、容量素子１７０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１７０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１７０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１７０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１７０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１７０７および容量素子１７０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１７０９のゲート電極には、制御信号ＷＥが入力される。スイッチ１７０３およびスイッチ１７０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ１７０９のソースとドレインの他方には、回路１７０１に保持されたデータに対応する信号が入力される。図４９では、回路１７０１から出力された信号が、トランジスタ１７０９のソースとドレインの他方に入力される例を示した。スイッチ１７０３の第２の端子（トランジスタ１７１３のソースとドレインの他方）から出力される信号は、論理素子１７０６によってその論理値が反転された反転信号となり、回路１７２０を介して回路１７０１に入力される。
なお、図４９では、スイッチ１７０３の第２の端子（トランジスタ１７１３のソースとドレインの他方）から出力される信号は、論理素子１７０６および回路１７２０を介して回路１７０１に入力する例を示したがこれに限定されない。スイッチ１７０３の第２の端子（トランジスタ１７１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１７０１に入力されてもよい。例えば、回路１７０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１７０３の第２の端子（トランジスタ１７１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
図４９におけるトランジスタ１７０９は、上記実施の形態に例示したトランジスタ１００を用いることができる。また、ゲート電極には制御信号ＷＥを入力し、バックゲート電極には制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号とすればよい。当該一定の電位には、例えば、接地電位やトランジスタ１７０９のソース電位よりも小さい電位などが選ばれる。制御信号ＷＥ２は、トランジスタ１７０９のしきい値電圧を制御するための電位信号であり、トランジスタ１７０９の、ゲート電圧が０Ｖの時のドレイン電流をより低減することができる。なお、トランジスタ１７０９としては、第２ゲートを有さないトランジスタを用いることもできる。
また、図４９において、記憶素子１７３０に用いられるトランジスタのうち、トランジスタ１７０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１７３０に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶素子１７３０は、トランジスタ１７０９以外のトランジスタを、チャネルが酸化物半導体層で形成されるトランジスタと、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとを組み合わせて用いてもよい。
図４９における回路１７０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１７０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様における半導体装置では、記憶素子１７３０に電源電圧が供給されない間は、回路１７０１に記憶されていたデータを、回路１７０２に設けられた容量素子１７０８によってノードＭ２に保持することができる。
また、前述した通り、ＯＳトランジスタはオフ電流が極めて小さい。例えば、ＯＳトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１７０９として用いることによって、記憶素子１７３０に電源電圧が供給されない間も容量素子１７０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１７３０は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１７０３およびスイッチ１７０４を設けることによって、電源電圧供給再開後に、回路１７０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１７０２において、ノードＭ２に保持された信号はトランジスタ１７１０のゲートに入力される。そのため、記憶素子１７３０への電源電圧の供給が再開された後、ノードＭ２に保持された信号に応じて、トランジスタ１７１０の状態（オン状態、またはオフ状態）が決まり、回路１７０２から読み出すことができる。それ故、ノードＭ２に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子１７３０を、ＣＰＵが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、ＣＰＵ全体、もしくはＣＰＵを構成する一つ、または複数の論理回路において、短期間の電源停止が可能になり、電源停止の頻度を高めることができるため、消費電力を抑えることができる。
本実施の形態では、記憶素子１７３０をＣＰＵに用いる例として説明したが、記憶素子１７３０は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−Ｉｄ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
本実施例においては、図２に示すトランジスタ１００Ａに相当するトランジスタを作製し、該トランジスタの信頼性試験を行った。本実施例においては、以下に示す試料３８１及び試料３８２を作製し評価を行った。なお、試料３８１及び試料３８２は本発明の一態様のトランジスタを有する試料である。また、試料３８１及び試料３８２は、チャネル長Ｌ＝３μｍ、チャネル幅Ｗ＝５０μｍのトランジスタが形成された試料である。試料３８１と試料３８２とは、それぞれ絶縁膜１１０の作製方法が異なる。
本実施例で作製した試料３８１及び試料３８２について、以下説明を行う。なお、以下の説明において、図２に示すトランジスタ１００Ａに付記した符号を用いて説明する。
まず、基板１０２上に導電膜１０６を形成した。基板１０２としては、ガラス基板を用いた。また、導電膜１０６としては、厚さ１０ｎｍのチタン膜と、厚さ１００ｎｍの銅膜とを、スパッタリング装置を用いて形成した。
次に、基板１０２及び導電膜１０６上に絶縁膜１０４を形成した。絶縁膜１０４としては、厚さ４００ｎｍの窒化シリコン膜と、厚さ５０ｎｍの酸化窒化シリコン膜とを、プラズマＣＶＤ装置を用いて形成した。
絶縁膜１０４の成膜条件としては、基板温度を３５０℃とし、流量２００ｓｃｃｍのシランガスと、流量２０００ｓｃｃｍの窒素ガスと、流量１００ｓｃｃｍのアンモニアガスをチャンバー内に導入し、圧力を１００Ｐａとし、プラズマＣＶＤ装置内に設置された平行平板の電極間に２０００ＷのＲＦ電力を供給して、厚さ５０ｎｍの窒化シリコン膜を成膜し、次に、アンモニアガスの流量を２０００ｓｃｃｍに変更して、厚さ３００ｎｍの窒化シリコン膜を成膜し、次に、アンモニアガスの流量を１００ｓｃｃｍに変更して、厚さ５０ｎｍの窒化シリコン膜を成膜した。続いて、基板温度を３５０℃とし、流量２０ｓｃｃｍのシランガスと、流量３０００ｓｃｃｍの一酸化二窒素ガスをチャンバー内に導入し、圧力を４０Ｐａとし、プラズマＣＶＤ装置内に設置された平行平板の電極間に１００ＷのＲＦ電力を供給して、厚さ５０ｎｍの酸化窒化シリコン膜を成膜した。
次に、絶縁膜１０４上に酸化物半導体膜１０８を形成した。酸化物半導体膜１０８としては、スパッタリング装置を用いて形成した。
酸化物半導体膜１０８としては、厚さ４０ｎｍのＩＧＺＯ膜を、基板温度を１３０℃とし、アルゴンガスと酸素ガスと流量比において９：１としてチャンバー内に導入し、圧力を０．６Ｐａとし、スパッタリング装置内に設置された酸化物半導体ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に２５００ＷのＡＣ電力を投入して成膜した。
次に、絶縁膜１０４及び酸化物半導体膜１０８上に絶縁膜１１０を形成した。
試料３８１の絶縁膜１１０としては、膜厚が３０ｎｍの１層目の酸化窒化シリコン膜と、膜厚が１００ｎｍの２層目の酸化窒化シリコン膜と、膜厚が２０ｎｍの３層目の酸化窒化シリコン膜とをプラズマＣＶＤ装置を用いて形成した。１層目の酸化窒化シリコン膜の成膜条件としては、基板温度を３５０℃とし、流量２０ｓｃｃｍのシランガスと、流量３０００ｓｃｃｍの一酸化二窒素ガスとをチャンバー内に導入し、圧力を２００Ｐａとし、プラズマＣＶＤ装置内に設置された平行平板の電極間に１００ＷのＲＦ電力を供給して成膜した。また、２層目の酸化窒化シリコン膜の成膜条件としては、基板温度を２２０℃とし、流量１６０ｓｃｃｍのシランガスと、流量４０００ｓｃｃｍの一酸化二窒素ガスとをチャンバー内に導入し、圧力を２００Ｐａとし、プラズマＣＶＤ装置内に設置された平行平板の電極間に１５００ＷのＲＦ電力を供給して成膜した。また、３層目の酸化窒化シリコン膜の成膜条件としては、１層目の酸化窒化シリコン膜の成膜条件と同じとした。
一方、試料３８２の絶縁膜１１０としては、膜厚が１５０ｎｍの酸化窒化シリコン膜を、単層にて、プラズマＣＶＤ装置を用いて形成した。酸化窒化シリコン膜の成膜条件としては、基板温度を３５０℃とし、流量２０ｓｃｃｍのシランガスと、流量１８０００ｓｃｃｍの一酸化二窒素ガスとをチャンバー内に導入し、圧力を２００Ｐａとし、プラズマＣＶＤ装置内に設置された平行平板の電極間に１００ＷのＲＦ電力を供給して成膜した。
このように、試料３８１と試料３８２とは、それぞれ絶縁膜１１０の作製方法が異なるが、その他の工程は同じである。
次に、試料３８１と試料３８２とを、基板温度を３５０℃とし、窒素雰囲気下で１時間熱処理した。
次に、試料３８１と試料３８２とを、基板温度を３５０℃にて、酸素プラズマ処理を行った。酸素プラズマ処理の条件は、流量３０００ｓｃｃｍの酸素をチャンバー内に導入し、圧力を４０Ｐａとし、プラズマＣＶＤ装置内に設置された平行平板の電極間に３０００ＷのＲＦ電力を供給して２５０ｓｅｃの時間にて行った。
次に、絶縁膜１１０及び絶縁膜１０４の所望の領域を除去し、導電膜１０６に達する開口部１４３を形成した。
次に、開口部１４３を覆うように、絶縁膜１１０上に導電膜１１２を形成した。導電膜１１２としては、膜厚が１０ｎｍの１層目のＩｎ−Ｇａ−Ｚｎ酸化物と、膜厚が９０ｎｍの２層目のＩｎ−Ｇａ−Ｚｎ酸化物とを、スパッタリング装置を用いて形成した。１層目のＩｎ−Ｇａ−Ｚｎ酸化物の成膜条件としては、基板温度を１７０℃とし、流量２００ｓｃｃｍの酸素ガスをチャンバー内に導入し、圧力を０．６Ｐａとし、スパッタリング装置内に設置された酸化物半導体ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に２５００ＷのＡＣ電力を供給して成膜した。２層目のＩｎ−Ｇａ−Ｚｎ酸化物の成膜条件としては、基板温度を１７０℃とし、流量１８０ｓｃｃｍのアルゴンガスと、流量２０ｓｃｃｍの酸素ガスとをチャンバー内に導入し、圧力を０．６Ｐａとし、スパッタリング装置内に設置された酸化物半導体ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に２５００ＷのＡＣ電力を供給して成膜した。
その後、絶縁膜１１０及び導電膜１１２を、ドライエッチング装置を用いて島状に加工し、酸化物半導体膜１０８の表面の一部を露出させた。
次に、絶縁膜１０４、酸化物半導体膜１０８、及び導電膜１１２上に絶縁膜１１６を形成した。
絶縁膜１１６は、プラズマ処理と、成膜処理との２つのステップにより形成された。プラズマ処理としては、基板温度を２２０℃とし、流量１００ｓｃｃｍのアルゴンガスをチャンバー内に導入し、圧力を４０Ｐａとし、プラズマＣＶＤ装置内に設置された平行平板の電極間に１０００ＷのＲＦ電力を供給して行った。続けて、基板温度を２２０℃とし、流量５０ｓｃｃｍのシランガスと、流量５０００ｓｃｃｍの窒素ガスと、流量１００ｓｃｃｍのアンモニアガスとをチャンバー内に導入し、圧力を１００Ｐａとし、プラズマＣＶＤ装置内に設置された平行平板の電極間に１０００ＷのＲＦ電力を供給して窒化シリコン膜を１００ｎｍの膜厚にて成膜した。
次に、絶縁膜１１６上に絶縁膜１１８を形成した。
絶縁膜１１８の成膜条件としては、基板温度を２２０℃とし、流量１６０ｓｃｃｍのシランガスと、流量４０００ｓｃｃｍの一酸化二窒素ガスをチャンバー内に導入し、圧力を２００Ｐａとし、プラズマＣＶＤ装置内に設置された平行平板の電極間に１５００ＷのＲＦ電力を供給して酸化窒化シリコン膜を３００ｎｍの膜厚にて成膜した。
次に、絶縁膜１１６、１１８の所望の領域を除去し、酸化物半導体膜１０８に達する開口部１４１ａ、１４１ｂを形成した。
開口部１４１ａ、１４１ｂの形成方法としては、ドライエッチング法を用いた。
次に、開口部１４１ａ、１４１ｂを覆うように、絶縁膜１１８上に導電膜を形成し、当該導電膜を島状に加工することで、ソース電極及びドレイン電極として機能する導電膜１２０ａ、１２０ｂを形成した。
導電膜１２０ａ、１２０ｂとしては、厚さ５０ｎｍのＴｉ膜と、厚さ４００ｎｍのＡｌ膜と、厚さ１００ｎｍのＴｉ膜と、を、スパッタリング装置を用いて形成した。
次いで、平坦化膜として、アクリルを１．５μｍの厚さにて形成した。
次に、熱処理を行った。当該熱処理としては、基板温度を２５０℃とし、窒素雰囲気下で１時間処理した。
以上の工程により、本実施例の試料３８１及び試料３８２を作製した。なお、試料３８１及び試料３８２の作製工程における最高温度は３５０℃であった。
試料３８１のトランジスタのドレイン電流−ゲート電圧特性において、チャネル長が２μｍのものを図５０（Ａ）、チャネル長が３μｍのものを図５０（Ｂ）、チャネル長が６μｍのものを図５０（Ｃ）に示す。また試料３８２のトランジスタのドレイン電流−ゲート電圧特性において、チャネル長が２μｍのものを図５０（Ｄ）、チャネル長が３μｍのものを図５０（Ｅ）、チャネル長が６μｍのものを図５０（Ｆ）に示す。チャネル幅はいずれも５０μｍである。またソース電極とドレイン電極間の電圧（ドレイン電圧）は、０．１Ｖと１０Ｖとの測定条件にて測定した。また、各グラフには同じ基板上のトランジスタ２０個分の特性が重ね書きされている。
図５０（Ａ）乃至（Ｆ）で示されるように、上記作製した試料３８１及び試料３８２のドレイン電流−ゲート電圧特性（Ｉｄ−Ｖｇ特性）はいずれも正常であった。
また上記トランジスタの信頼性評価を行った。本実施例での信頼性評価試験条件としては、ゲート電圧（Ｖｇ）を±３０Ｖ、とし、ドレイン電圧（Ｖｄ）とソース電圧（Ｖｓ）を０Ｖ（ｃｏｍｍ）とし、ストレス温度を６０℃とし、ストレス印加時間を１時間とし、測定環境をダーク環境及び光照射環境（白色ＬＥＤにて約１００００ｌｘの光を照射）の２つの環境で、それぞれ行った。すなわち、トランジスタのソース電極とドレイン電極を同電位とし、ゲート電極にはソース電極及びドレイン電極とは異なる電位を一定時間（ここでは１時間）印加した。これらをＧＢＴ（Ｇａｔｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ ｓｔｒｅｓｓ）試験とも言う。
また、ゲート電極に与える電位がソース電極及びドレイン電極の電位よりも高い場合をプラスストレスとし、ゲート電極に与える電位がソース電極及びドレイン電極の電位よりも低い場合をマイナスストレスとした。したがって、測定環境と合わせて、プラスＧＢＴ（ダーク）３７６、マイナスＧＢＴ（ダーク）３７７、プラスＧＢＴ（光照射）３７８、及びマイナスＧＢＴ（光照射）３７９の合計４条件にて信頼性評価を実施した。
なお、プラスＧＢＴ（ダーク）をＰＢＴＳ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）とし、マイナスＧＢＴ（ダーク）を、ＮＢＴＳ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）とし、プラスＧＢＴ（光照射）をＰＢＩＴＳ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｉｌｌｕｍｉｎａｔｉｏｎ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）とし、マイナスＧＢＴ（光照射）をＮＢＩＴＳ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｉｌｌｕｍｉｎａｔｉｏｎ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）とする。
試料３８１及び試料３８２のＧＢＴ試験結果を図５１に示す。また、図５１において、縦軸がトランジスタのしきい値電圧の変化量（ΔＶｔｈ）を示す。
図５１に示す結果から、本実施例で作製した試料３８１及び試料３８２が有するトランジスタは、ＧＢＴ試験における、しきい値電圧の変化量（ΔＶｔｈ）が、いずれも表示装置を駆動させるために用いる仕様範囲内であった。したがって、試料３８１及び試料３８２が有するトランジスタは、それぞれ高い信頼性を有することが確認された。
特に、ＰＢＴＳによるしきい値電圧の変化量は、試料３８２の方が試料３８１より小さい。これは３５０℃で成膜された酸化窒化シリコン膜中には、窒素酸化物（ＮＯｘ）の量が小さいから、と考えることができる。
試料３８１のトランジスタの、電流ストレス試験の前後にてＩｄ−Ｖｇカーブを重ね書きして、図５２（Ａ）に示す。電流ストレス条件は、試料温度６０℃、ドレイン電圧１０Ｖ、ソース電極とドレイン電極の間の電流（ドレイン電流）１００ｎＡ、ストレス時間３６００ｓｅｃにて、試料を暗環境とした。電流ストレス試験を行ったトランジスタのチャネル長は３μｍで、チャネル幅は３μｍである。このときのトランジスタのしきい値電圧Ｖｔｈの変化は、０．０８Ｖであり、電界効果移動度の変化は−１．４５％であった。
また試料３８２のトランジスタの同様の結果を、図５２（Ｂ）に示す。このときのトランジスタのしきい値電圧Ｖｔｈの変化は、０．０１４Ｖであり、電界効果移動度の変化は−０．０２％であった。
試料３８１のトランジスタの電流ストレス試験中のドレイン電流の変化率を、図５２（Ｃ）に示す。また試料３８２のトランジスタの同様の変化率を、図５２（Ｄ）に示す。このように、試料３８２のトランジスタは、試料３８１のトランジスタに比べて、電流ストレスによりドレイン電流の変化が小さい。すなわち、絶縁膜１１０に、基板温度を３５０℃で成膜される、単層の酸化窒化シリコン膜を用いることで、電流ストレス試験による劣化が抑制できていることがわかる。
以上、本実施例に示す構成は、実施の形態と適宜組み合わせて用いることができる。
１００ トランジスタ
１００Ａ トランジスタ
１００Ｂ トランジスタ
１００Ｃ トランジスタ
１０２ 基板
１０４ 絶縁膜
１０６ 導電膜
１０８ 酸化物半導体膜
１０８ｉ 領域
１０８ｉ＿０ 酸化物半導体膜
１０８ｎ 領域
１０８ｎ＿２ 領域
１１０ 絶縁膜
１１０＿０ 絶縁膜
１１２ 導電膜
１１２＿０ 導電膜
１１２＿１ 導電膜
１１２＿２ 導電膜
１１６ 絶縁膜
１１８ 絶縁膜
１２０ａ 導電膜
１２０ｂ 導電膜
１２２ 絶縁膜
１４０ マスク
１４１ａ 開口部
１４１ｂ 開口部
１４３ 開口部
２０１ トランジスタ
２０２ トランジスタ
２０３ トランジスタ
２１６ プロファイル
２１７ プロファイル
２１８ プロファイル
２２０ 矢印
２２１ 試料
２２２ 試料
２２３ 試料
２２５ 領域
２２６ 試料
２２７ 試料
２２８ 試料
２３１ 破線
２３２ 実線
２３５ 破線
２４１ 試料
２４２ 試料
２４３ 試料
２４４ 試料
２５１ 配線
２５２ 配線
２５３ 配線
２５４ 配線
２５５ 配線
２５６ ノード
２５７ 容量素子
２８１ トランジスタ
２８２ トランジスタ
２８９ トランジスタ
３１０ 領域
３１１ 領域
３１２ 領域
３１７ サンプル
３１８ サンプル
３１９ シリコン
３２１ 領域
３２５ 金属膜
３２９ 重心位置
３５１ 試料
３５２ 試料
３５３ 試料
３５４ 試料
３５５ 試料
３５６ 試料
３５７ 点線
３６５ 試料
３６６ 試料
３６７ 試料
３６８ 導電膜
３７０ 酸化物半導体膜
３７６ プラスＧＢＴ（ダーク）
３７７ マイナスＧＢＴ（ダーク）
３７８ プラスＧＢＴ（光照射）
３７９ マイナスＧＢＴ（光照射）
３８１ 試料
３８２ 試料
５０１ 画素回路
５０２ 画素部
５０４ 駆動回路部
５０４ａ ゲートドライバ
５０４ｂ ソースドライバ
５０６ 保護回路
５０７ 端子部
５５０ トランジスタ
５５２ トランジスタ
５５４ トランジスタ
５６０ 容量素子
５６２ 容量素子
５７０ 液晶素子
５７２ 発光素子
７００ 表示装置
７０１ 基板
７０２ 画素部
７０４ ソースドライバ回路部
７０５ 基板
７０６ ゲートドライバ回路部
７０８ ＦＰＣ端子部
７１０ 信号線
７１１ 配線部
７１２ シール材
７１６ ＦＰＣ
７３０ 絶縁膜
７３２ 封止膜
７３４ 絶縁膜
７３６ 着色膜
７３８ 遮光膜
７５０ トランジスタ
７５２ トランジスタ
７６０ 接続電極
７７０ 平坦化絶縁膜
７７２ 導電膜
７７３ 絶縁膜
７７４ 導電膜
７７５ 液晶素子
７７６ 液晶層
７７８ 構造体
７８０ 異方性導電膜
７８２ 発光素子
７８３ 液滴吐出装置
７８４ 液滴
７８５ 層
７８６ ＥＬ層
７８８ 導電膜
７９０ 容量素子
７９１ タッチパネル
７９２ 絶縁膜
７９３ 電極
７９４ 電極
７９５ 絶縁膜
７９６ 電極
７９７ 絶縁膜
８００ インバータ
８１０ ＯＳトランジスタ
８２０ ＯＳトランジスタ
８３１ 信号波形
８３２ 信号波形
８４０ 破線
８４１ 実線
８５０ ＯＳトランジスタ
８６０ ＣＭＯＳインバータ
９００ 半導体装置
９０１ 電源回路
９０２ 回路
９０３ 電圧生成回路
９０３Ａ 電圧生成回路
９０３Ｂ 電圧生成回路
９０３Ｃ 電圧生成回路
９０４ 回路
９０５ 電圧生成回路
９０６ 回路
９１１ トランジスタ
９１２ トランジスタ
９１２Ａ トランジスタ
９１２Ｂ トランジスタ
９２１ 制御回路
９２２ トランジスタ
１１８９ インターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ コントローラ
１１９３ デコーダ
１１９４ コントローラ
１１９５ コントローラ
１１９６ レジスタ
１１９７ コントローラ
１１９８ インターフェース
１１９９ ＲＯＭ
１２８１ トランジスタ
１４００ 液滴吐出装置
１４０２ 基板
１４０３ 液滴吐出手段
１４０４ 撮像手段
１４０５ ヘッド
１４０６ 点線
１４０７ 制御手段
１４０８ 記憶媒体
１４０９ 画像処理手段
１４１０ コンピュータ
１４１１ マーカー
１４１２ ヘッド
１４１３ 材料供給源
１４１４ 材料供給源
１７０１ 回路
１７０７ 容量素子
１７０８ 容量素子
１７０９ トランジスタ
１７１０ トランジスタ
１７１３ トランジスタ
１７１４ トランジスタ
１７２０ 回路
７０００ 表示モジュール
７００１ 上部カバー
７００２ 下部カバー
７００３ ＦＰＣ
７００４ タッチパネル
７００５ ＦＰＣ
７００６ 表示パネル
７００７ バックライト
７００８ 光源
７００９ フレーム
７０１０ プリント基板
７０１１ バッテリ
８０００ カメラ
８００１ 筐体
８００２ 表示部
８００３ 操作ボタン
８００４ シャッターボタン
８００６ レンズ
８１００ ファインダー
８１０１ 筐体
８１０２ 表示部
８１０３ ボタン
８２００ ヘッドマウントディスプレイ
８２０１ 装着部
８２０２ レンズ
８２０３ 本体
８２０４ 表示部
８２０５ ケーブル
８２０６ バッテリ
８３００ ヘッドマウントディスプレイ
８３０１ 筐体
８３０２ 表示部
８３０４ 固定具
８３０５ レンズ
９０００ 筐体
９００１ 表示部
９００３ スピーカ
９００５ 操作キー
９００６ 接続端子
９００７ センサ
９００８ マイクロフォン
９０５０ 操作ボタン
９０５１ 情報
９０５２ 情報
９０５３ 情報
９０５４ 情報
９０５５ ヒンジ
９１００ テレビジョン装置
９１０１ 携帯情報端末
９１０２ 携帯情報端末
９２００ 携帯情報端末
９２０１ 携帯情報端末
９５００ 表示装置
９５０１ 表示パネル
９５０２ 表示領域
９５０３ 領域
９５１１ 軸部
９５１２ 軸受部

Claims (3)

  1. 基板上に酸化物半導体膜を形成し、
    前記酸化物半導体膜上に、酸化窒化シリコン膜を含むゲート絶縁層を形成し、
    酸素を含む雰囲気で酸化物半導体をスパッタリング法にて形成して、前記ゲート絶縁層に酸素を添加しつつ前記ゲート絶縁層上にゲート電極を形成した後、１５０℃以上４５０℃以下の加熱処理を行い、
    前記酸化物半導体膜に前記ゲート絶縁層の酸素を拡散させ、前記酸化物半導体膜の導電率を下げる半導体装置の作製方法。
  2. 基板上に酸化物半導体膜を形成し、
    前記酸化物半導体膜上に、酸化窒化シリコン膜を含むゲート絶縁層を形成し、
    酸素を含む雰囲気で酸化物半導体をスパッタリング法にて形成して、前記ゲート絶縁層に酸素を添加しつつ前記ゲート絶縁層上にゲート電極を形成した後、１５０℃以上４５０℃以下の加熱処理を行う半導体装置の作製方法。
  3. 請求項１または請求項２において、前記酸化窒化シリコン膜は、プラズマＣＶＤ法にて、３５０℃以下の基板温度で成膜する半導体装置の作製方法。
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