KR20210080432A - 금속 산화물의 제작 방법, 반도체 장치의 제작 방법 - Google Patents

금속 산화물의 제작 방법, 반도체 장치의 제작 방법 Download PDF

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KR20210080432A
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transistor
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순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Abstract

신뢰성이 양호한 반도체 장치를 제공한다. 기판 위에 인듐을 포함하는 금속 산화물을 형성하는 제 1 공정과, 금속 산화물 위에서 마이크로파 처리를 수행하는 제 2 공정을 갖고, 제 1 공정은 인듐을 포함하는 산화물 타깃을 사용하여 스퍼터링법에 의하여 수행되고, 제 2 공정은 감압하에서 산소를 포함하는 가스를 사용하여 수행되고, 제 2 공정에 의하여, 금속 산화물 내의 산소 결손에 수소가 들어간 결함(VOH)을 산소 결손(VO)과 수소(H)로 분단한다.

Description

금속 산화물의 제작 방법, 반도체 장치의 제작 방법
본 발명의 일 형태는 금속 산화물, 트랜지스터, 반도체 장치, 및 전자 기기에 관한 것이다. 또한 본 발명의 일 형태는 금속 산화물의 제작 방법 및 반도체 장치의 제작 방법에 관한 것이다. 또한 본 발명의 일 형태는 반도체 웨이퍼 및 모듈에 관한 것이다.
또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여, 반도체 회로, 연산 장치, 기억 장치는 반도체 장치의 일 형태이다. 표시 장치(액정 표시 장치, 발광 표시 장치 등), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 전자 기기 등은 반도체 장치를 갖는다고 할 수 있는 경우가 있다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 일 형태는 물건, 방법, 또는 제조 방법에 관한 것이다. 또한 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(단순히 표시 장치라고도 표기함)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목받고 있다.
산화물 반도체에서 단결정도 비정질도 아닌 CAAC(c-axis aligned crystalline) 구조 및 nc(nanocrystalline) 구조가 발견되었다(비특허문헌 1 및 비특허문헌 2 참조).
비특허문헌 1 및 비특허문헌 2에는, CAAC 구조를 갖는 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술이 개시되어 있다.
S. Yamazaki et al., "SID Symposium Digest of Technical Papers", 2012, volume 43, issue 1, p.183-186 S. Yamazaki et al., "Japanese Journal of Applied Physics", 2014, volume 53, Number 4S, p.04ED18-1-04ED18-10
본 발명의 일 형태는 신뢰성이 양호한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 전기 특성이 양호한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 온 전류가 큰 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 미세화 또는 고집적화가 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 소비 전력이 낮은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한 이들 외의 과제는 명세서, 도면, 청구항 등의 기재에서 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재에서 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태는 기판 위에 인듐을 포함하는 금속 산화물을 형성하는 제 1 공정과, 금속 산화물 위에서 마이크로파 처리를 수행하는 제 2 공정을 갖고, 제 2 공정은 감압하에서 산소를 포함하는 가스를 사용하여 수행되고, 제 2 공정에 의하여, 금속 산화물 내의 산소 결손에 수소가 들어간 결함(VOH)을 산소 결손(VO)과 수소(H)로 분단하는 금속 산화물의 제작 방법이다.
또한 본 발명의 일 형태는 기판 위에 인듐을 포함하는 금속 산화물을 형성하는 제 1 공정과, 금속 산화물 위에서 마이크로파 처리를 수행하는 제 2 공정과, 금속 산화물에 대하여 가열 처리를 수행하는 제 3 공정을 갖고, 제 2 공정은 감압하에서 산소를 포함하는 가스를 사용하여 수행되고, 제 3 공정은 감압하에서 수행되고, 제 2 공정에 의하여, 금속 산화물 내의 산소 결손에 수소가 들어간 결함(VOH)을 산소 결손(VO)과 수소(H)로 분단하고, 제 3 공정에 의하여 금속 산화물 내의 산소 결손(VO)을 저감하는 금속 산화물의 제작 방법이다.
또한 본 발명의 일 형태는 기판 위에 인듐을 포함하는 금속 산화물을 형성하는 제 1 공정과, 금속 산화물 위에 제 1 도전체 및 제 2 도전체를 형성하는 제 2 공정과, 금속 산화물 위에서 마이크로파 처리를 수행하는 제 3 공정과, 금속 산화물에 대하여 가열 처리를 수행하는 제 4 공정을 갖고, 제 3 공정은 감압하에서 산소를 포함하는 가스를 사용하여 수행되고, 제 4 공정은 감압하에서 수행되고, 제 3 공정에 의하여, 금속 산화물 내의 산소 결손에 수소가 들어간 결함(VOH)을 산소 결손(VO)과 수소(H)로 분단하고, 제 4 공정에 의하여 금속 산화물 내의 산소 결손(VO)을 저감하고, 또한 금속 산화물 내의 수소(H)가 제 1 도전체 및 제 2 도전체로 확산되는 금속 산화물의 제작 방법이다.
또한 본 발명의 일 형태는 기판 위에 인듐을 포함하는 금속 산화물을 형성하는 제 1 공정과, 금속 산화물 위에 제 1 도전체 및 제 2 도전체를 형성하는 제 2 공정과, 금속 산화물 위에 절연막을 성막하는 제 3 공정과, 절연막 위에서 마이크로파 처리를 수행하는 제 4 공정과, 금속 산화물 및 절연막 중 한쪽 또는 양쪽에 대하여 가열 처리를 수행하는 제 5 공정을 갖고, 제 4 공정은 감압하에서 산소를 포함하는 가스를 사용하여 수행되고, 제 5 공정은 감압하에서 수행되고, 제 4 공정에 의하여, 금속 산화물 내의 산소 결손에 수소가 들어간 결함(VOH)을 산소 결손(VO)과 수소(H)로 분단하고, 제 5 공정에 의하여 금속 산화물 내의 산소 결손(VO)을 저감하고, 또한 금속 산화물 내의 수소(H)가 제 1 도전체 및 제 2 도전체로 확산되는 금속 산화물의 제작 방법이다.
상기 제작 방법에서 가열 처리의 온도는 300℃ 이상 500℃ 이하인 것이 바람직하다.
또한 상기 제작 방법에서 마이크로파 처리의 압력은 133Pa 이상인 것이 바람직하다.
또한 상기 제작 방법에서 제 1 공정은 인듐을 포함하는 산화물 타깃을 사용하여 스퍼터링법에 의하여 수행되는 것이 바람직하다.
본 발명의 일 형태에 의하여 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 온 전류가 큰 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 소비 전력이 낮은 반도체 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한 이들 외의 효과는 명세서, 도면, 청구항 등의 기재에서 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재에서 이들 외의 효과를 추출할 수 있다.
도 1의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 상면도이다. 도 1의 (B) 내지 (D)는 본 발명의 일 형태에 따른 반도체 장치의 단면도이다.
도 2의 (A)는 +GBT 시험에서의 ΔVsh의 거동을 설명하는 도면이다. 도 2의 (B)는 트랜지스터의 드레인 전류를 설명하는 도면이다.
도 3의 (A)는 금속 산화물의 에너지 다이어그램을 설명하는 도면이다. 도 3의 (B) 및 (C)는 전자의 전도를 설명하는 도면이다.
도 4의 (A) 및 (B)는 VOH와, VO 및 H의 반응에 관한 에너지의 추이(推移)를 나타낸 모식도이다.
도 5의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도이다. 도 5의 (B) 내지 (D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 6의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도이다. 도 6의 (B) 내지 (D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 7의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도이다. 도 7의 (B) 내지 (D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 8의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도이다. 도 8의 (B) 내지 (D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 9의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도이다. 도 9의 (B) 내지 (D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 10의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도이다. 도 10의 (B) 내지 (D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 11의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도이다. 도 11의 (B) 내지 (D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 12의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도이다. 도 12의 (B) 내지 (D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 13의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도이다. 도 13의 (B) 내지 (D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 14의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 상면도이다. 도 14의 (B) 내지 (D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 15의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 상면도이다. 도 15의 (B) 내지 (D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 16은 본 발명의 일 형태에 따른 마이크로파 처리 장치를 설명하는 상면도이다.
도 17은 본 발명의 일 형태에 따른 마이크로파 처리 장치를 설명하는 단면도이다.
도 18은 본 발명의 일 형태에 따른 마이크로파 처리 장치를 설명하는 단면도이다.
도 19는 본 발명의 일 형태에 따른 기억 장치의 구성을 나타낸 단면도이다.
도 20은 본 발명의 일 형태에 따른 기억 장치의 구성을 나타낸 단면도이다.
도 21은 본 발명의 일 형태에 따른 기억 장치의 구성을 나타낸 단면도이다.
도 22의 (A) 및 (B)는 본 발명의 일 형태에 따른 기억 장치의 구성예를 나타낸 블록도이다.
도 23의 (A) 내지 (H)는 본 발명의 일 형태에 따른 기억 장치의 구성예를 나타낸 회로도이다.
도 24의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치의 모식도이다.
도 25의 (A) 내지 (E)는 본 발명의 일 형태에 따른 기억 장치의 모식도이다.
도 26의 (A) 내지 (H)는 본 발명의 일 형태에 따른 전자 기기를 나타낸 도면이다.
도 27은 시장 이미지를 설명하는 도면이다.
이하에서 실시형태에 대하여 도면을 참조하면서 설명한다. 다만 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한 도면에서 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서 반드시 그 스케일에 한정되지는 않는다. 또한 도면은 이상적인 예를 모식적으로 나타낸 것이고, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어 실제의 제조 공정에서, 에칭 등의 처리에 의하여 층이나 레지스트 마스크 등이 의도하지 않게 감소되는 경우가 있지만, 이해를 용이하게 하기 위하여 도면에 반영하지 않은 경우가 있다. 또한 도면에서 동일한 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 이에 대한 반복적인 설명은 생략하는 경우가 있다. 또한 같은 기능을 갖는 부분을 가리키는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한 특히 상면도("평면도"라고도 함)나 사시도 등에서, 발명의 이해를 용이하게 하기 위하여 일부의 구성 요소의 기재를 생략하는 경우가 있다. 또한 일부의 숨은선 등의 기재를 생략하는 경우가 있다.
또한 본 명세서 등에서 제 1, 제 2 등으로 붙여지는 서수사는 편의상 사용되는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 그러므로 예를 들어 "제 1"을 "제 2" 또는 "제 3" 등으로 적절히 바꿔 설명할 수 있다. 또한 본 명세서 등에 기재되는 서수사와, 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않는 경우가 있다.
또한 본 명세서 등에서 "위에", "아래에" 등의 배치를 나타내는 어구는 구성끼리의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하고 있다. 또한 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화된다. 그러므로 명세서에서 설명한 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
예를 들어 본 명세서 등에서 X와 Y가 접속된다고 명시적으로 기재되는 경우에는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 본 명세서 등에 개시되어 있는 것으로 한다. 따라서 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도 도면 또는 문장에 개시되어 있는 것으로 한다. 여기서 X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한 본 명세서 등에서 트랜지스터란 게이트와 드레인과 소스를 포함하는 적어도 3개의 단자를 갖는 소자이다. 그리고 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널이 형성되는 영역(이하에서는 채널 형성 영역이라고도 함)을 갖고, 채널 형성 영역을 통하여 소스와 드레인 사이에 전류를 흐르게 할 수 있는 것이다. 또한 본 명세서 등에서 채널 형성 영역이란 전류가 주로 흐르는 영역을 말한다.
또한 소스나 드레인의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 서로 바뀌는 경우가 있다. 그러므로 본 명세서 등에서는 소스나 드레인이라는 용어는 서로 바꿔 사용할 수 있는 경우가 있다.
또한 채널 길이란, 예를 들어 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널 형성 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 또한 하나의 트랜지스터에서, 채널 길이가 모든 영역에서 같은 값을 취한다고 할 수는 없다. 즉, 하나의 트랜지스터의 채널 길이는 하나의 값으로 정해지지 않는 경우가 있다. 따라서 본 명세서에서 채널 길이는 채널 형성 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값으로 한다.
채널 폭이란, 예를 들어 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널 형성 영역에서의 채널 길이 방향에 수직인 방향의 채널 형성 영역의 길이를 말한다. 또한 하나의 트랜지스터에서, 채널 폭이 모든 영역에서 같은 값을 취한다고 할 수는 없다. 즉, 하나의 트랜지스터의 채널 폭은 하나의 값으로 정해지지 않는 경우가 있다. 따라서 본 명세서에서 채널 폭은 채널 형성 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값으로 한다.
또한 본 명세서 등에서 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 폭(이하 "실효적인 채널 폭"이라고도 함)과 트랜지스터의 상면도에서 나타내는 채널 폭(이하 "외관상 채널 폭"이라고도 함)이 상이한 경우가 있다. 예를 들어 게이트 전극이 반도체의 측면을 덮는 경우, 실효적인 채널 폭이 외관상 채널 폭보다 커져, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어 미세하고 게이트 전극이 반도체의 측면을 덮는 트랜지스터에서는, 반도체의 측면에 형성되는 채널 형성 영역의 비율이 커지는 경우가 있다. 이 경우에는 외관상 채널 폭보다 실효적인 채널 폭이 더 크다.
이러한 경우, 실효적인 채널 폭을 실측에 의하여 추정하기 어려운 경우가 있다. 예를 들어 설곗값으로부터 실효적인 채널 폭을 추정하기 위해서는, 반도체의 형상이 이미 알려져 있다는 가정이 필요하다. 따라서 반도체의 형상을 정확하게 알 수 없는 경우에는 실효적인 채널 폭을 정확하게 측정하기 어렵다.
본 명세서에서 단순히 채널 폭이라고 기재한 경우에는 외관상 채널 폭을 가리키는 경우가 있다. 또는 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한 채널 길이, 채널 폭, 실효적인 채널 폭, 외관상 채널 폭 등은 단면 TEM 이미지 등을 해석하는 것 등에 의하여 값을 결정할 수 있다.
또한 반도체의 불순물이란, 예를 들어 반도체를 구성하는 주성분 외의 것을 말한다. 예를 들어 농도가 0.1atomic% 미만인 원소는 불순물이라고 할 수 있다. 불순물이 포함됨으로써, 예를 들어 반도체의 결함 준위 밀도가 높아지거나, 결정성의 저하 등이 일어나는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 산화물 반도체의 주성분 외의 전이 금속(transition metal) 등이 있고, 예를 들어 수소, 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 또한 물도 불순물로서 기능하는 경우가 있다. 또한 예를 들어 불순물의 혼입으로 인하여 산화물 반도체에 산소 결손(VO라고 표기하는 경우가 있음)이 형성되는 경우가 있다.
또한 본 명세서 등에서 산화질화 실리콘이란 그 조성으로서 질소보다 산소의 함유량이 많은 것을 말한다. 또한 질화산화 실리콘이란 그 조성으로서 산소보다 질소의 함유량이 많은 것을 말한다.
또한 본 명세서 등에서 "절연체"라는 용어를 절연막 또는 절연층이라고 바꿔 말할 수 있다. 또한 "도전체"라는 용어를 도전막 또는 도전층이라고 바꿔 말할 수 있다. 또한 "반도체"라는 용어를 반도체막 또는 반도체층이라고 바꿔 말할 수 있다.
또한 본 명세서 등에서 "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서 -5° 이상 5° 이하의 경우도 포함된다. 또한 "실질적으로 평행"이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한 "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서 85° 이상 95° 이하의 경우도 포함된다. 또한 "실질적으로 수직"이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
본 명세서 등에서 금속 산화물(metal oxide)이란, 넓은 의미로의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어 트랜지스터의 반도체층에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 하는 경우가 있다. 즉, OS 트랜지스터라고 기재하는 경우에는, 금속 산화물 또는 산화물 반도체를 갖는 트랜지스터라고 바꿔 말할 수 있다.
또한 본 명세서 등에서 노멀리 오프란 게이트에 전위를 인가하지 않거나, 또는 게이트에 접지 전위를 인가하였을 때, 트랜지스터를 흐르는 채널 폭 1μm당 드레인 전류가 실온에서 1×10-20A 이하, 85℃에서 1×10-18A 이하, 또는 125℃에서 1×10-16A 이하인 것을 말한다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른 트랜지스터를 갖는 반도체 장치의 일례에 대하여 설명한다.
<반도체 장치의 구성예>
도 1의 (A) 내지 (D)는 본 발명의 일 형태에 따른 트랜지스터(200)를 갖는 반도체 장치의 상면도 및 단면도이다. 도 1의 (A)는 상기 반도체 장치의 상면도이다. 또한 도 1의 (B), (C), 및 (D)는 상기 반도체 장치의 단면도이다. 여기서, 도 1의 (B)는 도 1의 (A)에서 일점쇄선 A1-A2로 나타낸 부분의 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도이기도 하다. 또한 도 1의 (C)는 도 1의 (A)에서 일점쇄선 A3-A4로 나타낸 부분의 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도이기도 하다. 또한 도 1의 (D)는 도 1의 (A)에서 일점쇄선 A5-A6으로 나타낸 부분의 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도이기도 하다. 또한 도 1의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하였다.
본 발명의 일 형태의 반도체 장치는 트랜지스터(200)와, 층간막으로서 기능하는 절연체(214), 절연체(216), 절연체(280), 절연체(282), 및 절연체(284)를 갖는다.
[트랜지스터(200)]
도 1의 (A) 내지 (D)에 나타낸 바와 같이, 트랜지스터(200)는 기판(도시하지 않았음) 위에 배치되고 절연체(216)에 매립되도록 배치된 도전체(205)와, 절연체(216) 위 및 도전체(205) 위에 배치된 절연체(222)와, 절연체(222) 위에 배치된 절연체(224)와, 절연체(224) 위에 배치된 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c))과, 산화물(230) 위에 배치된 절연체(250)와, 절연체(250) 위에 배치된 도전체(260)(도전체(260a) 및 도전체(260b))와, 산화물(230b)의 상면의 일부와 접하는 도전체(240a) 및 도전체(240b)와, 도전체(240a) 위의 절연체(245a)와, 도전체(240b) 위의 절연체(245b)를 갖는다.
트랜지스터(200)에서는, 채널이 형성되는 영역(이하 채널 형성 영역이라고도 함)을 갖는 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c))로서, 반도체로서 기능하는 금속 산화물(이하 산화물 반도체라고도 함)을 사용하는 것이 바람직하다.
또한 반도체로서 기능하는 금속 산화물로서는, 밴드 갭이 2eV 이상의 것을 사용하는 것이 바람직하고, 2.5eV 이상의 것을 사용하는 것이 더 바람직하다. 이와 같이 밴드 갭이 넓은 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
산화물(230)로서 예를 들어 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등 중에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하는 것이 좋다. 또한 산화물(230)로서 In-Ga 산화물, In-Zn 산화물을 사용하여도 좋다.
채널 형성 영역에 금속 산화물을 사용한 트랜지스터(200)는 비도통 상태에서 누설 전류가 매우 낮기 때문에 저소비 전력의 반도체 장치를 제공할 수 있다. 또한 금속 산화물은 스퍼터링법 등을 사용하여 성막할 수 있기 때문에, 고집적형 반도체 장치를 구성하는 트랜지스터(200)에 사용할 수 있다.
한편, 금속 산화물을 사용한 트랜지스터는 금속 산화물 내의 불순물 및 산소 결손으로 인하여 그 전기 특성이 변동되어, 노멀리 온 특성(게이트 전극에 전압을 인가하지 않아도 채널이 존재하고, 트랜지스터에 전류가 흐르는 특성)을 갖기 쉽다. 또한 금속 산화물 내에 적당량을 넘은 과잉 산소를 포함한 상태에서 상기 트랜지스터를 구동한 경우, 과잉 산소 원자의 가수가 변화되고 상기 트랜지스터의 전기 특성이 변동됨으로써, 신뢰성이 저하되는 경우가 있다.
또한 본 발명의 일 형태의 OS 트랜지스터에서는 캐리어 농도가 낮은 금속 산화물을 채널 형성 영역에 사용하는 것이 바람직하다. 금속 산화물의 캐리어 농도를 저감하는 경우에는, 금속 산화물 내의 불순물 농도를 저감하여 결함 준위 밀도를 저감하면 좋다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 또한 본 명세서 등에서는, 채널 형성 영역의 금속 산화물의 캐리어 농도가 1×1016cm-3 이하인 경우를 실질적으로 고순도 진성이라고 정의한다. 금속 산화물의 캐리어 농도의 자세한 사항에 대해서는 나중에 설명한다.
또한 금속 산화물 내의 불순물로서는, 예를 들어 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다. 특히 금속 산화물에 포함되는 수소는 금속 원자와 결합되는 산소와 반응하여 물이 되기 때문에, 금속 산화물 내에 산소 결손을 형성하는 경우가 있다. 금속 산화물 내의 채널 형성 영역에 산소 결손이 포함되면 트랜지스터는 노멀리 온 특성을 갖는 경우가 있다. 또한 금속 산화물 내의 산소 결손에 수소가 들어간 경우, 산소 결손과 수소가 결합되어 VOH를 형성하는 경우가 있다. 산소 결손에 수소가 들어간 결함(VOH)은 도너로서 기능하고, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합되는 산소와 결합되어, 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 많이 포함되는 금속 산화물을 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 또한 금속 산화물 내의 수소는 열, 전계 등의 스트레스로 인하여 이동하기 쉽기 때문에 금속 산화물에 많은 수소가 포함되면, 트랜지스터의 신뢰성이 저하될 우려도 있다.
산소 결손에 수소가 들어간 결함(VOH)은 금속 산화물의 도너로서 기능할 수 있다. 그러나 상기 결함을 정량적으로 평가하는 것은 어렵다. 그러므로 금속 산화물은 도너 농도가 아니라 캐리어 농도로 평가되는 경우가 있다. 따라서 본 명세서 등에서는 금속 산화물의 파라미터로서, 도너 농도 대신에 전계가 인가되지 않는 상태를 상정한 캐리어 농도를 사용하는 경우가 있다. 즉, 본 명세서 등에 기재되는 "캐리어 농도"는 "도너 농도"라고 바꿔 말할 수 있는 경우가 있다.
금속 산화물 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 금속 산화물의 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다. 수소 등의 불순물이 충분히 저감된 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
또한 채널 형성 영역에서의 금속 산화물의 캐리어 농도는 1×1018cm-3 이하인 것이 바람직하고, 1×1017cm-3 이하인 것이 더 바람직하고, 1×1016cm-3 이하인 것이 더 바람직하고, 1×1013cm-3 미만인 것이 더 바람직하고, 1×1012cm-3 미만인 것이 더 바람직하다. 또한 채널 형성 영역에서의 금속 산화물의 캐리어 농도의 하한값은 특별히 한정되지 않지만, 예를 들어 1×10-9cm-3으로 할 수 있다.
본 발명의 일 형태에서는, 산화물(230) 내의 VOH를 가능한 한 저감하고, 고순도 진성 또는 실질적으로 고순도 진성으로 하는 것이 바람직하다. 이와 같이, VOH가 충분히 저감된 금속 산화물을 얻기 위해서는, 금속 산화물 내의 수분, 수소 등의 불순물을 제거하는 것(탈수, 탈수소화 처리라고 기재하는 경우가 있음)과, 금속 산화물에 산소를 공급하여 산소 결손을 보전하는 것(가산소화 처리라고 기재하는 경우가 있음)이 중요하다. VOH 등의 불순물이 충분히 저감된 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
그래서 산화물(230)에 대하여, 산소를 포함하는 분위기하 및 감압하에서 마이크로파 처리를 수행하는 것이 바람직하다. 특히 산화물(230)의 채널 형성 영역에 대하여, 산소를 포함하는 분위기하 및 감압하에서 마이크로파 처리를 수행하는 것이 바람직하다. 마이크로파 처리를 수행함으로써, 마이크로파에 의한 전계가 산화물(230)에 인가되어, 산화물(230) 내의 VOH를 VO와 수소로 분단할 수 있다. 이때 분단된 수소의 일부는 산소와 결합되어 H2O로서 산화물(230)로부터 제거되는 경우가 있다. 또한 수소의 일부는 도전체(240a) 및 도전체(240b)에 게터링되는 경우가 있다. 마이크로파 처리를 이러한 식으로 수행함으로써, 산화물(230) 내의 수소 농도를 저감할 수 있다. 또한 산화물(230) 내의 VOH를 VO와 수소로 분단한 후에 존재할 수 있는 VO에 산소가 공급됨으로써, VO를 수복(修復)하거나 또는 보전할 수 있다.
상기 마이크로파 처리에는, 예를 들어 고밀도 플라스마를 발생시키는 전원을 갖는 장치 또는 기판 측에 RF(Radio Frequency)를 인가하는 전원을 갖는 장치를 사용하는 것이 적합하다. 예를 들어 산소를 포함하는 가스와 고밀도 플라스마를 사용함으로써, 고밀도의 산소 라디칼을 생성할 수 있고, 기판 측에 RF를 인가함으로써, 고밀도 플라스마에 의하여 생성된 산소 라디칼을 산화물(230) 또는 산화물(230) 근방의 절연체 내에 효율적으로 도입할 수 있다.
또한 마이크로파 처리 후에 감압 상태를 유지한 상태에서 가열 처리를 수행하여도 좋다. 이와 같은 처리를 수행함으로써, 산화물(230) 내의 수소를 효율적으로 제거할 수 있다. 또한 가열 처리를 반복적으로 수행함으로써, 산화물(230) 내의 수소를 더 효율적으로 제거할 수 있다. 또한 가열 처리의 온도는 300℃ 이상 500℃ 이하로 하는 것이 바람직하다. 또한 마이크로파 처리 후에 감압 상태를 유지한 상태에서 가열 처리를 수행하는 단계를 복수 회 반복하여 수행하여도 좋다.
특히, 산화물(230)로서 인듐을 포함하는 산화물을 사용하는 경우, 산화물(230)에 대하여 상기 마이크로파 처리를 수행하는 것이 바람직하다. 예를 들어 산화물(230)로서 In-M-Zn 산화물을 사용하는 경우, 산화물(230) 내의 산소는 주로 In, 원소 M, Zn 중 어느 1종류 또는 복수 종류와 결합된다. 인듐과 산소의 결합은, 원소 M 또는 아연과 산소의 결합보다 약한 경향이 있다. 따라서 인듐과 결합된 산소는 결손되기 쉬운 것으로 추정된다. 바꿔 말하면, 산소 결손은 인듐 근방에 형성되기 쉬운 것으로 추정된다. 또한 VOH는 산소 결손에 수소가 들어감으로써 형성되기 때문에, VOH는 인듐 근방에 형성되기 쉽다.
또한 인듐은 산화물(230)의 도전성을 높이는 금속 원소이기도 하다. 따라서 산화물(230) 내에 포함되는 인듐의 원자수비가 높을수록, 트랜지스터(200)의 온 전류가 커지는 경향이 있다. 한편, 산화물(230) 내에 포함되는 인듐의 원자수비가 높을수록, VOH가 형성되기 쉬운 것으로 추정된다. 그러므로 산화물(230)로서 인듐을 포함하는 산화물을 사용하는 경우에는, 산화물(230)에 대하여 상기 마이크로파 처리를 수행함으로써, 산화물(230) 내의 VOH를 저감할 수 있다. 따라서 트랜지스터(200)의 온 전류를 크게 하고, 안정된 전기 특성을 부여할 수 있다.
또한 금속 산화물의 성막 후의 공정을 거쳐, 수소가 금속 산화물로 확산되는 경우가 있다. 일례로서, 게이트 절연체로서 기능하는 절연체(250)를 산화물(230)과 접하여 성막하는 경우, 수소가 포함되는 성막 가스를 사용하는 경우가 있다. 상기 성막 가스에 포함되는 수소는 산화물(230)로 확산될 가능성이 높다.
예를 들어 절연체(250)가 되는 절연막의 성막 시의 분위기, 또는 성막된 절연체(250) 내에는 수소, 질소, 탄소 등의 불순물이 존재한다. 특히, 실리콘 원자와 결합된 불순물을 제거하기 위해서는, 불순물 원자와 실리콘 원자의 결합을 절단할 필요가 있기 때문에, 가열 처리에 의한 불순물의 제거는 어렵다.
그래서 산화물(230) 위에 절연체(250)를 성막한 후에, 산소를 포함하는 분위기하 및 감압하에서 마이크로파 처리를 수행하는 것이 좋다. 마이크로파 처리를 수행함으로써, 마이크로파에 의한 전계가 절연체(250) 및 산화물(230)에 인가되어, 절연체(250) 내의 실리콘 원자와 결합된 수소를 실리콘 원자로부터 분단시킬 수 있기 때문에, 산화물(230) 내의 VOH를 VO와 수소로 분단할 수 있다. 이때 분단된 수소의 일부는 산소와 결합되어 H2O로서 절연체(250) 및 산화물(230)로부터 제거되는 경우가 있다. 또한 수소의 일부는 도전체(240a) 및 도전체(240b)에 게터링되는 경우가 있다. 마이크로파 처리를 이러한 식으로 수행함으로써, 절연체(250) 내 및 산화물(230) 내의 수소 농도를 저감할 수 있다. 또한 산화물(230) 내의 VOH를 VO와 수소로 분단한 후에 존재할 수 있는 VO에 산소가 공급됨으로써, VO를 수복하거나 또는 보전할 수 있다.
또한 마이크로파 처리 후에 감압 상태를 유지한 상태에서 가열 처리를 수행하여도 좋다. 이와 같은 처리를 수행함으로써, 절연체(250) 내 및 산화물(230) 내의 수소를 효율적으로 제거할 수 있다. 또는 마이크로파 처리 후에 감압 상태를 유지한 상태에서 가열 처리를 수행하는 단계를 복수 회 반복하여 수행하여도 좋다. 예를 들어 마이크로파 처리를 10초 이상 300초 이하, 바람직하게는 30초 이상 60초 이하 수행한 후에 감압 상태를 유지한 상태에서 가열 처리를 30초 이상 3000초 이하, 바람직하게는 300초 또는 그 근방의 시간 수행하는 단계를 2번 내지 10번 수행하여도 좋다. 가열 처리를 반복적으로 수행함으로써, 절연체(250) 내 및 산화물(230) 내의 수소를 더 효율적으로 제거할 수 있다. 또한 가열 처리의 온도는 300℃ 이상 500℃ 이하로 하는 것이 바람직하다.
또한 마이크로파 처리를 수행하여 절연체(250)의 막질을 개량함으로써, 수소, 물, 또는 불순물 등의 확산을 억제할 수 있다. 따라서 도전체(260)가 되는 도전막의 성막 등의 후공정, 또는 가열 처리 등의 후처리에 의하여 절연체(250)를 통하여 수소, 물, 또는 불순물이 산화물(230)로 확산되는 것을 억제할 수 있다.
예를 들어 고체의 산화 실리콘에서의 수소 원자와 실리콘 원자의 결합 에너지는 3.3eV이고, 탄소 원자와 실리콘 원자의 결합 에너지는 3.4eV이고, 질소 원자와 실리콘 원자의 결합 에너지는 3.5eV이다. 따라서 실리콘 원자와 결합된 수소 원자를 제거하기 위해서는, 적어도 3.3eV 이상의 에너지를 갖는 라디칼 또는 이온을 수소 원자와 실리콘 원자의 결합 부분에 충돌시킴으로써, 수소 원자와 실리콘 원자의 결합을 절단할 수 있다.
또한 질소 및 탄소 등의 다른 불순물에 대해서도 마찬가지로, 적어도 결합 에너지 이상의 에너지를 갖는 라디칼 또는 이온을 불순물 원자와 실리콘 원자의 결합 부분에 충돌시킴으로써, 불순물 원자와 실리콘 원자의 결합을 절단할 수 있다.
여기서, 마이크로파로 여기된 플라스마에 의하여 발생하는 라디칼 및 이온에는, 산소 원자 라디칼의 바닥 상태 O(3P), 산소 원자 라디칼의 제 1 여기 상태 O(1D), 및 산소 분자의 1가 양이온 O2+ 등이 있다. O(3P)의 에너지는 2.42eV이고, O(1D)의 에너지는 4.6eV이다. 또한 O2+는 전하를 가져 플라스마 내의 전위 분포 및 바이어스에 의하여 가속되므로 에너지는 일의적으로 정해지지 않지만, 적어도 내부 에너지만이어도 O(1D)보다 높은 에너지를 갖는다.
즉, O(1D) 및 O2+ 등의 라디칼 및 이온은, 절연체(250) 내의 수소 원자, 질소 원자, 및 탄소 원자와 실리콘 원자의 결합을 절단하여, 실리콘 원자와 결합된 수소 원자, 질소 원자, 및 탄소 원자를 제거할 수 있다. 또한 마이크로파 여기 플라스마 처리를 수행할 때 기판에 가해지는 열 에너지 등에 의해서도 수소, 질소, 및 탄소 등의 불순물을 저감할 수 있다.
한편, O(3P)는 반응성이 낮기 때문에, 절연체(250)에서는 반응하지 않고, 막 내 깊이까지 확산된다. 또한 O(3P)는 절연체(250)를 통하여 산화물(230)에 도달하고, 산화물(230) 내로 확산된다. 산화물(230) 내로 확산된 O(3P)가 수소가 들어간 산소 결손과 근접하면, 산소 결손 내의 수소는 산소 결손으로부터 방출되고, O(3P)가 대신 산소 결손에 들어가기 때문에, 산소 결손이 보상된다. 따라서 산화물(230) 내에서 캐리어인 전자가 생성되는 것을 억제할 수 있다.
또한 전체의 라디칼 및 이온종에 대한 O(3P)의 비율은, 압력이 높은 조건에서 마이크로파 처리를 수행함으로써 증가된다. 산화물(230) 내의 산소 결손을 보상하기 위해서는, O(3P)의 비율이 높은 것이 더 바람직하다. 따라서 마이크로파 처리에서는 압력을 133Pa 이상, 바람직하게는 200Pa 이상, 더 바람직하게는 400Pa 이상으로 하면 좋다. 또한 마이크로파 처리를 수행하는 장치 내에 도입하는 가스로서는, 예를 들어 산소와 아르곤을 사용하고, 산소 유량비(O2/(O2+Ar)) 50% 이하, 바람직하게는 10% 이상 30% 이하에서 수행하는 것이 좋다.
이러한 식으로, 금속 산화물 내에서 도너로서 기능하는 VOH를 저감할 수 있기 때문에, 채널 형성 영역으로서 기능하는 금속 산화물의 캐리어 농도를 저감할 수 있다. 이와 같은 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 노멀리 오프 특성을 가질 수 있기 때문에, 양호한 전기 특성 및 신뢰성을 갖는 반도체 장치를 구성할 수 있다.
또한 트랜지스터의 채널 형성 영역에 상기 금속 산화물을 사용함으로써, +GBT(Gate Bias Temperature) 스트레스 시험에서 측정되는 ΔVsh를 작게 할 수 있다. 따라서 트랜지스터의 신뢰성을 향상시킬 수 있다. 또한 ΔVsh의 거동의 모델에 대해서는 나중에 설명한다.
이로써, 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또한 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 또한 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또한 소비 전력이 낮은 반도체 장치를 제공할 수 있다.
<+GBT 스트레스 시험에서의 ΔVsh의 거동에 대하여>
이하에서는, OS 트랜지스터에서의 오프 전류 및 +GBT 스트레스 시험에서의 ΔVsh의 거동에 대하여 설명한다. 여기서는, 채널 형성 영역에 사용하는 금속 산화물이 In-Ga-Zn 산화물인 것으로 설명한다.
또한 이하의 설명에 있어서, 시프트 전압(Vsh)은 트랜지스터의 드레인 전류(Id)-게이트 전압(Vg) 커브에서, 커브의 경사가 최대인 점에서의 접선이 Id=1pA의 직선과 교차되는 Vg로 정의된다. 또한 시프트 전압의 변화량은 ΔVsh로 나타낸다.
OS 트랜지스터의 +GBT 스트레스 시험에서, ΔVsh는 시간의 경과에 따라 음의 방향으로 변동되는 경우가 있다. 또한 ΔVsh는 -방향(예를 들어 음의 방향)으로 변동되는 것이 아니라, 음의 방향과 양의 방향의 양쪽 방향으로 변동되는 거동을 나타내는 경우가 있다. 또한 본 명세서 등에서는 상기 거동을 +GBT 스트레스 시험에서의 변동 거동이라고 부르는 경우가 있다.
여기서, 도 2의 (A)는 +GBT 시험에서의 ΔVsh의 거동을 설명하는 모식도이다. 도 2의 (A)에서 세로축은 ΔVsh[mV]를 나타내고, 가로축은 시간(time)[hr]을 나타낸다.
도 2의 (A)에 나타낸 바와 같이, OS 트랜지스터의 +GBT 스트레스 시험에서, ΔVsh는 양의 방향으로의 드리프트(도 2의 (A)에서의 화살표 α)와 음의 방향으로의 드리프트(도 2의 (A)에서의 화살표 β의 양쪽을 갖도록 변동된다. 또한 도 2의 (A)에 나타낸 바와 같이, ΔVsh는 화살표 α 및 화살표 β로 나타내는 드리프트를 갖고, 대국적으로는 음의 방향으로 변동된다.
상기 +GBT 스트레스 시험에서의 변동 거동은, 금속 산화물의 채널 형성 영역에서 산소 결손(VO), 수소(H), 및 산소 결손과 수소가 결합된 결함(VOH)에 기인하여 발생하는 것으로 생각된다. 즉, 금속 산화물의 채널 형성 영역에서의 Vo, H, 및 VOH를 저감함으로써, +GBT 시험에서의 변동 거동도 저감할 수 있다.
<기본 모델에 대하여>
여기서, +GBT 스트레스 시험에서의 ΔVth의 변동 거동은, 이하에서 설명하는 기본 모델을 사용함으로써 해석할 수 있다.
먼저, OS 트랜지스터에서 소스로부터 드레인으로 흐르는 전류(드레인 전류)에 대하여 도 2의 (B)를 사용하여 설명한다. 또한 상기 OS 트랜지스터는 게이트 전극, 게이트 절연층, 채널 형성 영역을 갖는 금속 산화물층, 소스 영역, 및 드레인 영역을 갖는다.
도 2의 (B)는 OS 트랜지스터의 Id-Vg 특성의 모식도이다. 도 2의 (B)에서 가로축은 게이트 전극에 인가되는 전압(Vg)[V]의 변화를 나타내고, 세로축은 드레인 전류(Id)[A]의 변화를 나타낸다. 또한 도 2의 (B)는 세로축이 로그축(log)인 세미로그 그래프이다.
여기서, OS 트랜지스터의 드레인 전류에는 2종류의 전류가 있다. 하나의 전류는 온 전류에 관한 전류이고, 다른 하나의 전류는 오프 전류에 관한 전류이다.
도 2의 (B)에서 실선으로 나타낸 전류 A는 온 전류에 관한 전류이다. 또한 도 2의 (B)에서 파선으로 나타낸 전류 B는 오프 전류에 관한 전류이다. 또한 도 2의 (B)에 나타낸 전압 Vab는 전류 A의 값과 전류 B의 값이 같을 때의 게이트 전압의 값이다.
OS 트랜지스터의 드레인 전류는 도 2의 (B)에 나타낸 전류 A와 전류 B의 합으로서 관측된다. 게이트 전압 Vg의 값이 전압 Vab 미만인 경우에는, 드레인 전류에 대한 전류 B의 비율이 높고, 게이트 전압 Vg의 값이 전압 Vab보다 큰 경우에는, 드레인 전류에 대한 전류 A의 비율이 높다.
금속 산화물에서, 온 전류에 관한 캐리어(전자)는, 중금속(In-Ga-Zn 산화물에서는 예를 들어 In)의 s궤도가 기여하여 주로 전도되는 것으로 추측된다. 바꿔 말하면, InO에 기인하여 전기 전도가 주로 일어남으로써 온 전류가 흐르는 것으로 추측된다. 또한 금속 산화물의 전체에 공핍층이 확장되기 때문에, 충분한 전기 전도가 이루어진다.
또한 오프 전류에 관한 캐리어는 VOH에 기인하는 전자인 것으로 추측된다. 또한 VOH는 도너로서 기능하고, 캐리어인 전자를 방출한다.
또한 실리콘에서는 인(P)이나 붕소(B)를 도핑함으로써 캐리어가 생성된다. 상기 캐리어는 소스 영역과 드레인 영역 사이를 흐르는 전류와 관계가 있다. 즉, 실리콘에서는, 1종류의 캐리어에 의하여 온 전류 및 오프 전류가 결정되는 것으로 추측된다.
다음으로, OS 트랜지스터에서의 VOH를 통한 캐리어 전도에 대하여 도 3의 (A), (B), 및 (C)를 사용하여 설명한다.
도 3의 (A)는 금속 산화물의 에너지 다이어그램의 모식도이다. 도 3의 (A)에서 세로축은 에너지를 나타낸다. 또한 가로 방향은 VOH의 밀도를 나타낸다. 도 3의 (A)에 나타낸 ECBM은 전도대 하단의 에너지이고, EVBM은 가전자대 상단의 에너지이고, Ei는 에너지 갭의 중앙(미드 갭이라고도 함)의 에너지이다. 또한 E1 및 E2는 에너지이고, E2의 값은 E1의 값에 비하여 Ei의 값에 가깝다. 또한 E1의 값은 E2의 값에 비하여 ECBM의 값에 가깝다.
VOH는 도너로서 기능하기 때문에, VOH에 기인하는 준위는 전도대 하단 부근에 위치하는 것으로 추정된다. 따라서 도 3의 (A)에 나타낸 바와 같이, VOH의 밀도 분포는 전도대 하단 부근에 위치하는 것으로 추측된다. 또한 오프 전류에 관한 캐리어는 VOH에 기인하는 준위나 포획 중심(트랩 중심)에 의하여 속박되거나 또는 방출되는 경우가 있다. 또한 VOH에 기인하는 준위나 포획 중심은 이산적으로 존재하는 것으로 추측된다.
여기서, 페르미 준위가 미드 갭(Ei)에 가까워지면, VOH가 소멸하여 VOH가 감소하는 것으로 한다. 예를 들어 도 3의 (A)에 나타낸 바와 같이, VOH의 밀도는 전도대 하단에 가까울수록 높고, 미드 갭(Ei)에 가까울수록 낮은 것으로 한다.
상술한 바와 같이, In-Ga-Zn 산화물에서 VOH는 인듐 근방에 형성되기 쉽다. 즉, VOH는 InO에 형성되기 쉽다.
즉, 캐리어는 InO에 기인하여 전기 전도를 하기 때문에, VOH에 기인하는 캐리어가 VOH를 경유하여 전도됨으로써, 오프 전류가 흐르는 것으로 추측된다. 따라서 VOH를 저감함으로써, VOH에 기인하는 캐리어의 전도가 억제되므로, 오프 전류를 저감할 수 있다. 또한 오프 전류에 관한 캐리어를 저감할 수 있다. 오프 전류가 저하되면, 캐리어를 소위 자연 캐리어의 존재에 가깝게 할 수 있다. 금속 산화물 내의 VOH가 저감되면, 금속 산화물의 캐리어 농도를 진성 캐리어 농도(예를 들어 밴드 갭이 3.3eV인 금속 산화물의 경우, 1×10-9cm-3)에 가깝게 할 수 있다.
페르미 준위의 에너지가 E1에 가까운 경우, 바꿔 말하면 페르미 준위가 전도대에 가까운 경우에는, 페르미 준위의 에너지가 E2에 가까운 경우에 비하여 VOH가 많이 존재하거나 또는 VOH의 밀도가 높다. 그러면 도 3의 (B)에 나타낸 바와 같이, 오프 전류에 관한 캐리어 e-가 VOH를 경유하여 전도되는 빈도가 높아지므로, 오프 전류가 커진다.
한편, 페르미 준위의 에너지가 E2에 가까운 경우, 바꿔 말하면 페르미 준위가 미드 갭(Ei)에 가까운 경우에는, 페르미 준위의 에너지가 E1에 가까운 경우에 비하여 VOH가 적거나 또는 VOH의 밀도가 낮다. 그러면 도 3의 (C)에 나타낸 바와 같이, VOH의 간격이 넓어지기 때문에, 오프 전류에 관한 캐리어 e-가 VOH를 경유하여 전도되는 빈도가 낮아지므로, 오프 전류가 작아진다.
즉, VOH의 밀도가 높으면 오프 전류가 커지고, VOH의 밀도가 낮으면 오프 전류가 작아진다. 바꿔 말하면, VOH가 생성되면 오프 전류가 커지고, VOH가 소멸되면 오프 전류가 작아진다.
또한 OS 트랜지스터는 고온하에서도 오프 전류가 증가하기 어렵고, 고온하에서도 온 전류 대 오프 전류의 비율이 크다는 특징을 갖는다. 예를 들어 125℃ 이상 150℃ 이하의 고온하에서도 OS 트랜지스터는 양호한 스위칭 동작을 수행할 수 있다. 고온하에서의 오프 전류가 VOH를 경유한 캐리어 전도에 주로 기인하는 경우, VOH를 저감함으로써 고온하에서의 오프 전류를 더 저감할 수 있다.
또한 ΔVsh의 변동 거동은, 온 전류에 관한 전류에 기인하여 발생하는 경우와, 오프 전류에 관한 전류에 기인하여 발생하는 경우가 있다. 특히, ΔVsh의 변동 거동이 온 전류에 관한 전류에 기인하여 발생하는 경우에는, VOH가 많이 존재함으로써, ΔVsh의 변동 거동이 발생하기 쉽다. 도 3의 (A)에 나타낸 바와 같이, 온 전류에 관한 캐리어가 VOH에 기인하는 준위에 포획되거나, 또는 포획된 캐리어가 전도대에 방출된다. 페르미 준위의 에너지가 E1에 가까운 경우, 페르미 준위의 에너지가 E2에 가까운 경우에 비하여 VOH의 밀도가 높고, VOH에 기인하는 준위의 밀도가 높다. 따라서 온 전류에 관한 캐리어가 VOH에 기인하는 준위에 포획되거나, 또는 포획된 캐리어가 전도대에 방출되는 빈도가 높아진다. 따라서 온 전류의 변동이 일어나기 쉬우므로, ΔVsh의 변동 거동이 더 발생하기 쉬워진다.
<응용 모델에 대하여>
다음으로, 상기 기본 모델을 OS 트랜지스터의 +GBT 스트레스 시험에 적용한 응용 모델에 대하여 도 4의 (A) 및 (B)를 사용하여 설명한다.
또한 OS 트랜지스터의 +GBT 스트레스 시험에서는, 게이트 전극에 양의 전위가 인가된다. 게이트 전극에 양의 전위가 인가되는 경우, 게이트 전극으로부터 발생하는 전계가 금속 산화물의 채널 형성 영역에 인가된다.
도 4의 (A) 및 (B)는 VOH와, 분단된 VO 및 H의 반응에 관한 에너지의 추이의 모식도이다. 우선, 도 4의 (A)를 사용하여, OS 트랜지스터의 +GBT 스트레스 시험에 적용한 응용 모델에 대하여 자세히 설명한다.
도 4의 (A) 및 (B)에서, 세로축은 에너지를 나타낸다. 또한 도 4의 (A) 및 (B)의 상태 A는 VO와 H가 VOH로서 존재하는 상태이고, 도 4의 (A) 및 (B)의 상태 B는 VO와 H가 분단된 상태(VO+H라고 표기함)이다. 또한 상태 1이 상태 2로 변화(반응)하는 데 필요한 에너지 ΔE는, 상태 1의 에너지와, 상기 반응의 도중에 위치하는 최대 에너지의 차이로 한다. 즉, 반응에 필요한 에너지 ΔE가 클수록 상기 반응은 일어나기 어렵다고 할 수 있다.
도 4의 (A)에 나타낸 바와 같이, VOH는 분단된 VO 및 H보다 안정적으로 존재하기 쉽고, 에너지는 낮은 것으로 추측된다. 금속 산화물에 인가되는 전계에 의하여 VOH가 조금씩 새로 생성됨으로써, ΔVsh는 시간의 경과에 따라 음의 방향으로 변동되는 경우가 있다. 즉, Vo 및 H는 VO와 H가 분단되어 존재하는 경우보다, VOH로서 존재하는 경우에 더 안정적이다.
전계가 금속 산화물에 인가되지 않는 경우의, 상기 반응에 관한 에너지의 추이를 도 4의 (A)에서 점선 P로 나타내었다. 도 4의 (A)에 나타낸 점선 P에서, ΔE2는 상태 A가 상태 B로 변화하는(VOH가 VO와 H로 분단되는) 데 필요한 에너지이다. 또한 ΔE1은 상태 B가 상태 A로 변화하는(VO와 H가 결합되어 VOH를 형성하는) 데 필요한 에너지이다.
전계가 금속 산화물에 인가되지 않는 경우, VOH와, 분단된 VO 및 H의 반응에 필요한 에너지(ΔE1 및 ΔE2)는 비교적 크다. 따라서 VOH가 VO와 H로 분단되는 반응의 빈도는 온도가 낮을수록 낮아지고, 온도가 높을수록 높아진다. 예를 들어 400℃의 온도에서 4시간의 가열 처리를 수행함으로써, VOH가 VO와 H로 분단되는 반응이 진행되고, 또한 가산소화 처리를 수행함으로써, 산소 결손이 수복되고, 수소가 산소와 반응하여 H2O로서 제거되기 때문에, VOH가 다시 형성되는 것이 억제되어, VOH를 저감할 수 있다.
다음으로, 전계가 금속 산화물에 인가된 경우의, 상기 반응에 관한 에너지의 추이를 도 4의 (A)에서 실선 Q로 나타내었다.
전계가 금속 산화물에 인가됨으로써, VOH의 방향이 변화되거나 또는 VOH가 다시 배열되는 경우가 있다. 이에 의하여, VOH와, 분단된 VO 및 H의 반응에 관한 에너지의 추이가 변화된다. 예를 들어 VOH와, 분단된 VO 및 H의 반응에서, 하나 또는 복수의 준안정 상태가 존재한다. 즉, VOH가 VO와 H로 분단되는 반응, 및 VO와 H가 결합되어 VOH를 형성하는 반응의 각각에서, 반응에 필요한 에너지 ΔE가 복수로 존재한다.
도 4의 (A)에서는 VOH와, 분단된 VO 및 H의 반응의 도중에 하나의 준안정 상태(상태 C)가 존재하는 경우의 에너지의 추이를 나타내었다. 여기서, 상태 C는 VO와 H에 관한 준안정 상태이고, 도너로서 기능하는 경우와 기능하지 않는 경우가 있다.
도 4의 (A)에 나타낸 실선 Q에서, ΔEAC는 상태 A(VOH)가 상태 C로 변화하는 데 필요한 에너지이고, ΔECB는 상태 C가 상태 B(분단된 VO 및 H)로 변화하는 데 필요한 에너지이다. 또한 ΔEBC는 상태 B(분단된 VO 및 H)가 상태 C로 변화하는 데 필요한 에너지이고, ΔECA는 상태 C가 상태 A(VOH)로 변화하는 데 필요한 에너지이고, ΔEBA는 상태 B(분단된 VO 및 H)가 상태 A(VOH)로 변화하는 데 필요한 에너지이다.
또한 도 4의 (A)에서는, ΔECA가 ΔEBC보다 큰 예를 나타내었지만, 이에 한정되지 않는다. ΔECA가 ΔEBC보다 작은 경우도 있고, ΔECA와 ΔEBC가 동등한 경우도 있다. 또한 이하에서는, ΔECA가 ΔEBC보다 큰 것으로 설명한다.
도 4의 (A)에 나타낸 바와 같이, ΔEAC 및 ΔECB는 ΔE2에 비하여 작다. 따라서 전계가 금속 산화물에 인가됨으로써, 금속 산화물 내의 VOH가 VO와 H로 분단되는 반응이 진행되기 쉬워진다. 또한 금속 산화물에 인가되는 전계가 약한 경우에도, 금속 산화물 내의 VOH가 VO와 H로 분단되는 반응은 진행될 수 있다.
또한 도 4의 (A)에 나타낸 바와 같이, ΔEBC는 ΔE1에 비하여 작기 때문에, 상태 B(분단된 VO 및 H)는 상태 C로 변화하기 쉽다. 또한 ΔECA는 ΔEBC에 비하여 크기 때문에, 상태 C가 상태 A(VOH)로 변화하는 빈도는 낮다. 따라서 전계가 금속 산화물에 인가됨으로써, 금속 산화물 내의 VO 및 H가 상태 C로 변화하기 쉽다. 상태 C가 도너로서 기능하거나, 또는 오프 전류에 관한 캐리어의 전도에 기여하는 경우에는, 상태 C의 개수가 증가됨으로써, ΔVsh가 음의 방향으로 변동된다. 또한 ΔECB도 작기 때문에, 상태 C가 상태 B(분단된 VO 및 H)로 되돌아가기 쉽다. 상태 C가 상태 B(분단된 VO 및 H)로 되돌아감으로써, 상태 C의 개수가 감소된다. 또한 상태 C의 개수의 감소는, ΔVsh에 대하여 양의 방향의 변동에는 영향을 미치지만, 음의 방향의 변동에는 영향을 미치지 않는다. 즉, 상태 C와 상태 B(분단된 VO 및 H)의 반응이 일어남으로써, 에너지가 불안정해지고, ΔVsh의 변동 거동이 발생한다.
또한 도 4의 (A)에 나타낸 바와 같이, ΔEBA는 ΔE1에 비하여 작다. 또한 ΔEBC는 ΔEBA에 비하여 작다. 따라서 전계가 금속 산화물에 인가됨으로써, 금속 산화물 내의 상태 B(분단된 VO 및 H)가 상태 A(VOH)로 변화하기 쉽다. VOH의 개수가 증가됨으로써, ΔVsh가 음의 방향으로 변동된다. 또한 ΔEAC는 ΔE2에 비하여 작고, ΔECB는 ΔEAC에 비하여 작다. 따라서 전계가 금속 산화물에 인가됨으로써, 금속 산화물 내의 VOH가 상태 B(분단된 VO 및 H)로 되돌아가기 쉽다. VOH가 분단된 VO 및 H로 되돌아감으로써, VOH의 개수가 감소된다. 또한 VOH의 개수가 감소됨으로써, ΔVsh가 양의 방향으로 변동될 확률이 높아진다. 즉, 절단된 VO 및 H와, VOH의 반응이 일어남으로써, 에너지가 불안정해지고, ΔVsh의 변동 거동이 발생한다.
상술한 바와 같이, +GBT 스트레스 시험에서의 ΔVsh의 변동 거동이 VOH에 기인하여 발생하는 것을 이해할 수 있다.
상술한 바와 같이, 전계가 금속 산화물에 인가됨으로써, VOH와, VOH가 분단된 VO 및 H의 반응에서, 하나 또는 복수의 준안정 상태가 존재한다. 또한 도 4의 (A)에서는, 하나의 준안정 상태가 존재하는 경우의 에너지의 추이의 모식도를 예시하였지만, 복수의 준안정 상태가 존재하는 경우의 에너지의 추이의 모식도를 도 4의 (B)에 나타내었다. 도 4의 (B)에 나타낸 점선 P는, 도 4의 (A)와 마찬가지로, 전계가 금속 산화물에 인가되지 않는 경우의, 상기 반응에 관한 에너지의 추이를 나타낸다. 또한 도 4의 (B)에 나타낸 실선 Q는, 3개의 준안정 상태(상태 C, 상태 D, 및 상태 E)가 존재하는 경우의, VOH와, 분단된 VO 및 H의 반응에 관한 에너지의 추이를 나타낸다. 준안정 상태가 하나 존재하는 경우와 마찬가지로, VOH와, 분단된 VO 및 H의 반응이 일어나기 쉬우므로, +GBT 스트레스 시험에서 ΔVsh의 변동 거동이 발생한다.
또한 도 4의 (B)에 나타낸 점선 P에서, ΔE2는 상태 A(VOH)가 상태 B(분단된 VO 및 H)로 변화하는 데 필요한 에너지이고, ΔE1은 상태 B(분단된 VO 및 H)가 상태 A(VOH)로 변화하는 데 필요한 에너지이다.
또한 도 4의 (B)에 나타낸 실선 Q에서, ΔEAD는 상태 A(VOH)가 상태 D로 변화하는 데 필요한 에너지이고, ΔEAC는 상태 A(VOH)가 상태 C로 변화하는 데 필요한 에너지이고, ΔECE는 상태 C가 상태 E로 변화하는 데 필요한 에너지이고, ΔEEB는 상태 E가 상태 B(분단된 VO 및 H)로 변화하는 데 필요한 에너지이다. 또한 ΔEBE는 상태 B(분단된 VO 및 H)가 상태 E로 변화하는 데 필요한 에너지이고, ΔEBC는 상태 B(분단된 VO 및 H)가 상태 C로 변화하는 데 필요한 에너지이고, ΔEBD는 상태 B(분단된 VO 및 H)가 상태 D로 변화하는 데 필요한 에너지이고, ΔEDA는 상태 D가 상태 A(VOH)로 변화하는 데 필요한 에너지이다. 또한 ΔEBA는 상태 B(분단된 VO 및 H)가 상태 A(VOH)로 변화하는 데 필요한 에너지이고, ΔECD는 상태 C가 상태 D로 변화하는 데 필요한 에너지이다.
도 4의 (A) 및 (B)에서는, 전계가 금속 산화물에 인가되는 경우와 인가되지 않는 경우의, VOH와, 분단된 VO 및 H의 반응에 관한 에너지의 추이의 모식도를 예시하였지만, 상기 반응에 관한 에너지의 추이는 금속 산화물의 결정성의 차이에 의해서도 변화될 수 있다. 예를 들어 도 4의 (A) 및 (B)에 나타낸 점선 P를 단결정의 금속 산화물에서의 상기 반응에 관한 에너지의 추이라고 바꿔 말하고, 도 4의 (A) 및 (B)에 나타낸 실선 Q를 CAAC 구조 또는 nc 구조를 갖는 금속 산화물에서의 상기 반응에 관한 에너지의 추이라고 바꿔 말할 수 있는 경우가 있다. 즉, CAAC 구조 또는 nc 구조를 갖는 금속 산화물은, 단결정의 금속 산화물에 비하여 VOH가 VO와 H로 분단되는 반응이 진행하기 쉬운 경우가 있다. 또한 nc 구조를 갖는 금속 산화물에서의 상기 반응에 관한 에너지의 추이는, 도 4의 (A) 및 (B)에 나타낸 실선 Q보다 복잡한 경우가 있다.
상술한 바와 같이, 금속 산화물 내의 VOH는 생성과 소멸을 거듭하는 것으로 추측된다. 바꿔 말하면, VOH가 전계에 의존하여 드리프트하거나, 또는 VOH가 생성과 소멸을 거듭함으로써 +GBT 스트레스 시험에서의 변동 거동이 발생하는 것으로 추측된다.
또한 금속 산화물에서의 VOH의 생성과 소멸은, 상술한 ΔVsh의 변동 거동 이외에도 다양한 불안정 요인의 하나가 될 수 있다. 예를 들어 OS 트랜지스터를 측정할 때마다 오프 전류가 변동되는 현상도, 금속 산화물에서의 VOH의 생성과 소멸에 기인하는 것으로 생각된다.
한편, OS 트랜지스터에서, 단채널 효과에 관한 캐리어는 VOH에서 유래하는 캐리어와는 다르기 때문에, 단채널 효과가 일어나기 어려운 효과도 생각된다. 또한 단채널 효과의 하나로서 OS 트랜지스터의 S값의 증가가 있다. S값은 온 전류에 관한 것이고, 온 전류에 관한 캐리어는 VOH에 기인하는 캐리어와는 다르다. 따라서 VOH의 생성과 소멸을 거듭하여도 단채널 효과에는 영향을 미치지 않거나, 또는 영향을 미치기 어렵다. 즉, OS 트랜지스터는 단채널 효과가 일어나기 어려운 디바이스 구조인 것으로 추측된다.
또한 상술한 VOH의 소멸을, VO와 H로의 분리라고 표현할 수도 있다. VO와 H로의 분리는, OS 트랜지스터의 제작 공정에서, 금속 산화물에 마이크로파 처리에 의하여 전계가 인가되거나, 또는 탈수화 처리, 탈수소화 처리 등의 가열 처리가 수행됨으로써 일어날 수 있다. 따라서 OS 트랜지스터의 제작 공정에서, 마이크로파 처리 또는 가열 처리가 중요한 공정인 것을 이해할 수 있다. 또한 가열 처리로서는, 상술한 가열 처리 외에, 가산소화 처리도 중요하다. 가산소화 처리란, OS 트랜지스터의 제작 공정에서, 산소 분위기하에서 가열 처리를 수행하거나, 또는 과잉 산소를 포함하는 절연막이 금속 산화물과 접한 상태에서 가열 처리를 수행함으로써, 금속 산화물 내에 형성된 VO를 산소에 의하여 수복하는 처리를 말한다.
또한 상술한 VOH의 소멸과, VO의 산소에 의한 수복은, 이하의 식(1) 및 식(2)으로 나타낼 수 있다. 식(1)은 VOH의 소멸, 즉 VOH가 VO와 H로 분리되는 상태를 나타내고, 식(2)은 VO가 산소에 의하여 수복된 상태를 나타낸다.
·VOH→VO+H(1)
·VO+O→null(2)
<금속 산화물에서의 VOH의 존재 확률에 대하여>
다음으로, 금속 산화물에서의 VOH의 존재 확률에 대하여 이하에서 설명한다.
OS 트랜지스터에서는, 소스 전극 또는 드레인 전극으로서 기능하는 도전체와 금속 산화물이 접함으로써, 금속 산화물 내의 산소가 상기 도전체로 확산되어, 상기 도전체가 산화되는 경우가 있다. 상기 도전체가 산화된 경우, 상기 도전체의 도전율이 저하될 가능성이 높다. 또한 금속 산화물 내의 산소가 도전체로 확산되는 것을, 도전체가 금속 산화물 내의 산소를 흡수한다고 바꿔 말할 수 있다.
또한 금속 산화물 내의 산소가 소스 전극 및 드레인 전극으로 확산됨으로써, 소스 전극과 금속 산화물 사이, 및 드레인 전극과 금속 산화물 사이에 층이 형성되는 경우가 있다. 상기 층은 소스 전극 또는 드레인 전극보다 산소를 많이 포함하기 때문에, 상기 층은 절연성을 갖는 것으로 추정된다. 이때, 소스 전극 또는 드레인 전극과, 상기 층과, 금속 산화물의 3층 구조는, 금속-절연체-반도체로 이루어지는 3층 구조로 간주할 수 있고, MIS(Metal-Insulator-Semiconductor) 구조 또는 MIS 구조를 주로 갖는 다이오드 접합 구조로 간주할 수 있다.
상기 MIS 구조에서, 소스 전극 또는 드레인 전극과 상기 층 사이에 형성되는 전위 장벽 φB에 따라 밴드가 구부러짐으로써, VOH는 상기 층과 금속 산화물의 계면에 모이는 것으로 추측된다. 즉, 상기 층과 금속 산화물의 계면에서의 VOH의 존재 확률이 높아지는 것으로 추측된다. VOH가 상기 계면에 모이면, 에너지가 안정된다. 또한 VOH가 상기 계면에 모이면, 상기 계면 근방의 금속 산화물에 저저항 영역이 형성되는 것으로 추측된다.
또한 상기 계면에 모인 VOH에 기인하는 수소가 소스 전극 또는 드레인 전극으로 확산되는 경우가 있다. 특히, 탄탈럼을 포함하는 질화물을 소스 전극 및 드레인 전극에 사용하면, 상기 계면에 모인 VOH에 기인하는 수소는 소스 전극 또는 드레인 전극으로 확산되기 쉽고, 확산된 수소는 소스 전극 또는 드레인 전극에 포함되는 질소와 결합되는 경우가 있다. 즉, 상기 계면에 모인 VOH에 기인하는 수소는 소스 전극 또는 드레인 전극에 흡수되는 경우가 있다.
예를 들어 400℃의 온도에서 4시간의 가열 처리를 수행함으로써, 상기 계면 근방의 금속 산화물에는 산소 결핍 상태의 영역이 형성된다. 이때, 금속 산화물 내의 VOH는 MIS 구조에서의 전계가 낮은 영역에서도 이동하기 쉬워지고, 상기 계면 근방의 금속 산화물에는 저저항 영역이 형성된다.
<반도체 장치의 자세한 구성>
이하에서는 본 발명의 일 형태에 따른 트랜지스터(200)를 갖는 반도체 장치의 자세한 구성에 대하여 설명한다.
절연체(214)는 물, 수소 등의 불순물이 기판 측으로부터 트랜지스터(200)로 확산되는 것을 억제하는 절연성 배리어막으로서 기능하는 것이 바람직하다. 따라서 절연체(214)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는 절연성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 절연성 재료를 사용하는 것이 바람직하다.
또한 본 명세서에서 불순물 또는 산소의 확산을 억제하는 기능이란, 상기 불순물 및 상기 산소 중 어느 하나 또는 모두의 확산을 억제하는 기능을 말한다. 또한 수소 또는 산소의 확산을 억제하는 기능을 갖는 막을, 수소 또는 산소가 투과하기 어려운 막, 수소 또는 산소의 투과성이 낮은 막, 수소 또는 산소에 대하여 배리어성을 갖는 막, 수소 또는 산소에 대한 배리어막 등이라고 부르는 경우가 있다. 또한 배리어막에 도전성을 갖는 경우, 상기 배리어막을 도전성 배리어막이라고 부르는 경우가 있다.
예를 들어 절연체(214)에 산화 알루미늄, 질화 실리콘 등을 사용하는 것이 바람직하다. 이 경우, 물, 수소 등의 불순물이 절연체(214)보다 기판 측으로부터 트랜지스터(200) 측으로 확산되는 것을 억제할 수 있다. 또한 절연체(224) 등에 포함되는 산소가 절연체(214)보다 기판 측으로 확산되는 것을 억제할 수 있다. 또한 절연체(214)는 2층 이상의 적층 구조를 가져도 좋다. 이 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다. 예를 들어 산화 알루미늄과 질화 실리콘의 적층이어도 좋다.
또한 예를 들어 절연체(214)로서, 스퍼터링법을 사용하여 성막한 질화 실리콘을 사용하는 것이 바람직하다. 이로써, 절연체(214) 내의 수소 농도를 저감할 수 있고, 물, 수소 등의 불순물이 절연체(214)보다 기판 측으로부터 트랜지스터(200) 측으로 확산되는 것을 더 억제할 수 있다.
층간막으로서 기능하는 절연체(216)는 절연체(214)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다. 예를 들어 절연체(216)에 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공(空孔)을 갖는 산화 실리콘 등을 적절히 사용하면 좋다.
또한 절연체(216)는 수소 농도가 낮고, 과잉 산소 영역 또는 가열에 의하여 이탈되는 산소(이하 과잉 산소라고도 함)를 포함하는 것이 바람직하다. 예를 들어 절연체(216)로서, 스퍼터링법을 사용하여 성막한 산화 실리콘을 사용하는 것이 바람직하다. 이에 의하여, 산화물(230)에 수소가 혼입되는 것을 억제할 수 있다. 또한 산화물(230)에 산소를 공급함으로써, 산화물(230) 내의 산소 결손을 저감할 수 있다. 따라서 전기 특성의 변동이 억제되고, 안정된 전기 특성을 가짐과 함께, 신뢰성이 향상된 트랜지스터를 제공할 수 있다.
또한 절연체(216)를 적층 구조로 하여도 좋다. 예를 들어 절연체(216)에서 적어도 도전체(205)의 측면과 접하는 부분에 절연체(214)와 같은 절연체를 제공하는 구성으로 하여도 좋다. 이러한 구성으로 함으로써, 절연체(216)에 포함되는 산소로 인하여 도전체(205)가 산화되는 것을 억제할 수 있다. 또한 도전체(205)에 의하여 절연체(216)에 포함되는 산소량이 감소되는 것을 억제할 수 있다.
도전체(205)는 제 2 게이트(보텀 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 이 경우, 도전체(205)에 인가하는 전위를 도전체(260)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(200)의 문턱 전압(Vth)을 제어할 수 있다. 특히, 도전체(205)에 음의 전위를 인가함으로써, 트랜지스터(200)의 Vth를 크게 하고, 오프 전류를 저감할 수 있다. 따라서 도전체(205)에 음의 전위를 인가하는 경우에는 인가하지 않는 경우보다 도전체(260)에 인가하는 전위가 0V일 때의 드레인 전류를 저감할 수 있다.
도전체(205)는 산화물(230) 및 도전체(260)와 중첩되도록 배치된다. 또한 도전체(205)는 절연체(214) 또는 절연체(216)에 매립되어 제공되는 것이 바람직하다.
또한 도전체(205)는 도 1의 (B)에 나타낸 바와 같이, 산화물(230)에서의 채널 형성 영역보다 크게 제공되는 것이 좋다. 특히 도 1의 (C)에 나타낸 바와 같이, 도전체(205)는 산화물(230)에서 채널 폭 방향과 교차되는 단부보다 외측의 영역으로도 연장되는 것이 바람직하다. 즉, 산화물(230)의 채널 폭 방향에서의 측면의 외측에서, 도전체(205)와 도전체(260)는 절연체를 개재(介在)하여 중첩되는 것이 바람직하다. 상기 구성을 가짐으로써, 제 1 게이트 전극으로서 기능하는 도전체(260)의 전계와, 제 2 게이트 전극으로서 기능하는 도전체(205)의 전계로, 산화물(230)의 채널 형성 영역을 전기적으로 둘러쌀 수 있다. 본 명세서에서 제 1 게이트 및 제 2 게이트의 전계로 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
또한 본 명세서 등에서 S-channel 구조의 트랜지스터란, 한 쌍의 게이트 전극 중 한쪽 및 다른 쪽의 전계로 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 말한다. 또한 본 명세서 등에서 S-channel 구조는, 소스 전극 및 드레인 전극으로서 기능하는 도전체(240a) 및 도전체(240b)와 접하는 산화물(230)의 측면 및 주변이 채널 형성 영역과 같이 I형이라는 특징을 갖는다. 또한 도전체(240a) 및 도전체(240b)와 접하는 산화물(230)의 측면 및 주변은 절연체(280)와 접하기 때문에, 채널 형성 영역과 같이 I형이 될 수 있다. 또한 본 명세서 등에서 I형은 상술한 고순도 진성과 같은 것으로 취급할 수 있다. 또한 본 명세서 등에서 개시하는 S-channel 구조는 Fin형 구조 및 플레이너형 구조와는 다르다. S-channel 구조를 채용함으로써, 단채널 효과에 대한 내성이 높아진, 바꿔 말하면 단채널 효과가 일어나기 어려운 트랜지스터로 할 수 있다.
도 1의 (C)는 산화물(230)과 도전체(260)가 중첩된 영역의 단면도이다. 또한 도 1의 (D)는 산화물(230)과 도전체(260)가 중첩되지 않은 영역의 단면도이다. 도 1의 (C)에 나타낸 바와 같이, 산화물(230)의 상단부가 곡률을 갖는 형상을 가지면, 제 1 게이트 전극으로서 기능하는 도전체(260) 및 제 2 게이트 전극으로서 기능하는 도전체(205) 중 한쪽 또는 양쪽의 전계를 산화물(230)에 적합하게 인가할 수 있다. 한편, 도 1의 (D)에 나타낸 바와 같이, 산화물(230)의 상단부가 곡률을 갖지 않는 형상을 가지면, 산화물(230)과 도전체(240b)의 밀착성을 향상시킬 수 있고, 또한 절연체(280)의 피복성을 향상시킬 수 있기 때문에 적합하다.
또한 도 1의 (C)에 나타낸 바와 같이, 도전체(205)는 연장되어 배선으로서도 기능한다. 다만 이에 한정되지 않고, 도전체(205) 아래에 배선으로서 기능하는 도전체를 제공하는 구성으로 하여도 좋다. 또한 도전체(205)는 반드시 각 트랜지스터에 하나씩 제공될 필요는 없다. 예를 들어 도전체(205)를 복수의 트랜지스터로 공유하는 구성으로 하여도 좋다.
또한 트랜지스터(200)에서 도전체(205)의 제 1 도전체와 도전체(205)의 제 2 도전체가 적층되는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 도전체(205)를 단층 또는 3층 이상의 적층 구조로 하여도 좋다. 구조체가 적층 구조를 갖는 경우에는, 형성 순서대로 서수를 붙여 구별하는 경우가 있다.
여기서 도전체(205)의 제 1 도전체에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다.
도전체(205)의 제 1 도전체에 산소의 확산을 억제하는 기능을 갖는 도전성 재료를 사용함으로써, 도전체(205)의 제 2 도전체가 산화되어 도전율이 저하하는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 갖는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다. 따라서 도전체(205)의 제 1 도전체를 상기 도전성 재료의 단층 또는 적층으로 하면 좋다. 예를 들어 도전체(205)의 제 1 도전체를 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄과 타이타늄 또는 질화 타이타늄의 적층으로 하여도 좋다.
또한 도전체(205)의 제 2 도전체에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(205)의 제 2 도전체를 단층으로 도시하였지만 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
절연체(222) 및 절연체(224)는 게이트 절연체로서 기능한다.
절연체(222)는 수소(예를 들어 수소 원자, 수소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 것이 바람직하다. 또한 절연체(222)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 것이 바람직하다. 예를 들어 절연체(222)는 절연체(224)보다 수소 및 산소 중 한쪽 또는 양쪽의 확산을 더 억제하는 기능을 갖는 것이 바람직하다.
절연체(222)로서는 절연성 재료인 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 사용하는 것이 좋다. 상기 절연체로서 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이와 같은 재료를 사용하여 절연체(222)를 형성한 경우, 절연체(222)는 산화물(230)로부터 기판 측으로의 산소의 방출이나, 트랜지스터(200)의 주변부로부터 산화물(230)로의 수소 등의 불순물의 확산을 억제하는 층으로서 기능한다. 따라서 절연체(222)를 제공함으로써, 수소 등의 불순물이 트랜지스터(200)의 내측으로 확산되는 것을 억제하고, 산화물(230)에 산소 결손이 생성되는 것을 억제할 수 있다. 또한 도전체(205)가 절연체(224)나 산화물(230)에 포함되는 산소와 반응하는 것을 억제할 수 있다.
또는 상기 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 또한 절연체(222)로서는 이들 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층시킨 것을 사용하여도 좋다.
또한 절연체(222)에는 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함한 절연체를 단층 또는 적층으로 사용하여도 좋다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체가 박막화됨으로써 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위를 저감할 수 있다.
산화물(230)과 접하는 절연체(224)는 가열에 의하여 산소가 이탈되는 것이 바람직하다. 예를 들어 절연체(224)에는 산화 실리콘, 산화질화 실리콘 등을 적절히 사용하면 좋다. 산소를 포함하는 절연체를 산화물(230)과 접하여 제공함으로써, 산화물(230) 내의 산소 결손을 저감하고 트랜지스터(200)의 신뢰성을 향상시킬 수 있다.
절연체(224)로서, 구체적으로는 가열에 의하여 일부의 산소가 이탈되는 산화물 재료, 바꿔 말하면 과잉 산소 영역을 갖는 절연체 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화막이란, TDS(Thermal Desorption Spectroscopy) 분석에서 산소 분자의 이탈량이 1.0×1018molecules/cm3 이상, 바람직하게는 1.0×1019molecules/cm3 이상, 더 바람직하게는 2.0×1019molecules/cm3 이상 또는 3.0×1020molecules/cm3 이상인 산화막이다. 또한 상기 TDS 분석 시의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 400℃ 이하의 범위가 바람직하다.
또한 상기 과잉 산소 영역을 갖는 절연체와, 산화물(230)이 접한 상태에서 가열 처리, 마이크로파 처리, 및 RF 처리 중 어느 하나 또는 복수를 수행하여도 좋다. 상기 처리를 수행함으로써, 산화물(230) 내의 물 또는 수소를 제거할 수 있다. 예를 들어 산화물(230)에서, VoH의 결합이 절단되는 반응, 바꿔 말하면 "VOH→VO+H"라는 반응이 일어나 탈수소화할 수 있다. 이때 발생한 수소의 일부는 산소와 결합되어 H2O로서 산화물(230) 또는 산화물(230) 근방의 절연체로부터 제거되는 경우가 있다. 또한 수소의 일부는 도전체(240a) 및 도전체(240b)로 확산되거나 또는 도전체(240a) 및 도전체(240b)에 포획(게터링이라고도 함)되는 경우가 있다. 또한 상기 마이크로파 처리에는 상술한 처리 조건을 사용할 수 있다.
또한 트랜지스터(200)의 제작 공정 중에서, 산화물(230)의 표면이 노출된 상태에서 가열 처리를 수행하는 것이 적합하다. 상기 가열 처리는 예를 들어 100℃ 이상 450℃ 이하, 바람직하게는 350℃ 이상 400℃ 이하에서 수행하면 좋다. 또한 가열 처리는 질소 가스 또는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 예를 들어 가열 처리는 산소 분위기에서 수행하는 것이 바람직하다. 이로써, 산화물(230)에 산소가 공급되므로 산소 결손(VO)을 저감할 수 있다. 또한 가열 처리는 감압 상태에서 수행하여도 좋다. 또는 가열 처리는 질소 가스 또는 불활성 가스 분위기에서 가열 처리를 수행한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행하여도 좋다. 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 가열 처리를 수행한 후에, 연속하여 질소 가스 또는 불활성 가스 분위기에서 가열 처리를 수행하여도 좋다.
또한 산화물(230)에 대하여 가산소화 처리를 수행함으로써, 산화물(230) 내의 산소 결손을 공급된 산소에 의하여 수복하는, 바꿔 말하면 "VO+O→null"이라는 반응을 촉진시킬 수 있다. 또한 산화물(230) 내에 잔존한 수소와 공급된 산소가 반응함으로써, 상기 수소를 H2O로서 제거(탈수화)할 수 있다. 이에 의하여, 산화물(230) 내에 잔존한 수소가 산소 결손과 재결합되어 VOH가 형성되는 것을 억제할 수 있다.
또한 절연체(224)는 수소 농도가 낮고, 과잉 산소 영역 또는 과잉 산소를 포함하는 것이 바람직하고, 예를 들어 절연체(216)와 같은 재료를 사용하여 제공되어도 좋다.
또한 절연체(222) 및 절연체(224)가 2층 이상의 적층 구조를 가져도 좋다. 이 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다.
산화물(230)은 예를 들어 절연체(224) 위에 배치된 산화물(230a)과, 산화물(230a) 위에 배치된 산화물(230b)과, 산화물(230b) 위에 배치되고 적어도 일부가 산화물(230b)의 상면과 접하는 산화물(230c)을 갖는 것이 바람직하다. 산화물(230b) 아래에 산화물(230a)을 가짐으로써, 산화물(230a)보다 아래쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다. 또한 산화물(230b) 위에 산화물(230c)을 가짐으로써, 산화물(230c)보다 위쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다.
또한 트랜지스터(200)에서 산화물(230)이 산화물(230a), 산화물(230b), 및 산화물(230c)의 3층의 적층인 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 산화물(230b)의 단층, 산화물(230a)과 산화물(230b)의 2층 구조, 산화물(230b)과 산화물(230c)의 2층 구조, 또는 4층 이상의 적층 구조를 제공하는 구성으로 하여도 좋고, 산화물(230a), 산화물(230b), 산화물(230c)의 각각이 적층 구조를 가져도 좋다.
금속 산화물을 사용한 트랜지스터에서, 금속 산화물의 산소는 트랜지스터를 구성하는 도전체(240a) 및 도전체(240b)에 서서히 흡수되므로, 시간의 경과에 따른 변화의 하나로서 산소 결손이 생성되는 경우가 있다. 또한 도전체(240a) 및 도전체(240b)가 산화되면, 트랜지스터(200)와 배선의 접촉 저항이 증가되는 경우가 있다.
그래서 산화물(230)과 접하여 제공되는 층간막으로서 기능하는 절연체(280)로서, 산소를 포함하는 절연체를 사용한다. 특히, 절연체(280)에는 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물을 사용하는 것이 바람직하다. 즉, 절연체(280)에는 화학량론적 조성보다 산소가 과잉으로 존재하는 영역(이하 과잉 산소 영역이라고도 함)이 형성되는 것이 바람직하다.
또한 도전체(240a) 위 및 도전체(240b) 위에 각각, 배리어층으로서 기능하는 절연체(245a) 및 절연체(245b)를 제공하는 것이 좋다. 도 1의 (B)에 나타낸 바와 같이, 절연체(245a) 및 절연체(245b)는 각각, 도전체(240a)의 상면 및 도전체(240b)의 상면과 접하는 것이 바람직하다. 상기 구성으로 함으로써, 절연체(280)에 포함되는 과잉 산소가 도전체(240a) 및 도전체(240b)에 흡수되는 것을 억제할 수 있다. 또한 도전체(240a) 및 도전체(240b)의 산화를 억제함으로써, 트랜지스터(200)와 배선의 접촉 저항이 증가되는 것을 억제할 수 있다. 따라서 트랜지스터(200)에 양호한 전기 특성 및 신뢰성을 부여할 수 있다.
따라서 절연체(245a) 및 절연체(245b)는 산소의 확산을 억제하는 기능을 갖는 것이 바람직하다. 예를 들어 절연체(245a) 및 절연체(245b)는 절연체(280)보다 산소의 확산을 더 억제하는 기능을 갖는 것이 바람직하다.
절연체(245a) 및 절연체(245b)로서는, 예를 들어 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 성막하는 것이 좋다. 또는 절연체(245a) 및 절연체(245b)로서는, 예를 들어 질화 알루미늄을 포함한 절연체를 사용하면 좋다.
여기서, 도 1의 (D)에 나타낸 바와 같이, 적어도 산화물(230b)의 측면, 도전체(240a)의 측면, 및 도전체(240b)의 측면은 절연체(224)와 산화물(230a)이 접하는 면에 대하여 실질적으로 수직인 것이 바람직하다. 구체적으로는, 도 1의 (D)에서 나타낸 각 θ는 60° 이상 95° 이하, 바람직하게는 88° 이상 92° 이하로 하는 것이 좋다.
또한 산화물(230a)의 측면과 절연체(224) 사이에 반드시 각도를 가질 필요는 없다. 예를 들어 산화물(230a)은 측면의 일부가 오목부를 가져도 좋다(언더컷 형상이라고도 함). 산화물(230b)의 측면, 도전체(240a)의 측면, 및 도전체(240b)의 측면을 절연체(224)와 산화물(230a)이 접하는 면에 대하여 실질적으로 수직인 형상으로 가공할 때, 상술한 언더컷 형상이 되는 경우가 있다. 상기 언더컷 형상으로 함으로써, 산화물(230a)과 접하는 절연체(280)의 접촉 면적을 확대할 수 있는 경우가 있기 때문에, 절연체(280)로부터 산화물(230b)에 산소를 적합하게 공급할 수 있다.
또한 도 1의 (D)는, 트랜지스터의 채널 폭 방향에서의 산화물(230a) 및 산화물(230b)과, 소스 전극 및 드레인 전극 중 한쪽으로서 기능하는 도전체(여기서는, 도전체(240b))가 중첩되는 영역의 단면도이다.
또한 도 1의 (D)에 나타낸 바와 같이, 도전체(240b)의 하면의 길이를 L1B로 나타내고, 도전체(240b)의 상면의 길이를 L1T로 나타낸 경우, 도전체(240b)의 하면의 길이에 대한 도전체(240b)의 상면의 길이의 비(L1T/L1B)가 0.7 이상 1.3 이하인 것이 적합하다. 예를 들어 도전체(240b)의 하면의 길이(L1B)가 60nm인 경우, 도전체(240b)의 상면의 길이(L1T)는 42nm 이상 78nm 이하이다. 도전체(240b)의 하면의 길이(L1B)에 대하여 도전체(240b)의 상면의 길이(L1T)를 상술한 범위로 함으로써, 나중에 형성되는 배선과의 접촉 저항을 저감할 수 있다.
또한 상술한 접촉 저항만을 고려한 경우, 도전체(240b)의 상면의 길이(L1T)를 상기 범위보다 길게 하면 좋지만, 도전체(240b)의 상면의 길이(L1T)가 상기 범위를 초과하면, 절연체(280)의 피복성(step coverage라고도 함)이 저하된다. 따라서 도전체(240b)의 하면의 길이에 대한 도전체(240b)의 상면의 길이의 비(L1T/L1B)는 바람직하게는 0.7 이상 1.0 이하이고, 더 바람직하게는 0.8 이상 0.95 이하이다.
또한 상술한 범위는 트랜지스터의 채널 폭의 길이, 또는 도전체(240a) 또는 도전체(240b)의 두께에 의존하지만, 본 발명의 일 형태에서는 트랜지스터의 채널 폭의 길이, 그리고 도전체(240a) 및 도전체(240b)의 두께에 특별히 한정은 없다. 다만 트랜지스터의 채널 폭의 길이는 바람직하게는 5nm 이상 100nm 이하이고, 더 바람직하게는 10nm 이상 75nm 이하이다. 또한 도전체(240a) 및 도전체(240b)의 두께는 바람직하게는 5nm 이상 100nm 이하이고, 더 바람직하게는 10nm 이상 50nm 이하이다. 본 발명의 일 형태의 트랜지스터는, 상기 범위의 트랜지스터의 채널 폭, 그리고 상기 범위의 도전체(240a) 및 도전체(240b)의 두께를 가지면, 현저한 효과가 기대된다. 또한 트랜지스터의 채널 길이에 대해서도 특별히 한정은 없지만, 상기 채널 폭과 동등한 범위로 할 수 있다.
또한 여기서는 산화물(230)과, 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능하는 도전체(여기서는 도전체(240a))가 중첩되는 영역의 단면도를 명시하지 않았지만, 도 1의 (D)에 나타낸 단면과 실질적으로 같다.
산화물(230)은 화학 조성이 상이한 산화물의 적층 구조를 갖는 것이 바람직하다. 구체적으로는, 산화물(230a)로서 사용하는 금속 산화물에서, 주성분인 금속 원소에 대한 원소 M의 원자수비가 산화물(230b)로서 사용하는 금속 산화물에서의 주성분인 금속 원소에 대한 원소 M의 원자수비보다 높은 것이 바람직하다. 또한 산화물(230a)로서 사용하는 금속 산화물에서, In에 대한 원소 M의 원자수비가 산화물(230b)로서 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 높은 것이 바람직하다. 또한 산화물(230b)로서 사용하는 금속 산화물에서, 원소 M에 대한 In의 원자수비가 산화물(230a)로서 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 높은 것이 바람직하다. 또한 산화물(230c)로서는 산화물(230a) 또는 산화물(230b)로서 사용할 수 있는 금속 산화물을 사용할 수 있다.
또한 산화물(230b) 및 산화물(230c)은 결정성을 갖는 것이 바람직하다. 예를 들어 후술하는 CAAC-OS(c-axis aligned crystalline oxide semiconductor)를 사용하는 것이 바람직하다. CAAC-OS 등 결정성을 갖는 산화물은 불순물이나 결함(산소 결손 등)이 적고 결정성이 높은 치밀한 구조를 갖는다. 따라서 소스 전극 또는 드레인 전극에 의한 산화물(230b)로부터의 산소 추출을 억제할 수 있다. 이에 의하여, 가열 처리를 수행한 경우에도 산화물(230b)로부터 산소가 추출되는 것을 저감할 수 있기 때문에, 트랜지스터(200)는 제조 공정에서의 높은 온도(소위 thermal budget)에 대하여 안정적이다.
또한 산화물(230c)로서 CAAC-OS를 사용하는 것이 바람직하고, 산화물(230c)이 갖는 결정의 c축이 산화물(230c)의 피형성면 또는 상면에 실질적으로 수직인 방향을 향하는 것이 바람직하다. CAAC-OS는 c축에 수직인 방향으로 산소를 이동시키기 쉬운 성질을 갖는다. 따라서 산화물(230c)에 포함되는 산소를 산화물(230b)에 효율적으로 공급할 수 있다.
또한 산화물(230a) 및 산화물(230c)의 전도대 하단은 산화물(230b)의 전도대 하단보다 진공 준위에 가까운 것이 바람직하다. 바꿔 말하면, 산화물(230a) 및 산화물(230c)의 전자 친화력은 산화물(230b)의 전자 친화력보다 작은 것이 바람직하다. 이 경우, 산화물(230c)로서는 산화물(230a)로서 사용할 수 있는 금속 산화물을 사용하는 것이 바람직하다. 이때, 캐리어의 주된 경로는 산화물(230b)이다.
여기서, 산화물(230a), 산화물(230b), 및 산화물(230c)의 접합부에서 전도대 하단은 완만하게 변화된다. 바꿔 말하면, 산화물(230a), 산화물(230b), 및 산화물(230c)의 접합부에서의 전도대 하단은 연속적으로 변화 또는 연속 접합한다고도 할 수 있다. 이와 같이 하기 위해서는, 산화물(230a)과 산화물(230b)의 계면 및 산화물(230b)과 산화물(230c)의 계면에 형성되는 혼합층의 결함 준위 밀도를 낮추는 것이 좋다.
구체적으로는, 산화물(230a)과 산화물(230b), 산화물(230b)과 산화물(230c)이 산소 이외에 공통의 원소를 주성분으로서 포함함으로써, 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어 산화물(230b)이 In-Ga-Zn 산화물인 경우, 산화물(230a) 및 산화물(230c)에 In-Ga-Zn 산화물, Ga-Zn 산화물, 산화 갈륨 등을 사용하여도 좋다.
구체적으로는 산화물(230a)로서, In:Ga:Zn=1:3:4[원자수비] 또는 1:1:0.5[원자수비]의 금속 산화물을 사용하면 좋다. 또한 산화물(230b)로서, In:Ga:Zn=1:1:1[원자수비] 또는 In:Ga:Zn=4:2:3[원자수비]의 금속 산화물을 사용하면 좋다. 또한 산화물(230c)로서, In:Ga:Zn=1:3:4[원자수비], In:Ga:Zn=4:2:3[원자수비], Ga:Zn=2:1[원자수비], 또는 Ga:Zn=2:5[원자수비]의 금속 산화물을 사용하면 좋다.
또한 금속 산화물을 스퍼터링법에 의하여 성막하는 경우, 상기 원자수비는 성막된 금속 산화물의 원자수비에 한정되지 않고, 금속 산화물의 성막에 사용하는 스퍼터링 타깃의 원자수비이어도 좋다.
산화물(230a), 산화물(230c)을 상술한 구성으로 함으로써, 산화물(230a)과 산화물(230b)의 계면 및 산화물(230b)과 산화물(230c)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 따라서 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아지므로, 트랜지스터(200)는 높은 온 전류 및 높은 주파수 특성을 얻을 수 있다.
또한 산화물(230c)은 2층 이상의 적층 구조를 가져도 좋다. 예를 들어 산화물(230c)의 제 1 산화물과, 산화물(230c)의 제 1 산화물 위에 배치된 산화물(230c)의 제 2 산화물을 포함하여도 좋다.
산화물(230c)의 제 1 산화물은 산화물(230b)로서 사용되는 금속 산화물을 구성하는 금속 원소 중 적어도 하나를 포함하는 것이 바람직하고, 상기 금속 원소를 모두 포함하는 것이 더 바람직하다. 예를 들어 산화물(230c)의 제 1 산화물로서 In-Ga-Zn 산화물을 사용하고, 산화물(230c)의 제 2 산화물로서 In-Ga-Zn 산화물, Ga-Zn 산화물, 또는 산화 갈륨을 사용하는 것이 좋다. 이에 의하여, 산화물(230b)과 산화물(230c)의 제 1 산화물의 계면에서의 결함 준위 밀도를 낮출 수 있다. 또한 산화물(230c)의 제 2 산화물은 산화물(230c)의 제 1 산화물보다 산소의 확산 또는 투과를 억제하는 금속 산화물인 것이 바람직하다. 절연체(250)와 산화물(230c)의 제 1 산화물 사이에 산화물(230c)의 제 2 산화물을 제공함으로써, 절연체(280)에 포함되는 산소가 절연체(250)로 확산되는 것을 억제할 수 있다. 따라서 상기 산소는 산화물(230c)의 제 1 산화물을 통하여 산화물(230b)에 공급되기 쉬워진다.
또한 산화물(230a) 및 산화물(230c)의 제 2 산화물의 전도대 하단이 산화물(230b) 및 산화물(230c)의 제 1 산화물의 전도대 하단보다 진공 준위에 가까운 것이 바람직하다. 또한 바꿔 말하면, 산화물(230a) 및 산화물(230c)의 제 2 산화물의 전자 친화력이 산화물(230b) 및 산화물(230c)의 제 1 산화물의 전자 친화력보다 작은 것이 바람직하다. 이 경우, 산화물(230c)의 제 2 산화물로서는 산화물(230a)로서 사용할 수 있는 금속 산화물을 사용하고, 산화물(230c)의 제 1 산화물로서는 산화물(230b)로서 사용할 수 있는 금속 산화물을 사용하는 것이 바람직하다. 이때, 산화물(230b)뿐만 아니라, 산화물(230c)의 제 1 산화물도 캐리어의 주된 경로인 경우가 있다.
구체적으로는, 산화물(230c)의 제 1 산화물로서 In:Ga:Zn=4:2:3[원자수비]의 금속 산화물을 사용하고, 산화물(230c)의 제 2 산화물로서 In:Ga:Zn=1:3:4[원자수비], Ga:Zn=2:1[원자수비], 또는 Ga:Zn=2:5[원자수비]의 금속 산화물 또는 산화 갈륨을 사용하면 좋다. 이에 의하여, 산화물(230c)의 제 1 산화물과 산화물(230c)의 제 2 산화물의 계면에서의 결함 준위 밀도를 낮출 수 있다.
또한 산화물(230c)의 제 2 산화물로서 사용하는 금속 산화물에서, 주성분인 금속 원소에 대한 In의 원자수비를, 산화물(230c)의 제 1 산화물로서 사용하는 금속 산화물에서의 주성분인 금속 원소에 대한 In의 원자수비보다 낮게 함으로써, In이 절연체(250) 측으로 확산되는 것을 억제할 수 있다. 절연체(250)는 게이트 절연체로서 기능하기 때문에, In이 절연체(250) 등에 혼입된 경우, 트랜지스터는 특성 불량을 일으킨다. 따라서 산화물(230c)을 적층 구조로 함으로써, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
도전체(240a) 및 도전체(240b)에는, 예를 들어 탄탈럼을 포함한 질화물, 타이타늄을 포함한 질화물, 몰리브데넘을 포함한 질화물, 텅스텐을 포함한 질화물, 탄탈럼 및 알루미늄을 포함한 질화물, 타이타늄 및 알루미늄을 포함한 질화물 등을 사용하는 것이 바람직하다. 본 발명의 일 형태에서는 탄탈럼을 포함한 질화물이 특히 바람직하다. 또한 예를 들어 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물 등을 사용하여도 좋다. 이들 재료는 산화되기 어려운 도전성 재료 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다.
절연체(250)는 게이트 절연체로서 기능한다. 절연체(250)는 산화물(230c)의 적어도 일부와 접하여 배치되는 것이 바람직하다. 절연체(250)에는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 갖는 산화 실리콘 등을 사용할 수 있다. 특히 산화 실리콘 및 산화질화 실리콘은 열에 대하여 안정적이므로 바람직하다.
절연체(250)는 절연체(224)와 마찬가지로 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성되는 것이 바람직하다. 가열에 의하여 산소가 방출되는 절연체를 절연체(250)로서 산화물(230c)의 적어도 일부와 접하여 제공함으로써, 산화물(230b)의 채널 형성 영역에 산소를 효과적으로 공급하여 산화물(230b)의 채널 형성 영역의 산소 결손을 저감할 수 있다. 따라서 전기 특성의 변동이 억제되고, 안정된 전기 특성을 가짐과 함께, 신뢰성이 향상된 트랜지스터를 제공할 수 있다. 또한 절연체(224)와 마찬가지로 절연체(250) 내의 물, 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 절연체(250)의 막 두께는 1nm 이상 20nm 이하로 하는 것이 바람직하다.
또한 절연체(250)와 도전체(260) 사이에 금속 산화물을 제공하여도 좋다. 상기 금속 산화물은 절연체(250)로부터 도전체(260)로의 산소의 확산을 억제하는 것이 바람직하다. 산소의 확산을 억제하는 금속 산화물을 제공함으로써, 절연체(250)로부터 도전체(260)로의 산소의 확산이 억제된다. 즉, 산화물(230)에 공급하는 산소량의 감소를 억제할 수 있다. 또한 절연체(250)의 산소로 인한 도전체(260)의 산화를 억제할 수 있다.
또한 상기 금속 산화물은 게이트 절연체의 일부로서의 기능을 갖는 경우가 있다. 따라서 절연체(250)에 산화 실리콘이나 산화질화 실리콘 등을 사용하는 경우, 상기 금속 산화물로서는 비유전율이 높은 high-k 재료인 금속 산화물을 사용하는 것이 바람직하다. 게이트 절연체를 절연체(250)와 상기 금속 산화물의 적층 구조로 함으로써, 열에 대하여 안정적이고, 또한 비유전율이 높은 적층 구조로 할 수 있다. 따라서 게이트 절연체의 물리적 막 두께를 유지하면서 트랜지스터 동작 시에 인가되는 게이트 전위를 저감할 수 있다. 또한 게이트 절연체로서 기능하는 절연체의 등가 산화막 두께(EOT)를 저감할 수 있다.
구체적으로는 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다. 특히 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 사용하는 것이 바람직하다.
또한 상기 금속 산화물은 제 1 게이트 전극의 일부로서의 기능을 가져도 좋다. 예를 들어 산화물(230)로서 사용할 수 있는 금속 산화물을 상기 금속 산화물로서 사용할 수 있다. 이 경우, 도전체(260)를 스퍼터링법에 의하여 성막함으로써, 상기 금속 산화물의 전기 저항값을 저하시켜 도전체로 할 수 있다.
상기 금속 산화물을 포함함으로써, 도전체(260)로부터의 전계의 영향을 감소시키지 않고, 트랜지스터(200)의 온 전류를 향상시킬 수 있다. 또한 절연체(250)와 상기 금속 산화물의 물리적인 두께에 의하여 도전체(260)와 산화물(230) 사이의 거리를 유지함으로써, 도전체(260)와 산화물(230) 사이의 누설 전류를 억제할 수 있다. 또한 절연체(250) 및 상기 금속 산화물의 적층 구조를 제공함으로써, 도전체(260)와 산화물(230) 사이의 물리적인 거리, 및 도전체(260)로부터 산화물(230)에 가해지는 전계 강도를 용이하게 적절히 조정할 수 있다.
도전체(260)는 도전체(260a)와, 도전체(260a) 위에 배치된 도전체(260b)를 갖는 것이 바람직하다. 예를 들어 도전체(260a)는 도전체(260b)의 밑면 및 측면을 감싸도록 배치되는 것이 바람직하다.
도전체(260a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다.
또한 도전체(260a)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(250)에 포함되는 산소로 인하여 도전체(260b)가 산화되어 도전율이 저하하는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 갖는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다.
또한 도전체(260)는 배선으로서도 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어 도전체(260b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한 도전체(260b)를 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층 구조로 하여도 좋다.
도 1의 (B) 및 (C)에서는 도전체(260)는 도전체(260a)와 도전체(260b)의 2층 구조로 나타내었지만, 단층 구조를 가져도 좋고, 3층 이상의 적층 구조를 가져도 좋다.
또한 트랜지스터(200)에서는 도전체(260)가 절연체(280) 등에 형성된 개구를 메우도록 자기 정합(self-aligned)적으로 형성된다. 도전체(260)를 이와 같이 형성함으로써, 도전체(240a)와 도전체(240b) 사이의 영역에 도전체(260)를 위치 맞춤 없이 확실하게 배치할 수 있다.
또한 도 1의 (B)에 나타낸 바와 같이, 도전체(260)의 상면과 절연체(250)의 상면 및 산화물(230c)의 상면은 실질적으로 정렬된다.
또한 도 1의 (C)에 나타낸 바와 같이, 트랜지스터(200)의 채널 폭 방향에서, 도전체(260)에서 도전체(260)와 산화물(230b)이 중첩되지 않는 영역의 밑면은 산화물(230b)의 밑면보다 낮은 것이 바람직하다. 게이트 전극으로서 기능하는 도전체(260)가 절연체(250) 등을 사이에 두고 산화물(230b)의 채널 형성 영역의 측면 및 상면을 덮는 구성으로 함으로써, 도전체(260)의 전계를 산화물(230b)의 채널 형성 영역 전체에 작용시키기 쉬워진다. 따라서 트랜지스터(200)의 온 전류를 증대시키고 주파수 특성을 향상시킬 수 있다. 절연체(222)의 밑면을 기준으로 하였을 때, 산화물(230a) 및 산화물(230b)과 도전체(260)가 중첩되지 않는 영역에서의 도전체(260)의 밑면의 높이와 산화물(230b)의 밑면의 높이의 차이를 T1로 하면, T1은 0nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하, 더 바람직하게는 5nm 이상 20nm 이하이다.
절연체(280)는 절연체(224), 산화물(230), 도전체(240a), 및 도전체(240b) 위에 제공된다. 또한 절연체(280)는 적어도 산화물(230)의 측면과 접하여 제공된다. 또한 절연체(280)의 상면은 평탄화되어도 좋다.
층간막으로서 기능하는 절연체(280)는 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다. 절연체(280)는 예를 들어 절연체(216)와 같은 재료를 사용하여 제공되는 것이 바람직하다. 특히, 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 바람직하다. 특히, 산화 실리콘, 산화질화 실리콘, 공공을 갖는 산화 실리콘 등의 재료는 가열에 의하여 이탈되는 산소를 포함한 영역을 용이하게 형성할 수 있기 때문에 바람직하다.
절연체(280) 내의 물, 수소 등의 불순물의 농도는 저감되어 있는 것이 바람직하다. 또한 절연체(280)는 수소 농도가 낮고, 과잉 산소 영역 또는 과잉 산소를 포함하는 것이 바람직하고, 예를 들어 절연체(216)와 같은 재료를 사용하여 제공되어도 좋다. 또한 절연체(280)는 2층 이상의 적층 구조를 가져도 좋다.
절연체(282)는 절연체(214) 등과 마찬가지로 물, 수소 등의 불순물이 위쪽으로부터 절연체(280)로 확산되는 것을 억제하는 절연성 배리어막으로서 기능하는 것이 바람직하다. 또한 절연체(282)는 절연체(214) 등과 마찬가지로 수소 농도가 낮고, 수소의 확산을 억제하는 기능을 갖는 것이 바람직하다.
또한 도 1의 (B)에 나타낸 바와 같이, 절연체(282)는 도전체(260), 절연체(250), 및 산화물(230c)의 각각의 상면과 접하는 것이 바람직하다. 이로써, 절연체(284) 등에 포함되는 수소 등의 불순물이 절연체(250)에 혼입되는 것을 억제할 수 있다. 따라서 트랜지스터의 전기 특성 및 트랜지스터의 신뢰성에 대한 악영향을 억제할 수 있다.
절연체(282) 위에 층간막으로서 기능하는 절연체(284)를 제공하는 것이 바람직하다. 절연체(284)는 절연체(216) 등과 마찬가지로 유전율이 낮은 것이 바람직하다. 또한 절연체(284)는 절연체(224) 등과 마찬가지로 막 내의 물, 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다.
또한 도시하지 않았지만, 상기 도전체를 덮도록 저항률이 1.0×1013Ωcm 이상 1.0×1015Ωcm 이하, 바람직하게는 5.0×1013Ωcm 이상 5.0×1014Ωcm 이하의 절연체를 제공하는 것이 바람직하다. 상기 도전체 위에 상술한 저항률을 갖는 절연체를 제공하면, 상기 절연체는 절연성을 유지하면서 트랜지스터(200), 상기 도전체 등의 배선들 사이에 축적되는 전하를 분산시키고, 상기 전하로 인한 트랜지스터나 상기 트랜지스터를 갖는 전자 기기의 특성 불량이나 정전 파괴를 억제할 수 있기 때문에 바람직하다.
<반도체 장치의 구성 재료>
이하에서는 반도체 장치에 사용할 수 있는 구성 재료에 대하여 설명한다.
<<기판>>
트랜지스터(200)를 형성하는 기판으로서는 예를 들어 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한 반도체 기판으로서는 예를 들어 실리콘, 저마늄으로 이루어지는 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨으로 이루어지는 화합물 반도체 기판 등이 있다. 또한 상술한 반도체 기판 내부에 절연체 영역을 갖는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서는 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는 금속의 질화물을 포함하는 기판, 금속의 산화물을 포함하는 기판 등이 있다. 또한 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등이 있다. 또는 이들 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다.
<<절연체>>
절연체로서는, 절연성을 갖는 산화물, 질화물, 산화질화물, 질화산화물, 금속 산화물, 금속 산화질화물, 금속 질화산화물 등이 있다.
예를 들어 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체가 박막화됨으로써 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 전압을 저감할 수 있다. 한편, 층간막으로서 기능하는 절연체에는 비유전율이 낮은 재료를 사용함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다. 따라서 절연체의 기능에 따라 재료를 선택하는 것이 좋다.
또한 비유전율이 높은 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 포함한 산화물, 알루미늄 및 하프늄을 포함한 산화질화물, 실리콘 및 하프늄을 포함한 산화물, 실리콘 및 하프늄을 포함한 산화질화물, 또는 실리콘 및 하프늄을 포함한 질화물 등이 있다.
또한 비유전율이 낮은 절연체로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 갖는 산화 실리콘, 또는 수지 등이 있다.
또한 금속 산화물을 사용한 트랜지스터는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체(절연체(214), 절연체(222), 절연체(245a), 절연체(245b), 및 절연체(282) 등)로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정적으로 할 수 있다. 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체로서는, 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함한 절연체를 단층으로 또는 적층으로 사용하면 좋다. 구체적으로는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체로서, 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물, 질화 알루미늄, 질화산화 실리콘, 질화 실리콘 등의 금속 질화물을 사용할 수 있다.
또한 게이트 절연체로서 기능하는 절연체는, 가열에 의하여 이탈되는 산소를 포함한 영역을 갖는 절연체인 것이 바람직하다. 예를 들어 가열에 의하여 이탈되는 산소를 포함한 영역을 갖는 산화 실리콘 또는 산화질화 실리콘이 산화물(230)과 접하는 구조로 함으로써, 산화물(230)이 갖는 산소 결손을 보상할 수 있다.
<<도전체>>
도전체에는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 등 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다. 또한 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
또한 상기 재료로 형성되는 도전층을 복수 적층하여 사용하여도 좋다. 예를 들어 상술한 금속 원소를 포함한 재료와 산소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함한 재료와 질소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함한 재료와, 산소를 포함한 도전성 재료와, 질소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다.
또한 트랜지스터의 채널 형성 영역에 산화물을 사용하는 경우, 게이트 전극으로서 기능하는 도전체에는 상술한 금속 원소를 포함한 재료와 산소를 포함한 도전성 재료를 조합한 적층 구조를 사용하는 것이 바람직하다. 이 경우에는, 산소를 포함한 도전성 재료를 채널 형성 영역 측에 제공하는 것이 좋다. 산소를 포함한 도전성 재료를 채널 형성 영역 측에 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 채널 형성 영역에 공급되기 쉬워진다.
특히, 게이트 전극으로서 기능하는 도전체에, 채널이 형성되는 금속 산화물에 포함되는 금속 원소 및 산소를 포함한 도전성 재료를 사용하는 것이 바람직하다. 또한 상술한 금속 원소 및 질소를 포함한 도전성 재료를 사용하여도 좋다. 예를 들어 질화 타이타늄, 질화 탄탈럼 등의 질소를 포함한 도전성 재료를 사용하여도 좋다. 또한 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 타이타늄을 포함한 인듐 산화물, 산화 타이타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한 질소를 포함한 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이와 같은 재료를 사용함으로써, 채널이 형성되는 금속 산화물에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는 외부의 절연체 등으로부터 혼입되는 수소를 포획할 수 있는 경우가 있다.
<<금속 산화물>>
산화물(230)로서는, 반도체로서 기능하는 금속 산화물(산화물 반도체)을 사용하는 것이 바람직하다. 이하에서는, 본 발명에 따른 산화물(230)에 적용할 수 있는 금속 산화물에 대하여 설명한다.
금속 산화물은 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여 알루미늄, 갈륨, 이트륨, 주석 등이 포함되는 것이 바람직하다. 또한 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등 중에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
여기서는, 금속 산화물이 인듐, 원소 M, 및 아연을 포함한 In-M-Zn 산화물인 경우를 생각한다. 또한 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석으로 한다. 그 외의 원소 M에 적용할 수 있는 원소로서는 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만 원소 M으로서 상술한 원소를 복수 조합하여도 되는 경우가 있다.
또한 본 명세서 등에서는, 질소를 포함한 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한 질소를 포함한 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
[금속 산화물의 구조]
산화물 반도체(금속 산화물)는 단결정 산화물 반도체와, 이 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는 예를 들어 CAAC-OS, 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
CAAC-OS는 c축 배향성을 갖고, 또한 a-b면 방향에서 복수의 나노 결정이 연결되고, 변형을 갖는 결정 구조이다. 또한 변형이란, 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 가리킨다.
나노 결정은 기본적으로 육각형이지만, 정육각형에 한정되지 않고 비정육각형인 경우가 있다. 또한 변형에서 오각형 및 칠각형 등의 격자 배열을 갖는 경우가 있다. 또한 CAAC-OS의 변형 근방에서도 명확한 결정립계(그레인 바운더리)를 확인하는 것은 어렵다. 즉, 격자 배열의 변형에 의하여 결정립계의 형성이 억제되는 것을 알 수 있다. 이는, CAAC-OS가, a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여, 변형을 허용할 수 있기 때문이다.
또한 CAAC-OS는 인듐 및 산소를 포함한 층(이하 In층)과 원소 M, 아연, 및 산소를 포함한 층(이하 (M, Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 갖는 경향이 있다. 또한 인듐과 원소 M은 서로 치환될 수 있고, (M, Zn)층의 원소 M이 인듐과 치환된 경우, (In, M, Zn)층이라고 나타낼 수도 있다. 또한 In층의 인듐이 원소 M과 치환된 경우, (In, M)층이라고 나타낼 수도 있다.
CAAC-OS는 결정성이 높은 금속 산화물이다. 한편, CAAC-OS에서는 명확한 결정립계를 확인하기 어렵기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 금속 산화물의 결정성은 불순물의 혼입이나 결함의 생성 등으로 인하여 저하하는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 금속 산화물이라고 할 수도 있다. 따라서 CAAC-OS를 갖는 금속 산화물은 물리적 성질이 안정된다. 그러므로 CAAC-OS를 갖는 금속 산화물은 열에 강하고 신뢰성이 높다.
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한 nc-OS는 상이한 나노 결정 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서 막 전체에서 배향성이 보이지 않는다. 그러므로 nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
또한 인듐과 갈륨과 아연을 포함한 금속 산화물의 한 종류인 In-Ga-Zn 산화물(이하 IGZO)은 상술한 나노 결정으로 함으로써 안정적인 구조를 갖는 경우가 있다. 특히, IGZO는 대기 중에서 결정 성장하기 어려운 경향이 있기 때문에, 큰 결정(여기서는 수mm의 결정 또는 수cm의 결정)으로 이루어지는 경우보다 작은 결정(예를 들어 상술한 나노 결정)으로 이루어지는 경우에 구조적으로 더 안정되는 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 금속 산화물이다. a-like OS는 공동(void) 또는 저밀도 영역을 갖는다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다.
산화물 반도체(금속 산화물)는 다양한 구조를 취하고, 각각이 상이한 특성을 갖는다. 본 발명의 일 형태의 산화물 반도체에는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상이 포함되어도 좋다.
[불순물]
여기서, 금속 산화물 내에서의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체에 불순물이 혼입되면, 결함 준위 또는 산소 결손이 형성되는 경우가 있다. 따라서 산화물 반도체의 채널 형성 영역에 불순물이 혼입되면, 산화물 반도체를 사용한 트랜지스터의 전기 특성이 변동되기 쉽고, 신뢰성이 저하되는 경우가 있다. 또한 채널 형성 영역에 산소 결손이 포함되면, 트랜지스터는 노멀리 온 특성을 갖기 쉽다.
또한 상기 결함 준위에는 트랩 준위가 포함되는 경우가 있다. 금속 산화물의 트랩 준위에 포획된 전하는, 소실되는 데 걸리는 시간이 길고, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 금속 산화물을 채널 형성 영역에 포함하는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
또한 산화물 반도체의 채널 형성 영역에 불순물이 존재하면, 채널 형성 영역의 결정성이 낮아지는 경우가 있고, 채널 형성 영역과 접하여 제공되는 산화물의 결정성이 낮아지는 경우가 있다. 채널 형성 영역의 결정성이 낮으면, 트랜지스터의 안정성 또는 신뢰성이 저하되는 경향이 있다. 또한 채널 형성 영역과 접하여 제공되는 산화물의 결정성이 낮으면, 계면 준위가 형성되어 트랜지스터의 안정성 또는 신뢰성이 저하되는 경우가 있다.
따라서 트랜지스터의 안정성 또는 신뢰성을 향상시키기 위해서는, 산화물 반도체의 채널 형성 영역 및 그 근방의 불순물 농도를 저감하는 것이 유효하다. 불순물로서는, 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
구체적으로는, 상기 산화물 반도체의 채널 형성 영역 및 그 근방에서, SIMS에 의하여 얻어지는 상기 불순물의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 또는 상기 산화물 반도체의 채널 형성 영역 및 그 근방에서, 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용한 원소 분석에 의하여 얻어지는 상기 불순물의 농도를 1.0atomic% 이하로 한다. 또한 상기 산화물 반도체로서 원소 M을 포함한 산화물을 사용하는 경우, 상기 산화물 반도체의 채널 형성 영역 및 그 근방에서, 원소 M에 대한 상기 불순물의 농도비를 0.10 미만, 바람직하게는 0.05 미만으로 한다. 여기서, 상기 농도비를 산출하는 경우에 사용하는 원소 M의 농도는, 상기 불순물의 농도를 산출한 영역과 같은 영역의 농도이어도 좋고, 상기 산화물 반도체 내의 농도이어도 좋다.
또한 불순물 농도가 저감된 금속 산화물은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
<반도체 장치의 제작 방법>
다음으로, 도 1의 (A) 내지 (D)에 나타낸 본 발명의 일 형태에 따른 트랜지스터(200)를 갖는 반도체 장치의 제작 방법에 대하여 도 5의 (A) 내지 도 13의 (D)를 사용하여 설명한다.
도 5의 (A), 도 6의 (A), 도 7의 (A), 도 8의 (A), 도 9의 (A), 도 10의 (A), 도 11의 (A), 도 12의 (A), 및 도 13의 (A)는 상면도이다. 또한 도 5의 (B), 도 6의 (B), 도 7의 (B), 도 8의 (B), 도 9의 (B), 도 10의 (B), 도 11의 (B), 도 12의 (B), 및 도 13의 (B)는 각각, 도 5의 (A), 도 6의 (A), 도 7의 (A), 도 8의 (A), 도 9의 (A), 도 10의 (A), 도 11의 (A), 도 12의 (A), 및 도 13의 (A)에서 일점쇄선 A1-A2로 나타낸 부분에 대응하는 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도이기도 하다. 또한 도 5의 (C), 도 6의 (C), 도 7의 (C), 도 8의 (C), 도 9의 (C), 도 10의 (C), 도 11의 (C), 도 12의 (C), 및 도 13의 (C)는 각각, 도 5의 (A), 도 6의 (A), 도 7의 (A), 도 8의 (A), 도 9의 (A), 도 10의 (A), 도 11의 (A), 도 12의 (A), 및 도 13의 (A)에서 일점쇄선 A3-A4로 나타낸 부분에 대응하는 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도이기도 하다. 또한 도 5의 (D), 도 6의 (D), 도 7의 (D), 도 8의 (D), 도 9의 (D), 도 10의 (D), 도 11의 (D), 도 12의 (D), 및 도 13의 (D)는 각각, 도 5의 (A), 도 6의 (A), 도 7의 (A), 도 8의 (A), 도 9의 (A), 도 10의 (A), 도 11의 (A), 도 12의 (A), 및 도 13의 (A)에서 일점쇄선 A5-A6으로 나타낸 부분의 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도이기도 하다. 또한 도 5의 (A), 도 6의 (A), 도 7의 (A), 도 8의 (A), 도 9의 (A), 도 10의 (A), 도 11의 (A), 도 12의 (A), 및 도 13의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하였다.
우선, 기판(도시하지 않았음)을 준비하고, 상기 기판 위에 절연체(214)를 성막한다. 절연체(214)의 성막은 스퍼터링법, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 사용하여 수행할 수 있다.
또한 CVD법은 플라스마를 이용하는 플라스마 CVD(PECVD: Plasma Enhanced CVD)법, 열을 이용하는 열 CVD(TCVD: Thermal CVD)법, 광을 이용하는 광 CVD(Photo CVD)법 등으로 분류할 수 있다. 또한 사용하는 원료 가스에 따라 금속 CVD(MCVD: Metal CVD)법, 유기 금속 CVD(MOCVD: Metal Organic CVD)법으로 분류할 수 있다.
플라스마 CVD법에 의하여, 비교적 낮은 온도에서 고품질의 막을 얻을 수 있다. 또한 열 CVD법은 플라스마를 사용하지 않기 때문에, 피처리물에 대한 플라스마 대미지가 생기지 않는 성막 방법이다. 예를 들어 반도체 장치에 포함되는 배선, 전극, 소자(트랜지스터, 용량 소자 등) 등은 플라스마로부터 전하를 받아 차지 업하는 경우가 있다. 이때, 축적된 전하로 인하여 반도체 장치에 포함되는 배선, 전극, 소자 등이 파괴되는 경우가 있다. 한편, 플라스마를 사용하지 않는 열 CVD법의 경우, 이와 같은 플라스마 대미지가 생기지 않기 때문에, 반도체 장치의 수율을 높일 수 있다. 또한 열 CVD법에서는 성막 시에 플라스마 대미지가 생기지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
또한 ALD법에서는 원자의 성질인 자기 제어성을 이용하여 한 층씩 원자를 퇴적할 수 있기 때문에, 매우 얇게 성막이 가능하고, 종횡비가 높은 구조에 대한 성막이 가능하고, 핀홀 등의 결함이 적은 성막이 가능하고, 피복성이 우수한 성막이 가능하고, 저온에서의 성막이 가능하다는 등의 효과가 있다. 또한 ALD법에는 플라스마를 이용하는 PEALD(Plasma Enhanced ALD)법도 포함된다. 플라스마를 이용하면, 더 낮은 온도에서 성막할 수 있기 때문에 바람직한 경우가 있다. 또한 ALD법에서 사용하는 전구체에는 탄소 등의 불순물이 포함되는 경우가 있다. 그러므로 ALD법에 의하여 제공된 막은, 다른 성막법에 의하여 제공된 막과 비교하여 탄소 등의 불순물을 많이 포함하는 경우가 있다. 또한 불순물의 정량은 X선 광전자 분광법(XPS: X-ray Photoelectron Spectroscopy)을 사용하여 수행할 수 있다.
CVD법 및 ALD법은 타깃 등으로부터 방출되는 입자가 퇴적되는 성막 방법과는 달리, 피처리물의 표면에서의 반응에 의하여 막이 형성되는 성막 방법이다. 따라서 피처리물의 형상의 영향을 받기 어렵고, 단차 피복성이 양호한 성막 방법이다. 특히, ALD법은 우수한 단차 피복성과 우수한 두께 균일성을 갖기 때문에, 종횡비가 높은 개구부의 표면을 피복하는 경우 등에 적합하다. 다만 ALD법은 성막 속도가 비교적 느리기 때문에, 성막 속도가 빠른 CVD법 등의 다른 성막 방법과 조합하여 사용되는 것이 바람직한 경우도 있다.
CVD법 및 ALD법은 원료 가스의 유량비를 변화시킴으로써, 얻어지는 막의 조성을 제어할 수 있다. 예를 들어 CVD법 및 ALD법은 원료 가스의 유량비를 변화시킴으로써, 임의의 조성의 막을 성막할 수 있다. 또한 예를 들어 CVD법 및 ALD법은 성막하면서 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화된 막을 성막할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우, 복수의 성막실을 사용하여 성막하는 경우에 비하여, 반송이나 압력 조정에 걸리는 시간이 불필요하기 때문에, 성막에 걸리는 시간을 단축할 수 있다. 따라서 반도체 장치의 생산성을 높일 수 있는 경우가 있다.
본 실시형태에서는 절연체(214)로서 스퍼터링법에 의하여 질화 실리콘을 성막한다. 또한 절연체(214)는 다층 구조로 하여도 좋다.
다음으로, 절연체(214) 위에 절연체(216)를 성막한다. 절연체(216)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는 절연체(216)로서 CVD법에 의하여 산화질화 실리콘을 성막한다.
다음으로, 절연체(216)에, 절연체(214)에 도달하는 개구를 형성한다. 개구에는 예를 들어 홈이나 슬릿 등도 포함된다. 또한 개구가 형성된 영역을 가리켜 개구부라고 하는 경우가 있다. 개구의 형성에는 웨트 에칭을 사용하여도 좋지만, 드라이 에칭을 사용하는 것이 미세 가공을 하기 위해서는 더 바람직하다. 또한 절연체(214)로서는, 절연체(216)를 에칭하여 홈을 형성하는 경우의 에칭 스토퍼막으로서 기능하는 절연체를 선택하는 것이 바람직하다. 예를 들어 홈을 형성하는 절연체(216)에 산화질화 실리콘을 사용한 경우에는, 절연체(214)에 질화 실리콘, 산화 알루미늄, 산화 하프늄을 사용하는 것이 좋다.
드라이 에칭 장치로서는 평행 평판형 전극을 갖는 용량 결합형 플라스마(CCP: Capacitively Coupled Plasma) 에칭 장치를 사용할 수 있다. 평행 평판형 전극을 갖는 용량 결합형 플라스마 에칭 장치는, 평행 평판형 전극 중 한쪽에 고주파 전압을 인가하는 구성을 가져도 좋다. 또는 평행 평판형 전극 중 한쪽에 복수의 상이한 고주파 전압을 인가하는 구성을 가져도 좋다. 또는 평행 평판형 전극의 각각에 주파수가 같은 고주파 전압을 인가하는 구성을 가져도 좋다. 또는 평행 평판형 전극의 각각에 주파수가 상이한 고주파 전압을 인가하는 구성을 가져도 좋다. 또는 고밀도 플라스마원을 갖는 드라이 에칭 장치를 사용할 수 있다. 고밀도 플라스마원을 갖는 드라이 에칭 장치로서는, 예를 들어 유도 결합형 플라스마(ICP: Inductively Coupled Plasma) 에칭 장치 등을 사용할 수 있다.
개구의 형성 후에, 도전체(205)의 제 1 도전체가 되는 도전막을 성막한다. 상기 도전막은 산소의 투과를 억제하는 기능을 갖는 도전체를 포함하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 텅스텐, 질화 타이타늄 등을 사용할 수 있다. 또는 산소의 투과를 억제하는 기능을 갖는 도전체와 탄탈럼, 텅스텐, 타이타늄, 몰리브데넘, 알루미늄, 구리, 몰리브데넘 텅스텐 합금과의 적층막으로 할 수 있다. 상기 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다.
본 실시형태에서는, 도전체(205)의 제 1 도전체가 되는 도전막으로서, 스퍼터링법에 의하여 질화 탄탈럼막 또는 질화 탄탈럼 위에 질화 타이타늄을 적층한 막을 성막한다. 이러한 금속 질화물을 도전체(205)의 제 1 도전체에 사용함으로써, 후술하는 도전체(205)의 제 2 도전체에 구리 등 확산되기 쉬운 금속을 사용하여도 상기 금속이 도전체(205)의 제 1 도전체로부터 외부로 확산되는 것을 방지할 수 있다.
다음으로, 도전체(205)의 제 1 도전체가 되는 도전막 위에, 도전체(205)의 제 2 도전체가 되는 도전막을 성막한다. 상기 도전막의 성막은 도금법, 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는 상기 도전막으로서 텅스텐막을 성막한다.
다음으로, CMP(Chemical Mechanical Polishing) 처리를 수행함으로써, 도전체(205)의 제 1 도전체가 되는 도전막 및 도전체(205)의 제 2 도전체가 되는 도전막의 일부를 제거하여 절연체(216)를 노출시킨다. 그 결과, 개구부에만 도전체(205)의 제 1 도전체가 되는 도전막 및 도전체(205)의 제 2 도전체가 되는 도전막이 잔존한다. 이로써, 상면이 평탄한, 도전체(205)의 제 1 도전체 및 도전체(205)의 제 2 도전체를 포함하는 도전체(205)를 형성할 수 있다(도 5의 (A) 내지 (C) 참조).
또한 도전체(205)를 형성한 후에, 도전체(205)의 제 2 도전체의 일부를 제거하여 도전체(205)의 제 2 도전체에 홈을 형성하고, 상기 홈을 매립하도록 도전체(205) 및 절연체(216) 위에 도전막을 성막하고, CMP 처리를 수행하는 공정을 수행하여도 좋다. 상기 CMP 처리에 의하여 상기 도전막의 일부를 제거하여 절연체(216)를 노출시킨다. 또한 도전체(205)의 제 2 도전체의 일부는 드라이 에칭법 등을 사용하여 제거하는 것이 좋다.
상기 공정에 의하여 상면이 평탄한, 상기 도전막을 포함하는 도전체(205)를 형성할 수 있다. 절연체(216)와 도전체(205)의 상면의 평탄성을 향상시킴으로써, 산화물(230a), 산화물(230b), 및 산화물(230c)의 결정성을 향상시킬 수 있다. 또한 상기 도전막에는 도전체(205)의 제 1 도전체 또는 도전체(205)의 제 2 도전체와 같은 재료를 사용하는 것이 좋다.
여기서부터는, 상기와 다른 도전체(205)의 형성 방법에 대하여 이하에서 설명한다.
절연체(214) 위에 도전체(205)가 되는 도전막을 성막한다. 상기 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 또한 상기 도전막은 다층막으로 할 수 있다. 예를 들어 상기 도전막으로서 텅스텐막을 성막한다.
다음으로, 리소그래피법을 사용하여 도전체(205)가 되는 도전막을 가공하여 도전체(205)를 형성한다.
또한 리소그래피법에서는, 먼저 마스크를 통하여 레지스트를 노광한다. 다음으로, 노광된 영역을 현상액을 사용하여 제거 또는 잔존시켜 레지스트 마스크를 형성한다. 그리고 상기 레지스트 마스크를 통하여 에칭 처리를 함으로써, 도전체, 반도체, 절연체 등을 원하는 형상으로 가공할 수 있다. 예를 들어 KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, EUV(Extreme Ultraviolet) 광 등을 사용하여 레지스트를 노광함으로써 레지스트 마스크를 형성하면 좋다. 또한 기판과 투영 렌즈 사이에 액체(예를 들어 물)를 채우고 노광하는 액침 기술을 사용하여도 좋다. 또한 상술한 광 대신에 전자 빔이나 이온 빔을 사용하여도 좋다. 또한 전자 빔이나 이온 빔을 사용하는 경우에는 마스크는 불필요하다. 또한 레지스트 마스크는 애싱 등의 드라이 에칭 처리를 수행하거나, 웨트 에칭 처리를 수행하거나, 드라이 에칭 처리 후에 웨트 에칭 처리를 수행하거나, 또는 웨트 에칭 처리 후에 드라이 에칭 처리를 수행함으로써 제거할 수 있다.
또한 레지스트 마스크 대신에 절연체나 도전체로 이루어지는 하드 마스크를 사용하여도 좋다. 하드 마스크를 사용하는 경우, 도전체(205)가 되는 도전막 위에 하드 마스크 재료가 되는 절연막이나 도전막을 형성하고, 그 위에 레지스트 마스크를 형성하고, 하드 마스크 재료를 에칭함으로써 원하는 형상의 하드 마스크를 형성할 수 있다. 도전체(205)가 되는 도전막의 에칭은 레지스트 마스크를 제거한 후에 수행하여도 좋고, 레지스트 마스크를 남긴 채 수행하여도 좋다. 후자의 경우, 에칭 중에 레지스트 마스크가 소실되는 경우가 있다. 도전체(205)가 되는 도전막의 에칭 후에 하드 마스크를 에칭에 의하여 제거하여도 좋다. 한편, 하드 마스크의 재료가 후공정에 영향을 미치지 않거나, 또는 후공정에서 이용될 수 있는 경우에는 하드 마스크를 반드시 제거할 필요는 없다.
다음으로, 절연체(214) 및 도전체(205) 위에 절연체(216)가 되는 절연막을 성막한다. 상기 절연막은 도전체(205)의 상면 및 측면과 접하도록 형성된다. 상기 절연막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다.
여기서, 절연체(216)가 되는 절연막의 막 두께는 도전체(205)의 막 두께 이상으로 하는 것이 바람직하다. 예를 들어 도전체(205)의 막 두께를 1로 하는 경우, 절연체(216)가 되는 절연막의 막 두께는 1 이상 3 이하로 한다.
다음으로, 절연체(216)가 되는 절연막에 대하여 CMP 처리를 수행함으로써, 상기 절연막의 일부를 제거하고 도전체(205)의 표면을 노출시킨다. 이로써, 상면이 평탄한 도전체(205)와 절연체(216)를 형성할 수 있다. 이상이 도전체(205)의 다른 형성 방법이다.
다음으로, 절연체(216) 및 도전체(205) 위에 절연체(222)를 성막한다. 절연체(222)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는 절연체(222)로서 ALD법에 의하여 산화 하프늄 또는 산화 알루미늄을 성막한다.
이어서 가열 처리를 수행하는 것이 바람직하다. 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하, 더 바람직하게는 320℃ 이상 450℃ 이하에서 수행하면 좋다. 또한 가열 처리는 질소 가스 또는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 또한 가열 처리는 감압 상태에서 수행하여도 좋다. 또는 가열 처리는 질소 가스 또는 불활성 가스 분위기에서 가열 처리를 수행한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 가열 처리를 수행하여도 좋다.
본 실시형태에서는, 가열 처리로서 절연체(222)의 성막 후에 질소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한 후에, 연속하여 산소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한다. 상기 가열 처리에 의하여, 절연체(222)에 포함되는 물, 수소 등의 불순물을 제거하는 것 등이 가능하다. 또한 가열 처리는 절연체(224)의 성막 후 등의 타이밍에 수행할 수도 있다.
다음으로, 절연체(222) 위에 절연체(224)를 성막한다. 절연체(224)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는 절연체(224)로서 CVD법에 의하여 산화질화 실리콘을 성막한다.
여기서, 절연체(224)에 과잉 산소 영역을 형성하기 위하여, 감압 상태에서 산소를 포함한 플라스마 처리를 수행하여도 좋다. 산소를 포함한 플라스마 처리에는, 예를 들어 마이크로파를 사용한 고밀도 플라스마를 발생시키는 전원을 갖는 장치를 사용하는 것이 바람직하다. 또는 기판 측에 RF를 인가하는 전원을 가져도 좋다. 고밀도 플라스마를 사용함으로써 고밀도의 산소 라디칼을 생성할 수 있고, 기판 측에 RF를 인가함으로써 고밀도 플라스마에 의하여 생성된 산소 라디칼을 절연체(224) 내에 효율적으로 도입할 수 있다. 또는 이 장치를 사용하여 불활성 가스를 포함한 플라스마 처리를 수행한 후에, 이탈된 산소를 보충하기 위하여 산소를 포함한 플라스마 처리를 수행하여도 좋다. 또한 상기 플라스마 처리의 조건을 적절히 선택함으로써, 절연체(224)에 포함되는 물, 수소 등의 불순물을 제거할 수 있다. 그 경우, 가열 처리는 수행하지 않아도 된다.
여기서, 절연체(224) 위에 예를 들어 스퍼터링법에 의하여 산화 알루미늄을 성막한 후, 절연체(224)에 도달할 때까지 CMP 처리를 수행하여도 좋다. 상기 CMP 처리를 수행함으로써, 절연체(224)의 표면의 평탄화 및 평활화를 수행할 수 있다. 상기 산화 알루미늄을 절연체(224) 위에 배치하고 CMP 처리를 수행함으로써, CMP 처리의 종점 검출이 용이해진다. 또한 CMP 처리에 의하여 절연체(224)의 일부가 연마되어 절연체(224)의 막 두께가 얇아지는 경우가 있지만, 절연체(224)의 성막 시에 막 두께를 조정하면 좋다. 절연체(224)의 표면의 평탄화 및 평활화를 수행함으로써, 나중에 성막하는 산화물의 피복률의 악화를 방지하고, 반도체 장치의 수율 저하를 방지할 수 있는 경우가 있다. 또한 절연체(224) 위에 스퍼터링법에 의하여 산화 알루미늄을 성막함으로써, 절연체(224)에 산소를 첨가할 수 있어 바람직하다.
다음으로, 절연체(224) 위에 산화막(230A), 산화막(230B)을 이 순서대로 성막한다(도 5의 (B) 내지 (D) 참조). 또한 산화막(230A) 및 산화막(230B)은 대기 환경에 노출시키지 않고 연속하여 성막하는 것이 바람직하다. 대기에 개방하지 않고 성막함으로써, 산화막(230A) 및 산화막(230B) 위에 대기 환경으로부터의 불순물 또는 수분이 부착되는 것을 방지할 수 있어, 산화막(230A)과 산화막(230B)의 계면 근방을 청정하게 유지할 수 있다.
산화막(230A) 및 산화막(230B)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다.
예를 들어 산화막(230A) 및 산화막(230B)을 스퍼터링법에 의하여 성막하는 경우에는, 스퍼터링 가스로서 산소 또는 산소와 희가스의 혼합 가스를 사용한다. 스퍼터링 가스에 포함되는 산소의 비율을 높임으로써, 성막되는 산화막 내의 과잉 산소를 증가시킬 수 있다. 또한 상기 산화막을 스퍼터링법에 의하여 성막하는 경우에는, 상기 In-M-Zn 산화물 타깃 등을 사용할 수 있다.
특히, 산화막(230A)의 성막 시에, 스퍼터링 가스에 포함되는 산소의 일부가 절연체(224)에 공급되는 경우가 있다. 따라서 상기 스퍼터링 가스에 포함되는 산소의 비율은 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 100%로 하면 좋다.
또한 산화막(230B)을 스퍼터링법에 의하여 형성하는 경우, 스퍼터링 가스에 포함되는 산소의 비율을 30% 초과 100% 이하, 바람직하게는 70% 이상 100% 이하로 하여 성막하면, 산소 과잉형 산화물 반도체가 형성된다. 산소 과잉형 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터에서는, 비교적 높은 신뢰성을 얻을 수 있다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 산화막(230B)을 스퍼터링법에 의하여 형성하는 경우, 스퍼터링 가스에 포함되는 산소의 비율을 1% 이상 30% 이하, 바람직하게는 5% 이상 20% 이하로 하여 성막하면, 산소 결핍형 산화물 반도체가 형성된다. 산소 결핍형 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터에서는, 비교적 높은 전계 효과 이동도를 얻을 수 있다. 또한 기판을 가열하면서 성막함으로써, 상기 산화막의 결정성을 향상시킬 수 있다.
본 실시형태에서는 산화막(230A)을, 스퍼터링법에 의하여 In:Ga:Zn=1:3:4[원자수비]의 In-Ga-Zn 산화물 타깃을 사용하여 성막한다. 또한 산화막(230B)을, 스퍼터링법에 의하여 In:Ga:Zn=4:2:4.1[원자수비]의 In-Ga-Zn 산화물 타깃을 사용하여 성막한다. 또한 각 산화막은, 성막 조건 및 원자수비를 적절히 선택함으로써 산화물(230)에 요구되는 특성에 맞추어 형성되는 것이 좋다.
또한 절연체(222), 절연체(224), 산화막(230A), 및 산화막(230B)을 대기에 노출시키지 않고 성막하는 것이 바람직하다. 예를 들어 멀티 체임버 방식의 성막 장치를 사용하면 좋다.
다음으로, 가열 처리를 수행하여도 좋다. 상기 가열 처리에는 상술한 가열 처리 조건을 사용할 수 있다. 상기 가열 처리에 의하여, 산화막(230A) 및 산화막(230B) 내의 물, 수소 등의 불순물을 제거하는 것 등이 가능하다. 본 실시형태에서는, 질소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한 후에, 연속하여 산소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한다.
다음으로, 산화막(230B) 위에 도전막(240A)을 성막한다. 도전막(240A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다(도 5의 (B) 내지 (D) 참조). 또한 도전막(240A)을 성막하기 전에 가열 처리를 수행하여도 좋다. 상기 가열 처리는 감압하에서 수행하고, 대기에 노출시키지 않고 연속하여 도전막(240A)을 성막하여도 좋다. 이러한 처리를 수행함으로써, 산화막(230B)의 표면 등에 흡착된 수분 및 수소를 제거하고, 또한 산화막(230A) 및 산화막(230B) 내의 수분 농도 및 수소 농도를 저감할 수 있다. 가열 처리의 온도는 100℃ 이상 400℃ 이하가 바람직하다. 본 실시형태에서는 가열 처리의 온도를 200℃로 한다.
이어서, 배리어층으로서 기능하는 절연막(245A)을 형성한다(도 5의 (B) 내지 (D) 참조).
예를 들어 절연막(245A)으로서, ALD법에 의하여 산화 알루미늄막을 형성하는 것이 좋다. ALD법을 사용함으로써, 크랙이나 핀홀 등의 결함이 저감되거나 또는 두께가 균일한, 치밀한 막을 형성할 수 있다.
다음으로, 절연막(245A) 위에 하드 마스크가 되는 막(290A)을 형성한다(도 5의 (B) 내지 (D) 참조). 예를 들어 하드 마스크가 되는 막(290A)으로서, 텅스텐막 또는 질화 탄탈럼막을 스퍼터링법에 의하여 형성하는 것이 좋다.
다음으로, 하드 마스크가 되는 막(290A) 위에 포토리소그래피법에 의하여 레지스트 마스크(292)를 형성한다(도 5의 (A) 내지 (D) 참조). 레지스트 마스크(292)를 사용하여 하드 마스크가 되는 막(290A) 및 절연막(245A)의 일부를 선택적으로 제거함으로써, 하드 마스크(290B) 및 절연층(245B)을 형성한다(도 6의 (A) 내지 (D) 참조).
다음으로, 하드 마스크(290B) 및 절연층(245B)을 사용하여 도전막(240A)의 일부를 선택적으로 제거함으로써, 섬 형상의 도전층(240B)을 형성한다(도 7의 (A) 내지 (D) 참조). 또한 이때, 하드 마스크(290B)의 일부 또는 전부가 제거되어도 좋다.
이어서, 섬 형상의 도전층(240B), 절연층(245B), 하드 마스크(290B)를 마스크로서 사용하여 산화막(230A) 및 산화막(230B)의 일부를 선택적으로 제거한다. 또한 본 공정에서는 절연체(224)의 일부도 동시에 제거되는 경우가 있다. 그 후, 하드 마스크(290B)를 제거함으로써, 섬 형상의 산화물(230a), 섬 형상의 산화물(230b), 섬 형상의 도전층(240B), 섬 형상의 절연층(245B)의 적층 구조를 형성할 수 있다(도 8의 (A) 내지 (D) 참조).
여기서, 산화물(230b) 및 도전층(240B)의 측면은 절연체(224)의 상면에 대하여 실질적으로 수직인 것이 바람직하다. 구체적으로는, 도 1의 (D)에서 나타낸 각 θ는 60° 이상 95° 이하, 바람직하게는 88° 이상 92° 이하로 하는 것이 좋다. 산화물(230b) 및 도전층(240B)의 측면을 절연체(224)의 상면에 대하여 실질적으로 수직으로 함으로써, 복수의 트랜지스터(200)를 제공할 때 면적을 축소하고, 밀도를 높일 수 있다. 또한 도전층(240B)을 상기 형상으로 함으로써, 나중에 형성되는 배선층과의 접촉 면적을 확대할 수 있다. 따라서 도전층(240B)과 배선층의 접촉 저항이 상승되는 것을 억제할 수 있다.
또한 본 공정에서, 하드 마스크(290B)를 사용하여 도전막(240A)을 가공함으로써, 도전체(240a) 및 도전체(240b)의 형상에 불필요한 에칭(CD 로스(loss)라고도 함)이 수행되는 것을 억제할 수 있다.
예를 들어 레지스트 마스크를 사용한 경우, 에칭 시에 마스크가 사이드 에칭(side etching)되어, 피가공물의 단부 표면이 노출되고, 모서리 부분이 둥글게 되는 경우가 있다. 도전체(240a) 및 도전체(240b)에서 상기 불량이 큰 경우, 도전체(240a) 및 도전체(240b)의 부피가 설곗값보다 감소하여 온 전류가 작아지는 경우가 있다.
그래서 하드 마스크에 대한 에칭 레이트의 선택비가 큰 재질을 피가공물로서 사용함으로써, 에칭 시에 하드 마스크의 형상이 유지되므로, 피가공물의 형상 불량을 억제할 수 있다. 구체적으로는, 하드 마스크에 사용하는 재질의 에칭 레이트를 1로 한 경우, 피가공물의 에칭 레이트가 5 이상, 바람직하게는 10 이상인 재질을 마스크로서 사용하는 것이 좋다.
다음으로, 섬 형상의 산화물(230a), 섬 형상의 산화물(230b), 섬 형상의 도전층(240B), 섬 형상의 절연층(245B)의 적층 구조 위에 절연체(280)가 되는 절연막을 성막한다. 상기 절연막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 상기 절연막으로서 CVD법 또는 스퍼터링법에 의하여 산화 실리콘막을 성막한다. 또한 상기 절연막을 성막하기 전에 가열 처리를 수행하여도 좋다. 가열 처리는 감압하에서 수행하고, 대기에 노출시키지 않고 연속하여 상기 절연막을 성막하여도 좋다. 이러한 처리를 수행함으로써, 절연체(224)의 표면 등에 흡착된 수분 및 수소를 제거하고, 또한 산화물(230a), 산화물(230b), 및 절연체(224) 내의 수분 농도 및 수소 농도를 저감할 수 있다. 상술한 가열 처리 조건을 사용할 수 있다.
또한 절연체(280)가 되는 절연막은 다층 구조로 하여도 좋다. 예를 들어 스퍼터링법에 의하여 산화 실리콘막을 성막하고, 상기 산화 실리콘막 위에 CVD법에 의하여 산화 실리콘막을 성막하는 구조로 하여도 좋다.
다음으로, 절연체(280)가 되는 절연막에 대하여 CMP 처리를 수행하여, 상면이 평탄한 절연체(280)를 형성한다(도 8의 (B) 내지 (D) 참조).
다음으로, 절연체(280)의 일부, 절연층(245B)의 일부, 및 도전층(240B)의 일부를 가공하여, 산화물(230b)에 도달하는 개구를 형성한다. 상기 개구는 도전체(205)와 중첩되도록 형성되는 것이 바람직하다. 상기 개구를 형성함으로써 도전체(240a), 도전체(240b), 절연체(245a), 및 절연체(245b)를 형성한다. 이때, 산화물(230b)에서 상기 개구와 중첩되는 영역의 막 두께가 얇아지는 경우가 있다(도 9의 (A) 내지 (C) 참조).
또한 절연체(280)의 일부, 절연층(245B)의 일부, 및 도전층(240B)의 일부의 가공은, 각각 다른 조건으로 수행하여도 좋다. 예를 들어 절연체(280)의 일부를 드라이 에칭법에 의하여 가공하고, 절연층(245B)의 일부를 웨트 에칭법에 의하여 가공하고, 도전층(240B)의 일부를 드라이 에칭법에 의하여 가공하여도 좋다.
여기서, 산화물(230a), 산화물(230b) 등의 표면에 부착되거나 또는 내부로 확산된 불순물을 제거하는 것이 바람직하다. 상기 불순물로서는, 절연체(280), 절연층(245B), 및 도전층(240B)에 포함되는 성분, 상기 개구의 형성 시에 사용하는 장치에 사용되는 부재에 포함되는 성분, 에칭에 사용하는 가스 또는 액체에 포함되는 성분 등에 기인한 것을 들 수 있다. 상기 불순물로서는, 예를 들어 알루미늄, 실리콘, 탄탈럼, 플루오린, 염소 등이 있다.
상기 불순물 등을 제거하기 위하여 세정 처리를 수행하여도 좋다. 세정 방법으로서는, 세정액 등을 사용한 웨트 세정, 플라스마를 사용한 플라스마 처리, 가열 처리에 의한 세정 등이 있고, 상기 세정을 적절히 조합하여 수행하여도 좋다.
웨트 세정으로서는, 암모니아수, 옥살산, 인산, 플루오린화 수소산 등을 탄산수 또는 순수(純水)로 희석한 수용액, 순수, 탄산수 등을 사용하여 세정 처리를 수행하여도 좋다. 또한 이들 수용액, 순수, 또는 탄산수를 사용한 초음파 세정을 수행하여도 좋다. 또한 이들 세정을 적절히 조합하여 수행하여도 좋다.
다음으로, 가열 처리를 수행하여도 좋다. 상기 가열 처리는 산소를 포함한 분위기하에서 수행하는 것이 적합하다. 또한 상기 가열 처리는 감압하에서 수행하고, 대기에 노출시키지 않고 연속하여 산화막(230C)을 성막하여도 좋다(도 10의 (A) 내지 (D) 참조). 이러한 처리를 수행함으로써, 산화물(230b)의 표면 등에 흡착된 수분 및 수소를 제거하고, 또한 산화물(230a) 및 산화물(230b) 내의 수분 농도 및 수소 농도를 저감할 수 있다. 가열 처리의 온도는 100℃ 이상 400℃ 이하가 바람직하다. 본 실시형태에서는 가열 처리의 온도를 200℃로 한다.
산화막(230C)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 산화물(230c)에 요구되는 특성에 맞추어, 산화막(230A) 또는 산화막(230B)과 같은 성막 방법을 사용하여, 산화막(230C)을 성막하면 좋다. 본 실시형태에서는 산화막(230C)을, 스퍼터링법에 의하여 In:Ga:Zn=1:3:4[원자수비] 또는 In:Ga:Zn=4:2:4.1[원자수비]의 In-Ga-Zn 산화물 타깃을 사용하여 성막한다. 또는 산화막(230C)을, 스퍼터링법에 의하여 In:Ga:Zn=4:2:4.1[원자수비]의 In-Ga-Zn 산화물 타깃을 사용하여 성막하고, 그 위에 In:Ga:Zn=1:3:4[원자수비]의 In-Ga-Zn 산화물 타깃을 사용하여 성막한다.
특히, 산화막(230C)의 성막 시에, 스퍼터링 가스에 포함되는 산소의 일부가 산화물(230a) 및 산화물(230b)에 공급되는 경우가 있다. 따라서 산화막(230C)의 스퍼터링 가스에 포함되는 산소의 비율은 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 100%로 하면 좋다.
다음으로, 가열 처리를 수행하여도 좋다. 가열 처리는 감압하에서 수행하고, 대기에 노출시키지 않고 연속하여 절연막(250A)을 성막하여도 좋다. 이러한 처리를 수행함으로써, 산화막(230C)의 표면 등에 흡착된 수분 및 수소를 제거하고, 또한 산화물(230a), 산화물(230b), 및 산화막(230C) 내의 수분 농도 및 수소 농도를 저감할 수 있다. 가열 처리의 온도는 100℃ 이상 400℃ 이하가 바람직하다.
절연막(250A)은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 성막할 수 있다(도 10의 (A) 내지 (D) 참조). 본 실시형태에서는, 절연막(250A)으로서는 CVD법에 의하여 산화질화 실리콘막을 성막한다. 또한 절연막(250A)을 성막할 때의 성막 온도는 350℃ 이상 450℃ 미만, 특히 400℃ 전후로 하는 것이 바람직하다. 절연막(250A)을 400℃에서 성막함으로써, 불순물이 적은 절연막을 성막할 수 있다.
여기서, 절연막(250A)을 성막한 후에, 산소를 포함한 분위기하 및 감압하에서 마이크로파 처리를 수행하여도 좋다(도 11의 (B) 내지 (D) 참조). 마이크로파 처리를 수행함으로써, 마이크로파(291)에 의한 전계가 절연막(250A), 산화물(230a), 산화물(230b), 및 산화막(230C)에 인가되므로, 산화물(230a) 내, 산화물(230b) 내, 및 산화막(230C) 내의 VOH를 VO와 수소로 분단할 수 있다. 이때 분단된 수소의 일부는 산소와 결합되어 H2O로서 절연막(250A), 산화물(230a), 산화물(230b), 및 산화막(230C)으로부터 제거되는 경우가 있다. 또한 수소의 일부는 도전체(240a) 및 도전체(240b)에 게터링되는 경우가 있다. 마이크로파 처리를 이러한 식으로 수행함으로써, 절연막(250A) 내, 산화물(230a) 내, 산화물(230b) 내, 및 산화막(230C) 내의 수소 농도를 저감할 수 있다. 또한 산화물(230a) 내, 산화물(230b) 내, 및 산화막(230C) 내의 VOH를 VO와 수소로 분단한 후에 존재할 수 있는 VO에 산소가 공급됨으로써, VO를 수복하거나 또는 보전할 수 있다.
또한 마이크로파 처리 후에 감압 상태를 유지한 상태에서 가열 처리를 수행하여도 좋다. 이러한 처리를 수행함으로써, 절연막(250A) 내, 산화물(230a) 내, 산화물(230b) 내, 및 산화막(230C) 내의 수소를 효율적으로 제거할 수 있다. 또한 수소의 일부는 도전체(240a) 및 도전체(240b)에 게터링되는 경우가 있다. 또는 마이크로파 처리 후에 감압 상태를 유지한 상태에서 가열 처리를 수행하는 단계를 복수 회 반복하여 수행하여도 좋다. 가열 처리를 수행함으로써, 절연막(250A) 내, 산화물(230a) 내, 산화물(230b) 내, 산화막(230C) 내의 수소를 더 효율적으로 제거할 수 있다. 또한 가열 처리의 온도는 300℃ 이상 500℃ 이하로 하는 것이 바람직하다.
또한 마이크로파 처리를 수행하여 절연막(250A)의 막질을 개량함으로써, 수소, 물, 불순물 등의 확산을 억제할 수 있다. 따라서 도전체(260)가 되는 도전막의 성막 등의 후공정, 또는 가열 처리 등의 후처리에 의하여 절연체(250)를 통하여 수소, 물, 불순물 등이 산화물(230)로 확산되는 것을 억제할 수 있다. 또한 마이크로파 처리 장치의 구성에 대해서는 후술한다.
다음으로, 도전막(260A), 도전막(260B)을 이 순서대로 성막한다. 도전막(260A) 및 도전막(260B)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는 ALD법을 사용하여 도전막(260A)을 성막하고, CVD법을 사용하여 도전막(260B)을 성막한다(도 12의 (A) 내지 (D) 참조).
다음으로, CMP 처리에 의하여 산화막(230C), 절연막(250A), 도전막(260A), 및 도전막(260B)을 절연체(280)가 노출될 때까지 연마함으로써, 산화물(230c), 절연체(250), 및 도전체(260)(도전체(260a) 및 도전체(260b))를 형성한다(도 13의 (A) 내지 (C) 참조). 이로써, 산화물(230c)은 산화물(230b)에 도달하는 개구의 내벽(측벽 및 밑면)을 덮도록 배치된다. 또한 절연체(250)는 산화물(230c)을 개재하여 상기 개구의 내벽을 덮도록 배치된다. 또한 도전체(260)는 산화물(230c) 및 절연체(250)를 개재하여 상기 개구를 매립하도록 배치된다.
다음으로, 가열 처리를 수행하여도 좋다. 본 실시형태에서는, 질소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한다. 상기 가열 처리에 의하여 절연체(250) 및 절연체(280) 내의 수분 농도 및 수소 농도를 저감할 수 있다.
다음으로, 산화물(230c), 절연체(250), 도전체(260), 및 절연체(280) 위에 절연체(282)를 성막한다. 절연체(282)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 절연체(282)로서는 예를 들어 스퍼터링법에 의하여 산화 알루미늄 또는 질화 실리콘을 성막하는 것이 바람직하다. 스퍼터링법에 의하여 산화 알루미늄 또는 질화 실리콘을 성막함으로써, 절연체(284)에 포함되는 수소가 산화물(230)로 확산되는 것을 억제할 수 있다. 또한 도전체(260)와 접하도록 절연체(282)를 형성함으로써, 도전체(260)의 산화를 억제할 수 있어 바람직하다.
또한 절연체(282)로서 스퍼터링법에 의하여 산화 알루미늄을 형성함으로써, 절연체(280)에 산소를 공급할 수 있다. 절연체(280)에 공급된 산소는 산화물(230c)을 통하여 산화물(230b)이 갖는 채널 형성 영역에 공급되는 경우가 있다. 또한 절연체(280)에 산소가 공급됨으로써, 절연체(282) 형성 전에 절연체(280)에 포함된 산소가 산화물(230c)을 통하여 산화물(230b)이 갖는 채널 형성 영역에 공급되는 경우가 있다.
또한 절연체(282)는 다층 구조로 하여도 좋다. 예를 들어 스퍼터링법에 의하여 산화 알루미늄을 성막하고, 상기 산화 알루미늄 위에 스퍼터링법에 의하여 질화 실리콘을 성막하는 구조로 하여도 좋다.
다음으로, 가열 처리를 수행하여도 좋다. 가열 처리에는 상술한 가열 처리 조건을 사용할 수 있다. 상기 가열 처리에 의하여 절연체(280)의 수분 농도 및 수소 농도를 저감할 수 있다. 또한 절연체(282)에 포함되는 산소를 절연체(280)에 주입할 수 있다.
또한 절연체(282)를 성막하기 전에, 먼저 절연체(280) 등 위에 스퍼터링법에 의하여 산화 알루미늄막을 성막하고, 다음으로 상술한 가열 처리 조건을 사용하여 가열 처리를 수행하고, 그리고 CMP 처리에 의하여 상기 산화 알루미늄막을 제거하는 공정을 수행하여도 좋다. 상기 공정에 의하여 절연체(280)에 과잉 산소 영역을 더 많이 형성할 수 있다. 또한 상기 공정에서, 절연체(280)의 일부, 도전체(260)의 일부, 절연체(250)의 일부, 및 산화물(230c)의 일부가 제거되는 경우가 있다.
또한 절연체(280)와 절연체(282) 사이에 절연체를 제공하여도 좋다. 상기 절연체로서는 예를 들어 스퍼터링법을 사용하여 성막한 산화 실리콘을 사용하면 좋다. 상기 절연체를 제공함으로써, 절연체(280)에 과잉 산소 영역을 형성할 수 있다.
다음으로, 절연체(282) 위에 절연체(284)를 성막하여도 좋다. 절연체(284)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다(도 1의 (B) 내지 (D) 참조).
이러한 식으로, 도 1의 (A) 내지 (D)에 나타낸 트랜지스터(200)를 갖는 반도체 장치를 제작할 수 있다.
또한 트랜지스터(200)를 형성한 후, 트랜지스터(200)를 둘러싸도록 개구를 형성하고, 상기 개구를 덮도록 수소 또는 물에 대한 배리어성이 높은 절연체를 형성하여도 좋다. 상술한 배리어성이 높은 절연체로 트랜지스터(200)를 감쌈으로써, 외부로부터 수분 및 수소가 들어오는 것을 방지할 수 있다. 또는 복수의 트랜지스터(200)를, 수소 또는 물에 대한 배리어성이 높은 절연체로 통틀어 감싸도 좋다. 또한 트랜지스터(200)를 둘러싸도록 개구를 형성하는 경우, 예를 들어 절연체(214) 또는 절연체(222)에 도달하는 개구를 형성하고, 절연체(214) 또는 절연체(222)와 접하도록 상술한 배리어성이 높은 절연체를 형성하면, 트랜지스터(200)의 제작 공정의 일부를 겸할 수 있기 때문에 적합하다. 또한 수소 또는 물에 대한 배리어성이 높은 절연체로서는, 예를 들어 절연체(222)와 같은 재료를 사용하면 좋다.
본 발명의 일 형태에 의하여 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 온 전류가 큰 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 소비 전력이 낮은 반도체 장치를 제공할 수 있다.
<반도체 장치의 변형예>
이하에서는, 도 14의 (A) 내지 도 15의 (D)를 사용하여 본 발명의 일 형태에 따른 트랜지스터(200)를 갖는 반도체 장치의 일례에 대하여 설명한다.
여기서 도 14의 (A) 및 도 15의 (A)는 상면도이다. 또한 도 14의 (B) 및 도 15의 (B)는 각각, 도 14의 (A) 및 도 15의 (A)에서 일점쇄선 A1-A2로 나타낸 부분에 대응하는 단면도이다. 또한 도 14의 (C) 및 도 15의 (C)는 각각, 도 14의 (A) 및 도 15의 (A)에서 일점쇄선 A3-A4로 나타낸 부분에 대응하는 단면도이다. 또한 도 14의 (D) 및 도 15의 (D)는 각각, 도 14의 (A) 및 도 15의 (A)에서 일점쇄선 A5-A6으로 나타낸 부분에 대응하는 단면도이다. 도 14의 (A) 및 도 15의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하였다.
또한 도 14의 (A) 내지 도 15의 (D)에 나타낸 반도체 장치에서, <반도체 장치의 구성예>에서 설명한 반도체 장치를 구성하는 구조와 같은 기능을 갖는 구조에는 같은 부호를 부기하였다. 또한 본 항목에서도 반도체 장치의 구성 재료로서는 <반도체 장치의 구성예>에서 자세히 설명한 재료를 사용할 수 있다.
[반도체 장치의 변형예 1]
도 14의 (A) 내지 (D)에 나타낸 반도체 장치는, 절연체(245a) 및 절연체(245b)를 제공하지 않는다는 점, 절연체(254)를 도전체(240a)의 상면 및 측면, 도전체(240b)의 상면 및 측면, 산화물(230b)의 측면, 산화물(230a)의 측면, 그리고 절연체(224)의 상면과 접하도록 제공한다는 점에서 도 1의 (A) 내지 (D)에 나타낸 반도체 장치와 다르다.
절연체(254)는 수소 및 산소 중 한쪽 또는 양쪽의 확산을 억제하는 기능을 갖는 것이 바람직하다. 예를 들어 절연체(254)는 절연체(224) 및 절연체(280)보다 수소 및 산소 중 한쪽 또는 양쪽의 확산을 더 억제하는 기능을 갖는 것이 바람직하다. 이에 의하여, 절연체(280)에 포함되는 수소가 산화물(230a) 및 산화물(230b)로 확산되는 것을 억제할 수 있다. 또한 절연체(254)로 절연체(224), 산화물(230) 등을 둘러쌈으로써, 물, 수소 등의 불순물이 외부로부터 절연체(224) 및 산화물(230)로 확산되는 것을 억제할 수 있다. 따라서 트랜지스터(200)에 양호한 전기 특성 및 신뢰성을 부여할 수 있다.
절연체(254)는 스퍼터링법을 사용하여 성막되는 것이 바람직하다. 절연체(254)를, 산소를 포함한 분위기에서 스퍼터링법을 사용하여 성막함으로써, 절연체(224)에서 절연체(254)와 접하는 영역 근방에 산소를 첨가할 수 있다. 이로써, 상기 영역으로부터 절연체(224)를 통하여 산화물(230) 내에 산소를 공급할 수 있다. 여기서 절연체(254)가 위쪽으로의 산소 확산을 억제하는 기능을 가짐으로써, 산소가 산화물(230)로부터 절연체(280)로 확산되는 것을 방지할 수 있다. 또한 절연체(222)가 아래쪽으로의 산소 확산을 억제하는 기능을 가짐으로써, 산소가 산화물(230)로부터 기판 측으로 확산되는 것을 방지할 수 있다. 이러한 식으로, 산화물(230)의 채널 형성 영역에 산소가 공급된다. 이로써, 산화물(230)의 산소 결손이 저감되기 때문에, 트랜지스터가 노멀리 온이 되는 것을 억제할 수 있다.
절연체(254)로서는, 예를 들어 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 성막하는 것이 좋다. 이 경우, 절연체(254)는 ALD법을 사용하여 성막되는 것이 바람직하다. ALD법은 피복성이 양호한 성막법이기 때문에, 절연체(254)의 요철로 인하여 단절 등이 형성되는 것을 방지할 수 있다.
또한 절연체(254)로서 예를 들어 질화 알루미늄을 포함한 절연체를 사용하면 좋다. 이로써, 절연성이 우수하고, 또한 열전도성이 우수한 막으로 할 수 있기 때문에, 트랜지스터(200)를 구동하였을 때 발생하는 열의 방열성을 높일 수 있다. 또한 질화 실리콘, 질화산화 실리콘 등을 사용할 수도 있다.
또한 절연체(254)로서는, 예를 들어 갈륨을 포함한 산화물을 사용하여도 좋다. 갈륨을 포함한 산화물은 수소 및 산소 중 한쪽 또는 양쪽의 확산을 억제하는 기능을 갖는 경우가 있기 때문에 바람직하다. 또한 갈륨을 포함한 산화물로서 산화 갈륨, 갈륨 아연 산화물, 인듐 갈륨 아연 산화물 등을 사용할 수 있다. 또한 절연체(254)로서 인듐 갈륨 아연 산화물을 사용하는 경우, 인듐에 대한 갈륨의 원자수비는 높은 것이 더 바람직하다. 상기 원자수비를 높게 함으로써, 상기 산화물의 절연성을 높일 수 있다.
[반도체 장치의 변형예 2]
도 15의 (A) 내지 (D)에 나타낸 반도체 장치는, 산화물(230c)을 제공하지 않는다는 점, 절연체(254)를 절연체(254a)와 절연체(254b)의 적층 구조로 한다는 점에서 도 14의 (A) 내지 (D)에 나타낸 반도체 장치와 다르다.
절연체(254)를 2층의 적층 구조로 하는 경우, 절연체(254a) 및 절연체(254b)의 성막은 상기 방법을 사용하여 수행할 수 있고, 절연체(254a) 및 절연체(254b)의 성막에는 같은 방법을 사용하여도 좋고, 다른 방법을 사용하여도 좋다. 예를 들어 산소를 포함한 분위기에서 스퍼터링법을 사용하여 절연체(254a)를 성막하고, 다음으로 ALD법을 사용하여 절연체(254b)를 성막하여도 좋다. ALD법은 피복성이 양호한 성막법이기 때문에, 제 1 층의 요철로 인하여 단절 등이 형성되는 것을 방지할 수 있다.
또한 절연체(254a) 및 절연체(254b)에는 상기 재료를 사용할 수 있고, 절연체(254a) 및 절연체(254b)에는 같은 재료를 사용하여도 좋고, 다른 재료를 사용하여도 좋다. 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 또는 질화 실리콘과, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체의 적층 구조로 하여도 좋다. 또한 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체로서, 예를 들어 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 사용할 수 있다.
이로써, 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또한 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 또한 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또한 소비 전력이 낮은 반도체 장치를 제공할 수 있다.
<마이크로파 처리 장치>
이하에서는, 본 발명의 일 형태에 따른 마이크로파 처리 장치에 대하여 설명한다.
먼저, 반도체 장치 등의 제조 시에 들어가는 불순물이 적은 제조 장치의 구성에 대하여 도 16 내지 도 18을 사용하여 설명한다.
도 16은 매엽식(枚葉式) 멀티 체임버의 제조 장치(2700)를 모식적으로 나타낸 상면도이다. 성막 장치(2700)는, 기판을 수용하는 카세트 포트(2761)와 기판의 얼라인먼트를 수행하는 얼라인먼트 포트(2762)를 갖는 대기 측 기판 공급실(2701)과, 대기 측 기판 공급실(2701)로부터 기판을 반송하는 대기 측 기판 반송실(2702)과, 기판을 반입하며 실내의 압력을 대기압으로부터 감압 또는 감압으로부터 대기압으로 전환하는 로드록실(2703a)과, 기판을 반출하며 실내의 압력을 감압으로부터 대기압 또는 대기압으로부터 감압으로 전환하는 언로드록실(2703b)과, 진공 중의 기판을 반송하는 반송실(2704)과, 체임버(2706a)와, 체임버(2706b)와, 체임버(2706c)와, 체임버(2706d)를 갖는다.
또한 대기 측 기판 반송실(2702)은 로드록실(2703a) 및 언로드록실(2703b)에 접속되고, 로드록실(2703a) 및 언로드록실(2703b)은 반송실(2704)에 접속되고, 반송실(2704)은 체임버(2706a), 체임버(2706b), 체임버(2706c), 및 체임버(2706d)에 접속된다.
또한 각 실의 접속부에는 게이트 밸브(GV)가 제공되어 있고, 대기 측 기판 공급실(2701)과 대기 측 기판 반송실(2702)을 제외하고, 각 실을 독립적으로 진공 상태로 유지할 수 있다. 또한 대기 측 기판 반송실(2702)에는 반송 로봇(2763a)이 제공되어 있고, 반송실(2704)에는 반송 로봇(2763b)이 제공되어 있다. 반송 로봇(2763a) 및 반송 로봇(2763b)에 의하여, 제조 장치(2700) 내에서 기판을 반송할 수 있다.
반송실(2704) 및 각 체임버의 배압(전체 압력)은, 예를 들어 1×10-4Pa 이하, 바람직하게는 3×10-5Pa 이하, 더 바람직하게는 1×10-5Pa 이하로 한다. 또한 반송실(2704) 및 각 체임버의 질량 전하비(m/z)가 18인 기체 분자(원자)의 부분 압력은, 예를 들어 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하로 한다. 또한 반송실(2704) 및 각 체임버의 m/z가 28인 기체 분자(원자)의 부분 압력은, 예를 들어 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하로 한다. 또한 반송실(2704) 및 각 체임버의 m/z가 44인 기체 분자(원자)의 부분 압력은, 예를 들어 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하로 한다.
또한 반송실(2704) 및 각 체임버 내의 전체 압력 및 부분 압력은, 질량 분석계를 사용하여 측정할 수 있다. 예를 들어 ULVAC, Inc. 제조의 사중극형 질량 분석계(Q-mass라고도 함) Qulee CGM-051을 사용하면 좋다.
또한 반송실(2704) 및 각 체임버는 외부 누설 또는 내부 누설이 적은 구성으로 하는 것이 바람직하다. 예를 들어 반송실(2704) 및 각 체임버의 누설 레이트를 3×10-6Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하로 한다. 또한 예를 들어 m/z가 18인 기체 분자(원자)의 누설 레이트를 1×10-7Pa·m3/s 이하, 바람직하게는 3×10-8Pa·m3/s 이하로 한다. 또한 예를 들어 m/z가 28인 기체 분자(원자)의 누설 레이트를 1×10-5Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하로 한다. 또한 예를 들어 m/z가 44인 기체 분자(원자)의 누설 레이트를 3×10-6Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하로 한다.
또한 누설 레이트는 상술한 질량 분석계를 사용하여 측정한 전체 압력 및 부분 압력으로부터 도출하면 좋다. 누설 레이트는 외부 누설 및 내부 누설에 의존한다. 외부 누설이란, 미소한 구멍이나 밀봉 불량 등으로 인하여 진공 시스템 외부로부터 기체가 유입되는 것을 말한다. 내부 누설은 진공 시스템 내의 밸브 등의 칸막이로부터의 누설이나 내부의 부재로부터 방출되는 가스에 기인한다. 누설 레이트를 상술한 값 이하로 하기 위해서는, 외부 누설 및 내부 누설의 양면에서 대책을 세울 필요가 있다.
예를 들어 반송실(2704) 및 각 체임버의 개폐 부분은 메탈 개스킷으로 밀봉되는 것이 좋다. 메탈 개스킷에는 플루오린화 철, 산화 알루미늄, 산화 크로뮴 등으로 피복된 금속을 사용하는 것이 바람직하다. 메탈 개스킷은 O링에 비하여 밀착성이 높고, 외부 누설을 저감할 수 있다. 또한 플루오린화 철, 산화 알루미늄, 산화 크로뮴 등으로 피복된 금속의 부동태를 사용함으로써, 메탈 개스킷으로부터 방출되는 불순물을 포함한 가스가 억제되므로, 내부 누설을 저감할 수 있다.
또한 제조 장치(2700)를 구성하는 부재에는, 불순물을 포함한 가스의 방출이 적은 알루미늄, 크로뮴, 타이타늄, 지르코늄, 니켈, 또는 바나듐을 사용한다. 또한 철, 크로뮴, 및 니켈 등을 포함한 합금을 상술한 부재로 피복하여 사용하여도 좋다. 철, 크로뮴, 및 니켈 등을 포함한 합금은 강성이 있고, 열에 강하고, 또한 가공에 적합하다. 여기서, 표면적을 축소하기 위하여 부재의 표면 요철을 연마 등에 의하여 저감하면, 방출 가스를 저감할 수 있다.
또는 상술한 제조 장치(2700)의 부재를 플루오린화 철, 산화 알루미늄, 산화 크로뮴 등으로 피복하여도 좋다.
제조 장치(2700)의 부재는 가능한 한 금속만으로 구성되는 것이 바람직하고, 예를 들어 석영 등으로 구성되는 관찰 창 등을 설치하는 경우에도, 가스의 방출을 억제하기 위하여 표면을 플루오린화 철, 산화 알루미늄, 산화 크로뮴 등으로 얇게 피복하는 것이 좋다.
반송실(2704) 및 각 체임버에 존재하는 흡착물은 내벽 등에 흡착되어 있기 때문에 반송실(2704) 및 각 체임버의 압력에 영향을 미치지 않지만, 반송실(2704) 및 각 체임버를 배기한 경우에 가스 방출의 원인이 된다. 그러므로 누설 레이트와 배기 속도에 상관성은 없지만, 배기 능력이 높은 펌프를 사용하여 반송실(2704) 및 각 체임버에 존재하는 흡착물을 가능한 한 이탈시키고, 미리 배기를 하는 것이 중요하다. 또한 흡착물의 이탈을 촉진시키기 위하여, 반송실(2704) 및 각 체임버에 대하여 베이킹을 실시하여도 좋다. 베이킹을 실시함으로써, 흡착물의 이탈 속도를 10배 정도 높일 수 있다. 베이킹은 100℃ 이상 450℃ 이하에서 실시하면 좋다. 이때, 불활성 가스를 반송실(2704) 및 각 체임버에 도입하면서 흡착물을 제거하면, 배기만으로는 이탈되기 어려운 물 등의 이탈 속도를 더 높일 수 있다. 또한 도입하는 불활성 가스를 베이킹의 온도와 같은 정도로 가열함으로써, 흡착물의 이탈 속도를 더 높일 수 있다. 여기서 불활성 가스로서는 희가스를 사용하는 것이 바람직하다.
또는 가열한 희가스 등의 불활성 가스 또는 산소 등을 도입하여 반송실(2704) 및 각 체임버 내의 압력을 높이고 일정한 시간이 경과한 후에, 반송실(2704) 및 각 체임버를 다시 배기하는 처리를 수행하는 것이 바람직하다. 가열된 가스를 도입하면 반송실(2704) 및 각 체임버 내의 흡착물을 이탈시킬 수 있고, 반송실(2704) 및 각 체임버 내에 존재하는 불순물을 저감할 수 있다. 또한 이 처리는 2번 이상 30번 이하, 바람직하게는 5번 이상 15번 이하의 범위에서 반복적으로 수행하는 것이 효과적이다. 구체적으로는, 온도가 40℃ 이상 400℃ 이하, 바람직하게는 50℃ 이상 200℃ 이하인 불활성 가스 또는 산소 등을 도입하여 반송실(2704) 및 각 체임버 내의 압력을 0.1Pa 이상 10kPa 이하, 바람직하게는 1Pa 이상 1kPa 이하, 더 바람직하게는 5Pa 이상 100Pa 이하로 하고, 압력을 유지하는 기간을 1분 이상 300분 이하, 바람직하게는 5분 이상 120분 이하로 하면 좋다. 그 후, 반송실(2704) 및 각 체임버를 5분 이상 300분 이하, 바람직하게는 10분 이상 120분 이하의 기간 배기한다.
다음으로, 체임버(2706b) 및 체임버(2706c)에 대하여 도 17의 단면 모식도를 사용하여 설명한다.
체임버(2706b) 및 체임버(2706c)는 예를 들어 피처리물에 대하여 마이크로파 처리를 수행할 수 있는 체임버이다. 또한 체임버(2706b)와 체임버(2706c)는 마이크로파 처리를 수행할 때의 분위기만이 다르다. 그 외의 구성은 공통되기 때문에, 이하에서는 통틀어 설명한다.
체임버(2706b) 및 체임버(2706c)는 슬롯 안테나판(2808)과, 유전체판(2809)과, 기판 홀더(2812)와, 배기구(2819)를 갖는다. 또한 체임버(2706b) 및 체임버(2706c)의 외부 등에는 가스 공급원(2801)과, 밸브(2802)와, 고주파 발생기(2803)와, 도파관(2804)과, 모드 변환기(2805)와, 가스관(2806)과, 도파관(2807)과, 매칭 박스(2815)와, 고주파 전원(2816)과, 진공 펌프(2817)와, 밸브(2818)가 제공된다.
고주파 발생기(2803)는 도파관(2804)을 통하여 모드 변환기(2805)에 접속되어 있다. 모드 변환기(2805)는 도파관(2807)을 통하여 슬롯 안테나판(2808)에 접속되어 있다. 슬롯 안테나판(2808)은 유전체판(2809)과 접하여 배치된다. 또한 가스 공급원(2801)은 밸브(2802)를 통하여 모드 변환기(2805)에 접속되어 있다. 그리고 모드 변환기(2805), 도파관(2807), 및 유전체판(2809)을 지나가는 가스관(2806)을 통하여 체임버(2706b) 및 체임버(2706c)에 가스가 공급된다. 또한 진공 펌프(2817)는 밸브(2818) 및 배기구(2819)를 통하여 체임버(2706b) 및 체임버(2706c)로부터 가스 등을 배기하는 기능을 갖는다. 또한 고주파 전원(2816)은 매칭 박스(2815)를 통하여 기판 홀더(2812)에 접속되어 있다.
기판 홀더(2812)는 기판(2811)을 유지하는 기능을 갖는다. 예를 들어 기판(2811)의 정전 척(electrostatic chuck) 또는 기계 척(mechanical chuck)으로서의 기능을 갖는다. 또한 고주파 전원(2816)으로부터 전력을 공급받는 전극으로서의 기능을 갖는다. 또한 내부에 가열 기구(2813)를 갖고, 기판(2811)을 가열하는 기능을 갖는다.
진공 펌프(2817)로서는, 예를 들어 드라이 펌프, 메커니컬 부스터 펌프, 이온 펌프, 타이타늄 서블리메이션 펌프, 크라이오펌프(cryopump), 또는 터보 분자 펌프 등을 사용할 수 있다. 또한 진공 펌프(2817)에 더하여 크라이오트랩을 사용하여도 좋다. 크라이오펌프 및 크라이오트랩을 사용하면, 물을 효율적으로 배기할 수 있어 특히 바람직하다.
또한 가열 기구(2813)는, 예를 들어 저항 발열체 등을 사용하여 가열하는 가열 기구로 하면 좋다. 또는 가열된 가스 등의 매체로부터의 열전도 또는 열복사에 의하여 가열하는 가열 기구로 하여도 좋다. 예를 들어 GRTA(Gas Rapid Thermal Annealing) 또는 LRTA(Lamp Rapid Thermal Annealing) 등의 RTA(Rapid Thermal Annealing)를 사용할 수 있다. GRTA에서는 고온 가스를 사용하여 가열 처리를 수행한다. 가스로서는 불활성 가스가 사용된다.
또한 가스 공급원(2801)은 질량 유량 제어기를 통하여 정제기에 접속되어도 좋다. 가스로서는 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 가스를 사용하는 것이 바람직하다. 예를 들어 산소 가스, 질소 가스, 및 희가스(아르곤 등)를 사용하면 좋다.
유전체판(2809)으로서는, 예를 들어 산화 실리콘(석영), 산화 알루미늄(알루미나), 또는 산화 이트륨(이트리아) 등을 사용하면 좋다. 또한 유전체판(2809)의 표면에 다른 보호층이 더 형성되어도 좋다. 보호층에는 산화 마그네슘, 산화 타이타늄, 산화 크로뮴, 산화 지르코늄, 산화 하프늄, 산화 탄탈럼, 산화 실리콘, 산화 알루미늄, 또는 산화 이트륨 등을 사용하면 좋다. 유전체판(2809)은 후술하는 고밀도 플라스마(2810) 중 특히 고밀도 영역에 노출되기 때문에, 보호층을 제공하면 손상을 완화시킬 수 있다. 그 결과, 처리 시의 파티클 증가 등을 억제할 수 있다.
고주파 발생기(2803)는 예를 들어 0.3GHz 이상 3.0GHz 이하, 0.7GHz 이상 1.1GHz 이하, 또는 2.2GHz 이상 2.8GHz 이하의 마이크로파를 발생시키는 기능을 갖는다. 고주파 발생기(2803)에 의하여 발생시킨 마이크로파는, 도파관(2804)을 통하여 모드 변환기(2805)로 전달된다. 모드 변환기(2805)는 TE 모드로서 전달된 마이크로파를 TEM 모드로 변환시킨다. 그리고 마이크로파는 도파관(2807)을 통하여 슬롯 안테나판(2808)에 전달된다. 슬롯 안테나판(2808)에는 복수의 슬롯 구멍이 제공되어 있고, 마이크로파는 상기 슬롯 구멍 및 유전체판(2809)을 통과한다. 그리고 유전체판(2809)의 아래쪽에 전계를 발생시키고, 고밀도 플라스마(2810)를 생성할 수 있다. 고밀도 플라스마(2810)에는, 가스 공급원(2801)으로부터 공급된 가스 종류에 따른 이온 및 라디칼이 존재한다. 예를 들어 산소 라디칼 또는 질소 라디칼 등이 존재한다.
이때, 고밀도 플라스마(2810)에서 생성된 이온 및 라디칼에 의하여, 기판(2811) 위의 막 등을 개질할 수 있다. 또한 고주파 전원(2816)을 사용하여 기판(2811) 측에 바이어스를 인가하는 것이 바람직한 경우가 있다. 고주파 전원(2816)으로서는, 예를 들어 13.56MHz, 27.12MHz 등의 주파수의 RF(Radio Frequency) 전원을 사용하면 좋다. 기판 측에 바이어스를 인가함으로써, 고밀도 플라스마(2810) 내의 이온을 기판(2811) 위의 막 등의 개구부의 깊은 부분까지 효율적으로 도달시킬 수 있다.
예를 들어 체임버(2706b)에서는 가스 공급원(2801)으로부터 산소를 도입함으로써 고밀도 플라스마(2810)를 사용한 산소 라디칼 처리를 수행하고, 체임버(2706c)에서는 가스 공급원(2801)으로부터 질소를 도입함으로써 고밀도 플라스마(2810)를 사용한 질소 라디칼 처리를 수행할 수 있다.
다음으로, 체임버(2706a) 및 체임버(2706d)에 대하여 도 18의 단면 모식도를 사용하여 설명한다.
체임버(2706a) 및 체임버(2706d)는 예를 들어 피처리물에 전자기파를 조사할 수 있는 체임버이다. 또한 체임버(2706a)와 체임버(2706d)는 전자기파의 종류만이 다르다. 그 외의 구성은 공통되는 부분이 많기 때문에, 이하에서는 통틀어 설명한다.
체임버(2706a) 및 체임버(2706d)는 하나 또는 복수의 램프(2820)와, 기판 홀더(2825)와, 가스 도입구(2823)와, 배기구(2830)를 갖는다. 또한 체임버(2706a) 및 체임버(2706d)의 외부 등에는, 가스 공급원(2821)과, 밸브(2822)와, 진공 펌프(2828)와, 밸브(2829)가 제공된다.
가스 공급원(2821)은 밸브(2822)를 통하여 가스 도입구(2823)에 접속되어 있다. 진공 펌프(2828)는 밸브(2829)를 통하여 배기구(2830)에 접속되어 있다. 램프(2820)는 기판 홀더(2825)와 대향하여 배치되어 있다. 기판 홀더(2825)는 기판(2824)을 유지하는 기능을 갖는다. 또한 기판 홀더(2825)는 내부에 가열 기구(2826)를 갖고, 기판(2824)을 가열하는 기능을 갖는다.
램프(2820)로서는, 예를 들어 가시광 또는 자외광 등의 전자기파를 방사하는 기능을 갖는 광원을 사용하면 좋다. 예를 들어 파장 10nm 이상 2500nm 이하, 500nm 이상 2000nm 이하, 또는 40nm 이상 340nm 이하에 피크를 갖는 전자기파를 방사하는 기능을 갖는 광원을 사용하면 좋다.
예를 들어 램프(2820)로서는, 할로젠 램프, 메탈 할라이드 램프, 제논 아크 램프, 카본 아크 램프, 고압 소듐 램프, 또는 고압 수은 램프 등의 광원을 사용하면 좋다.
예를 들어 램프(2820)로부터 방사되는 전자기파는, 그 일부 또는 전부가 기판(2824)에 흡수됨으로써 기판(2824) 위의 막 등을 개질할 수 있다. 예를 들어 결함의 생성 또는 저감, 혹은 불순물의 제거 등을 할 수 있다. 또한 기판(2824)을 가열하면서 수행하면, 결함의 생성 또는 저감, 혹은 불순물의 제거 등을 효율적으로 할 수 있다.
또는 예를 들어 램프(2820)로부터 방사되는 전자기파에 의하여, 기판 홀더(2825)를 발열시켜, 기판(2824)을 가열하여도 좋다. 그 경우, 기판 홀더(2825) 내부에 가열 기구(2826)를 갖지 않아도 된다.
진공 펌프(2828)에 대해서는 진공 펌프(2817)에 대한 기재를 참조한다. 또한 가열 기구(2826)에 대해서는 가열 기구(2813)에 대한 기재를 참조한다. 또한 가스 공급원(2821)에 대해서는 가스 공급원(2801)에 대한 기재를 참조한다.
상술한 제조 장치를 사용함으로써, 피처리물에 대한 불순물의 혼입을 억제하면서 막의 개질 등을 할 수 있다.
이상, 본 실시형태에 기재된 구성, 방법 등은 다른 실시형태에 기재되는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 반도체 장치(기억 장치)의 일 형태에 대하여 도 19 내지 도 21을 사용하여 설명한다.
[기억 장치 1]
본 발명의 일 형태인 반도체 장치를 사용한 기억 장치의 일례를 도 19에 나타내었다. 본 실시형태에 따른 기억 장치에서, 트랜지스터(200)는 트랜지스터(300)의 위쪽에 제공되고, 용량 소자(100)는 트랜지스터(200)의 위쪽에 제공되어 있다. 용량 소자(100) 또는 트랜지스터(300)는 적어도 일부가 트랜지스터(200)와 중첩되는 것이 바람직하다. 이에 의하여, 용량 소자(100), 트랜지스터(200), 및 트랜지스터(300)를 상면에서 보았을 때의 점유 면적을 감소시킬 수 있기 때문에, 본 실시형태에 따른 기억 장치의 미세화 또는 고집적화가 가능하다. 또한 본 실시형태에 따른 기억 장치는 예를 들어 CPU(Central Processing Unit) 또는 GPU(Graphics Processing Unit)로 대표되는 로직 회로, 혹은 DRAM(Dynamic Random Access Memory) 또는 NVM(Non-Volatile Memory)으로 대표되는 메모리 회로에 적용될 수 있다.
또한 트랜지스터(200)로서는, 앞의 실시형태에서 설명한 트랜지스터(200)를 사용할 수 있다. 따라서 트랜지스터(200) 및 트랜지스터(200)를 포함하는 층에 대해서는, 앞의 실시형태의 기재를 참작할 수 있다.
트랜지스터(200)는 산화물 반도체를 갖는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(200)는 오프 전류가 작기 때문에, 이를 기억 장치에 사용함으로써 장기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작이 불필요하거나, 또는 리프레시 동작의 빈도가 매우 적기 때문에, 기억 장치의 소비 전력을 충분히 저감할 수 있다. 또한 반도체층에 실리콘을 사용하는 트랜지스터와 비교하여 트랜지스터(200)는 고온에서의 전기 특성이 양호하다. 예를 들어 트랜지스터(200)는 125℃ 내지 150℃의 온도 범위에서도 양호한 전기 특성을 나타낸다. 또한 125℃ 내지 150℃의 온도 범위에서, 트랜지스터(200)는 온/오프비가 10자릿수 이상이다. 바꿔 말하면, 반도체층에 실리콘을 사용하는 트랜지스터와 비교하여, 트랜지스터(200)는 트랜지스터 특성의 일례인 온 전류, 주파수 특성 등이 고온이 될수록 우수한 특성을 갖는다.
도 19에 나타낸 반도체 장치에서, 배선(1001)은 트랜지스터(300)의 소스에 전기적으로 접속되고, 배선(1002)은 트랜지스터(300)의 드레인에 전기적으로 접속되고, 배선(1007)은 트랜지스터(300)의 게이트에 전기적으로 접속되어 있다. 또한 배선(1003)은 트랜지스터(200)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 배선(1004)은 트랜지스터(200)의 제 1 게이트에 전기적으로 접속되고, 배선(1006)은 트랜지스터(200)의 제 2 게이트에 전기적으로 접속되어 있다. 그리고 트랜지스터(200)의 소스 및 드레인 중 다른 쪽은 용량 소자(100)의 한쪽 전극에 전기적으로 접속되고, 배선(1005)은 용량 소자(100)의 다른 쪽 전극에 전기적으로 접속되어 있다.
도 19에 나타낸 반도체 장치는, 트랜지스터(200)의 스위칭에 의하여, 용량 소자(100)의 한쪽 전극에 충전된 전하가 유지될 수 있다는 특성을 갖기 때문에, 정보의 기록, 유지, 판독이 가능하다. 또한 트랜지스터(200)는 소스, 게이트(톱 게이트), 드레인에 더하여 백 게이트가 제공된 소자이다. 즉, 4단자 소자이므로 MTJ(Magnetic Tunnel Junction) 특성을 이용한 MRAM(Magnetoresistive Random Access Memory), ReRAM(Resistive Random Access Memory), 상변화 메모리(Phase-change memory) 등으로 대표되는 2단자 소자와 비교하여, 입출력의 독립적인 제어를 간단하게 수행할 수 있다는 특징을 갖는다. 또한 MRAM, ReRAM, 상변화 메모리는 정보의 재기록 시에, 구조가 원자 레벨로 변화되는 경우가 있다. 한편, 도 19에 나타낸 반도체 장치에서는 정보의 재기록이 트랜지스터 및 용량 소자를 이용한 전자의 충전 또는 방전에 의하여 수행되기 때문에, 반복적인 재기록에 대한 내성이 우수하고, 구조 변화도 적다는 특징을 갖는다.
또한 도 19에 나타낸 반도체 장치를 매트릭스상으로 배치함으로써, 메모리 셀 어레이를 구성할 수 있다. 이 경우, 트랜지스터(300)는 상기 메모리 셀 어레이에 접속되는 판독 회로 또는 구동 회로 등에 사용될 수 있다. 도 19에 나타낸 반도체 장치를 메모리 소자로서 사용한 경우, 예를 들어 구동 전압이 2.5V이고, 평가 환경 온도가 -40℃ 내지 85℃의 범위에서, 200MHz 이상의 동작 주파수를 실현할 수 있다.
<트랜지스터(300)>
트랜지스터(300)는 기판(311) 위에 제공되고, 게이트 전극으로서 기능하는 도전체(316), 게이트 절연체로서 기능하는 절연체(315), 기판(311)의 일부로 이루어지는 반도체 영역(313), 및 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(314a) 및 저저항 영역(314b)을 갖는다.
여기서, 반도체 영역(313) 위에 절연체(315)가 배치되고, 절연체(315) 위에 도전체(316)가 배치된다. 또한 같은 층에 형성되는 트랜지스터(300)는, 소자 분리 절연층으로서 기능하는 절연체(312)에 의하여 전기적으로 분리되어 있다. 절연체(312)로서는, 후술하는 절연체(326) 등과 같은 절연체를 사용할 수 있다. 트랜지스터(300)는 p채널형 및 n채널형 중 어느 쪽이어도 좋다.
기판(311)은 반도체 영역(313)에서 채널이 형성되는 영역, 그 근방의 영역, 소스 영역 또는 드레인 영역이 되는 저저항 영역(314a) 및 저저항 영역(314b) 등에서 실리콘계 반도체 등의 반도체를 포함하는 것이 바람직하고, 단결정 실리콘을 포함하는 것이 바람직하다. 또는 Ge(저마늄), SiGe(실리콘 저마늄), GaAs(갈륨 비소), GaAlAs(갈륨 알루미늄 비소) 등을 포함하는 재료로 형성하여도 좋다. 결정 격자에 응력을 가하여 격자 간격을 변화시킴으로써 유효 질량을 제어한 실리콘을 사용한 구성으로 하여도 좋다. 또는 GaAs와 GaAlAs 등을 사용함으로써, 트랜지스터(300)를 HEMT(High Electron Mobility Transistor)로 하여도 좋다.
저저항 영역(314a) 및 저저항 영역(314b)은 반도체 영역(313)에 적용되는 반도체 재료에 더하여 비소, 인 등의 n형 도전성을 부여하는 원소 또는 붕소 등의 p형 도전성을 부여하는 원소를 포함한다.
게이트 전극으로서 기능하는 도전체(316)에는 비소, 인 등의 n형 도전성을 부여하는 원소, 또는 붕소 등의 p형 도전성을 부여하는 원소를 포함하는 실리콘 등의 반도체 재료, 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다.
또한 도전체의 재료에 따라 일함수가 결정되기 때문에, 도전체의 재료를 변경함으로써 문턱 전압을 조정할 수 있다. 구체적으로는, 도전체에 질화 타이타늄이나 질화 탄탈럼 등의 재료를 사용하는 것이 바람직하다. 또한 도전성과 매립성을 양립하기 위하여 도전체에 텅스텐이나 알루미늄 등의 금속 재료의 적층을 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 내열성의 관점에서 바람직하다.
여기서, 도 19에 나타낸 트랜지스터(300)에서는 채널이 형성되는 반도체 영역(313)(기판(311)의 일부)이 볼록 형상을 갖는다. 또한 반도체 영역(313)의 측면 및 상면을, 절연체(315)를 개재하여 도전체(316)가 덮도록 제공되어 있다. 이와 같은 트랜지스터(300)는 반도체 기판의 볼록부를 이용하기 때문에 FIN형 트랜지스터라고도 불린다. 또한 볼록부의 상부와 접하여, 볼록부를 형성하기 위한 마스크로서 기능하는 절연체를 가져도 좋다. 또한 여기서는 반도체 기판의 일부를 가공하여 볼록부를 형성하는 경우에 대하여 설명하였지만, SOI 기판을 가공하여 볼록 형상을 갖는 반도체막을 형성하여도 좋다.
또한 도 19에 나타낸 트랜지스터(300)는 일례이고, 그 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
또한 도 19에 나타낸 바와 같이, 반도체 장치에서는 트랜지스터(300)와 트랜지스터(200)가 적층되어 제공되어 있다. 예를 들어 트랜지스터(300)를 실리콘계 반도체 재료로 형성하고, 트랜지스터(200)를 산화물 반도체로 형성할 수 있다. 이와 같이 도 19에 나타낸 반도체 장치에서는, 실리콘계 반도체 재료와 산화물 반도체를 상이한 층에 혼재하여 형성할 수 있다. 또한 도 19에 나타낸 반도체 장치는, 실리콘계 반도체 재료를 사용하는 반도체 장치의 제조 장치를 사용하는 공정과 같은 공정에서 제작할 수 있고, 고집적화도 가능하다.
<용량 소자>
용량 소자(100)는 절연체(160) 위의 절연체(114)와, 절연체(114) 위의 절연체(140)와, 절연체(114) 및 절연체(140)에 형성된 개구 내에 배치된 도전체(110)와, 도전체(110) 및 절연체(140) 위의 절연체(130)와, 절연체(130) 위의 도전체(120)와, 도전체(120) 및 절연체(130) 위의 절연체(150)를 갖는다. 여기서, 절연체(114) 및 절연체(140)에 형성된 개구 내에 도전체(110), 절연체(130), 및 도전체(120)의 적어도 일부가 배치된다.
도전체(110)는 용량 소자(100)의 하부 전극으로서 기능하고, 도전체(120)는 용량 소자(100)의 상부 전극으로서 기능하고, 절연체(130)는 용량 소자(100)의 유전체로서 기능한다. 용량 소자(100)는 절연체(114) 및 절연체(140)의 개구에서, 밑면뿐만 아니라 측면에서도 상부 전극과 하부 전극이 유전체를 사이에 두고 대향하는 구성을 갖기 때문에, 단위 면적당 정전 용량을 크게 할 수 있다. 따라서 상기 개구의 깊이를 깊게 할수록, 용량 소자(100)의 정전 용량을 크게 할 수 있다. 이와 같이 용량 소자(100)의 단위 면적당 정전 용량을 크게 함으로써, 반도체 장치의 미세화 또는 고집적화를 추진할 수 있다.
절연체(114) 및 절연체(150)로서는, 절연체(280)로서 사용할 수 있는 절연체를 사용하면 좋다. 또한 절연체(140)는, 절연체(114)의 개구를 형성할 때의 에칭 스토퍼로서 기능하는 것이 바람직하고, 절연체(214)로서 사용할 수 있는 절연체를 사용하면 좋다.
절연체(114) 및 절연체(140)에 형성된 개구를 상면에서 본 형상은 사각형이어도 좋고, 사각형 이외의 다각형이어도 좋고, 다각형의 모서리 부분을 만곡시킨 형상이어도 좋고, 타원을 포함하는 원형이어도 좋다. 여기서, 상면에서 보았을 때, 상기 개구와 트랜지스터(200)가 중첩되는 면적이 큰 것이 바람직하다. 이와 같은 구성으로 함으로써, 용량 소자(100)와 트랜지스터(200)를 갖는 반도체 장치의 점유 면적을 감소시킬 수 있다.
도전체(110)는 절연체(140) 및 절연체(114)에 형성된 개구와 접하여 배치된다. 도전체(110)의 상면은, 절연체(140)의 상면과 실질적으로 정렬되는 것이 바람직하다. 또한 도전체(110)의 하면에는 절연체(160) 위에 제공된 도전체(152)가 접한다. 도전체(110)는 ALD법 또는 CVD법 등을 사용하여 성막하는 것이 바람직하고, 예를 들어 도전체(205)로서 사용할 수 있는 도전체를 사용하면 좋다.
절연체(130)는 도전체(110) 및 절연체(140)를 덮도록 배치된다. 예를 들어 ALD법 또는 CVD법 등을 사용하여 절연체(130)를 성막하는 것이 바람직하다. 절연체(130)에는 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 지르코늄, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화질화 하프늄, 질화산화 하프늄, 질화 하프늄 등을 사용하면 좋고, 적층 또는 단층으로 제공할 수 있다. 예를 들어 절연체(130)로서는, 산화 지르코늄, 산화 알루미늄, 산화 지르코늄이 이 순서대로 적층된 절연막을 사용할 수 있다.
또한 절연체(130)에는 산화질화 실리콘 등의 절연 내력이 큰 재료 또는 고유전율(high-k) 재료를 사용하는 것이 바람직하다. 또는 절연 내력이 큰 재료와 고유전율(high-k) 재료의 적층 구조를 사용하여도 좋다.
또한 고유전율(high-k) 재료(비유전율이 높은 재료)로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 포함한 산화물, 알루미늄 및 하프늄을 포함한 산화질화물, 실리콘 및 하프늄을 포함한 산화물, 실리콘 및 하프늄을 포함한 산화질화물, 실리콘 및 하프늄을 포함한 질화물 등이 있다. 이와 같은 high-k 재료를 사용함으로써, 절연체(130)를 두껍게 하여도 용량 소자(100)의 정전 용량을 충분히 확보할 수 있다. 절연체(130)를 두껍게 함으로써, 도전체(110)와 도전체(120) 사이에 발생하는 누설 전류를 억제할 수 있다.
한편, 절연 내력이 큰 재료로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 갖는 산화 실리콘, 수지 등이 있다. 예를 들어 ALD법을 사용하여 성막한 질화 실리콘(SiNx), PEALD법을 사용하여 성막한 산화 실리콘(SiOx), ALD법을 사용하여 성막한 질화 실리콘(SiNx)이 이 순서대로 적층된 절연막을 사용할 수 있다. 이와 같은 절연 내력이 큰 절연체를 사용함으로써, 절연 내력을 향상시키고 용량 소자(100)의 정전 파괴를 억제할 수 있다.
도전체(120)는 절연체(140) 및 절연체(114)에 형성된 개구를 메우도록 배치된다. 또한 도전체(120)는 도전체(112) 및 도전체(153)를 통하여 배선(1005)에 전기적으로 접속되어 있다. 도전체(120)는 ALD법 또는 CVD법 등을 사용하여 성막하는 것이 바람직하고, 예를 들어 도전체(205)로서 사용할 수 있는 도전체를 사용하면 좋다.
또한 트랜지스터(200)는 산화물 반도체를 사용하는 구성을 갖기 때문에, 용량 소자(100)와의 상응성이 높다. 구체적으로는, 산화물 반도체를 사용하는 트랜지스터(200)는 오프 전류가 작기 때문에, 용량 소자(100)와 조합하여 사용함으로써, 장기에 걸쳐 기억 내용을 유지할 수 있다.
<배선층>
각 구조체 사이에는 층간막, 배선, 및 플러그 등이 제공된 배선층이 제공되어도 좋다. 또한 배선층은 설계에 따라 복수 층 제공할 수 있다. 여기서, 플러그 또는 배선으로서 기능하는 도전체에는, 복수의 구조를 합쳐서 동일한 부호를 부여하는 경우가 있다. 또한 본 명세서 등에서 배선과, 배선에 전기적으로 접속되는 플러그가 일체물이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하는 경우, 그리고 도전체의 일부가 플러그로서 기능하는 경우도 있다.
예를 들어 트랜지스터(300) 위에는 층간막으로서 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는, 단자로서 기능하는 도전체(153)에 전기적으로 접속되는 도전체(328) 및 도전체(330) 등이 매립되어 있다. 또한 도전체(328) 및 도전체(330)는 플러그 또는 배선으로서 기능한다.
또한 층간막으로서 기능하는 절연체는 그 아래쪽의 요철 형상을 피복하는 평탄화막으로서 기능하여도 좋다. 예를 들어 절연체(322)의 상면은 평탄성을 높이기 위하여 화학 기계 연마(CMP)법 등을 사용한 평탄화 처리에 의하여 평탄화되어도 좋다.
절연체(326) 및 도전체(330) 위에 배선층을 제공하여도 좋다. 예를 들어 도 19에서는 절연체(350), 절연체(352), 및 절연체(354)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(350), 절연체(352), 및 절연체(354)에는 도전체(356)가 형성되어 있다. 도전체(356)는 플러그 또는 배선으로서 기능한다.
절연체(354) 및 도전체(356) 위에는 절연체(210), 절연체(212), 절연체(214), 및 절연체(216)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(210), 절연체(212), 절연체(214), 및 절연체(216)에는 도전체(218) 및 트랜지스터(200)를 구성하는 도전체(도전체(205)) 등이 매립되어 있다. 또한 도전체(218)는 트랜지스터(300)에 전기적으로 접속되는 플러그 또는 배선으로서 기능한다.
또한 절연체(114), 절연체(140), 절연체(130), 절연체(150), 및 절연체(154)에는 도전체(112) 및 용량 소자(100)를 구성하는 도전체(도전체(120), 도전체(110)) 등이 매립되어 있다. 또한 도전체(112)는 용량 소자(100), 트랜지스터(200), 또는 트랜지스터(300)와 단자로서 기능하는 도전체(153)를 전기적으로 접속하는 플러그 또는 배선으로서 기능한다.
또한 절연체(154) 위에 도전체(153)가 제공되고, 도전체(153)는 절연체(156)로 덮여 있다. 여기서, 도전체(153)는 도전체(112)의 상면과 접하고, 용량 소자(100), 트랜지스터(200), 또는 트랜지스터(300)의 단자로서 기능한다.
또한 층간막으로서 사용할 수 있는 절연체로서는, 절연성을 갖는 산화물, 질화물, 산화질화물, 질화산화물, 금속 산화물, 금속 산화질화물, 금속 질화산화물 등이 있다. 예를 들어 층간막으로서 기능하는 절연체에는 비유전율이 낮은 재료를 사용함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다. 따라서 절연체의 기능에 따라 재료를 선택하는 것이 좋다.
예를 들어 절연체(320), 절연체(322), 절연체(326), 절연체(352), 절연체(354), 절연체(212), 절연체(114), 절연체(150), 절연체(156) 등은 비유전율이 낮은 절연체인 것이 바람직하다. 예를 들어 상기 절연체는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 갖는 산화 실리콘, 수지 등을 포함하는 것이 바람직하다. 또는 상기 절연체는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공을 갖는 산화 실리콘과, 수지의 적층 구조를 갖는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에, 수지와 조합함으로써 열적으로 안정적이며 비유전율이 낮은 적층 구조로 할 수 있다. 수지로서는, 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴 등이 있다.
또한 도전체(152) 또는 도전체(153) 위 또는 아래에 제공되는 절연체의 저항률은 1.0×1012Ωcm 이상 1.0×1015Ωcm 이하, 바람직하게는 5.0×1012Ωcm 이상 1.0×1014Ωcm 이하, 더 바람직하게는 1.0×1013Ωcm 이상 5.0×1013Ωcm 이하인 것이 바람직하다. 도전체(152) 또는 도전체(153) 위 또는 아래에 제공되는 절연체의 저항률이 상기 범위 내에 있으면, 상기 절연체는 절연성을 유지하면서 트랜지스터(200), 트랜지스터(300), 용량 소자(100), 및 도전체(152) 등의 배선 사이에 축적되는 전하를 분산시키고, 트랜지스터, 상기 트랜지스터를 갖는 반도체 장치의 상기 전하로 인한 특성 불량이나 정전 파괴를 억제할 수 있기 때문에 바람직하다. 이와 같은 절연체로서, 질화 실리콘 또는 질화산화 실리콘을 사용할 수 있다. 예를 들어 절연체(160) 또는 절연체(154)의 저항률이 상기 범위 내에 있으면 좋다.
또한 산화물 반도체를 사용한 트랜지스터는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정적으로 할 수 있다. 따라서 절연체(324), 절연체(350), 절연체(210) 등으로서는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체를 사용하면 좋다.
수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체로서는 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함한 절연체를 단층으로 또는 적층으로 사용하면 좋다. 구체적으로는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체로서 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 또는 질화 실리콘 등을 사용할 수 있다.
배선, 플러그에 사용할 수 있는 도전체에는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄 등 중에서 선택된 금속 원소를 1종류 이상 포함하는 재료를 사용할 수 있다. 또한 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
예를 들어 도전체(328), 도전체(330), 도전체(356), 도전체(218), 도전체(112), 도전체(152), 도전체(153) 등에는, 상기 재료로 형성되는 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층으로 또는 적층으로 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 텅스텐을 사용하는 것이 바람직하다. 또는 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써, 배선 저항을 저감할 수 있다.
<산화물 반도체가 제공된 층의 배선 또는 플러그>
또한 트랜지스터(200)에 산화물 반도체를 사용하는 경우, 산화물 반도체 근방에 과잉 산소 영역을 갖는 절연체가 제공되는 경우가 있다. 그 경우, 상기 과잉 산소 영역을 갖는 절연체와 상기 과잉 산소 영역을 갖는 절연체에 제공하는 도전체 사이에 배리어성을 갖는 절연체를 제공하는 것이 바람직하다.
예를 들어 도 19에서는 과잉 산소를 포함하는 절연체(280)와, 도전체(248) 사이에 절연체(247)를 제공하는 것이 좋다. 절연체(247)와 절연체(282)가 접하여 제공되기 때문에, 도전체(248) 및 트랜지스터(200)가 배리어성을 갖는 절연체로 밀봉되는 구조로 할 수 있다.
즉, 절연체(247)를 제공함으로써, 절연체(280)에 포함되는 과잉 산소가 도전체(248)에 흡수되는 것을 억제할 수 있다. 또한 절연체(247)를 가짐으로써, 불순물인 수소가 도전체(248)를 통하여 트랜지스터(200)로 확산되는 것을 억제할 수 있다.
여기서, 도전체(248)는 트랜지스터(200) 또는 트랜지스터(300)에 전기적으로 접속되는 플러그 또는 배선으로서의 기능을 갖는다.
구체적으로는, 절연체(284), 절연체(282), 및 절연체(280)의 개구의 측벽과 접하여 절연체(247)가 제공되고, 그 측면과 접하여 도전체(248)가 형성되어 있다. 상기 개구의 밑부분의 적어도 일부에는 도전체(240a) 또는 도전체(240b)가 위치하고, 도전체(248)가 도전체(240a) 또는 도전체(240b)와 접한다.
도전체(248)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(248)는 적층 구조로 하여도 좋다. 또한 트랜지스터(200)에서 도전체(248)를 2층의 적층 구조로 하는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 도전체(248)를 단층 또는 3층 이상의 적층 구조로 하여도 좋다.
또한 도전체(248)를 적층 구조로 하는 경우, 도전체(240a) 또는 도전체(240b)와 접하고, 또한 절연체(280), 절연체(282), 및 절연체(284)와 절연체(247)를 개재하여 접하는 도전체에는 물, 수소 등의 불순물의 투과를 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어 탄탈럼, 질화 탄탈럼, 타이타늄, 질화 타이타늄, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다. 또한 물, 수소 등의 불순물의 투과를 억제하는 기능을 갖는 도전성 재료를 단층 또는 적층으로 사용하여도 좋다. 상기 도전성 재료를 사용함으로써, 절연체(280)에 첨가된 산소가 도전체(248)에 흡수되는 것을 방지할 수 있다. 또한 절연체(284)보다 위에 있는 층에 포함되는 물, 수소 등의 불순물이 도전체(248)를 통하여 산화물(230)로 확산되는 것을 억제할 수 있다.
절연체(247)로서는 예를 들어 절연체(214) 등으로서 사용할 수 있는 절연체를 사용하면 좋다. 절연체(247)는 절연체(280) 등에 포함되는 물, 수소 등의 불순물이 도전체(248)를 통하여 산화물(230)로 확산되는 것을 억제할 수 있다. 또한 절연체(280)에 포함되는 산소가 도전체(248)에 흡수되는 것을 방지할 수 있다.
또한 도전체(248)의 상면과 접하여 배선으로서 기능하는 도전체(152)를 배치하여도 좋다. 배선으로서 기능하는 도전체에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 상기 도전체는 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다. 또한 상기 도전체는 절연체에 제공된 개구에 매립되도록 형성되어도 좋다.
이상이 구성예에 대한 설명이다. 본 구성을 사용함으로써, 산화물 반도체를 갖는 트랜지스터를 사용한 반도체 장치의 미세화 또는 고집적화가 가능하다. 또한 산화물 반도체를 갖는 트랜지스터를 사용한 반도체 장치에서 전기 특성의 변동을 억제하면서 신뢰성을 향상시킬 수 있다. 또한 온 전류가 큰 산화물 반도체를 갖는 트랜지스터를 제공할 수 있다. 또한 오프 전류가 작은 산화물 반도체를 갖는 트랜지스터를 제공할 수 있다. 또한 소비 전력이 저감된 반도체 장치를 제공할 수 있다.
[기억 장치 2]
본 발명의 일 형태인 반도체 장치를 사용한 반도체 장치(기억 장치)의 일례를 도 20에 나타내었다. 도 20에 나타낸 반도체 장치는, 도 19에 나타낸 반도체 장치와 마찬가지로 트랜지스터(200), 트랜지스터(300), 및 용량 소자(100)를 갖는다. 다만 도 20에 나타낸 반도체 장치는, 용량 소자(100)가 플레이너형인 점, 및 트랜지스터(200)와 트랜지스터(300)가 전기적으로 접속되어 있다는 점에서, 도 19에 나타낸 반도체 장치와 다르다.
본 발명의 일 형태의 반도체 장치에서, 트랜지스터(200)는 트랜지스터(300)의 위쪽에 제공되고, 용량 소자(100)는 트랜지스터(300) 및 트랜지스터(200)의 위쪽에 제공되어 있다. 용량 소자(100) 또는 트랜지스터(300)는 적어도 일부가 트랜지스터(200)와 중첩되는 것이 바람직하다. 이에 의하여, 용량 소자(100), 트랜지스터(200), 및 트랜지스터(300)를 상면에서 보았을 때의 점유 면적을 감소시킬 수 있기 때문에, 본 실시형태에 따른 반도체 장치의 미세화 또는 고집적화가 가능하다.
또한 트랜지스터(200) 및 트랜지스터(300)로서는, 상기 트랜지스터(200) 및 트랜지스터(300)를 사용할 수 있다. 따라서 트랜지스터(200), 트랜지스터(300), 및 이들을 포함하는 층에 대해서는, 앞의 기재를 참작할 수 있다.
도 20에 나타낸 반도체 장치에서, 배선(2001)은 트랜지스터(300)의 소스에 전기적으로 접속되고, 배선(2002)은 트랜지스터(300)의 드레인에 전기적으로 접속되어 있다. 또한 배선(2003)은 트랜지스터(200)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 배선(2004)은 트랜지스터(200)의 제 1 게이트에 전기적으로 접속되고, 배선(2006)은 트랜지스터(200)의 제 2 게이트에 전기적으로 접속되어 있다. 그리고 트랜지스터(300)의 게이트, 및 트랜지스터(200)의 소스 및 드레인 중 다른 쪽은 용량 소자(100)의 한쪽 전극에 전기적으로 접속되고, 배선(2005)은 용량 소자(100)의 다른 쪽 전극에 전기적으로 접속되어 있다. 또한 이하에서는 트랜지스터(300)의 게이트와, 트랜지스터(200)의 소스 및 드레인 중 다른 쪽과, 용량 소자(100)의 한쪽 전극이 접속된 노드를 노드(FG)라고 부르는 경우가 있다.
도 20에 나타낸 반도체 장치는, 트랜지스터(200)의 스위칭에 의하여 트랜지스터(300)의 게이트(노드(FG))의 전위가 유지될 수 있다는 특성을 갖기 때문에, 정보의 기록, 유지, 판독이 가능하다.
또한 도 20에 나타낸 반도체 장치를 매트릭스상으로 배치함으로써, 메모리 셀 어레이를 구성할 수 있다.
트랜지스터(300)를 포함하는 층은, 도 19에 나타낸 반도체 장치와 같은 구조를 갖기 때문에, 절연체(354)보다 아래의 구조에 대해서는 앞의 기재를 참작할 수 있다.
절연체(354) 위에 절연체(210), 절연체(212), 절연체(214), 및 절연체(216)가 배치된다. 여기서, 절연체(210)로서는, 절연체(350) 등과 마찬가지로 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체를 사용하면 좋다.
절연체(210), 절연체(212), 절연체(214), 및 절연체(216)에는 도전체(218)가 매립되어 있다. 도전체(218)는 용량 소자(100), 트랜지스터(200), 또는 트랜지스터(300)에 전기적으로 접속되는 플러그 또는 배선으로서 기능한다. 예를 들어 도전체(218)는 트랜지스터(300)의 게이트 전극으로서 기능하는 도전체(316)에 전기적으로 접속되어 있다.
또한 도전체(248)는 트랜지스터(200) 또는 트랜지스터(300)에 전기적으로 접속되는 플러그 또는 배선으로서 기능한다. 예를 들어 도전체(248)는 트랜지스터(200)의 소스 및 드레인 중 다른 쪽으로서 기능하는 도전체(240b)와, 용량 소자(100)의 한쪽 전극으로서 기능하는 도전체(110)를 전기적으로 접속한다.
또한 플레이너형 용량 소자(100)는 트랜지스터(200)의 위쪽에 제공된다. 용량 소자(100)는 제 1 전극으로서 기능하는 도전체(110), 제 2 전극으로서 기능하는 도전체(120), 및 유전체로서 기능하는 절연체(130)를 갖는다. 또한 도전체(110), 도전체(120), 및 절연체(130)로서는, 앞의 기억 장치 1에서 기재한 것을 사용할 수 있다.
도전체(248)의 상면과 접하여 도전체(153) 및 도전체(110)가 제공된다. 도전체(153)는 도전체(248)의 상면과 접하고, 트랜지스터(200) 또는 트랜지스터(300)의 단자로서 기능한다.
도전체(153) 및 도전체(110)는 절연체(130)로 덮여 있고, 절연체(130)를 개재하여 도전체(110)와 중첩되도록 도전체(120)가 배치된다. 또한 도전체(120) 및 절연체(130) 위에는 절연체(114)가 배치되어 있다.
또한 도 20에서는, 용량 소자(100)로서 플레이너형 용량 소자를 사용하는 예를 나타내었지만, 본 실시형태에서 설명하는 반도체 장치는 이에 한정되는 것이 아니다. 예를 들어 용량 소자(100)로서 도 19에 나타낸 실린더형 용량 소자(100)를 사용하여도 좋다.
[기억 장치 3]
본 발명의 일 형태인 반도체 장치를 사용한 기억 장치의 일례를 도 21에 나타내었다. 도 21에 나타낸 기억 장치는 도 20에 나타낸 트랜지스터(200), 트랜지스터(300), 및 용량 소자(100)를 갖는 반도체 장치에 더하여 트랜지스터(400)를 갖는다.
트랜지스터(400)는 트랜지스터(200)의 제 2 게이트 전압을 제어할 수 있다. 예를 들어 트랜지스터(400)의 제 1 게이트 및 제 2 게이트를 소스에 다이오드 접속하고, 트랜지스터(400)의 소스와 트랜지스터(200)의 제 2 게이트를 접속하는 구성으로 한다. 상기 구성에서 트랜지스터(200)의 제 2 게이트의 음의 전위를 유지할 때, 트랜지스터(400)의 제 1 게이트-소스 사이의 전압 및 제 2 게이트-소스 사이의 전압은 0V가 된다. 트랜지스터(400)에서는, 제 2 게이트 전압 및 제 1 게이트 전압이 0V일 때의 드레인 전류가 매우 작기 때문에, 트랜지스터(200) 및 트랜지스터(400)에 전원 공급을 하지 않아도, 트랜지스터(200)의 제 2 게이트의 음의 전위가 장시간 유지될 수 있다. 이로써, 트랜지스터(200) 및 트랜지스터(400)를 갖는 기억 장치는 장기간에 걸쳐 기억 내용을 유지할 수 있다.
따라서 도 21에서, 배선(2001)은 트랜지스터(300)의 소스에 전기적으로 접속되고, 배선(2002)은 트랜지스터(300)의 드레인에 전기적으로 접속되어 있다. 또한 배선(2003)은 트랜지스터(200)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 배선(2004)은 트랜지스터(200)의 게이트에 전기적으로 접속되고, 배선(2006)은 트랜지스터(200)의 제 2 게이트에 전기적으로 접속되어 있다. 그리고 트랜지스터(300)의 게이트, 및 트랜지스터(200)의 소스 및 드레인 중 다른 쪽은 용량 소자(100)의 한쪽 전극에 전기적으로 접속되고, 배선(2005)은 용량 소자(100)의 다른 쪽 전극에 전기적으로 접속되어 있다. 배선(2007)은 트랜지스터(400)의 소스에 전기적으로 접속되고, 배선(2008)은 트랜지스터(400)의 제 1 게이트에 전기적으로 접속되고, 배선(2009)은 트랜지스터(400)의 제 2 게이트에 전기적으로 접속되고, 배선(2010)은 트랜지스터(400)의 드레인에 전기적으로 접속되어 있다. 여기서, 배선(2006), 배선(2007), 배선(2008), 및 배선(2009)이 전기적으로 접속되어 있다.
또한 도 21에 나타낸 기억 장치는, 도 19 및 도 20에 나타낸 기억 장치와 마찬가지로 매트릭스상으로 배치함으로써, 메모리 셀 어레이를 구성할 수 있다. 또한 하나의 트랜지스터(400)는 복수의 트랜지스터(200)의 제 2 게이트 전압을 제어할 수 있다. 그러므로 트랜지스터(400)는 트랜지스터(200)보다 적게 제공되는 것이 좋다.
<트랜지스터(400)>
트랜지스터(400)는 트랜지스터(200)와 같은 층에 형성되고, 병행하여 제작할 수 있는 트랜지스터이다. 트랜지스터(400)는 제 1 게이트 전극으로서 기능하는 도전체(460)(도전체(460a) 및 도전체(460b))와, 제 2 게이트 전극으로서 기능하는 도전체(405)(도전체(405a) 및 도전체(405b))와, 게이트 절연층으로서 기능하는 절연체(222), 절연체(224), 및 절연체(450)와, 채널이 형성되는 영역을 갖는 산화물(430c)과, 소스 및 드레인 중 한쪽으로서 기능하는 도전체(440a), 산화물(431b), 및 산화물(431a)과, 소스 및 드레인 중 다른 쪽으로서 기능하는 도전체(440b), 산화물(432b), 및 산화물(432a)과, 배리어층으로서 기능하는 절연체(445a) 및 절연체(445b)를 갖는다.
도전체(405)는 도전체(205)와 같은 층에 형성된다. 산화물(431a) 및 산화물(432a)은 산화물(230a)과 같은 층에 형성되고, 산화물(431b) 및 산화물(432b)은 산화물(230b)과 같은 층에 형성된다. 도전체(440a) 및 도전체(440b)는 도전체(240a) 및 도전체(240b)와 같은 층에 형성된다. 절연체(445a) 및 절연체(445b)는 절연체(245a) 및 절연체(245b)와 같은 층에 형성된다. 산화물(430c)은 산화물(230c)과 같은 층에 형성된다. 절연체(450)는 절연체(250)와 같은 층에 형성된다. 도전체(460)는 도전체(260)와 같은 층에 형성된다.
또한 같은 층에 형성된 구조체는 동시에 형성할 수 있다. 예를 들어 산화물(430c)은 산화물(230c)이 되는 산화막을 가공함으로써 형성할 수 있다.
트랜지스터(400)의 활성층으로서 기능하는 산화물(430c)은, 산화물(230) 등과 마찬가지로, 산소 결손이 저감되고 수소 또는 물 등의 불순물이 저감되어 있다. 이로써, 트랜지스터(400)의 문턱 전압을 더 크게 하고, 오프 전류를 저감하고, 제 2 게이트 전압 및 제 1 게이트 전압이 0V일 때의 드레인 전류를 매우 작게 할 수 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 도 22의 (A) 내지 도 23의 (H)를 사용하여 본 발명의 일 형태에 따른 산화물을 반도체에 사용한 트랜지스터(이하, OS 트랜지스터라고 부르는 경우가 있음) 및 용량 소자가 적용된 기억 장치(이하, OS 메모리 장치라고 부르는 경우가 있음)에 대하여 설명한다. OS 메모리 장치는 적어도 용량 소자와, 용량 소자의 충방전을 제어하는 OS 트랜지스터를 갖는 기억 장치이다. OS 트랜지스터의 오프 전류는 매우 작기 때문에, OS 메모리 장치는 유지 특성이 우수하고, 비휘발성 메모리로서 기능할 수 있다.
<기억 장치의 구성예>
도 22의 (A)에 OS 메모리 장치의 구성의 일례를 나타내었다. 기억 장치(1400)는 주변 회로(1411) 및 메모리 셀 어레이(1470)를 갖는다. 주변 회로(1411)는 행 회로(1420), 열 회로(1430), 출력 회로(1440), 및 컨트롤 로직 회로(1460)를 갖는다.
열 회로(1430)는 예를 들어 열 디코더, 프리차지 회로, 감지 증폭기, 기록 회로 등을 갖는다. 프리차지 회로는 배선을 프리차지하는 기능을 갖는다. 감지 증폭기는 메모리 셀로부터 판독된 데이터 신호를 증폭하는 기능을 갖는다. 또한 상기 배선은 메모리 셀 어레이(1470)가 갖는 메모리 셀에 접속되는 배선이고, 자세한 내용은 후술한다. 증폭된 데이터 신호는 출력 회로(1440)를 통하여 데이터 신호(RDATA)로서 기억 장치(1400)의 외부에 출력된다. 또한 행 회로(1420)는, 예를 들어 행 디코더, 워드선 드라이버 회로 등을 갖고, 액세스하는 행을 선택할 수 있다.
기억 장치(1400)에는 외부로부터 전원 전압으로서 저전원 전압(VSS), 주변 회로(1411)용 고전원 전압(VDD), 메모리 셀 어레이(1470)용 고전원 전압(VIL)이 공급된다. 또한 기억 장치(1400)에는 제어 신호(CE, WE, RE), 어드레스 신호(ADDR), 데이터 신호(WDATA)가 외부로부터 입력된다. 어드레스 신호(ADDR)는 행 디코더 및 열 디코더에 입력되고, 데이터 신호(WDATA)는 기록 회로에 입력된다.
컨트롤 로직 회로(1460)는 외부로부터 입력되는 제어 신호(CE, WE, RE)를 처리하고, 행 디코더, 열 디코더의 제어 신호를 생성한다. 제어 신호(CE)는 칩 인에이블 신호이고, 제어 신호(WE)는 기록 인에이블 신호이고, 제어 신호(RE)는 판독 인에이블 신호이다. 컨트롤 로직 회로(1460)가 처리하는 신호는 이들에 한정되지 않고, 필요에 따라 다른 제어 신호를 입력하면 좋다.
메모리 셀 어레이(1470)는 매트릭스상으로 배치된 복수의 메모리 셀(MC)과 복수의 배선을 갖는다. 또한 메모리 셀 어레이(1470)와 행 회로(1420)를 접속하는 배선의 수는 메모리 셀(MC)의 구성, 1열에 포함되는 메모리 셀(MC)의 개수 등에 따라 결정된다. 또한 메모리 셀 어레이(1470)와 열 회로(1430)를 접속하는 배선의 수는 메모리 셀(MC)의 구성, 1행에 포함되는 메모리 셀(MC)의 개수 등에 따라 결정된다.
또한 도 22의 (A)에서는 주변 회로(1411)와 메모리 셀 어레이(1470)를 동일한 평면에 형성하는 예를 나타내었지만, 본 실시형태는 이에 한정되는 것이 아니다. 예를 들어 도 22의 (B)에 나타낸 바와 같이, 주변 회로(1411)의 일부 위에 중첩되도록 메모리 셀 어레이(1470)를 제공하여도 좋다. 예를 들어 메모리 셀 어레이(1470) 아래에 중첩되도록 감지 증폭기를 제공하는 구성으로 하여도 좋다.
도 23의 (A) 내지 (H)는 상술한 메모리 셀(MC)에 적용할 수 있는 메모리 셀의 구성예를 설명하기 위한 것이다.
[DOSRAM]
도 23의 (A) 내지 (C)에 DRAM의 메모리 셀의 회로 구성예를 나타내었다. 본 명세서 등에서는, 1OS 트랜지스터 1용량 소자형 메모리 셀을 사용한 DRAM을 DOSRAM(Dynamic Oxide Semiconductor Random Access Memory)이라고 부르는 경우가 있다. 도 23의 (A)에 나타낸 메모리 셀(1471)은 트랜지스터(M1)와 용량 소자(CA)를 갖는다. 또한 트랜지스터(M1)는 게이트(톱 게이트라고 부르는 경우가 있음) 및 백 게이트를 갖는다.
트랜지스터(M1)의 제 1 단자는 용량 소자(CA)의 제 1 단자에 접속되고, 트랜지스터(M1)의 제 2 단자는 배선(BIL)에 접속되고, 트랜지스터(M1)의 게이트는 배선(WOL)에 접속되고, 트랜지스터(M1)의 백 게이트는 배선(BGL)에 접속되어 있다. 용량 소자(CA)의 제 2 단자는 배선(CAL)에 접속되어 있다.
배선(BIL)은 비트선으로서 기능하고, 배선(WOL)은 워드선으로서 기능한다. 배선(CAL)은 용량 소자(CA)의 제 2 단자에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 데이터의 기록 시 및 판독 시, 배선(CAL)에는 저레벨 전위를 인가하는 것이 바람직하다. 배선(BGL)은 트랜지스터(M1)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 배선(BGL)에 임의의 전위를 인가함으로써, 트랜지스터(M1)의 문턱 전압을 증감시킬 수 있다.
여기서, 도 23의 (A)에 나타낸 메모리 셀(1471)은, 도 19에 나타낸 기억 장치에 대응한다. 즉, 트랜지스터(M1)는 트랜지스터(200)에, 용량 소자(CA)는 용량 소자(100)에, 배선(BIL)은 배선(1003)에, 배선(WOL)은 배선(1004)에, 배선(BGL)은 배선(1006)에, 배선(CAL)은 배선(1005)에 대응한다. 또한 도 19에 나타낸 트랜지스터(300)는, 도 22의 (A) 및 (B)에 나타낸 기억 장치(1400)의 주변 회로(1411)에 제공되는 트랜지스터에 대응한다.
또한 메모리 셀(MC)은 메모리 셀(1471)에 한정되지 않고, 회로 구성을 변경할 수 있다. 예를 들어 메모리 셀(MC)은 도 23의 (B)에 나타낸 메모리 셀(1472)과 같이, 트랜지스터(M1)의 백 게이트가 배선(BGL)이 아니라 배선(WOL)에 접속되는 구성으로 하여도 좋다. 또한 예를 들어 메모리 셀(MC)은 도 23의 (C)에 나타낸 메모리 셀(1473)과 같이, 싱글 게이트 구조의 트랜지스터, 즉 백 게이트를 갖지 않는 트랜지스터(M1)로 구성된 메모리 셀이어도 좋다.
앞의 실시형태에서 설명한 반도체 장치를 메모리 셀(1471) 등에 사용하는 경우, 트랜지스터(M1)로서 트랜지스터(200)를 사용하고, 용량 소자(CA)로서 용량 소자(100)를 사용할 수 있다. 트랜지스터(M1)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M1)의 누설 전류를 매우 작게 할 수 있다. 즉, 기록한 데이터가 트랜지스터(M1)에 의하여 장시간 유지될 수 있기 때문에, 메모리 셀의 리프레시의 빈도를 줄일 수 있다. 또는 메모리 셀의 리프레시 동작을 불필요하게 할 수 있다. 또한 누설 전류가 매우 작기 때문에, 메모리 셀(1471), 메모리 셀(1472), 메모리 셀(1473)에서 멀티레벨 데이터 또는 아날로그 데이터를 유지할 수 있다.
또한 DOSRAM에서, 상술한 바와 같이 메모리 셀 어레이(1470) 아래에 중첩되도록 감지 증폭기를 제공하는 구성으로 하면, 비트선을 짧게 할 수 있다. 이로써, 비트선 용량이 작아지고 메모리 셀의 유지 용량을 저감할 수 있다.
[NOSRAM]
도 23의 (D) 내지 (G)에 2트랜지스터 1용량 소자의 게인 셀형 메모리 셀의 회로 구성예를 나타내었다. 도 23의 (D)에 나타낸 메모리 셀(1474)은 트랜지스터(M2)와 트랜지스터(M3)와 용량 소자(CB)를 갖는다. 또한 트랜지스터(M2)는 톱 게이트(단순히 게이트라고 부르는 경우가 있음) 및 백 게이트를 갖는다. 본 명세서 등에서는, 트랜지스터(M2)로서 OS 트랜지스터를 사용한 게인 셀형 메모리 셀을 갖는 기억 장치를 NOSRAM(Nonvolatile Oxide Semiconductor RAM)이라고 부르는 경우가 있다.
트랜지스터(M2)의 제 1 단자는 용량 소자(CB)의 제 1 단자에 접속되고, 트랜지스터(M2)의 제 2 단자는 배선(WBL)에 접속되고, 트랜지스터(M2)의 게이트는 배선(WOL)에 접속되고, 트랜지스터(M2)의 백 게이트는 배선(BGL)에 접속되어 있다. 용량 소자(CB)의 제 2 단자는 배선(CAL)에 접속되어 있다. 트랜지스터(M3)의 제 1 단자는 배선(RBL)에 접속되고, 트랜지스터(M3)의 제 2 단자는 배선(SL)에 접속되고, 트랜지스터(M3)의 게이트는 용량 소자(CB)의 제 1 단자에 접속되어 있다.
배선(WBL)은 기록 비트선으로서 기능하고, 배선(RBL)은 판독 비트선으로서 기능하고, 배선(WOL)은 워드선으로서 기능한다. 배선(CAL)은 용량 소자(CB)의 제 2 단자에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 데이터의 기록 시, 데이터 유지 중, 데이터의 판독 시, 배선(CAL)에는 저레벨 전위를 인가하는 것이 바람직하다. 배선(BGL)은 트랜지스터(M2)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 배선(BGL)에 임의의 전위를 인가함으로써, 트랜지스터(M2)의 문턱 전압을 증감시킬 수 있다.
여기서, 도 23의 (D)에 나타낸 메모리 셀(1474)은, 도 20에 나타낸 기억 장치에 대응한다. 즉, 트랜지스터(M2)는 트랜지스터(200)에, 용량 소자(CB)는 용량 소자(100)에, 트랜지스터(M3)는 트랜지스터(300)에, 배선(WBL)은 배선(2003)에, 배선(WOL)은 배선(2004)에, 배선(BGL)은 배선(2006)에, 배선(CAL)은 배선(2005)에, 배선(RBL)은 배선(2002)에, 배선(SL)은 배선(2001)에 대응한다.
또한 메모리 셀(MC)은 메모리 셀(1474)에 한정되지 않고, 회로 구성을 적절히 변경할 수 있다. 예를 들어 메모리 셀(MC)은 도 23의 (E)에 나타낸 메모리 셀(1475)과 같이, 트랜지스터(M2)의 백 게이트가 배선(BGL)이 아니라 배선(WOL)에 접속되는 구성으로 하여도 좋다. 또한 예를 들어 메모리 셀(MC)은 도 23의 (F)에 나타낸 메모리 셀(1476)과 같이, 싱글 게이트 구조의 트랜지스터, 즉 백 게이트를 갖지 않는 트랜지스터(M2)로 구성된 메모리 셀이어도 좋다. 또한 예를 들어 메모리 셀(MC)은 도 23의 (G)에 나타낸 메모리 셀(1477)과 같이, 배선(WBL)과 배선(RBL)을 하나의 배선(BIL)으로 합친 구성이어도 좋다.
앞의 실시형태에서 설명한 반도체 장치를 메모리 셀(1474) 등에 사용하는 경우, 트랜지스터(M2)로서 트랜지스터(200)를 사용하고, 트랜지스터(M3)로서 트랜지스터(300)를 사용하고, 용량 소자(CB)로서 용량 소자(100)를 사용할 수 있다. 트랜지스터(M2)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M2)의 누설 전류를 매우 작게 할 수 있다. 이에 의하여, 기록한 데이터가 트랜지스터(M2)에 의하여 장시간 유지될 수 있기 때문에, 메모리 셀의 리프레시의 빈도를 줄일 수 있다. 또는 메모리 셀의 리프레시 동작을 불필요하게 할 수 있다. 또한 누설 전류가 매우 작기 때문에, 메모리 셀(1474)에서 멀티레벨 데이터 또는 아날로그 데이터를 유지할 수 있다. 메모리 셀(1475) 내지 메모리 셀(1477)도 마찬가지이다.
또한 트랜지스터(M3)는 채널 형성 영역에 실리콘을 포함하는 트랜지스터(이하, Si 트랜지스터라고 부르는 경우가 있음)이어도 좋다. Si 트랜지스터의 도전형은 n채널형이어도 좋고, p채널형이어도 좋다. Si 트랜지스터는 OS 트랜지스터보다 전계 효과 이동도가 높은 경우가 있다. 따라서 판독 트랜지스터로서 기능하는 트랜지스터(M3)로서 Si 트랜지스터를 사용하여도 좋다. 또한 트랜지스터(M3)로서 Si 트랜지스터를 사용함으로써, 트랜지스터(M3) 위에 적층하여 트랜지스터(M2)를 제공할 수 있기 때문에, 메모리 셀의 점유 면적을 축소하여, 기억 장치의 고집적화를 도모할 수 있다.
또한 트랜지스터(M3)는 OS 트랜지스터이어도 좋다. 트랜지스터(M2) 및 트랜지스터(M3)로서 OS 트랜지스터를 사용한 경우, 메모리 셀 어레이(1470)의 회로를 n형 트랜지스터만을 사용하여 구성할 수 있다.
또한 도 23의 (H)에 3트랜지스터 1용량 소자의 게인 셀형 메모리 셀의 일례를 나타내었다. 도 23의 (H)에 나타낸 메모리 셀(1478)은 트랜지스터(M4) 내지 트랜지스터(M6) 및 용량 소자(CC)를 갖는다. 용량 소자(CC)는 적절히 제공된다. 메모리 셀(1478)은 배선(BIL), 배선(RWL), 배선(WWL), 배선(BGL), 및 배선(GNDL)에 전기적으로 접속되어 있다. 배선(GNDL)은 저레벨 전위를 인가하는 배선이다. 또한 메모리 셀(1478)을 배선(BIL) 대신에 배선(RBL), 배선(WBL)에 전기적으로 접속하여도 좋다.
트랜지스터(M4)는 백 게이트를 갖는 OS 트랜지스터이고, 백 게이트는 배선(BGL)에 전기적으로 접속되어 있다. 또한 트랜지스터(M4)의 백 게이트와 게이트를 서로 전기적으로 접속하여도 좋다. 또는 트랜지스터(M4)는 백 게이트를 갖지 않아도 된다.
또한 트랜지스터(M5), 트랜지스터(M6)는 각각, n채널형 Si 트랜지스터 또는 p채널형 Si 트랜지스터이어도 좋다. 또는 트랜지스터(M4) 내지 트랜지스터(M6)가 OS 트랜지스터이어도 좋다. 이 경우, 메모리 셀 어레이(1470)의 회로를 n형 트랜지스터만을 사용하여 구성할 수 있다.
앞의 실시형태에서 설명한 반도체 장치를 메모리 셀(1478)에 사용하는 경우, 트랜지스터(M4)로서 트랜지스터(200)를 사용하고, 트랜지스터(M5), 트랜지스터(M6)로서 트랜지스터(300)를 사용하고, 용량 소자(CC)로서 용량 소자(100)를 사용할 수 있다. 트랜지스터(M4)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M4)의 누설 전류를 매우 작게 할 수 있다.
또한 본 실시형태에서 설명한 주변 회로(1411), 메모리 셀 어레이(1470) 등의 구성은 상기에 한정되지 않는다. 이들 회로 및 상기 회로에 접속되는 배선, 회로 소자 등의 배치 또는 기능은 필요에 따라 변경, 삭제, 또는 추가되어도 좋다.
본 실시형태에 기재된 구성은 다른 실시형태 등에 기재되는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 도 24의 (A) 및 (B)를 사용하여 본 발명의 반도체 장치가 실장된 칩(1200)의 일례를 설명한다. 칩(1200)에는 복수의 회로(시스템)가 실장되어 있다. 이와 같이, 복수의 회로(시스템)를 하나의 칩에 집적하는 기술을 시스템 온 칩(System on Chip: SoC)이라고 부르는 경우가 있다.
도 24의 (A)에 나타낸 바와 같이, 칩(1200)은 CPU(1211), GPU(1212), 하나 또는 복수의 아날로그 연산부(1213), 하나 또는 복수의 메모리 컨트롤러(1214), 하나 또는 복수의 인터페이스(1215), 하나 또는 복수의 네트워크 회로(1216) 등을 갖는다.
칩(1200)에는 범프(도시하지 않았음)가 제공되고, 도 24의 (B)에 나타낸 바와 같이, 인쇄 회로 기판(Printed Circuit Board: PCB)(1201)의 제 1 면에 접속된다. 또한 PCB(1201)의 제 1 면의 뒷면에는 복수의 범프(1202)가 제공되고, 마더보드(1203)에 접속된다.
마더보드(1203)에는 DRAM(1221), 플래시 메모리(1222) 등의 기억 장치가 제공되어도 좋다. 예를 들어 DRAM(1221)으로서 앞의 실시형태에서 설명한 DOSRAM을 사용할 수 있다. 또한 예를 들어 플래시 메모리(1222)로서 앞의 실시형태에서 설명한 NOSRAM을 사용할 수 있다.
CPU(1211)는 복수의 CPU 코어를 갖는 것이 바람직하다. 또한 GPU(1212)는 복수의 GPU 코어를 갖는 것이 바람직하다. 또한 CPU(1211) 및 GPU(1212)는 각각 일시적으로 데이터를 저장하는 메모리를 가져도 좋다. 또는 CPU(1211) 및 GPU(1212)에 공통된 메모리가 칩(1200)에 제공되어도 좋다. 상기 메모리로서는 상술한 NOSRAM이나 DOSRAM을 사용할 수 있다. 또한 GPU(1212)는 다수의 데이터의 병렬 계산에 적합하고, 화상 처리나 적화 연산에 사용할 수 있다. GPU(1212)에 본 발명의 산화물 반도체를 사용한 화상 처리 회로나 적화 연산 회로를 제공함으로써, 화상 처리 및 적화 연산을 저소비 전력으로 실행할 수 있다.
또한 CPU(1211) 및 GPU(1212)가 동일한 칩에 제공되면, CPU(1211)와 GPU(1212) 간의 배선을 짧게 할 수 있기 때문에, CPU(1211)로부터 GPU(1212)로의 데이터 전송(轉送), CPU(1211) 및 GPU(1212)가 갖는 메모리 간의 데이터 전송, 그리고 GPU(1212)에서의 연산 후의, GPU(1212)로부터 CPU(1211)로의 연산 결과의 전송을 고속으로 수행할 수 있다.
아날로그 연산부(1213)는 A/D(아날로그/디지털) 변환 회로 및 D/A(디지털/아날로그) 변환 회로 중 한쪽 또는 양쪽을 갖는다. 또한 아날로그 연산부(1213)에 상기 적화 연산 회로를 제공하여도 좋다.
메모리 컨트롤러(1214)는 DRAM(1221)의 컨트롤러로서 기능하는 회로 및 플래시 메모리(1222)의 인터페이스로서 기능하는 회로를 갖는다.
인터페이스(1215)는 표시 장치, 스피커, 마이크로폰, 카메라, 컨트롤러 등의 외부 접속 기기와의 인터페이스 회로를 갖는다. 컨트롤러에는 마우스, 키보드, 게임용 컨트롤러 등이 포함된다. 이와 같은 인터페이스로서, USB(Universal Serial Bus), HDMI(등록 상표)(High-Definition Multimedia Interface) 등을 사용할 수 있다.
네트워크 회로(1216)는 LAN(Local Area Network) 등의 네트워크용 회로를 갖는다. 또한 네트워크 보안용 회로를 가져도 좋다.
칩(1200)에는 상기 회로(시스템)를 동일한 제조 공정으로 형성할 수 있다. 그러므로 칩(1200)에 필요한 회로의 개수가 증가하여도 제조 공정을 증가시킬 필요가 없어, 칩(1200)을 낮은 비용으로 제작할 수 있다.
GPU(1212)를 갖는 칩(1200)이 제공된 PCB(1201), DRAM(1221), 및 플래시 메모리(1222)가 제공된 마더보드(1203)를 GPU 모듈(1204)이라고 부를 수 있다.
GPU 모듈(1204)은 SoC 기술을 사용한 칩(1200)을 갖기 때문에, 그 크기를 작게 할 수 있다. 또한 화상 처리가 우수하기 때문에, 스마트폰, 태블릿 단말기, 랩톱 PC, 휴대용(들고 다닐 수 있는) 게임기 등의 휴대용 전자 기기에 사용하는 것이 적합하다. 또한 GPU(1212)를 사용한 적화 연산 회로에 의하여, 심층 신경망(DNN), 합성곱 신경망(CNN), 순환 신경망(RNN), 자기 부호화기, 심층 볼츠만 머신(DBM), 심층 신뢰 신경망(DBN) 등의 방법을 실행할 수 있기 때문에, 칩(1200)을 AI 칩으로서, 또는 GPU 모듈(1204)을 AI 시스템 모듈로서 사용할 수 있다.
본 실시형태에 기재된 구성은 다른 실시형태 등에 기재되는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 앞의 실시형태에서 설명한 반도체 장치를 사용한 기억 장치의 응용예에 대하여 설명한다. 앞의 실시형태에서 설명한 반도체 장치는, 예를 들어 각종 전자 기기(예를 들어 정보 단말기, 컴퓨터, 스마트폰, 전자책 단말기, 디지털 카메라(비디오 카메라도 포함함), 녹화 재생 장치, 내비게이션 시스템 등)의 기억 장치에 적용할 수 있다. 또한 여기서 컴퓨터에는, 태블릿형 컴퓨터, 노트북형 컴퓨터, 데스크톱형 컴퓨터뿐만 아니라, 서버 시스템과 같은 대형 컴퓨터도 포함된다. 또는 앞의 실시형태에서 설명한 반도체 장치는, 메모리 카드(예를 들어 SD 카드), USB 메모리, SSD(Solid State Drive) 등의 각종 리무버블 기억 장치에 적용된다. 도 25의 (A) 내지 (E)에 리무버블 기억 장치의 몇 가지 구성예를 모식적으로 나타내었다. 예를 들어 앞의 실시형태에서 설명한 반도체 장치는 패키징된 메모리 칩으로 가공되고, 다양한 기억 장치, 리무버블 메모리에 사용된다.
도 25의 (A)는 USB 메모리의 모식도이다. USB 메모리(1100)는 하우징(1101), 캡(1102), USB 커넥터(1103), 및 기판(1104)을 갖는다. 기판(1104)은 하우징(1101)에 수납되어 있다. 예를 들어 기판(1104)에는 메모리 칩(1105), 컨트롤러 칩(1106)이 장착되어 있다. 메모리 칩(1105) 등에 앞의 실시형태에서 설명한 반도체 장치를 포함시킬 수 있다.
도 25의 (B)는 SD 카드의 외관의 모식도이고, 도 25의 (C)는 SD 카드의 내부 구조의 모식도이다. SD 카드(1110)는 하우징(1111), 커넥터(1112), 및 기판(1113)을 갖는다. 기판(1113)은 하우징(1111)에 수납되어 있다. 예를 들어 기판(1113)에는 메모리 칩(1114), 컨트롤러 칩(1115)이 장착되어 있다. 기판(1113)의 뒷면 측에도 메모리 칩(1114)을 제공함으로써, SD 카드(1110)의 용량을 증가시킬 수 있다. 또한 무선 통신 기능을 갖는 무선 칩을 기판(1113)에 제공하여도 좋다. 이로써, 호스트 장치와 SD 카드(1110) 사이의 무선 통신에 의하여 메모리 칩(1114)의 데이터의 판독, 기록이 가능하게 된다. 메모리 칩(1114) 등에 앞의 실시형태에서 설명한 반도체 장치를 포함시킬 수 있다.
도 25의 (D)는 SSD의 외관의 모식도이고, 도 25의 (E)는 SSD의 내부 구조의 모식도이다. SSD(1150)는 하우징(1151), 커넥터(1152), 및 기판(1153)을 갖는다. 기판(1153)은 하우징(1151)에 수납되어 있다. 예를 들어 기판(1153)에는 메모리 칩(1154), 메모리 칩(1155), 컨트롤러 칩(1156)이 장착되어 있다. 메모리 칩(1155)은 컨트롤러 칩(1156)의 작업 메모리이고, 예를 들어 DOSRAM 칩을 사용하면 좋다. 기판(1153)의 뒷면 측에도 메모리 칩(1154)을 제공함으로써, SSD(1150)의 용량을 증가시킬 수 있다. 메모리 칩(1154) 등에 앞의 실시형태에서 설명한 반도체 장치를 포함시킬 수 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 발명의 일 형태에 따른 반도체 장치는 CPU나 GPU 등의 프로세서 또는 칩에 사용할 수 있다. 도 26의 (A) 내지 (H)에 본 발명의 일 형태에 따른 CPU나 GPU 등의 프로세서 또는 칩을 갖는 전자 기기의 구체적인 예를 나타내었다.
<전자 기기·시스템>
본 발명의 일 형태에 따른 GPU 또는 칩은 다양한 전자 기기에 탑재할 수 있다. 전자 기기의 예로서는 예를 들어 텔레비전 장치, 데스크톱형 또는 노트북형 정보 단말기용 등의 모니터, 디지털 사이니지(Digital Signage: 전자 간판), 파친코기 등의 대형 게임기 등 비교적 큰 화면을 갖는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 전자책 단말기, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말기, 음향 재생 장치 등이 있다. 또한 본 발명의 일 형태에 따른 GPU 또는 칩을 전자 기기에 제공함으로써, 전자 기기에 인공 지능을 탑재할 수 있다.
본 발명의 일 형태의 전자 기기는 안테나를 가져도 좋다. 안테나로 신호를 수신함으로써 표시부에서 영상이나 정보 등을 표시할 수 있다. 또한 전자 기기가 안테나 및 이차 전지를 갖는 경우, 안테나를 비접촉 전력 전송에 사용하여도 좋다.
본 발명의 일 형태의 전자 기기는 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도(硬度), 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 갖는 것)를 가져도 좋다.
본 발명의 일 형태의 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)를 실행하는 기능, 무선 통신 기능, 기록 매체에 기록된 프로그램 또는 데이터를 판독하는 기능 등을 가질 수 있다. 도 26의 (A) 내지 (H)에 전자 기기의 예를 나타내었다.
[정보 단말기]
도 26의 (A)에는 정보 단말기의 1종류인 휴대 전화기(스마트폰)를 도시하였다. 정보 단말기(5100)는 하우징(5101)과 표시부(5102)를 갖고, 입력용 인터페이스로서 터치 패널이 표시부(5102)에 제공되고, 버튼이 하우징(5101)에 제공된다.
정보 단말기(5100)는, 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 이용한 애플리케이션을 실행할 수 있다. 인공 지능을 이용한 애플리케이션으로서는, 예를 들어 회화를 인식하고 그 회화 내용을 표시부(5102)에 표시하는 애플리케이션, 표시부(5102)에 갖는 터치 패널에 사용자가 입력한 문자, 도형 등을 인식하고 표시부(5102)에 표시하는 애플리케이션, 지문이나 성문 등의 생체 인증을 수행하는 애플리케이션 등이 있다.
도 26의 (B)에는 노트북형 정보 단말기(5200)를 도시하였다. 노트북형 정보 단말기(5200)는 정보 단말기의 본체(5201)와, 표시부(5202)와, 키보드(5203)를 갖는다.
노트북형 정보 단말기(5200)는 상술한 정보 단말기(5100)와 마찬가지로, 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 이용한 애플리케이션을 실행할 수 있다. 인공 지능을 이용한 애플리케이션으로서는, 예를 들어 설계 지원 소프트웨어, 문장 첨삭 소프트웨어, 식단 자동 생성 소프트웨어 등이 있다. 또한 노트북형 정보 단말기(5200)를 사용함으로써 신규 인공 지능을 개발할 수 있다.
또한 앞에서는 전자 기기로서 스마트폰 및 노트북형 정보 단말기를 예로 들어 각각 도 26의 (A), (B)에 도시하였지만, 스마트폰 및 노트북형 정보 단말기 이외의 정보 단말기를 적용할 수도 있다. 스마트폰 및 노트북형 정보 단말기 이외의 정보 단말기로서는 예를 들어 PDA(Personal Digital Assistant), 데스크톱형 정보 단말기, 워크스테이션 등이 있다.
[게임기]
도 26의 (C)는 게임기의 일례인 휴대용 게임기(5300)를 나타낸 것이다. 휴대용 게임기(5300)는 하우징(5301), 하우징(5302), 하우징(5303), 표시부(5304), 접속부(5305), 조작 키(5306) 등을 갖는다. 하우징(5302) 및 하우징(5303)은 하우징(5301)에서 떼어낼 수 있다. 하우징(5301)에 제공된 접속부(5305)를 다른 하우징(도시하지 않았음)에 장착함으로써, 표시부(5304)에 출력되는 영상을 다른 영상 기기(도시하지 않았음)에 출력할 수 있다. 이때 하우징(5302) 및 하우징(5303)은 각각 조작부로서 기능할 수 있다. 이에 의하여, 복수의 플레이어가 동시에 게임을 할 수 있다. 하우징(5301), 하우징(5302), 및 하우징(5303)의 기판에 제공된 칩 등에 앞의 실시형태에서 설명한 칩을 포함시킬 수 있다.
또한 도 26의 (D)는 게임기의 일례인 거치형 게임기(5400)를 나타낸 것이다. 거치형 게임기(5400)에는 무선 또는 유선으로 컨트롤러(5402)가 접속된다.
휴대용 게임기(5300), 거치형 게임기(5400) 등의 게임기에 본 발명의 일 형태의 GPU 또는 칩을 적용함으로써, 저소비 전력의 게임기를 실현할 수 있다. 또한 소비 전력이 낮으면 회로로부터의 발열을 저감할 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 줄일 수 있다.
또한 휴대용 게임기(5300)에 본 발명의 일 형태의 GPU 또는 칩을 적용함으로써, 인공 지능을 갖는 휴대용 게임기(5300)를 실현할 수 있다.
원래, 게임의 진행, 게임에 등장하는 생물의 언동, 게임에서 발생하는 현상 등의 표현은 그 게임이 갖는 프로그램에 의하여 정해져 있지만, 휴대용 게임기(5300)에 인공 지능을 적용함으로써, 게임의 프로그램에 의하여 한정되지 않는 표현이 가능하게 된다. 예를 들어 플레이어가 질문하는 내용, 게임의 진행 상황, 시각, 게임에 등장하는 인물의 언동을 변화시켜 표현할 수 있게 된다.
또한 휴대용 게임기(5300)로 복수의 플레이어를 필요로 하는 게임을 하는 경우에는, 인공 지능이 의인적으로 게임 플레이어를 구성할 수 있기 때문에, 상대를 인공 지능에 의한 게임 플레이어로 함으로써, 혼자서도 게임을 할 수 있다.
도 26의 (C), (D)에서는, 게임기의 일례로서 휴대용 게임기 및 거치형 게임기를 도시하였지만, 본 발명의 일 형태의 GPU 또는 칩을 적용하는 게임기는 이들에 한정되지 않는다. 본 발명의 일 형태의 GPU 또는 칩을 적용하는 게임기로서는, 예를 들어 오락 시설(오락실, 놀이공원 등)에 설치되는 아케이드 게임기, 스포츠 시설에 설치되는 배팅 연습용 투구 머신 등이 있다.
[대형 컴퓨터]
본 발명의 일 형태의 GPU 또는 칩은 대형 컴퓨터에 적용될 수 있다.
도 26의 (E)는 대형 컴퓨터의 일례인 슈퍼컴퓨터(5500)를 나타낸 것이다. 도 26의 (F)는 슈퍼컴퓨터(5500)가 갖는 랙 마운트형 계산기(5502)를 나타낸 것이다.
슈퍼컴퓨터(5500)는 랙(5501)과, 복수의 랙 마운트형 계산기(5502)를 갖는다. 또한 복수의 계산기(5502)는 랙(5501)에 격납되어 있다. 또한 계산기(5502)에는 복수의 기판(5504)이 제공되고, 상기 기판 위에 앞의 실시형태에서 설명한 GPU 또는 칩을 탑재할 수 있다.
슈퍼컴퓨터(5500)는 주로 과학 기술 계산에 이용되는 대형 컴퓨터이다. 과학 기술 계산에서는 방대한 연산을 고속으로 처리할 필요가 있기 때문에, 소비 전력이 높고, 칩의 발열이 크다. 슈퍼컴퓨터(5500)에 본 발명의 일 형태의 GPU 또는 칩을 적용함으로써, 저소비 전력의 슈퍼컴퓨터를 실현할 수 있다. 또한 소비 전력이 낮으면 회로로부터의 발열을 저감할 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 줄일 수 있다.
도 26의 (E), (F)에서는 대형 컴퓨터의 일례로서 슈퍼컴퓨터를 도시하였지만, 본 발명의 일 형태의 GPU 또는 칩이 적용되는 대형 컴퓨터는 이들에 한정되지 않는다. 본 발명의 일 형태의 GPU 또는 칩이 적용되는 대형 컴퓨터로서는, 예를 들어 서비스를 제공하는 컴퓨터(서버), 대형 범용 컴퓨터(메인 프레임) 등이 있다.
[이동체]
본 발명의 일 형태의 GPU 또는 칩은 이동체인 자동차, 및 자동차의 운전석 주변에 적용할 수 있다.
도 26의 (G)는 이동체의 일례인 자동차의 실내에서의 앞유리 주변을 나타낸 것이다. 도 26의 (G)에서는 대시 보드에 장착된 표시 패널(5701), 표시 패널(5702), 표시 패널(5703) 외에, 필러에 장착된 표시 패널(5704)을 도시하였다.
표시 패널(5701) 내지 표시 패널(5703)은, 속도계나 회전 속도계, 주행 거리, 연료계, 기어 상태, 에어컨디셔너의 설정 등을 표시함으로써, 다양한 정보를 제공할 수 있다. 또한 표시 패널에 표시되는 표시 항목이나 레이아웃 등은 사용자의 취향에 따라 적절히 변경할 수 있기 때문에, 디자인성을 높일 수 있다. 표시 패널(5701) 내지 표시 패널(5703)은 조명 장치로서 사용할 수도 있다.
표시 패널(5704)에는 자동차에 제공된 촬상 장치(도시하지 않았음)로부터의 영상을 표시함으로써, 필러로 가려진 시계(사각(死角))를 보완할 수 있다. 즉, 자동차의 외측에 제공된 촬상 장치로부터의 화상을 표시함으로써, 사각을 보완하여 안전성을 높일 수 있다. 또한 보이지 않는 부분을 보완하는 영상을 표시함으로써, 더 자연스럽고 위화감 없이 안전을 확인할 수 있다. 표시 패널(5704)은 조명 장치로서 사용할 수도 있다.
본 발명의 일 형태의 GPU 또는 칩은 인공 지능의 구성 요소로서 적용할 수 있기 때문에, 예를 들어 상기 칩을 자동차의 자동 운전 시스템에 사용할 수 있다. 또한 상기 칩을 도로 안내, 위험 예측 등을 하는 시스템에 사용할 수 있다. 표시 패널(5701) 내지 표시 패널(5704)은 도로 안내, 위험 예측 등의 정보를 표시하는 구성으로 하여도 좋다.
또한 앞에서는 이동체의 일례로서 자동차에 대하여 설명하였지만, 이동체는 자동차에 한정되지 않는다. 예를 들어 이동체로서는 전철, 모노레일, 선박, 비행체(헬리콥터, 무인 항공기(드론), 비행기, 로켓) 등도 있고, 이들 이동체에 본 발명의 일 형태의 칩을 적용하여 인공 지능을 이용한 시스템을 부여할 수 있다.
[전자 제품]
도 26의 (H)는 전자 제품의 일례인 전기 냉동 냉장고(5800)를 나타낸 것이다. 전기 냉동 냉장고(5800)는 하우징(5801), 냉장실용 도어(5802), 냉동실용 도어(5803) 등을 갖는다.
전기 냉동 냉장고(5800)에 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 갖는 전기 냉동 냉장고(5800)를 실현할 수 있다. 인공 지능을 이용함으로써, 전기 냉동 냉장고(5800)는 전기 냉동 냉장고(5800)에 저장되어 있는 식재료, 그 식재료의 소비 기한 등을 바탕으로 식단을 자동 생성하는 기능이나, 전기 냉동 냉장고(5800)에 저장되어 있는 식재료에 적합한 온도로 자동적으로 조절하는 기능 등을 가질 수 있다.
전자 제품의 일례로서 전기 냉동 냉장고에 대하여 설명하였지만, 그 외의 전자 제품으로서는 예를 들어 청소기, 전자 레인지, 전자 오븐, 밥솥, 온수기, IH 조리기, 생수기, 에어컨디셔너를 포함한 냉난방 기구, 세탁기, 건조기, 오디오 비주얼 기기(audio visual appliance) 등이 있다.
본 실시형태에서 설명한 전자 기기, 그 전자 기기의 기능, 인공 지능의 응용예, 그 효과 등은 다른 전자 기기에 관한 기재와 적절히 조합할 수 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는, OS 트랜지스터를 사용할 수 있는 시장 이미지에 대하여 설명한다.
<시장 이미지>
먼저, OS 트랜지스터를 사용할 수 있는 시장 이미지를 도 27에 나타내었다. 도 27에서, 영역(701)은 OS 트랜지스터를 사용한 디스플레이(Display)에 응용할 수 있는 제품 영역(OS Display)을 나타내고, 영역(702)은 OS 트랜지스터를 사용한 LSI(Large Scale Integration)를 아날로그(analog) 처리에 응용할 수 있는 제품 영역(OS LSI analog)을 나타내고, 영역(703)은 OS 트랜지스터를 사용한 LSI를 디지털(digital) 처리에 응용할 수 있는 제품 영역(OS LSI digital)을 나타낸다. OS 트랜지스터는, 도 27에 나타낸 영역(701), 영역(702), 및 영역(703)의 3개의 영역, 바꿔 말하면 3개의 큰 시장에 적합하게 사용할 수 있다.
또한 도 27에서, 영역(704)은 영역(701)과 영역(702)이 중첩된 영역을 나타내고, 영역(705)은 영역(702)과 영역(703)이 중첩된 영역을 나타내고, 영역(706)은 영역(701)과 영역(703)이 중첩된 영역을 나타내고, 영역(707)은 영역(701)과, 영역(702)과, 영역(703)이 각각 중첩된 영역을 나타낸다.
OS Display에서는, 예를 들어 Bottom Gate형 OS FET(BG OSFET), Top Gate형 OS FET(TG OS FET) 등의 FET 구조를 적합하게 사용할 수 있다. 또한 Bottom Gate형 OS FET에는 채널 에치형 FET 및 채널 보호형 FET도 포함된다. 또한 Top Gate형 OS FET에는 TGSA(Top Gate Self-Aligned)형 FET도 포함된다.
또한 OS LSI analog 및 OS LSI digital에서는, 예를 들어 Gate Last형 OS FET(GL OS FET)를 적합하게 사용할 수 있다.
또한 상술한 트랜지스터는 각각 게이트 전극이 하나인 Single Gate 구조의 트랜지스터, 게이트 전극이 2개인 Dual Gate 구조의 트랜지스터, 또는 게이트 전극이 3개 이상인 트랜지스터를 포함한다. 또한 Dual Gate 구조의 트랜지스터 중에서도 특히 S-channel 구조의 트랜지스터를 사용하는 것이 적합하다.
또한 OS Display(영역(701))에 포함되는 제품으로서는, LCD(liquid crystal display), EL(Electro Luminescence), 및 LED(Light Emitting Diode)를 표시 디바이스에 갖는 제품을 들 수 있다. 또는 상기 표시 디바이스와 Q-Dot(Quantum Dot)를 조합하는 것도 적합하다.
또한 본 실시형태에서 EL에는 유기 EL 및 무기 EL이 포함된다. 또한 본 실시형태에서 LED에는 마이크로 LED, 미니 LED, 및 매크로 LED가 포함된다. 또한 본 명세서 등에서는, 칩의 면적이 10000μm2 이하인 발광 다이오드를 마이크로 LED라고 기재하고, 칩의 면적이 10000μm2보다 크고 1mm2 이하인 발광 다이오드를 미니 LED라고 기재하고, 칩의 면적이 1mm2보다 큰 발광 다이오드를 매크로 LED라고 기재하는 경우가 있다.
또한 OS LSI analog(영역(702))에 포함되는 제품으로서는, 다양한 주파수의 음역(예를 들어 주파수가 20Hz 이상 20kHz 미만의 가청음 또는 20kHz 이상의 초음파 등)에 대응하는 음원 정위 디바이스 또는 배터리 제어용 디바이스(배터리 제어용 IC, 배터리 보호용 IC, 또는 배터리 매니지먼트 시스템) 등을 들 수 있다.
또한 OS LSI digital(영역(703))에 포함되는 제품으로서는, 메모리 디바이스, CPU(Central Processing Unit) 디바이스, GPU(Graphics Processing Unit) 디바이스, FPGA(field-programmable gate array) 디바이스, 파워 디바이스, OS LSI와 Si LSI를 적층 또는 혼재시킨 하이브리드 디바이스, 발광 디바이스 등을 들 수 있다.
또한 영역(704)에 포함되는 제품으로서는, 표시 영역에 적외선 센서 또는 근적외선 센서를 갖는 표시 디바이스, OS FET를 갖는 센서 구비 신호 처리 디바이스, 또는 매립형 바이오 센서 디바이스 등을 들 수 있다. 또한 영역(705)에 포함되는 제품으로서는, A/D(아날로그/디지털) 변환 회로 등을 갖는 처리 회로 또는 상기 처리 회로를 갖는 AI(Artificial Intelligence) 디바이스 등을 들 수 있다. 또한 영역(706)에 포함되는 제품으로서는, Pixel AI 기술이 적용된 표시 디바이스 등을 들 수 있다. 또한 본 명세서 등에서 Pixel AI 기술이란, 디스플레이의 화소 회로에 탑재된 OS FET 등으로 구성되는 메모리를 활용하는 기술을 말한다.
또한 영역(707)에 포함되는 제품으로서는, 상기 영역(701) 내지 영역(706)에 포함되는 다양한 제품을 조합시킨 복합적인 제품을 들 수 있다.
상술한 바와 같이, 본 발명의 일 형태의 반도체 장치는 도 27에 나타낸 바와 같이 다양한 제품 영역에 적용할 수 있다. 즉, 본 발명의 일 형태의 반도체 장치는 많은 시장에 적용할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
100: 용량 소자, 110: 도전체, 112: 도전체, 114: 절연체, 120: 도전체, 130: 절연체, 140: 절연체, 150: 절연체, 152: 도전체, 153: 도전체, 154: 절연체, 156: 절연체, 160: 절연체, 200: 트랜지스터, 205: 도전체, 210: 절연체, 212: 절연체, 214: 절연체, 216: 절연체, 218: 도전체, 222: 절연체, 224: 절연체, 230: 산화물, 230a: 산화물, 230A: 산화막, 230b: 산화물, 230B: 산화막, 230c: 산화물, 230C: 산화막, 240a: 도전체, 240A: 도전막, 240b: 도전체, 240B: 도전층, 245a: 절연체, 245A: 절연막, 245b: 절연체, 245B: 절연층, 247: 절연체, 248: 도전체, 250: 절연체, 250A: 절연막, 254: 절연체, 254a: 절연체, 254b: 절연체, 260: 도전체, 260a: 도전체, 260A: 도전막, 260b: 도전체, 260B: 도전막, 280: 절연체, 282: 절연체, 284: 절연체, 290A: 막, 290B: 하드 마스크, 291: 마이크로파, 292: 레지스트 마스크, 300: 트랜지스터, 311: 기판, 312: 절연체, 313: 반도체 영역, 314a: 저저항 영역, 314b: 저저항 영역, 315: 절연체, 316: 도전체, 320: 절연체, 322: 절연체, 324: 절연체, 326: 절연체, 328: 도전체, 330: 도전체, 350: 절연체, 352: 절연체, 354: 절연체, 356: 도전체, 400: 트랜지스터, 405: 도전체, 405a: 도전체, 405b: 도전체, 430c: 산화물, 431a: 산화물, 431b: 산화물, 432a: 산화물, 432b: 산화물, 440a: 도전체, 440b: 도전체, 445a: 절연체, 445b: 절연체, 450: 절연체, 460: 도전체, 460a: 도전체, 460b: 도전체, 1001: 배선, 1002: 배선, 1003: 배선, 1004: 배선, 1005: 배선, 1006: 배선, 1007: 배선, 2001: 배선, 2002: 배선, 2003: 배선, 2004: 배선, 2005: 배선, 2006: 배선, 2007: 배선, 2008: 배선, 2009: 배선, 2010: 배선, 2700: 제조 장치, 2701: 대기 측 기판 공급실, 2702: 대기 측 기판 반송실, 2703a: 로드록실, 2703b: 언로드록실, 2704: 반송실, 2706a: 체임버, 2706b: 체임버, 2706c: 체임버, 2706d: 체임버, 2761: 카세트 포트, 2762: 얼라인먼트 포트, 2763a: 반송 로봇, 2763b: 반송 로봇, 2801: 가스 공급원, 2802: 밸브, 2803: 고주파 발생기, 2804: 도파관, 2805: 모드 변환기, 2806: 가스관, 2807: 도파관, 2808: 슬롯 안테나판, 2809: 유전체판, 2810: 고밀도 플라스마, 2811: 기판, 2812: 기판 홀더, 2813: 가열 기구, 2815: 매칭 박스, 2816: 고주파 전원, 2817: 진공 펌프, 2818: 밸브, 2819: 배기구, 2820: 램프, 2821: 가스 공급원, 2822: 밸브, 2823: 가스 도입구, 2824: 기판, 2825: 기판 홀더, 2826: 가열 기구, 2828: 진공 펌프, 2829: 밸브, 2830: 배기구

Claims (7)

  1. 금속 산화물의 제작 방법으로서,
    기판 위에 인듐을 포함하는 금속 산화물을 형성하는 제 1 공정과,
    상기 금속 산화물 위에서 마이크로파 처리를 수행하는 제 2 공정을 갖고,
    상기 제 2 공정은 감압하에서 산소를 포함하는 가스를 사용하여 수행되고,
    상기 제 2 공정에 의하여, 상기 금속 산화물 내의 산소 결손에 수소가 들어간 결함(VOH)을 산소 결손(VO)과 수소(H)로 분단하는, 금속 산화물의 제작 방법.
  2. 금속 산화물의 제작 방법으로서,
    기판 위에 인듐을 포함하는 금속 산화물을 형성하는 제 1 공정과,
    상기 금속 산화물 위에서 마이크로파 처리를 수행하는 제 2 공정과,
    상기 금속 산화물에 대하여 가열 처리를 수행하는 제 3 공정을 갖고,
    상기 제 2 공정은 감압하에서 산소를 포함하는 가스를 사용하여 수행되고,
    상기 제 3 공정은 감압하에서 수행되고,
    상기 제 2 공정에 의하여, 상기 금속 산화물 내의 산소 결손에 수소가 들어간 결함(VOH)을 산소 결손(VO)과 수소(H)로 분단하고,
    상기 제 3 공정에 의하여 상기 금속 산화물 내의 산소 결손(VO)을 저감하는, 금속 산화물의 제작 방법.
  3. 금속 산화물의 제작 방법으로서,
    기판 위에 인듐을 포함하는 금속 산화물을 형성하는 제 1 공정과,
    상기 금속 산화물 위에 제 1 도전체 및 제 2 도전체를 형성하는 제 2 공정과,
    상기 금속 산화물 위에서 마이크로파 처리를 수행하는 제 3 공정과,
    상기 금속 산화물에 대하여 가열 처리를 수행하는 제 4 공정을 갖고,
    상기 제 3 공정은 감압하에서 산소를 포함하는 가스를 사용하여 수행되고,
    상기 제 4 공정은 감압하에서 수행되고,
    상기 제 3 공정에 의하여, 상기 금속 산화물 내의 산소 결손에 수소가 들어간 결함(VOH)을 산소 결손(VO)과 수소(H)로 분단하고,
    상기 제 4 공정에 의하여 상기 금속 산화물 내의 산소 결손(VO)을 저감하고, 또한 상기 금속 산화물 내의 수소(H)가 상기 제 1 도전체 및 상기 제 2 도전체로 확산되는, 금속 산화물의 제작 방법.
  4. 금속 산화물의 제작 방법으로서,
    기판 위에 인듐을 포함하는 금속 산화물을 형성하는 제 1 공정과,
    상기 금속 산화물 위에 제 1 도전체 및 제 2 도전체를 형성하는 제 2 공정과,
    상기 금속 산화물 위에 절연막을 성막하는 제 3 공정과,
    상기 절연막 위에서 마이크로파 처리를 수행하는 제 4 공정과,
    상기 금속 산화물 및 상기 절연막 중 한쪽 또는 양쪽에 대하여 가열 처리를 수행하는 제 5 공정을 갖고,
    상기 제 4 공정은 감압하에서 산소를 포함하는 가스를 사용하여 수행되고,
    상기 제 5 공정은 감압하에서 수행되고,
    상기 제 4 공정에 의하여, 상기 금속 산화물 내의 산소 결손에 수소가 들어간 결함(VOH)을 산소 결손(VO)과 수소(H)로 분단하고,
    상기 제 5 공정에 의하여 상기 금속 산화물 내의 산소 결손(VO)을 저감하고, 또한 상기 금속 산화물 내의 수소(H)가 상기 제 1 도전체 및 상기 제 2 도전체로 확산되는, 금속 산화물의 제작 방법.
  5. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 가열 처리의 온도는 300℃ 이상 500℃ 이하인, 금속 산화물의 제작 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 마이크로파 처리의 압력은 133Pa 이상인, 금속 산화물의 제작 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 공정은 인듐을 포함하는 산화물 타깃을 사용하여 스퍼터링법에 의하여 수행되는, 금속 산화물의 제작 방법.
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