KR102197452B1 - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

반도체 장치 및 반도체 장치의 제작 방법 Download PDF

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Abstract

본 발명은, 산화물 반도체막을 사용한 트랜지스터에 안정된 전기 특성을 부여하여 신뢰성이 높은 반도체 장치를 제공한다.
기판 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 산화물 반도체막을 형성하고, 산화물 반도체막 위에 도전막을 형성함으로써 상기 도전막과 접촉된 산화물 반도체막의 계면 근방의 영역을 비정질화하고, 가열 처리를 실시한 후, 도전막을 가공함으로써 소스 전극층 및 드레인 전극층을 형성하고, 소스 전극층 및 드레인 전극층을 형성함으로써 노출된 산화물 반도체막의 비정질화된 영역을 제거한다.

Description

반도체 장치 및 반도체 장치의 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 트랜지스터, 전기 광학 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 이 외의 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어, 트랜지스터의 활성층으로서 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함한 비정질 산화물 반도체막을 사용한 트랜지스터가 개시(開示)되어 있다(특허 문헌 1 참조).
또한, 산화물 반도체막의 게이트 절연막과 접촉되는 측은 비정질 상태이고, 산화물 반도체막의 소스 전극 또는 드레인 전극과 접촉되는 측은 결정 상태인 트랜지스터가 개시되어 있다(특허 문헌 2 및 특허 문헌 3 참조).
또한, 전계 효과 이동도를 높이면서 오프 전류를 저하시키기 위하여 채널 형성 영역에 조성이 다른 산화물 반도체막을 적층시킨 트랜지스터가 개시되어 있다(비특허 문헌 1 참조).
일본국 특개2006-165528호 공보 일본국 특개2011-135066호 공보 국제 공개 제 2009/034953호 팸플릿
산화물 반도체에서 수소나 산소 결손의 일부는 도너가 되고 캐리어인 전자를 생성한다. 산화물 반도체막의 캐리어 밀도가 높아지면 게이트에 전압을 인가하지 않아도 트랜지스터에 채널이 형성된다. 결과적으로, 문턱 전압이 음 방향으로 시프트된다.
또한, 산화물 반도체막의 상면 및 측단부는 산화물 반도체막의 형성 공정에서 물이나 수소 등의 불순물이 혼입되기 쉽고, 또한, 산화물 반도체막 내의 산소가 이탈되기 쉬운 개소다. 예를 들어, 게이트 전극층이 중첩된 영역에서의 산화물 반도체막의 측단부에 수소나 산소 결손이 존재하면, 캐리어가 축적되어 기생 채널이 형성된다. 결과적으로, 문턱 전압이 음 방향으로 시프트된다.
상술한 문제를 감안하여 산화물 반도체막을 사용한 트랜지스터에 안정된 전기 특성을 부여하여 신뢰성이 높은 반도체 장치를 제공하는 것을 목적 중 하나로 한다.
상기 목적을 달성하기 위하여 본 발명의 일 형태에서는 캐리어가 축적된 산화물 반도체막 상면 및 측단부의 일부를 제거한다. 이로써, 기생 채널이 형성되는 것을 방지하여 누설 전류의 발생이나 문턱 전압의 변동을 억제할 수 있다.
또한, 산화물 반도체막을 적층 구조로 하고, 산화물 반도체막의 백 채널 측에 갈륨(Ga) 등의 스테빌라이저를 많이 포함시킨다. Ga 등의 스테빌라이저를 많이 포함한 산화물 반도체막은 산소 결손의 형성 에너지가 크므로 산소 결손이 생기기 어렵다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는 산소 결손에서 유래된 캐리어가 적고 오프 전류가 낮은 트랜지스터로 할 수 있다. 또한, 전기 특성의 편차가 적은 신뢰성이 높은 트랜지스터로 할 수 있다.
또한, 본 발명의 일 형태에서는 산화물 반도체막의 채널 측의 영역에 인듐(In)을 많이 포함시킨다. 산화물 반도체에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하고, In의 함유율이 높으면 s궤도의 중첩이 많아지는 경향이 있기 때문에 높은 캐리어 이동도를 구비할 수 있다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터의 전계 효과 이동도를 높일 수 있다.
이와 같이 백 채널 측에 Ga 등의 스테빌라이저를 많이 포함한 산화물 반도체를 적용하고, 채널 측에 In을 많이 포함한 산화물 반도체를 적용함으로써, 오프 전류가 낮고 신뢰성이 높은 트랜지스터의 전계 효과 이동도를 더 높일 수 있다.
본 발명의 일 형태는 기판 위에 제공된 게이트 전극층과, 게이트 전극층 위에 제공된 게이트 절연막과, 게이트 절연막 위에 제공된 산화물 반도체막과, 산화물 반도체막 위에 제공된 소스 전극층 및 드레인 전극층을 갖고, 산화물 반도체막은 비단결정이고 결정부 및 비정질부를 갖고, 산화물 반도체막에서 소스 전극층 및 드레인 전극층과의 계면 근방의 제 1 영역은 제 1 영역 이외인 제 2 영역과 비교하여 비정질부에 대한 결정부가 차지하는 비율이 낮은 반도체 장치다.
본 발명의 다른 일 형태는 기판 위에 제공된 게이트 전극층과, 게이트 전극층 위에 제공된 게이트 절연막과, 게이트 절연막 위에 제공된 산화물 반도체막과, 산화물 반도체막 위에 제공된 소스 전극층 및 드레인 전극층을 갖고, 산화물 반도체막은 비단결정이고 결정부 및 비정질부를 갖고, 산화물 반도체막에서 소스 전극층 및 드레인 전극층과의 계면 근방의 제 1 영역은 제 1 영역 이외인 제 2 영역과 비교하여 결정부에 대한 비정질부가 차지하는 비율이 높은 영역 또는 전체가 비정질부로 차지된 영역인 반도체 장치다.
또한, 제 1 영역은 2차 이온 질량 분석법에 의하여 측정한 수소 농도가 5×1018/cm3 이상인 것이 바람직하고, 제 2 영역은 2차 이온 질량 분석법에 의하여 측정한 수소 농도가 5×1018/cm3 미만인 것이 바람직하다.
또한, 산화물 반도체막에서 소스 전극층 및 드레인 전극층과 중첩된 영역의 막 두께를 소스 전극층 및 드레인 전극층과 중첩되지 않은 영역의 막 두께보다 크게 할 수 있다.
또한, 산화물 반도체막으로서 결정부의 c축이 산화물 반도체막의 피형성면의 법선 벡터 또는 산화물 반도체막 표면의 법선 벡터에 평행한 방향으로 정렬되는 것을 사용할 수 있다.
또한, 산화물 반도체막으로서 적어도 인듐을 포함한 것을 사용할 수 있다.
또한, 상기 구성을 갖는 반도체 장치는 산화물 반도체막, 소스 전극층, 및 드레인 전극층 위에 산소 과잉 영역을 갖는 산화물 절연막과, 산화물 절연막 위에 형성된 산화 알루미늄막을 더 가질 수 있다.
본 발명의 다른 일 형태는 기판 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 산화물 반도체막을 형성하고, 산화물 반도체막 위에 도전막을 형성함으로써 상기 도전막과 접촉된 산화물 반도체막의 계면 근방의 영역을 비정질화시키고, 가열 처리한 후, 도전막을 가공함으로써 소스 전극층 및 드레인 전극층을 형성하고, 소스 전극층 및 드레인 전극층을 형성함으로써 노출된 산화물 반도체막의 비정질화된 영역을 제거하는 반도체 장치의 제작 방법이다.
본 발명의 다른 일 형태는 절연 표면 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 산화물 반도체막을 형성하고, 산화물 반도체막을 플라즈마 처리함으로써 산화물 반도체막 표면을 비정질화시키고, 비정질화된 산화물 반도체막 위에 도전막을 형성하고, 가열 처리한 후, 도전막을 가공함으로써 상기 도전막과 접촉된 소스 전극층 및 드레인 전극층을 형성하고, 소스 전극층 및 드레인 전극층을 형성함으로써 노출된 산화물 반도체막의 비정질화된 영역을 제거하는 반도체 장치의 제작 방법이다.
또한, 산화물 반도체막으로서 결정부 및 비정질부를 갖고, 결정부의 c축이 산화물 반도체막의 피형성면의 법선 벡터 또는 산화물 반도체막 표면의 법선 벡터에 평행한 방향으로 정렬되는 것을 사용할 수 있다.
또한, 산화물 반도체막의 비정질화된 영역은 웨트 에칭을 사용하여 제거할 수 있다.
본 발명의 다른 일 형태는 절연 표면 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 CAAC-OS막과 비정질성 산화물 반도체막을 적층시키고, 비정질성 산화물 반도체막 위에 도전막을 형성하고, 도전막을 가공함으로써 소스 전극층 및 드레인 전극층을 형성하고, 가열 처리한 후, 소스 전극층 및 드레인 전극층을 형성함으로써 노출된 비정질성 산화물 반도체막을 제거하는 반도체 장치의 제작 방법이다.
또한, 비정질성 산화물 반도체막은 웨트 에칭을 사용하여 제거할 수 있다.
본 발명의 다른 일 형태는 기판 위에 제공된 게이트 전극층과, 게이트 전극층 위에 제공된 게이트 절연막과, 게이트 절연막 위에 제공된 산화물 반도체막과, 산화물 반도체막 위에 제공된 소스 전극층 및 드레인 전극층을 갖고, 산화물 반도체막은 비단결정이고 결정부 및 비정질부를 갖고, 산화물 반도체막에서 소스 전극층 및 드레인 전극층과의 계면 근방의 제 1 영역은 제 1 영역 이외인 제 2 영역과 비교하여 비정질부에 대한 결정부가 차지하는 비율이 낮고, 산화물 반도체막은 적어도 인듐, 갈륨, 및 아연을 포함하고, 게이트 전극층 측에 제 1 층을 갖고, 소스 전극층 또는 드레인 전극층 측에 제 2 층을 갖고, 제 2 층은 갈륨의 원자수비가 인듐의 원자수비 이상인 반도체 장치다.
본 발명의 다른 일 형태는 기판 위에 제공된 게이트 전극층과, 게이트 전극층 위에 제공된 게이트 절연막과, 게이트 절연막 위에 제공된 산화물 반도체막과, 산화물 반도체막 위에 제공된 소스 전극층 및 드레인 전극층을 갖고, 산화물 반도체막은 비단결정이고 결정부 및 비정질부를 갖고, 산화물 반도체막에서 소스 전극층 및 드레인 전극층과의 계면 근방의 제 1 영역은 제 1 영역 이외인 제 2 영역과 비교하여 비정질부에 대한 결정부가 차지하는 비율이 낮고, 산화물 반도체막은 적어도 인듐, 갈륨, 및 아연을 포함하고, 게이트 전극층 측에 제 1 층을 갖고, 소스 전극층 또는 드레인 전극층 측에 제 2 층을 갖고, 제 1 층은 인듐의 원자수비가 갈륨의 원자수비보다 큰 반도체 장치다.
본 발명의 다른 일 형태는 기판 위에 제공된 게이트 전극층과, 게이트 전극층 위에 제공된 게이트 절연막과, 게이트 절연막 위에 제공된 산화물 반도체막과, 산화물 반도체막 위에 제공된 소스 전극층 및 드레인 전극층을 갖고, 산화물 반도체막은 비단결정이고 결정부 및 비정질부를 갖고, 산화물 반도체막에서 소스 전극층 및 드레인 전극층과의 계면 근방의 제 1 영역은 제 1 영역 이외인 제 2 영역과 비교하여 비정질부에 대한 결정부가 차지하는 비율이 낮고, 산화물 반도체막은 적어도 인듐, 갈륨, 및 아연을 포함하고, 게이트 전극층 측에 제 1 층을 갖고, 소스 전극층 또는 드레인 전극층 측에 제 2 층을 갖고, 제 1 층의 원자수비가 In:Ga:Zn=3:1:2 또는 이것의 근방이고, 제 2 층의 원자수비가 In:Ga:Zn=1:1:1 또는 이것의 근방인 반도체 장치다.
또한, 2차 이온 질량 분석법에 의하여 측정한 제 1 영역의 수소 농도가 5×1018/cm3 미만인 것이 바람직하다.
또한, 2차 이온 질량 분석법에 의하여 측정한 제 2 영역의 수소 농도가 5×1018/cm3 이상인 것이 바람직하다.
또한, 산화물 반도체막으로서 결정부 및 비정질부를 갖고, 결정부의 c축이 산화물 반도체막의 피형성면의 법선 벡터 또는 산화물 반도체막 표면의 법선 벡터에 평행한 방향으로 정렬되는 것을 사용할 수 있다.
또한, 산화물 반도체막, 소스 전극층, 및 드레인 전극층 위에 산소 과잉 영역을 갖는 산화물 절연막과, 상기 산화물 절연막 위에 형성된 산화 알루미늄막을 갖는 것이 바람직하다.
또한, 산화물 반도체막에서 소스 전극층 및 드레인 전극층과 중첩된 영역의 막 두께를 소스 전극층 및 드레인 전극층과 중첩되지 않은 영역의 막 두께보다 크게 하는 것이 바람직하다.
본 발명의 다른 일 형태는 절연 표면 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연막을 형성하고, 게이트 전극층 측에 인듐의 원자수비가 갈륨의 원자수비보다 큰 제 1 층과 제 1 층 위에 제공된 갈륨의 원자수비가 인듐의 원자수비 이상인 제 2 층을 갖고 비단결정이고 결정부 및 비정질부를 갖는 산화물 반도체막을 게이트 절연막 위에 형성하고, 산화물 반도체막 위에 도전막을 형성함으로써 산화물 반도체막의 도전막과의 계면 근방의 영역을 비정질화시키고, 가열 처리한 후, 도전막을 가공함으로써 소스 전극층 및 드레인 전극층을 형성하고, 소스 전극층 및 드레인 전극층을 형성함으로써 노출된 산화물 반도체막의 비정질화된 영역을 제거하는 반도체 장치의 제작 방법이다.
본 발명의 다른 일 형태는 절연 표면 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연막을 형성하고, 게이트 전극층 측에 인듐의 원자수비가 갈륨의 원자수비보다 큰 제 1 층과 제 1 층 위에 제공된 갈륨의 원자수비가 인듐의 원자수비 이상인 제 2 층을 갖고 비단결정이고 결정부 및 비정질부를 갖는 산화물 반도체막을 게이트 절연막 위에 형성하고, 산화물 반도체막을 플라즈마 처리함으로써 산화물 반도체막의 표면 근방의 영역을 비정질화시키고, 산화물 반도체막 위에 도전막을 형성하고, 가열 처리한 후, 소스 전극층 및 드레인 전극층을 형성하고, 소스 전극층 및 드레인 전극층을 형성함으로써 노출된 산화물 반도체막의 비정질화된 영역을 제거하는 반도체 장치의 제작 방법이다.
또한, 산화물 반도체막으로서 비단결정이고 결정부 및 비정질부를 갖고, 결정부의 c축이 산화물 반도체막의 피형성면의 법선 벡터 또는 산화물 반도체막 표면의 벡터에 평행한 방향으로 정렬되는 것을 사용할 수 있다.
또한, 산화물 반도체막의 비정질화된 영역은 웨트 에칭을 사용하여 제거할 수 있다.
본 발명의 일 형태에 따르면, 산화물 반도체막을 사용한 트랜지스터에 안정된 전기 특성을 부여하여 신뢰성이 높은 반도체 장치를 제공할 수 있다.
도 1a는 반도체 장치의 일 형태를 설명하기 위한 평면도이고, 도 1b 및 도 1c는 단면도.
도 2a 내지 도 2d는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 3a 내지 도 3d는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 4a 내지 도 4d는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 5a는 반도체 장치의 일 형태를 설명하기 위한 평면도이고, 도 5b 및 도 5c는 단면도.
도 6a 내지 도 6d는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 7a 내지 도 7d는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 8a는 반도체 장치의 일 형태를 설명하기 위한 평면도이고, 도 8b 및 도 8c는 단면도.
도 9a는 반도체 장치의 일 형태를 설명하기 위한 평면도이고, 도 9b 및 도 9c는 단면도.
도 10a는 반도체 장치의 일 형태를 설명하기 위한 평면도이고, 도 10b 및 도 10c는 단면도.
도 11a는 반도체 장치의 일 형태를 설명하기 위한 평면도이고, 도 11b 및 도 11c는 단면도.
도 12a 내지 도 12d는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 13a 내지 도 13d는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 14a 내지 도 14d는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 15a 내지 도 15c는 반도체 장치의 일 형태를 설명하기 위한 평면도.
도 16a 및 도 16b는 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 17a 및 도 17b는 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 18a 내지 도 18b는 반도체 장치의 일 형태를 설명하기 위한 회로도 및 단면도.
도 19a 내지 도 19c는 전자 기기를 설명하기 위한 도면.
도 20a 내지 도 20c는 전자 기기를 설명하기 위한 도면.
도 21은 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 22는 반도체 장치의 일 형태를 설명하기 위한 단면도.
본 발명의 실시형태에 대하여 도면을 사용하여 이하에 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, "제 1", "제 2"라는 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 또한, 본 명세서에서 발명을 특정하기 위한 사항으로서 고유한 명칭을 나타내는 것도 아니다.
(실시형태 1)
본 실시형태에서는 반도체 장치의 일 형태에 대하여 도 1a 내지 도 1c 및 도 21을 참조하여 설명한다. 본 실시형태에서는 반도체 장치의 일례로서 산화물 반도체막을 갖는 트랜지스터를 기재하였다.
트랜지스터는 하나의 채널 형성 영역이 형성되는 싱글 게이트 구조라도 좋고, 2개의 채널 형성 영역이 형성되는 더블 게이트 구조 또는 3개의 채널 형성 영역이 형성되는 트리플 게이트 구조라도 좋다. 또한, 채널 형성 영역 상하에 게이트 절연막을 개재(介在)하여 배치된 2개의 게이트 전극층을 갖는 듀얼 게이트 구조로 하여도 좋다.
도 1a 내지 도 1c에 도시된 트랜지스터(310)는 보텀 게이트 구조(역 스태거형 트랜지스터라고도 함)의 트랜지스터의 일례다. 도 1a는 트랜지스터(310)의 평면도이고, 도 1b는 도 1a의 A1-A2를 따라 절단한 단면도(채널 길이 L 방향의 단면도)이고, 도 1c는 도 1a의 B1-B2를 따라 절단한 단면도(채널 폭 W 방향의 단면도)다. 또한, 도 1a에서는 복잡화를 피하기 위하여 트랜지스터(310)의 구성 요소의 일부(예를 들어 게이트 절연막(302) 등)를 생략하였다.
도 1a 내지 도 1c에 도시된 트랜지스터(310)는 절연 표면을 갖는 기판(300) 위에 제공된 게이트 전극층(301)과, 게이트 전극층(301) 위에 제공된 게이트 절연막(302)과, 게이트 절연막(302) 위에서 게이트 전극층(301)과 중첩된 영역에 제공된 산화물 반도체막(303a)과, 산화물 반도체막(303a)과 접촉되어 제공된 소스 전극층(305a) 및 드레인 전극층(305b)을 갖는다. 또한, 트랜지스터(310)를 덮도록 절연막(306), 절연막(307), 및 평탄화 절연막(308)이 형성되어 있다.
산화물 반도체막(303a)은 적어도 인듐을 포함한다. 특히, 인듐과 아연을 포함하는 것이 바람직하다.
또한, 산화물 반도체막(303a)은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막인 것이 바람직하다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 결정부에서 소위 결정립계(그레인 바운더리라고도 함)를 명확히 관찰할 수 없고, 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의한 관찰상에서는 CAAC-OS막에서 입계는 확인되지 않는다. 그래서, CAAC-OS막은 입계에 기인한 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 CAAC-OS막 표면의 법선 벡터에 평행한 방향으로 정렬되고, ab면에 수직인 방향으로부터 보면 삼각형 또는 육각형의 원자 배열을 갖고, c축에 수직인 방향으로부터 보면 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열되어 있다. 또한, 어느 하나의 결정부의 a축 및 b축의 방향이 다른 결정부의 a축 및 b축의 방향과 달라도 좋다. 본 명세서에서 단순히 "수직"이라고 기재한 경우에는, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 "평행"이라고 기재한 경우에는, -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 CAAC-OS막 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 경우가 있다. 또한, 결정부의 c축은 CAAC-OS막이 형성되었을 때의 CAAC-OS막의 피형성면의 법선 벡터 또는 CAAC-OS막 표면의 법선 벡터에 평행한 방향을 향한다. 막을 형성함으로써, 또는 막을 형성한 후에 가열 처리 등의 결정화 처리를 실시함으로써, 결정부가 형성된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사로 인한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 본 실시형태에서는 산화물 반도체막(303a)이 CAAC-OS막임을 전제로 설명하지만, 산화물 반도체막(303a)이 단결정 또는 다결정(폴리크리스탈이라고도 함)이라도 좋다.
또한, 산화물 반도체막(303a)에는 소스 전극층(305a) 및 드레인 전극층(305b)과의 계면 근방의 영역(304b) 및 영역(304b) 이외인 영역(304a)이 존재한다. 예를 들어 소스 전극층(305a) 및 드레인 전극층(305b)과의 계면 근방의 영역(304b)을 제 1 영역이라고 부를 수 있다. 또한, 영역(304b) 이외인 영역(304a)을 제 2 영역이라고 부를 수 있다.
산화물 반도체막(303a)이 CAAC-OS막인 경우에는, 산화물 반도체막(303a)의 영역(304a)은 영역(304b)과 비교하여 비정질부에 대한 결정부가 차지하는 비율이 높다. 또한, 영역(304a)에서는 비정질부에 대한 결정부가 차지하는 비율이 높고, 영역(304b)에서는 비정질부에 대한 결정부가 차지하는 비율이 낮은 것이 바람직하다. 또한, 영역(304b)은 비정질화되어 있어도 좋다.
산화물 반도체막(303a)의 영역(304a)에서 게이트 전극층(301)과 중첩된 영역에는 채널이 형성된다. 따라서, 산화물 반도체막(303a)의 영역(304a)은 물 또는 수소 등의 불순물이 저감되고 또 산소 결손이 저감됨으로써 고순도화된 영역인 것이 바람직하다. 고순도화된 산화물 반도체(purified OS)는 i형 반도체(진성 반도체) 또는 i형에 한없이 가까운 반도체다. 따라서, 채널이 형성되는 영역에 상기 산화물 반도체를 사용한 트랜지스터는 오프 전류가 현저히 낮은 특성을 갖는다. 또한, 채널이 형성되는 영역에 상기 산화물 반도체를 사용함으로써 트랜지스터의 문턱 전압이 음 방향으로 시프트되는 것을 억제할 수 있다.
구체적으로 말하면, 고순도화된 산화물 반도체는 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 측정한 수소 농도가 5×1018/cm3 미만, 더 바람직하게는 5×1017/cm3 이하, 더욱 바람직하게는 1×1016/cm3 이하로 한다. 또한 홀 효과 측정에 의하여 측정할 수 있는 산화물 반도체막의 캐리어 밀도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더욱 바람직하게는 1×1011/cm3 미만으로 한다. 또한, 산화물 반도체의 밴드 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 물 또는 수소 등의 불순물 농도가 충분히 저감되고 또 산소 결손이 저감됨으로써 고순도화된 산화물 반도체를 사용한 트랜지스터는 오프 전류가 현저히 낮은 특성을 갖는다. 또한, 채널이 형성되는 영역에 상기 산화물 반도체를 사용함으로써 트랜지스터의 문턱 전압이 음 방향으로 시프트되는 것을 억제할 수 있다.
또한, 산화물 반도체막(303a)과, 소스 전극층(305a) 또는 드레인 전극층(305b)이 접촉된 계면 근방의 영역(304b)에서는 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 측정한 수소 농도가 5×1018/cm3 이상이다.
또한, 산화물 반도체막(303a)과, 소스 전극층(305a) 또는 드레인 전극층(305b)이 접촉된 계면 근방의 영역(304b)에서는 수소 이외에 예를 들어 원소 주기율표 15족 원소(예를 들어 질소, 인, 및 비소), 원소 주기율 13족 원소(예를 들어 붕소, 알루미늄, 갈륨, 및 인듐), 텅스텐, 몰리브덴, 및 희가스 원소(예를 들어 헬륨, 네온, 아르곤, 및 크세논) 중 하나 또는 복수가 포함될 수 있다.
상술한 원소를 산화물 반도체막(303a)의 영역(304b)에 포함시킴으로써 영역(304b)의 도전성을 영역(304a)의 도전성보다 높일 수 있다. 따라서, 산화물 반도체막(303a)의 영역(304b)을 저저항 영역으로서 기능시킬 수 있다.
또한, 산화물 반도체막(303a)을 2개의 영역(영역(304a) 및 영역(304b))으로 구분하였지만, 이것은 전기 특성에 따라 기능적으로 2개의 영역으로 구분된다는 것을 뜻한다. 즉 1층의 경우라도 층 내부에서 기능적으로 분리된 2개의 영역이 존재하면 좋고, 반드시 2개의 영역 사이에 명확한 경계가 존재하지 않아도 좋다. 또한, 산화물 반도체막(303a)은 2층 이상의 적층 구조라도 좋다.
산화물 반도체막(303a)의 영역(304a)은 게이트 전극층(301)과 중첩된 영역의 수소나 산소 결손이 저감되기 때문에 캐리어의 발생을 억제할 수 있다. 따라서, 기생 채널이 형성되는 것을 억제할 수 있으므로 문턱 전압이 음 방향으로 시프트되는 것을 억제할 수 있다.
산화물 반도체막(303a)과 접촉되어 제공된 절연막(306)은 산화 실리콘, 산화 갈륨, 산화 알루미늄, 산화 질화 실리콘, 산화 질화 알루미늄 등의 산화물 절연막인 것이 바람직하다. 또한, 절연막(306)은 산화물 반도체막(303a)과 접촉되기 때문에 산소 과잉 영역을 갖는 것이 바람직하다.
절연막(306)과 접촉되어 제공된 절연막(307)은 산소 투과성이 낮은 막인 것이 바람직하다. 예를 들어 절연막(307)으로서 산화 알루미늄, 질화 실리콘 등을 사용하는 것이 바람직하다. 절연막(307)으로서 산소 투과성이 낮은 막을 사용함으로써 절연막(306)에 포함되는 산소가 외부로 방출되는 것을 억제할 수 있다. 또한, 절연막(307)으로서 수소 투과성이 낮은 막인 것이 바람직하다. 절연막(307)으로서 수소 투과성이 낮은 막을 사용함으로써 외부로부터 수소가 혼입되더라도 산화물 반도체막(303a)까지 확산되는 것을 방지할 수 있다.
또한, 절연막(307)으로서 산화 알루미늄막을 사용하는 경우에는, 산화 알루미늄막의 저항률을 1×1010Ωm 이상 1×1019Ωm 이하(바람직하게는 1×1010Ωm 이상 1×1018Ωm 이하, 더 바람직하게는 1×1011Ωm 이상 1×1015Ωm 이하)로 하는 것이 바람직하다. 또는, 산화 알루미늄막 위에 산화 티타늄막 또는 산화 마그네슘막을 적층시키고, 상기 산화 티타늄막 또는 산화 마그네슘막의 저항률을 1×1010Ωm 이상 1×1019Ωm 이하(바람직하게는 1×1010Ωm 이상 1×1018Ωm 이하, 더 바람직하게는 1×1011Ωm 이상 1×1015Ωm 이하)로 하는 것이 바람직하다. 절연막(307)으로서 상기 저항률을 갖는 막을 제공함으로써 반도체 장치의 정전 파괴를 방지할 수 있다.
또한, 산화 알루미늄막을 고밀도(막 밀도 3.2g/cm3 이상, 바람직하게는 3.6g/cm3 이상)로 하면, 트랜지스터(310)에 안정적인 전기 특성을 부여할 수 있으므로 더 바람직하다. 막 밀도는 러더퍼드 후방 산란법(RBS：Rutherford Backscattering Spectrometry)이나 X선 반사율 측정법(XRR: X-Ray Reflection)에 의하여 측정할 수 있다.
산화 알루미늄막의 조성이 Al2Ox로 표현되는 경우에는, x가 1 이상 3.5 이하인 산화 알루미늄막을 사용하는 것이 바람직하다.
절연막(307) 위에 층간 절연막(보호 절연막, 평탄화 절연막)이 되는 절연막을 형성하여도 좋다. 층간 절연막(보호 절연막, 평탄화 절연막)을 제공함으로써 박막의 절연막(307)에 가해지는 응력을 완화시킬 수 있다. 따라서, 절연막(307)의 파손을 방지할 수 있다.
도 1a 내지 도 1c는 절연막(307) 위에 평탄화 절연막(308)이 형성된 예를 도시한 것이다. 평탄화 절연막(308)으로서 폴리이미드 수지, 아크릴 수지, 벤조사이클로부텐 수지 등의 유기 수지를 사용할 수 있다. 평탄화 절연막(308)을 제공함으로써 트랜지스터(310)에 기인한 표면 요철을 저감시킬 수 있다.
또한, 절연막(307)으로서 수소 투과성이 낮은 절연막이 사용된 경우에는, 평탄화 절연막(308)으로부터의 수소나 물이 산화물 반도체막(303a)까지 도달되는 것을 방지할 수 있다.
다음에, 도 1a 내지 도 1c에 도시된 반도체 장치와 부분적으로 다른 반도체 장치에 대하여 도 21을 참조하여 설명한다. 또한, 도 1a 내지 도 1c와 동일 부분 또는 같은 기능을 갖는 부분에 대한 반복 설명은 생략한다.
도 21에 도시된 반도체 장치에는 트랜지스터(340)와 단자(326)가 제공되어 있다.
도 21에 도시된 트랜지스터(340)는 도 1a 내지 도 1c에 도시된 트랜지스터(310)와 같은 산화물 반도체막을 갖는 보텀 게이트 구조의 트랜지스터다.
도 21에 도시된 트랜지스터(340)의 게이트 전극층은 질화 탄탈막(321a), 구리막(322a), 및 몰리브덴막(323a)의 3층 구조로 구성되어 있다. 또한, 단자(326)의 게이트 배선도 질화 탄탈막(321b), 구리막(322b), 및 몰리브덴막(323b)의 3층 구조로 구성되어 있다.
게이트 전극층이나 게이트 배선으로서 구리막(322a) 및 구리막(322b)을 사용함으로써 배선 저항을 저감시킬 수 있다. 또한, 구리막(322a) 및 구리막(322b) 위에 몰리브덴막(323a) 및 몰리브덴막(323b)을 적층시킴으로써 게이트 절연막이나 산화물 반도체막(303a)까지 구리가 확산되는 것을 억제할 수 있다. 또한, 몰리브덴막은 산화물 반도체보다 일 함수가 높기 때문에 게이트 전극층으로서 사용하면 트랜지스터(340)의 문턱 전압을 양 방향으로 시프트시킬 수 있어 바람직하다.
또한, 도 21에 도시된 트랜지스터(340)에서 게이트 절연막은 질화 실리콘막(324)과 산화 질화 실리콘막(325)의 2층 구조로 구성되어 있다.
게이트 절연막으로서 질화 실리콘막(324)을 사용함으로써 기판(300)이나 게이트 전극층이나 게이트 배선으로부터의 금속이나 물 등이 산화물 반도체막(303a)에 침입되는 것을 억제할 수 있다.
또한, 도 21에 도시된 단자(326)에서 게이트 절연막에는 개구가 형성되어 있고, 상기 개구를 통하여 게이트 배선과 전극층(305c)이 접속되어 있다.
또한, 도 1a 내지 도 1c에 도시된 반도체 장치와 마찬가지로 도 21에 도시된 반도체 장치도 트랜지스터(340) 및 단자(326) 위를 덮도록 절연막(306), 절연막(307), 및 평탄화 절연막(308)이 제공되어 있다. 절연막(306)으로서 예를 들어 산소 과잉 영역을 갖는 산화 질화 실리콘막이 사용되는 것이 바람직하고, 절연막(307)으로서 예를 들어 산화 알루미늄막이 사용되는 것이 바람직하고, 평탄화 절연막(308)으로서 예를 들어 아크릴 수지가 사용되는 것이 바람직하다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 도 1a 내지 도 1c에 도시된 트랜지스터(310)를 갖는 반도체 장치의 제작 방법의 일례에 대하여 도 2a 내지 도 3d를 참조하여 설명한다.
우선, 절연 표면을 갖는 기판(300)을 준비한다.
기판(300)으로서 사용할 수 있는 기판에 큰 제한은 없지만, 적어도 나중의 가열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판, 세라믹스 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 제공된 것을 기판(300)으로서 사용하여도 좋다.
또한, 기판(300)으로서 가요성 기판을 사용하여 반도체 장치를 제작하여도 좋다. 가요성을 갖는 반도체 장치를 제작하기 위해서는 산화물 반도체막(303a)을 포함한 트랜지스터(310)를 가요성 기판 위에 직접 제작하여도 좋고, 산화물 반도체막(303a)을 포함한 트랜지스터(310)를 다른 제작 기판에 제작한 후 제작 기판으로부터 박리하고 가요성 기판에 전치(轉置)하여도 좋다. 또한, 제작 기판으로부터 박리하고 가요성 기판에 전치하기 위해서는 제작 기판과 산화물 반도체막(303a)을 포함한 트랜지스터(310) 사이에 박리층(예를 들어 텅스텐)을 제공하면 좋다.
다음에, 기판(300) 위에 하지막으로서 기능하는 절연막을 형성하여도 좋다. 절연막으로서는 플라즈마 CVD(Chemical Vapor Deposition)법 또는 스퍼터링법 등에 의하여 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 또는 산화 갈륨 등의 산화물 절연 재료, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 또는 질화 산화 알루미늄 등의 질화물 절연 재료, 또는 이들의 혼합 재료를 사용하여 단층 구조 또는 적층 구조로 형성할 수 있다.
절연막으로서 예를 들어 질화 실리콘막과 산화 질화 실리콘막의 적층 구조를 사용하는 것이 바람직하다. 질화 실리콘막을 사용함으로써, 기판으로부터의 금속이나 수소 등이 나중에 형성되는 산화물 반도체막에 침입되는 것을 억제할 수 있다. 또한, 산화 질화 실리콘막을 사용함으로써, 나중에 게이트 전극층을 형성할 때 에칭에 의하여 기판(300)의 일부가 제거되어 기판(300)의 성분이 나중에 형성되는 산화물 반도체막에 침입되는 것을 억제할 수 있다.
다음에, 기판(300) 위에 게이트 전극층(이것과 같은 층으로 형성되는 배선을 포함함)이 되는 도전막을 형성한다.
도전막은 스퍼터링법이나 플라즈마 CVD법을 사용하여 형성할 수 있다. 도전막은 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 또는 스칸듐 등의 금속 재료 또는 이들 금속 재료를 주성분으로 포함한 합금 재료를 사용하여 형성할 수 있다. 또한, 도전막은 산화 인듐-산화 주석, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 산화 인듐-산화 아연, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전성 재료를 사용하여 형성할 수도 있다. 또한, 도전막은 상기 도전 재료를 사용하여 단층 구조 또는 적층 구조로 형성된다.
도전막을 단층 구조로 형성하는 경우에는, 예를 들어, 막 두께가 100nm인 텅스텐막을 형성하면 좋다. 도전막을 적층 구조로 형성하는 경우에는, 예를 들어, 막 두께가 30nm인 질화 텅스텐막, 막 두께가 200nm인 구리막, 막 두께가 30nm인 텅스텐막을 형성하면 좋다. 또한, 막 두께가 30nm인 텅스텐막 대신에 막 두께가 30nm인 몰리브덴막을 형성하여도 좋다. 구리막을 사용함으로써 배선 저항을 저감시킬 수 있다. 또한, 구리막 위에 텅스텐막 또는 몰리브덴막을 적층함으로써 구리가 확산되는 것을 방지할 수 있다. 또한, 텅스텐막 또는 몰리브덴막은 산화물 반도체보다 일 함수가 높기 때문에 게이트 전극층으로서 사용하면 트랜지스터의 문턱 전압을 양 방향으로 시프트시킬 수 있으므로 바람직하다. 또한, 구리가 확산되는 것을 나중에 형성되는 게이트 절연막에 의하여 방지할 수 있으면, 텅스텐막 및 몰리브덴막은 형성하지 않아도 좋다.
다음에, 포토리소그래피 공정에 의하여 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭하여 게이트 전극층(301)을 형성한다. 게이트 전극층(301)을 형성한 후, 레지스트 마스크를 제거한다. 도전막의 에칭으로서 드라이 에칭 및 웨트 에칭 중 어느 쪽을 이용하여도 좋고, 양쪽 모두를 사용하여도 좋다.
여기서, 레지스트 마스크를 제거할 때 발생한 오염물을 제거하는 처리(불순물 제거 처리라고도 함)를 하여도 좋다. 불순물 제거 처리는 산소, 일산화이질소, 또는 희가스(대표적으로는 아르곤)를 사용한 플라즈마 처리, 또는 희석된 불산, 물, 현상액, 또는 TMAH 용액을 사용한 용액 처리 등을 바람직하게 사용할 수 있다.
다음에, 기판(300) 및 게이트 전극층(301)을 가열 처리하여도 좋다. 예를 들어 전기로를 사용하여 350℃ 이상 500℃ 이하로 30분 내지 1시간 동안 가열 처리하여도 좋다. 기판(300)이나 게이트 전극층(301)에 포함되는 수소나 물 등을 가열 처리에 의하여 제거할 수 있다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발해지는 광(전자기파)의 복사에 의하여 피처리물을 가열하는 장치다. GRTA 장치는 고온의 가스를 사용하여 가열 처리하는 장치다. 고온의 가스에는 아르곤 등의 희가스, 또는 질소와 같이 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다. 예를 들어, GRTA 장치를 사용하여 가열 처리하는 경우에는, 650℃로 1분 내지 5분간 동안 가열 처리하면 좋다.
다음에, 게이트 전극층(301) 위에 게이트 절연막(302)을 형성한다(도 2a 참조).
또한, 게이트 절연막(302)의 피복성을 향상시키기 위하여 게이트 전극층(301) 표면에 평탄화 처리를 실시하여도 좋다. 특히 게이트 절연막(302)으로서 막 두께가 얇은 절연막을 사용하는 경우에는, 게이트 전극층(301) 표면의 평탄성이 양호한 것이 바람직하다.
게이트 절연막(302)의 막 두께는 1nm 이상 300nm 이하로 하고, 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD(Chemical Vapor Deposition)법, PECVD(Plasma-Enhanced Chemical Vapor Deposition)법, 펄스 레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 사용할 수 있다.
게이트 절연막(302)은 산화 실리콘, 산화 갈륨, 산화 알루미늄, 질화 실리콘, 산화 질화 실리콘, 산화 질화 알루미늄, 또는 질화 산화 실리콘을 사용하여 형성할 수 있다. 또한, 게이트 절연막(302)에 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x>0, y>0)), 하프늄 알루미네이트(HfAlxOy(x>0, y>0)), 산화 란탄 등의 high-k 재료가 사용됨으로써 게이트 누설 전류를 저감시킬 수 있다. 또한, 게이트 절연막(302)은 상기 재료를 사용하여 단층 구조 또는 적층 구조로 형성할 수 있다.
게이트 절연막(302)을 단층 구조로 형성하는 경우에는, 막 두께가 200nm인 산화 질화 실리콘막을 형성하면 좋다. 또한, 게이트 절연막(302)을 적층 구조로 형성하는 경우에는, 막 두께가 50nm인 질화 실리콘막과 막 두께가 200nm인 산화 질화 실리콘막을 형성하면 좋다. 질화 실리콘막을 사용함으로써, 기판이나 게이트 전극층(301)으로부터의 금속이나 물 등이 나중에 형성되는 산화물 반도체막에 침입되는 것을 억제할 수 있다.
다음에, 기판(300), 게이트 전극층(301), 및 게이트 절연막(302)을 가열 처리하여도 좋다. 예를 들어 GRTA 장치에 의하여 650℃로 1분 내지 5분간 동안 가열 처리하면 좋다. 또한, 전기로에 의하여 350℃ 이상 500℃ 이하로 30분 내지 1시간 동안 가열 처리하여도 좋다. 게이트 절연막(302)에 포함되는 수소나 물 등을 가열 처리에 의하여 제거할 수 있다.
다음에, 게이트 절연막(302)에 산소 도입 처리(산소 도핑 처리나 산소 주입 처리라고도 함)를 하여도 좋다. 산소 도입 처리에 의하여 산소 과잉 영역을 갖는 게이트 절연막(302)이 형성된다.
산소에는 적어도 산소 라디칼, 오존, 산소 원자, 산소 이온(분자 이온, 클러스터 이온을 포함함) 중 어느 것이 포함된다. 탈수화 처리 또는 탈수소화 처리된 게이트 절연막(302)에 산소 도핑 처리를 실시함으로써 게이트 절연막(302) 내에 산소를 포함시킬 수 있으므로, 상기 가열 처리에 의하여 이탈될 수 있는 산소를 상기 포함시킨 산소로 보전할 수 있고 또 산소 과잉 영역을 형성할 수 있다.
게이트 절연막(302)으로의 산소의 도입은 예를 들어 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 또는 플라즈마 처리 등을 사용할 수 있다. 또한, 이온 주입법으로서 가스 클라스터 이온 빔을 사용하여도 좋다. 또한, 산소의 도입은 게이트 절연막(302)의 전체 면을 한번에 처리하여도 좋고, 예를 들어 선 형상 이온 빔을 사용하여도 좋다. 선 형상 이온 빔을 사용하는 경우에는, 기판 또는 이온 빔을 상대적으로 이동(스캔)시킴으로써 게이트 절연막(302) 전체 면에 산소를 도입할 수 있다. 또한, 플라즈마 처리로서 애싱 처리를 사용하여도 좋다.
산소의 공급 가스로서는 O를 포함한 가스를 사용하면 좋고, 예를 들어 O2 가스, N2O 가스, CO2 가스, CO 가스, NO2 가스 등을 사용할 수 있다. 또한, 산소의 공급 가스에 희가스(예를 들어 Ar)를 포함시켜도 좋다.
또한, 예를 들어 이온 주입법으로 산소를 도입하는 경우에는, 산소의 도즈량은 1×1013ions/cm2 이상 5×1016ions/cm2 이하로 하는 것이 바람직하고, 산소 도핑 처리된 후의 게이트 절연막(302) 내의 산소 함유량은 게이트 절연막(302)의 화학량론적 조성을 넘을 정도로 하는 것이 바람직하다. 또한, 이와 같이 화학량론적 조성보다 많은 산소를 포함한 영역은 게이트 절연막(302)의 일부에 존재하면 좋다. 또한, 산소의 주입 깊이는 주입 조건에 따라 적절히 제어하면 좋다.
산소의 공급원이 되는 산소를 과잉으로 포함한 게이트 절연막(302)을 나중에 형성되는 산화물 반도체막(303)과 접촉시켜 형성함으로써, 나중의 가열 처리에 의하여 게이트 절연막(302)으로부터 이탈된 산소를 산화물 반도체막(303)에 공급할 수 있다. 따라서, 산화물 반도체막(303) 내의 산소 결손을 저감시킬 수 있다.
또한, 게이트 절연막(302)으로의 산소 도입 처리는 게이트 절연막(302)을 가열 처리하기 전에 실시하여도 좋고, 게이트 절연막(302)을 가열 처리하기 전과 가열 처리한 후에 실시하여도 좋다.
다음에, 게이트 절연막(302) 위에 산화물 반도체막(303)을 형성한다(도 2b 참조).
산화물 반도체막(303)에 사용하는 산화물 반도체는 적어도 인듐(In)을 포함한 것이 바람직하다. 특히, 인듐과 아연(Zn)을 포함한 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 저감시키기 위한 스테빌라이저로서 In과 Zn에 추가적으로 갈륨(Ga)을 포함한 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn), 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr) 중 임의의 １종류 또는 복수 종류를 포함한 것이 바람직하다.
또한, 다른 스테빌라이저로서 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 임의의 １종류 또는 복수 종류를 가져도 좋다.
예를 들어 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
예를 들어 In-Ga-Zn계 산화물이란 In, Ga, 및 Zn을 주성분으로 포함한 산화물을 뜻하고, In, Ga, 및 Zn의 비율은 불문한다. 또한, In, Ga, 및 Zn 이외의 금속 원소가 들어 있어도 좋다.
또한, 산화물 반도체로서 InMO3(ZnO)m(m>0 또 m은 정수(整數)가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Fe, Mn, 및 Co 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서 In2SnO5(ZnO)n(n>0 또 n은 정수임)로 표기되는 재료를 사용하여도 좋다.
예를 들어 원자수비가 In:Ga:Zn=1:1:1(=1/3:1/3:1/3), In:Ga:Zn=2:2:1(=2/5:2/5:1/5), 또는 In:Ga:Zn=3:1:2(=1/2:1/6:1/3)인 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 사용할 수 있다. 또는 원자수비가 In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2), 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)인 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 사용하면 좋다.
그러나, 인듐을 포함한 산화물 반도체를 사용한 트랜지스터는 상술한 것에 한정되지 않고, 필요로 하는 반도체 특성(전계 효과 이동도, 문턱값, 편차 등)에 따라 적절한 조성을 갖는 것을 사용하면 좋다. 또한, 필요로 하는 전기 특성을 얻기 위하여 캐리어 농도, 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어 In-Sn-Zn계 산화물 반도체를 사용한 트랜지스터에서는 높은 전계 효과 이동도를 비교적 용이하게 얻을 수 있다. 그러나, In-Ga-Zn계 산화물 반도체를 사용한 트랜지스터에서도 벌크 내 결함 밀도를 낮게 함으로써 이동도를 올릴 수 있다.
또한, 예를 들어 In, Ga, 및 Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성의 근방이라는 것은 a, b, c가 (a-A)2+(b-B)2+(c-C)2≤r2를 만족시키는 것을 말하며, r는 예를 들어 0.05로 하면 좋다. 다른 산화물도 마찬가지다.
또한, 산화물 반도체막(303)은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 하는 것이 바람직하다. 또한, 산화물 반도체막(303)은 단결정 또는 다결정(폴리크리스탈이라고도 함)이라도 좋다.
또한, CAAC-OS막과 같이 결정부를 갖는 산화물 반도체막에서는 벌크 내의 결함을 더 저감시킬 수 있고, 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체보다 높은 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는 평탄한 표면 위에 산화물 반도체막(303)를 형성하는 것이 바람직하고, 구체적으로는 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하인 표면 위에 형성하면 좋다.
또한, Ra는 JIS B 0601:2001(ISO4287:1997)로 정의되는 산술 평균 거칠기를 곡면에 적용할 수 있도록 3차원으로 확장한 것이며, "기준면에서 지정면까지의 편차의 절대값을 평균한 값"으로 표현할 수 있고, 수학식 1로 정의된다.
Figure 112020024058005-pat00001
여기서, 지정면이란 거칠기 계측의 대상이 되는 면이며, 좌표(x1, y1, f(x1, y1)), (x1, y2, f(x1, y2)), (x2, y1, f(x2, y1)), (x2, y2, f(x2, y2))의 4지점을 연결하여 이루어진 사각형의 영역으로 하고, 지정면을 xy평면에 투영한 직사각형의 면적을 S0, 기준면의 높이(지정면의 평균 높이)를 Z0으로 한다. Ra는 원자간력 현미경(AFM:Atomic Force Microscope)으로 측정할 수 있다.
산화물 반도체막(303) 표면의 평탄성을 높이기 위하여 게이트 절연막(302)에서 산화물 반도체막(303)이 접촉되어 형성되는 영역에 평탄화 처리를 실시하는 것이 바람직하다. 평탄화 처리는 특별히 한정되지 않지만, 연마 처리(예를 들어 화학적 기계 연마법(Chemical Mechanical Polishing: CMP)), 드라이 에칭 처리, 플라즈마 처리를 이용할 수 있다.
플라즈마 처리로서는 예를 들어 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 실시할 수 있다. 역 스퍼터링이란 아르곤 분위기하에서 기판 측에 RF 전원을 사용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 사용하여도 좋다. 역 스퍼터링을 실시하면, 게이트 절연막(302) 표면에 부착된 분말상 물질(파티클, 먼지라고도 함)을 제거할 수 있다.
평탄화 처리로서 연마 처리, 드라이 에칭 처리, 플라즈마 처리는 복수 횟수 실시하여도 좋고, 이들을 조합하여도 좋다. 또한, 조합하는 경우에는, 공정 순서는 특별히 한정되지 않으며, 게이트 절연막(302) 표면의 요철 상태에 맞추어 적절히 설정하면 좋다.
산화물 반도체막(303)의 막 두께는 1nm 이상 200nm 이하, 바람직하게는 5nm 이상 50nm 이하로 하는 것이 바람직하다. 또한, 산화물 반도체막(303)은 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 사용하여 형성할 수 있다.
또한, 산화물 반도체막(303)에 포함된 수소 또는 물의 농도는 가능한 한 낮은 것이 바람직하다. 수소 농도가 높으면, 산화물 반도체에 포함되는 원소와 수소가 결합함으로써 수소의 일부가 도너가 되어 캐리어인 전자가 생기기 때문이다.
따라서, 산화물 반도체막(303)의 형성 공정에서 산화물 반도체막(303)에 수소 또는 물이 가능한 한 포함되지 않도록 하기 위하여 산화물 반도체막(303)을 형성하기 전의 처리로서 스퍼터링 장치의 예비 가열실에서 게이트 절연막(302)이 형성된 기판을 예비 가열함으로써 기판 및 게이트 절연막(302)에 흡착된 수소나 물 등의 불순물을 이탈시키고 배기하는 것이 바람직하다. 예비 가열실에 설치하는 배기 수단으로서 크라이오 펌프가 바람직하다.
또한, 산화물 반도체막(303)은 성막시에 산소가 많이 포함되는 조건(예를 들어 산소 비율이 30% 내지 100%인 분위기하에서 스퍼터링법에 의하여 막을 형성하는 등)으로 형성함으로써, 산소를 많이 포함하는(바람직하게는 결정 상태에서의 산화물 반도체의 화학량론적 조성보다 많은 양의 산소를 포함한 영역을 포함하는)막으로 하는 것이 바람직하다
산화물 반도체막(303)을 형성할 때 사용하는 스퍼터링 가스로서 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
감압 상태로 유지된 성막실 내에 기판을 유지한다. 그리고, 성막실 내의 잔류 수분을 제거하면서 수소 및 물이 제거된 스퍼터링 가스를 도입하고, 130℃ 이상 700℃ 이하로 상기 타깃을 사용하여 게이트 절연막(302) 위에 산화물 반도체막(303)을 형성한다. 성막실 내의 잔류 수분을 제거하기 위해서는 흡착형 진공 펌프 예를 들어 크라이오 펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단으로서는 터보 분자 펌프에 콜드 트랩(cold trap)이 장착된 것이라도 좋다. 크라이오 펌프를 사용하여 배기된 성막실은 예를 들어 수소 원자나 물(H2O) 등 수소 원자를 포함한 화합물(더 바람직하게는 탄소 원자를 포함한 화합물도) 등이 배기되므로, 상기 성막실에서 형성된 산화물 반도체막(303)에 포함되는 수소, 물, 수산기, 또는 수소화물 등의 불순물 농도를 저감시킬 수 있다.
또한, 본 실시형태에서 산화물 반도체막(303)으로서 AC 전원 장치를 갖는 스퍼터링 장치를 이용한 스퍼터링법을 사용하여 막 두께가 35nm인 In-Ga-Zn계 산화물막(IGZO막이라고도 함)을 형성한다. 본 실시형태에서 원자수비가 In:Ga:Zn=3:1:2인 In-Ga-Zn계 산화물 타깃을 사용한다. 또한, 성막 조건은 산소 및 아르곤 분위기하(산소 유량 비율 50％), 압력 0.4Pa, 전원 전력 0.5kW, 기판 온도 200℃로 한다.
또한, 게이트 절연막(302)을 형성한 후, 대기에 개방시키지 않고 게이트 절연막(302)과 산화물 반도체막(303)을 연속적으로 형성하는 것이 바람직하다. 게이트 절연막(302)을 대기에 노출시키지 않고 게이트 절연막(302)과 산화물 반도체막(303)을 연속적으로 형성하면, 게이트 절연막(302) 표면에 수소나 수분 등의 불순물이 흡착되는 것을 방지할 수 있다.
여기서, 산화물 반도체막(303)에 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 실시하여도 좋다. 가열 처리의 온도는 300℃ 이상 700℃ 이하 또는 기판의 변형점 미만으로 한다. 가열 처리는 감압하 또는 질소 분위기하 등에서 실시할 수 있다.
본 실시형태에서는 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체막(303)에 질소 분위기하에서 450℃로 1시간 동안 가열 처리를 실시하고, 그리고 질소 및 산소 분위기하에서 450℃로 1시간 동안 가열 처리한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어 LRTA 장치 또는 GRTA 장치 등의 RTA 장치를 사용할 수 있다. 예를 들어, 가열 처리로서 650℃ 내지 700℃의 고온까지 가열한 불활성 가스 내에 기판을 도입하고, 수분간 동안 가열한 후에 기판을 불활성 가스 중으로부터 꺼내는 GRTA를 실시하여도 좋다.
또한, 가열 처리에서는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 산화물 반도체막(303)을 가열한 후, 같은 노에 고순도의 산소 가스, 고순도의 일산화이질소 가스, 또는 초건조 공기(CRDS(cavity ring down laswer spectroscopy)) 방식의 노점 측정기를 사용하여 측정한 경우의 수분량이 20ppm(노점으로 환산하면 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하인 공기)를 도입하여도 좋다. 산소 가스 또는 일산화이질소 가스에 물이나 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스 또는 일산화이질소 가스의 순도를 6N 이상, 바람직하게는 7N 이상(즉 산소 가스 또는 일산화이질소 가스 내의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 탈수화 처리 또는 탈수소화 처리에 의한 불순물 배제 공정에 의하여 산화물 반도체를 구성하는 주성분 재료인 산소가 감소되지만, 산소 가스 또는 일산화이질소 가스의 작용에 의하여 산소를 공급함으로써 산화물 반도체막(303)의 산소 결손을 저감시킬 수 있다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리는 산화물 반도체막을 섬 형상으로 가공하기 전 또는 섬 형상으로 가공한 후에 실시하면 좋다. 또한, 탈수화 또는 탈수소화를 위한 가열 처리는 복수 횟수 실시하여도 좋고, 다른 가열 처리를 겸하여도 좋다. 또한, 산화물 반도체막(303)을 가열 처리함으로써 산화물 반도체막(303)의 결정성을 높일 수 있다.
탈수화 또는 탈수소화를 위한 가열 처리를 산화물 반도체막(303)이 섬 형상으로 가공되기 전 즉 산화물 반도체막(303)이 게이트 절연막(302)을 덮은 상태에서 실시하면, 게이트 절연막(302)에 포함되는 산소가 가열 처리에 의하여 외부로 방출되는 것을 방지할 수 있다.
다음에, 포토리소그래피 공정에 의하여 산화물 반도체막(303) 위에 레지스트 마스크를 형성하고, 산화물 반도체막(303)을 선택적으로 에칭하여 섬 형상 산화물 반도체막(303a)을 형성한다(도 2c 참조). 섬 형상 산화물 반도체막(303a)을 형성한 후, 레지스트 마스크를 제거한다. 섬 형상 산화물 반도체막(303a)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면, 포토마스크가 이용되지 않아, 제조 비용이 저감될 수 있다.
산화물 반도체막(303)의 에칭은 드라이 에칭이라도 좋고, 웨트 에칭이라도 좋고, 양쪽 모두를 사용하여도 좋다. 예를 들어 산화물 반도체막(303)의 웨트 에칭에 사용하는 에칭액으로서는 인산과 초산과 질산을 혼합시킨 용액 등을 사용할 수 있다. 또한, ITO-07N(KANTO CHEMICAL Co., Inc. 제작)을 사용하여도 좋다. 또한, 산화물 반도체막(303)은 ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용한 드라이 에칭에 의하여 에칭되어도 좋다.
다음에, 게이트 절연막(302) 및 산화물 반도체막(303a) 위에 나중에 소스 전극층 및 드레인 전극층(이것과 같은 층으로 형성되는 배선을 포함함)이 되는 도전막(305)을 형성한다(도 2d 참조).
도전막(305)은 스퍼터링법이나 플라즈마 CVD법에 의하여 형성할 수 있다. 도전막(305)은 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 또는 스칸듐 등의 금속 재료 또는 이들 금속 재료를 주성분으로 포함한 합금 재료를 사용하여 형성할 수 있다. 또한, 도전막(305)은 산화 인듐-산화 주석, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 산화 인듐-산화 아연, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전성 재료를 사용하여 형성할 수도 있다. 또한, 도전막(305)은 단층 구조 또는 적층 구조로 형성된다.
본 실시형태에서는 도전막(305)은 막 두께가 50nm인 텅스텐막, 막 두께가 400nm인 알루미늄막, 막 두께가 100nm인 티타늄막의 3층 구조로 형성한다.
산화물 반도체막(303a)이 CAAC-OS막인 경우에는, 도전막(305)을 형성함으로써 도전막(305)과의 계면 근방의 영역(304b)에서의 결정부의 결정 구조가 흐트러진다. 결과적으로 영역(304b)에서는 영역(304a)과 비교하여 비정질부에 대한 결정부가 차지하는 비율이 낮게 된다. 또는, 영역(304b)에서의 결정부가 파괴되어 비정질화된다. 또한, 산화물 반도체막(303a)이 단결정이나 다결정 등의 결정성을 갖는 막인 경우에는, 도전막(305)과의 계면 근방의 영역(304b)은 결정의 결정 구조가 흐트러짐으로써 결정성이 저하되고 경우에 따라서는 비정질화된다.
산화물 반도체막(303a)에서 결정부 또는 결정의 결정 구조가 흐트러진 영역(304b)은 산화물 반도체막(303a)의 표면에서 수nm의 깊이까지 형성된다. 영역(304b)의 결정부 또는 결정의 결정 구조가 흐트러짐으로써 댕글링 본드, 격자 간의 변형, 공공(空孔), 산소 결손이 증가된다.
그래서, 영역(304b)의 댕글링 본드, 격자 간의 변형, 공공, 산소 결손에 수소를 이동시킨다. 산화물 반도체막(303a)을 가열 처리함으로써 산화물 반도체막(303a)의 영역(304a)에 포함되는 수소가 움직여 수소가 영역(304b)에 끌려 간다.
산화물 반도체막(303a)의 영역(304b)으로 수소를 이동시키기 위한 가열 처리는 예를 들어 100℃ 이상 기판의 변형점 이하, 바람직하게는 200℃ 이상 650℃ 이하로 실시한다.
가열 처리에 의하여 산화물 반도체막(303a)의 영역(304a)에 포함되는 수소를 영역(304b)에 끌어 당김으로써 영역(304a)의 수소 농도를 저감시킬 수 있다. 또한, 산화물 반도체막(303a)의 영역(304b)으로 이동한 수소는 안정화되기 때문에 다시 영역(304a)으로 확산되기 어렵다. 따라서, 산화물 반도체막(303a)의 영역(304b)은 수소 농도가 증가된다. 영역(304b)은 수소 농도가 증가됨으로써 영역(304a)보다 높은 도전성을 가질 수 있다. 따라서, 산화물 반도체막(303a)의 영역(304b)을 저저항 영역으로서 기능시킬 수 있다.
또한, 수소를 영역(304b)으로 이동시키기 위한 가열 처리는 소스 전극층 및 드레인 전극층을 형성한 후에 실시하여도 좋고, 소스 전극층 및 드레인 전극층을 형성하기 전과 형성한 후에 실시하여도 좋다. 또한, 수소를 영역(304a)으로부터 영역(304b)으로 이동시키기 위한 가열 처리는 복수 횟수 실시하여도 좋고, 다른 가열 처리를 겸하여도 좋다.
다음에, 포토리소그래피 공정에 의하여 도전막(305) 위에 레지스트 마스크를 형성하고, 도전막(305)을 선택적으로 에칭하여 소스 전극층(305a) 및 드레인 전극층(305b)을 형성한다(도 3a 참조). 이 때, 산화물 반도체막(303a)의 영역(304b)은 노출된다. 소스 전극층(305a) 및 드레인 전극층(305b)을 형성한 후, 레지스트 마스크를 제거한다. 도전막(305)의 에칭은 드라이 에칭이라도 좋고 웨트 에칭이라도 좋고, 양쪽 모두를 사용하여도 좋다.
산화물 반도체막(303a)의 영역(304b)은 영역(304b)의 결정부 또는 결정이 파괴됨으로써 댕글링 본드, 격자 간의 변형, 공공, 산소 결손이 증가되고, 수소가 이동됨으로써 수소 농도가 영역(304a)보다 높게 된다. 따라서, 수소 농도가 높은 영역(304b)을 남긴 채 트랜지스터를 제작하면, 트랜지스터에 악영향을 줄 경우가 있다. 예를 들어 산화물 반도체막(303a)의 측단부나 백 채널이 형성되는 영역에 수소 농도가 높은 영역이 존재하면, 수소나 산소 결손으로 인하여 생긴 캐리어가 축적됨으로써 기생 채널이 형성되어, 누설 전류가 발생되기 쉬워지며 문턱 전압이 변동될 우려가 있다.
또한, 산화물 반도체막(303a) 위에 형성된 도전막(305)의 에칭에는 할로겐 원소를 포함한 에칭 가스를 사용한 플라즈마 처리가 바람직하게 사용된다. 그러나, 할로겐 원소를 포함한 에칭 가스에 산화물 반도체막이 노출되면 상기 에칭 가스에 포함된 할로겐 원소(예를 들어 염소나 불소)에 의하여 산화물 반도체막(303a) 내의 산소가 뽑아져 플라즈마 처리된 산화물 반도체막(303a)의 표면 근방에 산소 결손이 생길 우려가 있다. 또한, 에칭한 후에 산화물 반도체막(303a) 표면 및 표면 근방에 상기 에칭 가스에 포함된 할로겐 원소가 잔존함으로써 산화물 반도체막(303a)에 산소 결손이 생길 우려가 있다. 산화물 반도체막(303a)에 산소 결손이 생기면, 산화물 반도체막(303a)의 상면(백 채널) 측 및 측단부가 저저항화(n형화)되고 결과적으로 기생 채널이 형성될 우려가 있다.
또한, 도전막(305)을 형성할 때 도전막(305)에 포함된 원소가 산화물 반도체막(303a)에 첨가될 경우도 있다.
그래서, 산화물 반도체막의 백 채널 측 및 측단부가 저저항화되어 기생 채널이 형성되는 것을 방지하기 위하여 소스 전극층(305a) 및 드레인 전극층(305b)을 형성할 때 노출된 영역(304b)을 제거한다(도 3b 참조). 영역(304b)의 제거 공정은 산화물 반도체막(303a)이 에칭에 의하여 소실되거나 분단되지 않도록 산화물 반도체막(303a)의 에칭 조건을 최적화시키는 것이 요구된다.
영역(304b)의 제거 공정에는 산소, 일산화이질소, 또는 희가스(대표적으로는 아르곤)를 사용한 플라즈마 처리, 또는 불화 수소산(희석된 불산이라고도 함), 물, 현상액, 또는 TMAH 용액을 사용한 용액 처리 등을 적합하게 사용할 수 있다. 또한, 희석된 불산으로서 예를 들어 1/103로 희석된 불산(불산: 0.05%)으로 IGZO막을 처리하면, 막 두께가 1초당 1nm 내지 3nm 감소되고, 2/105로 희석된 불산(불산: 0.0025%)으로 IGZO막을 처리하면, 막 두께가 1초당 0.1nm 정도 감소된다. 본 실시형태에서는 희석된 불산을 사용한 용액 처리(웨트 에칭)를 결정 구조가 흐트러진 영역(304b)의 제거 공정에 사용한다.
산화물 반도체막(303a)의 측단부나 백 채널이 형성되는 영역에서, 결정부 또는 결정이 파괴되고 수소 농도가 영역(304a)보다 높은 영역(304b)을 제거함으로써, 수소 농도가 저감된 영역(304a)을 노출시킬 수 있다. 이로써, 기생 채널이 형성되는 것을 방지하여 누설 전류의 발생이나 문턱 전압의 변동을 억제할 수 있다. 또한, 산화물 반도체막(303a)과 소스 전극층(305a) 또는 드레인 전극층(305b)의 계면 근방의 영역(304b)은 수소 농도가 높고 할로겐 원소가 잔존하더라도 저저항 영역으로서 기능시킬 수 있다.
또한, 산화물 반도체막(303a)의 영역(304b)의 일부가 제거됨으로써, 산화물 반도체막(303a)에서 소스 전극층(305a) 또는 드레인 전극층(305b)과 중첩된 영역의 막 두께는 소스 전극층(305a) 또는 드레인 전극층(305b)과 중첩되지 않은 영역의 막 두께보다 크다.
산화물 반도체막(303a)의 측단부나 백 채널이 형성되는 영역에서 결정 구조가 흐트러진 영역(304b)을 제거함으로써 소스 전극층(305a) 및 드레인 전극층(305b)을 가공할 때 발생한 오염물이나 레지스트 마스크를 제거할 때 발생한 오염물도 제거할 수 있다.
상술한 공정을 거쳐 트랜지스터(310)를 제작할 수 있다(도 3b 참조).
다음에, 산화물 반도체막(303a), 소스 전극층(305a), 및 드레인 전극층(305b) 위에 절연막(306)을 형성한다(도 3c 참조).
절연막(306)은 플라즈마 CVD법이나 스퍼터링법을 사용하여 형성할 수 있다. 절연막(306)은 예를 들어 산화 실리콘, 산화 갈륨, 산화 알루미늄, 질화 실리콘, 산화 질화 실리콘, 산화 질화 알루미늄 등을 사용하여 형성할 수 있다.
또한, 절연막(306)으로서 질소를 포함한 산화물 절연막(예를 들어 질소를 포함한 산화 실리콘막, 질소를 포함한 산화 알루미늄막) 등을 사용할 수 있다. 산화물 절연막에 포함된 질소의 농도는 0.01at.% 이상이면 좋고, 바람직하게는 0.1at.% 이상 50at.% 이하, 더 바람직하게는 0.5at.% 이상 15at.% 이하이면 좋다. 산화 실리콘막에 상술한 농도로 질소가 포함된 것은 산화 질화 실리콘막이라고 불릴 경우도 있다.
본 실시형태에서는 절연막(306)으로서 플라즈마 CVD법을 사용하여 산화 질화 실리콘막을 형성한다. 절연막(306)의 성막 조건은 예를 들어 SiH4와 N2O의 가스 유량비를 SiH4:N2O=30:4000, 압력 200Pa, RF 전원 전력(전원 출력) 150W, 기판 온도 220℃±15℃로 하면 좋다. 또한, 절연막(306)의 막 두께는 50nm 이상 100nm 이하로 하면 좋다.
여기서, 절연막(306)에 가열 처리에 의한 탈수화 처리 또는 탈수소화 처리를 실시하는 것이 바람직하다. 본 실시형태에서는 절연막(306)의 성막 가스로서 수소를 포함한 가스를 사용한다. 그러나, 절연막(306)에 탈수화 처리 또는 탈수소화 처리를 실시함으로써 절연막(306) 내의 수소를 제거할 수 있다. 따라서, 플라즈마 CVD법을 적합하게 사용할 수 있다. 플라즈마 CVD법을 사용하면 성막시에 막에 먼지 등이 부착되거나 혼입되기 어려운 데다가 비교적 빠른 성막 속도로 성막할 수 있어 막 두께를 두껍게 할 수 있기 때문에, 플라즈마 CVD법은 생산성이 좋다.
가열 처리의 온도는 300℃ 이상 700℃ 이하 또는 기판의 변형점 미만으로 한다. 가열 처리의 온도는 절연막(306)의 성막 온도보다 높으면 탈수화 또는 탈수소화의 효과가 높으므로 바람직하다. 예를 들어, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 질소 분위기하에서 450℃로 1시간 동안 절연막(306)을 가열 처리한다.
가열 처리에 의하여 절연막(306)을 탈수화 또는 탈수소화할 수 있어 수소 또는 물 등의 불순물이 배제된 절연막을 형성할 수 있다.
탈수화 또는 탈수소화를 위한 가열 처리를 실시함으로써 절연막(306)에 포함된 물, 수소 등의 불순물을 제거하여 저감시킬 수 있다. 절연막(306)을 가능한 한 수소를 포함하지 않은 막으로 하여 수소가 산화물 반도체막(303a)에 침입되는 것을 억제함으로써, 트랜지스터(310)의 특성 변동을 억제하고 안정된 전기 특성을 부여할 수 있다.
또한, 나중에 형성되는 절연막(307)은 수소 또는 물 등을 투과시키지 않는 블로킹 기능을 갖는 것이 바람직하기 때문에, 절연막(306)의 탈수화 처리 또는 탈수소화 처리를 목적으로 한 가열 처리는 절연막(306)을 형성한 후이며 또 절연막(307)을 형성하지 전에 실시하는 것이 바람직하다.
다음에, 절연막(306)으로의 산소 도입 처리(산소 도핑 처리나 산소 주입 처리라고도 함)를 실시한다. 이로써, 산소 과잉 영역을 갖는 절연막(306)이 형성된다.
산소에는 적어도 산소 라디칼, 오존, 산소 원자, 산소 이온(분자 이온, 클러스터 이온을 포함함) 중 어느 것이 포함된다. 탈수화 처리 또는 탈수소화 처리된 절연막(306)에 산소 도핑 처리를 실시함으로써 절연막(306) 내에 산소를 포함시킬 수 있으므로, 상기 가열 처리에 의하여 이탈될 수 있는 산소를 보전할 수 있고 또 산소 과잉 영역을 형성할 수 있다.
절연막(306)으로의 산소의 도입은 예를 들어 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 또는 플라즈마 처리 등을 사용할 수 있다. 또한, 이온 주입법으로서 가스 클라스터 이온 빔을 사용하여도 좋다. 또한, 산소의 도입은 절연막(306)의 전체 면을 한번에 처리하여도 좋고, 예를 들어 선 형상 이온 빔을 사용하여도 좋다. 선 형상 이온 빔을 사용하는 경우에는, 기판 또는 이온 빔을 상대적으로 이동(스캔)시킴으로써 절연막(306) 전체 면에 산소를 도입할 수 있다.
산소의 공급 가스로서는 O를 포함한 가스를 사용하면 좋고, 예를 들어 O2 가스, N2O 가스, CO2 가스, CO 가스, NO2 가스 등을 사용할 수 있다. 또한, 산소의 공급 가스에 희가스(예를 들어 Ar)를 포함시켜도 좋다.
또한, 예를 들어 이온 주입법으로 산소를 도입하는 경우에는, 산소의 도즈량은 1×1013ions/cm2 이상 5×1016ions/cm2 이하로 하는 것이 바람직하고, 산소 도핑 처리된 후의 절연막(306) 내의 산소 함유량은 절연막(306)의 화학량론적 조성을 넘을 정도로 하는 것이 바람직하다. 또한, 이와 같이 화학량론적 조성보다 많은 산소를 포함한 영역은 절연막(306)의 일부에 존재하면 좋다. 또한, 산소의 주입 깊이는 주입 조건에 따라 적절히 제어하면 좋다.
다음에, 본 실시형태에서는 절연막(306) 위에 알루미늄막을 형성한다.
알루미늄막은 스퍼터링법, 증착법, CVD법 등에 의하여 형성하는 것이 바람직하다. 또한, 알루미늄막의 막 두께는 3nm 이상 20nm 이하(바람직하게는 3nm 이상 10nm 이하, 더 바람직하게는 4nm 이상 5nm 이하)로 하는 것이 바람직하다.
알루미늄막으로서 티타늄 또는 마그네슘이 첨가된 알루미늄막을 사용하여도 좋다. 또한, 알루미늄막으로서 티타늄막 또는 마그네슘막과 알루미늄막의 적층을 사용하여도 좋다.
다음에, 알루미늄막에 산소 도핑 처리를 실시한다. 산소 도핑 처리는 절연막(306)에 산소 도핑 처리를 실시하는 경우를 참조하면 좋으므로, 상세한 설명은 생략한다. 알루미늄막에 산소 도핑 처리를 실시함으로써 알루미늄막의 산화물인 산화 알루미늄막이 형성된다. 상기 산화 알루미늄막을 절연막(307)으로서 사용한다.
절연막(306) 및 알루미늄막에 산소를 첨가한 후에 가열 처리를 실시하여도 좋다. 250℃ 이상 600℃ 이하, 예를 들어 300℃로 가열 처리하면 좋다. 가열 처리에 의하여 절연막(306)에 포함된 산소를 산화물 반도체막(303a)으로 고상 확산시킴으로써 산화물 반도체막(303a)에 산소를 공급할 수 있다. 이와 같이, 절연막(306)으로부터의 고상 확산에 의하여 산화물 반도체막(303a)에 산소를 공급하면, 노출된 산화물 반도체막(303a)에 직접 산소를 도핑하는 플라즈마 처리 등의 방법과 달리 산화물 반도체막(303a)에 플라즈마로 인한 대미지를 주지 않는 효과가 있다.
또한, 산화물 반도체막(303a)의 측단부나 백 채널이 형성되는 영역에 결정 구조가 흐트러진 영역(304b)이 형성되면, 결정 구조가 흐트러진 영역(304b)에 수소가 이동하여 상기 영역(304b)은 저저항화되고 결과적으로 기생 채널이 형성된다. 또한, 산화물 반도체막(303a)의 영역(304b)과, 절연막(306)이 접촉된 상태에서 가열 처리하여도 절연막(306)으로부터 이탈된 산소는 영역(304b)의 산소 결손 등에 포획되기 때문에 절연막(306)으로부터 산화물 반도체막(303a)의 영역(304a)(예를 들어 채널이 형성되는 영역)에 산소를 공급하기 어렵다.
따라서, 산화물 반도체막의 측단부나 백 채널이 형성되는 영역에 기생 채널이 형성되는 것을 방지하기 위해서는 산화물 반도체막(303a)의 측단부나 백 채널이 형성되는 영역에 형성된 영역(304b)을 제거하고, 산화물 반도체막(303a)의 영역(304a)과 절연막(306)이 접촉된 상태에서 가열 처리를 실시함으로써 산화물 반도체막(303a)의 영역(304a)에 산소를 공급하는 것이 바람직하다.
또한, 산화물 반도체막(303a)이 CAAC-OS막(In-Ga-Zn계 산화물 반도체)인 경우에는, 산소 결손은 Ga-Zn-O층에 집중된다. 또한, 산소는 Ga-Zn-O층을 통과하기 쉽다. 절연막(306)이 산화물 반도체막(303a)과 접촉됨으로써 절연막(306)에 포함되는 산소는 c축의 방향보다 a-b면에 평행한 방향으로, 특히 Ga-Zn-O층을 통과하여 공급되기 쉽다.
본 실시형태에서는 산화물 반도체막(303a)의 측단부나 백 채널이 형성되는 영역에서 수소 농도가 높고 산소 결손 등이 생긴 영역(304b)은 제거한다. 따라서, 절연막(306)으로부터 산화물 반도체막(303a)의 측단부에 공급된 산소가 산소 결손을 보전하게 되는 것을 방지할 수 있다. 따라서, 절연막(306)에 포함되는 산소를 산화물 반도체막(303a)의 영역(304a)(특히 채널이 형성되는 영역)에 효율적으로 공급할 수 있다. 이로써, 산화물 반도체막(303a)의 영역(304a)에 포함되는 산소 결손을 저감시킬 수 있다.
산화물 반도체를 사용한 트랜지스터의 경우에는, 절연막으로부터 산화물 반도체막에 산소가 공급됨으로써 산화물 반도체막과 절연막의 계면 준위 밀도를 저감시킬 수 있다. 결과적으로 트랜지스터의 동작 등에 기인하여 산화물 반도체막과 절연막의 계면에 캐리어가 포획되는 것을 억제할 수 있어 신뢰성이 높은 트랜지스터를 얻을 수 있다.
또한, 절연막(306) 및 절연막(307)에 대한 탈수화 처리 또는 탈수소화 처리, 및/또는 산소 도핑 처리는 복수 횟수 실시하여도 좋다.
또한, 절연막(306) 위에 접촉되어 형성된 절연막(307)에는 예를 들어 산화 알루미늄을 사용할 수 있다. 절연막(307)으로서 산화 알루미늄을 사용하는 경우에는, 알루미늄막을 산화시킴으로써 산화 알루미늄을 형성하여도 좋다. 알루미늄막을 산화시켜 산화 알루미늄막을 형성하는 방법은 스퍼터링법에 의하여 산화 알루미늄막을 형성하는 경우보다 생산성을 향상시킬 수 있다. 또한, 절연막(306)에 대한 산소 도핑 처리와 동일 공정에 의하여 알루미늄막을 산화시킬 수도 있으므로 공정의 간략화를 도모할 수 있다. 따라서, 반도체 장치의 제조 비용을 저감시킬 수 있다.
또한, 절연막(306)으로서 산화물 절연막(예를 들어 산화 실리콘이나 산화 질화 실리콘)을 사용하는 경우에는, 상기 산화물 절연막에서 산소는 주성분 재료의 하나다. 따라서, 산화물 절연막 내의 산소 농도를 SIMS(Secondary Ion Mass Spectrometry) 등의 방법을 사용하여 정확히 어림잡기 어렵다. 즉, 산화물 절연막에 산소가 의도적으로 첨가되었는지 아닌지를 판별하기 어렵다고 할 수 있다. 또한, 절연막(306)에 포함되는 과잉 산소가 나중의 공정에서 산화물 반도체막(303a)에 공급되는 경우도 마찬가지다.
그런데 산소에는 17O나 18O 등의 동위체가 있고, 자연계에서 이들은 각각 산소 원자 전체의 0.038%, 0.2% 정도의 비율로 존재하는 것이 알려져 있다. 즉, 산화물 반도체막과 접촉된 절연막 내 또는 산화물 반도체막 내에서의 이들 동위체의 농도는 SIMS 등의 방법에 의하여 어림잡을 수 있을 정도이기 때문에, 이들의 농도를 측정함으로써 산화물 반도체막과 접촉된 절연막 내 또는 산화물 반도체막 내의 산소 농도를 더 정확히 어림잡을 수 있는 경우가 있다. 따라서, 이들의 농도를 측정함으로써 산화물 반도체막과 접촉된 절연막에 의도적으로 산소가 첨가되었는지 아닌지를 판별하여도 좋다.
절연막(307) 위에 층간 절연막(보호 절연막, 평탄화 절연막)이 되는 절연막을 형성하여도 좋다. 층간 절연막(보호 절연막, 평탄화 절연막)을 형성함으로써 박막의 절연막(307)에 가해지는 응력을 완화시킬 수 있다. 따라서, 절연막(307)의 파손을 방지할 수 있다.
층간 절연막은 절연막(306)과 같은 재료 및 방법을 사용하여 형성할 수 있다. 예를 들어, 스퍼터링법을 사용하여 형성한 산화 실리콘막을 막 두께 400nm로 형성한다. 또한, 보호 절연막을 형성한 후, 가열 처리하여도 좋다. 예를 들어, 질소 분위기하에서 300℃로 1시간 동안 가열 처리한다.
본 실시형태에서는 절연막(307) 위에 평탄화 절연막(308)을 형성한다. 평탄화 절연막(308)을 형성함으로써 트랜지스터(310)에 기인한 표면 요철을 저감시킬 수 있다. 평탄화 절연막(308)으로서는 폴리이미드 수지, 아크릴 수지, 벤조사이클로부텐 수지 등의 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 복수의 절연막을 적층시킴으로써 평탄화 절연막(308)을 형성하여도 좋다.
예를 들어 평탄화 절연막(308)으로서 막 두께가 1500nm인 아크릴 수지막을 형성하면 좋다. 아크릴 수지막은 도포법에 의하여 도포된 후, 소성(예를 들어 질소 분위기하에서 250℃로 1시간)하여 형성할 수 있다.
평탄화 절연막(308)을 형성한 후, 가열 처리하여도 좋다. 예를 들어 질소 분위기하에서 250℃로 1시간 동안 가열 처리한다.
상술한 바와 같이, 트랜지스터(310)를 형성한 후, 가열 처리하여도 좋다. 또한, 가열 처리는 복수 횟수 실시하여도 좋다.
상술한 공정을 거쳐 트랜지스터(310)를 갖는 반도체 장치를 제작할 수 있다.
다음에, 도 2a 내지 도 3d에 도시된 반도체 장치의 제작 방법과 부분적으로 다른 반도체 장치의 제작 방법에 대하여 도 4a 내지 도 4d를 참조하여 설명한다.
우선, 도 2a에 따라 기판(300) 위에 게이트 전극층(301)을 형성한 후, 게이트 전극층(301) 위에 게이트 절연막(302)을 형성한다. 다음에, 도 2b의 공정에 따라 게이트 절연막(302) 위에 산화물 반도체막(303)을 형성한다. 이 후, 도 2c의 공정에 따라 포토리소그래피 공정에 의하여 산화물 반도체막(303) 위에 레지스트 마스크를 형성하고, 산화물 반도체막(303)을 선택적으로 에칭하여 섬 형상 산화물 반도체막(303a)을 형성한다.
다음에, 섬 형상 산화물 반도체막(303a) 표면에 원소 주기율표 제 15족 원소(예를 들어 질소, 인, 및 비소), 원소 주기율표 제 13족 원소(예를 들어 붕소, 알루미늄, 갈륨, 및 인듐), 및 희가스 원소(예를 들어 헬륨, 네온, 아르곤, 및 크세논) 중 어느 하나 또는 복수를 이온 주입법, 이온 도핑법, 또는 플라즈마 처리에 의하여 화살표(309)로 도시된 바와 같이 첨가한다(도 4a 참조).
상술한 원소는 산화물 반도체막(303a) 표면의 수nm의 깊이까지 첨가되는 것이 바람직하다. 산화물 반도체막(303a)에 상술한 원소가 첨가됨으로써 산화물 반도체막(303a) 표면에 결정부 또는 결정의 결정 구조가 흐트러진 영역(304b)이 형성된다. 영역(304b)의 결정부 또는 결정의 결정 구조가 흐트러짐으로써 댕글링 본드, 격자 간의 변형, 공공(空孔), 산소 결손이 증가된다.
그래서, 영역(304b)의 댕글링 본드, 격자 간의 변형, 공공, 산소 결손에 수소를 이동시킨다. 산화물 반도체막(303a)을 가열 처리함으로써 산화물 반도체막(303a)의 영역(304a)에 포함되는 수소는 영역(304b)에 끌려 간다.
산화물 반도체막(303a)의 영역(304b)으로 수소를 이동시키기 위한 가열 처리는 예를 들어 100℃ 이상 기판의 변형점 이하, 바람직하게는 200℃ 이상 400℃ 이하로 실시한다.
가열 처리에 의하여 산화물 반도체막(303a)의 영역(304a)에 포함되는 수소를 영역(304b)에 끌어 당김으로써 영역(304a)의 수소 농도를 저감시킬 수 있다. 또한, 수소가 이동함으로써 산화물 반도체막(303a)의 영역(304b)의 수소 농도가 증가된다.
또한, 수소를 영역(304b)으로 이동시키기 위한 가열 처리는 소스 전극층 및 드레인 전극층을 형성한 후에 실시하여도 좋고, 소스 전극층 및 드레인 전극층을 형성하기 전과 형성한 후에 실시하여도 좋다. 또한, 수소를 영역(304a)으로부터 영역(304b)으로 이동시키기 위한 가열 처리는 복수 횟수 실시하여도 좋고, 다른 가열 처리를 겸하여도 좋다.
다음에, 게이트 절연막(302) 및 산화물 반도체막(303a) 위에 도전막을 형성한 후, 도 3a의 공정에 따라 포토리소그래피 공정에 의하여 도전막 위에 레지스트 마스크를 형성하고, 도전막을 선택적으로 에칭하여 소스 전극층(305a) 및 드레인 전극층(305b)을 형성한다. 이 때, 산화물 반도체막(303a)의 영역(304b)을 노출시킨다(도 4b 참조).
다음에, 도 3b의 공정에 따라 소스 전극층(305a) 및 드레인 전극층(305b)을 형성함으로써 노출된 산화물 반도체막(303a)의 영역(304b)을 제거한다(도 4c 참조).
상술한 공정을 거쳐 트랜지스터(320)를 제작할 수 있다(도 4c 참조).
다음에, 도 3c의 공정에 따라 절연막(306)을 형성하고, 절연막(306) 위에 절연막(307)을 형성하고, 도 3d의 공정에 따라 평탄화 절연막(308)을 형성함으로써 트랜지스터(320)를 갖는 반도체 장치를 제작할 수 있다(도 4d 참조).
본 발명의 일 형태에 따른 반도체 장치의 제작 방법에서는 소스 전극층(305a) 및 드레인 전극층(305b)을 형성하기 위한 도전막(305)을 형성할 때 산화물 반도체막(303a)의 표면 근방(또는 도전막과의 계면 근방)의 영역(304b)을 비정질화시킨다. 또는, 산화물 반도체막(303a)의 표면에 플라즈마 처리함으로써 산화물 반도체막의 표면의 영역(304b)을 비정질화시킨다.
나중의 가열 처리에 의하여 산화물 반도체막(303a)의 영역(304a)(특히 게이트 전극층(301)과 중첩된 영역)에 존재하는 수소를 결정 구조가 흐트러진 영역(304b)으로 이동시킨다. 이로써, 산화물 반도체막(303a)의 영역(304a)에 포함되는 수소 농도를 저감시킬 수 있다. 또한, 수소가 이동함으로써 수소 농도가 높아진 영역(304b)은 저저항 영역으로서 기능시킬 수 있다.
또한, 산화물 반도체막(303a)은 산소 과잉 영역을 포함한 산화물 절연막(적어도 절연막(306))과 접촉되어 형성되어 있다. 가열 처리에 의하여 산화물 절연막으로부터 산소가 이탈되고, 이탈된 산소를 산화물 반도체막(303a)에 공급할 수 있다. 이로써, 산화물 반도체막(303a)의 영역(304a)에서의 산소 결손을 저감시킬 수 있다.
산화물 반도체막(303a)의 영역(304a)의 수소 농도가 저감되고 산소 결손이 저감되기 때문에 캐리어의 발생을 억제할 수 있다. 따라서, 기생 채널이 형성되는 것을 억제할 수 있으므로 문턱 전압이 음 방향으로 시프트되는 것을 억제할 수 있다.
본 발명의 일 형태에 따르면, 산화물 반도체막을 사용한 트랜지스터(310) 및 산화물 반도체막을 사용한 트랜지스터(320)에 안정된 전기 특성을 부여하여 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 반도체 장치의 다른 일 형태에 대하여 도 5a 내지 도 5c를 참조하여 설명한다. 또한, 상기 실시형태와 동일 부분 또는 같은 기능을 갖는 부분 및 같은 제작 공정에 대한 반복 설명은 생략한다.
도 5a 내지 도 5c에 도시된 트랜지스터(330)는 보텀 게이트 구조의 일례다. 도 5a는 트랜지스터(330)의 평면도이고, 도 5b는 도 5a의 C1-C2를 따라 절단한 단면도(채널 길이 L 방향의 단면도)이고, 도 5c는 도 5a의 D1-D2에서의 단면도(채널 폭 W 방향의 단면도)이다. 또한, 도 5a에서는 복잡화를 피하기 위하여 트랜지스터(330)의 구성 요소의 일부(예를 들어, 게이트 절연막(302) 등)를 생략하였다.
도 5a 내지 도 5c에 도시된 트랜지스터(330)는 절연 표면을 갖는 기판(300) 위에 제공된 게이트 전극층(301)과, 게이트 전극층(301) 위에 제공된 게이트 절연막(302)과, 게이트 절연막(302) 위에 게이트 전극층(301)과 중첩된 영역에 제공된 산화물 반도체막과, 산화물 반도체막과 접촉되어 제공된 소스 전극층(305a) 및 드레인 전극층(305b)을 갖는다. 또한, 트랜지스터(330)를 덮도록 절연막(306), 절연막(307), 및 평탄화 절연막(308)이 제공되어 있다.
본 실시형태에서는 도 5a 내지 도 5c에 도시된 트랜지스터(330)의 산화물 반도체막이 산화물 반도체막(303a) 및 산화물 반도체막(311a)의 2층 구조로 형성되어 있다.
산화물 반도체막(303a) 및 산화물 반도체막(311a)은 적어도 인듐을 포함한다. 특히 인듐과 아연을 포함한 것이 바람직하다.
본 실시형태에서는 산화물 반도체막(303a)이 CAAC-OS막이고, 산화물 반도체막(311a)은 비정질막임을 전제로 설명하지만, 산화물 반도체막(303a)이 단결정막, 다결정막, 또는 비정질막이라도 좋다.
산화물 반도체막(303a)에서 게이트 전극층(301)과 중첩된 영역에는 채널이 형성된다. 따라서, 산화물 반도체막(303a)은 어떤 결정 상태이든 물 또는 수소 등의 불순물이 저감되고 또 산소 결손이 저감됨으로써 고순도화된 영역인 것이 바람직하다. 고순도화된 산화물 반도체는 i형 반도체(진성 반도체) 또는 i형에 한없이 가까운 반도체다. 따라서, 채널이 형성되는 영역에 상기 산화물 반도체를 사용한 트랜지스터는 오프 전류가 현저히 낮은 특성을 갖는다. 또한, 채널이 형성되는 영역에 상기 산화물 반도체를 사용함으로써 트랜지스터의 문턱 전압이 음 방향으로 시프트되는 것을 억제할 수 있다.
구체적으로 말하면, 고순도화된 산화물 반도체는 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 측정한 수소 농도가 5×1018/cm3 미만, 더 바람직하게는 5×1017/cm3 이하, 더욱 바람직하게는 1×1016/cm3 이하로 한다. 또한 홀 효과 측정에 의하여 측정할 수 있는 산화물 반도체막의 캐리어 밀도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더욱 바람직하게는 1×1011/cm3 미만으로 한다. 또한 산화물 반도체의 밴드 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 물 또는 수소 등의 불순물 농도가 충분히 저감되고 또 산소 결손이 저감됨으로써 고순도화된 산화물 반도체를 사용한 트랜지스터는 오프 전류가 현저히 낮은 특성을 갖는다. 또한, 채널이 형성되는 영역에 상기 산화물 반도체를 사용함으로써 트랜지스터의 문턱 전압이 음 방향으로 시프트되는 것을 억제할 수 있다.
또한, 산화물 반도체막(311a)에서 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 측정한 수소 농도가 5×1018/cm3 이상이다.
또한, 산화물 반도체막(311a)에서 수소 이외에 예를 들어 원소 주기율표 15족 원소(예를 들어 질소, 인, 및 비소), 원소 주기율 13족 원소(예를 들어 붕소, 알루미늄, 갈륨, 및 인듐), 텅스텐, 몰리브덴, 및 희가스 원소(예를 들어 헬륨, 네온, 아르곤, 및 크세논) 중 하나 또는 복수가 포함될 수 있다.
상술한 원소를 산화물 반도체막(311a)에 포함시킴으로써 산화물 반도체막(311a)의 도전성을 산화물 반도체막(303a)의 도전성보다 높일 수 있다. 이로써, 산화물 반도체막(311a)을 저저항 영역으로서 기능시킬 수 있다.
산화물 반도체막(303a)은 수소나 산소 결손이 저감되기 때문에 캐리어의 발생을 억제할 수 있다. 따라서, 기생 채널이 형성되는 것을 억제할 수 있으므로 문턱 전압이 음 방향으로 시프트되는 것을 억제할 수 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
[0228]
(실시형태 4)
본 실시형태에서는 도 5a 내지 도 5c에 도시된 트랜지스터(330)를 갖는 반도체 장치의 제작 방법의 일례에 대하여 도 6a 내지 도 7d를 참조하여 설명한다. 또한, 상기 실시형태와 동일 부분 또는 같은 기능을 갖는 부분 및 같은 제작 공정에 대한 반복 설명은 생략한다.
우선, 도 2a의 공정과 마찬가지로 기판(300) 위에 게이트 전극층(이것과 같은 층으로 형성되는 배선을 포함함)이 되는 도전막을 형성한다. 다음에, 포토리소그래피 공정에 의하여 도전막 위에 레지스트 마스크를 형성하고, 도전막을 선택적으로 에칭하여 게이트 전극층(301)을 형성한다. 이 후, 게이트 전극층(301) 위에 게이트 절연막(302)을 형성한다(도 6a 참조).
다음에, 도 2b의 공정과 마찬가지로 게이트 절연막(302) 위에 산화물 반도체막(303)을 형성한다. 이 후, 산화물 반도체막(303) 위에 산화물 반도체막(311)을 형성한다(도 6b 참조).
본 실시형태에서는 산화물 반도체막(303)을 CAAC-OS막이 되도록 형성하고, 산화물 반도체막(311)을 비정질막이 되도록 형성한다. 또한, 산화물 반도체막(311)은 1nm 이상 10nm 미만인 것이 바람직하다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리는 산화물 반도체막(303)을 형성한 후, 산화물 반도체막(311)을 형성한 후, 산화물 반도체막(303) 및 산화물 반도체막(311)을 섬 형상으로 가공한 후 중 어느 타이밍에서 실시하면 좋다. 또한, 탈수화 또는 탈수소화를 위한 가열 처리는 복수 횟수 실시하여도 좋고, 다른 가열 처리를 겸하여도 좋다.
산화물 반도체막(303) 및 산화물 반도체막(311)이 섬 형상으로 가공되기 전 즉 산화물 반도체막(303)이 게이트 절연막(302)을 덮은 상태에서 가열 처리를 실시하면, 게이트 절연막(302)에 포함되는 산소가 가열 처리에 의하여 외부로 방출되는 것을 방지할 수가 있다.
다음에, 도 2c의 공정과 마찬가지로 포토리소그래피 공정에 의하여 산화물 반도체막(311) 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 실시하여 섬 형상 산화물 반도체막(311a) 및 산화물 반도체막(303a)을 형성한다(도 6c 참조).
다음에, 도 2d의 공정과 마찬가지로 게이트 전극층(301), 게이트 절연막(302), 및 산화물 반도체막(311a) 위에 나중에 소스 전극층 및 드레인 전극층(이것과 같은 층으로 형성되는 배선을 포함함)이 되는 도전막(305)을 형성한다(도 6d 참조).
산화물 반도체막(303a)이 CAAC-OS막인 경우에는, 도전막(305)을 형성함으로써 도전막(305)과의 계면 근방의 영역에서의 결정부의 결정 구조가 흐트러질 수 있다. 따라서, 도전막(305)과의 계면 근방의 영역에서는 상기 영역 이외의 영역과 비교하여 비정질부에 대한 결정부가 차지하는 비율이 저하되는 경우도 있다. 또한, 산화물 반도체막(303a)이 단결정이나 다결정 등 결정성을 갖는 막인 경우에는, 도전막(305)의 계면 근방의 영역은 결정의 결정 구조가 흐트러짐으로써 결정성이 저하되고 경우에 따라서는 비정질화된다.
본 실시형태에서는 산화물 반도체막(311a)은 비정질막이기 때문에 댕글링 본드, 격자 간의 변형, 공공, 산소 결손이 많이 존재하는 경우가 있다. 또한, 산화물 반도체막(311a)이 비정질막인 경우에도 도전막(305)을 형성할 때 산화물 반도체막(311a)에서 댕글링 본드, 격자 간의 변형, 공공, 산소 결손이 생기는 경우가 있다.
그래서, 산화물 반도체막(311a)의 댕글링 본드, 격자 간의 변형, 공공, 산소 결손에 수소를 이동시킨다. 산화물 반도체막(303a) 및 산화물 반도체막(311a)을 가열 처리함으로써 산화물 반도체막(303a)에 포함되는 수소가 산화물 반도체막(311a)에 끌려 간다.
산화물 반도체막(311a)으로 수소를 이동시키기 위한 가열 처리는 예를 들어 100℃ 이상 기판의 변형점 이하, 바람직하게는 200℃ 이상 400℃ 이하로 가열 처리한다.
가열 처리에 의하여 산화물 반도체막(303a)에 포함되는 수소를 산화물 반도체막(311a)에 끌어 당김으로써 산화물 반도체막(303a)의 수소 농도를 저감시킬 수 있다. 또한, 산화물 반도체막(311a)으로 이동한 수소는 고정되기 때문에 다시 산화물 반도체막(303a)으로 확산되기 어렵다. 따라서, 산화물 반도체막(311a)은 수소가 이동됨으로써 수소 농도가 증가된다. 산화물 반도체막(311a)의 수소 농도가 증가됨으로써 산화물 반도체막(303a)의 영역(304a)보다 도전성을 높일 수 있다. 따라서, 산화물 반도체막(311a)을 저저항 영역으로서 기능시킬 수 있다.
또한, 수소를 산화물 반도체막(311a)으로 이동시키기 위한 가열 처리는 소스 전극층 및 드레인 전극층을 형성한 후에 실시하여도 좋고, 소스 전극층 및 드레인 전극층을 형성하기 전과 형성한 후에 실시하여도 좋다. 또한, 수소를 산화물 반도체막(303a)으로부터 산화물 반도체막(311a)으로 이동시키기 위한 가열 처리는 복수 횟수 실시하여도 좋고, 다른 가열 처리를 겸하여도 좋다.
다음에, 포토리소그래피 공정에 의하여 도전막(305) 위에 레지스트 마스크를 형성하고, 도전막을 선택적으로 에칭하여 소스 전극층(305a) 및 드레인 전극층(305b)을 형성한다(도 7a 참조). 이 때, 산화물 반도체막(311a)은 노출된다. 소스 전극층(305a) 및 드레인 전극층(305b)을 형성한 후, 레지스트 마스크를 제거한다.
산화물 반도체막(311a)은 수소가 이동됨으로써 수소 농도가 산화물 반도체막(303a)보다 높다. 따라서, 수소 농도가 높은 산화물 반도체막(311a)을 남긴 채 트랜지스터를 제작하면, 트랜지스터에 악영향을 줄 경우가 있다. 예를 들어 산화물 반도체막(303a) 위 예를 들어 백 채널이 형성되는 영역에 수소 농도가 높은 영역이 존재하면, 수소나 산소 결손으로 인하여 생긴 캐리어가 축적됨으로써 기생 채널이 형성되어, 누설 전류가 발생되기 쉬워지며 문턱 전압이 변동될 우려가 있다.
또한, 산화물 반도체막(311a) 위에 형성된 도전막(305)의 에칭에는 할로겐 원소를 포함한 에칭 가스를 사용한 플라즈마 처리가 바람직하게 사용된다. 그러나, 할로겐 원소를 포함한 에칭 가스에 산화물 반도체막이 노출되면 상기 에칭 가스에 포함된 할로겐 원소(예를 들어 염소나 불소)에 의하여 산화물 반도체막(311a) 내의 산소가 뽑아져 플라즈마 처리된 산화물 반도체막(311a)의 표면 근방에 산소 결손이 생길 우려가 있다. 또한, 에칭 공정 후에 산화물 반도체막(311a) 표면 및 표면 근방에 상기 에칭 가스에 포함된 할로겐 원소가 잔존함으로써 산화물 반도체막(311a)에 산소 결손이 생길 우려가 있다. 산화물 반도체막(311a)에 산소 결손이 생기면, 산화물 반도체막(311a)의 상면(백 채널) 측 및 측단부가 저저항화(n형화)되고 결과적으로 기생 채널이 형성될 우려가 있다.
또한, 도전막(305)을 형성할 때 도전막(305)에 포함된 원소가 산화물 반도체막(311a)에 첨가될 경우도 있다.
그래서, 산화물 반도체막의 백 채널 측 및 측단부가 저저항화되고 기생 채널이 형성되는 것을 방지하기 위하여 소스 전극층(305a) 및 드레인 전극층(305b)의 형성에 의하여 노출된 산화물 반도체막(311a)을 제거한다(도 7b 참조). 산화물 반도체막(311a)의 제거 공정은 산화물 반도체막(303a)이 에칭되어 소실 또는 분단되지 않도록 산화물 반도체막(303a)의 에칭 조건을 최적화시키는 것이 요구된다.
산화물 반도체막(311a)의 제거 공정은 도 3b의 공정에서 설명한 산화물 반도체막(303a)의 영역(304b)의 제거 공정과 마찬가지로 실시하면 좋으므로 상세한 설명은 생략한다.
산화물 반도체막(303a)의 측단부나 백 채널이 형성되는 영역에서 결정부 또는 결정이 파괴되고 수소 농도가 산화물 반도체막(303a)보다 높은 산화물 반도체막(311a)을 제거함으로써, 수소 농도가 저감된 산화물 반도체막(303a)을 노출시킬 수 있다. 이로써, 기생 채널이 형성되는 것을 방지하여 누설 전류의 발생이나 문턱 전압의 변동을 억제할 수 있다. 또한, 산화물 반도체막(303a)과 소스 전극층(305a) 또는 드레인 전극층(305b)의 계면 근방의 영역은 수소 농도가 높고 할로겐 원소가 잔존하더라도 저저항 영역으로서 기능시킬 수 있다.
산화물 반도체막(303a)의 측단부나 백 채널이 형성되는 영역에서 산화물 반도체막(311a)을 제거함으로써 소스 전극층(305a) 및 드레인 전극층(305b)을 가공할 때 발생한 오염물이나 레지스트 마스크를 제거할 때 발생한 오염물도 제거할 수 있다.
상술한 공정을 거쳐 트랜지스터(330)를 제작할 수 있다(도 7b 참조).
다음에, 도 3c의 공정과 마찬가지로 산화물 반도체막(303a), 소스 전극층(305a), 및 드레인 전극층(305b) 위에 절연막(306)을 형성한다(도 7c 참조). 다음에, 절연막(306)에 산소 도핑 처리를 실시한 후, 알루미늄막을 형성하고, 산소 도핑 처리를 더 실시함으로써 알루미늄막의 산화물인 산화 알루미늄막을 형성한다. 상기 산화 알루미늄막을 절연막(307)으로서 사용한다.
다음에, 도 3d의 공정과 마찬가지로 절연막(307) 위에 평탄화 절연막(308)을 형성한다.
상술한 공정을 거쳐 트랜지스터(330)를 갖는 반도체 장치를 제작할 수 있다(도 7d 참조).
본 발명의 일 형태에 따른 반도체 장치의 제작 방법에서는 산화물 반도체막을 산화물 반도체막(303a)과 산화물 반도체막(311a)의 2층 구조로 형성한다. 산화물 반도체막(311a)은 비정질막이다.
이 후의 가열 처리에 의하여 산화물 반도체막(303a)(특히 게이트 전극층(301)과 중첩된 영역)에 존재하는 수소를 상기 비정질막인 산화물 반도체막(311a)에 끌어 당긴다. 따라서, 산화물 반도체막(303a)에 포함되는 수소 농도를 저감시킬 수 있다. 또한, 수소가 이동됨으로써 수소 농도가 높아진 산화물 반도체막(311a)은 저저항 영역으로서 기능시킬 수 있다.
또한, 산화물 반도체막(303a)은 산소 과잉 영역을 포함한 산화물 절연막(적어도 절연막(306))과 접촉되어 제공되어 있다. 가열 처리에 의하여 산화물 절연막으로부터 산소가 이탈되고, 이탈된 산소를 산화물 반도체막(303a)에 공급할 수 있다. 이로써, 산화물 반도체막(303a)의 산소 결손을 저감시킬 수 있다.
산화물 반도체막(303a)의 수소 농도가 저감되고 산소 결손이 저감됨으로써 캐리어의 발생을 억제할 수 있다. 따라서, 기생 채널이 형성되는 것을 억제할 수 있으므로 문턱 전압이 음 방향으로 시프트되는 것을 억제할 수 있다.
본 발명의 일 형태에 따르면, 산화물 반도체막을 사용한 트랜지스터(330)에 안정된 전기 특성을 부여하여 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 반도체 장치의 다른 일 형태에 대하여 도 8a 내지 도 11c를 참조하여 설명한다. 본 실시형태에서는, 반도체 장치의 일례로서 산화물 반도체막을 갖는 트랜지스터를 나타낸다.
트랜지스터는 하나의 채널 형성 영역이 형성되는 싱글 게이트 구조이어도 좋고, 2개의 채널 형성 영역이 형성되는 더블 게이트 구조이어도 좋고, 3개의 채널 형성 영역이 형성되는 트리플 게이트 구조이어도 좋다. 또한, 트랜지스터의 구조는 채널 형성 영역의 상하에 게이트 절연막을 개재하여 배치된 2개의 게이트 전극층을 갖는 듀얼 게이트 구조이어도 좋다.
도 8a 내지 도 8c에 도시된 트랜지스터(410)는 보텀 게이트 구조의 하나인 트랜지스터(역 스태거형 트랜지스터라고도 함)의 일례다. 도 8a는 트랜지스터(410)의 평면도이고, 도 8b는 도 8a의 E1-E2를 따라 절단한 단면도(채널 길이 L 방향의 단면도)이고, 도 8c는 도 8a의 F1-F2를 따라 절단한 단면도(채널 폭 W 방향의 단면도)이다. 또한, 도 8a에서는 복잡화를 피하기 위하여 트랜지스터(410)의 구성 요소의 일부(예를 들어 게이트 절연막(402) 등)를 생략하여 도시하였다.
도 8a 내지 도 8c에 도시된 트랜지스터(410)는 절연 표면을 갖는 기판(400) 위에 제공된 게이트 전극층(401)과, 게이트 전극층(401) 위에 제공된 게이트 절연막(402)과, 게이트 절연막(402) 위의 게이트 전극층(401)과 중첩되는 영역에 제공된 산화물 반도체막(403)과, 산화물 반도체막(403)과 접촉되어 제공된 소스 전극층(405a) 및 드레인 전극층(405b)을 갖는다. 또한, 트랜지스터(410)를 덮도록 절연막(406), 절연막(407), 및 평탄화 절연막(408)이 제공되어 있다.
산화물 반도체막(403)은 적어도 인듐을 포함한다. 특히, 인듐과 아연을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 저감하기 위한 스테빌라이저로서, 이들에 추가하여 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr) 중 임의의 1종류 또는 복수 종류를 포함한다.
또한, 여기서는, 예를 들어, In-Ga-Zn계 산화물이란, In, Ga, Zn을 주성분으로 하여 갖는 산화물을 뜻하고, In, Ga, Zn의 비율은 불문한다. 또한, In, Ga, Zn 이외의 금속 원소가 들어 있어도 좋다.
도 8a 내지 도 8c에 도시된 트랜지스터(410)에 있어서, 산화물 반도체막(403)은 제 1 층(403a) 및 제 2 층(403b)을 갖는다.
제 1 층(403a) 및 제 2 층(403b)에는, 상이한 조성의 산화물 반도체를 사용한다. 예를 들어, 제 1 층(403a)과 제 2 층(403b)을 상이한 원소를 포함하는 산화물 반도체로 하여도 좋다. 또한, 구성 원소를 동일하게 하고, 양쪽의 조성을 상이하게 하여도 좋다.
이 때, 게이트 전극층으로부터 먼 측(백 채널 측)인 제 2 층(403b)을 갈륨(Ga) 등의 스테빌라이저를 많이 포함하는 층으로 한다. Ga는 In과 비교하여 산소 결손의 형성 에너지가 커서 산소 결손이 발생하기 어렵다. 그래서, 상기 산화물 반도체막을 사용한 트랜지스터는 산소 결손에서 유래하는 캐리어가 적고, 오프 전류가 낮은 트랜지스터로 할 수 있다. 또한, 전기 특성의 편차가 적은 신뢰성이 높은 트랜지스터로 할 수 있다.
예를 들어, In-Ga-Zn계 산화물을 사용하는 경우, 제 2 층(403b)의 산화물 반도체막의 Ga의 함유율을 제 1 층(403a)보다 크게 하면 좋다. 또는, 제 2 층(403b)의 Ga의 함유율을 In과 대략 같거나, 또는 In보다 크게 하면 좋다. 예를 들어, 제 2 층(403b)을 In:Ga:Zn= 1:1:1 또는 그 조성 근방, In:Ga:Zn= 1:3:2 또는 그 조성 근방으로 할 수 있다.
또한, 게이트 전극층에 가까운 측(채널 측)인 제 1 층(403a)을 인듐(In)을 많이 포함하는 층으로 한다. 산화물 반도체에서는, 주로 중금속의 s궤도가 캐리어 전도에 기여하고, In의 함유율이 많은 것으로 함으로써 s궤도의 오버 랩이 많아질 경향이 있기 때문에, In을 많이 포함하는 산화물 반도체는 높은 캐리어 이동도를 구비할 수 있다.
예를 들어, In-Ga-Zn계 산화물을 사용하는 경우, 산화물 반도체막의 제 1 층(403a)의 In의 함유율을 제 2 층(403b)보다 높게 하면 좋다. 또는 제 1 층(403a)의 In의 함유율을 Ga의 함유율보다 높게 하면 좋다. 예를 들어, 제 1 층(403a)을 In:Ga:Zn= 3:1:2 또는 그 조성 근방, 아니면 In:Ga:Zn= 2:1:3 또는 그 조성 근방으로 할 수 있다.
이와 같이, 백 채널 측에 Ga 등의 스테빌라이저를 많이 포함하는 산화물 반도체를 적용하고, 채널 측에 In을 많이 포함하는 산화물 반도체를 적용함으로써 오프 전류가 낮아 신뢰성이 높은 트랜지스터에 있어서 전계 효과 이동도를 더 높일 수 있다.
또한, 본 명세서 등에 있어서, 예를 들어, In, Ga, Zn의 원자수비가 In:Ga:Zn= a:b:c(a＋b＋c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn= A:B:C(A＋B＋C= 1)인 산화물의 조성에 가깝다는 것은, a, b, c가 (a-A)2＋(b-B)2＋(c-C)2≤r2를 만족시키는 것을 의미한다. r로서는 예를 들어 0.05로 하면 좋다. 다른 산화물도 마찬가지다.
또한, 산화물 반도체막(403)은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막인 것이 바람직하다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은 비단결정이며 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, 결정부와 다른 결정부가 근접하는 경우에도 그 경계는 명확하지 않다. 또한, TEM에 의하여 CAAC-OS막에는 입계(그레인 바운더리라고도 함)는 확인할 수 없다. 그래서, CAAC-OS막은 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또 ab면에 수직인 방향에서 보아 삼각형 또는 육각형의 원자 배열을 갖고, c축에 수직인 방향에서 보아 금속 원자가 층상, 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 상이한 결정부 사이에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 본 명세서에서 단순히 "수직"이라고 기재한 경우에는, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 "평행"이라고 기재한 경우에는, -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 성막 또는 성막 후의 가열 처리 등의 결정화 처리에 의하여 결정부가 형성된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 편차가 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 본 실시형태에서는 산화물 반도체막(403)이 CAAC-OS막임을 전제로 설명하지만. 산화물 반도체막(403)이 단결정 또는 다결정(폴리크리스탈이라고도 함)이어도 좋다.
도 8a 내지 도 8c에 도시된 트랜지스터(410)에 있어서, 제 1 층(403a)은 영역(403a1)과 영역(403a2)을 갖는다. 또한, 제 2 층(403b)은 영역(403b1)과 영역(403b2)을 갖는다. 또한, 산화물 반도체막(403)에 있어서 소스 전극층(405a) 및 드레인 전극층(405b)의 계면 근방의 영역은 영역(403a2) 및 영역(403b2)이다. 또한, 그 이외의 영역이 영역(403a1) 및 영역(403b1)이다. 예를 들어, 소스 전극층(405a) 및 드레인 전극층(405b)의 계면 근방의 영역(403a2) 및 영역(403b2)을 제 1 영역이라고 부를 수 있다. 또한, 그 이외의 영역(403a1) 및 영역(403b1)을 제 2 영역이라고 부를 수 있다.
산화물 반도체막(403)의 영역(403a1) 및 영역(403b1)은 영역(403a2) 및 영역(403b2)과 비교하여 비정질부에 대한 결정부가 차지하는 비율이 높고, 영역(403a2) 및 영역(403b2)은 비정질부에 대하여 결정부가 차지하는 비율이 낮은 영역으로 할 수 있다.
영역(403a1) 및 영역(403b1)은 CAAC-OS막, 단결장막 또는 다결정막(폴리 크리스탈이라고도 함)으로 할 수 있다. 또한, 영역(403a2) 및 영역(403b2)은 영역(403a1) 및 영역(403b1)과 비교하여 비정질부의 비율이 높은 영역이고, 영역의 모든 영역이 비정질로 차지되어 있어도 좋다.
도 8a 내지 도 8c는 영역(403a1) 및 영역(403b1)이 채널 형성 영역이 된다. 영역(403a2) 및 영역(403b2)은 소스 전극층(405a) 또는 드레인 전극층(405b)과 중첩되기 때문에 채널 형성 영역이 되지 않는다. 상술한 바와 같이, CAAC-OS막, 단결정막 또는 다결정막을 채널 형성 영역으로 함으로써 리크 전류의 발생이나 문턱 전압이 변동되는 것을 억제할 수 있다.
또한, 영역(403a2) 및 영역(403b2) 중 적어도 한쪽을 비정질 산화물 반도체로 하면, 산화물 반도체막(403)의 내부 응력이나 외부로부터의 응력을 완화시켜, 트랜지스터의 특성 편차가 저감되고, 또 트랜지스터의 신뢰성을 더 높일 수 있게 된다.
또한, 영역(403a1) 및 영역(403b1)을 물 또는 수소 등의 불순물이 저감되고, 또 산소 결손이 저감됨으로써 고순도화된 영역으로 할 수 있다. 또한, 영역(403a2) 및 영역(403b2)을 저저항 영역으로 할 수 있다.
소스 전극층 또는 드레인 전극층과 중첩되지 않고, 게이트 전극층(401)과 중첩되는 영역(403a1) 및 영역(403b1)은 채널 형성 영역이 된다. 영역(403a1) 및 영역(403b1)은 물 또는 수소 등의 불순물이 저감되고, 또 산소 결손이 저감됨으로써 고순도화된 영역인 것이 바람직하다. 고순도화된 산화물 반도체(purified OS)는 i형 반도체(진성 반도체) 또는 i형에 한없이 가까운 반도체이다. 그래서, 상기 산화물 반도체를 채널이 형성되는 영역에 사용한 트랜지스터는, 오프 전류가 현저하게 낮다고 하는 특성을 갖는다.
구체적으로, 영역(403a1) 및 영역(403b1)은 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의한 수소 농도의 측정값이, 5×1018/cm3 미만, 보다 바람직하게는 5×1017/cm3 이하, 더욱 바람직하게는 1×1016/cm3 이하로 할 수 있다. 또한, 홀 효과 측정에 의하여 측정할 수 있는 산화물 반도체막의 캐리어 밀도는, 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더욱 바람직하게는 1×1011/cm3 미만으로 할 수 있다. 또한, 산화물 반도체의 밴드 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 물 또는 수소 등의 불순물 농도가 충분히 저감되고, 또 산소 결손이 저감됨으로써 고순도화된 산화물 반도체를 채널이 형성되는 영역에 사용함으로써, 트랜지스터의 오프 전류를 낮출 수 있다.
또한, 산화물 반도체막(403)과 소스 전극층(405a) 또는 드레인 전극층(405b)과 접하는 계면 근방의 영역(403a2) 및 영역(403b2)에 있어서는, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의한 수소 농도의 측정값이 5×1018/cm3 이상 포함되어 있는 것이 바람직하다. 산화물 반도체막(403)의 영역(403a2) 및 영역(403b2)을 저저항 영역으로서 기능시킬 수 있다.
또한, 산화물 반도체막(403)과 소스 전극층(405a) 또는 드레인 전극층(405b)이 접하는 계면 근방의 영역(403a2) 및 영역(403b2)에 있어서는, 수소 외에 예를 들어, 원소 주기율표에 있어서의 15족의 원소(예를 들어 질소, 인, 및 비소), 원소 주기율표에 있어서의 13족의 원소(예를 들어 붕소, 알루미늄, 갈륨 및 인듐), 텅스텐, 몰리브덴, 희가스 원소(예를 들어 헬륨, 네온, 아르곤, 및 크세논) 중 어느 하나 또는 복수가 포함될 수 있다.
상술한 원소가 산화물 반도체막(403)의 영역(403a2) 및 영역(403b2)에 포함됨으로써 영역(403a1) 및 영역(403b1)과 비교하여 도전성을 높일 수 있다. 이로써 산화물 반도체막(403)의 영역(403a2) 및 영역(403b2)을 저저항 영역으로서 기능시킬 수 있다.
산화물 반도체막(403)의 영역(403a1) 및 영역(403b1)에 있어서, 채널 형성 영역의 수소나 산소 결손이 저감됨으로써, 캐리어의 발생을 억제할 수 있다. 이로써, 기생 채널의 형성을 억제할 수 있기 때문에, 문턱 전압이 음 방향으로 시프트되는 것을 억제할 수 있다.
또한, 도 8a 내지 도 8c에 도시된 산화물 반도체막(403)을 영역(403a1), 영역(403a2), 영역(403b1), 영역(403b2)으로 나누었지만, 이것은 전기 특성에 있어서 기능적으로 4개로 구분이 되는 것을 의미한다. 즉, 1층이라도 층의 내부에서 기능적으로 분리된 4개의 영역이 존재하면 좋고, 4개의 영역에 있어서 반드시 명료한 경계가 존재하지 않아도 좋다.
또한, 도 8a 내지 도 8c는 제 1 층(403a)과 제 2 층(403b)의 2층의 적층 구조로 하였지만, 산화물 반도체막을 3층 이상 적층하여도 좋다. 예를 들어, 상이한 조성의 산화물 반도체막을 3층 이상 적층시켜도 좋다. 또한, 구성 원소는 동일하지만 조성이 상이한 산화물 반도체막을 3층 이상 적층시켜도 좋다.
또한, 도 8a 내지 도 8c에서는 제 1 층(403a)은 영역(403a1)과 영역(403a2)을 갖고, 제 2 층(403b)은 영역(403b1)과 영역(403b2)을 갖고, 영역(403a2)은 소스 전극층(405a) 또는 드레인 전극층(405b)과 중첩하는 영역의 산화물 반도체막(403)의 측단부에만 존재하는 구성을 나타냈지만, 이것에 한정되지 않는다.
예를 들어, 도 9a 내지 도 9c에 도시된 바와 같이, 제 2 층(403b)이 모두 결정부에 대하여 비정질이 차지하는 비율이 높은 영역 또는 모두 비정질로 차지된 영역(영역(403b2))이어도 좋다. 또한, 제 2 층(403b)이 모두 저저항 영역(영역(403b2))이어도 좋다.
도 10a 내지 도 10c에 도시된 바와 같이, 제 2 층(403b)이 모두 제 2 영역(403b2)이고, 또한 영역(403a2)이 산화물 반도체막(403)의 측단부뿐만 아니라 소스 전극층(405a) 또는 드레인 전극층(405b)과 중첩되는 영역에 존재하여도 좋다.
또한, 도 11a 내지 도 11c에 도시된 바와 같이, 제 1 층(403a) 및 제 2 층(403b)이 각각 영역(403a2) 및 영역(403b2)으로 이루어진 구성으로 하여도 좋다.
또한, 복수의 결정성이 높은 영역으로 결정성이 낮은 영역을 끼운 구조로 하여도 좋다. 또한, 결정성이 높은 영역과 결정성이 낮은 영역을 교차로 적층시키는 구조로 하여도 좋다. 마찬가지로, 고순도화된 영역에서 저저항 영역을 끼운 구조로 하여도 좋다. 또한, 고순도화된 영역과 저저항 영역이 교대로 적층된 구조로 하여도 좋다.
산화물 반도체막(403)에 접촉되어 제공되는 절연막(406)은, 산화 실리콘, 산화 갈륨, 산화 알루미늄, 산화 질화 실리콘, 산화 질화 알루미늄 등의 산화물 절연막인 것이 바람직하다. 또한, 절연막(406)은 산화물 반도체막(403)과 접하기 때문에 절연막(406)은 산소 과잉 영역을 갖는 것이 바람직하다.
절연막(406)에 접촉되어 제공되는 절연막(407)은 산화 투과성이 낮은 막인 것이 바람직하다. 예를 들어, 절연막(407)으로서 산화 알루미늄, 질화 실리콘 등을 사용하는 것이 바람직하다. 절연막(407)으로서 산소 투과성이 낮은 막을 사용함으로써 절연막(406)에 포함되는 산소가 외부로 방출되는 것을 억제할 수 있다. 또한, 절연막(407)으로서 수소 투과성이 낮은 막인 것이 바람직하다. 절연막(407)으로서 수소 투과성이 낮은 막을 사용함으로써 외부로부터 수소가 혼입되어도, 산화물 반도체막(403)으로 확산되는 것을 방지할 수 있다.
또한, 절연막(407)으로서, 산화 알루미늄막을 사용하는 경우, 산화 알루미늄막의 저항률을 1×1010Ωm 이상 1×1019Ωm 이하(바람직하게는 1×1010Ωm 이상 1×1018Ωm 이하, 더 바람직하게는 1×1011Ωm 이상 1×1015Ωm 이하)로 하는 것이 바람직하다. 또는 산화 알루미늄막 위에 산화 티타늄막 또는 산화 마그네슘막을 적층하고, 상기 산화 티타늄막 또는 산화 마그네슘막의 저항률을 1×1010Ωm 이상 1×1019Ωm 이하(바람직하게는 1×1010Ωm 이상 1×1018Ωm 이하, 더 바람직하게는 1×1011Ωm 이상 1×1015Ωm 이하)로 하는 것이 바람직하다. 절연막(407)으로서, 상기 저항률을 갖는 막을 제공함으로써 반도체 장치의 정전 파괴를 방지할 수 있다.
또한, 산화 알루미늄막을 고밀도(막 밀도 3.2g/cm3 이상, 바람직하게는 3.6g/cm3 이상)로 하면, 트랜지스터(410)에 안정된 전기 특성을 부여할 수 있어 더 바람직하다. 막 밀도는 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)이나 X선 반사율 측정법(XRR: X-Ray Reflection)에 의하여 측정할 수 있다.
산화 알루미늄막은 그 조성이 Al2Ox로 표현되는 경우, x가 1 이상 3.5 이하인 산화 알루미늄막을 사용하는 것이 바람직하다.
절연막(407) 위에 층간 절연막(보호 절연막, 평탄화 절연막)이 되는 절연막을 형성하여도 좋다. 층간 절연막(보호 절연막, 평탄화 절연막)을 제공함으로써, 박막의 절연막(407)에 대한 응력을 완화시킬 수 있다. 따라서, 절연막(407)의 파손을 방지할 수 있다.
도 8a 내지 도 8c는 절연막(407) 위에 평탄화 절연막(408)이 제공되는 경우에 대하여 도시한 것이다. 평탄화 절연막(408)으로서는 폴리이미드 수지, 아크릴 수지, 벤조시클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 평탄화 절연막(408)을 제공함으로써, 트랜지스터(410)에 기인한 표면 요철을 저감시킬 수 있다.
또한, 절연막(407)으로서 수소 투과성이 낮은 절연막이 사용되는 경우에는, 평탄화 절연막(408)으로부터 수소나 물이 산화물 반도체막(403)에 도달하는 것을 방지할 수 있다.
다음에, 도 8a 내지 도 8c에 도시된 반도체 장치와 일부 다른 구조의 반도체 장치에 대하여 도 22를 참조하여 설명한다. 또한, 도 8a 내지 도 8c와 동일 부분 또는 마찬가지의 기능을 갖는 부분에 대해서는, 반복 설명은 생략한다.
도 22에 도시된 반도체 장치에는 트랜지스터(440)와 단자(426)가 제공되어 있다.
도 22에 도시된 트랜지스터(440)는 도 8a 내지 도 8c에 도시된 트랜지스터(410)와 마찬가지의 산화물 반도체막을 보텀 게이트 구조의 트랜지스터이다.
도 22에 도시된 트랜지스터(440)에서는, 게이트 전극층은 질화 탄탈막(421a)과 구리막(422a)과 몰리브덴막(423a)의 3층 구조로 구성되어 있다. 또한, 단자(426)에서의 게이트 배선도 질화 탄탈막(421b)과 구리막(422b)과 몰리브덴막(423b)의 3층 구조로 구성되어 있다.
게이트 전극층이나 게이트 배선으로서 구리막(422a), 구리막(422b)을 사용함으로써 배선 저항을 저감할 수 있다. 또한, 구리막(422a), 구리막(422b) 위에 몰리브덴막(423a), 몰리브덴막(423b)을 적층함으로써 게이트 절연막이나 산화물 반도체막(403)에 구리가 확산되는 것을 억제할 수 있다. 또한, 몰리브덴막은 산화물 반도체와 비교하여 일함수가 높기 때문에, 게이트 전극층으로서 사용하면 트랜지스터(440)의 임계값을 플러스 방향으로 시프트시킬 수 있어 바람직하다.
도 22에 도시된 트랜지스터(440)에서는, 게이트 절연막은 질화 실리콘막(424), 산화 질화 실리콘막(425)의 2층 구조로 구성되어 있다.
게이트 절연막으로서 질화 실리콘막(424)을 사용함으로써 금속이나 물 등이 기판(400)이나 게이트 전극층이나 게이트 배선으로부터 산화물 반도체막(403)에 침입되는 것을 억제할 수 있다.
또한, 도 22에 도시된 단자(426)에 있어서는, 게이트 절연막에 개구가 제공되고, 상기 개구를 통하여 게이트 배선과 전극층(405c)이 접속되어 있다.
또한, 도 8a 내지 도 8c에 도시된 반도체 장치와 마찬가지로 도 22에 도시된 반도체 장치도 트랜지스터(440) 및 단자(426) 위를 덮도록 절연막(406), 절연막(407), 및 평탄화 절연막(408)이 제공되어 있다. 절연막(406)은 예를 들어, 산소 과잉 영역을 갖는 산화 질화 실리콘막, 절연막(407)은 예를 들어 산화 알루미늄막, 평탄화 절연막(408)은 예를 들어 아크릴 수지가 사용되는 것이 바람직하다.
본 실시형태에서 나타낸 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는, 도 8a 내지 도 8c에 도시된 트랜지스터(410)를 갖는 반도체 장치의 제작 방법의 일례에 대하여 도 12a 내지 도 13d를 참조하여 설명한다.
먼저, 절연 표면을 갖는 기판(400)을 준비한다.
기판(400)으로서 사용될 수 있는 기판에 관해서 특별한 제한은 없지만, 적어도 후의 가열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판, 세라믹스 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 제공된 것을 기판(400)으로서 사용하여도 좋다.
또한, 기판(400)으로서, 가요성 기판을 사용하여 반도체 장치를 제작하여도 좋다. 가요성을 갖는 반도체 장치를 제작하기 위해서는, 가요성 기판 위에 산화물 반도체막(403)을 포함하는 트랜지스터(410)를 직접 제작하여도 좋고, 다른 제작 기판에 산화물 반도체막(403)을 포함하는 트랜지스터(410)를 제작하고, 그 후 제작 기판으로부터 박리하고, 가요성 기판에 전치하여도 좋다. 또한, 제작 기판으로부터 박리하고, 가요성 기판에 전치하기 위하여, 제작 기판과 산화물 반도체막(403)을 포함하는 트랜지스터(410) 사이에 박리층(예를 들어, 텅스텐)을 제공하면 좋다.
다음에, 기판(400) 위에 하지막으로서 기능하는 절연막을 형성하여도 좋다. 절연막으로서는 플라즈마 CVD법 또는 스퍼터링법 등에 의하여 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 산화 갈륨 등의 산화물 절연 재료, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등의 질화물 절연 재료, 또는 이들의 혼합 재료를 사용하여, 단층 구조 또는 적층 구조로 형성할 수 있다.
절연막으로서 예를 들어 질화 실리콘막과 산화 질화 실리콘막의 적층 구조를 사용하는 것이 바람직하다. 질화 실리콘막을 사용함으로써, 금속이나 수소 등이 기판으로부터 나중에 형성되는 산화물 반도체막에 침입되는 것을 억제할 수 있다. 또한, 산화 질화 실리콘막을 사용함으로써 나중에 게이트 전극층을 형성할 때 에칭에 의하여 기판(400)의 일부가 제거되어 기판(400)의 성분이 나중에 형성되는 산화물 반도체막에 침입되는 것을 억제할 수 있다.
다음에, 기판(400) 위에 게이트 전극층(이것과 같은 층으로 형성되는 배선을 포함함)이 되는 도전막을 형성한다.
도전막은 스퍼터링법이나 플라즈마 CVD법에 의하여 형성할 수 있다. 도전막으로서 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들 재료를 주성분으로 하는 합금 재료를 사용할 수 있다. 또한, 도전막은 산화 인듐-산화 주석, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 산화 인듐-산화 아연, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 도전막은 상기 도전 재료를 사용하여 단층 구조 또는 적층 구조로 형성된다.
도전막을 단층 구조로 형성하는 경우에는 예를 들어, 막 두께 100nm의 텅스텐막을 형성하면 좋다. 도전막을 적층 구조로 형성하는 경우에는 예를 들어, 막 두께 30nm의 텅스텐막, 막 두께 200nm인 구리막, 막 두께 30nm인 텅스텐막을 형성하면 좋다. 또한, 막 두께 30nm의 텅스텐막 대신에 막 두께 30nm의 몰리브덴막을 형성하여도 좋다. 구리막을 사용함으로써 배선 저항을 저감할 수 있다. 또한, 구리막 위에 텅스텐막 또는 몰리브덴막을 적층함으로써, 구리가 확산되는 것을 방지할 수 있다. 또한, 텅스텐막 또는 몰리브덴막은 일함수가 산화물 반도체와 비교하여 높으므로, 게이트 전극층으로서 사용하면, 트랜지스터의 문턱 전압을 플러스 방향으로 시프트시킬 수 있기 때문에 바람직하다. 또한, 나중에 형성되는 게이트 절연막에 의하여 구리가 확산되는 것을 방지할 수 있으면, 텅스텐막 또는 몰리브덴막은 형성되지 않아도 좋다.
다음에, 포토리소그래피 공정에 의하여 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭하여 게이트 전극층(401)을 형성한다. 게이트 전극층(401)을 형성한 후, 레지스트 마스크를 제거한다. 도전막의 에칭에는 드라이 에칭 및 웨트 에칭 중 어느 쪽을 사용하여도 좋고, 양쪽 모두를 사용하여도 좋다.
여기서, 레지스트 마스크를 제거할 때 발생한 오염물을 제거하는 처리(불순물 제거 처리라고도 함)을 실시하여도 좋다. 불순물 제거 처리는 산소, 일산화이질소, 또는 희가스(대표적으로는 아르곤)를 사용한 플라즈마 처리, 또는 희석된 불산, 물, 현상액, 또는 TMAH 용액을 사용한 용액 처리 등을 적합하게 사용할 수 있다.
다음에, 기판(400) 및 게이트 전극층(401)에 가열 처리를 실시하여도 좋다. 예를 들어, 전기로에 의하여 350℃ 이상 500℃ 이하로 30분 내지 1시간의 가열 처리를 실시하여도 좋다. 가열 처리를 실시함으로써 기판(400)이나 게이트 전극층(401)에 포함되는 수소나 물 등을 제거할 수 있다.
또한, 가열 처리 장치는, 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 방사되는 광(전자기파)의 복사에 의하여 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용하여 가열 처리를 실시하는 장치이다. 고온의 가스에는, 아르곤 등의 희가스, 또는 질소와 같이, 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다. 예를 들어 GRTA 장치를 사용하여 가열 처리를 실시하는 경우에는, 650℃로 1분 내지 5분간의 가열 처리를 실시하면 좋다.
다음으로, 게이트 전극층(401) 위에 게이트 절연막(402)을 형성한다(도 12a 참조).
또한, 게이트 절연막(402)의 피복성을 향상시키기 위하여, 게이트 전극층(401) 표면에 평탄화 처리를 실시하여도 좋다. 특히, 게이트 절연막(402)으로서 막 두께가 얇은 절연막을 사용하는 경우에, 게이트 전극층(401) 표면의 평탄성이 양호한 것이 바람직하다.
게이트 절연막(402)은 막 두께를 1nm 이상 300nm 이하로 하고, 스퍼터링법, MBE법, CVD법, PECVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 사용할 수 있다.
게이트 절연막(402)으로서는 산화 실리콘, 산화 갈륨, 산화 알루미늄, 질화 실리콘, 산화 질화 실리콘, 산화 질화 알루미늄, 또는 질화 산화 실리콘을 사용하여 형성할 수 있다. 또한, 게이트 절연막(402)으로서 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x>0, y>0)), 하프늄 알루미네이트(HfAlxOy(x>0, y>0)), 산화 란탄 등의 high-k 재료를 사용함으로써 게이트 누설 전류를 저감시킬 수 있다. 또한, 게이트 절연막(402)은 상기 재료를 사용하여 단층 구조 또는 적층 구조로 형성될 수 있다.
게이트 절연막(402)을 단층 구조로 형성하는 경우에는, 막 두께 200nm의 산화 질화 실리콘막을 형성하면 좋다. 또한, 게이트 절연막(402)을 적층 구조로 형성하는 경우에는, 막 두께 50nm의 질화 실리콘막, 막 두께 200nm의 산화 질화 실리콘막을 형성하면 좋다. 질화 실리콘막을 사용함으로써 금속이나 물 등이 기판이나 게이트 전극층(401)으로부터 나중에 형성되는 산화물 반도체막에 침입되는 것을 억제할 수 있다.
다음에, 기판(400), 게이트 전극층(401), 및 게이트 절연막(402)에 가열 처리를 실시하여도 좋다. 예를 들어, GRTA 장치에 의하여, 650℃로 1분 내지 5분간의 가열 처리를 실시하면 좋다. 또한, 전기로에 의하여, 350℃ 이상 500℃ 이하로 30분 내지 1시간 가열 처리를 실시하여도 좋다. 가열 처리를 실시함으로써 게이트 절연막(402)에 포함되는 수소나 물 등을 제거할 수 있다.
다음에, 게이트 절연막(402)에 대하여 산소를 도입하는 처리(산소 도핑 처리나 산소 주입 처리라고도 함)를 실시하여도 좋다. 산소를 도입하는 처리를 실시함으로써 산소 과잉 영역을 갖는 게이트 절연막(402)이 형성된다.
산소에는 적어도 산소 라디칼, 오존, 산소 원자, 산소 이온(분자 이온, 클러스터 이온을 포함함) 중 어느 하나가 포함되어 있다. 탈수화 또는 탈수소화 처리가 실시된 게이트 절연막(402)에 산소 도핑 처리를 실시함으로써, 게이트 절연막(402) 중에 산소를 함유시킬 수 있으며, 먼저 행한 가열 처리로 이탈될 수 있는 산소를 보전함과 함께, 산소 과잉 영역을 형성할 수 있다.
게이트 절연막(402)에 대한 산소의 도입은 예를 들어, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 사용할 수 있다. 또한, 이온 주입법으로서 가스 클러스터 이온 빔을 사용하여도 좋다. 또한, 산소의 도입은 게이트 절연막(402)의 전체 면을 한꺼번에 처리하여도 좋고, 예를 들어, 선형 이온 빔을 사용하여도 좋다. 선형 이온 빔을 사용하는 경우에는 기판 또는 이온 빔을 상대적으로 이동(스캔)시킴으로써, 게이트 절연막(402)의 전체 면에 산소를 도입할 수 있다. 또한, 플라즈마 처리로서 애싱 처리를 사용하여도 좋다.
산소의 공급 가스로서는 O를 함유한 가스를 사용하면 좋고, 예를 들어, O2 가스, N2O 가스, CO2 가스, CO 가스, NO2 가스 등을 사용할 수 있다. 또한, 산소의 공급 가스에 희가스(예를 들어, Ar)를 함유시켜도 좋다.
또한 예를 들어, 이온 주입법으로 산소를 도입하는 경우, 산소의 도즈량은 1×1013ions/cm2 이상 5×1016ions/cm2 이하로 하는 것이 바람직하며, 산소 도핑 처리 후의 게이트 절연막(402) 중의 산소 함유량은 게이트 절연막(402)의 화학량론적 조성을 초과할 정도로 하는 것이 바람직하다. 또한, 이와 같은 화학량론적 조성보다 산소를 과잉으로 포함한 영역은 게이트 절연막(402)의 일부에 존재하면 좋다. 또한, 산소의 주입 깊이는 주입 조건에 따라 적절히 제어하면 좋다.
산소의 공급원으로 되는 산소를 과잉으로 포함하는 게이트 절연막(402)을, 나중에 형성되는 산화물 반도체막(403)과 접촉되어 제공함으로써, 더 나중에 행하는 가열 처리에 의하여 게이트 절연막(402)으로부터 산소가 탈리하고, 산화물 반도체막(403)에 산소를 공급할 수 있다. 이로써, 산화물 반도체막(403) 중의 산소 결손을 저감시킬 수 있다.
또한, 게이트 절연막(402)에 대하여 산소를 도입하는 처리는, 게이트 절연막(402)의 가열 처리 전에 행하여도 좋고, 게이트 절연막(402)의 가열 처리하기 전과 가열 처리한 후에 행하여도 좋다.
다음에, 게이트 절연막(402) 위에 산화물 반도체막(403)을 형성한다(도 12b 참조).
산화물 반도체막(403)은 스퍼터링법, MBE법, CVD법, PECVD법, Mist CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 사용하여 형성할 수 있다.
산화물 반도체막(403)에 사용하는 산화물 반도체로서는 적어도 인듐(In)을 포함하는 것이 바람직하다. 특히 인듐과 아연(Zn)을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 감소시키기 위한 스테빌라이저로서, 그들에 추가하여 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn), 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr) 중 임의의 1종류 또는 복수 종류를 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드(lanthanoid)인, 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 임의의 1종류 또는 복수 종류를 가져도 좋다.
예를 들어 산화물 반도체로서 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
게이트 전극층에 가까운 측(채널 측)인 제 1 층(403a)의 산화물 반도체막의 재료에는, In을 많이 포함하는 것을 사용할 수 있다. 예를 들어, In-Ga-Zn계 산화물을 사용하는 경우, 제 1 층(403a)의 재료는 In의 함유율이 Ga의 함유율보다 큰 것이 바람직하다. 예를 들어, 조성을 In:Ga:Zn= 3:1:2 또는 그 조성 근방으로 할 수 있다.
예를 들어, 제 1 층(403a)을 스퍼터링법으로 형성하는 경우, 조성이 In:Ga:Zn= 3:1:2인 스퍼터링 타깃을 사용하면 좋다. 상기 스퍼터링 타깃의 벌크 저항은 3.2×10-3Ω·cm 정도이고, 타깃은 회색을 나타낸다.
또한 게이트 전극층으로부터 먼 측(백 채널 측)인 제 2 층(403b)의 산화물 반도체막의 재료에는, Ga를 많이 포함하는 것을 사용할 수 있다. 예를 들어, In-Ga-Zn계 산화물을 사용하는 경우, 제 2 층(403b)의 재료는 Ga의 함유율이 In의 함유율과 대략 같거나, 또는 In의 함유율보다 큰 것이 바람직하다. 예를 들어, 조성을 In:Ga:Zn= 1:1:1 또는 그 조성 근방으로 할 수 있다.
예를 들어, 제 2 층(403b)을 스퍼터링법으로 형성하는 경우, 조성이 In:Ga:Zn= 1:1:1인 스퍼터링 타깃을 사용하면 좋다. 상기 스퍼터링 타깃의 벌크 저항은, 3.9×10-2Ω·cm 정도이고, 타깃은 연한 회색을 나타낸다.
이와 같이, 산화물 반도체막의 형성에 사용하는 재료, 예를 들어 스퍼터링 타깃의 조성을 변경함으로써 상이한 조성의 산화물 반도체막을 적층할 수 있다.
또한, 산화물 반도체막(403)은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 하는 것이 바람직하다. 또한, 산화물 반도체막(403)은 단결정 또는 다결정(폴리크리스탈이라고도 함)이어도 좋다.
또한, CAAC-OS막과 같이 결정부를 갖는 산화물 반도체막에서는 벌크 내의 결함을 더 저감시킬 수 있고, 표면의 평탄성을 높이면 어모퍼스 상태의 산화물 반도체의 이동도 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는 평탄한 표면 위에 산화물 반도체막(403)을 형성하는 것이 바람직하고, 구체적으로는 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다.
Ra는, JIS B 0601:2001(ISO4287: 1997)에서 정의되어 있는 산술 평균 거칠기를 곡면에 대하여 적용할 수 있도록 삼차원으로 확장한 것이며, "기준면으로부터 지정면까지의 편차의 절대값을 평균한 값"이라고 표현할 수 있고, 하기 수학식으로 정의된다.
Figure 112020024058005-pat00002
여기서, 지정면이란 거칠기 계측의 대상이 되는 면이며 좌표(x1, y1, f(x1, y1)), (x1, y2, f(x1, y2)), (x2, y1, f(x2, y1)), (x2, y2, f(x2, y2))의 4점으로 연결된 사각형의 영역으로 하고, 지정면을 xy 평면에 투영한 직사각형의 면적을 S0, 기준면의 높이(지정면의 평균 높이)를 Z0으로 한다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 측정 가능하다.
산화물 반도체막(403) 표면의 평탄성을 향상시키기 위하여, 게이트 절연막(402)에 있어서 산화물 반도체막(403)이 접촉되어 형성되는 영역에 평탄화 처리를 실시하는 것이 바람직하다. 평탄화 처리로서는 특별히 한정되지 않지만, 연마 처리(예를 들어, 화학적 기계 연마법(Chemical Mechanical Polishing: CMP)), 드라이 에칭 처리, 플라즈마 처리를 사용할 수 있다.
플라즈마 처리로서는, 예를 들어, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 행할 수 있다. 역 스퍼터링이란, 아르곤 분위기하에서 기판 측에 RF 전원을 사용하여 전압을 인가함으로써 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 사용하여도 좋다. 역 스퍼터링을 행하면, 게이트 절연막(402)의 표면에 부착되어 있는 분말상 물질(파티클, 먼지라고도 함)을 제거할 수 있다.
평탄화 처리로서, 연마 처리, 드라이 에칭 처리, 플라즈마 처리는 복수 횟수 행하여도 좋고, 이들을 조합하여 행하여도 좋다. 또한, 조합하여 행하는 경우, 공정순서도 특별히 한정되지 않으며, 게이트 절연막(402) 표면의 요철 상태에 맞추어 적절히 설정하면 좋다.
산화물 반도체막(403)의 막 두께는 1nm 이상 200nm 이하, 바람직하게는 5nm 이상 50nm 이하로 하는 것이 바람직하다. 또한, 산화물 반도체막(403)은, 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 사용하여 형성할 수 있다.
또한, 산화물 반도체막(403)에 포함되는 수소 또는 물의 농도는, 가능한 한 낮은 것이 바람직하다. 수소 농도가 높으면, 산화물 반도체에 포함되는 원소와 수소의 결합에 의하여 수소의 일부가 도너가 되어, 캐리어인 전자가 발생되기 때문이다.
따라서, 산화물 반도체막(403)의 형성 공정에서 산화물 반도체막(403)에 수소 또는 물이 가능한 한 포함되지 않도록 하기 위하여, 산화물 반도체막(403)의 형성의 전처리로서 스퍼터링 장치의 예비 가열실에서 게이트 절연막(402)이 형성된 기판을 예비 가열함으로써, 기판 및 게이트 절연막(402)에 흡착된 수소나 물 등의 불순물을 이탈시켜 배기하는 것이 바람직하다. 또한, 예비 가열실에 제공하는 배기 수단은, 크라이오 펌프가 바람직하다.
또한, 산화물 반도체막(403)은 성막시에 산소가 많이 포함되는 조건(예를 들어, 산소가 30% 내지 100%의 분위기하에서 스퍼터링법에 의하여 막을 형성하는 등)으로 형성하여, 산소를 많이 포함하는(바람직하게는, 결정 상태의 산화물 반도체의 화학량론적 조성보다 산소의 함유량이 과잉인 영역이 포함된) 막으로 하는 것이 바람직하다.
산화물 반도체막(403)을 형성할 때 사용하는 스퍼터링 가스로서는 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
감압 상태로 유지된 성막실 내에 기판을 유지한다. 그리고, 성막실 내의 잔류 수분을 제거하면서, 수소 및 수분이 제거된 스퍼터링 가스를 도입하고 상기 타깃을 사용하여 온도를 130℃ 이상 700℃ 이하로 하고, 게이트 절연막(402) 위에 산화물 반도체막(403)을 형성한다. 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩(cold trap)을 더한 것이라도 좋다. 크라이오 펌프를 사용하여 배기한 성막실은, 예를 들어, 수소 원자나 물(H2O) 등 수소 원자를 포함한 화합물(더 바람직하게는 탄소 원자를 함유한 화합물도) 등이 배기되므로, 상기 성막실에서 형성한 산화물 반도체막(403)에 포함되는 수소, 물, 수산기 또는 수소화물 등의 불순물 농도를 저감시킬 수 있다.
또한, 산화물 반도체막(403)은 제 1 층(403a)과 제 2 층(403b)의 복수의 층의 적층 구조이기 때문에, 각 영역의 형성 후에 각각 산소를 도입하여도 좋다. 산소의 도입은, 산소 분위기하에서의 가열 처리나, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 산소를 포함하는 분위기하에서 행하는 플라즈마 처리 등을 사용할 수 있다.
각 층의 형성마다 산소를 도입함으로써, 산화물 반도체막(403) 내의 산소 결손을 저감하는 효과를 높일 수 있다.
또한, 본 실시형태에 있어서, 산화물 반도체막(403)으로서 AC 전원 장치를 갖는 스퍼터링 장치를 사용한 스퍼터링법에 의하여, 막 두께 35nm의 In-Ga-Zn계 산화물막(IGZO막이라고도 함)을 형성한다. 본 실시형태에 있어서, In:Ga:Zn= 3:1:2의 원자수비의 In-Ga-Zn계 산화물 타깃을 사용한다. 또한, 성막 조건은, 산소 및 아르곤 분위기하(산소 유량 비율 50％), 압력 0.4Pa, 전원 전력 0.5kW, 기판 온도 200℃로 한다.
또한, 게이트 절연막(402)을 형성한 후에 대기로 해방하지 않고 게이트 절연막(402)과 산화물 반도체막(403)을 연속적으로 형성하는 것이 바람직하다. 게이트 절연막(402)을 대기에 노출시키지 않고 게이트 절연막(402)과 산화물 반도체막(403)을 연속적으로 형성하면, 게이트 절연막(402) 표면에 수소나 수분 등의 불순물이 흡착되는 것을 방지할 수 있다.
또한, 산화물 반도체막(403)에 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 실시하여도 좋다. 가열 처리의 온도는, 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 가열 처리는 감압하 또는 질소 분위기하 등에서 행할 수 있다.
본 실시형태에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체막(403)에 대하여 질소 분위기하에서 450℃로 1시간의 가열 처리, 또한 질소 및 산소 분위기하에서 450℃로 1시간의 가열 처리를 행한다.
또한, 가열 처리 장치는, 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, LRTA 장치, GRTA 장치 등의 RTA 장치를 사용할 수 있다. 예를 들어, 가열 처리로서, 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에 기판을 넣고, 수분간 가열한 후, 기판을 불활성 가스 중으로부터 꺼내는 GRTA를 행하여도 좋다.
또한, 가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는, 7N(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 가열 처리로 산화물 반도체막(403)을 가열한 후, 같은 노(爐)에 고순도 산소 가스, 고순도 일산화이질소 가스, 또는 초건조 공기(CRDS(캐비티 링다운 레이저 분광법(cavity ring down laser spectroscopy)) 방식의 노점 측정기를 사용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기)를 도입하여도 좋다. 산소 가스 또는 일산화이질소 가스에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스 또는 일산화이질소 가스의 순도를 6N 이상, 바람직하게는 7N 이상(즉 산소 가스 또는 일산화이질소 가스 내의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 산소 가스 또는 일산화이질소 가스의 작용으로 인하여, 탈수화 또는 탈수소화 처리를 사용한 불순물의 배제 공정에 의하여 동시에 감소된, 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 산화물 반도체막(403)의 산소 결손을 저감시킬 수 있다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리는 산화물 반도체막을 섬 형상으로 가공하기 전 또는 섬 형상으로 가공한 후에 행하면 좋다. 또한, 탈수화 또는 탈수소화를 위한 가열 처리는 복수 횟수 행하여도 좋고, 다른 가열 처리와 겸하여도 좋다. 또한, 산화물 반도체막(403)에 가열 처리를 실시함으로써 산화물 반도체막(403)의 결정성을 높일 수 있다.
탈수화 또는 탈수소화를 위한 가열 처리를, 산화물 반도체막(403)이 섬 형상으로 가공되기 전, 즉 산화물 반도체막이 게이트 절연막(402)을 덮은 상태에서 행하면, 게이트 절연막(402)에 포함되는 산소가 가열 처리로 인하여 외부에 방출되는 것을 방지할 수 있다.
다음에, 포토리소그래피 공정에 의하여 산화물 반도체막(403) 위에 레지스트 마스크를 형성하고, 산화물 반도체막(403)을 선택적으로 에칭함으로써 섬 형상 산화물 반도체막(403)을 형성한다(도 12c 참조). 섬 형상 산화물 반도체막(403)을 형성한 후, 레지스트 마스크를 제거한다. 섬 형상의 산화물 반도체막(403)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토 마스크를 사용하지 않기 때문에, 제조 비용을 저감시킬 수 있다.
산화물 반도체막(403)의 에칭은, 드라이 에칭 및 웨트 에칭 중 어느 쪽이라도 좋고, 양쪽 모두를 사용하여도 좋다. 예를 들어, 산화물 반도체막(403)의 웨트 에칭에 사용하는 에칭액으로서는, 인산과 초산과 질산을 혼합한 용액 등을 사용할 수 있다. 또한, ITO-07N(KANTO CHEMICAL Co., Inc. 제조)을 사용하여도 좋다. 또한, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법이라는 드라이 에칭에 의하여 에칭 가공하여도 좋다.
다음에 게이트 절연막(402) 및 산화물 반도체막(403) 위에, 나중에 소스 전극층 및 드레인 전극층(이것과 동일한 층으로 형성되는 배선을 포함함)이 되는 도전막(405)을 형성한다(도 12d 참조).
도전막(405)은 스퍼터링법이나 플라즈마 CVD법에 의하여 형성할 수 있다. 도전막(405)으로서 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료, 또는 이들을 주성분으로 포함하는 합금 재료를 사용하여 형성될 수 있다. 또한, 도전막(405)은 산화 인듐-산화 주석, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 산화 인듐-산화 아연, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다. 도전막(405)은 단층 구조 또는 적층 구조로 형성된다.
본 실시형태에서는, 도전막(405)은 막 두께 50nm의 텅스텐막, 막 두께 400nm의 알루미늄막, 막 두께 100nm의 티타늄막의 3층 구조로 형성한다.
산화물 반도체막(403)이 CAAC-OS막인 경우, 도전막(405)을 형성할 때 도전막(405)과 접하는 영역(403a2) 및 영역(403b2)의 결정 구조가 흐트러진다. 따라서, 영역(403a2) 및 영역(403b2)에서는 영역(403a1) 및 영역(403b1)보다 비정질부에 대하여 결정부가 차지하는 비율이 낮아진다. 또한, 영역(403a2) 및 영역(403b2)에서의 결정부가 파괴되어 모두 비정질화되는 경우도 있다. 또한, 산화물 반도체막(403)이 단결정이나 다결정 등의 결정성을 갖는 막인 경우는 도전막(405)과 접하는 영역(403a2) 및 영역(403b2)에서의 결정의 결정 구조가 흐트러짐으로써 결정성이 저하되어 경우에 따라서는 비정질화된다.
산화물 반도체막(403)에 있어서 결정부 또는 결정의 결정 구조가 흐트러진 영역(403a2) 및 영역(403b2)은 산화물 반도체막(403) 표면의 수nm에 걸쳐 형성된다. 영역(403b2)의 결정부 또는 결정의 결정 구조가 흐트러짐으로써 댕글링 본드, 격자 간의 변형, 공공(空孔), 산소 결손이 증가된다.
그래서, 영역(403a2) 및 영역(403b2)의 댕글링 본드, 격자 간의 변형, 공공(空孔), 산소 결손에 수소를 이동시킨다. 산화물 반도체막(403)에 가열 처리를 실시함으로써 산화물 반도체막(403)의 영역(403a1)에 포함되는 수소는 열에 의하여 움직인다. 수소가 영역(403a2) 및 영역(403b2)에 끌려 간다.
산화물 반도체막(403)의 영역(403a2) 및 영역(403b2)에 수소를 이동시키기 위한 가열 처리는 예를 들어 100℃ 이상 기판의 변형점 이하, 바람직하게는 200℃ 이상 400℃ 이하에 있어서 가열 처리를 실시한다.
가열 처리를 실시함으로써 산화물 반도체막(403)의 영역(403a1)에 포함되는 수소를, 영역(403a2) 및 영역(403b2)에 끌어 당김으로써 영역(403a1)의 수소 농도를 저감시킬 수 있다. 또한, 산화물 반도체막(403)의 영역(403a2) 및 영역(403b2)으로 이동한 수소는 안정되기 때문에, 영역(403a1)에 다시 확산되기 어렵다. 그래서, 산화물 반도체막(403)의 영역(403a2) 및 영역(403b2)은 수소 농도가 증가된다. 영역(403a2) 및 영역(403b2)의 수소 농도가 증가됨으로써 영역(403a1) 및 영역(403b1)과 비교하여 도전성을 높일 수 있다. 이로써, 산화물 반도체막(403)의 영역(403a2) 및 영역(403b2)을 저저항 영역으로서 기능시킬 수 있다.
또한, 영역(403a1)으로부터 영역(403a2) 및 영역(403b2)에 수소를 이동시키기 위한 가열 처리는 소스 전극층 및 드레인 전극층을 형성한 후에 행하여도 좋고, 소스 전극층 및 드레인 전극층을 형성하기 전과 형성한 후에 행하여도 좋다. 또한, 영역(403a1)으로부터 영역(403a2) 및 영역(403b2)에 수소를 이동시키기 위한 가열 처리는 복수 횟수 행하여도 좋고, 다른 가열 처리와 겸하여도 좋다.
다음에, 포토리소그래피 공정에 의하여 도전막(405) 위에 레지스트 마스크를 형성하고, 도전막(405)을 선택적으로 에칭함으로써 소스 전극층(405a), 드레인 전극층(405b)을 형성한다(도 13a 참조). 이 때, 산화물 반도체막(403)의 영역(403a2) 및 영역(403b2)은 노출된다. 소스 전극층(405a) 및 드레인 전극층(405b)을 형성한 후, 레지스트 마스크를 제거한다. 도전막(405)의 에칭에는 드라이 에칭 및 웨트 에칭 중 어느 쪽을 사용하여도 좋고, 양쪽 모두를 사용하여도 좋다.
산화물 반도체막(403)의 영역(403a2) 및 영역(403b2)은 영역(403a2) 및 영역(403b2)의 결정부 또는 결정이 파괴됨으로써 댕글링 본드, 격자 간의 변형, 공공, 산소 결손이 증가되고 수소가 이동됨으로써, 영역(403a1)보다 수소의 농도가 높게 된다. 그래서, 수소 농도가 높은 영역(403a2) 및 영역(403b2)이 존재한 채 트랜지스터를 제작하면, 트랜지스터에 악영향을 미칠 경우가 있다. 예를 들어, 산화물 반도체막(403)의 측단부나 백 채널이 형성되는 영역에 수소 농도가 높은 영역이 존재하면, 수소나 산소 결손에 의하여 발생된 캐리어가 축적됨으로써 기생 채널이 형성되어, 누설 전류가 발생하기 쉬워지며 문턱 전압이 변동될 우려가 있다.
또한, 산화물 반도체막(403) 위에 형성된 도전막(405)의 에칭에는, 할로겐을 포함하는 에칭 가스를 사용한 플라즈마 처리가 적합하게 사용된다. 그러나, 할로겐 원소를 포함한 에칭 가스에 산화물 반도체막이 노출되면 상기 에칭 가스에 포함된 할로겐(예를 들어 염소, 불소)에 의하여 산화물 반도체막(403) 중의 산소가 뽑아져 플라즈마 처리된 산화물 반도체막(403)의 표면 근방에 산소 결손이 생길 우려가 있다. 또한, 에칭 공정 후에 산화물 반도체막(403) 표면 및 표면 근방에 상기 에칭 가스에 포함된 할로겐이 잔존함으로써 산화물 반도체막(403)에 산소 결손이 생길 우려가 있다. 산화물 반도체막(403)에 산소 결손이 생기면, 산화물 반도체막(403)의 상면(백 채널) 측 및 측단부가 저저항화(n형화)되어 기생 채널이 형성될 우려가 있다.
또한, 도전막(405)을 형성할 때, 산화물 반도체막(403)에 도전막(405)에 포함되는 원소가 첨가되는 경우도 있다.
그래서, 산화물 반도체막의 백 채널 측 및 측단부가 저저항화되어 기생 채널이 형성되는 것을 방지하기 위하여 소스 전극층(405a) 및 드레인 전극층(405b)의 형성에 의하여 노출된 영역(403a2) 및 영역(403b2)을 제거한다(도 13b 참조). 영역(403a2) 및 영역(403b2)의 제거 공정은 산화물 반도체막(403)이 에칭되어 소실 또는 분단되지 않도록 산화물 반도체막(403)의 에칭 조건을 최적화시키는 것이 요구된다.
영역(403a2) 및 영역(403b2)의 제거 공정은, 산소, 일산화이질소. 또는 희가스(대표적으로는 아르곤)를 사용한 플라즈마 처리, 또는 불화 수소산(희석된 불산이라고도 함), 물, 현상액, 또는 TMAH 용액을 사용한 용액 처리 등을 적합하게 사용할 수 있다. 또한, 희석된 불산으로서 예를 들어 1/103으로 희석된 불산(불산: 0.05%)으로 IGZO막을 처리하면, 막 두께가 1초당 1nm 내지 3nm 감소되고, 2/105로 희석된 불산(불산: 0.0025%)으로 IGZO막을 처리하면, 막 두께가 1초당 0.1nm 정도 감소된다. 본 실시형태에서는 결정 구조가 흐트러진 영역(403a2)의 제거 공정으로서 희석된 불산을 사용한 용액 처리(웨트 에칭)을 행한다.
산화물 반도체막(403)의 측단부나 백 채널이 형성되는 영역에 있어서 결정부 또는 결정이 파괴되고, 수소 농도가 영역(403a1)보다 높은 영역(403a2) 및 영역(403b2)을 제거함으로써 수소 농도가 저감된 영역(403a1)을 노출시킬 수 있다. 따라서, 기생 채널이 형성되는 것을 방지하고, 누설 전류의 발생이나 문턱 전압이 변동되는 것을 억제할 수 있다. 또한, 산화물 반도체막(403)과 소스 전극층(405a) 또는 드레인 전극층(405b)의 계면인 영역(403a2) 및 영역(403b2)에서 수소 농도가 높고 할로겐이 잔존하더라도 저저항 영역으로서 기능시킬 수 있다.
또한, 산화물 반도체막(403)의 영역(403a2) 및 영역(403b2)의 일부가 제거됨으로써 산화물 반도체막(403)에서 소스 전극층(405a) 또는 드레인 전극층(405b)과 중첩된 영역의 막 두께는 소스 전극층(405a) 또는 드레인 전극층(405b)과 중첩되지 않은 영역의 막 두께보다 크다.
산화물 반도체막(403)의 측단부나, 백 채널이 형성되는 영역에 있어서 결정 구조가 흐트러진 영역(403a2) 및 영역(403b2)을 제거함으로써 소스 전극층(405a) 및 드레인 전극층(405b)을 가공할 때 발생한 오염물, 또한 레지스트 마스크를 제거할 때 발생한 오염물도 제거할 수 있다.
상술한 공정에 의하여, 트랜지스터(410)를 제작할 수 있다(도 13b 참조).
다음에 산화물 반도체막(403), 소스 전극층(405a), 및 드레인 전극층(405b) 위에 절연막(406)을 형성한다(도 13c 참조).
절연막(406)은 플라즈마 CVD법, 스퍼터링법에 의하여 형성할 수 있다. 절연막(406)으로서 예를 들어 산화 실리콘, 산화 갈륨, 산화 알루미늄, 질화 실리콘, 산화 질화 실리콘, 산화 질화 알루미늄 등을 사용하여 형성할 수 있다.
또한, 절연막(406)으로서 질소를 함유한 산화물 절연막(예를 들어, 질소를 포함한 산화 실리콘막, 질소를 포함한 산화 알루미늄막) 등을 사용할 수 있다. 산화물 절연막에 포함되는 질소의 농도는 0.01at.% 이상이면 좋고, 바람직하게는 0.1at.% 이상 50at.% 이하, 더 바람직하게는 0.5at.% 이상 15at.% 이하이면 좋다. 산화 실리콘막에 상술한 바와 같은 농도의 질소가 포함된 막은 산화 질화 실리콘막이라고 불릴 수도 있다. 산화물 절연막에 적절한 양의 질소를 포함시킴으로써, 산소를 화학량론적 조성보다 많이 막 내에 포함시킬 수 있다.
본 실시형태에서는, 절연막(406)으로서 플라즈마 CVD법에 의하여 산화 질화 실리콘막을 형성한다. 절연막(406)의 성막 조건은 예를 들어, SiH4와 N2O의 가스 유량비를 SiH4: N2O＝30: 4000으로 하고, 압력을 200Pa로 하고, RF 전원 전력(전원 출력)을 150W로 하고, 기판 온도를 220℃±15℃로 하면 좋다. 또한, 절연막(406)의 막 두께는 50nm 이상 100nm 이하로 하면 좋다.
여기서, 절연막(406)에 대하여 가열 처리에 의하여 탈수화 또는 탈수소화 처리를 실시하는 것이 바람직하다. 본 실시형태에서는, 절연막(406)의 성막 가스로서 수소를 포함하는 가스를 사용한다. 그러나, 절연막(406)에 탈수화 또는 탈 수소화 처리를 실시하기 때문에, 절연막(406) 중의 수소를 제거할 수 있다. 따라서, 플라즈마 CVD법을 적합하게 사용할 수 있다. 플라즈마 CVD법은, 성막시에 막에 먼지 등이 부착, 혼입되기 어렵고, 또한 비교적 빠른 성막 속도로 성막할 수 있으므로, 후막화가 가능하고, 생산성에 유리하다.
가열 처리의 온도는, 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 가열 처리의 온도는, 절연막(406)의 형성 온도보다 높은 것이 탈수화 또는 탈수소화의 효과가 높아 바람직하다. 예를 들어, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 절연막(406)에 대하여 질소 분위기하 450℃에 있어서 1시간의 가열 처리를 실시한다.
가열 처리에 의하여 절연막(406)의 탈수화 또는 탈수소화를 행할 수 있고, 수소 또는 물 등의 불순물이 배제된 절연막을 형성할 수 있다.
탈수화 또는 탈수소화를 위한 가열 처리를 실시함으로써, 절연막(406)에 포함되는 물이나 수소 등의 불순물을 제거하여 저감시킬 수 있다. 절연막(406)을 가능한 한 수소가 포함되지 않은 막으로 함으로써, 수소가 산화물 반도체막(403)에 침입되는 것을 억제하고, 트랜지스터(410)의 특성 변동을 억제함으로써 안정된 전기 특성을 부여할 수 있다.
또한, 나중에 형성되는 절연막(407)은 수소 또는 물 등을 통과시키지 않는 블로킹 기능을 갖는 것이 바람직하기 때문에, 절연막(406)의 탈수화 또는 탈수소화 처리를 목적으로 한 가열 처리는 절연막(406)을 형성한 후이며, 절연막(407)을 형성하기 전에 행하는 것이 바람직하다.
다음에, 절연막(406)에 대하여 산소를 도입하는 처리(산소 도핑 처리나 산소 주입 처리라고도 함)를 행한다. 이로써 산소 과잉 영역을 갖는 절연막(406)이 형성된다.
산소에는 적어도 산소 라디칼, 오존, 산소 원자, 산소 이온(분자 이온, 클러스터 이온을 포함함) 중 어느 하나가 포함되어 있다. 탈수화 또는 탈수소화 처리가 행해진 절연막(406)에 산소 도핑 처리를 실시함으로써, 절연막(406) 중에 산소를 함유시킬 수 있으며, 먼저 행한 가열 처리로 이탈될 수 있는 산소를 보전함과 함께, 산소 과잉 영역을 형성할 수 있다.
절연막(406)에 대한 산소의 도입은 예를 들어, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 사용할 수 있다. 또한, 이온 주입법으로서 가스 클러스터 이온 빔을 사용하여도 좋다. 또한, 산소의 도입은 절연막(406)의 전체 면을 한꺼번에 처리하여도 좋고, 예를 들어, 선형 이온 빔을 사용하여도 좋다. 선형 이온 빔을 사용하는 경우에는 기판 또는 이온 빔을 상대적으로 이동(스캔)시킴으로써, 절연막(406)의 전체 면에 산소를 도입할 수 있다.
산소의 공급 가스로서는 O를 함유한 가스를 사용하면 좋고, 예를 들어, O2 가스, N2O 가스, CO2 가스, CO 가스, NO2 가스 등을 사용할 수 있다. 또한, 산소의 공급 가스에 희가스(예를 들어, Ar)를 함유시켜도 좋다.
또한 예를 들어, 이온 주입법으로 산소를 도입하는 경우, 산소의 도즈량은 1×1013ions/cm2 이상 5×1016ions/cm2 이하로 하는 것이 바람직하며, 산소 도핑 처리 후의 절연막(406) 중의 산소 함유량은 절연막(406)의 화학량론적 조성을 초과할 정도로 하는 것이 바람직하다. 또한, 이와 같은 화학량론적 조성보다 산소를 과잉으로 포함한 영역은 절연막(406)의 일부에 존재하면 좋다. 또한, 산소의 주입 깊이는 주입 조건에 따라 적절히 제어하면 좋다.
다음에, 본 실시형태에서는 절연막(406) 위에 알루미늄막을 형성한다.
알루미늄막은 스퍼터링법, 증착법, CVD법 등으로 형성하는 것이 바람직하다. 또한, 알루미늄막의 막 두께는 3nm 이상 20nm 이하(바람직하게는 3nm 이상 10nm 이하, 더 바람직하게는 4nm 이상 5nm 이하)로 하는 것이 바람직하다.
알루미늄막으로서 티타늄, 또는 마그네슘이 첨가된 알루미늄막을 사용하여도 좋다. 또한, 알루미늄막으로서 알루미늄막과 티타늄막 또는 마그네슘막과의 적층을 사용하여도 좋다.
다음에, 알루미늄막에 대하여 산소 도핑 처리를 실시한다. 산소 도핑 처리는 절연막(406)에 산소 도핑 처리를 실시하는 경우를 참조하면 되기 때문에 상세한 설명을 생략한다. 알루미늄막에 대하여 산소 도핑 처리를 실시함으로써 알루미늄막의 산화물인 산화 알루미늄막이 형성된다. 상기 산화 알루미늄막을 절연막(407)으로서 사용한다.
산소를 절연막(406) 및 알루미늄막에 첨가한 후, 가열 처리를 실시하여도 좋다. 가열 처리는 250℃ 이상 600℃ 이하, 예를 들어 300℃로 행하면 좋다. 가열 처리를 실시함으로써, 절연막(406)에 포함되는 산소를 산화물 반도체막(403)에 고상 확산시킴으로써 산화물 반도체막(403)에 공급할 수 있다. 이와 같이, 산화물 반도체막(403)에의 산소 공급을 절연막(406)으로부터의 고상 확산에 의하여 행하면, 노출된 산화물 반도체막(403)에 직접 산소 도핑을 행하는 플라즈마 처리 등의 방법과 비교하여 산화물 반도체막(403)에 대한 플라즈마에 의한 대미지를 주지 않는 효과가 있다.
또한, 산화물 반도체막(403)의 측단부나 백 채널이 형성되는 영역에 결정 구조가 흐트러진 영역(403a2) 및 영역(403b2)이 형성되어 있으면 결정 구조가 흐트러진 영역(403a2) 및 영역(403b2)에 수소가 끌어 당겨져 상기 영역(403a2) 및 영역(403b2)은 저저항화되어 기생 채널이 형성된다. 또한, 산화물 반도체막(403)의 영역(403a2) 및 영역(403b2)과 절연막(406)이 접한 상태로 가열 처리를 실시하여도 절연막(406)으로부터 이탈된 산소는 영역(403a2) 및 영역(403b2)의 산소 결손 등으로 포획되기 때문에, 절연막(406)으로부터 산화물 반도체막(403)의 영역(403a1) 및 영역(403b1)(채널 영역)에 산소를 공급하는 것이 어렵게 된다.
따라서, 산화물 반도체막의 측단부나 백 채널이 형성되는 영역에 기생 채널이 형성되는 것을 방지하기 위해서는 산화물 반도체막(403)의 측단부나 백 채널이 형성되는 영역에 형성된 영역(403a2) 및 영역(403b2)을 제거하고, 산화물 반도체막(403)의 영역(403a1) 및 영역(403b1)과 절연막(406)이 접한 상태로 가열 처리를 실시하고, 산화물 반도체막(403)의 영역(403a1) 및 영역(403b1)에 산소를 공급하는 것이 바람직하다.
또한, 산화물 반도체막(403)이 CAAC-OS막(In-Ga-Zn계 산화물 반도체)인 경우에 있어서, 산소 결손은 Ga-Zn-O층에 집중되어 있다. 또한, 산소는 Ga-Zn-O층을 통과하기 쉽다. 절연막(406)이 산화물 반도체막(403)과 접함으로써, 절연막(406)에 포함되는 산소는 c축의 방향보다 a-b면에 평행한 방향, 특히 Ga-Zn-O층을 통하여 공급되기 쉽다.
본 실시형태에서는, 산화물 반도체막(403)의 측단부나 백 채널이 형성되는 영역에 있어서 수소 농도가 높고, 산소 결손 등이 형성되어 있는 영역(403a2) 및 영역(403b2)은 제거되어 있다. 따라서, 절연막(406)으로부터 산화물 반도체막(403) 측단부에 공급된 산소가 산소 결손에 보전되는 것을 방지할 수 있다. 그래서, 절연막(406)에 포함되는 산소를 산화물 반도체막(403)의 영역(403a1) 및 영역(403b1)(채널 형성 영역)에 효율 좋게 공급할 수 있다. 이로써 산화물 반도체막(403)의 영역(403a1) 및 영역(403b1)에 포함되는 산소 결손이 저감될 수 있다.
산화물 반도체를 사용한 트랜지스터의 경우, 절연막으로부터 산화물 반도체막에 산소가 공급됨으로써, 산화물 반도체막과 절연막 사이의 계면 준위 밀도를 저감시킬 수 있다. 이로써, 트랜지스터의 동작 등에 기인하여, 산화물 반도체막과 절연막 사이의 계면에 캐리어가 포획되는 것을 억제할 수 있고, 신뢰성이 높은 트랜지스터를 얻을 수 있다.
또한, 절연막(406) 및 절연막(407)에 대한 탈수화 또는 탈수소화 처리, 및/또는 산소 도핑 처리는 복수 횟수 행하여도 좋다.
또한, 절연막(406) 위에 접촉되어 제공되는 절연막(407)에는 예를 들어 산화 알루미늄을 사용할 수 있다. 절연막(407)으로서 산화 알루미늄을 사용하는 경우, 알루미늄막을 산화시킴으로써 산화 알루미늄을 형성하여도 좋다. 알루미늄막을 산화시켜 산화 알루미늄막을 형성함으로써, 스퍼터링법에 의한 산화 알루미늄막 형성과 비교하여 생산성을 향상시킬 수 있다. 또한, 알루미늄막의 산화는 절연막(406)에 대한 산소 도핑 처리와 동일한 공정으로 행할 수 있기 때문에, 공정을 간략화할 수 있다. 따라서, 반도체 장치의 제조 비용을 삭감시킬 수 있다.
또한, 절연막(406)으로서 산화물 절연막(예를 들어, 산화 실리콘, 산화 질화 실리콘)을 사용하는 경우, 상기 산화질화물 절연막에 있어서, 산소는 주된 성분 재료 중의 하나이다. 그래서, 산화물 절연막 중의 산소 농도를, SIMS(Secondary Ion Mass Spectroscopy) 등의 방법을 사용하여, 정확하게 추측하는 것은 어렵다. 즉, 산화물 절연막에 산소가 의도적으로 첨가되었는지 여부를 판별하는 것은 어렵다고 말할 수 있다. 또한, 절연막(406)에 포함된 과잉 산소가 나중의 공정에서 산화물 반도체막(403)에 공급되는 경우도 마찬가지라고 할 수 있다.
그런데, 산소에는 17O나 18O라는 동위체가 존재하고, 자연계에서 이들이 존재하는 비율은 각각 산소 원자 전체의 0.038%, 0.2% 정도인 것이 알려져 있다. 즉, 산화물 반도체막과 접하는 절연막 중 또는 산화물 반도체막 중에 있어서의 이들 동위체의 농도는, SIMS 등의 방법에 의하여 추측할 수가 있는 정도가 되기 때문에, 이들의 농도를 측정함으로써, 산화물 반도체막과 접하는 절연막 중, 또는 산화물 반도체막 중의 산소 농도를 보다 정확하게 추측하는 것이 가능한 경우가 있다. 따라서, 이들의 농도를 측정함으로써, 산화물 반도체막과 접하는 절연막에 의도적으로 산소가 첨가되었는지 여부를 판별하여도 좋다.
절연막(407) 위에 층간 절연막(보호 절연막, 평탄화 절연막)이 되는 절연막을 형성하여도 좋다. 층간 절연막(보호 절연막, 평탄화 절연막)을 제공함으로써, 박막의 절연막(407)에 대한 응력을 완화할 수 있다. 따라서, 절연막(407)의 파손을 방지할 수 있다.
층간 절연막은 절연막(406)과 같은 재료 및 방법을 사용하여 형성할 수 있다. 예를 들어, 스퍼터링법에 의하여 형성한 산화 실리콘막을 400nm 형성한다. 또한, 보호 절연막을 형성한 후, 가열 처리를 실시하여도 좋다. 예를 들어, 질소 분위기하에서 300℃로 1시간의 가열 처리를 실시한다.
본 실시형태에서는, 절연막(407) 위에 평탄화 절연막(408)을 형성한다. 평탄화 절연막(408)을 형성함으로써, 트랜지스터(410)에 기인한 표면 요철을 저감시킬 수 있다. 평탄화 절연막(408)으로서는 폴리이미드 수지, 아크릴 수지, 벤조시클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 복수의 절연막을 적층시킴으로써 평탄화 절연막(408)을 형성하여도 좋다.
예를 들어, 평탄화 절연막(408)으로서 막 두께 1500nm의 아크릴 수지막을 형성하면 좋다. 아크릴 수지막은 도포법에 의하여 도포한 후, 소성(예를 들어 질소 분위기하에서 250℃로 1시간)하여 형성할 수 있다.
평탄화 절연막(408)을 형성한 후, 가열 처리를 실시하여도 좋다. 예를 들어, 질소 분위기하에서 250℃로 1시간의 가열 처리를 실시한다.
이와 같이 트랜지스터(410)를 형성한 후, 가열 처리를 실시하여도 좋다. 또한, 가열 처리는 복수 횟수 행하여도 좋다.
상술한 공정에 의하여 트랜지스터(410)를 갖는 반도체 장치를 제작할 수 있다.
이어서, 도 12a 및 도 13d에 도시된 반도체 장치의 제작 방법과 일부 상이한 구조의 반도체 장치의 제작 방법에 대하여 도 14a 내지 도 14d를 참조하여 설명한다.
우선, 도 12a에 따라 기판(400) 위에 게이트 전극층(401)을 형성한 후, 게이트 전극층(401) 위에 게이트 절연막(402)을 형성한다. 다음에, 도 12b의 공정에 따라 게이트 절연막(402) 위에 산화물 반도체막(403)을 형성한다. 그 후, 도 12c의 공정에 따라 포토리소그래피 공정에 의하여 산화물 반도체막(403) 위에 레지스트 마스크를 형성하고, 산화물 반도체막(403)에 선택적으로 에칭하여 섬 형상 산화물 반도체막(403)을 형성한다.
다음에, 섬 형상 산화물 반도체막(403)의 표면에 원소 주기율표에 있어서의 15족의 원소(예를 들어, 질소, 인, 또는 비소 등), 원소 주기율표에 있어서의 13족의 원소(예를 들어 붕소, 알루미늄, 갈륨, 및 인듐), 및 희가스 원소(예를 들어, 헬륨, 네온, 아르곤, 및 크세논) 중 어느 하나 또는 복수 원소를 이온 주입법, 이온 도핑법, 플라즈마 처리에 의하여 화살표(409)로 도시된 바와 같이 첨가한다(도 14a 참조).
상술한 원소는 산화물 반도체막(403)의 표면의 수nm에 걸쳐 첨가되는 것이 바람직하다. 산화물 반도체막(403)에 상술한 원소가 첨가됨으로써, 산화물 반도체막(403) 표면에 있어서 결정부 또는 결정의 결정 구조가 흐트러진 영역(403a2) 및 영역(403b2)이 형성된다. 영역(403a2) 및 영역(403b2)의 결정부 또는 결정의 결정 구조가 흐트러짐으로써 댕글링 본드, 격자 간의 변형, 공공, 산소 결손이 증가된다.
그래서, 영역(403a2) 및 영역(403b2)의 댕글링 본드, 격자 간의 변형, 공공, 산소 결손에 수소를 이동시킨다. 산화물 반도체막(403)에 가열 처리를 실시함으로써, 산화물 반도체막(403)의 영역(403a1)에 포함되는 수소는 영역(403a2) 및 영역(403b2)에 끌려 간다.
산화물 반도체막(403)의 영역(403a2) 및 영역(403b2)에 수소를 이동시키기 위한 가열 처리는, 예를 들어 100℃ 이상 기판의 변형점 이하, 바람직하게는 200℃ 이상 400℃ 이하에 있어서 가열 처리를 실시한다.
가열 처리를 실시함으로써 산화물 반도체막(403)의 영역(403a1)에 포함되는 수소를 영역(403a2) 및 영역(403b2)에 끌어 당김으로써, 영역(403a1)의 수소 농도를 저감시킬 수 있다. 또한, 산화물 반도체막(403)의 영역(403a2) 및 영역(403b2)은 수소가 이동함으로써 수소 농도가 증가된다.
또한, 영역(403a2) 및 영역(403b2)에 수소를 이동시키기 위한 가열 처리는, 소스 전극층 및 드레인 전극층을 형성한 후에 행하여도 좋고, 소스 전극층 및 드레인 전극층을 형성하기 전과 형성한 후에 행하여도 좋다. 또한, 영역(403a1)으로부터 영역(403a2) 및 영역(403b2)에 수소를 이동시키기 위한 가열 처리는, 복수 횟수 행하여도 좋고, 다른 가열 처리와 겸하여도 좋다.
다음에, 게이트 절연막(402) 및 산화물 반도체막(403) 위에 도전막을 형성한 후, 도 13a의 공정에 따라, 포토리소그래피 공정에 의하여 도전막 위에 레지스트 마스크를 형성하고, 도전막에 선택적으로 에칭을 행하여 소스 전극층(405a) 및 드레인 전극층(405b)을 형성한다. 이 때 산화물 반도체막(403)의 영역(403b2)을 노출시킨다(도 14b 참조).
다음에, 도 13b의 공정에 따라 소스 전극층(405a) 및 드레인 전극층(405b)의 형성에 따라 노출된 영역(403b2)을 제거한다(도 14c 참조).
상술한 공정에 의하여 트랜지스터(420)를 제작할 수 있다(도 14c 참조).
다음에, 도 13c의 공정에 따라 절연막(406)을 형성하고, 절연막(406) 위에 절연막(407)을 형성하고, 도 13d의 공정에 따라 평탄화 절연막(408)을 형성함으로써 트랜지스터(420)를 갖는 반도체 장치를 제작할 수 있다(도 14d 참조).
본 발명의 일 형태에 따른 반도체 장치의 제작 방법으로서는, 소스 전극층(405a) 및 드레인 전극층(405b)을 형성하기 위한 도전막(405)을 형성할 때 산화물 반도체막(403) 표면 근방(또는 도전막과의 계면 근방)의 영역(403b2)을 비정질화시킨다. 또는 산화물 반도체막(403) 표면에 대하여 플라즈마 처리를 실시함으로써 산화물 반도체막 표면의 영역(403a2) 및 영역(403b2)을 비정질화시킨다.
그 후의 가열 처리에 의하여 산화물 반도체막(403)의 영역(403a1)(특히, 게이트 전극층(401)과 중첩되는 영역)에 존재하는 수소를 결정 구조가 흐트러진 영역(403a2) 및 영역(403b2)에 끌러 간다. 따라서, 산화물 반도체막(403)의 영역(403a1)에 포함되는 수소 농도를 저감시킬 수 있다. 또한, 수소가 이동되어 수소 농도가 높아진 영역(403a2) 및 영역(403b2)은 저저항 영역으로서 기능시킬 수 있다.
또한, 산화물 반도체막(403)은 산소 과잉 영역을 포함하는 산화물 절연막(적어도 절연막(406))과 접촉되어 제공된다. 가열 처리에 의하여 산화물 절연막으로부터 산소가 이탈되고, 이탈된 산소를 산화물 반도체 반도체막(403)에 공급할 수 있다. 이로써, 산화물 반도체막(403)의 영역(403a1)에 있어서의 산소 결손을 저감시킬 수 있다.
산화물 반도체막(403)의 영역(403a1) 및 영역(403b1)의 수소 농도가 저감되거나, 산소 결손이 저감됨으로써 캐리어의 발생을 억제할 수 있다. 따라서, 기생 채널의 형성을 억제할 수 있기 때문에, 문턱 전압이 음의 방향으로 시프트되는 것을 억제할 수 있다.
본 발명의 일 형태에 의하여 산화물 반도체막을 사용한 트랜지스터(410) 및 트랜지스터(420)에 안정된 전기 특성을 부여하여, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 실시형태에서 나타낸 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 실시형태에서는, 상술한 실시형태 중의 어느 형태에서 나타낸 트랜지스터를 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제작할 수가 있다. 또한, 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를, 화소부와 동일한 기판 위에 일체로 형성하여, 시스템 온 패널을 형성할 수 있다.
도 15a에 있어서, 제 1 기판(4001) 위에 제공된 화소부(4002)를 둘러싸도록 시일재(4005)가 제공되며 제 2 기판(4006)으로 밀봉되어 있다. 도 15a에서는 제 1 기판(4001) 위의 시일재(4005)로 둘러싸인 영역과 다른 영역에, 별도로 마련된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 주사선 구동 회로(4004), 신호선 구동 회로(4003)가 실장되어 있다. 또한, 별도로 형성된 신호선 구동 회로(4004) 또는 화소부(4002)에 공급되는 각종 신호 및 전위는 FPC(Flexible Printed Circuit)(4018a, 4018b)로부터 공급된다.
도 15b 및 도 15c에 있어서, 제 1 기판(4001) 위에 제공된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록 시일재(4005)가 제공되어 있다. 또한, 화소부(4002)와, 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 제공되어 있다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는 제 1 기판(4001)과 시일재(4005)와 제 2 기판(4006)에 의하여 표시 소자와 함께 밀봉되어 있다. 도 15b 및 도 15c에서는 제 1 기판(4001) 위의 시일재(4005)로 둘러싸인 영역과 다른 영역에, 별도로 준비된 기판 위에 단결정 반도체막, 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다. 도 15b 및 도 15c에서는, 별도로 형성된 신호선 구동 회로(4003)와 주사선 구동 회로(4004) 또는 화소부(4002)에 공급되는 각종 신호 및 전위는 FPC(4018)로부터 공급된다.
또한, 도 15b 및 도 15c에서는 신호선 구동 회로(4003)를 별도로 형성하고, 제 1 기판(4001)에 실장하는 예를 나타내었지만, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도로 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도로 형성하여 실장하여도 좋다.
또한, 별도로 형성한 구동 회로의 접속 방법은 특별히 한정되는 것이 아니고, COG(Chip On Glass) 방법, 와이어 본딩 방법, 또는 TAB(Tape Automated Bonding) 방법 등을 사용할 수 있다. 도 15a는 COG 방법으로 신호선 구동 회로(4003), 주사선 구동 회로(4004)를 실장하는 예이고, 도 15b는 COG 방법으로 신호선 구동 회로(4003)를 실장하는 예이고, 도 15c는 TAB 방법으로 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 표시 장치는 표시 소자가 밀봉된 상태에 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다.
또한, 본 명세서 중에서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치를 포함함)을 가리킨다. 또한 커넥터, 예를 들어 FPC 또는 TAB 테이프, 또는 TCP가 장착된 모듈, TAB 테이프나 TCP 끝에 프린트 배선판이 제공된 모듈, 또는 표시 소자에 COG 방식으로 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함되는 것으로 한다.
또한, 제 1 기판 위에 제공된 화소부 및 주사선 구동 회로는 복수의 트랜지스터를 가지며, 상술한 실시형태에서 나타낸 트랜지스터를 적용할 수 있다.
표시 장치에 제공되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하며, 구체적으로는 무기 EL(Electro Luminescence) 및 유기 EL 등을 포함한다. 또한, 전자 잉크 등, 전기적 작용에 의하여 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
또한, 반도체 장치의 일 형태에 대하여, 도 15a 내지 도 17b를 사용하여 설명한다. 도 17a 및 도 17b는 도 15b의 M-N를 따라 절단한 단면도에 상당한다.
도 15a 내지 도 17b에 도시된 바와 같이, 반도체 장치는 접속 단자 전극(4015) 및 단자 전극(4016)을 갖고, 접속 단자 전극(4015) 및 단자 전극(4016)은 이방성 도전막(4019)을 개재하여 FPC(4018), FPC(4018a) 및 FPC(4018b)가 갖는 단자와 전기적으로 접속되어 있다.
접속 단자 전극(4015)은 제 1 전극층(4030)과 동일한 도전막으로 형성되고, 단자 전극(4016)은 트랜지스터(4010) 및 트랜지스터(4011)의 게이트 전극층과 동일한 금속막 및 도전막으로 형성되어 있다.
또한, 제 1 기판(4001) 위에 제공된 화소부(4002)와 주사선 구동 회로(4004)는 트랜지스터를 복수로 갖고, 도 15a 및 도 17b에서는, 화소부(4002)에 포함되는 트랜지스터(4010)와 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)를 예시하고 있다. 도 17a에서는 트랜지스터(4010) 및 트랜지스터(4011) 위에 절연막(4020)이 제공되고, 도 17b에서는 절연막(4021)이 더 제공되어 있다.
트랜지스터(4010), 트랜지스터(4011)로서는 상술한 실시형태에서 나타낸 트랜지스터를 적용할 수 있다. 본 실시형태에서는, 실시형태 1에서 나타낸 트랜지스터(310)와 마찬가지의 구조 및 제작 방법에 의하여 얻어지는 트랜지스터를 적용하는 예를 나타낸다.
실시형태 1에서 나타낸 트랜지스터(310)와 마찬가지의 구조 및 제작 방법에 의하여 얻어지는 트랜지스터(4010) 및 트랜지스터(4011)는, 안정된 전기 특성을 갖기 때문에, 도 15a 내지 도 17b에 도시된 반도체 장치에 적용함으로써 신뢰성이 높은 반도체 장치로 할 수 있다.
또한, 구동 회로용의 트랜지스터(4011)의 산화물 반도체막의 채널 형성 영역과 중첩되는 위치에 도전층을 더 제공하여도 좋다. 도전층을 산화물 반도체막의 채널 형성 영역과 중첩되는 위치에 제공함으로써, 바이어스-열 스트레스 시험(BT 시험)하기 전과 시험한 후에 있어서의 트랜지스터(4011)의 문턱 전압의 변화량을 더 저감시킬 수 있다. 또한, 도전층은, 전위가 트랜지스터(4011)의 게이트 전극층과 동일하여도 좋고, 상이하여도 좋고, 제 2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층의 전위가 GND, 0V, 또는 플로팅 상태라도 좋다.
또한, 상기 도전층은 외부의 전장(電場)을 차폐하는 기능, 즉 외부의 전장이 내부(트랜지스터를 포함하는 회로부)에 작용하지 않도록 하는 기능(특히, 정전기에 대한 정전 차폐 기능)도 갖는다. 도전층의 차폐 기능에 의하여, 정전기 등 외부의 전장의 영향으로 트랜지스터의 전기 특성이 변동하는 것을 방지할 수 있다.
화소부(4002)에 제공된 트랜지스터(4010)는 표시 소자와 전기적으로 접속되고, 표시 패널을 구성한다. 표시 소자는 표시를 행할 수 있으면 특별히 한정되지 않고 다양한 표시 소자를 사용할 수 있다.
도 17a에 표시 소자로서 액정 소자를 사용한 액정 표시 장치의 예를 도시하였다. 도 17a에서 표시 소자인 액정 소자(4013)는 제 1 전극층(4030), 제 2 전극층(4031), 및 액정층(4008)을 포함한다. 또한, 액정층(4008)을 협지하도록 배향막으로서 기능하는 절연막(4032), 절연막(4033)이 제공된다. 제 2 전극층(4031)은 제 2 기판(4006) 측에 제공되고, 제 1 전극층(4030)과 제 2 전극층(4031)은 액정층(4008)을 개재하여 적층된 구성이 되어 있다.
또한 스페이서(4035)는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이며, 액정층(4008)의 막 두께(셀 갭)를 제어하기 위하여 제공되어 있다. 또한 구상의 스페이서를 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료(액정 조성물)는, 조건에 따라, 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한, 액정층(4008)에, 배향막을 사용하지 않는 블루상을 발현하는 액정 조성물을 사용하여도 좋다. 이 경우, 액정층(4008)과, 제 1 전극층(4030) 및 제 2 전극층(4031)은 접하는 구조로 된다. 블루상은 액정상의 하나이며, 콜레스테릭(cholesteric) 액정을 계속하여 승온하면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은, 액정 및 키랄제를 혼합시킨 액정 조성물을 사용하여 발현시킬 수 있다. 또한, 블루상이 발현되는 온도 범위를 넓히기 위하여, 블루상을 발현하는 액정 조성물에 중합성 모노머 및 중합 개시제 등을 첨가하여 고분자 안정화시키는 처리를 실시하여 액정층을 형성할 수도 있다. 블루상을 발현하는 액정 조성물은, 응답 속도가 빠르고, 광학적 등방성이기 때문에 배향 처리가 불필요하며, 시야각 의존성이 작다. 또한, 배향막을 제공하지 않아도 되어 러빙 처리도 필요 없게 되기 때문에, 러빙 처리로 인한 정전 파괴를 방지할 수 있고, 제작 공정시의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서, 액정 표시 장치의 생산성을 향상시킬 수 있게 된다. 산화물 반도체막을 사용하는 트랜지스터는, 정전기의 영향에 의하여 트랜지스터의 전기적인 특성이 현저하게 변동하여 설계 범위를 일탈할 우려가 있다. 따라서 산화물 반도체막을 사용하는 트랜지스터를 갖는 액정 표시 장치에 블루상을 발현하는 액정 조성물을 사용하는 것은 더 효과적이다.
또한, 액정 재료의 고유 저항은, 1×109Ω·cm 이상이며, 바람직하게는 1×1011Ω·cm 이상이며, 더욱 바람직하게는 1×1012Ω·cm 이상이다. 또한, 본 명세서에 있어서의 고유 저항의 값은, 20℃에서 측정한 값으로 한다.
액정 표시 장치에 제공되는 유지 용량의 크기는, 화소부에 배치되는 트랜지스터의 누설 전류 등을 고려하여 소정 기간 동안 전하를 유지할 수 있도록 설정된다. 유지 용량의 크기는, 트랜지스터의 오프 전류 등을 고려하여 설정하면 좋다. 본 명세서에서 기재하는 산화물 반도체막을 갖는 트랜지스터를 사용함으로써, 각 화소에서의 액정 용량에 대하여 1/3 이하, 바람직하게는 1/5 이하의 용량의 크기를 갖는 유지 용량을 제공하면 충분하다.
본 명세서에 기재하는 산화물 반도체막을 사용한 트랜지스터는, 오프 상태에 있어서의 전류값(오프 전류값)을 낮게 제어할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고 전원 온(on) 상태에서는 기록 간격도 길게 설정할 수 있다. 따라서, 리프레쉬 동작의 빈도를 줄일 수 있기 때문에, 소비 전력을 억제하는 효과를 나타낸다.
또한, 본 명세서에서 기재하는 산화물 반도체막을 사용한 트랜지스터는 비교적 높은 전계 효과 이동도가 얻어지기 때문에 고속 구동이 가능하다. 예를 들어, 이와 같은 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 별도 구동 회로로서, 실리콘 웨이퍼 등에 의하여 형성된 반도체 장치를 사용할 필요가 없기 때문에, 반도체 장치의 부품 개수를 삭감할 수 있다. 또한, 화소부에 있어서도, 고속 구동이 가능한 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다.
액정 표시 장치에는 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한, 노멀리 블랙(normally black)형 액정 표시 장치, 예를 들어 수직 배향(VA) 모드를 채용한 투과형 액정 표시 장치로 하여도 좋다. 수직 배향 모드로서는, 몇 개의 예를 들 수 있는데, 예를 들어, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super View) 모드 등을 사용할 수 있다. 또한, VA형의 액정 표시 장치에도 적용할 수 있다. VA형의 액정 표시 장치란, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식 중의 하나이다. VA형의 액정 표시 장치는, 전압이 인가되어 있지 않은 때에 패널면에 대하여 액정 분자가 수직 방향으로 향하는 방식이다. 또한, 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누고 각각 다른 방향으로 분자를 배향하도록 구성되는 멀티 도메인화 또는 멀티 도메인 설계라는 방법을 사용할 수 있다.
또한, 표시 장치에 있어서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 제공한다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원 편광을 사용하여도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 사용하여도 좋다.
또한, 화소부에서의 표시 방식은 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시할 때, 화소에서 제어하는 색 요소로서는 RGB(R는 적색, G는 녹색, B는 청색을 나타냄)의 3색에 한정되지 않는다. 예를 들어, RGBW(W는 백색을 나타냄), 또는 RGB에, 옐로우, 시안, 마젠타 등을 1색 이상 추가한 것이 있다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 상이하여도 좋다. 다만, 기재하는 발명은 컬러 표시의 표시 장치로 한정되는 것이 아니며, 흑백 표시의 표시 장치에 적용할 수도 있다.
또한, 표시 장치에 포함되는 표시 소자로서, 일렉트로루미네선스를 이용하는 발광 소자를 적용할 수 있다. 일렉트로루미네선스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되고, 일반적으로는, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불린다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되고, 전류가 흐른다. 그리고, 그들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아올 때에 발광한다. 이와 같은 메커니즘 때문에, 이와 같은 발광 소자는 전류 여기형의 발광 소자라고 불린다. 본 실시형태에서는 발광 소자로서 유기 EL 소자를 사용한 예를 나타낸다.
무기 EL 소자는, 그 소자 구성에 의하여, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖고, 발광 메커니즘은, 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층으로 협지하고, 또한 그것을 전극 사이에 끼운 구조이며, 발광 메커니즘은 금속 이온의 내각(內殼) 전자 천이를 이용하는 국재(局在)형 발광이다. 또한, 여기서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
발광 소자는 발광을 추출하기 위하여 적어도 한 쌍의 전극 중 한쪽이 투광성이면 좋다. 그리고, 기판 위에 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대 측의 면으로부터 발광을 추출하는 상면 사출이나, 기판 측의 면으로부터 발광을 추출하는 하면 사출, 기판 측 및 기판과는 반대 측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있고, 어느 사출 구조의 발광 소자도 적용할 수 있다.
도 16a, 도 16b, 및 도 17b에서 표시 소자로서 발광 소자를 사용한 발광 장치의 예를 도시하였다.
도 16a는 발광 장치의 평면도이며, 도 16a에 도시된 1점 쇄선 V1-W1, V2-W2, 및 V3-W3을 따라 절단한 부분의 단면이 도 16b에 상당한다. 또한, 도 16a의 평면도에서는 전계 발광층(542) 및 제 2 전극층(543)을 생략하고 도시하지 않았다.
도 16a 및 도 16b에 도시된 발광 장치는 기판(500) 위에 트랜지스터(510), 용량 소자(520), 배선층 교차부(530)를 갖고, 트랜지스터(510)는 발광 소자(540)와 전기적으로 접속되어 있다. 또한, 도 16a 및 도 16b는 기판(500)을 통하여 발광 소자(540)로부터의 광을 추출하는, 하면 사출형 구조를 갖는 발광 장치이다.
트랜지스터(510)로서는, 상술한 실시형태에서 나타낸 트랜지스터를 적용할 수 있다. 본 실시형태에서는 실시형태 1에서 나타낸 트랜지스터(310)와 같은 구조 및 제작 방법으로 얻어지는 트랜지스터를 적용한 예를 나타낸다.
트랜지스터(510)는 게이트 전극층(511a), 게이트 전극층(511b), 게이트 절연막(502), 산화물 반도체막(512), 소스 전극층 또는 드레인 전극층으로서 기능하는 도전층(513a), 도전층(513b)을 포함한다.
본 실시형태 1에서 나타낸 트랜지스터(310)와 마찬가지의 구조 및 제작 방법으로 얻어지는 트랜지스터(510)는, 안정된 전기 특성을 갖기 때문에, 도 16a 및 도 16b에 도시된 반도체 장치에 적용함으로써 신뢰성이 높은 반도체 장치로 할 수 있다.
용량 소자(520)는 도전층(521a), 도전층(521b), 게이트 절연막(502), 산화물 반도체막(522), 도전층(523)을 포함하며, 도전층(521a), 도전층(521b)과 도전층(523)이 게이트 절연막(502) 및 산화물 반도체막(522)을 끼운 구성으로 함으로써 용량을 형성한다
배선층 교차부(530)는, 게이트 전극층(511a), 게이트 전극층(511b)과, 도전층(533)의 교차부이며, 게이트 전극층(511a), 게이트 전극층(511b)과, 도전층(533)은, 사이에 게이트 절연막(502)을 개재하여 교차한다.
본 실시형태에서는 게이트 전극층(511a) 및 도전층(521a)으로서 막 두께 30nm의 티타늄막을 사용하고, 게이트 전극층(511b) 및 도전층(521b)으로서 막 두께 200nm의 구리 박막을 사용한다. 따라서, 게이트 전극층은 티타늄막과 구리 박막의 적층 구조가 된다.
산화물 반도체막(512), 산화물 반도체막(522)으로서는 막 두께가 25nm인 IGZO막을 사용한다.
트랜지스터(510), 용량 소자(520) 및 배선층 교차부(530) 위에는 층간 절연막(504)이 형성되고, 층간 절연막(504) 위에 있어서 발광 소자(540)과 중첩되는 영역에 컬러 필터층(505)이 제공되어 있다. 층간 절연막(504) 및 컬러 필터층(505) 위에는 평탄화 절연막으로서 기능하는 절연막(506)이 제공되어 있다.
절연막(506) 위에 제 1 전극층(541), 전계 발광층(542), 제 2 전극층(543)의 순서로 적층한 적층 구조를 포함한 발광 소자(540)가 제공되어 있다. 도전층(513a)에 도달되는 절연막(506) 및 층간 절연막(504)에 형성된 개구에서 제 1 전극층(541) 및 도전층(513a)이 접촉됨으로써 발광 소자(540)와 트랜지스터(510)는 전기적으로 접속되어 있다. 또한, 제 1 전극층(541)의 일부 및 상기 개구를 덮도록 격벽(507)이 제공되어 있다.
층간 절연막(504)에는 플라즈마 CVD법으로 형성된 막 두께 200nm 이상 600nm 이하의 산화 질화 실리콘막을 사용할 수 있다. 또한, 절연막(506)에는 막 두께 1500nm의 감광성 아크릴막, 격벽(507)에는 막 두께 1500nm의 감광성 폴리이미드막을 사용할 수 있다.
컬러 필터층(505)으로서는 예를 들어 유채색의 투광성 수지를 사용할 수 있다. 유채색의 투광성 수지로서는, 감광성, 비감광성의 유기 수지를 사용할 수 있지만, 감광성의 유기 수지층을 사용하면, 레지스트 마스크의 개수를 삭감할 수 있어 공정이 간략화되기 때문에 바람직하다.
유채색은, 흑색, 회색, 백색 등의 무채색을 제외한 색이며, 컬러 필터층은 착색된 유채색의 광만을 투과하는 재료로 형성된다. 유채색으로서는, 적색, 녹색, 청색 등을 사용할 수 있다. 또한, 시안, 마젠타, 옐로우(황색) 등을 사용하여도 좋다. 착색된 유채색의 광만을 투과한다는 것은, 컬러 필터층에서의 투과광이 그 유채색의 빛의 파장에 피크를 가짐을 말한다. 컬러 필터층은, 포함시키는 착색 재료의 농도와 광의 투과율의 관계를 고려하여, 최적의 막 두께를 적절히 제어하면 좋다. 예를 들어, 컬러 필터층(505)의 막 두께는 1500nm 이상 2000nm 이하로 하면 좋다.
도 17b에 도시된 표시 장치에서는 표시 소자인 발광 소자(4513)는 화소부(4002)에 제공된 트랜지스터(4010)와 전기적으로 접속되어 있다. 또한 발광 소자(4513)의 구성은 제 1 전극층(4030), 전계 발광층(4511), 제 2 전극층(4031)의 적층 구조이지만, 상기 적층 구조에 한정되지 않는다. 발광 소자(4513)로부터 추출하는 광의 방향 등에 맞추어, 발광 소자(4513)의 구성은 적절히 바꿀 수 있다.
격벽(4510), 격벽(507)은 유기 절연 재료, 또는 무기 절연 재료를 사용하여 형성한다. 특히 감광성의 수지 재료를 사용하여 격벽을 형성하고, 제 1 전극층(4030), 제 1 전극층(541) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률을 갖는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4511), 전계 발광층(542)은 단층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다.
발광 소자(4513), 발광 소자(540)에 산소, 수소, 수분, 이산화탄소 등이 침입되지 않도록 제 2 전극층(4031), 제 2 전극층(543) 및 격벽(4510), 격벽(507) 위에 보호막을 형성하여도 좋다. 보호막으로서는, 질화 실리콘막, 질화 산화 실리콘막, DLC막 등을 형성할 수 있다.
또한, 발광 소자(4513), 발광 소자(540)에 산소, 수소, 수분, 이산화탄소 등이 침입되지 않도록 발광 소자(4513), 발광 소자(540)를 덮는 유기 화합물을 포함한 층을 증착법에 의하여 형성하여도 좋다.
또한, 제 1 기판(4001), 제 2 기판(4006) 및 시일재(4005)에 의하여 밀봉된 공간에는 충전재(4514)가 제공되어 밀봉되어 있다. 이와 같이 외기에 노출되지 않도록 기밀성이 높고, 탈 가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
충전재(4514)로서는 질소나 아르곤 등의 불활성의 기체 이외에, 자외선 경화 수지 또는 열 경화 수지를 사용할 수 있고, PVC(폴리비닐클로라이드), 아크릴 수지, 폴리이미드 수지, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌비닐아세테이트)를 사용할 수 있다. 예를 들어, 충전재로서 질소를 사용하면 좋다.
또한, 필요하다면, 발광 소자의 사출면에 편광판, 또는 원형 편광판(타원형 편광판을 포함함), 위상차판(λ/4 파장판, λ/2 파장판), 컬러 필터 등의 광학 필름을 적절히 제공하여도 좋다. 또한, 편광판 또는 원 편광판에 반사 방지막을 제공하여도 좋다. 예를 들어, 표면의 요철 상태에 맞추어 반사광이 확산되어 반사를 저감시킬 수 있는 눈부심 방지(anti-glare) 처리를 실시할 수 있다.
또한, 표시 장치로서 전자 잉크를 구동시키는 전자 페이퍼를 제공하는 것도 가능하다. 전자 페이퍼는 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리며, 종이와 같이 읽기 쉽다는 이점, 다른 표시 장치와 비교하여 저소비 전력, 얇고 가벼운 형상으로 할 수 있다는 이점을 갖는다.
전기 영동 표시 장치로서는 다양한 형태를 생각할 수 있지만, 양(plus)의 전하를 갖는 제 1 입자와, 음(minus)의 전하를 갖는 제 2 입자를 포함하는 마이크로 캡슐이 용매 또는 용질에 복수 분산된 것이며, 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜 한쪽에 집합한 입자의 색만을 표시하는 것이다. 제 1 입자 및 제 2 입자는 각각 염료를 포함하고, 전계가 없이는 이동하지 않는다. 또한, 제 1 입자의 색과 제 2 입자의 색은 다른 것(무색을 포함함)으로 한다.
이와 같이, 전기 영동 표시 장치는 유전정수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이며, 이 전자 잉크는 유리, 플라스틱, 직물, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 사용함으로써 컬러 표시도 가능하다.
또한, 마이크로 캡슐 중의 제 1 입자 및 제 2 입자로서는 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 전기 발광 재료, 전기 변색 재료, 자기영동 재료로부터 선택된 1종의 재료, 또는 이들 중 임의의 복합 재료를 사용하면 좋다.
또한, 전자 페이퍼로서 트위스트 볼 표시 방식을 사용하는 표시 장치도 적용할 수 있다. 트위스트 볼 표시 방식이란, 백색과 흑색으로 각각 채색된 구형 입자를 표시 소자에 사용하는 전극층인 제 1 전극층과 제 2 전극층 사이에 배치하고, 제 1 전극층과 제 2 전극층 사이에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
또한, 도 15a 내지 도 17b에 있어서, 제 1 기판(4001), 제 1 기판(500), 제 2 기판(4006)으로서는 유리 기판 외에, 가요성을 갖는 기판도 사용할 수 있고, 예를 들어 투광성을 갖는 플라스틱 기판 등을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐 플루오라이드) 필름, 폴리에스테르 필름, 또는 아크릴 수지 필름을 사용할 수 있다. 또한, 투광성이 필요하지 않으면, 알루미늄이나 스테인리스 등의 금속 기판(금속 필름)을 사용하여도 좋다. 예를 들어, 알루미늄 포일을 PVF 필름이나 폴리에스테르 필름 사이에 개재한 구조의 시트를 사용할 수도 있다.
본 실시형태에서는, 절연막(4020)으로서 산화 알루미늄막을 사용한다. 절연막(4020)은 스퍼터링법이나 플라즈마 CVD법에 의하여 형성할 수 있다.
산화물 반도체막 위에 절연막(4020)으로서 제공된 산화 알루미늄막은, 수소, 수분 등의 불순물, 및 산소의 양쪽에 대하여 막을 투과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화 알루미늄막은, 제작 공정 중 및 제작 후에 있어서, 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체막으로의 혼입 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막으로부터의 방출을 방지하는 보호막으로서 기능한다.
또한, 평탄화 절연막으로서 기능하는 절연막(4021), 절연막(506)으로서는 아크릴 수지, 폴리이미드 수지, 벤조사이클로부텐계 수지, 폴리아미드 수지, 에폭시 수지 등 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인붕소 유리) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연막을 형성하여도 좋다.
절연막(4021), 절연막(506)의 형성법은, 특별히 한정되지 않고, 그 재료에 따라, 스퍼터링법, SOG법, 스핀코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등) 등의 방법, 닥터 나이프, 롤 코터, 커텐 코터, 나이프 코터 등의 수단을 사용할 수 있다.
표시 장치는 광원 또는 표시 소자로부터의 광을 투과시켜 표시를 행한다. 따라서 광이 투과하는 화소부에 제공되는 기판, 절연막, 도전막 등의 박막은 모두 가시광의 파장 영역의 광에 대하여 투광성으로 한다.
표시 소자에 전압을 인가하는 제 1 전극층 및 제 2 전극층(화소 전극층, 공통 전극층, 대향 전극층 등이라고도 함)에 있어서는, 추출하는 광의 방향, 전극층이 제공되는 장소, 및 전극층의 패턴 구조에 의하여 투광성, 반사성을 선택하면 좋다.
제 1 전극층(4030), 제 1 전극층(541), 제 2 전극층(4031), 제 2 전극층(543)은, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 나타냄), 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물, 그래핀 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 제 1 전극층(4030), 제 1 전극층(541), 제 2 전극층(4031), 제 2 전극층(543)은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 이들의 합금, 또는 이 금속 질화물 중에서 하나 또는 복수 종류를 사용하여 형성할 수 있다.
본 실시형태에서는 도 16a 및 도 16b에 도시된 발광 장치는 하면 사출형이기 때문에 제 1 전극층(541)은 투광성을 갖고, 제 2 전극층(543)은 반사성을 갖는다. 따라서, 제 1 전극층(541)에 금속막을 사용하는 경우에는 투광성을 유지할 수 있는 정도로 막 두께를 얇게 하고, 제 2 전극층(543)에 투광성을 갖는 도전막을 사용하는 경우에는 반사성을 갖는 도전막을 적층하면 좋다.
또한, 제 1 전극층(4030), 제 1 전극층(541), 제 2 전극층(4031), 제 2 전극층(543)으로서, 도전성 고분자(도전성 중합체라고도 함)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 고분자로서는, 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 아닐린, 피롤, 및 티오펜 중 2종 이상으로 이루어진 공중합체 또는 그 유도체 등을 들 수 있다.
또한, 트랜지스터는 정전기 등에 의하여 파괴되기 쉽기 때문에, 구동 회로를 보호하기 위한 보호 회로를 제공하는 것이 바람직하다. 보호 회로는, 비선형 소자를 사용하여 구성하는 것이 바람직하다.
상술한 바와 같이 상술한 실시형태에서 나타낸 트랜지스터를 적용함으로써, 다양한 기능을 갖는 반도체 장치를 제공할 수 있다.
본 실시형태에서 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 8)
상술한 실시형태에서 나타낸 트랜지스터를 사용하여, 대상물의 정보를 판독하는 이미지 센서 기능을 갖는 반도체 장치를 제작할 수가 있다.
도 18a는, 이미지 센서 기능을 갖는 반도체 장치의 일례를 도시한 것이다. 도 18a는 포토 센서의 등가 회로이며, 도 18b는 포토 센서의 일부를 도시한 단면도이다.
포토 다이오드(602)는 한쪽 전극이 포토 다이오드 리셋 신호선(658)에 전기적으로 접속되고, 다른 쪽 전극이 트랜지스터(640)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(640)는, 소스 및 드레인 중 한쪽이 포토 센서 기준 신호선(672)에 전기적으로 접속되고, 소스 또는 드레인 중 다른 쪽이 트랜지스터(656)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 트랜지스터(656)는, 게이트가 게이트 신호선(659)에 전기적으로 접속되고, 소스 또는 드레인의 다른 쪽이 포토 센서 출력 신호선(671)에 전기적으로 접속되어 있다.
또한, 본 명세서에서의 회로도에 있어서, 산화물 반도체막을 사용하는 트랜지스터로 명확하게 판명할 수 있도록, 산화물 반도체막을 사용하는 트랜지스터의 기호에는 "OS"라고 기재하고 있다. 도 18a에 있어서, 트랜지스터(640), 트랜지스터(656)는 실시형태 1 또는 실시형태 2에 나타낸 트랜지스터를 적용할 수 있으며, 산화물 반도체막을 사용하는 트랜지스터이다. 본 실시형태에서는, 실시형태 1에서 나타낸 트랜지스터(310)과 같은 구조 및 제작 방법으로 얻어지는 트랜지스터를 적용하는 예를 나타낸다.
도 18b는 포토 센서에서의 포토 다이오드(602) 및 트랜지스터(640)의 단면도이며, 절연 표면을 갖는 기판(601)(TFT 기판) 위에 센서로서 기능하는 포토 다이오드(602) 및 트랜지스터(640)가 제공되어 있다. 포토 다이오드(602), 트랜지스터(640) 위에는 접착층(608)을 사용하여 기판(613)이 제공된다.
트랜지스터(640) 위에는 절연막(631), 층간 절연막(633), 층간 절연막(634)이 제공되어 있다. 포토 다이오드(602)는 층간 절연막(633) 위에 제공되고, 층간 절연막(633) 위에 형성한 전극층(641a), 전극층(641b)과, 층간 절연막(634) 위에 제공된 전극층(642) 사이에, 층간 절연막(633) 측으로부터 순차적으로 제 1 반도체막(606a), 제 2 반도체막(606b), 및 제 3 반도체막(606c)을 적층한 구조를 갖는다.
전극층(641b)은 층간 절연막(634)에 형성된 도전층(643)과 전기적으로 접속되고, 전극층(642)은 전극층(641a)을 개재하여 도전층(645)과 전기적으로 접속되어 있다. 도전층(645)은, 트랜지스터(640)의 게이트 전극층과 전기적으로 접속되고, 포토 다이오드(602)는 트랜지스터(640)와 전기적으로 접속되어 있다.
여기서는, 제 1 반도체막(606a)으로서 p형의 도전형을 갖는 반도체막과, 제 2 반도체막(606b)으로서 고저항의 반도체막(i형 반도체막), 제 3 반도체막(606c)으로서 n형의 도전형을 갖는 반도체막을 적층하는 pin형 포토 다이오드를 예시한다.
제 1 반도체막(606a)은 p형 반도체막이며, p형을 부여하는 불순물 원소를 포함하는 어모퍼스 실리콘막에 의하여 형성할 수 있다. 제 1 반도체막(606a)의 형성에는 13족의 불순물 원소(예를 들어 붕소(B))를 포함하는 반도체 재료 가스를 사용하여 플라즈마 CVD법에 의하여 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용하여도 좋다. 또한, 불순물 원소를 포함하지 않는 어모퍼스 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 사용하여 상기 어모퍼스 실리콘막에 불순물 원소를 도입하여도 좋다. 이온 주입법 등에 의하여 불순물 원소를 도입한 후에 가열 등을 행함으로써, 불순물 원소를 확산시키면 좋다. 이 경우에 어모퍼스 실리콘막을 형성하는 방법으로서는, LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 사용하면 좋다. 제 1 반도체막(606a)의 막 두께는 10nm 이상 50nm 이하가 되도록 형성하는 것이 바람직하다.
제 2 반도체막(606b)은, i형 반도체막(진성 반도체막)이며, 어모퍼스 실리콘막에 의하여 형성한다. 제 2 반도체막(606b)의 형성에는, 반도체 재료 가스를 사용하여 어모퍼스 실리콘막을 플라즈마 CVD법에 의하여 형성한다. 반도체 재료 가스로서는, 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용하여도 좋다. 제 2 반도체막(606b)의 형성은, LPCVD법, 기상 성장법, 스퍼터링법 등에 의하여 행하여도 좋다. 제 2 반도체막(606b)의 막 두께는 200nm 이상 1000nm 이하가 되도록 형성하는 것이 바람직하다.
제 3 반도체막(606c)은, n형 반도체막이며, n형을 부여하는 불순물 원소를 포함하는 어모퍼스 실리콘막에 의하여 형성한다. 제 3 반도체막(606c)의 형성에는, 15족의 불순물 원소(예를 들어 인(P))를 포함하는 반도체 재료 가스를 사용하여, 플라즈마 CVD법에 의하여 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용하여도 좋다. 또한, 불순물 원소를 포함하지 않는 어모퍼스 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 사용하여 상기 어모퍼스 실리콘막에 불순물 원소를 도입하여도 좋다. 이온 주입법 등에 의하여 불순물 원소를 도입한 후에 가열 등을 행함으로써, 불순물 원소를 확산시키면 좋다. 이 경우에 어모퍼스 실리콘막을 형성하는 방법으로서는, LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 사용하면 좋다. 제 3 반도체막(606c)의 막 두께는 20nm 이상 200nm 이하가 되도록 형성하는 것이 바람직하다.
또한, 제 1 반도체막(606a), 제 2 반도체막(606b) 및 제 3 반도체막(606c)은, 어모퍼스 반도체가 아니라 다결정 반도체를 사용하여 형성하여도 좋고, 미결정반도체(세미 어모퍼스 반도체(Semi Amorphous Semiconductor: SAS))를 사용하여 형성하여도 좋다.
또한, 광전 효과로 발생한 정공의 이동도는 전자의 이동도와 비교하여 작기 때문에, pin형 포토 다이오드는 p형 반도체막 측을 수광면으로 하는 것이 더 좋은 특성을 나타낸다. 여기서는, pin형의 포토 다이오드가 형성되어 있는 기판(601)의 면으로부터 포토 다이오드(602)가 받는 광(622)을 전기 신호로 변환하는 예를 나타낸다. 또한, 수광면으로 한 반도체막 측과 반대의 도전형을 갖는 반도체막 측으로부터의 광은 외란광이 되기 때문에, 전극층은 차광성을 갖는 도전막을 사용하면 좋다. 또한, n형 반도체막 측을 수광면으로서 사용할 수도 있다.
절연막(631), 층간 절연막(633), 층간 절연막(634)으로서는, 절연성 재료를 사용하여, 그 재료에 따라 스퍼터링법, 플라즈마 CVD법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 옵셋 인쇄 등) 등을 사용하여 형성할 수 있다.
절연막(631)으로서는 무기 절연막으로서 산화 실리콘층, 산화 질화 실리콘층, 산화 알루미늄층, 또는 산화 질화 알루미늄층 등의 산화물 절연막, 질화 실리콘층, 질화 산화 실리콘층, 질화 알루미늄층, 또는 질화 산화 알루미늄층 등의 질화물 절연막의 단층 또는 적층을 사용할 수 있다.
본 실시형태에서는, 절연막(631)으로서 산화 알루미늄막을 사용한다. 절연막(631)은 스퍼터링법이나 플라즈마 CVD법으로 형성할 수 있다.
산화물 반도체막 위에 절연막(631)으로서 제공된 산화 알루미늄막은, 수소, 수분 등의 불순물 및 산소의 양쪽에 대하여 막을 투과시키지 않는 차단 효과(블록 효과)이 높다.
따라서, 산화 알루미늄막은, 제작 공정 중 및 제작 후에 있어서, 변동 요인이 되는 수소, 수분 등의 불순물 산화물 반도체막으로의 혼입 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막으로부터의 방출을 방지하는 보호막으로서 기능한다.
층간 절연막(633), 층간 절연막(634)으로서는, 표면 요철을 저감시키기 위하여 평탄화 절연막으로서 기능하는 절연막이 바람직하다. 층간 절연막(633) 및 층간 절연막(634)으로서는, 예를 들어, 폴리이미드 수지, 아크릴 수지, 벤조시클로부텐계 수지, 폴리아미드 수지, 에폭시 수지 등의 내열성을 갖는 유기 절연 재료를 사용할 수 있다. 또한, 상기 유기 절연 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등의 단층 또는 적층을 사용할 수 있다.
포토 다이오드(602)에 입사하는 광(622)을 검출함으로써 피검출물의 정보를 판독할 수 있다. 또한, 피검출물의 정보를 판독할 때, 백 라이트 등의 광원을 사용할 수 있다.
실시형태 1에서 나타낸 트랜지스터(310)와 마찬가지의 구조 및 제작 방법으로 얻어지는 트랜지스터(640)는 안정된 전기 특성을 갖기 때문에, 도 18a 및 도 18b에 도시된 반도체 장치에 적용함으로써 신뢰성이 높은 반도체 장치로 할 수 있다.
본 실시형태에서 나타낸 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 9)
본 명세서에서 기재하는 반도체 장치는, 다양한 전자 기기(게임기도 포함함)에 적용할 수 있다. 전자 기기로서는, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화기, 휴대형 게임기, 휴대 정보 단말기, 음향 재생 장치, 게임기(파칭코, 슬롯 머신 등), 게임 하우징을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 19a 내지 도 19c에 도시하였다.
도 19a는 표시부를 갖는 테이블(9000)을 도시한 것이다. 테이블(9000)은 하우징(9001)에 표시부(9003)가 내장되어 있으며, 표시부(9003)에 의하여 영상을 표시할 수 있다. 또한, 4개의 다리부(9002)에 의하여 하우징(9001)을 지탱한 구성을 도시한 것이다. 또한, 전력을 공급하기 위한 전원 코드(9005)를 하우징(9001)에 갖는다.
상술한 실시형태에서 나타낸 반도체 장치는, 표시부(9003)에 사용할 수 있고, 전자 기기에 높은 신뢰성을 부여할 수 있다.
표시부(9003)는 터치 입력 기능을 갖고, 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 손가락 등으로 터치함으로써, 화면을 조작하거나 정보를 입력할 수 있다. 또한 다른 가전 제품과의 통신을 가능하게 하거나 또는 제어를 가능하게 함으로써, 화면 조작에 의하여 다른 가전 제품을 제어하는 제어 장치로 하여도 좋다. 예를 들어, 실시형태 8에서 나타낸 이미지 센서 기능을 갖는 반도체 장치를 사용하면, 표시부(9003)에 터치 입력 기능을 갖게 할 수가 있다.
또한 하우징(9001)에 제공된 힌지에 의하여, 표시부(9003)의 화면을 바닥에 수직으로 세울 수도 있으며, 텔레비전 장치로서도 이용할 수 있다. 좁은 방에서는 화면이 큰 텔레비전 장치를 설치하면 자유 공간이 좁아지지만, 테이블에 표시부가 내장되어 있으면 방의 공간을 유효하게 이용할 수 있다.
도 19b는 텔레비전 장치(9100)를 도시한 것이다. 텔레비전 장치(9100)는 하우징(9101)에 표시부(9103)가 내장되어, 표시부(9103)에 의하여 영상을 표시할 수 있다. 또한, 여기서는 스탠드(9105)에 의하여 하우징(9101)를 지탱한 구성을 도시하였다.
텔레비전 장치(9100)의 조작은, 하우징(9101)가 구비하는 조작 스위치나, 별체의 리모트 컨트롤러(9110)에 의하여 행할 수 있다. 리모트 컨트롤러(9110)가 구비한 조작 키(9109)에 의하여, 채널이나 음량을 조작할 수 있고, 표시부(9103)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(9110)에 상기 리모트 컨트롤러(9110)로부터 출력하는 정보를 표시하는 표시부(9107)를 제공하는 구성으로 하여도 좋다.
도 19b에 도시된 텔레비전 장치(9100)는 수신기나 모뎀 등을 구비한다. 텔레비전 장치(9100)는 수신기에 의하여 일반적인 텔레비전 방송을 수신할 수 있고, 또 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자들간 등)의 정보 통신을 행할 수도 있다.
상술한 실시형태에서 나타낸 반도체 장치는, 표시부(9103), 표시부(9107)에 사용할 수 있고, 텔레비전 장치, 및 리모트 컨트롤러에 높은 신뢰성을 부여할 수 있다.
도 19c는 컴퓨터이며, 본체(9201), 하우징(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205), 포인팅 디바이스(9206) 등을 포함한다.
상술한 실시형태에서 나타낸 반도체 장치는 표시부(9203)에 사용할 수 있으며, 신뢰성이 높은 컴퓨터로 할 수 있다.
도 20a 및 도 20b는 폴더형 태블릿 단말이다. 도 20a는, 연 상태이며, 태블릿 단말은, 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 후크(9033), 조작 스위치(9038)를 갖는다.
상술한 실시형태에서 나타낸 반도체 장치는, 표시부(9631a), 표시부(9631b)에 사용할 수 있고, 신뢰성이 높은 태블릿 단말로 할 수 있게 된다.
표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있으며, 표시된 조작 키(9638)를 터치함으로써 데이터를 입력할 수 있다. 또한 도면에서는 일례로서 표시부(9631a)에 있어서 영역의 반이 표시만 하는 기능을 갖는 구성이고 영역의 나머지 반이 터치 패널 기능을 갖는 구성을 도시하였지만, 이 구성에 한정되지 않는다. 표시부(9631a)의 모든 영역이 터치 패널의 기능을 갖는 구성으로 하여도 좋다. 예를 들어, 표시부(9631a)의 전체 면에 키보드 버튼을 표시시킨 터치 패널로 하여, 표시부(9631b)를 표시 화면으로서 사용할 수 있다.
또한 표시부(9631b)에서도 표시부(9631a)와 마찬가지로 표시부(9631b)의 일부를 터치 패널 영역(9632b)으로 할 수 있다. 또한 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치를 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼을 표시할 수 있다.
또한, 터치 패널 영역(9632a)과 터치 패널 영역(9632b)에 대하여 동시에 터치 입력을 행할 수도 있다.
또한, 표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등의 표시 방향을 전환하며, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는 태블릿 단말에 내장된 광 센서로 검출되는 사용시의 외광의 광량에 따라 표시의 휘도를 최적으로 할 수 있다. 태블릿 단말은 광 센서뿐만 아니라, 자이로 센서, 가속도 센서 등 기울기를 검출하는 센서 등, 다른 검출 장치를 내장시켜도 좋다.
또한, 도 20a에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 같은 예를 나타내고 있지만 특별히 한정되지 않으며, 한쪽의 사이즈와 또 다른 쪽의 사이즈가 상이하여도 좋고, 표시의 품질도 상이하여도 좋다. 예를 들어, 한쪽이 다른 쪽보다 고정세한 표시를 행할 수 있는 표시 패널로 하여도 좋다.
도 20b는, 닫은 상태이며, 태블릿 단말은, 하우징(9630), 태양 전지(9633), 충전 및 방전 제어 회로(9634), 배터리(9635), DC/DC 컨버터(9636)를 갖는다. 또한, 도 20b는 충전 및 방전 제어 회로(9634)의 일례로서 배터리(9635), DC/DC 컨버터(9636)를 갖는 구성에 대하여 도시한 것이다.
또한, 태블릿 단말은 폴더형이기 때문에, 사용하지 않을 때는 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있기 때문에 내구성이 우수하며 장기 사용의 관점에서 보아도 신뢰성이 우수한 태블릿 단말을 제공할 수 있다.
또한, 이 외에도 도 20a 및 도 20b에 도시된 태블릿 단말은, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작 또는 편집하는 터치 입력 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다.
태블릿 단말의 표면에 장착된 태양 전지(9633)에 의하여, 터치 패널, 표시부, 또는 영상 신호 처리부 등에 전력을 공급할 수 있다. 또한, 태양 전지(9633)는 하우징(9630)의 한쪽 또는 양쪽에 제공할 수 있고, 배터리(9635)를 효율적으로 충전할 수 있는 구성으로 할 수 있다. 또한, 배터리(9635)로서는 리튬 이온 전지를 사용하면, 소형화를 도모할 수 있는 등의 이점이 있다.
또한, 도 20b에 도시된 충전 및 방전 제어 회로(9634)의 구성, 및 동작에 대하여 도 20c의 블록도를 나타내고 설명한다. 도 20c는, 태양 전지(9633), 배터리(9635), DC/DC 컨버터(9636), 컨버터(9637), 스위치(SW1 내지 SW3), 표시부(9631)에 대하여 도시한 것이며, 배터리(9635), DC/DC 컨버터(9636), 컨버터(9637), 스위치(SW1 내지 SW3)가, 도 20b에 도시된 충전 및 방전 제어 회로(9634)에 대응하는 개소가 된다.
우선, 외광을 이용하여 태양 전지(9633)에 의하여 발전되는 경우의 동작의 예에 대하여 설명한다. 태양 전지(9633)에 의하여 발전된 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DC/DC 컨버터(9636)로 승압 또는 강압된다. 그리고, 표시부(9631)의 동작에 태양 전지(9633)로부터의 전력이 사용될 때는 스위치(SW1)를 온 상태로 하여, 컨버터(9637)에 의하여 표시부(9631)에 필요한 전압으로 승압 또는 강압을 행한다. 또한, 표시부(9631)에 있어서 표시를 행하지 않을 때는, 스위치(SW 1)를 오프로 하고, 스위치(SW 2)를 온으로 하고 배터리(9635)를 충전하는 구성으로 하면 좋다.
또한, 태양 전지(9633)에 대해서는 발전 수단의 일례로서 도시하였지만, 특별히 한정되지 않고 압전 소자(피에조 소자)나 열전 변환 소자(펠티어 소자) 등의 다른 발전 수단에 의한 배터리(9635)를 충전하는 구성이라도 좋다. 예를 들어, 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 다른 충전 수단을 조합하여 행하는 구성으로 하여도 좋다.
본 실시형태에서 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
300: 기판
301: 게이트 전극층
302: 게이트 절연막
303: 산화물 반도체막
303a: 산화물 반도체막
304a: 영역
304b: 영역
305: 도전막
305a: 소스 전극층
305b: 드레인 전극층
305c: 전극층
306: 절연막
307: 절연막
308: 평탄화 절연막
310: 트랜지스터
311: 산화물 반도체막
311a: 산화물 반도체막
320: 트랜지스터
330: 트랜지스터
340: 트랜지스터
321a: 질화 탄탈막
321b: 질화 탄탈막
322a: 구리막
322b: 구리막
323a: 몰리브덴막
323b: 몰리브덴막
324: 질화 실리콘막
325: 산화 질화 실리콘막
326: 단자
400: 기판
401: 게이트 전극층
402: 게이트 절연막
403: 산화물 반도체막
403a: 층
403a1: 영역
403a2: 영역
403b: 층
403b1: 영역
403b2: 영역
405: 도전막
405a: 소스 전극층
405b: 드레인 전극층
405c: 전극층
406: 절연막
407: 절연막
408: 평탄화 절연막
410: 트랜지스터
420: 트랜지스터
421a: 질화 탄탈막
421b: 질화 탄탈막
422a: 구리막
422b: 구리막
423a: 몰리브덴막
423b: 몰리브덴막
424: 질화 실리콘막
425: 산화 질화 실리콘막
426: 단자
440: 트랜지스터
500: 기판
502: 게이트 절연막
504: 층간 절연막
505: 컬러 필터층
506: 절연막
507: 격벽
510: 트랜지스터
511a: 게이트 전극층
511b: 게이트 전극층
512: 산화물 반도체막
513a: 도전층
513b: 도전층
520: 용량 소자
521a: 도전층
521b: 도전층
522: 산화물 반도체막
523: 도전층
530: 배선층 교차부
533: 도전층
540: 발광 소자
541: 전극층
542: 전계 발광층
543: 전극층
601: 기판
602: 포토 다이오드
606a: 반도체막
606b: 반도체막
606c: 반도체막
608: 접착층
613: 기판
631: 절연막
633: 층간 절연막
634: 층간 절연막
640: 트랜지스터
641a: 전극층
641b: 전극층
642: 도전층
643: 도전층
645: 도전층
656: 트랜지스터
658: 포토 다이오드 리셋 신호선
659: 게이트 신호선
671: 포토 센서 출력 신호선
672: 포토 센서 기준 신호선
4001: 기판
4002: 화소부
4003: 신호선 구동 회로
4004: 주사선 구동 회로
4005: 시일재
4006: 기판
4008: 액정층
4010: 트랜지스터
4011: 트랜지스터
4013: 액정 소자
4015: 접속 단자 전극
4016: 단자 전극
4018: FPC
4018a: FPC
4018b: FPC
4019: 이방성 도전막
4020: 절연막
4021: 절연막
4030: 전극층
4031: 전극층
4032: 절연막
4033: 절연막
4035: 스페이서
4510: 격벽
4511: 전계 발광층
4513: 발광 소자
4514: 충전재
9000: 테이블
9001: 하우징
9002: 다리부
9003: 표시부
9004: 표시 버튼
9005: 전원 코드
9033: 후크
9034: 스위치
9035: 전원 스위치
9036: 스위치
9038: 조작 스위치
9100: 텔레비전 장치
9101: 하우징
9103: 표시부
9105: 스탠드
9107: 표시부
9109: 조작키
9110: 리모트 컨트롤러
9201: 본체
9202: 하우징
9203: 표시부
9204: 키보드
9205: 외부접속 포트
9206: 포인팅 디바이스
9630: 하우징
9631: 표시부
9631a: 표시부
9631b: 표시부
9632a: 영역
9632b: 영역
9633: 태양 전지
9634: 충방전 제어 회로
9635: 배터리
9636: DC/DC 컨버터
9637: 컨버터
9638: 조작키
9639: 버튼

Claims (8)

  1. 반도체 장치로서,
    게이트 전극층;
    상기 게이트 전극층 위의 게이트 절연층;
    상기 게이트 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층 위의 소스 전극층;
    상기 산화물 반도체층 위의 드레인 전극층; 및
    상기 산화물 반도체층의 상면과 접촉된 영역, 상기 소스 전극층의 상면과 접촉된 영역, 및 상기 드레인 전극층의 상면과 접촉된 영역을 포함하는 산화물 절연층
    을 포함하고,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하고,
    상기 산화물 반도체층은 제 1 층 및 상기 제 1 층 위의 제 2 층을 포함하고,
    상기 제 2 층의 갈륨의 함유율은 상기 제 1 층의 갈륨의 함유율보다 크고,
    상기 산화물 반도체층은 상기 소스 전극층과 중첩되는 제 1 영역, 상기 드레인 전극층과 중첩되는 제 2 영역, 및 상기 제 1 영역과 상기 제 2 영역 사이의 제 3 영역을 포함하고,
    상기 제 3 영역은 복수의 결정부를 포함하고,
    상기 복수의 결정부의 c축은 상기 산화물 반도체층의 상면의 법선 벡터에 대해 -5° 이상 5° 이하의 범위인 방향으로 정렬되는, 반도체 장치.
  2. 반도체 장치로서,
    게이트 전극층;
    상기 게이트 전극층 위의 게이트 절연층;
    상기 게이트 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층 위의 소스 전극층;
    상기 산화물 반도체층 위의 드레인 전극층; 및
    상기 산화물 반도체층의 상면과 접촉된 영역, 상기 소스 전극층의 상면과 접촉된 영역, 및 상기 드레인 전극층의 상면과 접촉된 영역을 포함하는 산화물 절연층
    을 포함하고,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하고,
    상기 산화물 반도체층은 제 1 층 및 상기 제 1 층 위의 제 2 층을 포함하고,
    상기 제 2 층의 갈륨의 함유율은 상기 제 1 층의 갈륨의 함유율보다 크고,
    상기 산화물 반도체층은 상기 소스 전극층과 중첩되는 제 1 영역, 상기 드레인 전극층과 중첩되는 제 2 영역, 및 상기 제 1 영역과 상기 제 2 영역 사이의 제 3 영역을 포함하고,
    상기 제 3 영역은 적어도 제 1 결정부 및 제 2 결정부를 포함하고,
    상기 제 1 결정부의 c축 및 상기 제 2 결정부의 c축은 상기 산화물 반도체층의 상면의 법선 벡터에 대해 -5° 이상 5° 이하의 범위인 방향으로 정렬되고,
    상기 제 1 결정부의 a축 및 상기 제 2 결정부의 a축은 상이한 방향으로 정렬되고,
    상기 제 1 결정부의 b축 및 상기 제 2 결정부의 b축은 상이한 방향으로 정렬되는, 반도체 장치.
  3. 반도체 장치로서,
    게이트 전극층;
    상기 게이트 전극층 위의 게이트 절연층;
    상기 게이트 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층 위의 소스 전극층;
    상기 산화물 반도체층 위의 드레인 전극층; 및
    상기 산화물 반도체층의 상면과 접촉된 영역, 상기 소스 전극층의 상면과 접촉된 영역, 및 상기 드레인 전극층의 상면과 접촉된 영역을 포함하는 산화물 절연층
    을 포함하고,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하고,
    상기 산화물 반도체층은 제 1 층 및 상기 제 1 층 위의 제 2 층을 포함하고,
    상기 제 2 층의 갈륨의 함유율은 상기 제 1 층의 갈륨의 함유율보다 크고,
    상기 제 1 층의 인듐의 함유율은 상기 제 2 층의 인듐의 함유율보다 크고,
    상기 산화물 반도체층은 상기 소스 전극층과 중첩되는 제 1 영역, 상기 드레인 전극층과 중첩되는 제 2 영역, 및 상기 제 1 영역과 상기 제 2 영역 사이의 제 3 영역을 포함하고,
    상기 제 3 영역은 복수의 결정부를 포함하고,
    상기 복수의 결정부의 c축은 상기 산화물 반도체층의 상면의 법선 벡터에 대해 -5° 이상 5° 이하의 범위인 방향으로 정렬되는, 반도체 장치.
  4. 반도체 장치로서,
    게이트 전극층;
    상기 게이트 전극층 위의 게이트 절연층;
    상기 게이트 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층 위의 소스 전극층;
    상기 산화물 반도체층 위의 드레인 전극층; 및
    상기 산화물 반도체층의 상면과 접촉된 영역, 상기 소스 전극층의 상면과 접촉된 영역, 및 상기 드레인 전극층의 상면과 접촉된 영역을 포함하는 산화물 절연층
    을 포함하고,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하고,
    상기 산화물 반도체층은 제 1 층 및 상기 제 1 층 위의 제 2 층을 포함하고,
    상기 제 2 층의 갈륨의 함유율은 상기 제 1 층의 갈륨의 함유율보다 크고,
    상기 산화물 반도체층은 상기 소스 전극층과 중첩되는 제 1 영역, 상기 드레인 전극층과 중첩되는 제 2 영역, 및 상기 제 1 영역과 상기 제 2 영역 사이의 제 3 영역을 포함하고,
    상기 제 3 영역은 복수의 결정부를 포함하고,
    상기 복수의 결정부의 c축은 상기 산화물 반도체층의 상면의 법선 벡터에 대해 -5° 이상 5° 이하의 범위인 방향으로 정렬되고,
    상기 산화물 반도체층은 상기 소스 전극층 및 상기 드레인 전극층 중 하나와 중첩되는 영역에서의 제 1 두께 및 상기 소스 전극층 및 상기 드레인 전극층과 중첩되지 않고 상기 게이트 전극층과 중첩되는 영역에서의 제 2 두께를 포함하고,
    상기 제 2 두께는 상기 제 1 두께보다 작은, 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 층에서, 인듐의 원자수비는 갈륨의 원자수비보다 크고,
    상기 제 2 층에서, 갈륨의 원자수비는 인듐의 원자수비 이상인, 반도체 장치.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 산화물 절연층은 산화 실리콘을 포함하는, 반도체 장치.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 산화물 절연층 위의 절연층을 더 포함하고,
    상기 절연층은 질화 실리콘을 포함하는, 반도체 장치.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 층은 상기 게이트 절연층의 상면과 접촉되고,
    상기 제 2 층은 상기 제 1 층의 상면과 접촉되고,
    상기 산화물 절연층은 상기 제 2 층의 상면과 접촉된 영역을 포함하는, 반도체 장치.
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