KR20130048155A - 반도체 장치 - Google Patents

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KR20130048155A
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insulating film
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transistor
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다카유키 조
?스케 고시오카
마사토시 요코야마
？페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 산화물 반도체를 사용한 트랜지스터를 갖는 신뢰성이 높은 반도체 장치를 제공한다.
유리 기판 위에 제공된 하부 게이트 구조의 스태거형 트랜지스터를 갖는 반도체 장치에 있어서, 게이트 전극층 위에 조성이 각각 상이한 제 1 게이트 절연막 및 제 2 게이트 절연막이 순차적으로 적층된 게이트 절연막을 제공한다. 또는 하부 게이트 구조의 스태거형 트랜지스터에 있어서, 유리 기판과 게이트 전극층 사이에 보호 절연막을 제공한다. 제 1 게이트 절연막과 제 2 게이트 절연막 사이의 계면, 또는 게이트 전극층과 게이트 절연막 사이의 계면에 있어서, 유리 기판에 함유되는 금속 원소의 농도를 5×1018atoms/cm3 이하(바람직하게는 1×1018atoms/cm3 이하)로 한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(박막 트랜지스터(TFT)라고도 함)를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목을 받고 있다.
또한, 표시 장치에서는 투광성을 갖는 부재로서 유리 기판이 적합하게 사용된다.
예를 들어, 특허문헌 1에는 유리 기판 위에 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유한 비정질 산화물(In-Ga-Zn-O계 비정질 산화물)로 이루어진 반도체층을 사용한 트랜지스터가 기재되어 있다.
일본 공개 특허 출원 제 2011-181801호
그런데, 산화물 반도체를 사용한 트랜지스터를 갖는 반도체 장치를 제품화하기 위해서는 고신뢰성화를 달성하는 것이 중요하다.
특히 반도체 장치의 전기 특성의 변동이나 저하는 신뢰성의 저하를 초래하는 요인이다.
이러한 문제를 감안하여, 산화물 반도체를 사용한 트랜지스터를 갖는 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
유리 기판 위에 제공된 하부 게이트(bottom-gate) 구조의 스태거형(staggered) 트랜지스터를 갖는 반도체 장치에 있어서, 게이트 전극층과 산화물 반도체막 사이에 적어도 제 1 게이트 절연막과 제 2 게이트 절연막을 제공한다. 게이트 전극층 측에 제공되는 제 1 게이트 절연막의 조성과, 산화물 반도체막 측에 제공되는 제 2 게이트 절연막의 조성은 상이하게 한다. 또한, 제 1 게이트 절연막과 제 2 게이트 절연막 사이의 계면에 있어서, 유리 기판에 함유되는 제 1 금속 원소의 농도를 5×1018atoms/cm3 이하(바람직하게는 1×1018atoms/cm3 이하)로 한다.
제 1 게이트 절연막에는 박막의 질화물 절연막을 사용할 수 있다. 예를 들어, 질화 실리콘막, 질화산화 실리콘막 등을 들 수 있다. 제 1 게이트 절연막은 단층 구조이든 적층 구조이든 어느 쪽이라도 좋다. 제 1 게이트 절연막의 막 두께는 얇게 할 수 있으며, 30nm 이상 50nm 이하로 할 수 있다.
유리 기판과, 제 2 게이트 절연막 및 산화물 반도체막 사이에 제 1 게이트 절연막이 제공되어 있기 때문에, 유리 기판에 함유되는 제 1 금속 원소가 제 2 게이트 절연막 및 산화물 반도체막으로 확산되는 것을 방지할 수 있다.
유리 기판 위에 제공된 하부 게이트 구조의 스태거형 트랜지스터를 갖는 반도체 장치에 있어서, 유리 기판과 게이트 전극층 사이에 보호 절연막을 제공함으로써, 게이트 전극층과 게이트 절연막 사이의 계면에 있어서, 유리 기판에 함유되는 제 2 금속 원소의 농도를 5×1018atoms/cm3 이하(바람직하게는 1×1018atoms/cm3 이하)로 한다.
보호 절연막에는 질화물 절연막을 사용할 수 있다. 예를 들어, 질화 실리콘막, 질화산화 실리콘막 등을 들 수 있다. 보호 절연막은 단층 구조이든 적층 구조이든 어느 쪽이라도 좋고, 예를 들어, 유리 기판 측으로부터 질화물 절연막 및 산화물 절연막을 이 순서로 적층하여도 좋다.
유리 기판과 트랜지스터 사이에 보호 절연막이 제공되어 있기 때문에, 유리 기판에 함유되는 제 2 금속 원소가 트랜지스터로 확산되는 것을 방지할 수 있다.
상기 '유리 기판에 함유되는 제 1 금속 원소'란 제 1 게이트 절연막 및 제 2 게이트 절연막을 구성하는 주된 원소 이외의 원소이며, 유리 기판으로부터 확산되는 원소를 가리킨다.
상기 '유리 기판에 함유되는 제 2 금속 원소'란 게이트 전극층 및 게이트 절연막을 구성하는 주된 원소 이외의 원소이며, 유리 기판으로부터 확산되는 원소를 가리킨다.
트랜지스터의 신뢰성(특성의 안정성)을 저하시키지 않기 위해서 저감해야 되는 제 1 금속 원소 및 제 2 금속 원소는 나트륨, 알루미늄, 마그네슘, 칼슘, 스트론튬, 바륨이며, 더 나아가서는 유리 기판에 함유되는 다른 원소인 실리콘이나 붕소도 같은 정도의 수준까지 저감하는 것이 바람직하다.
트랜지스터의 전기 특성의 저하나 변동을 초래하는 요인이 되는, 유리 기판에 함유되는 제 1 금속 원소 또는 제 2 금속 원소의 확산을 방지할 수 있기 때문에, 트랜지스터에 안정된 전기 특성을 부여할 수 있다.
따라서, 산화물 반도체막을 사용한 안정된 전기 특성을 갖는 트랜지스터를 포함한 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 명세서에서 기재하는 발명의 구성의 일 형태는 유리 기판 위에 게이트 전극층과, 게이트 전극층 위에 제 1 게이트 절연막과, 제 1 게이트 절연막 위에 순차적으로 적층된, 제 1 게이트 절연막과 조성이 상이한 제 2 게이트 절연막, 산화물 반도체막, 및 소스 전극층 및 드레인 전극층을 가지며, 제 1 게이트 절연막과 제 2 게이트 절연막 사이의 계면에 있어서, 유리 기판에 함유되는 제 1 금속 원소의 농도는 5×1018atoms/cm3 이하인, 반도체 장치이다.
본 명세서에서 기재하는 발명의 구성의 다른 일 형태는 유리 기판 위에 게이트 전극층과, 게이트 전극층 위에 제 1 게이트 절연막과, 제 1 게이트 절연막 위에 순차적으로 적층된, 제 1 게이트 절연막과 조성이 상이한 제 2 게이트 절연막, 산화물 반도체막, 게이트 전극층과 중첩된 산화물 반도체막에 접촉하는 절연층, 및 소스 전극층 및 드레인 전극층을 가지며, 제 1 게이트 절연막과 제 2 게이트 절연막 사이의 계면에 있어서, 유리 기판에 함유되는 제 1 금속 원소의 농도는 5×1018atoms/cm3 이하인, 반도체 장치이다.
본 명세서에서 기재하는 발명의 구성의 일 형태는 유리 기판 위에 보호 절연막과, 보호 절연막 위에 게이트 전극층과, 게이트 전극층 위에 순차적으로 적층된, 게이트 절연막, 산화물 반도체막, 및 소스 전극층 및 드레인 전극층을 가지며, 게이트 전극층과 게이트 절연막 사이의 계면에 있어서, 유리 기판에 함유되는 제 2 금속 원소의 농도는 5×1018atoms/cm3 이하인, 반도체 장치이다.
본 명세서에서 기재하는 발명의 구성의 다른 일 형태는 유리 기판 위에 보호 절연막과, 보호 절연막 위에 게이트 전극층과, 게이트 전극층 위에 순차적으로 적층된, 게이트 절연막, 산화물 반도체막, 게이트 전극층과 중첩된 산화물 반도체막에 접촉하는 절연층, 및 소스 전극층 및 드레인 전극층을 가지며, 게이트 전극층과 게이트 절연막 사이의 계면에 있어서, 유리 기판에 함유되는 제 2 금속 원소의 농도는 5×1018atoms/cm3 이하인, 반도체 장치이다.
본 발명의 일 형태는 트랜지스터, 또는 트랜지스터를 포함하여 구성되는 회로를 갖는 반도체 장치에 관한 것이다. 예를 들어, 채널 형성 영역이 산화물 반도체로 형성되는 트랜지스터, 또는 상기 트랜지스터를 포함하여 구성되는 회로를 갖는 반도체 장치에 관한 것이다. 예를 들어, LSI나, CPU나, 전원 회로에 탑재되는 파워 디바이스나, 메모리, 사이리스터(thyristor), 컨버터, 이미지 센서 등을 포함한 반도체 집적 회로나, 액정 표시 패널로 대표되는 전기 광학 장치나, 발광 소자를 갖는 발광 표시 장치를 부품으로서 탑재한 전자 기기에 관한 것이다.
산화물 반도체를 사용한 트랜지스터를 갖는 신뢰성이 높은 반도체 장치를 제공한다.
도 1a는 반도체 장치의 일 형태를 설명하기 위한 평면도이고, 도 1b는 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 2a 내지 도 2e는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 3a는 반도체 장치의 일 형태를 설명하기 위한 평면도이고, 도 3b는 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 4a는 반도체 장치의 일 형태를 설명하기 위한 평면도이고, 도 4b는 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 5a 내지 도 5c는 반도체 장치의 일 형태를 설명하기 위한 평면도.
도 6a는 반도체 장치의 일 형태를 설명하기 위한 평면도이고, 도 6b는 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 7a 및 도 7b는 반도체 장치의 일 형태를 도시한 단면도.
도 8a는 반도체 장치의 일 형태를 도시한 회로도이고, 도 8b는 반도체 장치의 일 형태를 도시한 단면도.
도 9a 내지 도 9c는 전자 기기를 도시한 도면.
도 10a 내지 도 10c는 전자 기기를 도시한 도면.
도 11a는 반도체 장치의 일 형태를 설명하기 위한 평면도이고, 도 11b는 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 12a 내지 도 12e는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 13a는 반도체 장치의 일 형태를 설명하기 위한 평면도이고, 도 13b는 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 14a는 반도체 장치의 일 형태를 설명하기 위한 평면도이고, 도 14b는 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 15a는 반도체 장치의 일 형태를 설명하기 위한 평면도이고, 도 15b는 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 16a 및 도 16b는 반도체 장치의 일 형태를 도시한 단면도.
도 17a는 반도체 장치의 일 형태를 도시한 회로도이고, 도 17b는 반도체 장치의 일 형태를 도시한 단면도.
이하에서는 본 명세서에 제시되는 발명의 실시형태에 대해서 도면을 사용하여 상세하게 설명한다. 다만, 본 명세서에 제시되는 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자이면 용이하게 이해할 수 있다. 또한, 본 명세서에 제시되는 발명은 이하에 기재되는 실시형태의 내용에 한정되어 해석되는 것이 아니다. 또한, '제 1', '제 2'로 붙이는 서수사는 편의상 사용한 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 또한, 본 명세서에 있어서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것이 아니다.
(실시형태 1)
본 실시형태에서는 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를 도 1a 및 도 1b를 사용하여 설명한다. 본 실시형태에서는 반도체 장치의 일례로서 산화물 반도체막을 갖는 트랜지스터를 제시한다.
트랜지스터는 하나의 채널 형성 영역이 형성되는 싱글 게이트 구조, 2개의 채널 형성 영역이 형성되는 더블 게이트 구조, 또는 3개의 채널 형성 영역이 형성되는 트리플 게이트 구조 중 어느 것이나 좋다. 또한, 채널 형성 영역의 상하에 게이트 절연막을 개재(介在)하여 배치된 2개의 게이트 전극층을 갖는 듀얼 게이트형이어도 좋다.
도 1a 및 도 1b에 도시된 트랜지스터(440)는 하부 게이트 구조의 한가지이며 역스태거형(inverted-staggered) 트랜지스터라고도 하는 트랜지스터의 일례이다. 도 1a는 평면도이고, 도 1a에 도시된 일점 쇄선 V-Z에서 절단한 부분의 단면이 도 1b에 상당한다.
트랜지스터(440)의 채널 길이 방향의 단면도인 도 1b에 도시된 바와 같이, 트랜지스터(440)를 포함한 반도체 장치는 유리 기판(400) 위에 게이트 전극층(401)과, 게이트 전극층(401)을 덮도록 제 1 게이트 절연막(436)이 제공되고, 제 1 게이트 절연막(436) 위에 제 2 게이트 절연막(402), 산화물 반도체막(403), 소스 전극층(405a), 및 드레인 전극층(405b)을 갖는다. 또한, 트랜지스터(440)를 덮는 절연막(407)이 제공되어 있다.
게이트 전극층(401)과 산화물 반도체막(403) 사이에 적어도 제 1 게이트 절연막(436)과 제 2 게이트 절연막(402)을 제공한다. 게이트 전극층(401) 측에 제공되는 제 1 게이트 절연막(436)의 조성과, 산화물 반도체막(403) 측에 제공되는 제 2 게이트 절연막(402)의 조성은 상이하게 한다. 또한, 제 1 게이트 절연막(436)과 제 2 게이트 절연막(402) 사이의 계면에 있어서, 유리 기판(400)에 함유되는 제 1 금속 원소의 농도를 5×1018atoms/cm3 이하(바람직하게는 1×1018atoms/cm3 이하)로 한다. 상기 '유리 기판(400)에 함유되는 제 1 금속 원소'란 제 1 게이트 절연막(436) 및 제 2 게이트 절연막(402)을 구성하는 주된 원소 이외의 원소이며, 유리 기판(400)으로부터 확산되는 원소를 가리킨다.
상기 유리 기판(400)에 함유되는 제 1 금속 원소의 농도는 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)을 이용하여 측정된다.
제 1 게이트 절연막(436)에는 박막의 질화물 절연막을 사용할 수 있다. 예를 들어, 질화 실리콘막, 질화산화 실리콘막 등을 들 수 있다. 제 1 게이트 절연막(436)의 막 두께는 얇게 할 수 있으며, 30nm 이상 50nm 이하로 할 수 있다. 제 1 게이트 절연막(436)은 단층 구조이든 적층 구조이든 어느 쪽이라도 좋다.
또한, 유리 기판(400)으로부터 불순물이 확산되는 것을 방지하기 위한 제 1 게이트 절연막(436)으로서, 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 하프늄(Hf), 탄탈(Ta), 란탄(La), 지르코늄(Zr), 니켈(Ni), 마그네슘(Mg), 바륨(Ba), 및 알루미늄(Al) 중에서 선택되는 임의의 1 종류 이상의 금속 원소를 함유한 금속 산화물 절연막(예를 들어, 산화 알루미늄막, 산화질화 알루미늄막, 산화 하프늄막, 산화 마그네슘막, 산화 지르코늄막, 산화 란탄막, 산화 바륨막), 또는 상술한 금속 원소를 성분으로 하는 금속 질화물 절연막(질화 알루미늄막, 질화산화 알루미늄막)을 사용할 수 있다. 또한, 제 1 게이트 절연막(436)에는 산화 갈륨막, In-Zr-Zn계 산화물막, In-Fe-Zn계 산화물막, In-Ce-Zn계 산화물막 등도 사용할 수 있다.
유리 기판(400)에 함유되는 제 1 금속 원소로서는 다음과 같은 원소를 예로 들 수 있다. 예를 들어, 유리 기판(400)이 소다 석회 유리(soda-lime glass)인 경우에는 소다 석회 유리의 성분이 산화 실리콘(SiO2), 탄산 나트륨(Na2CO3), 탄산 칼슘(CaCO3)이기 때문에, 금속 원소로서 나트륨이나 칼슘 등의 원소가 대상이 된다. 또한, 유리 기판(400)이 액정 디스플레이 등의 표시 패널에서 사용되는, 소위 무(無)알칼리 유리(소다가 사용되지 않은 유리)라고 불리는 부류의 것이라면, 그 성분은 SiO2, Al2O3, B2O3, RO(R은 가수(價數)가 2의 금속 원소이며, 마그네슘, 칼슘, 스트론튬, 바륨)이며, 금속 원소로서는 알루미늄, 마그네슘, 칼슘, 스트론튬, 바륨이 대상 원소가 된다.
어쨌든 트랜지스터의 신뢰성(특성의 안정성)을 저하시키지 않기 위해서 저감해야 되는 금속 원소는 나트륨, 알루미늄, 마그네슘, 칼슘, 스트론튬, 바륨이며, 더 나아가서는 유리 기판에 함유되는 다른 원소인 실리콘이나 붕소도 같은 정도의 수준까지 저감시키는 것이 바람직하다.
유리 기판(400)과, 제 2 게이트 절연막(402) 및 산화물 반도체막(403) 사이에 제 1 게이트 절연막(436)이 제공되어 있기 때문에, 유리 기판(400)에 함유되는 제 1 금속 원소가 제 2 게이트 절연막(402) 및 산화물 반도체막(403)으로 확산되는 것을 방지할 수 있다.
또한, 제 1 게이트 절연막(436)에 질화 실리콘막과 같이 치밀한 절연막을 제공하면, 유리 기판(400)에 함유되는 나트륨 등의 가동(可動) 이온이 트랜지스터(440)로 확산되는 것도 방지할 수 있다.
트랜지스터(440)의 전기 특성의 저하나 변동을 초래하는 요인이 되는, 유리 기판(400)에 함유되는 제 1 금속 원소의 확산을 방지할 수 있기 때문에, 트랜지스터(440)에 안정된 전기 특성을 부여할 수 있다.
이들 금속 원소가 게이트 전극층의 주변에 존재하면, 게이트 절연막 또는 게이트 전극층과 게이트 절연막의 계면에 결함이 생성되고, 거기에 전하가 트랩됨으로써, 트랜지스터의 전기적 특성 변동이 초래되는 것으로 생각된다. 예를 들어, 게이트 전극층 주변에 양의 전하가 트랩되면, 트랜지스터의 전기적 특성은 노멀리 온의 방향으로 변동되는 것이 우려된다. 또한, 나트륨과 같은 가동 이온이 게이트 절연막에 함유되면, 게이트 전극층에 양의 바이어스를 인가한 경우에 양의 가동 이온이 게이트 절연막과 산화물 반도체막의 계면으로 이동하게 되기 때문에, 트랜지스터의 전기적 특성은 노멀리 온의 방향으로 변동하는 원인이 된다. 따라서, 트랜지스터의 전기적 특성을 안정화시키기 위해서는 이러한 악영향을 미치는 것으로 생각되는 금속 원소가 유리 기판으로부터 게이트 절연막 측으로 침입하는 것을 방지하는 것이 유효하다.
따라서, 산화물 반도체막(403)을 사용한 안정된 전기 특성을 갖는 트랜지스터(440)를 포함한 신뢰성이 높은 반도체 장치를 제공할 수 있다.
산화물 반도체막(403)에 사용하는 산화물 반도체는 적어도 인듐(In)을 포함한다. 특히 In과 아연(Zn)을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체막을 사용한 트랜지스터의 전기 특성의 변동을 감소시키기 위한 스테빌라이저로서, In과 Zn에 추가하여 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 지르코늄(Zr)을 갖는 것이 바람직하다.
또한, 그 외의 스테빌라이저로서, 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 임의의 1종류 또는 복수 종류를 가져도 좋다.
예를 들어, 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기서는 예를 들어, In-Ga-Zn계 산화물이란 In, Ga, 및 Zn을 주성분으로서 갖는 산화물을 의미하고, In, Ga, 및 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 이외의 금속 원소가 포함되어도 좋다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또한 m은 정수가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Fe, Mn, 및 Co 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In2SnO5(ZnO)n(n>0, 또한 n은 정수)으로 표기되는 재료를 사용하여도 좋다.
예를 들어, 원자수비가 In: Ga: Zn= 1: 1: 1(= 1/3: 1/3: 1/3), In: Ga: Zn= 2: 2: 1(= 2/5: 2/5: 1/5), 또는 In: Ga: Zn= 3: 1: 2(= 1/2: 1/6: 1/3)인 In-Ga-Zn계 산화물이나 이것과 근방의 조성을 갖는 산화물을 사용할 수 있다. 또는, 원자수비가 In: Sn: Zn= 1: 1: 1(= 1/3: 1/3: 1/3), In: Sn: Zn= 2: 1: 3(= 1/3: 1/6: 1/2) 또는 In: Sn: Zn= 2: 1: 5(= 1/4: 1/8: 5/8)인 In-Sn-Zn계 산화물이나 이것과 근방의 조성을 갖는 산화물을 사용하면 좋다.
그러나, 적어도 인듐을 함유한 산화물 반도체는 상술한 것에 한정되지 않고, 필요한 반도체 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성을 갖는 것을 사용하면 좋다. 또한, 필요한 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절하게 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물을 사용하면, 비교적 용이하게 높은 이동도를 얻을 수 있다. 그러나, In-Ga-Zn계 산화물을 사용한 경우에도 벌크 내 결함 밀도를 저감함으로써 이동도를 향상시킬 수 있다.
또한 예를 들어, In, Ga, Zn의 원자수비가 In: Ga: Zn=a: b: c(a＋b＋c=1)인 산화물의 조성이, 원자수비가 In: Ga: Zn=A: B: C(A＋B＋C=1)인 산화물의 조성의 근방이라고 하는 것은 a, b, c가 (a-A)2＋(b-B)2＋(c-C)2≤r2를 만족시키는 것을 가리킨다. r은 예를 들어, 0.05로 하면 좋다. 이것은 다른 산화물이라도 마찬가지이다.
산화물 반도체막(403)은 단결정, 다결정(폴리크리스탈이라고도 함), 또는 비정질 등의 상태를 취한다.
바람직하게는, 산화물 반도체막은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은 완전한 단결정이 아니고 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의한 관찰상에서는 CAAC-OS막에는 입계(그레인 바운더리라고도 함)가 확인되지 않는다. 그러므로, CAAC-OS막은 입계에 기인한 전자 이동도의 저하가 억제되어 있다고 할 수 있다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직인 방향으로부터 보아 삼각형 또는 육각형의 원자 배열을 갖고, c축에 수직인 방향으로부터 보아 금속 원자가 층상으로 배열되거나 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 상이한 결정부 사이에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 본 명세서에 있어서 단순히 '수직'이라고 기재된 경우에는, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 '평행'이라고 기재된 경우에는, -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에서 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면 측으로부터 결정 성장시키는 경우에는, 피형성면 근방보다 표면 근방에서 결정부가 차지하는 비율이 높을 수가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써 상기 불순물 첨가 영역에서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향할 수가 있다. 또한, 결정부의 c축의 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 성막에 의하여, 또는 성막 후의 가열 처리 등의 결정화 처리에 의하여, 결정부가 형성된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사로 인한 전기 특성의 변동을 저감할 수 있다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막을 구성하는 산소의 일부는 질소로 치환되어도 좋다.
또한, CAAC-OS와 같이 결정부를 갖는 산화물 반도체에서는, 벌크 내의 결함을 더 저감시킬 수 있고, 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하인 표면 위에 형성하면 좋다.
Ra란 JIS B 0601:2001(ISO4287:1997)에서 정의되어 있는 산술 평균 거칠기를 곡면에 대하여 적용할 수 있도록 3차원으로 확장한 것이며, ‘기준면으로부터 지정면까지의 편차의 절대값을 평균한 값’으로 표현할 수 있고, 다음 수학식으로 정의된다.
[식 1]
Figure pat00001
여기서, 지정면이란 거칠기 계측의 대상이 되는 면이며, 좌표(x1, y1, f(x1, y1)), (x1, y2, f(x1, y2)), (x2, y1, f(x2, y1)), (x2, y2, f(x2, y2))의 4점을 연결하여 이루어진 사각형의 영역으로 하고, 지정면을 xy평면에 투영한 직사각형의 면적을 S0, 기준면의 높이(지정면의 평균 높이)를 Z0로 한다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)을 이용하여 측정할 수 있다.
다만, 본 실시형태에서 설명하는 트랜지스터(440)는 하부 게이트형이기 때문에, 산화물 반도체막 아래 쪽에는 유리 기판(400)과 게이트 전극층(401)과 제 2 게이트 절연막(402)이 존재한다. 따라서, 상기 평탄한 표면을 얻기 위해서, 게이트 전극층(401) 및 제 2 게이트 절연막(402)을 형성한 후, CMP 처리 등의 평탄화 처리를 수행하여도 좋다.
산화물 반도체막(403)의 막 두께는 1nm 이상 30nm 이하(바람직하게는, 5nm 이상 10nm 이하)로 하고, 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 이용할 수 있다. 또한, 스퍼터링 타깃 표면에 대략 수직으로 복수의 기판 표면이 세트된 상태에서 막을 형성하는 스퍼터링 장치를 이용하여 산화물 반도체막(403)을 형성하여도 좋다.
CAAC-OS막은 예를 들어, 다결정인 산화물 반도체 스퍼터링용 타깃을 사용하여 스퍼터링법에 의해 형성한다. 상기 스퍼터링용 타깃에 이온이 충돌되면, 스퍼터링용 타깃에 포함되는 결정 영역이 a-b면으로부터 벽개(劈開)되고, a-b면에 평행한 면을 갖는 평판 형상 또는 펠릿(pellet) 형상의 스퍼터링 입자가 박리되는 경우가 있다. 이 경우에는 상기 평판 형상의 스퍼터링 입자가 결정 상태를 유지한 채 기판에 도달함으로써, CAAC-OS막을 형성할 수 있다.
또한, CAAC-OS막을 형성하기 위해서 이하의 조건을 적용하는 것이 바람직하다.
막을 형성할 때 불순물 혼입을 저감시킴으로써, 불순물로 인하여 결정 상태가 흐트러지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화탄소, 및 질소 등)를 저감시키면 좋다. 또한, 성막 가스 내의 불순물 농도를 저감시키면 좋다. 구체적으로는, 이슬점이 －80℃ 이하, 바람직하게는 －100℃ 이하인 성막 가스를 사용한다.
또한, 막을 형성할 때의 기판 가열 온도를 높임으로써, 기판 도달 후에 스퍼터링 입자의 마이그레이션이 일어난다. 구체적으로는, 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 막을 형성한다. 막을 형성할 때의 기판 가열 온도를 높임으로써, 평판 형상의 스퍼터링 입자가 기판에 도달한 경우, 기판 위에서 마이그레이션이 일어나, 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 내의 산소 비율을 높이고 전력을 최적화함으로써, 막을 형성할 때 받는 플라즈마에 기인한 손상을 경감시키면 바람직하다. 성막 가스 내의 산소 비율은 30vol.% 이상, 바람직하게는 100vol.%로 한다.
스퍼터링용 타깃의 일례로서, In-Ga-Zn-O 화합물 타깃에 대해서 이하에 기술한다.
InOX분말, GaOY분말, 및 ZnOZ분말을 소정의 mol수비로 혼합하고, 가압 처리를 수행한 후 1000℃ 이상 1500℃ 이하의 온도로 가열 처리함으로써, 다결정인 In-Ga-Zn-O 화합물 타깃을 제작한다. 또한, X, Y, 및 Z는 임의의 정수이다. 여기서, 소정의 mol수 비율은 예를 들어, InOX분말, GaOY분말, 및 ZnOZ분말이 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 또는 3:1:2이다. 또한, 분말의 종류, 및 이들을 혼합하는 mol수 비율은 제작하는 스퍼터링용 타깃에 따라 적절히 변경하면 좋다.
도 2a 내지 도 2e에 트랜지스터(440)를 갖는 반도체 장치의 제작 방법의 일례를 도시하였다.
유리 기판(400)으로서 사용될 수 있는 기판에 관해서는 특별한 제한은 없지만, 유리 기판이 적어도 이후에 수행되는 가열 처리에 견딜 수 있는 정도의 내열성(heat resistance)을 가질 필요가 있다. 예를 들어, 바륨보로실리케이트 유리, 알루미노보로실리케이트 유리 등을 사용할 수 있다.
유리 기판(400)을 가열 처리하여도 좋다. 예를 들어, 고온 가스를 이용하여 가열 처리하는 GRTA(Gas Rapid Thermal Anneal) 장치에 의해, 650℃로 1분 내지 5분간 가열 처리를 수행하면 좋다. 또한, GRTA에 사용하는 고온 가스에는, 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다. 또한, 전기로에 의해, 500℃로 30분 내지 1시간 가열 처리를 수행하여도 좋다.
다음에, 유리 기판(400) 위에 도전막을 형성하고, 상기 도전막을 에칭하여, 게이트 전극층(401)을 형성한다(도 2a 참조). 도전막의 에칭에는 드라이 에칭 및 웨트 에칭 중 어느 쪽을 이용하여도 좋고, 양쪽 모두를 이용하여도 좋다.
게이트 전극층(401)은 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 재료로서 이용하여 형성할 수 있다. 또한, 게이트 전극층(401)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용하여도 좋다. 게이트 전극층(401)은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
또한, 게이트 전극층(401)의 재료는 산화 인듐 산화 주석, 산화 텅스텐을 함유한 인듐 산화물, 산화 텅스텐을 함유한 인듐 아연 산화물, 산화 티타늄을 함유한 인듐 산화물, 산화 티타늄을 함유한 인듐 주석 산화물, 산화 인듐 산화 아연, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와 상기 금속 재료의 적층 구조로 할 수도 있다.
또한, 게이트 전극층(401)으로서, 질소를 함유한 금속 산화물막, 구체적으로는 질소를 함유한 In-Ga-Zn-O막이나, 질소를 함유한 In-Sn-O막이나, 질소를 함유한 In-Ga-O막이나, 질소를 함유한 In-Zn-O막이나, 질소를 함유한 Sn-O막이나, 질소를 함유한 In-O막이나, 금속 질화막(InN, SnN 등)을 사용할 수 있다. 이들 막은 5eV(전자 볼트), 바람직하게는 5.5eV(전자 볼트) 이상의 일함수를 가지며, 게이트 전극층으로서 사용한 경우, 트랜지스터의 전기 특성의 임계값 전압을 양으로 할 수 있어, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다.
본 실시형태에서는 스퍼터링법에 의해 막 두께 100nm의 텅스텐막을 형성한다.
또한, 게이트 전극층(401)을 형성한 후에 유리 기판(400) 및 게이트 전극층(401)에 가열 처리를 수행하여도 좋다. 예를 들어, GRTA 장치에 의해, 650℃로 1분 내지 5분간의 가열 처리를 수행하면 좋다. 또한, 전기로에 의해, 500℃로 30분 내지 1시간의 가열 처리를 수행하여도 좋다.
다음에, 게이트 전극층(401)을 덮도록 제 1 게이트 절연막(436)을 제공한다(도 2b 참조).
제 1 게이트 절연막(436)에는 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여 형성된 질화물 절연막을 사용할 수 있다. 예를 들어, 질화 실리콘막, 질화산화 실리콘막 등을 들 수 있다. 제 1 게이트 절연막(436)은 단층 구조이든 적층 구조이든 어느 구조이어도 좋다.
또한, 유리 기판(400)으로부터 불순물이 확산되는 것을 방지하기 위한 제 1 게이트 절연막(436)으로서, 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 하프늄(Hf), 탄탈(Ta), 란탄(La), 지르코늄(Zr), 니켈(Ni), 마그네슘(Mg), 바륨(Ba), 및 알루미늄(Al) 중에서 선택되는 임의의 1 종류 이상의 금속 원소를 함유한 금속 산화물 절연막(예를 들어, 산화 알루미늄막, 산화질화 알루미늄막, 산화 하프늄막, 산화 마그네슘막, 산화 지르코늄막, 산화 란탄막, 산화 바륨막), 또는 상술한 금속 원소를 성분으로 하는 금속 질화물 절연막(질화 알루미늄막, 질화산화 알루미늄막)을 사용할 수 있다. 또한, 제 1 게이트 절연막(436)에는 산화 갈륨막, In-Zr-Zn계 산화물막, In-Fe-Zn계 산화물막, In-Ce-Zn계 산화물막 등도 사용할 수 있다.
본 실시형태에서는 제 1 게이트 절연막(436)으로서 플라즈마 CVD법을 이용하여 형성하는 막 두께 30nm의 질화 실리콘막을 사용한다.
다음에 제 1 게이트 절연막(436) 위에 제 2 게이트 절연막(402)을 형성한다.
제 1 게이트 절연막(436)으로 게이트 전극층(401)이 덮여 있기 때문에, 게이트 전극층(401)을 형성하는 에칭 공정에서 게이트 전극층(401) 표면에 유리 기판(400)에 함유되는 제 1 금속 원소가 부착되어 있어도, 제 2 게이트 절연막(402)으로 확산되는 것을 방지할 수 있다.
제 2 게이트 절연막(402)은 막 두께가 1nm 이상 20nm 이하이고, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 이용하여 형성할 수 있다. 또한, 스퍼터링 타깃 표면에 대략 수직으로 복수의 기판 표면이 세트된 상태로 막을 형성하는 스퍼터링 장치를 이용하여 제 2 게이트 절연막(402)을 형성하여도 좋다.
제 2 게이트 절연막(402)의 재료로서는, 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화질화 실리콘막, 산화질화 알루미늄막, 또는 질화산화 실리콘막을 사용하여 형성할 수 있다.
또한, 제 2 게이트 절연막(402)의 재료로서 산화 하프늄막, 산화 이트륨막, 하프늄실리케이트막(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트막(HfSiOxNy(x>0, y>0)), 하프늄알루미네이트막(HfAlxOy(x>0, y>0)), 산화 란탄막 등의 high-k 재료를 사용함으로써 게이트 누설 전류를 저감시킬 수 있다. 또한, 제 2 게이트 절연막(402)은 단층 구조와 적층 구조 중 어느 구조로 하여도 좋다.
제 2 게이트 절연막(402)은 산화물 반도체막(403)과 접촉하는 부분에 산소를 함유하는 것이 바람직하다. 특히 제 2 게이트 절연막(402)은 막 내(벌크 중)에 적어도 화학양론적 조성을 초과하는 양의 산소가 존재하는 것이 바람직하고, 예를 들어 제 2 게이트 절연막(402)으로서 산화 실리콘막을 사용하는 경우에는, SiO2 ＋α(다만, α>0)로 한다.
산소의 공급원이 되는 산소를 많이(과잉으로) 함유한 제 2 게이트 절연막(402)을 산화물 반도체막(403)과 접촉하여 형성함으로써, 상기 제 2 게이트 절연막(402)으로부터 산화물 반도체막(403)으로 산소를 공급할 수 있다. 산화물 반도체막(403) 및 제 2 게이트 절연막(402)의 적어도 일부가 접촉한 상태에서 가열 처리함으로써, 산화물 반도체막(403)에 산소를 공급하여도 좋다.
산화물 반도체막(403)에 산소를 공급함으로써, 막 내의 산소 결손을 보전할 수 있다. 또한, 제작하는 트랜지스터의 크기나 제 2 게이트 절연막(402)의 단차 피복성을 고려하여 제 2 게이트 절연막(402)을 형성하는 것이 바람직하다.
본 실시형태에서는 고밀도 플라즈마 CVD법을 이용하여 막 두께 200nm의 산화질화 실리콘막을 형성한다.
또한, 제 2 게이트 절연막(402)을 형성한 후에 유리 기판(400), 게이트 전극층(401), 제 1 게이트 절연막(436), 및 제 2 게이트 절연막(402)에 가열 처리를 수행하여도 좋다. 예를 들어, GRTA 장치에 의해, 650℃로 1분 내지 5분간의 가열 처리를 수행하면 좋다. 또한, 전기로에 의해, 500℃로 30분 내지 1시간의 가열 처리를 수행하여도 좋다.
다음에, 제 2 게이트 절연막(402) 위에 산화물 반도체막(403)을 형성한다(도 2c 참조).
산화물 반도체막(403)의 형성 공정에 있어서, 산화물 반도체막(403)에 수소 또는 물이 가능한 한 포함되지 않도록 하기 위하여, 산화물 반도체막(403)을 형성하기 전의 처리로서 스퍼터링 장치의 예비 가열실에서 제 2 게이트 절연막(402)이 형성된 기판을 예비 가열함으로써, 기판 및 제 2 게이트 절연막(402)에 흡착된 수소, 수분 등의 도펀트를 이탈시켜 배기하는 것이 바람직하다. 또한, 예비 가열실에 제공하는 배기 수단은 크라이오 펌프(cryo pump)가 바람직하다.
제 2 게이트 절연막(402)에 있어서 산화물 반도체막(403)이 접촉하여 형성되는 영역에 평탄화 처리를 수행하여도 좋다. 평탄화 처리로서는 특별히 한정되지 않지만, 연마 처리(예를 들어, 화학적 기계 연마법(Chemical Mechanical Polishing: CMP)), 드라이 에칭 처리, 플라즈마 처리를 이용할 수 있다.
플라즈마 처리로서는, 예를 들어, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 수행할 수 있다. 역스퍼터링이란 아르곤 분위기하에서 기판 측에 RF 전원을 사용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질(改質)하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 사용하여도 좋다. 역스퍼터링을 수행하면, 제 2 게이트 절연막(402)의 표면에 부착되어 있는 분말상 물질(파티클, 먼지라고도 함)을 제거할 수 있다.
평탄화 처리로서, 복수회의 연마 처리, 드라이 에칭 처리, 플라즈마 처리를 수행하여도 좋고, 이들을 조합하여 수행하여도 좋다. 또한, 처리를 조합하여 수행하는 경우에는 공정 순서도 특별히 한정되지 않으며, 제 2 게이트 절연막(402) 표면의 요철 상태에 맞추어 적절히 설정하면 좋다.
또한, 산화물 반도체막(403)은 성막시에 산소가 많이 포함되는 조건(예를 들어, 산소 100%의 분위기하에서 스퍼터링법에 의하여 막을 형성하는 등)으로 형성하여, 산소를 많이 포함하는(바람직하게는, 결정 상태의 산화물 반도체의 화학양론적 조성보다 산소의 함유량이 과잉인 영역이 포함된) 막으로 하는 것이 바람직하다.
또한, 본 실시형태에 있어서, 산화물 반도체막(403)으로서 AC 전원 장치를 갖는 스퍼터링 장치를 이용한 스퍼터링법에 의해, 막 두께 35nm의 In-Ga-Zn계 산화물막(IGZO막)을 형성한다. 본 실시형태에 있어서, 원자수비가 In: Ga: Zn=1:1:1(=1/3: 1/3: 1/3)인 In-Ga-Zn계 산화물 타깃을 사용한다. 또한, 성막 조건은 산소 및 아르곤 분위기하(산소 유량 비율 50%), 압력 0.6Pa, 전원 전력 5kW, 기판 온도 170℃로 한다. 이 성막 조건하에서의 성막 속도는 16nm/min이다.
산화물 반도체막(403)을 형성할 때 사용하는 스퍼터링 가스로서는 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
감압 상태로 유지된 성막실 내에 기판을 유지한다. 그리고, 성막실 내에 잔류된 수분을 제거하면서, 수소 및 수분이 제거된 스퍼터링 가스를 도입하고 상기 타깃을 사용하여 유리 기판(400) 위에 산화물 반도체막(403)을 형성한다. 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형 진공 펌프, 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는 터보 분자 펌프에 콜드 트랩(cold trap)을 더한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 성막실은 예를 들어, 수소 원자나 물(H2O) 등 수소 원자를 함유한 화합물(더 바람직하게는 탄소 원자를 함유한 화합물도) 등이 배기되므로, 상기 성막실에서 형성한 산화물 반도체막(403)에 함유되는 불순물의 농도를 저감할 수 있다.
또한, 제 2 게이트 절연막(402)을 대기에 노출시키지 않고 제 2 게이트 절연막(402)과 산화물 반도체막(403)을 연속적으로 형성하는 것이 바람직하다. 제 2 게이트 절연막(402)을 대기에 노출시키지 않고 제 2 게이트 절연막(402)과 산화물 반도체막(403)을 연속적으로 형성하면, 제 2 게이트 절연막(402) 표면에 수소나 수분 등의 불순물이 흡착되는 것을 방지할 수 있다.
산화물 반도체막(403)은 막 형상의 산화물 반도체막을 포토리소그래피 공정에 의하여 섬 형상의 산화물 반도체막으로 가공하여 형성할 수 있다.
또한, 섬 형상의 산화물 반도체막(403)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 삭감할 수 있다.
또한, 산화물 반도체막의 에칭은 드라이 에칭이든 웨트 에칭이든 어느 쪽이어도 좋고, 양쪽 모두를 이용하여도 좋다. 예를 들어, 산화물 반도체막의 웨트 에칭에 사용하는 에칭액으로서는 인산과 초산과 질산을 혼합한 용액 등을 사용할 수 있다. 또한, ITO-07N(KANTO CHEMICAL Co., Inc 제조)을 사용하여도 좋다. 또한, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법이라는 드라이 에칭에 의해 에칭 가공하여도 좋다.
또한, 산화물 반도체막(403)에 과잉으로 함유된 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 수행하여도 좋다. 가열 처리의 온도는 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 가열 처리는 감압하 또는 질소 분위기하 등에서 수행할 수 있다.
또한, 산화물 반도체막(403)으로서 결정성 산화물 반도체막을 사용하는 경우, 결정화를 위한 가열 처리를 수행하여도 좋다.
본 실시형태에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체막(403)에 대하여 질소 분위기하에서 450℃로 1시간의 가열 처리, 및 질소 및 산소 분위기하에서 450℃로 1시간의 가열 처리를 수행한다.
또한, 가열 처리 장치는 전기로에 한정되지 않으며, 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 이용하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 방출되는 빛(전자기파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는 고온 가스를 사용하여 가열 처리를 수행하는 장치이다. 고온 가스에는 아르곤 등의 희가스, 또는 질소와 같은 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들어, 가열 처리로서, 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 내에 기판을 넣고, 수분간 가열한 후, 기판을 불활성 가스 내로부터 꺼내는 GRTA를 수행하여도 좋다.
또한 가열 처리에서는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 가열 처리로 산화물 반도체막(403)을 가열한 후, 동일한 노(爐)에 고순도 산소 가스, 고순도 일산화이질소 가스, 또는 초건조 공기(CRDS(캐비티 링다운 레이저 분광법(cavity ring down laser spectroscopy)) 방식의 이슬점 계측기를 이용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기)를 도입하여도 좋다. 산소 가스 또는 일산화이질소 가스에 물, 수소 등이 함유되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스 또는 일산화이질소 가스의 순도를 6N 이상, 바람직하게는 7N 이상(즉 산소 가스 또는 일산화이질소 가스 내의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 산소 가스 또는 일산화이질소 가스의 작용으로 인하여, 탈수화 또는 탈수소화 처리를 이용한 불순물의 배제 공정에 의해 동시에 감소된, 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 산화물 반도체막(403)을 고순도화 및 I형(진성)화할 수 있다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리를 수행하는 타이밍은 막 형상의 산화물 반도체막을 형성한 후이든 섬 형상의 산화물 반도체막(403)을 형성한 후이든 어느 타이밍이어도 좋다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리는 복수회 수행하여도 좋고, 다른 가열 처리를 겸하여도 좋다.
탈수화 또는 탈수소화를 위한 가열 처리를 산화물 반도체막(403)으로서 섬 형상으로 가공되기 전의 막 형상의 산화물 반도체막이 제 2 게이트 절연막(402)을 덮은 상태에서 수행하면, 제 2 게이트 절연막(402)에 포함된 산소가 가열 처리에 의하여 방출되는 것을 방지할 수 있어 바람직하다.
또한, 탈수화 또는 탈수소화 처리를 수행한 산화물 반도체막(403)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입하여 막 내에 산소를 공급하여도 좋다.
또한, 탈수화 또는 탈수소화 처리에 의해, 산화물 반도체를 구성하는 주성분 재료인 산소가 동시에 이탈되어 감소될 우려가 있다. 산화물 반도체막에 있어서, 산소가 이탈된 부분에서는 산소 결손이 존재하고, 그 산소 결손에 기인하여 트랜지스터의 전기적 특성 변동을 초래하는 도너 준위가 발생하게 된다.
따라서, 탈수화 또는 탈수소화 처리를 수행한 산화물 반도체막에, 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 공급하는 것이 바람직하다. 산화물 반도체막에 산소를 공급함으로써, 막 내의 산소 결손을 보전할 수 있다.
탈수화 또는 탈수소화 처리를 수행한 산화물 반도체막(403)에 산소를 도입하여 막 내에 산소를 공급함으로써, 산화물 반도체막(403)을 고순도화시키고 I형(진성)화시킬 수 있다. 고순도화되고 I형(진성)화된 산화물 반도체막(403)을 갖는 트랜지스터는 전기 특성의 변동이 억제되어 있어 전기적으로 안정적이다.
산소의 도입 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 이용할 수 있다.
산소의 도입 공정은 산화물 반도체막(403)에 산소를 도입하는 경우에는 산화물 반도체막(403)에 직접 도입시켜도 좋고, 절연막(407) 등 다른 막을 통과하여 산화물 반도체막(403)에 도입시켜도 좋다. 다른 막을 통과하여 산소를 도입시키는 경우에는, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 이용하면 좋지만, 노출된 산화물 반도체막(403)에 산소를 직접 도입시키는 경우에는 플라즈마 처리 등도 이용할 수 있다.
산화물 반도체막(403)으로의 산소 도입은 탈수화 또는 탈수소화 처리를 수행한 후에 수행하는 것이 바람직하지만, 특별히 한정되지 않는다. 또한, 상기 탈수화 또는 탈수소화 처리를 수행한 산화물 반도체막(403)으로의 산소 도입은 복수회 수행하여도 좋다.
바람직하게는 트랜지스터에 제공되는 산화물 반도체막은 결정 상태의 산화물 반도체의 화학양론적 조성에 비해 산소의 함유량이 과잉인 영역이 포함된 막으로 하면 좋다. 이 경우, 산소의 함유량은 산화물 반도체의 화학양론적 조성을 초과하는 정도로 한다. 또는, 산소의 함유량은 단결정인 경우의 산소의 양을 초과하는 정도로 한다. 산화물 반도체의 격자간에 산소가 존재하는 경우도 있다.
수소 또는 수분을 산화물 반도체로부터 제거하여 불순물이 최대한 함유되지 않도록 고순도화시키고 산소를 공급하여 산소 결손을 보전함으로써, I형(진성) 산화물 반도체, 또는 I형(진성)에 매우 가까운 산화물 반도체로 할 수 있다. 이와 같이 함으로써, 산화물 반도체의 페르미 준위(Ef)를 진성 페르미 준위(Ei)와 같은 레벨로까지 할 수 있다. 따라서, 상기 산화물 반도체막을 트랜지스터에 사용함으로써 산소 결손에 기인한 트랜지스터의 임계값 전압(Vth)의 편차, 임계값 전압의 시프트(ΔVth)를 저감할 수 있다.
다음에, 게이트 전극층(401), 제 1 게이트 절연막(436), 제 2 게이트 절연막(402), 및 산화물 반도체막(403) 위에 소스 전극층 및 드레인 전극층(이것과 동일한 층으로 형성되는 배선을 포함함)이 되는 도전막을 형성한다.
상기 도전막으로서는 이후에 수행되는 가열 처리에 견딜 수 있는 재료를 사용한다. 소스 전극층 및 드레인 전극층에 사용하는 도전막으로서는 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소를 함유한 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속막의 아래 쪽 또는 위쪽 중 한쪽 또는 양쪽에 Ti, Mo, W 등의 고융점 금속막 또는 이들의 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 하여도 좋다. 또한, 소스 전극층 및 드레인 전극층에 사용하는 도전막으로서는, 도전성 금속 산화물로 형성하여도 좋다. 도전성 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3-SnO2), 산화 인듐 산화 아연(In2O3-ZnO), 또는 이들의 금속 산화물 재료에 산화 실리콘을 함유시킨 것을 사용할 수 있다.
포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 수행하여 소스 전극층(405a), 드레인 전극층(405b)을 형성한다(도 2d 참조). 소스 전극층(405a), 드레인 전극층(405b)을 형성한 후, 레지스트 마스크를 제거한다.
레지스트 마스크를 형성할 때의 노광에는 자외선이나 KrF 레이저광이나 ArF 레이저광 등을 이용하면 좋다. 산화물 반도체막(403) 위에서 서로 인접하는 소스 전극층(405a)의 하단부와 드레인 전극층(405b)의 하단부의 간격 폭에 따라, 나중에 형성되는 트랜지스터(440)의 채널 길이 L이 결정된다. 또한, 채널 길이 L=25nm 미만의 노광을 수행하는 경우에는, 예를 들어 수nm 내지 수십nm로 매우 파장이 짧은 초자외선(Extreme Ultraviolet)을 이용하여, 레지스트 마스크 형성 시의 노광을 수행하면 좋다. 초자외선에 의한 노광은 해상도가 높고 초점 심도도 크다. 따라서, 나중에 형성되는 트랜지스터의 채널 길이 L을 10nm 이상 1000nm 이하로 하는 것도 가능하며, 회로의 동작 속도를 고속화할 수 있다.
또한, 포토리소그래피 공정에서 사용하는 포토 마스크의 개수 및 공정 수를 삭감하기 위해서 투과한 빛이 복수의 강도가 되는 노광 마스크인 다계조 마스크에 의하여 형성된 레지스트 마스크를 이용하여 에칭 공정을 수행하여도 좋다. 다계조 마스크를 이용하여 형성한 레지스트 마스크는 복수의 막 두께를 갖는 형상이 되고, 에칭을 수행함으로써 형상을 더 변형시킬 수 있으므로, 상이한 패턴으로 가공하는 복수의 에칭 공정에 이용할 수 있다. 따라서, 1장의 다계조 마스크에 의하여 적어도 2종류 이상의 상이한 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서, 노광 마스크 수를 삭감할 수 있고, 대응하는 포토리소그래피 공정도 삭감할 수 있으므로 공정의 간략화가 가능하게 된다.
본 실시형태에서는 도전막의 에칭에는 염소를 함유한 가스, 예를 들어, 염소(Cl2), 삼염화 붕소(BCl3), 사염화 실리콘(SiCl4), 사염화 탄소(CCl4) 등을 함유한 가스를 사용할 수 있다. 또한, 불소를 함유한 가스, 예를 들어 사불화 탄소(CF4), 육불화황(SF6), 삼불화질소(NF3), 트리플루오로메탄(CHF3) 등을 함유한 가스를 사용할 수 있다. 또한, 이들의 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스가 첨가된 가스 등을 사용할 수 있다.
에칭 방법으로서는 평행 평판형 RIE(Reactive Ion Etching)법이나 ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 원하는 가공 형상으로 에칭할 수 있도록, 에칭 조건(코일형 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 기판 측의 전극 온도 등)을 적절히 조절한다.
본 실시형태에서는 도전막으로서 스퍼터링법에 의해 형성한 막 두께 100nm의 티타늄막, 막 두께 400nm의 알루미늄막, 막 두께 100nm의 티타늄막의 적층을 사용한다. 도전막의 에칭으로서는 드라이 에칭법에 의해 티타늄막, 알루미늄막, 티타늄막의 적층을 에칭하여, 소스 전극층(405a), 드레인 전극층(405b)을 형성한다.
본 실시형태에서는 제 1 에칭 조건으로 티타늄막과 알루미늄막의 2층을 에칭한 후, 제 2 에칭 조건으로 나머지의 티타늄막 단층을 제거한다. 또한, 제 1 에칭 조건은 에칭 가스(BCl3: Cl2=750sccm:150sccm)를 사용하고, 바이어스 전력을 1500W, ICP 전원 전력을 0W, 압력을 2.0Pa로 한다. 제 2 에칭 조건은 에칭 가스(BCl3: Cl2=700sccm:100sccm)를 사용하고, 바이어스 전력을 750W, ICP 전원 전력을 0W, 압력을 2.0Pa로 한다.
또한, 도전막의 에칭 공정 시에 산화물 반도체막(403)이 에칭되어 분단되는 일이 없도록 에칭 조건을 최적화하는 것이 바람직하다. 그러나, 도전막만을 에칭하고, 산화물 반도체막(403)을 전혀 에칭하지 않는 조건을 얻는 것은 어렵고, 도전막의 에칭시에 산화물 반도체막(403)은 일부만이 에칭되어, 홈부(오목부)를 갖는 산화물 반도체막이 될 경우도 있다.
상술한 공정을 거쳐 본 실시형태의 트랜지스터(440)가 제작된다.
본 실시형태에서는 소스 전극층(405a), 드레인 전극층(405b) 위에 산화물 반도체막(403)과 접촉하는 절연막(407)을 형성한다(도 2e 참조).
절연막(407)은 적어도 1nm 이상의 막 두께로 하고, 스퍼터링법 등 절연막(407)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용하여 형성할 수 있다. 절연막(407)에 수소가 함유되면, 그 수소가 산화물 반도체막(403)으로 침입되거나, 또는 수소로 인하여 산화물 반도체막 내의 산소가 추출되고, 산화물 반도체막(403)의 백 채널이 저저항화(N형화)되어 기생 채널이 형성될 우려가 있다. 따라서, 절연막(407)을 가능한 한 수소를 포함하지 않는 막으로 하기 위해서 성막 방법에 수소를 사용하지 않는 것이 중요하다.
절연막(407)으로서는 대표적으로는 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 산화질화 알루미늄막, 산화 하프늄막, 산화 갈륨막, 질화 실리콘막, 질화 알루미늄막, 질화산화 실리콘막, 질화산화 알루미늄막 등의 무기 절연막의 단층 또는 적층을 사용할 수 있다.
탈수화 또는 탈수소화 처리로서 가열 공정을 수행한 경우, 산화물 반도체막(403)에 산소를 공급하는 것이 바람직하다. 산화물 반도체막(403)에 산소를 공급함으로써, 막 내의 산소 결손을 보전할 수 있다.
본 실시형태에서는 절연막(407)을 공급원으로 하여 산화물 반도체막(403)에 산소를 공급하기 때문에, 절연막(407)으로서 산소를 함유한 산화물 절연막(예를 들어 산화 실리콘막, 산화질화 실리콘막)을 사용하는 예를 제시한다. 절연막(407)을 산소의 공급원으로 하는 경우, 절연막(407)은 산소를 많이(과잉으로) 함유한 막(바람직하게는 결정 상태에서의 화학양론적 조성에 비하여, 산소의 함유량이 과잉인 영역이 포함된 막)으로 하면 산소의 공급원으로서 적합하게 기능시킬 수 있다.
본 실시형태에서는, 절연막(407)으로서 막 두께 300nm의 산화 실리콘막을 스퍼터링법을 이용하여 형성한다. 막을 형성할 때의 기판 온도는 실온 이상 300℃ 이하로 하면 좋고, 본 실시형태에서는 100℃로 한다. 스퍼터링법에 의한 산화 실리콘막의 형성은 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스와 산소의 혼합 분위기하에서 수행할 수 있다. 또한, 타깃으로서 산화 실리콘 타깃 또는 실리콘 타깃을 사용할 수 있다. 예를 들어, 실리콘 타깃을 사용하여 산소를 포함하는 분위기하에서 스퍼터링법으로 산화 실리콘막을 형성할 수 있다.
산화물 반도체막(403)의 형성시와 마찬가지로, 절연막(407)의 성막실 내의 잔류 수분을 제거하기 위해서는 흡착형 진공 펌프(크라이오 펌프 등)를 사용하는 것이 바람직하다. 크라이오 펌프를 사용하여 배기한 성막실에서 절연막(407)을 형성하면, 절연막(407)에 함유되는 불순물의 농도를 저감시킬 수 있다. 또한, 절연막(407)의 성막실 내의 잔류 수분을 제거하기 위한 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩을 장착한 것이어도 좋다.
절연막(407)을 형성할 때 이용하는 스퍼터링 가스로서는 수소, 물 등의 불순물이 제거된 고순도 가스가 바람직하다.
다음에 산화물 반도체막(403)에, 일부(채널 형성 영역)가 절연막(407)과 접촉한 상태로 가열 공정을 수행한다.
가열 공정의 온도는 250℃ 이상 700℃ 이하, 또는 400℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 예를 들어, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체막에 대하여 질소 분위기하에서 250℃로 1시간의 가열 공정을 수행한다.
이 가열 공정은 탈수화 또는 탈수소화 처리를 수행하는 가열 공정과 마찬가지의 가열 방법 및 가열 장치를 이용할 수 있다.
가열 공정은 감압하, 또는 질소, 산소, 초건조 공기(CRDS(캐비티 링 다운 레이저 분광법) 방식의 이슬점 계측기를 이용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 수행하면 좋지만, 상기 질소, 산소, 초건조 공기, 또는 희가스 등의 분위기에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또한, 가열 처리 장치에 도입하는 질소, 산소, 또는 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 산화물 반도체막(403)과 산소를 함유한 절연막(407)을 접촉한 상태에서 가열 공정을 수행하기 때문에, 불순물의 배제 공정에 의해 동시에 감소하게 되는 산화물 반도체막(403)을 구성하는 주성분 재료의 하나인 산소를, 산소를 함유한 절연막(407)으로부터 산화물 반도체막(403)에 공급할 수 있다.
또한, 절연막(407) 위에 치밀성이 높은 무기 절연막을 추가적으로 제공하여도 좋다. 예를 들어, 절연막(407) 위에 스퍼터링법에 의해 산화 알루미늄막을 형성한다. 산화 알루미늄막을 고밀도(막 밀도 3.2g/cm3 이상, 바람직하게는 3.6g/cm3 이상)로 함으로써, 트랜지스터(440)에 안정된 전기 특성을 부여할 수 있다. 막 밀도는 러더퍼드 후방 산란법(RBS：Rutherford Backscattering Spectrometry)이나 X선 반사율 측정법(XRR: X-ray Reflection)에 의해 측정할 수 있다.
트랜지스터(440) 위에 제공되는 절연막(407)으로서 사용할 수 있는 산화 알루미늄막은 수소나 수분 등의 불순물, 및 산소의 양쪽 모두에 대해 막을 통과시키지 않도록 차단하는 효과(블록 효과)가 높다.
따라서, 산화 알루미늄막은 제작 공정중 및 제작 후에, 전기적 특성의 변동 요인이 되는 수소, 수분 등의 불순물이 산화물 반도체막(403)으로 혼입되거나 산화물 반도체를 구성하는 주성분 재료인 산소가 산화물 반도체막(403)으로부터 방출되는 것을 방지하는 보호막으로서 기능한다.
또한, 트랜지스터(440)에 기인한 표면 요철을 저감하기 위해서 평탄화 절연막을 형성하여도 좋다. 평탄화 절연막으로서는 폴리이미드 수지, 아크릴 수지, 벤조사이클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 복수의 절연막을 적층시킴으로써 평탄화 절연막을 형성하여도 좋다.
예를 들어, 평탄화 절연막으로서 막 두께 1500nm의 아크릴 수지막을 형성하면 좋다. 아크릴 수지막은 도포법을 이용하여 트랜지스터(440) 위에 아크릴 수지를 도포한 후, 소성(예를 들어, 질소 분위기하에서 250℃로 1시간)하여 형성할 수 있다.
평탄화 절연막을 형성한 후, 가열 처리를 수행하여도 좋다. 예를 들어, 질소 분위기하에서 250℃로 1시간의 가열 처리를 수행한다.
이와 같이 트랜지스터(440)를 형성한 후, 가열 처리를 수행하여도 좋다. 또한, 가열 처리는 복수회 수행하여도 좋다.
유리 기판(400)과, 제 2 게이트 절연막(402) 및 산화물 반도체막(403) 사이에 제 1 게이트 절연막(436)이 제공되어 있기 때문에, 유리 기판(400)에 함유되는 제 1 금속 원소가 제 2 게이트 절연막(402) 및 산화물 반도체막(403)으로 확산되는 것을 방지할 수 있다.
트랜지스터(440)의 전기 특성의 저하나 변동을 초래하는 요인이 되는 유리 기판(400)에 함유되는 제 1 금속 원소의 확산을 방지할 수 있기 때문에, 트랜지스터(440)에 안정된 전기 특성을 부여할 수 있다.
따라서, 산화물 반도체막(403)을 사용한 안정된 전기 특성을 갖는 트랜지스터(440)를 포함한 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 고수율로 제작하여 고생산성화를 달성할 수 있다.
(실시형태 2)
본 실시형태에서는 반도체 장치 및 반도체 장치의 제작 방법의 다른 일 형태를 도 3a 및 도 3b를 사용하여 설명한다. 상술한 실시형태와 동일 부분 또는 같은 기능을 갖는 부분 및 공정은 상술한 실시형태와 마찬가지로 수행할 수 있고, 반복 설명은 생략한다. 또한, 같은 부분의 자세한 설명은 생략한다.
도 3a 및 도 3b에 도시된 트랜지스터(430)는 채널 보호형(채널 스톱형이라고도 함)이라고 불리는 하부 게이트 구조의 한가지이며, 역스태거형 트랜지스터라고도 하는 트랜지스터의 일례이다. 도 3a는 평면도이고, 도 3a에 도시된 일점 쇄선 X1-Y1에서 절단한 부분의 단면이 도 3b에 상당한다.
트랜지스터(430)의 채널 길이 방향의 단면도인 도 3b에 도시된 바와 같이, 트랜지스터(430)를 포함한 반도체 장치는 유리 기판(400) 위에 게이트 전극층(401)과, 게이트 전극층(401)을 덮도록 제 1 게이트 절연막(436)이 제공되고, 제 1 게이트 절연막(436) 위에 제 2 게이트 절연막(402), 산화물 반도체막(403), 소스 전극층(405a), 및 드레인 전극층(405b)을 갖는다. 또한, 산화물 반도체막(403)에 접촉하는 절연층(413)을 갖는다.
게이트 전극층(401)과 산화물 반도체막(403) 사이에 적어도 제 1 게이트 절연막(436)과 제 2 게이트 절연막(402)을 제공한다. 게이트 전극층(401) 측에 제공되는 제 1 게이트 절연막(436)의 조성과, 산화물 반도체막(403) 측에 제공되는 제 2 게이트 절연막(402)의 조성은 상이하게 한다. 또한, 제 1 게이트 절연막(436)과 제 2 게이트 절연막(402) 사이의 계면에 있어서, 유리 기판(400)에 함유되는 제 1 금속 원소의 농도를 5×1018atoms/cm3 이하(바람직하게는 1×1018atoms/cm3 이하)로 한다.
제 1 게이트 절연막(436)에는 박막의 질화물 절연막을 사용할 수 있다. 예를 들어, 질화 실리콘막, 질화산화 실리콘막 등을 들 수 있다. 제 1 게이트 절연막(436)은 단층 구조이든 적층 구조이든 어느 쪽이라도 좋다. 제 1 게이트 절연막(436)의 막 두께는 얇게 할 수 있으며, 30nm 이상 50nm 이하로 할 수 있다.
트랜지스터(430)의 신뢰성(특성의 안정성)을 저하시키지 않기 위해서 저감해야 되는 금속 원소는 나트륨, 알루미늄, 마그네슘, 칼슘, 스트론튬, 바륨이며, 더 나아가서는 유리 기판(400)에 함유되는 다른 원소인 실리콘이나 붕소도 같은 정도의 수준까지 저감시키는 것이 바람직하다.
산화물 반도체막(403)에 접촉하는 절연층(413)은 게이트 전극층(401)과 중첩되는 산화물 반도체막(403)의 채널 형성 영역 위에 제공되어 있으며, 채널 보호막으로서 기능한다.
채널 형성 영역 위에 중첩되는 절연층(413)의 단면 형상, 구체적으로는 단부(端部)의 단면 형상(테이퍼각이나 막 두께 등)을 하기에 제시하는 바와 같이 함으로써, 드레인 전극층(405b)의 단부 근방에 발생될 우려가 있는 전계 집중을 완화하여, 트랜지스터(430)의 스위칭 특성의 열화를 억제할 수 있다.
구체적으로는 채널 형성 영역 위에 중첩되는 절연층(413)의 단면 형상은 사다리꼴형 또는 삼각형으로 하고, 단면 형상의 하단부의 테이퍼 각을 60° 이하, 바람직하게는 45° 이하, 더 바람직하게는 30° 이하로 한다. 각도를 이와 같은 범위로 함으로써, 높은 게이트 전압이 게이트 전극층(401)에 인가되는 경우에 드레인 전극층(405b)의 단부 근방에 발생될 우려가 있는 전계 집중을 완화시킬 수 있다.
또한, 채널 형성 영역 위에 중첩되는 절연층(413)의 막 두께를 0.3μm 이하, 바람직하게는 5nm 이상 0.1μm 이하로 한다. 막 두께를 이와 같은 범위로 함으로써, 전계 강도의 피크를 작게 할 수 있거나, 또는 전계 집중이 분산되어 전계가 집중되는 부분이 복수로 생겨, 결과적으로 드레인 전극층(405b)의 단부 근방에 발생될 우려가 있는 전계 집중을 완화시킬 수 있다.
이하에서, 트랜지스터(430)를 갖는 반도체 장치의 제작 방법의 일례를 제시한다.
절연 표면을 갖는 유리 기판(400) 위에 도전막을 형성하고, 상기 도전막을 에칭하여 게이트 전극층(401)을 형성한다. 본 실시형태에서는 스퍼터링법에 의해 막 두께 100nm의 텅스텐막을 형성한다.
다음에, 게이트 전극층(401)을 덮도록 제 1 게이트 절연막(436)을 제공한다.
제 1 게이트 절연막(436)에는 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여 형성된 질화물 절연막을 사용할 수 있다. 예를 들어, 질화 실리콘막, 질화산화 실리콘막 등을 들 수 있다. 제 1 게이트 절연막(436)은 단층 구조이든 적층 구조이든 어느 구조이어도 좋다.
또한, 유리 기판(400)으로부터 불순물이 확산되는 것을 방지하기 위한 제 1 게이트 절연막(436)으로서, 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 하프늄(Hf), 탄탈(Ta), 란탄(La), 지르코늄(Zr), 니켈(Ni), 마그네슘(Mg), 바륨(Ba), 및 알루미늄(Al) 중에서 선택되는 임의의 1 종류 이상의 금속 원소를 함유한 금속 산화물 절연막(예를 들어, 산화 알루미늄막, 산화질화 알루미늄막, 산화 하프늄막, 산화 마그네슘막, 산화 지르코늄막, 산화 란탄막, 산화 바륨막), 또는 상술한 금속 원소를 성분으로 하는 금속 질화물 절연막(질화 알루미늄막, 질화산화 알루미늄막)을 사용할 수 있다. 또한, 제 1 게이트 절연막(436)에는 산화 갈륨막, In-Zr-Zn계 산화물막, In-Fe-Zn계 산화물막, In-Ce-Zn계 산화물막 등도 사용할 수 있다.
본 실시형태에서는 제 1 게이트 절연막(436)으로서 플라즈마 CVD법을 이용하여 형성하는 막 두께 30nm의 질화 실리콘막을 사용한다.
제 1 게이트 절연막(436)으로 게이트 전극층(401)이 덮여 있기 때문에, 게이트 전극층(401)을 형성하는 에칭 공정에서 게이트 전극층(401) 표면에 유리 기판(400)에 함유되는 제 1 금속 원소가 부착되어 있어도, 제 2 게이트 절연막(402)으로 확산되는 것을 방지할 수 있다.
제 1 게이트 절연막(436) 위에 제 2 게이트 절연막(402)을 형성한다. 본 실시형태에서는 플라즈마 CVD법을 이용하여 막 두께 300nm의 산화질화 실리콘막을 형성한다.
제 2 게이트 절연막(402) 위에 산화물 반도체막(403)을 형성한다. 본 실시형태에 있어서, 산화물 반도체막(403)으로서 AC 전원 장치를 갖는 스퍼터링 장치를 이용한 스퍼터링법에 의해, 막 두께 35nm의 In-Ga-Zn계 산화물막(IGZO막)을 형성한다. 본 실시형태에 있어서, 원자수비가 In: Ga: Zn=1:1:1(=1/3: 1/3: 1/3)인 In-Ga-Zn계 산화물 타깃을 사용한다. 또한, 성막 조건은 산소 및 아르곤 분위기하(산소 유량 비율 50%), 압력 0.6Pa, 전원 전력 5kW, 기판 온도 170℃로 한다. 이 성막 조건하에서의 성막 속도는 16nm/min이다.
또한, 산화물 반도체막(403)에 과잉으로 함유된 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 수행하여도 좋다. 본 실시형태에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체막(403)에 대하여 질소 분위기하에서 450℃로 1시간의 가열 처리, 또한 질소 및 산소 분위기하에서 450℃로 1시간의 가열 처리를 수행한다.
다음에 게이트 전극층(401)과 중첩되는 산화물 반도체막(403)의 채널 형성 영역 위에 절연층(413)을 형성한다.
절연층(413)은 플라즈마 CVD법, 스퍼터링법에 의해 형성된 절연막을 에칭에 의해 가공하여 형성할 수 있다. 절연층(413)으로서 대표적으로는 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 산화질화 알루미늄막, 산화 하프늄막, 산화 갈륨막, 질화 실리콘막, 질화 알루미늄막, 질화산화 실리콘막, 질화산화 알루미늄막 등의 무기 절연막의 단층 또는 적층을 사용할 수 있다.
산화물 반도체막(403)에 접촉하는 절연층(413)(절연층(413)이 적층 구조인 경우, 산화물 반도체막(403)에 접촉하는 막)이 산소를 많이 함유한 상태로 하면, 산화물 반도체막(403)에 산소를 공급하는 공급원으로서 적합하게 기능시킬 수 있다.
본 실시형태에서는 절연층(413)으로서 스퍼터링법에 의해, 막 두께 200nm의 산화 실리콘막을 형성한다. 산화 실리콘막을 선택적으로 에칭하여, 단면 형상이 사다리꼴형 또는 삼각형이며, 단면 형상의 하단부의 테이퍼 각이 60° 이하, 바람직하게는 45° 이하, 더 바람직하게는 30° 이하인 절연층(413)을 형성한다. 또한, 절연층(413)의 평면 형상은 직사각형이다. 또한, 본 실시형태에서는 포토리소그래피 공정에 의해, 산화 실리콘막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 수행하여, 절연층(413)의 하단부의 테이퍼각을 약 30°로 한다.
절연층(413)을 형성한 후, 가열 처리를 수행하여도 좋다. 본 실시형태에서는 질소 분위기하에서 300℃로 1시간의 가열 처리를 수행한다.
다음에, 게이트 전극층(401), 제 1 게이트 절연막(436), 제 2 게이트 절연막(402), 산화물 반도체막(403), 및 절연층(413) 위에 소스 전극층 및 드레인 전극층이 되는 도전막을 형성한다.
본 실시형태에서는 도전막으로서 스퍼터링법에 의해 형성한 막 두께 100nm의 티타늄막, 막 두께 400nm의 알루미늄막, 막 두께 100nm의 티타늄막의 적층을 사용한다. 도전막의 에칭으로서는 드라이 에칭법에 의해 티타늄막, 알루미늄막, 티타늄막의 적층을 에칭하여, 소스 전극층(405a), 드레인 전극층(405b)을 형성한다.
본 실시형태에서는 제 1 에칭 조건으로 티타늄막과 알루미늄막의 2층을 에칭한 후, 제 2 에칭 조건으로 나머지의 티타늄막 단층을 제거한다. 또한, 제 1 에칭 조건은 에칭 가스(BCl3: Cl2=750sccm:150sccm)를 사용하고, 바이어스 전력을 1500W, ICP 전원 전력을 0W, 압력을 2.0Pa로 한다. 제 2 에칭 조건은 에칭 가스(BCl3: Cl2=700sccm:100sccm)를 사용하고, 바이어스 전력을 750W, ICP 전원 전력을 0W, 압력을 2.0Pa로 한다.
상술한 공정을 거쳐, 본 실시형태의 트랜지스터(430)가 제작된다.
소스 전극층(405a), 드레인 전극층(405b) 위에 절연막을 형성하여도 좋다.
절연막은 절연층(413)과 같은 재료 및 방법을 이용하여 형성할 수 있다. 예를 들어, CVD법에 의해 막 두께 400nm의 산화질화 실리콘막을 형성한다. 또한, 절연막을 형성한 후에 가열 처리를 수행하여도 좋다. 예를 들어, 질소 분위기하에서 300℃로 1시간의 가열 처리를 수행한다.
또한, 트랜지스터(430)에 기인한 표면 요철을 저감하기 위해서 평탄화 절연막을 형성하여도 좋다.
예를 들어, 절연막 위에 평탄화 절연막으로서 막 두께 1500nm의 아크릴 수지막을 형성하면 좋다. 아크릴 수지막은 도포법을 이용하여 트랜지스터(430) 위에 아크릴 수지를 도포한 후, 소성(예를 들어, 질소 분위기하에서 250℃로 1시간)하여 형성할 수 있다.
평탄화 절연막을 형성한 후, 가열 처리를 수행하여도 좋다. 예를 들어, 질소 분위기하에서 250℃로 1시간의 가열 처리를 수행한다.
상술한 바와 같이, 유리 기판(400)과, 제 2 게이트 절연막(402) 및 산화물 반도체막(403) 사이에 제 1 게이트 절연막(436)이 제공되어 있기 때문에, 유리 기판(400)에 함유되는 제 1 금속 원소가 제 2 게이트 절연막(402) 및 산화물 반도체막(403)으로 확산되는 것을 방지할 수 있다.
트랜지스터(430)의 전기 특성의 저하나 변동을 초래하는 요인이 되는 유리 기판(400)에 함유되는 제 1 금속 원소의 확산을 방지할 수 있기 때문에, 트랜지스터(430)에 안정된 전기 특성을 부여할 수 있다.
따라서, 산화물 반도체막(403)을 사용한 안정된 전기 특성을 갖는 트랜지스터(430)를 포함한 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 고수율로 제작하여 고생산성화를 달성할 수 있다.
(실시형태 3)
본 실시형태에서는 반도체 장치 및 반도체 장치의 제작 방법의 다른 일 형태를 도 4a 및 도 4b를 사용하여 설명한다. 상술한 실시형태와 동일 부분 또는 같은 기능을 갖는 부분 및 공정은 상술한 실시형태와 마찬가지로 수행할 수 있고, 반복 설명은 생략한다. 또한, 같은 부분의 자세한 설명은 생략한다.
도 4a 및 도 4b에 도시된 트랜지스터(420)는 채널 보호형(채널 스톱형이라고도 함)이라고 불리는 하부 게이트 구조의 한가지이며, 역스태거형 트랜지스터라고도 하는 트랜지스터의 일례이다. 도 4a는 평면도이고, 도 4a에 도시된 일점 쇄선 X2-Y2에서 절단한 부분의 단면이 도 4b에 상당한다.
트랜지스터(420)의 채널 길이 방향의 단면도인 도 4b에 도시된 바와 같이, 트랜지스터(420)를 포함한 반도체 장치는 유리 기판(400) 위에 게이트 전극층(401)과, 게이트 전극층(401)을 덮도록 제 1 게이트 절연막(436)이 제공되고, 제 1 게이트 절연막(436) 위에 제 2 게이트 절연막(402), 산화물 반도체막(403), 절연층(423), 소스 전극층(405a), 드레인 전극층(405b)을 갖는다.
절연층(423)은 산화물 반도체막(403)에 도달하고 소스 전극층(405a) 또는 드레인 전극층(405b)이 내벽을 덮도록 형성된 개구(425a, 425b)를 갖는다. 따라서, 산화물 반도체막(403)의 주연부는 절연층(423)으로 덮여 있고, 상기 절연층(423)은 층간 절연막으로서도 기능한다. 게이트 배선과 소스 배선의 교차부에 제 2 게이트 절연막(402)뿐만 아니라, 절연층(423)도 층간 절연막으로서 배치함으로써, 기생 용량을 저감할 수 있다.
트랜지스터(420)에 있어서, 산화물 반도체막(403)은 절연층(423), 소스 전극층(405a), 및 드레인 전극층(405b)으로 덮여 있는 구성으로 되어 있다.
절연층(423)은 플라즈마 CVD법, 스퍼터링법에 의해 형성한 절연막을 에칭에 의해 가공하여 형성할 수 있다. 또한, 절연층(423)의 개구(425a, 425b)의 내벽은 테이퍼 형상을 갖는다.
절연층(423)은 적어도 게이트 전극층(401)과 중첩되는 산화물 반도체막(403)의 채널 형성 영역 위를 포함한 산화물 반도체막(403) 위에 제공되며, 일부가 채널 보호막으로서 기능한다.
게이트 전극층(401)과 산화물 반도체막(403) 사이에 적어도 제 1 게이트 절연막(436)과 제 2 게이트 절연막(402)을 제공한다. 게이트 전극층(401) 측에 제공되는 제 1 게이트 절연막(436)의 조성과, 산화물 반도체막(403) 측에 제공되는 제 2 게이트 절연막(402)의 조성은 상이하게 한다. 또한, 제 1 게이트 절연막(436)과 제 2 게이트 절연막(402) 사이의 계면에 있어서, 유리 기판(400)에 함유되는 제 1 금속 원소의 농도를 5×1018atoms/cm3 이하(바람직하게는 1×1018atoms/cm3 이하)로 한다.
제 1 게이트 절연막(436)에는 박막의 질화물 절연막을 사용할 수 있다. 예를 들어, 질화 실리콘막, 질화산화 실리콘막 등을 들 수 있다. 제 1 게이트 절연막(436)은 단층 구조이든 적층 구조이든 어느 쪽이라도 좋다. 제 1 게이트 절연막(436)의 막 두께는 얇게 할 수 있으며, 30nm 이상 50nm 이하로 할 수 있다.
또한, 유리 기판(400)으로부터 불순물이 확산되는 것을 방지하기 위한 제 1 게이트 절연막(436)으로서, 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 하프늄(Hf), 탄탈(Ta), 란탄(La), 지르코늄(Zr), 니켈(Ni), 마그네슘(Mg), 바륨(Ba), 및 알루미늄(Al) 중에서 선택되는 임의의 1 종류 이상의 금속 원소를 함유한 금속 산화물 절연막(예를 들어, 산화 알루미늄막, 산화질화 알루미늄막, 산화 하프늄막, 산화 마그네슘막, 산화 지르코늄막, 산화 란탄막, 산화 바륨막), 또는 상술한 금속 원소를 성분으로 하는 금속 질화물 절연막(질화 알루미늄막, 질화산화 알루미늄막)을 사용할 수 있다. 또한, 제 1 게이트 절연막(436)에는 산화 갈륨막, In-Zr-Zn계 산화물막, In-Fe-Zn계 산화물막, In-Ce-Zn계 산화물막 등도 사용할 수 있다.
트랜지스터(420)의 신뢰성(특성의 안정성)을 저하시키지 않기 위해서 저감해야 되는 금속 원소는 나트륨, 알루미늄, 마그네슘, 칼슘, 스트론튬, 바륨이며, 더 나아가서는 유리 기판(400)에 함유되는 다른 원소인 실리콘이나 붕소도 같은 정도의 수준까지 저감시키는 것이 바람직하다.
상술한 바와 같이, 유리 기판(400)과, 제 2 게이트 절연막(402) 및 산화물 반도체막(403) 사이에 제 1 게이트 절연막(436)이 제공되어 있기 때문에, 유리 기판(400)에 함유되는 제 1 금속 원소가 제 2 게이트 절연막(402) 및 산화물 반도체막(403)으로 확산되는 것을 방지할 수 있다.
트랜지스터(420)의 전기 특성의 저하나 변동을 초래하는 요인이 되는 유리 기판(400)에 함유되는 제 1 금속 원소의 확산을 방지할 수 있기 때문에, 트랜지스터(420)에 안정된 전기 특성을 부여할 수 있다.
따라서, 산화물 반도체막(403)을 사용한 안정된 전기 특성을 갖는 트랜지스터(420)를 포함한 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 고수율로 제작하여 고생산성화를 달성할 수 있다.
(실시형태 4)
본 실시형태에서는 반도체 장치 및 반도체 장치의 제작 방법의 다른 일 형태를 도 11a 및 도 11b를 사용하여 설명한다. 상술한 실시형태와 동일 부분 또는 같은 기능을 갖는 부분 및 공정은 상술한 실시형태와 마찬가지로 수행할 수 있고, 반복 설명은 생략한다. 또한, 같은 부분의 자세한 설명은 생략한다. 본 실시형태에서는 반도체 장치의 일례로서 산화물 반도체막을 갖는 트랜지스터를 제시한다.
트랜지스터는 하나의 채널 형성 영역이 형성되는 싱글 게이트 구조이어도 좋고, 2개의 채널 형성 영역이 형성되는 더블 게이트 구조이어도 좋고, 3개의 채널 형성 영역이 형성되는 트리플 게이트 구조이어도 좋다. 또한, 채널 형성 영역의 상하에 게이트 절연막을 개재하여 배치된 2개의 게이트 전극층을 갖는 듀얼 게이트형이어도 좋다.
도 11a 및 도 11b에 도시된 트랜지스터(1440)는 하부 게이트 구조의 한가지이며, 역스태거형 트랜지스터라고도 하는 트랜지스터의 일례이다. 도 11a는 평면도이고, 도 11a에 도시된 일점 쇄선 A-B에서 절단한 부분의 단면이 도 11b에 상당한다.
트랜지스터(1440)의 채널 길이 방향의 단면도인 도 11b에 도시된 바와 같이, 트랜지스터(1440)를 포함한 반도체 장치는 유리 기판(400) 위에 보호 절연막(450)이 제공되고, 보호 절연막(450) 위에 게이트 전극층(401), 게이트 절연막(452), 산화물 반도체막(403), 소스 전극층(405a), 드레인 전극층(405b)을 갖는다. 또한, 트랜지스터(1440)를 덮는 절연막(407)이 제공되어 있다.
유리 기판(400)과 게이트 전극층(401) 사이에 보호 절연막(450)을 제공함으로써, 게이트 전극층(401)과 게이트 절연막(452) 사이의 계면에 있어서, 유리 기판(400)에 함유되는 제 2 금속 원소의 농도를 5×1018atoms/cm3 이하(바람직하게는 1×1018atoms/cm3 이하)로 한다. 또한, 상기 '유리 기판(400)에 함유되는 제 2 금속 원소'는 게이트 전극층(401) 및 게이트 절연막(452)을 구성하는 주된 원소 이외의 원소이며, 유리 기판(400)으로부터 확산되는 원소를 가리킨다.
상기 유리 기판(400)에 함유되는 제 2 금속 원소의 농도는 이차 이온 질량 분석법(SIMS)으로 측정된다.
유리 기판(400)에 함유되는 제 2 금속 원소로서는 다음과 같은 원소를 예로 들 수 있다. 예를 들어, 유리 기판(400)이 소다 석회 유리인 경우에는 소다 석회 유리의 성분이 산화 실리콘(SiO2), 탄산 나트륨(Na2CO3), 탄산 칼슘(CaCO3)이기 때문에, 금속 원소로서 나트륨이나 칼슘 등의 원소가 대상이 된다. 또한, 유리 기판(400)이 액정 디스플레이 등의 액정 패널에서 사용되는, 소위 무(無)알칼리 유리(소다가 사용되지 않은 유리)라고 불리는 것이라면, 그 성분은 SiO2, Al2O3, B2O3, RO(R은 가수가 2의 금속 원소이며, 마그네슘, 칼슘, 스트론튬, 바륨)이며, 금속 원소로서 알루미늄, 마그네슘, 칼슘, 스트론튬, 바륨이 대상 원소가 된다.
어쨌든 트랜지스터의 신뢰성(특성의 안정성)을 저하시키지 않기 위해서 저감해야 되는 금속 원소는 나트륨, 알루미늄, 마그네슘, 칼슘, 스트론튬, 바륨이며, 더 나아가서는 유리 기판에 함유되는 다른 원소인 실리콘이나 붕소도 같은 정도의 수준까지 저감시키는 것이 바람직하다.
보호 절연막(450)에는 질화물 절연막을 사용할 수 있다. 예를 들어, 질화 실리콘막, 질화산화 실리콘막 등을 들 수 있다. 보호 절연막(450)은 단층 구조이든 적층 구조이든 어느 쪽이라도 좋다.
또한, 유리 기판(400)으로부터 불순물이 확산되는 것을 방지하기 위한 보호 절연막(450)으로서, 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 하프늄(Hf), 탄탈(Ta), 란탄(La), 지르코늄(Zr), 니켈(Ni), 마그네슘(Mg), 바륨(Ba), 및 알루미늄(Al) 중에서 선택되는 임의의 1 종류 이상의 금속 원소를 함유한 금속 산화물 절연막(예를 들어, 산화 알루미늄막, 산화질화 알루미늄막, 산화 하프늄막, 산화 마그네슘막, 산화 지르코늄막, 산화 란탄막, 산화 바륨막), 또는 상술한 금속 원소를 성분으로 하는 금속 질화물 절연막(질화 알루미늄막, 질화산화 알루미늄막)을 사용할 수 있다. 또한, 보호 절연막(450)에는 산화 갈륨막, In-Zr-Zn계 산화물막, In-Fe-Zn계 산화물막, In-Ce-Zn계 산화물막 등도 사용할 수 있다.
보호 절연막(450)은 금속 질화물 절연막 또는 금속 산화물 절연막 외에 다른 산화물 절연막을 적층하여도 좋다. 예를 들어, 보호 절연막(450)으로서 유리 기판(400) 측으로부터 질화 실리콘막 및 산화질화 실리콘막을 적층하는 구성으로 하여도 좋다.
유리 기판(400)과 트랜지스터(1440) 사이에 보호 절연막(450)이 제공되어 있기 때문에, 유리 기판(400)에 함유되는 제 2 금속 원소가 트랜지스터(1440)로 확산되는 것을 방지할 수 있다.
또한, 보호 절연막(450)에 질화 실리콘막과 같이 치밀한 절연막을 제공하면, 유리 기판(400)에 함유되는 나트륨 등의 가동 이온이 트랜지스터(1440)로 확산되는 것도 방지할 수 있다.
트랜지스터(1440)의 전기 특성의 저하나 변동을 초래하는 요인이 되는 유리 기판에 함유되는 제 2 금속 원소의 확산을 방지할 수 있기 때문에, 트랜지스터(1440)에 안정된 전기 특성을 부여할 수 있다.
이들 금속 원소가 게이트 전극층의 주변에 존재하면, 게이트 절연막 또는 게이트 전극층과 게이트 절연막의 계면에 결함이 생성되고, 거기에 전하가 트랩됨으로써, 트랜지스터의 전기적 특성 변동이 초래되는 것으로 생각된다. 예를 들어, 게이트 전극층 주변에 양의 전하가 트랩되면, 트랜지스터의 전기적 특성은 노멀리 온의 방향으로 변동되는 것이 우려된다. 또한, 나트륨과 같은 가동 이온이 게이트 절연막에 함유되면, 게이트 전극층에 양의 바이어스를 인가한 경우에 양의 가동 이온이 게이트 절연막과 산화물 반도체막의 계면으로 이동하게 되기 때문에, 트랜지스터의 전기적 특성은 노멀리 온의 방향으로 변동하는 원인이 된다. 따라서, 트랜지스터의 전기적 특성을 안정화시키기 위해서는 이러한 악영향을 미치는 것으로 생각되는 금속 원소가 유리 기판으로부터 게이트 절연막 측으로 침입하는 것을 방지하는 것이 유효하다.
따라서, 산화물 반도체막(403)을 사용한 안정된 전기 특성을 갖는 트랜지스터(1440)를 포함한 신뢰성이 높은 반도체 장치를 제공할 수 있다.
도 12a 내지 도 12e에 트랜지스터(1440)를 갖는 반도체 장치의 제작 방법의 일례를 도시하였다.
유리 기판(400)으로서 사용될 수 있는 기판에 관해서는 특별한 제한은 없지만, 유리 기판이 적어도 이후에 수행되는 가열 처리에 견딜 수 있는 정도의 내열성을 가질 필요가 있다. 예를 들어, 바륨보로실리케이트 유리, 알루미노보로실리케이트 유리 등을 사용할 수 있다.
유리 기판(400)을 덮도록 하지막으로서 보호 절연막(450)을 제공한다(도 12a 참조).
보호 절연막(450)에는 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여 형성된 질화물 절연막을 사용할 수 있다. 예를 들어, 질화 실리콘막, 질화산화 실리콘막 등을 들 수 있다. 보호 절연막(450)은 단층 구조이든 적층 구조이든 어느 쪽이라도 좋다.
본 실시형태에서는 보호 절연막(450)으로서 플라즈마 CVD법을 이용하여 형성된 막 두께 100nm의 질화 실리콘막, 및 막 두께 150nm의 산화 실리콘막의 적층을 사용한다.
유리 기판(400), 또는 유리 기판(400) 및 보호 절연막(450)에 가열 처리를 수행하여도 좋다. 예를 들어, 고온 가스를 이용하여 가열 처리하는 GRTA(Gas Rapid Thermal Anneal) 장치에 의해, 650℃로 1분 내지 5분간 가열 처리를 수행하면 좋다. 또한, GRTA에 사용되는 고온 가스에는, 아르곤 등의 희가스, 또는 질소와 같은 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다. 또한, 전기로에 의해, 500℃로 30분 내지 1시간 가열 처리를 수행하여도 좋다.
다음에, 보호 절연막(450) 위에 도전막을 형성하고, 상기 도전막을 에칭하여, 게이트 전극층(401)을 형성한다(도 12b 참조). 도전막의 에칭에는 드라이 에칭 및 웨트 에칭 중 어느 쪽을 이용하여도 좋고, 양쪽 모두를 이용하여도 좋다.
본 실시형태에서는 상기 도전막으로서 스퍼터링법에 의해 막 두께 100nm의 텅스텐막을 형성한다.
유리 기판(400)은 보호 절연막(450)으로 덮여 있기 때문에, 게이트 전극층(401)을 형성하는 에칭 공정을 수행하여도 유리 기판(400)은 노출되지 않는다. 따라서, 유리 기판(400)에 함유되는 제 2 금속 원소가 게이트 전극층(401) 표면에 부착되는 것을 방지할 수 있다.
또한, 게이트 전극층(401)을 형성한 후에 유리 기판(400), 보호 절연막(450), 및 게이트 전극층(401)에 가열 처리를 수행하여도 좋다. 예를 들어, GRTA 장치에 의해, 650℃로 1분 내지 5분간의 가열 처리를 수행하면 좋다. 또한, 전기로에 의해, 500℃로 30분 내지 1시간의 가열 처리를 수행하여도 좋다.
다음에, 게이트 전극층(401) 위에 게이트 절연막(452)을 형성한다.
또한, 게이트 절연막(452)의 피복성을 향상시키기 위해서 게이트 전극층(401) 표면에 평탄화 처리를 수행하여도 좋다. 특히 게이트 절연막(452)으로서 막 두께가 얇은 절연막을 사용하는 경우, 게이트 전극층(401) 표면의 평탄성이 양호한 것이 바람직하다.
게이트 절연막(452)은 막 두께가 1nm 이상 20nm 이하이고, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 이용하여 형성할 수 있다. 또한, 스퍼터링 타깃 표면에 대략 수직으로 복수의 기판 표면이 세트된 상태로 막을 형성하는 스퍼터링 장치를 이용하여 게이트 절연막(452)을 형성하여도 좋다.
게이트 절연막(452)의 재료로서는, 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화질화 실리콘막, 산화질화 알루미늄막, 또는 질화산화 실리콘막을 사용하여 형성할 수 있다.
또한, 게이트 절연막(452)의 재료로서 산화 하프늄막, 산화 이트륨막, 하프늄실리케이트막(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트막(HfSiOxNy(x>0, y>0)), 하프늄알루미네이트막(HfAlxOy(x>0, y>0)), 산화 란탄막 등의 high-k 재료를 사용함으로써 게이트 누설 전류를 저감시킬 수 있다. 또한, 게이트 절연막(452)은 단층 구조와 적층 구조 중 어느 구조로 하여도 좋다.
게이트 절연막(452)은 산화물 반도체막(403)과 접촉하는 부분에 산소를 함유하는 것이 바람직하다. 특히, 게이트 절연막(452)은 막 내(벌크 중)에 적어도 화학양론적 조성을 초과하는 양의 산소가 존재하는 것이 바람직하고, 예를 들어 게이트 절연막(452)으로서 산화 실리콘막을 사용하는 경우에는, SiO2 ＋α(다만, α>0)로 한다.
산소의 공급원이 되는 산소를 많이(과잉으로) 함유한 게이트 절연막(452)을 산화물 반도체막(403)과 접촉하여 형성함으로써, 상기 게이트 절연막(452)으로부터 산화물 반도체막(403)으로 산소를 공급할 수 있다. 산화물 반도체막(403) 및 게이트 절연막(452)의 적어도 일부가 접촉한 상태에서 가열 처리함으로써, 산화물 반도체막(403)에 산소를 공급하여도 좋다.
산화물 반도체막(403)에 산소를 공급함으로써, 막 내의 산소 결손을 보전할 수 있다. 또한, 제작하는 트랜지스터의 크기나 게이트 절연막(452)의 단차 피복성을 고려하여 게이트 절연막(452)을 형성하는 것이 바람직하다.
본 실시형태에서는 고밀도 플라즈마 CVD법을 이용하여 막 두께 200nm의 산화질화 실리콘막을 형성한다.
또한, 게이트 절연막(452)을 형성한 후에 유리 기판(400), 게이트 전극층(401), 및 게이트 절연막(452)에 가열 처리를 수행하여도 좋다. 예를 들어, GRTA 장치에 의해, 650℃로 1분 내지 5분간의 가열 처리를 수행하면 좋다. 또한, 전기로에 의해, 500℃로 30분 내지 1시간의 가열 처리를 수행하여도 좋다.
다음에, 게이트 절연막(452) 위에 산화물 반도체막(403)을 형성한다(도 12c 참조).
게이트 절연막(452) 중 산화물 반도체막(403)이 접촉하여 형성되는 영역에 평탄화 처리를 수행하여도 좋다. 평탄화 처리로서는 특별히 한정되지 않지만, 연마 처리(예를 들어, 화학적 기계 연마법(Chemical Mechanical Polishing: CMP)), 드라이 에칭 처리, 플라즈마 처리를 이용할 수 있다.
평탄화 처리로서, 복수회의 연마 처리, 드라이 에칭 처리, 플라즈마 처리를 수행하여도 좋고, 이들을 조합하여 수행하여도 좋다. 또한, 처리를 조합하여 수행하는 경우에는 공정 순서도 특별히 한정되지 않으며, 게이트 절연막(452) 표면의 요철 상태에 맞추어 적절히 설정하면 좋다.
또한, 본 실시형태에 있어서, 산화물 반도체막(403)으로서 AC 전원 장치를 갖는 스퍼터링 장치를 이용한 스퍼터링법에 의해, 막 두께 35nm의 In-Ga-Zn계 산화물막(IGZO막)을 형성한다. 본 실시형태에 있어서, 원자수비가 In: Ga: Zn=1:1:1(=1/3: 1/3: 1/3)인 In-Ga-Zn계 산화물 타깃을 사용한다. 또한, 성막 조건은 산소 및 아르곤 분위기하(산소 유량 비율 50%), 압력 0.6Pa, 전원 전력 5kW, 기판 온도 170℃로 한다. 이 성막 조건하에서의 성막 속도는 16nm/min이다.
또한, 게이트 절연막(452)을 대기에 노출시키지 않고 게이트 절연막(452)과 산화물 반도체막(403)을 연속적으로 형성하는 것이 바람직하다. 게이트 절연막(452)을 대기에 노출시키지 않고 게이트 절연막(452)과 산화물 반도체막(403)을 연속적으로 형성하면, 게이트 절연막(452) 표면에 수소나 수분 등의 불순물이 흡착되는 것을 방지할 수 있다.
산화물 반도체막(403)은 막 형상의 산화물 반도체막을 포토리소그래피 공정에 의하여 섬 형상의 산화물 반도체막으로 가공하여 형성할 수 있다.
또한, 산화물 반도체막(403)에 과잉으로 함유된 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 수행하여도 좋다.
본 실시형태에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체막(403)에 대하여 질소 분위기하에서 450℃로 1시간의 가열 처리, 및 질소 및 산소 분위기하에서 450℃로 1시간의 가열 처리를 수행한다.
다음에, 게이트 전극층(401), 게이트 절연막(452), 및 산화물 반도체막(403) 위에 소스 전극층 및 드레인 전극층(이것과 동일한 층으로 형성되는 배선을 포함함)이 되는 도전막을 형성한다.
포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 수행하여 소스 전극층(405a), 드레인 전극층(405b)을 형성한다(도 12d 참조). 소스 전극층(405a), 드레인 전극층(405b)을 형성한 후, 레지스트 마스크를 제거한다.
본 실시형태에서는 도전막으로서 스퍼터링법에 의해 형성한 막 두께 100nm의 티타늄막, 막 두께 400nm의 알루미늄막, 막 두께 100nm의 티타늄막의 적층을 사용한다. 도전막의 에칭으로서는 드라이 에칭법에 의해 티타늄막, 알루미늄막, 티타늄막의 적층을 에칭하여, 소스 전극층(405a), 드레인 전극층(405b)을 형성한다.
본 실시형태에서는 제 1 에칭 조건으로 티타늄막과 알루미늄막의 2층을 에칭한 후, 제 2 에칭 조건으로 나머지의 티타늄막 단층을 제거한다. 또한, 제 1 에칭 조건은 에칭 가스(BCl3: Cl2=750sccm:150sccm)를 사용하고, 바이어스 전력을 1500W, ICP 전원 전력을 0W, 압력을 2.0Pa로 한다. 제 2 에칭 조건은 에칭 가스(BCl3: Cl2=700sccm:100sccm)를 사용하고, 바이어스 전력을 750W, ICP 전원 전력을 0W, 압력을 2.0Pa로 한다.
상술한 공정을 거쳐 본 실시형태의 트랜지스터(1440)가 제작된다.
본 실시형태에서는 소스 전극층(405a), 드레인 전극층(405b) 위에 산화물 반도체막(403)과 접촉하는 절연막(407)을 형성한다(도 12e 참조).
본 실시형태에서는, 절연막(407)으로서 막 두께 300nm의 산화 실리콘막을 스퍼터링법을 이용하여 형성한다.
다음에 산화물 반도체막(403)에, 일부(채널 형성 영역)가 절연막(407)과 접촉한 상태로 가열 공정을 수행한다.
이 가열 공정은 탈수화 또는 탈수소화 처리를 수행하는 가열 공정과 마찬가지의 가열 방법 및 가열 장치를 이용할 수 있다.
또한, 산화물 반도체막(403)과 산소를 함유한 절연막(407)을 접촉한 상태에서 가열 공정을 수행하기 때문에, 불순물의 배제 공정에 의해 동시에 감소하게 되는 산화물 반도체막(403)을 구성하는 주성분 재료의 하나인 산소를, 산소를 함유한 절연막(407)으로부터 산화물 반도체막(403)으로 공급할 수 있다.
또한, 절연막(407) 위에 치밀성이 높은 무기 절연막을 추가적으로 제공하여도 좋다. 예를 들어, 절연막(407) 위에 스퍼터링법에 의해 산화 알루미늄막을 형성한다.
또한, 트랜지스터(1440)에 기인한 표면 요철을 저감하기 위해서 평탄화 절연막을 형성하여도 좋다.
예를 들어, 평탄화 절연막으로서 막 두께 1500nm의 아크릴 수지막을 형성하면 좋다. 아크릴 수지막은 도포법을 이용하여 트랜지스터(1440) 위에 아크릴 수지를 도포한 후, 소성(예를 들어, 질소 분위기하에서 250℃로 1시간)하여 형성할 수 있다.
평탄화 절연막을 형성한 후, 가열 처리를 수행하여도 좋다. 예를 들어, 질소 분위기하에서 250℃로 1시간의 가열 처리를 수행한다.
이와 같이 트랜지스터(1440)를 형성한 후, 가열 처리를 수행하여도 좋다. 또한, 가열 처리는 복수회 수행하여도 좋다.
유리 기판(400)과 트랜지스터(1440) 사이에 보호 절연막(450)이 제공되어 있기 때문에, 유리 기판(400)에 함유되는 제 2 금속 원소가 트랜지스터(1440)로 확산되는 것을 방지할 수 있다.
트랜지스터(1440)의 전기 특성의 저하나 변동을 초래하는 요인이 되는 유리 기판(400)에 함유되는 제 2 금속 원소의 확산을 방지할 수 있기 때문에, 트랜지스터(1440)에 안정된 전기 특성을 부여할 수 있다.
따라서, 산화물 반도체막(403)을 사용한 안정된 전기 특성을 갖는 트랜지스터(1440)를 포함한 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 고수율로 제작하여 고생산성화를 달성할 수 있다.
(실시형태 5)
본 실시형태에서는 반도체 장치 및 반도체 장치의 제작 방법의 다른 일 형태를 도 13a 및 도 13b를 사용하여 설명한다. 상술한 실시형태와 동일 부분 또는 같은 기능을 갖는 부분 및 공정은 상술한 실시형태와 마찬가지로 수행할 수 있고, 반복 설명은 생략한다. 또한, 같은 개소의 자세한 설명은 생략한다.
도 13a 및 도 13b에 도시된 트랜지스터(1430)는 채널 보호형(채널 스톱형이라고도 함)이라고 불리는 하부 게이트 구조의 한가지이며, 역스태거형 트랜지스터라고도 하는 트랜지스터의 일례이다. 도 13a는 평면도이고, 도 13a에 도시된 일점 쇄선 C1-D1에서 절단한 부분의 단면이 도 13b에 상당한다.
트랜지스터(1430)의 채널 길이 방향의 단면도인 도 13b에 도시된 바와 같이, 트랜지스터(1430)를 포함한 반도체 장치는 보호 절연막(450)이 제공된 유리 기판(400) 위에 게이트 전극층(401), 게이트 절연막(452), 산화물 반도체막(403), 절연층(413), 소스 전극층(405a), 드레인 전극층(405b)을 갖는다. 또한, 절연층(413)은 산화물 반도체막(403)에 접촉한다.
유리 기판(400)과 게이트 전극층(401) 사이에 보호 절연막(450)을 제공함으로써, 게이트 전극층(401)과 게이트 절연막(452) 사이의 계면에 있어서, 유리 기판(400)에 함유되는 제 2 금속 원소의 농도를 5×1018atoms/cm3 이하(바람직하게는 1×1018atoms/cm3 이하)로 한다.
보호 절연막(450)에는 질화물 절연막을 사용할 수 있다. 예를 들어, 질화 실리콘막, 질화산화 실리콘막 등을 들 수 있다. 보호 절연막(450)은 단층 구조이든 적층 구조이든 어느 쪽이라도 좋다.
또한, 유리 기판(400)으로부터 불순물이 확산되는 것을 방지하기 위한 보호 절연막(450)으로서, 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 하프늄(Hf), 탄탈(Ta), 란탄(La), 지르코늄(Zr), 니켈(Ni), 마그네슘(Mg), 바륨(Ba), 및 알루미늄(Al) 중에서 선택되는 임의의 1 종류 이상의 금속 원소를 함유한 금속 산화물 절연막(예를 들어, 산화 알루미늄막, 산화질화 알루미늄막, 산화 하프늄막, 산화 마그네슘막, 산화 지르코늄막, 산화 란탄막, 산화 바륨막), 또는 상술한 금속 원소를 성분으로 하는 금속 질화물 절연막(질화 알루미늄막, 질화산화 알루미늄막)을 사용할 수 있다. 또한, 보호 절연막(450)에는 산화 갈륨막, In-Zr-Zn계 산화물막, In-Fe-Zn계 산화물막, In-Ce-Zn계 산화물막 등도 사용할 수 있다.
보호 절연막(450)은 금속 질화물 절연막 또는 금속 산화물 절연막 외에 다른 산화물 절연막을 적층하여도 좋다. 예를 들어, 보호 절연막(450)으로서 유리 기판(400) 측으로부터 질화 실리콘막 및 산화질화 실리콘막을 적층하는 구성으로 하여도 좋다.
트랜지스터(1430)의 신뢰성(특성의 안정성)을 저하시키지 않기 위해서 저감해야 되는 금속 원소는 나트륨, 알루미늄, 마그네슘, 칼슘, 스트론튬, 바륨이며, 더 나아가서는 유리 기판(400)에 함유되는 다른 원소인 실리콘이나 붕소도 같은 정도의 수준까지 저감시키는 것이 바람직하다.
산화물 반도체막(403)에 접촉하는 절연층(413)은 게이트 전극층(401)과 중첩되는 산화물 반도체막(403)의 채널 형성 영역 위에 제공되어 있고, 채널 보호막으로서 기능한다.
이하에서, 트랜지스터(1430)를 갖는 반도체 장치의 제작 방법의 일례를 제시한다.
절연 표면을 갖는 유리 기판(400) 위에 보호 절연막(450)을 형성한다. 본 실시형태에서는 보호 절연막(450)으로서 플라즈마 CVD법을 이용하여 형성된 막 두께 100nm의 질화 실리콘막, 및 막 두께 150nm의 산화 실리콘막의 적층을 사용한다.
보호 절연막(450) 위에 도전막을 형성하고, 상기 도전막을 에칭하여 게이트 전극층(401)을 형성한다. 본 실시형태에서는 스퍼터링법에 의해 막 두께 100nm의 텅스텐막을 형성한다.
게이트 전극층(401) 위에 게이트 절연막(452)을 형성한다. 본 실시형태에서는 고밀도 플라즈마 CVD법을 이용하여 막 두께 200nm의 산화질화 실리콘막을 형성한다.
게이트 절연막(452) 위에 산화물 반도체막(403)을 형성한다. 본 실시형태에 있어서, 산화물 반도체막(403)으로서 AC 전원 장치를 갖는 스퍼터링 장치를 이용한 스퍼터링법에 의해, 막 두께 35nm의 In-Ga-Zn계 산화물막(IGZO막)을 형성한다. 본 실시형태에 있어서, 원자수비가 In: Ga: Zn=1:1:1(=1/3: 1/3: 1/3)인 In-Ga-Zn계 산화물 타깃을 사용한다. 또한, 성막 조건은 산소 및 아르곤 분위기하(산소 유량 비율 50%), 압력 0.6Pa, 전원 전력 5kW, 기판 온도 170℃로 한다. 이 성막 조건하에서의 성막 속도는 16nm/min이다.
산화물 반도체막(403)에 과잉으로 함유된 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 수행하여도 좋다. 본 실시형태에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체막(403)에 대하여 질소 분위기하에서 450℃로 1시간의 가열 처리, 및 질소 및 산소 분위기하에서 450℃로 1시간의 가열 처리를 수행한다.
다음에 게이트 전극층(401)과 중첩되는 산화물 반도체막(403)의 채널 형성 영역 위에 절연층(413)을 형성한다.
본 실시형태에서는 절연층(413)으로서 스퍼터링법에 의해, 막 두께 200nm의 산화 실리콘막을 형성한다. 산화 실리콘막을 선택적으로 에칭하여, 단면 형상이 사다리꼴형 또는 삼각형이며, 단면 형상의 하단부의 테이퍼 각이 60° 이하, 바람직하게는 45° 이하, 더 바람직하게는 30° 이하인 절연층(413)을 형성한다. 또한, 절연층(413)의 평면 형상은 직사각형이다. 또한, 본 실시형태에서는 포토리소그래피 공정에 의해, 산화 실리콘막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 수행하여, 절연층(413)의 하단부의 테이퍼각을 약 30°로 한다.
절연층(413)을 형성한 후, 가열 처리를 수행하여도 좋다. 본 실시형태에서는 질소 분위기하에서 300℃로 1시간의 가열 처리를 수행한다.
다음에, 게이트 전극층(401), 게이트 절연막(452), 산화물 반도체막(403), 및 절연층(413) 위에 소스 전극층 및 드레인 전극층이 되는 도전막을 형성한다.
본 실시형태에서는 도전막으로서 스퍼터링법에 의해 형성한 막 두께 100nm의 티타늄막, 막 두께 400nm의 알루미늄막, 막 두께 100nm의 티타늄막의 적층을 사용한다. 도전막의 에칭으로서는 드라이 에칭법에 의해 티타늄막, 알루미늄막, 티타늄막의 적층을 에칭하여, 소스 전극층(405a), 드레인 전극층(405b)을 형성한다.
본 실시형태에서는 제 1 에칭 조건으로 티타늄막과 알루미늄막의 2층을 에칭한 후, 제 2 에칭 조건으로 나머지의 티타늄막 단층을 제거한다. 또한, 제 1 에칭 조건은 에칭 가스(BCl3: Cl2=750sccm:150sccm)를 사용하고, 바이어스 전력을 1500W, ICP 전원 전력을 0W, 압력을 2.0Pa로 한다. 제 2 에칭 조건은 에칭 가스(BCl3: Cl2=700sccm:100sccm)를 사용하고, 바이어스 전력을 750W, ICP 전원 전력을 0W, 압력을 2.0Pa로 한다.
상술한 공정을 거쳐, 본 실시형태의 트랜지스터(1430)가 제작된다.
소스 전극층(405a), 드레인 전극층(405b) 위에 절연막을 형성하여도 좋다.
절연막은 절연층(413)과 같은 재료 및 방법을 이용하여 형성할 수 있다. 예를 들어, CVD법에 의해 막 두께 400nm의 산화질화 실리콘막을 형성한다. 또한, 절연막을 형성한 후에 가열 처리를 수행하여도 좋다. 예를 들어, 질소 분위기하에서 300℃로 1시간의 가열 처리를 수행한다.
또한, 트랜지스터(1430)에 기인한 표면 요철을 저감하기 위해서 평탄화 절연막을 형성하여도 좋다.
예를 들어, 절연막 위에 평탄화 절연막으로서 막 두께 1500nm의 아크릴 수지막을 형성하면 좋다. 아크릴 수지막은 도포법을 이용하여 트랜지스터(1430) 위에 아크릴 수지를 도포한 후, 소성(예를 들어, 질소 분위기하에서 250℃로 1시간)하여 형성할 수 있다.
평탄화 절연막을 형성한 후, 가열 처리를 수행하여도 좋다. 예를 들어, 질소 분위기하에서 250℃로 1시간의 가열 처리를 수행한다.
상술한 바와 같이, 유리 기판(400)과 트랜지스터(1430) 사이에 보호 절연막(450)이 제공되어 있기 때문에, 유리 기판(400)에 함유되는 제 2 금속 원소가 트랜지스터(1430)로 확산되는 것을 방지할 수 있다.
트랜지스터(1430)의 전기 특성의 저하나 변동을 초래하는 요인이 되는 유리 기판에 함유되는 제 2 금속 원소의 확산을 방지할 수 있기 때문에, 트랜지스터(1430)에 안정된 전기 특성을 부여할 수 있다.
따라서, 산화물 반도체막(403)을 사용한 안정된 전기 특성을 갖는 트랜지스터(1430)를 포함한 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 고수율로 제작하여 고생산성화를 달성할 수 있다.
(실시형태 6)
본 실시형태에서는 반도체 장치 및 반도체 장치의 제작 방법의 다른 일 형태를 도 14a 및 도 14b를 사용하여 설명한다. 상술한 실시형태와 동일 부분 또는 같은 기능을 갖는 부분 및 공정은 상술한 실시형태와 마찬가지로 수행할 수 있고, 반복 설명은 생략한다. 또한, 같은 부분의 자세한 설명은 생략한다.
도 14a 및 도 14b에 도시된 트랜지스터(1420)는 채널 보호형(채널 스톱형이라고도 함)이라고 불리는 하부 게이트 구조의 한가지이며, 역스태거형 트랜지스터라고도 하는 트랜지스터의 일례이다. 도 14a는 평면도이고, 도 14a에 도시된 일점 쇄선 C2-D2에서 절단한 부분의 단면이 도 14b에 상당한다.
트랜지스터(1420)의 채널 길이 방향의 단면도인 도 14b에 도시된 바와 같이, 트랜지스터(1420)를 포함한 반도체 장치는 보호 절연막(450)이 제공된 유리 기판(400) 위에 게이트 전극층(401), 게이트 절연막(452), 산화물 반도체막(403), 절연층(423), 소스 전극층(405a), 드레인 전극층(405b)을 갖는다.
절연층(423)은 적어도 게이트 전극층(401)과 중첩되는 산화물 반도체막(403)의 채널 형성 영역 위를 포함한 산화물 반도체막(403) 위에 제공되며, 채널 보호막으로서 기능한다. 또한, 절연층(423)은 산화물 반도체막(403)에 도달하고 소스 전극층(405a) 또는 드레인 전극층(405b)이 내벽을 덮도록 형성된 개구(425a, 425b)를 갖는다. 따라서, 산화물 반도체막(403)의 주연부는 절연층(423)으로 덮여 있고, 층간 절연막으로서도 기능한다. 게이트 배선과 소스 배선의 교차부에 게이트 절연막(452)뿐만 아니라, 절연층(423)도 층간 절연막으로서 배치함으로써, 기생 용량을 저감할 수 있다.
트랜지스터(1420)에 있어서, 산화물 반도체막(403)은 절연층(423), 소스 전극층(405a), 및 드레인 전극층(405b)으로 덮여 있는 구성으로 되어 있다.
절연층(423)은 플라즈마 CVD법, 스퍼터링법에 의해 형성한 절연막을 에칭에 의해 가공하여 형성할 수 있다. 또한, 절연층(423)의 개구(425a, 425b)의 내벽은 테이퍼 형상을 갖는다.
절연층(423)은 적어도 게이트 전극층(401)과 중첩되는 산화물 반도체막(403)의 채널 형성 영역 위를 포함한 산화물 반도체막(403) 위에 제공되며, 일부가 채널 보호막으로서 기능한다.
유리 기판(400)과 게이트 전극층(401) 사이에 보호 절연막(450)을 제공함으로써, 게이트 전극층(401)과 게이트 절연막(452) 사이의 계면에 있어서, 유리 기판(400)에 함유되는 제 2 금속 원소의 농도를 5×1018atoms/cm3 이하(바람직하게는 1×1018atoms/cm3 이하)로 한다.
보호 절연막(450)에는 질화물 절연막을 사용할 수 있다. 예를 들어, 질화 실리콘막, 질화산화 실리콘막 등을 들 수 있다. 보호 절연막(450)은 단층 구조이든 적층 구조이든 어느 쪽이라도 좋다.
또한, 유리 기판(400)으로부터 불순물이 확산되는 것을 방지하기 위한 보호 절연막(450)으로서, 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 하프늄(Hf), 탄탈(Ta), 란탄(La), 지르코늄(Zr), 니켈(Ni), 마그네슘(Mg), 바륨(Ba) 및 알루미늄(Al) 중에서 선택되는 임의의 1 종류 이상의 금속 원소를 함유한 금속 산화물 절연막(예를 들어, 산화 알루미늄막, 산화질화 알루미늄막, 산화 하프늄막, 산화 마그네슘막, 산화 지르코늄막, 산화 란탄막, 산화 바륨막), 또는 상술한 금속 원소를 성분으로 하는 금속 질화물 절연막(질화 알루미늄막, 질화산화 알루미늄막)을 사용할 수 있다. 또한, 보호 절연막(450)에는 산화 갈륨막, In-Zr-Zn계 산화물막, In-Fe-Zn계 산화물막, In-Ce-Zn계 산화물막 등도 사용할 수 있다.
보호 절연막(450)은 금속 질화물 절연막 또는 금속 산화물 절연막 외에 다른 산화물 절연막을 적층하여도 좋다. 예를 들어, 보호 절연막(450)으로서 유리 기판(400) 측으로부터 질화 실리콘막 및 산화질화 실리콘막을 적층하는 구성으로 하여도 좋다.
트랜지스터(1420)의 신뢰성(특성의 안정성)을 저하시키지 않기 위해서 저감해야 되는 금속 원소는 나트륨, 알루미늄, 마그네슘, 칼슘, 스트론튬, 바륨이며, 더 나아가서는 유리 기판(400)에 함유되는 다른 원소인 실리콘이나 붕소도 같은 정도의 수준까지 저감시키는 것이 바람직하다.
상술한 바와 같이, 유리 기판(400)과 트랜지스터(1420) 사이에 보호 절연막(450)이 제공되어 있기 때문에, 유리 기판(400)에 함유되는 제 2 금속 원소가 트랜지스터(1420)로 확산되는 것을 방지할 수 있다.
트랜지스터(1420)의 전기 특성의 저하나 변동을 초래하는 요인이 되는 유리 기판에 함유되는 제 2 금속 원소의 확산을 방지할 수 있기 때문에, 트랜지스터(1420)에 안정된 전기 특성을 부여할 수 있다.
따라서, 산화물 반도체막(403)을 사용한 안정된 전기 특성을 갖는 트랜지스터(1420)를 포함한 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 고수율로 제작하여 고생산성화를 달성할 수 있다.
(실시형태 7)
실시형태 1 내지 실시형태 6 중 어느 형태에서 제시한 트랜지스터를 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한, 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를, 화소부와 동일한 기판 위에 일체로 형성하여, 시스템 온 패널을 형성할 수 있다.
도 5a에 있어서, 유리 기판(4001) 위에 제공된 화소부(4002)를 둘러싸도록 씰재(4005)가 제공되며 기판(4006)으로 밀봉되어 있다. 도 5a에서는 유리 기판(4001) 위의 씰재(4005)로 둘러싸인 영역과 다른 영역에, IC칩, 또는 별도로 마련된 기판 위에 단결정 반도체막, 또는 다결정 반도체막으로 형성된 주사선 구동 회로(4004), 신호선 구동 회로(4003)가 실장되어 있다. 또한, 별도로 형성된 신호선 구동 회로(4003)와 주사선 구동 회로(4004) 또는 화소부(4002)에 공급되는 각종 신호 및 전위는 FPC(Flexible Printed Circuit)(4018a, 4018b)로부터 공급된다.
도 5b 및 도 5c에서, 유리 기판(4001) 위에 제공된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록 씰재(4005)가 제공되어 있다. 또한, 화소부(4002)와, 주사선 구동 회로(4004) 위에 기판(4006)이 제공되어 있다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는 유리 기판(4001)과 씰재(4005)와 기판(4006)에 의해 표시 소자와 함께 밀봉되어 있다. 도 5b 및 도 5c에서는 유리 기판(4001) 위의 씰재(4005)로 둘러싸인 영역과 다른 영역에, IC칩, 또는 별도로 마련된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다. 도 5b 및 도 5c에서는 별도로 형성된 신호선 구동 회로(4003)와 주사선 구동 회로(4004) 또는 화소부(4002)에 공급되는 각종 신호 및 전위는 FPC(4018)로부터 공급된다.
또한, 도 5b 및 도 5c에서는 신호선 구동 회로(4003)를 별도로 형성하여 유리 기판(4001)에 실장한 예를 도시하였지만, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도로 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도로 형성하여 실장하여도 좋다.
또한, 별도로 형성한 구동 회로의 접속 방법은 특별히 한정되지 않고, COG(Chip On Glass) 방법, 와이어 본딩 방법, 또는 TAB(Tape Automated Bonding) 방법 등을 이용할 수 있다. 도 5a는 COG 방법으로 신호선 구동 회로(4003), 주사선 구동 회로(4004)를 실장한 예이고, 도 5b는 COG 방법으로 신호선 구동 회로(4003)를 실장한 예이고, 도 5c는 TAB 방법으로 신호선 구동 회로(4003)를 실장한 예이다.
또한, 표시 장치는 표시 소자가 밀봉된 상태에 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다.
또한, 본 명세서에서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치를 포함함)을 가리킨다. 또한 커넥터, 예를 들어 FPC 또는 TAB 테이프, 또는 TCP가 장착된 모듈, TAB 테이프나 TCP 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG 방식으로 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함되는 것으로 한다.
또한, 유리 기판 위에 제공된 화소부 및 주사선 구동 회로는 복수의 트랜지스터를 가지며, 실시형태 1 내지 실시형태 6 중 어느 형태에서 제시한 트랜지스터를 적용할 수 있다.
표시 장치에 형성되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하며, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등을 포함한다. 전자 잉크 등 전기적 작용에 의해 명암비가 변화되는 표시 매체도 적용할 수 있다.
반도체 장치의 일 형태에 관해서, 도 7a, 도 7b, 도 16a 및 도 16b를 사용하여 설명한다. 도 7a, 도 7b, 도 16a, 및 도 16b는 도 5b에 도시된 M-N 부분의 단면도에 상당한다.
도 7a, 도 7b, 도 16a, 및 도 16b에 도시된 바와 같이, 반도체 장치는 접속 단자 전극(4015) 및 단자 전극(4016)을 가지고 있으며, 접속 단자 전극(4015) 및 단자 전극(4016)은 이방성 도전막(4019)을 통하여 FPC(4018)가 갖는 단자에 전기적으로 접속되어 있다.
접속 단자 전극(4015)은 제 1 전극층(4030)과 동일한 도전막으로 형성되어 있고, 단자 전극(4016)은 트랜지스터(4010, 4011, 4040, 4041)의 소스 전극층 및 드레인 전극층과 동일한 도전막으로 형성되어 있다.
또한, 유리 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동 회로(4004)는 복수의 트랜지스터를 가지며, 도 7a, 도 7b, 도 16a, 및 도 16b에서는 화소부(4002)에 포함되는 트랜지스터(4010) 또는 트랜지스터(4040)와, 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011) 또는 트랜지스터(4041)를 예시하고 있다. 도 7a, 도 7b, 도 16a, 및 도 16b에서는 트랜지스터(4010), 트랜지스터(4011), 또는 트랜지스터(4040), 트랜지스터(4041) 위에 절연막(4020)이 제공되고, 도 7a, 도 7b, 도 16a, 및 도 16b에서는 추가로 절연막(4021)이 제공되어 있다.
트랜지스터(4010), 트랜지스터(4011), 트랜지스터(4040), 트랜지스터(4041)로서는 실시형태 1 내지 실시형태 6 중 어느 형태에서 제시한 트랜지스터를 적용할 수 있다. 본 실시형태에서는 트랜지스터(4010), 트랜지스터(4011)에는 실시형태 2에서 제시한 트랜지스터(430)와 같은 구조를 갖는 트랜지스터를 적용하고, 트랜지스터(4040), 트랜지스터(4041)에는 실시형태 5에서 제시한 트랜지스터(1430)와 같은 구조를 갖는 트랜지스터를 적용한 예를 제시한다. 트랜지스터(4010), 트랜지스터(4011), 트랜지스터(4040), 트랜지스터(4041)는 산화물 반도체막 위에 채널 보호막으로서 기능하는 절연층이 제공된 하부 게이트 구조의 스태거형 트랜지스터이다.
트랜지스터(4010), 트랜지스터(4011)의 게이트 전극층은 제 1 게이트 절연막(4023)으로 덮여 있어, 트랜지스터(4010), 트랜지스터(4011)의 제 2 게이트 절연막 및 산화물 반도체막은 유리 기판(4001)에 함유되는 제 1 금속 원소로 인한 오염으로부터 보호되고 있다. 따라서, 트랜지스터(4010), 트랜지스터(4011)의 제 1 게이트 절연막(4023)과 제 2 게이트 절연막 사이의 계면에 있어서, 유리 기판(4001)에 함유되는 제 1 금속 원소의 농도를 5×1018atoms/cm3 이하(바람직하게는 1×1018atoms/cm3 이하)로 할 수 있다.
제 1 게이트 절연막(4023)에는 박막의 질화물 절연막을 사용할 수 있다. 예를 들어, 질화 실리콘막, 질화산화 실리콘막 등을 들 수 있다. 제 1 게이트 절연막(4023)의 막 두께는 얇게 할 수 있으며, 30nm 이상 50nm 이하로 할 수 있다. 제 1 게이트 절연막(4023)은 단층 구조이든 적층 구조이든 어느 쪽이라도 좋다. 본 실시형태에서는 제 1 게이트 절연막(4023)으로서 질화 실리콘막을 사용한다.
도 16a 및 도 16b에 도시된 반도체 장치에 있어서, 유리 기판(4001)과 트랜지스터(4040), 트랜지스터(4041) 사이에 보호 절연막(4053)이 제공되어 있다. 보호 절연막(4053)은 하지막으로서 기능하는 절연막이다. 보호 절연막(4053)에는 질화물 절연막을 사용할 수 있다. 예를 들어, 질화 실리콘막, 질화산화 실리콘막 등을 들 수 있다. 보호 절연막(4053)은 단층 구조이든 적층 구조이든 어느 쪽이라도 좋다. 본 실시형태에서는 보호 절연막(4053)으로서 질화 실리콘막을 사용한다.
트랜지스터(4040), 트랜지스터(4041)는 보호 절연막(4053)으로 덮인 유리 기판(4001) 위에 제공되어 있어, 유리 기판(4001)에 함유되는 제 2 금속 원소로 인한 오염으로부터 보호되고 있다. 따라서, 트랜지스터(4040), 트랜지스터(4041)의 게이트 전극층과 게이트 절연막 사이의 계면에 있어서, 유리 기판(4001)에 함유되는 제 2 금속 원소의 농도를 5×1018atoms/cm3 이하(바람직하게는 1×1018atoms/cm3 이하)로 할 수 있다.
따라서, 도 7a, 도 7b, 도 16a, 및 도 16b에 도시된 본 실시형태의 산화물 반도체막을 사용한 안정된 전기 특성을 갖는 트랜지스터(4010), 트랜지스터(4011), 또는 트랜지스터(4040), 트랜지스터(4041)를 포함한 반도체 장치로서 신뢰성이 높은 반도체 장치를 제작할 수 있다. 또한, 이러한 신뢰성이 높은 반도체 장치를 고수율로 제작하여 고생산성화를 달성할 수 있다.
또한, 구동 회로용 트랜지스터(4011, 4041)의 산화물 반도체막의 채널 형성 영역과 중첩되는 위치에 추가적으로 도전층을 제공하여도 좋다. 도전층을 산화물 반도체막의 채널 형성 영역과 중첩되는 위치에 제공함으로써, 바이어스-열 스트레스 시험(BT 시험) 전후에서의 트랜지스터(4011, 4041)의 임계값 전압의 변화량을 더욱 저감시킬 수 있다. 또한, 도전층은 전위가 트랜지스터(4011, 4041)의 게이트 전극층과 동일하든 상이하든 어느 쪽이라도 좋고, 제 2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층의 전위가 GND, 0V, 또는 플로팅 상태이어도 좋다.
또한, 상기 도전층은 외부의 전장(電場)을 차폐하는 기능, 즉 외부의 전장이 내부(트랜지스터를 포함하는 회로부)에 작용하지 않도록 하는 기능(특히, 정전기에 대한 정전 차폐 기능)도 갖는다. 도전층의 차폐 기능에 의해, 정전기 등 외부의 전장의 영향으로 인하여 트랜지스터의 전기적 특성이 변동되는 것을 방지할 수 있다.
화소부(4002)에 제공된 트랜지스터(4010, 4040)는 표시 소자와 전기적으로 접속되어, 표시 패널을 구성한다. 표시 소자는 표시를 수행할 수 있으면 특별한 것에 한정되지 않고 다양한 표시 소자를 사용할 수 있다.
도 7a 및 도 16a에 표시 소자로서 액정 소자를 사용한 액정 표시 장치의 예를 도시하였다. 도 7a 및 도 16a에 있어서, 표시 소자인 액정 소자(4013)는 제 1 전극층(4030), 제 2 전극층(4031), 및 액정 조성물(4008)을 포함한다. 또한, 배향막으로서 기능하는 절연막(4032, 4033)이 액정 조성물(4008)을 끼우도록 형성되어 있다. 제 2 전극층(4031)은 기판(4006) 측에 제공되고, 제 1 전극층(4030)과 제 2 전극층(4031)은 액정 조성물(4008)을 개재하여 적층된 구성으로 되어 있다.
또한, 스페이서(4035)는 절연막을 선택적으로 에칭함으로써 얻어지는 주상(柱狀)의 스페이서이며, 액정 조성물(4008)의 두께(셀 갭)를 제어하기 위하여 형성되어 있다. 또한, 구(球)상의 스페이서를 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료(액정 조성물)는 조건에 따라 콜레스테릭(cholesteric)상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한, 액정 조성물(4008)에, 배향막을 사용하지 않는 블루상(blue phase)을 발현하는 액정 조성물을 사용하여도 좋다. 이 경우, 액정 조성물(4008)과, 제 1 전극층(4030) 및 제 2 전극층(4031)은 접촉하는 구조가 된다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 계속해서 승온하면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 액정 및 키랄제를 혼합시킨 액정 조성물을 사용하여 발현할 수 있다. 또한, 블루상이 발현되는 온도 범위를 넓히기 위해서, 블루상을 발현하는 액정 조성물에 중합성 단량체 및 중합 개시제 등을 첨가하고, 고분자 안정화시키는 처리를 수행하여 액정 조성물을 형성할 수도 있다. 블루상을 발현하는 액정 조성물은 응답 속도가 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다. 또한, 배향막을 제공하지 않아도 되어서 러빙 처리도 불필요하게 되기 때문에, 러빙 처리로 인한 정전 파괴를 방지할 수 있고, 제작 공정시의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서, 액정 표시 장치의 생산성을 향상시킬 수 있다. 산화물 반도체막을 사용하는 트랜지스터는 정전기의 영향으로 인하여 트랜지스터의 전기적인 특성이 현저하게 변동되어 설계 범위를 일탈할 우려가 있다. 따라서, 산화물 반도체막을 사용하는 트랜지스터를 갖는 액정 표시 장치에 블루상을 발현하는 액정 조성물을 사용하는 것은 더 효과적이다.
또한, 액정 재료의 고유 저항은 1×109Ω·cm 이상이며, 바람직하게는 1×1011Ω·cm 이상이며, 더욱 바람직하게는 1×1012Ω·cm 이상이다. 또한, 본 명세서에서의 고유 저항의 값은 20℃에서 측정한 값으로 한다.
액정 표시 장치에 형성되는 유지 용량의 크기는 화소부에 배치되는 트랜지스터의 누설 전류 등을 고려하여 소정 기간 동안 전하를 유지할 수 있도록 설정된다. 유지 용량의 크기는 트랜지스터의 오프 전류 등을 고려하여 설정하면 좋다. 본 명세서에서 제시하는 산화물 반도체막을 갖는 트랜지스터를 이용함으로써, 각 화소에서의 액정 용량에 대하여 1/3 이하, 바람직하게는 1/5 이하의 용량의 크기를 갖는 유지 용량을 형성하면 충분하다.
본 명세서에서 제시하는 산화물 반도체막을 사용한 트랜지스터는 오프 상태에서의 전류값(오프 전류값)을 낮게 제어할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고 전원이 온(on)된 상태에서는 기록 간격도 길게 설정할 수 있다. 따라서, 리프레쉬 동작의 빈도를 줄일 수 있기 때문에, 소비 전력을 억제하는 효과가 있다.
또한, 본 명세서에서 제시하는 산화물 반도체막을 사용한 트랜지스터는 비교적 높은 전계 효과 이동도가 얻어지기 때문에 고속 구동이 가능하다. 예를 들어, 이러한 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용하는 드라이버 트랜지스터를 동일한 기판 위에 형성할 수 있다. 즉, 별도로 구동 회로로서 실리콘 웨이퍼 등으로 형성된 반도체 장치를 사용할 필요가 없기 때문에, 반도체 장치의 부품 수를 삭감할 수 있다. 또한, 화소부에서도 고속 구동이 가능한 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다.
액정 표시 장치에는 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 이용할 수 있다.
또한, 노멀리 블랙(normally black)형 액정 표시 장치, 예를 들어 수직 배향(VA) 모드를 채용한 투과형 액정 표시 장치로 하여도 좋다. 수직 배향 모드로서는, 몇 가지 예를 들 수 있는데, 예를 들어 MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super View) 모드 등을 이용할 수 있다. 또한, VA형 액정 표시 장치에 적용할 수도 있다. VA형 액정 표시 장치란 액정 표시 패널의 액정 분자의 배열을 제어하는 방식 중의 한가지이다. VA형 액정 표시 장치는 전압이 인가되지 않을 때에 액정 분자가 패널 면에 수직인 방향으로 향하는 방식이다. 또한, 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누고 각각 다른 방향으로 분자를 배향하도록 구성되는 멀티 도메인화 또는 멀티 도메인 설계라는 방법을 이용할 수 있다.
또한, 표시 장치에 있어서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 제공한다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원 편광을 이용하여도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 사용하여도 좋다.
또한, 화소부에서의 표시 방식으로서는 프로그레시브 방식이나 인터레이스 방식 등을 이용할 수 있다. 또한, 컬러 표시할 때, 화소에서 제어하는 색 요소로서는 RGB(R은 적색, G는 녹색, B는 청색을 나타냄)의 3색에 한정되지 않는다. 예를 들어, RGBW(W는 백색을 나타냄), 또는 RGB에, 황색, 시안(cyan), 마젠타(magenta) 등을 1색 이상 추가한 것이 있다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 상이하여도 좋다. 다만, 제시된 발명은 컬러 표시의 표시 장치에 한정되는 것이 아니며, 흑백 표시의 표시 장치에 적용할 수도 있다.
또한, 표시 장치에 포함되는 표시 소자로서, 일렉트로루미네선스를 이용하는 발광 소자를 적용할 수 있다. 일렉트로루미네선스를 이용하는 발광 소자는 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되고, 일반적으로는 전자(前者)는 유기 EL 소자, 후자는 무기 EL 소자라고 불린다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성 유기 화합물을 함유한 층에 주입되어, 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광성 유기 화합물이 여기 상태를 형성하고, 이 여기 상태가 기저 상태로 되돌아올 때 발광한다. 이러한 메커니즘으로 인하여, 이러한 발광 소자는 전류 여기형 발광 소자라고 불린다. 본 실시형태에서는 발광 소자로서 유기 EL 소자를 사용한 예를 제시한다.
무기 EL 소자는 그 소자 구성에 따라, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖고, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 유전체층이 발광층을 끼우고, 또한 이것을 전극 사이에 끼운 구조이며, 발광 메커니즘은 금속 이온의 내각 전자 전이(inner-shell electron transition)를 이용하는 국재(局在)형 발광이다. 또한, 여기서는 발광 소자로서 유기 EL 소자를 사용한 예에 대해서 설명한다.
발광 소자는 발광을 추출하기 위해서 적어도 한 쌍의 전극 중 한쪽이 투광성을 가지면 좋다. 그리고, 기판 위에 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대 측의 면으로부터 발광을 추출하는 상면 사출, 기판 측의 면으로부터 발광을 추출하는 하면 사출, 기판 측 및 기판과는 반대 측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있고, 어느 사출 구조의 발광 소자나 적용할 수 있다.
도 6a, 도 6b, 도 7b, 도 15a, 도 15b, 및 도 16b에 표시 소자로서 발광 소자를 사용한 발광 장치의 예를 도시하였다.
도 6a는 발광 장치의 평면도이며, 도 6a에 도시된 일점 쇄선 V1-W1, V2-W2, 및 V3-W3에서 절단한 부분의 단면이 도 6b에 상당한다. 또한, 도 6a의 평면도에서는 전계 발광층(542) 및 제 2 전극층(543)을 생략하고 도시하지 않았다.
도 6a 및 도 6b에 도시된 발광 장치는 유리 기판(500) 위에 트랜지스터(510), 용량 소자(520), 배선층 교차부(530)를 가지고 있으며, 트랜지스터(510)는 발광 소자(540)에 전기적으로 접속되어 있다. 또한, 도 6a 및 도 6b는 유리 기판(500)을 통과하여 발광 소자(540)로부터의 빛을 추출하는 하면 사출형 구조의 발광 장치를 도시한 것이다.
트랜지스터(510)로서는 실시형태 1 내지 실시형태 6 중 어느 형태에서 제시한 트랜지스터를 적용할 수 있다. 본 실시형태에서는 실시형태 3에서 제시한 트랜지스터(420)와 같은 구조를 갖는 트랜지스터를 적용한 예를 제시한다. 트랜지스터(510)는 산화물 반도체막 위에 채널 보호막으로서 기능하는 절연층이 제공된 하부 게이트 구조의 스태거형 트랜지스터이다.
트랜지스터(510)는 게이트 전극층(511a, 511b), 제 1 게이트 절연막(501), 제 2 게이트 절연막(502), 산화물 반도체막(512), 소스 전극층 또는 드레인 전극층으로서 기능하는 도전층(513a, 513b)을 포함한다.
트랜지스터(510)의 게이트 전극층은 제 1 게이트 절연막(501)으로 덮여 있어, 트랜지스터(510)의 제 2 게이트 절연막(502) 및 산화물 반도체막(512)은 유리 기판(500)에 함유되는 제 1 금속 원소로 인한 오염으로부터 보호되고 있다. 따라서, 제 1 게이트 절연막(501)과 제 2 게이트 절연막(502) 사이의 계면에 있어서, 유리 기판(500)에 함유되는 제 1 금속 원소의 농도를 5×1018atoms/cm3 이하(바람직하게는 1×1018atoms/cm3 이하)로 할 수 있다.
제 1 게이트 절연막(501)에는 박막의 질화물 절연막을 사용할 수 있다. 예를 들어, 질화 실리콘막, 질화산화 실리콘막 등을 들 수 있다. 제 1 게이트 절연막(501)의 막 두께는 얇게 할 수 있으며, 30nm 이상 50nm 이하로 할 수 있다. 제 1 게이트 절연막(501)은 단층 구조이든 적층 구조이든 어느 쪽이라도 좋다. 본 실시형태에서는 제 1 게이트 절연막(501)으로서 질화 실리콘막을 사용한다.
따라서, 도 6a 및 도 6b에 도시된 본 실시형태의 산화물 반도체막(512)을 사용한 안정된 전기 특성을 갖는 트랜지스터(510)를 포함한 반도체 장치로서 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 이러한 신뢰성이 높은 반도체 장치를 고수율로 제작하여 고생산성화를 달성할 수 있다.
용량 소자(520)는 도전층(521a, 521b), 제 2 게이트 절연막(502), 산화물 반도체막(522), 도전층(523)을 포함하며, 도전층(521a, 521b)과 도전층(523)이 제 2 게이트 절연막(502) 및 산화물 반도체막(522)을 끼운 구성으로 함으로써 용량을 형성한다.
배선층 교차부(530)는 게이트 전극층(511a, 511b)과 도전층(533)의 교차부이며, 게이트 전극층(511a, 511b)과 도전층(533)은 제 2 게이트 절연막(502) 및 제 1 게이트 절연막(501)을 사이에 두고 교차한다. 실시형태 3에서 제시한 구조로 하면, 배선층 교차부(530)는 게이트 전극층(511a, 511b)과 도전층(533) 사이에 제 2 게이트 절연막(502)뿐만 아니라 제 1 게이트 절연막(501)도 배치할 수 있기 때문에, 게이트 전극층(511a, 511b)과 도전층(533) 사이에 발생하는 기생 용량을 저감시킬 수 있다.
도 15a는 발광 장치의 평면도이며, 도 15a에 도시된 일점 쇄선 V4-W4, V5-W5, 및 V6-W6에서 절단한 부분의 단면이 도 15b에 상당한다. 또한, 도 15a의 평면도에서는 전계 발광층(542) 및 제 2 전극층(543)을 생략하고 도시하지 않았다.
도 15a 및 도 15b에 도시된 발광 장치는 하지막으로서 기능하는 보호 절연막(550)이 제공된 유리 기판(500) 위에 트랜지스터(1510), 용량 소자(1520), 배선층 교차부(1530)를 가지고 있으며, 트랜지스터(1510)는 발광 소자(540)에 전기적으로 접속되어 있다. 또한, 도 15a 및 도 15b는 유리 기판(500)을 통과하여 발광 소자(540)로부터의 빛을 추출하는 하면 사출형 구조의 발광 장치를 도시한 것이다.
보호 절연막(550)에는 질화물 절연막을 사용할 수 있다. 예를 들어, 질화 실리콘막, 질화산화 실리콘막 등을 들 수 있다. 보호 절연막(550)은 단층 구조이든 적층 구조이든 어느 쪽이라도 좋다. 본 실시형태에서는 보호 절연막(550)으로서 질화 실리콘막을 사용한다.
트랜지스터(1510)로서는 실시형태 1 내지 실시형태 6 중 어느 형태에서 제시한 트랜지스터를 적용할 수 있다. 본 실시형태에서는 실시형태 6에서 제시한 트랜지스터(1420)와 같은 구조를 갖는 트랜지스터를 적용한 예를 제시한다. 트랜지스터(1510)는 산화물 반도체막 위에 채널 보호막으로서 기능하는 절연층이 제공된 하부 게이트 구조의 스태거형 트랜지스터이다.
트랜지스터(1510)는 게이트 전극층(511a, 511b), 게이트 절연막(592), 산화물 반도체막(512), 절연층(503), 소스 전극층 또는 드레인 전극층으로서 기능하는 도전층(513a, 513b)을 포함한다.
트랜지스터(1510)는 채널 보호막으로서 기능하는 절연층(503)이 적어도 게이트 전극층(511a, 511b)과 중첩되는 산화물 반도체막(512)의 채널 형성 영역 위를 포함한 산화물 반도체막(512) 위에 제공되어 있으며, 또한 산화물 반도체막(512)에 도달하고 소스 전극층 또는 드레인 전극층으로서 기능하는 도전층(513a, 513b)이 내벽을 덮도록 형성된 개구를 갖는다.
트랜지스터(1510)는 보호 절연막(550)으로 덮인 유리 기판(500) 위에 제공되어 있어, 유리 기판(500)에 함유되는 제 2 금속 원소로 인한 오염으로부터 보호되고 있다. 따라서, 트랜지스터(1510)의 게이트 전극층(511a, 511b)과 게이트 절연막(592) 사이의 계면에 있어서, 유리 기판(500)에 함유되는 제 2 금속 원소의 농도를 5×1018atoms/cm3 이하(바람직하게는 1×1018atoms/cm3 이하)로 할 수 있다.
따라서, 도 15a 및 도 15b에 도시된 본 실시형태의 산화물 반도체막(512)을 사용한 안정된 전기 특성을 갖는 트랜지스터(1510)를 포함한 반도체 장치로서 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 이러한 신뢰성이 높은 반도체 장치를 고수율로 제작하여 고생산성화를 달성할 수 있다.
용량 소자(1520)는 도전층(521a, 521b), 게이트 절연막(592), 산화물 반도체막(522), 도전층(523)을 포함하며, 도전층(521a, 521b)과 도전층(523)이 게이트 절연막(592) 및 산화물 반도체막(522)을 끼운 구성으로 함으로써 용량을 형성한다.
배선층 교차부(1530)는 게이트 전극층(511a, 511b)과 도전층(533)의 교차부이며, 게이트 전극층(511a, 511b)과 도전층(533)은 게이트 절연막(592) 및 절연층(503)을 사이에 두고 교차한다. 실시형태 3에서 제시한 구조로 하면, 배선층 교차부(1530)는 게이트 전극층(511a, 511b)과 도전층(533) 사이에 게이트 절연막(592)뿐만 아니라 절연층(503)도 배치할 수 있기 때문에, 게이트 전극층(511a, 511b)과 도전층(533) 사이에 발생하는 기생 용량을 저감시킬 수 있다.
본 실시형태에서는 게이트 전극층(511a) 및 도전층(521a)으로서 막 두께 30nm의 티타늄막을 사용하고, 게이트 전극층(511b) 및 도전층(521b)으로서 막 두께 200nm의 구리 박막을 사용한다. 따라서, 게이트 전극층은 티타늄막과 구리 박막의 적층 구조가 된다.
산화물 반도체막(512, 522)으로서는 막 두께 25nm의 IGZO막을 사용한다.
트랜지스터(510, 1510), 용량 소자(520, 1520), 및 배선층 교차부(530, 1530) 위에는 층간 절연막(504)이 형성되고, 층간 절연막(504) 위에 발광 소자(540)와 중첩되는 영역에 컬러 필터층(505)이 제공되어 있다. 층간 절연막(504) 및 컬러 필터층(505) 위에는 평탄화 절연막으로서 기능하는 절연막(506)이 제공되어 있다.
절연막(506) 위에 제 1 전극층(541), 전계 발광층(542), 제 2 전극층(543)의 순서로 적층한 적층 구조를 포함한 발광 소자(540)가 제공되어 있다. 발광 소자(540)와 트랜지스터(510) 또는 트랜지스터(1510)는 도전층(513a)에 도달하는 절연막(506) 및 층간 절연막(504)에 형성된 개구에서 제 1 전극층(541) 및 도전층(513a)과 접촉함으로써 전기적으로 접속되어 있다. 또한, 제 1 전극층(541)의 일부 및 상기 개구를 덮도록 격벽(507)이 제공되어 있다.
층간 절연막(504)에는 플라즈마 CVD법으로 형성된 막 두께 200nm 이상 600nm 이하의 산화질화 실리콘막을 사용할 수 있다. 또한, 절연막(506)에는 막 두께 1500nm의 감광성 아크릴막, 격벽(507)에는 막 두께 1500nm의 감광성 폴리이미드막을 사용할 수 있다.
컬러 필터층(505)으로서는 예를 들어 유채색의 투광성 수지를 사용할 수 있다. 유채색의 투광성 수지로서는 감광성, 비감광성의 유기 수지를 사용할 수 있지만, 감광성의 유기 수지층을 사용하면, 레지스트 마스크 수를 삭감할 수 있어 공정이 간략화되기 때문에 바람직하다.
유채색은 흑색, 회색, 백색 등의 무채색을 제외한 색이며, 컬러 필터층은 착색된 유채색의 빛만을 투과하는 재료로 형성된다. 유채색으로서는 적색, 녹색, 청색 등을 사용할 수 있다. 또한, 시안, 마젠타, 황색 등을 사용하여도 좋다. '착색된 유채색의 빛만을 투과한다'란 컬러 필터층에서의 투과광이 그 유채색의 빛의 파장에 피크를 갖는다는 것을 의미한다. 컬러 필터층의 막 두께는 포함시키는 착색 재료의 농도와 빛의 투과율의 관계를 고려하여, 최적의 막 두께가 되도록 적절히 제어하면 좋다. 예를 들어, 컬러 필터층(505)의 막 두께는 1500nm 이상 2000nm 이하로 하면 좋다.
도 7b 및 도 16b에 도시된 발광 장치에서는 표시 소자인 발광 소자(4513)는 화소부(4002)에 제공된 트랜지스터(4010) 또는 트랜지스터(4040)와 전기적으로 접속되어 있다. 또한, 발광 소자(4513)의 구성은 도면에 도시된 바와 같은 제 1 전극층(4030), 전계 발광층(4511), 제 2 전극층(4031)이 적층된 구조에 한정되지 않는다. 발광 소자(4513)로부터 추출하는 빛의 방향 등에 맞추어 발광 소자(4513)의 구성은 적절히 바꿀 수 있다.
격벽(4510, 507)은 유기 절연 재료, 또는 무기 절연 재료를 사용하여 형성한다. 특히 감광성의 수지 재료를 사용하여 격벽을 형성하고, 제 1 전극층(4030, 541) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률을 갖는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4511, 542)은 단일의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다.
발광 소자(4513, 540)에 산소, 수소, 수분, 이산화탄소 등이 침입되지 않도록 제 2 전극층(4031, 543) 및 격벽(4510, 507) 위에 보호막을 형성하여도 좋다. 보호막으로서는 질화 실리콘막, 질화산화 실리콘막, DLC막 등을 형성할 수 있다.
또한, 발광 소자(4513, 540)에 산소, 수소, 수분, 이산화탄소 등이 침입되지 않도록 발광 소자(4513, 540)를 덮는 유기 화합물을 함유한 층을 증착법에 의해 형성하여도 좋다.
또한, 유리 기판(4001), 기판(4006), 및 씰재(4005)에 의해 봉지된 공간에는 충전재(4514)가 형성되어 밀봉되어 있다. 이와 같이 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 발광 소자(4513)를 패키징(밀봉)하는 것이 바람직하다.
충전재(4514)로서는 질소나 아르곤 등의 불활성의 기체 외에, 자외선 경화 수지 또는 열 경화 수지를 이용할 수 있고, PVC(폴리비닐클로라이드), 아크릴 수지, 폴리이미드 수지, 에폭시 수지, 실리콘(silicone) 수지, PVB(폴리비닐부티랄), 또는 EVA(에틸렌 비닐 아세테이트)를 사용할 수 있다. 예를 들어, 충전재로서 질소를 사용하면 좋다.
또한, 필요하다면, 발광 소자의 사출면에 편광판, 또는 원형 편광판(타원 편광판을 포함함), 위상차판(λ/4 파장판, λ/2 파장판), 컬러 필터 등의 광학 필름을 적절히 제공하여도 좋다. 또한, 편광판 또는 원 편광판에 반사 방지막을 제공하여도 좋다. 예를 들어, 표면의 요철에 따라 반사광을 확산시켜 눈부심을 저감할 수 있는 눈부심 방지(anti-glare) 처리를 수행할 수 있다.
또한, 표시 장치로서 전자 잉크를 구동시키는 전자 종이를 제공하는 것도 가능하다. 전자 종이는 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리고, 종이와 같이 읽을 수 있다는 장점, 다른 표시 장치와 비교하여 소비 전력이 낮고, 얇고 가벼운 형상으로 할 수 있다는 장점을 갖는다.
전기 영동 표시 장치로서는 다양한 형태를 생각할 수 있지만, 양(plus)의 전하를 갖는 제 1 입자와, 음(minus)의 전하를 갖는 제 2 입자를 포함하는 마이크로 캡슐이 용매 또는 용질에 복수 분산된 것이며, 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜 한쪽에 집합한 입자의 색만을 표시하는 것이다. 제 1 입자 또는 제 2 입자는 염료를 포함하고, 전계가 없는 경우에는 이동하지 않는다. 또한, 제 1 입자의 색과 제 2 입자의 색은 상이한 색(무색을 포함함)으로 한다.
이와 같이, 전기 영동 표시 장치는 유전상수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이며, 이 전자 잉크는 유리, 플라스틱, 직물, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 사용함으로써 컬러 표시도 가능하다.
마이크로 캡슐 내의 제 1 입자 및 제 2 입자로서는 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로루미네선스 재료, 일렉트로크로믹 재료, 자기 영동 재료 중에서 선택된 한 종류의 재료, 또는 이들을 복합한 재료를 사용하여 형성하면 좋다.
또한, 전자 종이로서 트위스트 볼 표시 방식을 이용하는 표시 장치도 적용할 수 있다. 트위스트 볼 표시 방식은 백색과 흑색으로 각각 채색된 구형 입자를 표시 소자에 사용하는 전극층인 제 1 전극층과 제 2 전극층 사이에 배치하고, 제 1 전극층과 제 2 전극층 사이에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써, 표시를 수행하는 방법이다.
또한, 도 5a 내지 도 7b, 도 15a 내지 도 16b에 있어서, 유리 기판(4001, 500), 기판(4006)으로서는 유리 기판 외에, 가요성을 갖는 기판도 이용할 수 있고, 예를 들어 투광성을 갖는 플라스틱 기판 등을 이용할 수 있다. 플라스틱으로서는 FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐 플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 사용할 수 있다. 또한, 투광성이 필요하지 않으면, 알루미늄이나 스테인레스 등의 금속 기판(금속 필름)을 사용하여도 좋다. 예를 들어, 알루미늄 포일을 PVF 필름이나 폴리에스테르 필름 사이에 개재한 구조의 시트를 사용할 수도 있다.
본 실시형태에서는 절연막(4020)으로서 산화 알루미늄막을 사용한다. 절연막(4020)은 스퍼터링법이나 플라즈마 CVD법에 의해 형성할 수 있다.
산화물 반도체막 위에 절연막(4020)으로서 형성된 산화 알루미늄막은 수소, 수분 등의 불순물, 및 산소의 양쪽 모두에 대해 막을 투과시키지 않도록 차단하는 효과(블록 효과)가 높다.
따라서, 산화 알루미늄막은 제작 공정 중 및 제작 후에 있어서, 전기적 특성의 변동 요인이 되는 수소, 수분 등의 불순물이 산화물 반도체막으로 혼입되는 것이나 산화물 반도체를 구성하는 주성분 재료인 산소가 산화물 반도체막으로부터 방출되는 것을 방지하는 보호막으로서 기능한다.
또한, 평탄화 절연막으로서 기능하는 절연막(4021, 506)으로서는 아크릴 수지, 폴리이미드 수지, 벤조사이클로부텐계 수지, 폴리아미드 수지, 에폭시 수지 등 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 복수의 절연막을 적층시킴으로써, 절연막을 형성하여도 좋다.
절연막(4021, 506)의 형성법은 특별히 한정되지 않고 그 재료에 따라 스퍼터링법, 스핀 코팅법, 딥법, 스프레이 도포법, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 이용할 수 있다.
표시 장치는 광원 또는 표시 소자로부터의 빛을 투과시켜 표시를 수행한다. 따라서, 빛이 투과하는 화소부에 형성되는 기판, 절연막, 도전막 등의 박막은 모두 가시광의 파장 영역의 빛을 투과하는 투광성으로 한다.
표시 소자에 전압을 인가하는 제 1 전극층 및 제 2 전극층(화소 전극층, 공통 전극층, 대향 전극층 등이라고도 함)에 있어서는 추출하는 빛의 방향, 전극층이 제공되는 장소, 및 전극층의 패턴 구조에 따라 투광성이나 반사성을 선택하면 좋다.
제 1 전극층(4030, 541), 제 2 전극층(4031, 543)은 산화 텅스텐을 함유한 인듐 산화물, 산화 텅스텐을 함유한 인듐 아연 산화물, 산화 티타늄을 함유한 인듐 산화물, 산화 티타늄을 함유한 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물, 그래핀 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 제 1 전극층(4030, 541), 제 2 전극층(4031, 543)은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 이들의 합금, 또는 이 금속 질화물 중에서 한 종류 또는 복수 종류를 사용하여 형성할 수 있다.
본 실시형태에서는 도 6a, 도 6b, 도 15a, 및 도 15b에 도시된 발광 장치는 하면 사출형이기 때문에, 제 1 전극층(541)은 투광성, 제 2 전극층(543)은 반사성을 갖는다. 따라서, 제 1 전극층(541)에 금속막을 사용하는 경우에는 투광성을 유지할 수 있는 정도로 막 두께를 얇게 하고, 제 2 전극층(543)에 투광성을 갖는 도전막을 사용하는 경우에는 반사성을 갖는 도전막을 적층하면 좋다.
또한, 제 1 전극층(4030, 541), 제 2 전극층(4031, 543)으로서, 도전성 고분자(도전성 중합체라고도 함)를 함유한 도전성 조성물을 사용하여 형성할 수 있다. 도전성 고분자로서는 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 아닐린, 피롤, 및 티오펜 중 2종 이상으로 이루어진 공중합체 또는 그 유도체 등을 들 수 있다.
또한, 트랜지스터는 정전기 등으로 인하여 파괴되기 쉽기 때문에, 구동 회로를 보호하기 위한 보호 회로를 설치하는 것이 바람직하다. 보호 회로는 비선형 소자를 사용하여 구성하는 것이 바람직하다.
상술한 바와 같이 실시형태 1 내지 실시형태 6 중 어느 형태에서 제시한 트랜지스터를 적용함으로써, 다양한 기능을 갖는 반도체 장치를 제공할 수 있다.
본 실시형태에서 제시한 구성이나 방법 등은 다른 실시형태에서 제시하는 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 8)
실시형태 1 내지 실시형태 6 중 어느 형태에서 제시한 트랜지스터를 사용하여 대상물의 정보를 판독하는 이미지 센서 기능을 갖는 반도체 장치를 제작할 수 있다.
도 8a, 도 8b, 도 17a, 및 도 17b에, 이미지 센서 기능을 갖는 반도체 장치의 일례를 도시하였다. 도 8a 및 도 17a는 포토 센서의 등가 회로이고, 도 8b 및 도 17b는 포토 센서의 일부를 도시한 단면도이다.
포토다이오드(602)는 한쪽 전극이 포토다이오드 리셋 신호선(658)에 접속되고, 다른 쪽 전극이 트랜지스터(640) 또는 트랜지스터(1640)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(640) 또는 트랜지스터(1640)는 소스 및 드레인 중 하나가 포토 센서 기준 신호선(672)에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나가 트랜지스터(656) 또는 트랜지스터(1656)의 소스 및 드레인 중 하나에 전기적으로 접속되어 있다. 트랜지스터(656) 또는 트랜지스터(1656)는 게이트가 게이트 신호선(659)에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나가 포토 센서 출력 신호선(671)에 전기적으로 접속되어 있다.
또한, 본 명세서에서의 회로도에서, 산화물 반도체막을 사용하는 트랜지스터로 명확하게 판명할 수 있도록, 산화물 반도체막을 사용하는 트랜지스터의 기호에는 'OS'라고 기재하였다. 본 실시형태에 있어서, 트랜지스터(640), 트랜지스터(656), 트랜지스터(1640), 트랜지스터(1656)는 실시형태 1 내지 실시형태 6 중 어느 형태에서 제시한 트랜지스터를 적용할 수 있으며, 산화물 반도체막을 사용하는 트랜지스터이다. 도 8a 및 도 8b에서는 실시형태 2에서 제시한 트랜지스터(430)와 같은 구조를 갖는 트랜지스터를 적용한 예를 도시하고, 도 17a 및 도 17b에서는 실시형태 5에서 제시한 트랜지스터(1430)와 같은 구조를 갖는 트랜지스터를 적용한 예를 도시하였다. 트랜지스터(640), 트랜지스터(1640)는 산화물 반도체막 위에 채널 보호막으로서 기능하는 절연층이 제공된 하부 게이트 구조의 스태거형 트랜지스터이다.
도 8b는 포토센서에 포함되는 포토다이오드(602) 및 트랜지스터(640)의 단면도이며, 유리 기판(601) 위에 센서로서 기능하는 포토다이오드(602) 및 트랜지스터(640)가 제공되어 있다. 포토다이오드(602), 트랜지스터(640) 위에는 접착층(608)을 사용하여 기판(613)이 제공되어 있다.
트랜지스터(640)의 게이트 전극층은 제 1 게이트 절연막(636)으로 덮여 있으며, 제 1 게이트 절연막(636)에는 박막의 질화물 절연막을 사용할 수 있다. 예를 들어, 질화 실리콘막, 질화산화 실리콘막 등을 들 수 있다. 제 1 게이트 절연막(636)의 막 두께는 얇게 할 수 있으며, 30nm 이상 50nm 이하로 할 수 있다. 제 1 게이트 절연막(636)은 단층 구조이든 적층 구조이든 어느 쪽이라도 좋다. 본 실시형태에서는 제 1 게이트 절연막(636)으로서 질화 실리콘막을 사용한다.
도 17b는 포토센서에 포함되는 포토다이오드(602) 및 트랜지스터(1640)의 단면도이며, 보호 절연막(646)이 제공된 유리 기판(601) 위에 센서로서 기능하는 포토다이오드(602) 및 트랜지스터(1640)가 제공되어 있다. 포토다이오드(602), 트랜지스터(1640) 위에는 접착층(608)을 이용하여 기판(613)이 제공되어 있다.
보호 절연막(646)에는 질화물 절연막을 사용할 수 있다. 예를 들어, 질화 실리콘막, 질화산화 실리콘막 등을 들 수 있다. 보호 절연막(646)은 단층 구조이든 적층 구조이든 어느 쪽이라도 좋다. 본 실시형태에서는 보호 절연막(646)으로서 질화 실리콘막을 사용한다.
트랜지스터(640) 또는 트랜지스터(1640) 위에는 절연막(631), 층간 절연막(633), 층간 절연막(634)이 제공되어 있다. 포토다이오드(602)는 층간 절연막(633) 위에 제공되고, 층간 절연막(633) 위에 형성한 전극층(641a, 641b)과, 층간 절연막(634) 위에 제공된 전극층(642) 사이에, 층간 절연막(633) 측으로부터 순차적으로 제 1 반도체막(606a), 제 2 반도체막(606b), 및 제 3 반도체막(606c)을 적층한 구조를 갖는다.
전극층(641b)은 층간 절연막(634)에 형성된 도전층(643)과 전기적으로 접속되고, 전극층(642)은 전극층(641a)을 개재하여 도전층(645)과 전기적으로 접속되어 있다. 도전층(645)은 트랜지스터(640) 또는 트랜지스터(1640)의 게이트 전극층과 전기적으로 접속되고, 포토다이오드(602)는 트랜지스터(640) 또는 트랜지스터(1640)와 전기적으로 접속되어 있다.
여기서는 제 1 반도체막(606a)으로서 p형의 도전형을 갖는 반도체막과, 제 2 반도체막(606b)으로서 고저항의 반도체막(I형 반도체막), 제 3 반도체막(606c)으로서 n형의 도전형을 갖는 반도체막을 적층하는 pin형 포토 다이오드를 예시한다.
제 1 반도체막(606a)은 p형 반도체막이며, p형을 부여하는 불순물 원소를 함유한 비정질 실리콘막으로 형성할 수 있다. 제 1 반도체막(606a)은 13족의 불순물 원소(예를 들어 붕소(B))를 함유한 반도체 재료 가스를 사용하여 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용하여도 좋다. 또한, 불순물 원소를 함유하지 않은 비정질 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 이용하여 상기 비정질 실리콘막에 불순물 원소를 도입하여도 좋다. 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 수행함으로써, 불순물 원소를 확산시키면 좋다. 이 경우에 비정질 실리콘막을 형성하는 방법으로서는 LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 이용하면 좋다. 제 1 반도체막(606a)은 막 두께가 10nm 이상 50nm 이하가 되도록 형성하는 것이 바람직하다.
제 2 반도체막(606b)은 I형 반도체막(진성 반도체막)이며, 비정질 실리콘막으로 형성한다. 제 2 반도체막(606b)으로서는 반도체 재료 가스를 사용한 플라즈마 CVD법에 의해 비정질 실리콘막으로 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용하여도 좋다. 제 2 반도체막(606b)은 LPCVD법, 기상 성장법, 스퍼터링법 등에 의해 형성하여도 좋다. 제 2 반도체막(606b)은 막 두께가 200nm 이상 1000nm 이하가 되도록 형성하는 것이 바람직하다.
제 3 반도체막(606c)은 n형 반도체막이며, n형을 부여하는 불순물 원소를 함유한 비정질 실리콘막으로 형성한다. 제 3 반도체막(606c)은 15족의 불순물 원소(예를 들어 인(P))를 함유한 반도체 재료 가스를 사용한 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용하여도 좋다. 또한, 불순물 원소를 함유하지 않은 비정질 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 이용하여 상기 비정질 실리콘막에 불순물 원소를 도입하여도 좋다. 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 수행함으로써, 불순물 원소를 확산시키면 좋다. 이 경우에 비정질 실리콘막을 형성하는 방법으로서는 LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 이용하면 좋다. 제 3 반도체막(606c)의 막 두께는 20nm 이상 200nm 이하가 되도록 형성하는 것이 바람직하다.
또한, 제 1 반도체막(606a), 제 2 반도체막(606b), 및 제 3 반도체막(606c)은 비정질 반도체가 아니라 다결정 반도체를 사용하여 형성하여도 좋고, 미결정 반도체(세미 아몰퍼스 반도체(Semi Amorphous Semiconductor: SAS))를 사용하여 형성하여도 좋다.
또한, 광전 효과로 발생한 정공의 이동도는 전자의 이동도에 비해 매우 작기 때문에, pin형 포토 다이오드는 p형 반도체막 측을 수광면으로 하는 것이 더 양호한 특성을 나타낸다. 여기서는 pin형 포토다이오드가 형성된 유리 기판(601)의 면으로부터 포토다이오드(602)가 받는 빛을 전기 신호로 변환하는 예를 나타낸다. 또한, 수광면으로 한 반도체막 측과 반대의 도전형을 갖는 반도체막 측으로부터의 빛은 외란광(外亂光)이 되기 때문에, 전극층으로서는 차광성을 갖는 도전막을 사용하면 좋다. 또한, n형 반도체막 측을 수광면으로서 사용할 수도 있다.
절연막(631), 층간 절연막(633), 층간 절연막(634)은 절연성 재료를 사용하여 형성할 수 있으며, 그 재료에 따라, 스퍼터링법, 플라즈마 CVD법, 스핀 코팅법, 딥법, 스프레이 도포법, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등) 등을 이용하여 형성할 수 있다.
절연막(631)으로서 무기 절연 재료를 사용하는 경우에는 산화 실리콘층, 산화질화 실리콘층, 산화 알루미늄층, 또는 산화질화 알루미늄층 등의 산화물 절연막, 질화 실리콘층, 질화산화 실리콘층, 질화 알루미늄층, 또는 질화산화 알루미늄층 등의 질화물 절연막의 단층 또는 적층을 사용할 수 있다.
본 실시형태에서는 절연막(631)으로서 산화 알루미늄막을 사용한다. 절연막(631)은 스퍼터링법이나 플라즈마 CVD법에 의해 형성할 수 있다.
산화물 반도체막 위에 절연막(631)으로서 형성된 산화 알루미늄막은 수소, 수분 등의 불순물, 및 산소의 양쪽 모두에 대해 막을 투과시키지 않도록 차단하는 효과(블록 효과)가 높다.
따라서, 산화 알루미늄막은 제작 공정 중 및 제작 후에 있어서, 특성의 변동 요인이 되는 수소, 수분 등의 불순물이 산화물 반도체막으로 혼입되는 것이나 산화물 반도체를 구성하는 주성분 재료인 산소가 산화물 반도체막으로부터 방출되는 것을 방지하는 보호막으로서 기능한다.
층간 절연막(633, 634)으로서는, 표면 요철을 저감하기 위해서 평탄화 절연막으로서 기능하는 절연막을 사용하는 것이 바람직하다. 층간 절연막(633, 634)으로서는, 예를 들어 폴리이미드 수지, 아크릴 수지, 벤조사이클로부텐 수지, 폴리아미드 수지, 에폭시 수지 등 내열성을 갖는 유기 절연 재료를 사용할 수 있다. 또한, 상기 유기 절연 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등의 단층 또는 적층을 사용할 수 있다.
포토다이오드(602)에 입사하는 빛(622)을 검출함으로써, 피검출물의 정보를 판독할 수 있다. 또한, 피검출물의 정보를 판독할 때, 백 라이트 등의 광원을 사용할 수 있다.
트랜지스터(640)의 게이트 전극층은 제 1 게이트 절연막(636)으로 덮여 있어, 트랜지스터(640)의 제 2 게이트 절연막 및 산화물 반도체막은 유리 기판(601)에 함유되는 제 1 금속 원소로 인한 오염으로부터 보호되고 있다. 따라서, 제 1 게이트 절연막(636)과 제 2 게이트 절연막 사이의 계면에 있어서, 유리 기판(601)에 함유되는 제 1 금속 원소의 농도를 5×1018atoms/cm3 이하(바람직하게는 1×1018atoms/cm3 이하)로 할 수 있다.
트랜지스터(1640)는 보호 절연막(646)으로 덮인 유리 기판(601) 위에 제공되어 있어, 유리 기판(601)에 함유되는 제 2 금속 원소로 인한 오염으로부터 보호되고 있다. 따라서, 트랜지스터(1640)의 게이트 전극층과 게이트 절연막 사이의 계면에 있어서, 유리 기판(601)에 함유되는 제 2 금속 원소의 농도를 5×1018atoms/cm3 이하(바람직하게는 1×1018atoms/cm3 이하)로 할 수 있다.
따라서, 본 실시형태의 산화물 반도체막을 사용한 안정된 전기 특성을 갖는 트랜지스터(640, 1640)를 포함한 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 고수율로 제작하여 고생산성화를 달성할 수 있다.
본 실시형태에서 제시한 구성이나 방법 등은 다른 실시형태에서 제시하는 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 9)
본 명세서에 기재되는 반도체 장치는 다양한 전자 기기(게임기도 포함함)에 적용할 수 있다. 전자 기기로서는 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라나 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기, 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 게임기(파친코(pachinko)기, 슬롯 머신 등), 게임기의 하우징을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 9a 내지 도 9c에 도시하였다.
도 9a는 표시부를 갖는 테이블(9000)을 도시한 도면이다. 테이블(9000)은 하우징(9001)에 표시부(9003)가 내장되어 있으며, 표시부(9003)로 영상을 표시할 수 있다. 또한, 4개의 다리부(9002)에 의해 하우징(9001)을 지탱한 구성을 도시하였다. 또한, 전력을 공급하기 위한 전원 코드(9005)를 하우징(9001)에 갖는다.
실시형태 1 내지 실시형태 8 중 어느 형태에서 제시한 반도체 장치는 표시부(9003)에 사용할 수 있으며, 표시부를 갖는 테이블(9000)에 높은 신뢰성을 부여할 수 있다.
표시부(9003)는 터치 입력 기능을 가지고 있으며, 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 손가락 등으로 터치함으로써, 화면을 조작하거나 정보를 입력할 수 있고, 또한 다른 가전 제품과의 통신을 가능하게 하거나 제어를 가능하게 함으로써, 화면 조작에 의해 다른 가전 제품을 제어하는 제어 장치로 하여도 좋다. 예를 들어, 실시형태 8에서 제시한 이미지 센서 기능을 갖는 반도체 장치를 사용하면, 표시부(9003)에 터치 입력 기능을 갖게 할 수 있다.
또한 하우징(9001)에 형성된 힌지(hinge)에 의해 표시부(9003)의 화면을 바닥에 수직으로 세울 수도 있으며, 텔레비전 장치로서도 이용할 수 있다. 좁은 방에서는 화면이 큰 텔레비전 장치를 설치하면 자유 공간이 좁아지지만, 테이블에 표시부가 내장되어 있으면 방의 공간을 유효하게 이용할 수 있다.
도 9b는 텔레비전 장치(9100)를 도시한 도면이다. 텔레비전 장치(9100)는 하우징(9101)에 표시부(9103)가 내장되어 있으며, 표시부(9103)로 영상을 표시할 수 있다. 또한, 여기서는 스탠드(9105)에 의하여 하우징(9101)을 지탱한 구성을 제시한다.
텔레비전 장치(9100)는 하우징(9101)이 구비하는 조작 스위치나, 별도로 제공된 리모트 컨트롤러(9110)에 의하여 조작할 수 있다. 리모트 컨트롤러(9110)가 구비한 조작 키(9109)에 의하여, 채널이나 음량을 조작할 수 있고, 표시부(9103)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(9110)에 상기 리모트 컨트롤러(9110)로부터 출력되는 정보를 표시하는 표시부(9107)를 제공하는 구성으로 하여도 좋다.
도 9b에 도시된 텔레비전 장치(9100)는 수신기나 모뎀 등을 구비한다. 텔레비전 장치(9100)는 수신기에 의하여 일반적인 텔레비전 방송을 수신할 수 있고, 또 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자들간 등)의 정보 통신을 수행할 수도 있다.
실시형태 1 내지 실시형태 8 중 어느 형태에서 제시한 반도체 장치는 표시부(9103, 9107)에 사용할 수 있으며, 텔레비전 및 리모트 컨트롤러에 높은 신뢰성을 부여할 수 있다.
도 9c는 컴퓨터이며, 본체(9201), 하우징(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205), 포인팅 디바이스(9206) 등을 포함한다.
실시형태 1 내지 실시형태 8 중 어느 형태에서 제시한 반도체 장치는 표시부(9203)에 사용할 수 있으며, 컴퓨터에 높은 신뢰성을 부여할 수 있다.
도 10a 및 도 10b는 폴더형 태블릿 단말이다. 도 10a는 펼친 상태를 도시한 것이며, 태블릿 단말은 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 후크(9033), 조작 스위치(9038)를 갖는다.
실시형태 1 내지 실시형태 8 중 어느 형태에서 제시한 반도체 장치는 표시부(9631a, 9631b)에 사용할 수 있으며, 신뢰성이 높은 태블릿 단말로 할 수 있다.
표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있으며, 표시된 조작 키(9638)를 터치함으로써 데이터를 입력할 수 있다. 또한 도면에서는 일례로서 표시부(9631a)에 있어서 영역의 반이 표시만 하는 기능을 갖는 구성이고 영역의 나머지 반이 터치 패널 기능을 갖는 구성을 도시하였지만, 이 구성에 한정되지 않는다. 표시부(9631a)의 모든 영역이 터치 패널의 기능을 갖는 구성으로 하여도 좋다. 예를 들어, 표시부(9631a)의 전체면에 키보드 버튼을 표시시킨 터치 패널로 하여, 표시부(9631b)를 표시 화면으로서 사용할 수 있다.
또한 표시부(9631b)에서도 표시부(9631a)와 마찬가지로 표시부(9631b)의 일부를 터치 패널의 영역(9632b)으로 할 수 있다. 또한 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치를 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼을 표시할 수 있다.
또한, 터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)에 대해 동시적으로 터치 입력을 수행할 수도 있다.
또한, 표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등의 표시 방향을 전환하거나, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는 태블릿 단말에 내장된 광센서로 검출되는 사용시의 외광의 광량에 따라 표시의 휘도를 최적으로 할 수 있다. 태블릿 단말은 광센서뿐만 아니라, 자이로, 가속도 센서 등 기울기를 검출하는 센서와 같은 다른 검출 장치를 내장하여도 좋다.
또한, 도 10a에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 같은 예를 도시하였지만, 이것에 특별히 한정되지 않고, 서로 크기가 상이하여도 좋고 표시 품질도 상이하여도 좋다. 예를 들어, 한쪽이 다른 쪽보다 고정세한 표시가 가능한 표시 패널로 하여도 좋다.
도 10b는 닫은 상태를 도시한 것이며, 태블릿 단말은 하우징(9630), 태양 전지(9633), 충방전 제어 회로(9634), 배터리(9635), DCDC 컨버터(9636)를 갖는다. 또한, 도 10b는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 갖는 구성을 도시한 도면이다.
또한, 태블릿 단말은 접을 수 있기 때문에, 사용하지 않을 때는 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있기 때문에 내구성이 우수하며 장기 사용의 관점에서 봐도 신뢰성이 우수한 태블릿 단말을 제공할 수 있다.
또한, 도 10a 및 도 10b에 도시된 태블릿 단말은 이 외에도, 다양한 정보(정지 영상, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜, 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작하거나 편집하는 터치 입력 기능, 각종 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다.
태블릿 단말의 표면에 장착된 태양 전지(9633)에 의해, 전력을 터치 패널, 표시부, 또는 영상 신호 처리부 등에 공급할 수 있다. 또한 태양 전지(9633)를 하우징(9630)의 한쪽 면 또는 양쪽 면에 설치할 수 있어, 배터리(9635)를 효율적으로 충전할 수 있는 구성으로 할 수 있다. 또한 배터리(9635)로서 리튬 이온 전지를 사용하면, 소형화를 도모할 수 있는 등의 장점이 있다.
또한, 도 10b에 도시된 충방전 제어 회로(9634)의 구성 및 동작에 대해서 도 10c의 블록도를 참조로 하여 설명한다. 도 10c는 태양 전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3), 표시부(9631)를 도시한 것이며, 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3)가 도 10b에 도시된 충방전 제어 회로(9634)에 대응하는 부분이다.
우선, 외광을 이용하여 태양 전지(9633)에 의해 발전되는 경우의 동작 예에 대해서 설명한다. 태양 전지(9633)에 의해 발전된 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)로 승압 또는 강압된다. 또한, 표시부(9631)의 동작에 태양 전지(9633)로부터의 전력이 사용될 때는 스위치(SW1)를 온 상태로 하여, 컨버터(9637)에 의해 표시부(9631)에 필요한 전압으로 승압 또는 강압을 수행한다. 또한 표시부(9631)에서 표시를 수행하지 않을 때는 스위치(SW1)를 오프 상태로 하고, 스위치(SW2)를 온 상태로 하여 배터리(9635)를 충전하는 구성으로 하면 좋다.
또한 태양 전지(9633)에 대해서는 발전 수단의 일례로서 제시하였지만, 특별히 한정되지 않고 압전 소자(피에조 소자)나 열전 변환 소자(펠티어 소자) 등의 다른 발전 수단에 의하여 배터리(9635)를 충전하는 구성이어도 좋다. 예를 들어, 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 다른 충전 수단을 조합하여 수행하는 구성으로 하여도 좋다.
본 실시형태에서 제시한 구성이나 방법 등은 다른 실시형태에서 제시하는 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
400: 유리 기판
401: 게이트 전극층
402: 게이트 절연막
403: 산화물 반도체막
405a: 소스 전극층
405b: 드레인 전극층
407: 절연막
413: 절연층
420: 트랜지스터
423: 절연층
425a: 개구
425b: 개구
430: 트랜지스터
436: 게이트 절연막
440: 트랜지스터
450: 보호 절연막
452: 게이트 절연막
500: 유리 기판
501: 게이트 절연막
502: 게이트 절연막
503: 절연층
504: 층간 절연막
505: 컬러 필터층
506: 절연막
507: 격벽
510: 트랜지스터
511a: 게이트 전극층
511b: 게이트 전극층
512: 산화물 반도체막
513a: 도전층
513b: 도전층
520: 용량 소자
521a: 도전층
521b: 도전층
522: 산화물 반도체막
523: 도전층
530: 배선층 교차부
533: 도전층
540: 발광 소자
541: 전극층
542: 전계 발광층
543: 전극층
550: 보호 절연막
592: 게이트 절연막
601: 유리 기판
602: 포토다이오드
606a: 반도체막
606b: 반도체막
606c: 반도체막
608: 접착층
613: 기판
622: 빛
631: 절연막
633: 층간 절연막
634: 층간 절연막
636: 게이트 절연막
646: 보호 절연막
640: 트랜지스터
641a: 전극층
641b: 전극층
642: 전극층
643: 도전층
645: 도전층
656: 트랜지스터
658: 포토다이오드 리셋 신호선
659: 게이트 신호선
671: 포토 센서 출력 신호선
672: 포토 센서 기준 신호선
1420: 트랜지스터
1430: 트랜지스터
1440: 트랜지스터
1510: 트랜지스터
1520: 용량 소자
1530: 배선층 교차부
1640: 트랜지스터
1656: 트랜지스터
4001: 유리 기판
4002: 화소부
4003: 신호선 구동 회로
4004: 주사선 구동 회로
4005: 씰재
4006: 기판
4008: 액정 조성물
4010: 트랜지스터
4011: 트랜지스터
4013: 액정 소자
4015: 접속 단자 전극
4016: 단자 전극
4018: FPC
4018a: FPC
4018b: FPC
4019: 이방성 도전막
4020: 절연막
4021: 절연막
4023: 게이트 절연막
4030: 전극층
4031: 전극층
4032: 절연막
4033: 절연막
4035: 스페이서
4040: 트랜지스터
4041: 트랜지스터
4053: 보호 절연막
4510: 격벽
4511: 전계 발광층
4513: 발광 소자
4514: 충전재
9000: 테이블
9001: 하우징
9002: 다리부
9003: 표시부
9004: 표시 버튼
9005: 전원 코드
9033: 후크
9034: 스위치
9035: 전원 스위치
9036: 스위치
9038: 조작 스위치
9100: 텔레비전 장치
9101: 하우징
9103: 표시부
9105: 스탠드
9107: 표시부
9109: 조작 키
9110: 리모트 컨트롤러
9201: 본체
9202: 하우징
9203: 표시부
9204: 키보드
9205: 외부 접속 포트
9206: 포인팅 디바이스
9630: 하우징
9631: 표시부
9631a: 표시부
9631b: 표시부
9632a: 영역
9632b: 영역
9633: 태양 전지
9634: 충방전 제어 회로
9635: 배터리
9636: DCDC 컨버터
9637: 컨버터
9638: 조작 키
9639: 버튼

Claims (12)

  1. 반도체 장치에 있어서,
    하나 이상의 금속 원소를 함유하는 유리 기판 위의 게이트 전극층과;
    상기 게이트 전극층 위의 제 1 게이트 절연막과;
    상기 제 1 게이트 절연막 위에 접촉하는 제 2 게이트 절연막과;
    상기 제 2 게이트 절연막 위의 산화물 반도체막과;
    상기 산화물 반도체막 위의 소스 전극층 및 드레인 전극층을 포함하고,
    상기 제 1 게이트 절연막의 조성은 상기 제 2 게이트 절연막의 조성과 상이하고,
    상기 제 1 게이트 절연막과 상기 제 2 게이트 절연막 사이의 계면에서, 상기 하나 이상의 금속 원소의 농도는 5×1018atoms/cm3 이하인, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 산화물 반도체막 위에 접촉하는 절연층을 더 포함하고,
    상기 소스 전극층 및 상기 드레인 전극층은 상기 산화물 반도체막 및 상기 절연층 위에 형성되는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 게이트 절연막은 질화 절연막인, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 게이트 절연막은 질화 실리콘막 또는 질화산화 실리콘막인, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 하나 이상의 금속 원소는 나트륨, 알루미늄, 마그네슘, 칼슘, 스트론튬, 및 바륨 중에서 선택되는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 2 게이트 절연막은 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화질화 실리콘막, 산화질화 알루미늄막, 질화산화 실리콘막, 산화 하프늄막, 산화 이트륨막, 하프늄실리케이트막, 질소를 함유한 하프늄실리케이트막, 하프늄알루미네이트막, 및 산화 란탄막 중에서 선택되는, 반도체 장치.
  7. 반도체 장치에 있어서,
    하나 이상의 금속 원소를 함유하는 유리 기판 위의 보호 절연막과;
    상기 보호 절연막 위의 게이트 전극층과;
    상기 게이트 전극층 위의 게이트 절연막과;
    상기 게이트 절연막 위의 산화물 반도체막과;
    상기 산화물 반도체막 위의 소스 전극층 및 드레인 전극층을 포함하고,
    상기 보호 절연막의 조성은 상기 게이트 절연막의 조성과 상이하고,
    상기 게이트 전극층과 상기 게이트 절연막 사이의 계면에서, 상기 하나 이상의 금속 원소의 농도는 5×1018atoms/cm3 이하인, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 산화물 반도체막 위에 접촉하는 절연층을 더 포함하고,
    상기 소스 전극층 및 상기 드레인 전극층은 상기 산화물 반도체막 및 상기 절연층 위에 형성되는, 반도체 장치.
  9. 제 7 항에 있어서,
    상기 보호 절연막은 질화 절연막인, 반도체 장치.
  10. 제 7 항에 있어서,
    상기 보호 절연막은 질화 실리콘막 또는 질화산화 실리콘막인, 반도체 장치.
  11. 제 7 항에 있어서,
    상기 하나 이상의 금속 원소는 나트륨, 알루미늄, 마그네슘, 칼슘, 스트론튬, 및 바륨 중에서 선택되는, 반도체 장치.
  12. 제 7 항에 있어서,
    상기 게이트 절연막은 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화질화 실리콘막, 산화질화 알루미늄막, 질화산화 실리콘막, 산화 하프늄막, 산화 이트륨막, 하프늄실리케이트막, 질소를 함유한 하프늄실리케이트막, 하프늄알루미네이트막, 및 산화 란탄막 중에서 선택되는, 반도체 장치.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5871263B2 (ja) * 2011-06-14 2016-03-01 富士フイルム株式会社 非晶質酸化物薄膜の製造方法
JP2013149953A (ja) 2011-12-20 2013-08-01 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
TWI584383B (zh) 2011-12-27 2017-05-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP2013183001A (ja) 2012-03-01 2013-09-12 Semiconductor Energy Lab Co Ltd 半導体装置
US9224881B2 (en) * 2013-04-04 2015-12-29 Omnivision Technologies, Inc. Layers for increasing performance in image sensors
EP3382745A1 (en) * 2013-06-07 2018-10-03 FUJIFILM Corporation Composition for forming gate insulating film, organic thin film transistor, electronic paper, and display device
US9424950B2 (en) * 2013-07-10 2016-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102281300B1 (ko) 2013-09-11 2021-07-26 삼성디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 포함하는 표시장치
JP6433757B2 (ja) * 2013-10-31 2018-12-05 株式会社半導体エネルギー研究所 半導体装置、表示装置、電子機器
JP6506545B2 (ja) * 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 半導体装置
US9722090B2 (en) * 2014-06-23 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including first gate oxide semiconductor film, and second gate
CN104752231B (zh) * 2015-03-27 2016-02-24 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置
KR102293123B1 (ko) * 2015-04-08 2021-08-24 삼성디스플레이 주식회사 박막 트랜지스터, 유기 발광 표시 장치, 유기 발광 표시 장치의 제조 방법
CN105931985A (zh) * 2016-05-13 2016-09-07 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
KR20180078018A (ko) * 2016-12-29 2018-07-09 엘지디스플레이 주식회사 전계 발광 표시 장치 및 그 제조 방법
CN107146816B (zh) * 2017-04-10 2020-05-15 华南理工大学 一种氧化物半导体薄膜及由其制备的薄膜晶体管
KR102308097B1 (ko) * 2017-04-24 2021-10-05 주성엔지니어링(주) 박막 트랜지스터 및 그 제조 방법
US11545580B2 (en) * 2017-11-15 2023-01-03 South China University Of Technology Metal oxide (MO semiconductor and thin-film transistor and application thereof
CN110957215B (zh) * 2018-09-26 2022-07-19 中芯国际集成电路制造(上海)有限公司 平坦化工艺方法
US11935964B2 (en) 2018-10-12 2024-03-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
WO2020111528A1 (ko) * 2018-11-30 2020-06-04 엘지디스플레이 주식회사 트랜지스터, 패널 및 트랜지스터의 제조방법
KR102567380B1 (ko) * 2018-11-30 2023-08-16 엘지디스플레이 주식회사 트랜지스터, 패널 및 트랜지스터의 제조방법
TWI690060B (zh) 2019-04-25 2020-04-01 元太科技工業股份有限公司 記憶體結構及其製造方法
KR20210035553A (ko) * 2019-09-24 2021-04-01 삼성전자주식회사 도메인 스위칭 소자 및 그 제조방법
CN112526779B (zh) * 2020-11-24 2022-09-27 北海惠科光电技术有限公司 一种显示面板的基板、驱动方法和非便携式显示装置

Family Cites Families (132)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US6197624B1 (en) * 1997-08-29 2001-03-06 Semiconductor Energy Laboratory Co., Ltd. Method of adjusting the threshold voltage in an SOI CMOS
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
JP4480968B2 (ja) 2003-07-18 2010-06-16 株式会社半導体エネルギー研究所 表示装置
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7358165B2 (en) * 2003-07-31 2008-04-15 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and method for manufacturing semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US7696024B2 (en) * 2006-03-31 2010-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US20080296567A1 (en) * 2007-06-04 2008-12-04 Irving Lyn M Method of making thin film transistors comprising zinc-oxide-based semiconductor materials
US9054206B2 (en) * 2007-08-17 2015-06-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101455304B1 (ko) 2007-10-05 2014-11-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막트랜지스터, 및 박막트랜지스터를 가지는 표시장치, 및그들의 제작방법
JP2009135430A (ja) * 2007-10-10 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5324118B2 (ja) * 2008-04-02 2013-10-23 富士フイルム株式会社 無機膜およびその製造方法並びに半導体デバイス
KR100963104B1 (ko) * 2008-07-08 2010-06-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5616038B2 (ja) * 2008-07-31 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9082857B2 (en) * 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5552753B2 (ja) * 2008-10-08 2014-07-16 ソニー株式会社 薄膜トランジスタおよび表示装置
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
EP2184783B1 (en) 2008-11-07 2012-10-03 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and method for manufacturing the same
CN103730509B (zh) 2008-11-07 2018-03-30 株式会社半导体能源研究所 半导体器件
TWI656645B (zh) 2008-11-13 2019-04-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP2010147269A (ja) * 2008-12-19 2010-07-01 Sony Corp 薄膜半導体装置の製造方法
US8383470B2 (en) 2008-12-25 2013-02-26 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor (TFT) having a protective layer and manufacturing method thereof
US7816275B1 (en) * 2009-04-03 2010-10-19 International Business Machines Corporation Gate patterning of nano-channel devices
US8766269B2 (en) * 2009-07-02 2014-07-01 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device, lighting device, and electronic device
JP2011049297A (ja) * 2009-08-26 2011-03-10 Toppan Printing Co Ltd 薄膜トランジスタの製造方法
US8008138B2 (en) * 2009-11-30 2011-08-30 International Business Machines Corporation Extremely thin semiconductor on insulator semiconductor device with suppressed dopant segregation
KR101035357B1 (ko) 2009-12-15 2011-05-20 삼성모바일디스플레이주식회사 산화물 반도체 박막 트랜지스터, 그 제조방법 및 산화물 반도체 박막 트랜지스터를 구비한 유기전계 발광소자
US8227833B2 (en) * 2009-12-23 2012-07-24 Intel Corporation Dual layer gate dielectrics for non-silicon semiconductor devices
JP5685107B2 (ja) * 2010-02-26 2015-03-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5520084B2 (ja) 2010-03-03 2014-06-11 富士フイルム株式会社 電界効果型トランジスタの製造方法
WO2011108475A1 (en) * 2010-03-04 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and semiconductor device
JP5565038B2 (ja) * 2010-03-30 2014-08-06 凸版印刷株式会社 電界効果型トランジスタ及びその製造方法並びに画像表示装置
KR20120006218A (ko) * 2010-07-12 2012-01-18 한국전자통신연구원 이중 게이트 구조의 비휘발성 메모리 트랜지스터
KR101671952B1 (ko) * 2010-07-23 2016-11-04 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
US20120064665A1 (en) 2010-09-13 2012-03-15 Semiconductor Energy Laboratory Co., Ltd. Deposition apparatus, apparatus for successive deposition, and method for manufacturing semiconductor device

Also Published As

Publication number Publication date
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