KR101969867B1 - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

반도체 장치 및 반도체 장치의 제작 방법 Download PDF

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Abstract

본 발명은, 신뢰성이 높은 반도체 장치, 및 이 반도체 장치의 제작 방법을 제공한다. 반도체 장치를 수율 좋게 제작하여, 고생산화를 달성한다.
산화물 반도체막 위에 접하여 소스 전극층 및 드레인 전극층을 형성한 트랜지스터를 가지는 반도체 장치에 있어서, 이 산화물 반도체막의 측면 단부로의 불순물의 혼입, 및 산소 결손의 발생을 억제한다. 이것에 의해, 이 산화물 반도체막의 측면 단부에서 기생 채널이 형성되고, 이 트랜지스터의 전기적 특성이 변동하는 것을 방지한다.

Description

반도체 장치 및 반도체 장치의 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자기기는 모두 반도체 장치이다.
절연 표면을 가지는 기판 위에 형성된 반도체 박막을 이용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 이 트랜지스터는 집적회로(IC)나 화상 표시 장치(간단히 표시 장치라고도 표기함)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목받고 있다.
예를 들면, 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 아몰퍼스(amorphous) 산화물(In－Ga－Zn－O계 아몰퍼스 산화물)로 이루어지는 반도체 박막을 이용한 트랜지스터가 개시되어 있다(특허문헌 1 참조). 또한, 같은 트랜지스터를 제작하여 표시 장치의 화소의 스위칭 소자 등에 이용하는 기술이 특허문헌 2에 개시되어 있다.
또한, 이러한 트랜지스터에 이용하는 산화물 반도체에 대하여, 「산화물 반도체는 불순물에 대하여 둔감하고, 막 중에는 상당한 금속 불순물이 포함되어 있어도 문제가 없고, 나트륨과 같은 알칼리 금속이 다량으로 포함되는 저렴한 소다 석회 유리도 사용할 수 있다」는 것도 서술되어 있다(비특허문헌 1 참조).
일본국 특개 2006－165529호 공보 일본국 특개 2006－165528호 공보
카미야, 노무라, 호소노, 「아몰퍼스 산화물 반도체의 물성과 디바이스 개발의 현상」, 고체 물리, 2009년 9월호, Vol. 44, pp. 621－633
그러나, 산화물 반도체는 불순물에 대하여 둔감하다는 기술 인식에 따라, 산화물 반도체를 이용한 트랜지스터의 디바이스 구조 및 제조 프로세스를 설계하면, 이 트랜지스터의 전기적 특성에 이상이 생기는 것과 같은 문제가 발생하였다. 예를 들면, 트랜지스터의 전류-전압 특성 곡선이, 본래의 스레숄드 전압보다 낮은 게이트 전압에서 상승한 전류가 안정된 후, 다시 본래의 스레숄드 전압에서 상승하여 혹(hump)과 같은 형상이 된다는 문제가 있었다.
이러한 문제를 감안하여, 양호한 트랜지스터 특성을 가지는, 산화물 반도체를 이용한 트랜지스터를 제공하는 것을 과제의 하나로 한다. 또한, 산화물 반도체를 이용한 트랜지스터를 가지는 신뢰성이 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또한, 신뢰성이 높은 반도체 장치를 수율 좋게 제작하여, 고생산화를 달성하는 것을 과제의 하나로 한다.
따라서, 산화물 반도체막 위에 접하여 소스 전극층 및 드레인 전극층을 형성한 트랜지스터를 가지는 반도체 장치에 있어서, 이 산화물 반도체막의 측면 단부로의 불순물의 혼입, 및 산소 결손의 발생을 억제한다. 이것에 의해, 이 산화물 반도체막의 측면 단부에서 기생 채널이 형성되어, 이 트랜지스터의 전기적 특성이 변동하는 것을 방지한다. 보다 구체적으로는, 예를 들면 이하의 양태로 할 수 있다.
개시하는 발명의 일 양태는, 절연 표면을 가지는 기판 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연막을 형성하고, 게이트 절연막 위에, 측면 단부가 테이퍼 형상을 가지는 섬 형상의 산화물 반도체막을 형성하고, 섬 형상의 산화물 반도체막을 덮는 도전막을 형성하고, 할로겐을 포함하는 에칭 가스를 이용한 플라즈마 처리에 의해 도전막을 가공하고, 적어도 게이트 전극층의 일부와 중첩하도록 소스 전극층 및 드레인 전극층을 형성하고, 섬 형상의 산화물 반도체막의 측면 단부가 노출되어 있는 영역에 불순물 제거 처리를 행하고, 에칭 가스에 포함되는 원소를 제거하여, 섬 형상의 산화물 반도체막의 측면 단부가 노출되어 있는 영역에 제 1 산소 첨가 처리를 행하고, 섬 형상의 산화물 반도체막, 소스 전극층 및 드레인 전극층을 덮어 제 1 보호 절연막을 형성하는 반도체 장치의 제작 방법이다.
상기에 있어서, 불순물 제거 처리로서 희불산 용액 또는 옥살산 용액에 의한 세정 처리를 행하는 것이 바람직하다. 또한, 제 1 산소 첨가 처리로서 일산화이질소 플라즈마 처리를 행하는 것이 바람직하고, 절연 표면을 가지는 기판의 온도를 350℃ 이상 400℃ 이하로 하여, 일산화이질소 플라즈마 처리를 행하는 것이 더욱 바람직하다.
또한, 제 1 보호 절연막으로서 산화 실리콘을 포함하는 막 또는 산화 질화 실리콘을 포함하는 막을 이용하는 것이 바람직하다. 또한, 제 1 보호 절연막의 형성 후, 제 2 산소 첨가 처리를 행하는 것이 바람직하다. 또한, 제 2 산소 첨가 처리 후, 제 1 보호 절연막을 덮어 산화 알루미늄을 포함하는 제 2 보호 절연막을 형성하는 것이 바람직하다.
또한, 개시하는 발명의 다른 일 양태는, 절연 표면을 가지는 기판 위에 형성된 게이트 전극층과, 게이트 전극층 위에 형성된 게이트 절연막과, 게이트 절연막 위에 형성된, 측면 단부가 테이퍼 형상을 가지는 섬 형상의 산화물 반도체막과, 섬 형상의 산화물 반도체막 위에 형성된, 적어도 게이트 전극층의 일부와 중첩하는 소스 전극층 및 드레인 전극층과, 섬 형상의 산화물 반도체막, 소스 전극층 및 드레인 전극층 위에 형성된 제 1 보호 절연막을 가지는 반도체 장치이며, 섬 형상의 산화물 반도체막의 측면 단부의 소스 전극층 및 드레인 전극층과 중첩하지 않는 영역에서의 염소 농도가 5×1018 atoms/cm3 이하인 것이 바람직하다.
또한, 상기에 있어서, 섬 형상의 산화물 반도체막의 측면 단부의 소스 전극층 및 드레인 전극층과 중첩하지 않는 영역에서의 불소 농도가 5×1018 atoms/cm3 이하, 또는 붕소 농도가 1×1016 atoms/cm3 이하, 또는, 질소 농도가 1×1017 atoms/cm3 이하인 것이 바람직하다.
또한, 섬 형상의 산화물 반도체막의 측면 단부의 소스 전극층 및 드레인 전극층과 중첩하고 있는 영역에서의 염소, 불소 또는 붕소의 농도가, 섬 형상의 산화물 반도체막의 측면 단부의 소스 전극층 및 드레인 전극층과 중첩하지 않는 영역에서의 농도보다 낮아질 수 있다.
또한, 제 1 보호 절연막으로서 산화 실리콘을 포함하는 막 또는 산화 질화 실리콘을 포함하는 막을 가지고, 제 1 보호 절연막 위에 형성된, 산화 알루미늄을 포함하는 제 2 보호 절연막을 가지는 것이 바람직하다.
또한, 본 명세서 등에 있어서 「전극」이나 「배선」이라는 용어는, 이러한 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들면, 「전극」은 「배선」의 일부로서 이용되는 일이 있고, 그 반대도 또한 마찬가지이다. 또한 「전극」이나 「배선」이라는 용어는, 복수의 「전극」이나 「배선」이 일체로 형성되어 있는 경우 등도 포함한다.
또한, 「소스」나 「드레인」의 기능은, 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 바뀌는 일이 있다. 따라서, 본 명세서에서, 「소스」나 「드레인」이라는 용어는 서로 바꾸어 이용할 수 있는 것으로 한다.
또한, 본 명세서 등에서, 「전기적으로 접속」에는, 「어떠한 전기적 작용을 가지는 것」을 통하여 접속되어 있는 경우가 포함된다. 여기서, 「어떠한 전기적 작용을 가지는 것」은 접속 대상간에서의 전기 신호의 수수를 가능하게 하는 것이면, 특별히 제한을 받지 않는다. 예를 들면, 「어떠한 전기적 작용을 가지는 것」, 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 그 외의 각종 기능을 가지는 소자 등이 포함된다.
양호한 트랜지스터 특성을 가지는, 산화물 반도체를 이용한 트랜지스터를 제공한다. 산화물 반도체를 이용한 트랜지스터를 가지는 신뢰성이 높은 반도체 장치를 제공한다.
또한, 신뢰성이 높은 반도체 장치를 수율 좋게 제작하여, 고생산화를 달성한다.
도 1은 반도체 장치의 한 형태를 설명하는 평면도 및 단면도.
도 2는 반도체 장치의 제작 방법의 한 형태를 설명하는 단면도.
도 3은 반도체 장치의 제작 방법의 한 형태를 설명하는 단면도.
도 4는 반도체 장치의 한 형태를 설명하는 평면도 및 단면도.
도 5는 반도체 장치의 한 형태를 설명하는 평면도.
도 6은 반도체 장치의 한 형태를 설명하는 평면도 및 단면도.
도 7은 반도체 장치의 한 형태를 나타내는 단면도.
도 8은 반도체 장치의 한 형태를 나타내는 회로도 및 단면도.
도 9는 전자기기를 나타내는 도면.
도 10은 전자기기를 나타내는 도면.
도 11은 계산에 이용한 InGaZnO4의 모델을 나타내는 도면.
도 12는 계산에 이용한 InGaZnO4의 모델을 나타내는 도면.
도 13은 계산에 이용한 InGaZnO4의 모델을 나타내는 도면.
도 14는 계산에 이용한 InGaZnO4의 모델을 나타내는 도면.
도 15는 BT 스트레스 시험에 이용한 트랜지스터의 평면도 및 단면도.
이하에서는, 본 명세서에 개시하는 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 명세서에 개시하는 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은, 당업자라면 용이하게 이해할 수 있을 것이다. 또한, 본 명세서에 개시하는 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 제 1, 제 2로 붙여지는 서수사는 편의상 이용하는 것이고, 공정 순서 또는 적층 순서를 나타내는 것은 아니다. 또한, 본 명세서에서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것은 아니다.
(실시형태 1)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 한 형태를, 도 1 내지 도 4를 이용하여 설명한다. 본 실시형태에서는, 반도체 장치의 일례로서 산화물 반도체막을 가지는 트랜지스터를 나타낸다.
트랜지스터는 싱글 게이트 구조이어도 좋고, 더블 게이트 구조 혹은 트리플 게이트 구조이어도 좋다. 또한, 채널 형성 영역의 상하에 게이트 절연막을 통하여 배치된 2개의 게이트 전극층을 가지는, 듀얼 게이트형이어도 좋다.
도 1에 나타내는 트랜지스터(140)는 보텀 게이트 구조의 하나이며, 역스태거형 트랜지스터라고도 하는 트랜지스터의 일례이다. 또한, 도 1(A)은 트랜지스터(140)의 평면도이며, 도 1(B)은 도 1(A)의 X1－Y1에서의 단면도이며, 도 1(C)은 도 1(A)의 X2－Y2에서의 단면도이다.
도 1에 나타내는 트랜지스터(140)는 절연 표면을 가지는 기판(100) 위에 형성된 게이트 전극층(101)과, 게이트 전극층(101) 위에 형성된 게이트 절연막(102)과, 게이트 절연막(102) 위에 형성된 측면 단부가 테이퍼 형상을 가지는 섬 형상의 산화물 반도체막(103)과, 산화물 반도체막(103) 위에 형성된, 적어도 게이트 전극층(101)의 일부와 중첩하는 소스 전극층(105a) 및 드레인 전극층(105b)을 가진다. 또한, 기판(100) 위에 형성된 하지 절연막(136)을 트랜지스터(140)의 구성 요소에 포함시켜도 좋다. 또한, 산화물 반도체막(103), 소스 전극층(105a) 및 드레인 전극층(105b)의 위에 형성된 제 1 보호 절연막(108), 제 2 보호 절연막(109) 및 평탄화 절연막(110)을 트랜지스터(140)의 구성 요소에 포함시켜도 좋다.
도 1(B) 및 도 1(C)에 나타내는 바와 같이, 산화물 반도체막(103)은 측면 단부가 테이퍼 형상을 가지고 있고, 테이퍼각은 적절히 설정할 수 있다. 예를 들면, 20°내지 50°의 테이퍼각으로 할 수 있다. 또한, 테이퍼각이란, 테이퍼 형상을 가지는 막(예를 들면, 산화물 반도체막(103))을 그 단면(기판의 표면과 직교하는 면)에 수직인 방향에서 관찰했을 때에, 이 막의 측면과 바닥면이 이루는 경사각을 나타낸다. 또한, 도 1(A)의 산화물 반도체막(103) 중에 그려진, 산화물 반도체막(103)의 외형과 유사한 형상의 점선의 사각형은, 산화물 반도체막(103)의 측면 단부에서의 테이퍼 형상과 그것보다 내측의 평탄한 표면 형상의 경계선에 대응하고 있다.
산화물 반도체막(103)에 이용하는 산화물 반도체로서는, 적어도 인듐(In), 아연(Zn) 또는 주석(Sn)의 어느 것인가를 포함한다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 이 산화물 반도체를 이용한 트랜지스터의 전기 특성의 편차를 줄이기 위한 스태빌라이저(stabilizer)로서 그것들에 더하여 갈륨(Ga)을 가지는 것이 바람직하다. 또한, 스태빌라이저로서 Sn을 가지는 것이 바람직하다. 또한, 스태빌라이저로서 하프늄(Hf)을 가지는 것이 바람직하다. 또한, 스태빌라이저로서 지르코늄(Zr)을 가지는 것이 바람직하다.
또한, 다른 스태빌라이저로서 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 튤륨(Tm), 이테르븀(Yb), 루테튬(Lu)의 어느 일종 혹은 복수종을 가져도 좋다.
예를 들면, 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In－Zn계 산화물, In－Ga계 산화물, 3원계 금속의 산화물인 In－Ga－Zn계 산화물(IGZO라고도 표기함), In－Sn－Zn계 산화물, In－Hf－Zn계 산화물, In－La－Zn계 산화물, In－Ce－Zn계 산화물, In－Pr－Zn계 산화물, In－Nd－Zn계 산화물, In－Sm－Zn계 산화물, In－Eu－Zn계 산화물, In－Gd－Zn계 산화물, In－Tb－Zn계 산화물, In－Dy－Zn계 산화물, In－Ho－Zn계 산화물, In－Er－Zn계 산화물, In－Tm－Zn계 산화물, In－Yb－Zn계 산화물, In－Lu－Zn계 산화물, 4원계 금속의 산화물인 In－Sn－Ga－Zn계 산화물, In－Hf－Ga－Zn계 산화물, In－Sn－Hf－Zn계 산화물을 이용할 수 있다.
또한, 여기서, 예를 들면, In－Ga－Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 가지는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 묻지 않는다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어가 있어도 좋다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m＞0, 또한, m은 정수가 아님)로 표기되는 재료를 이용해도 좋다. 또한, M은, Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In2SnO5(ZnO)n(n＞0, 또한, n는 정수)로 표기되는 재료를 이용해도 좋다.
예를 들면, In：Ga：Zn = 1：1：1( = 1/3：1/3：1/3), In：Ga：Zn = 2：2：1( = 2/5：2/5：1/5), 혹은 In：Ga：Zn = 3：1：2( = 1/2：1/6：1/3)의 원자수비의 In－Ga－Zn계 산화물이나 그 조성의 근방의 산화물을 이용할 수 있다. 혹은, In：Sn：Zn = 1：1：1( = 1/3：1/3：1/3), In：Sn：Zn = 2：1：3( = 1/3：1/6：1/2) 혹은 In：Sn：Zn = 2：1：5( = 1/4：1/8：5/8)의 원자수비의 In－Sn－Zn계 산화물이나 그 조성의 근방의 산화물을 이용하면 좋다.
그러나, 산화물 반도체는 이것들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 스레숄드값, 편차 등)에 따라 적절한 조성의 것을 이용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들면, In－Sn－Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In－Ga－Zn계 산화물에서도, 벌크내 결함 밀도를 낮게 함으로써 이동도를 높일 수 있다.
또한, 예를 들면, In, Ga, Zn의 원자수비가 In：Ga：Zn = a：b：c(a＋b＋c = 1)인 산화물의 조성이, 원자수비가 In：Ga：Zn = A：B：C(A＋B＋C = 1)의 산화물의 조성의 근방이라는 것은, a, b, c가 (a－A)2＋(b－B)2＋(c－C)2≤r2를 만족시키는 것을 말한다. r로서는, 예를 들면, 0.05로 하면 좋다. 다른 산화물에서도 마찬가지이다.
산화물 반도체막(103)은 수소 등의 불순물이 충분히 제거됨으로써, 또는, 충분한 산소가 공급되어 산소가 과포화 상태가 됨으로써, 고순도화된 것인 것이 바람직하다. 구체적으로는, 산화물 반도체막(103)의 수소 농도는 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하, 보다 바람직하게는 5×1017 atoms/cm3 이하로 한다. 또한, 상술한 산화물 반도체막(103) 중의 수소 농도는 2차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectrometry)에 의해 측정되는 것이다.
또한, 산화물 반도체막(103)은 성막 직후에, 화학양론적 조성보다 산소가 많은 과포화 상태로 하는 것이 바람직하다. 여기서, 충분한 산소가 공급되어 산소를 과포화 상태로 하기 위해, 산화물 반도체막(103)을 둘러싸도록 과잉 산소를 포함하는 절연막(SiOx 등)을 접하여 형성하는 것이 바람직하고, 본 실시형태에서는, 게이트 절연막(102) 및 제 1 보호 절연막(108)이 과잉 산소를 포함하는 것이 바람직하다.
산화물 반도체막(103)은 단결정, 다결정(폴리 크리스탈이라고도 함) 또는 비정질 등의 상태를 취한다.
바람직하게는, 산화물 반도체막(103)은 CAAC－OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC－OS막은 완전한 단결정은 아니고, 완전한 비정질도 아니다. CAAC－OS막은 비정질상에 결정부를 가지는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 이 결정부는 한 변이 100 nm 미만의 입방체 내에 들어가는 크기인 것이 많다. 또한, 투과형 전자 현미경(TEM：Transmission Electron Microscope)에 의한 관찰상에서는, CAAC－OS막에 포함되는 비정질부와 결정부와의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC－OS막에는 입계(grain boundary라고도 함)는 확인할 수 없다. 따라서, CAAC－OS막은 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC－OS막에 포함되는 결정부는, c축이 CAAC－OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직인 방향에서 볼 때 삼각형상 또는 육각형상의 원자 배열을 가지고, c축에 수직인 방향에서 볼 때 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 다른 결정부 간에서, 각각 a축 및 b축의 방향이 상이하여도 좋다. 본 명세서에서, 단지 수직이라고 기재하는 경우, 85°이상 95°이하의 범위도 포함되는 것으로 한다. 또한, 단지 평행이라고 기재하는 경우, －5°이상 5°이하의 범위도 포함되는 것으로 한다.
또한, CAAC－OS막에서, 결정부의 분포가 일정하지 않아도 좋다. 예를 들면, CAAC－OS막의 형성 과정에 있어서, 산화물 반도체막의 표면측으로부터 결정 성장시키는 경우, 피형성면의 근방에 대하여 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC－OS막에 불순물을 첨가함으로써, 이 불순물 첨가 영역에 있어서 결정부가 비정질화하는 일도 있다.
CAAC－OS막에 포함되는 결정부의 c축은 CAAC－OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC－OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은, CAAC－OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는 성막함으로써, 또는 성막 후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC－OS막을 이용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 이 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막을 구성하는 산소의 일부는 질소로 치환되어도 좋다.
또한, CAAC－OS와 같이 결정부를 가지는 산화물 반도체에서는, 벌크내 결함을 보다 저감할 수 있어, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균면 거칠기(Ra)가 1 nm 이하, 바람직하게는 0.3 nm 이하, 보다 바람직하게는 0.1 nm 이하의 표면 위에 형성하면 좋다.
또한, Ra는, JIS B0601：2001(ISO4287：1997)로 정의되는 산술 평균 거칠기를 곡면에 대하여 적용할 수 있도록 삼차원으로 확장한 것이고, 「기준면으로부터 지정면까지의 편차의 절대값을 평균한 값」으로 표현할 수 있고, 아래의 식으로 정의된다.
[수학식 1]
Figure 112012098171148-pat00001
여기서, 지정면이란, 거칠기 계측의 대상이 되는 면이며, 좌표(x1, y1, f(x1, y1)), (x1, y2, f(x1, y2)), (x2, y1, f(x2, y1)), (x2, y2, f(x2, y2))의 4점으로 나타내어지는 사각형의 영역으로 하고, 지정면을 xy 평면에 투영한 직사각형의 면적을 S0, 기준면의 높이(지정면의 평균의 높이)를 Z0라고 한다. Ra는 원자간력 현미경(AFM：Atomic Force Microscope)으로 평가할 수 있다.
단, 본 실시형태에 설명하는 트랜지스터(140)는 보텀 게이트형이기 때문에, 산화물 반도체막(103)의 하방에는 기판(100)과 게이트 전극층(101)과 게이트 절연막(102)이 존재하고 있다. 따라서, 상기 평탄한 표면을 얻기 위해 게이트 전극층(101) 및 게이트 절연막(102)을 형성한 후, CMP 처리 등의 평탄화 처리를 행하여도 좋다.
산화물 반도체막(103)의 막두께는, 1 nm 이상 30 nm 이하(바람직하게는 5 nm 이상 10 nm 이하)로 하고, 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스 레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 이용할 수 있다. 또한, 산화물 반도체막(103)은 스퍼터링 타겟 표면에 대하여, 대략 수직으로 복수의 기판 표면이 세트된 상태로 성막을 행하는 스퍼터링 장치를 이용하여 성막해도 좋다.
여기서, 산화물 반도체는, 염소(Cl)나 불소(F) 등의 할로겐계 불순물, 붕소(B) 등의 3 족 또는 13 족의 불순물, 질소(N) 등의 5 족 또는 15 족의 불순물 등이 혼입하면, 캐리어로서 기능하는 전자가 과잉으로 생성될 우려가 있다. 또한, 산화물 반도체를 구성하는 산소가 충분히 충분하지 않고, 산소 결손이 발생하면, 캐리어로서 기능하는 전자가 과잉으로 생성될 우려가 있다. 이와 같이 캐리어로서 기능하는 전자가 과잉으로 생성된 산화물 반도체막을 트랜지스터에 이용하면, 이 트랜지스터의 전기적 특성도 열화하게 되므로, 이 트랜지스터를 이용한 반도체 장치의 신뢰성도 저하하게 된다.
특히 섬 형상으로 가공된 산화물 반도체막의 측면 단부는, 이 산화물 반도체막의 위에 형성되는 소스 전극층 및 드레인 전극층의 패터닝을 행할 때에 노출되므로, 패터닝의 에칭 가스에 포함되는 할로겐계 불순물 등이 혼입되기 쉽다. 또한 산화물 반도체막의 측면 단부는 상면과 비교하여 산소 결손이 형성되기 쉬운 경향이 보여진다. 따라서, 섬 형상으로 가공된 산화물 반도체막의 측면 단부에서는, 불순물의 혼입이나 산소 결손의 발생에 의한 캐리어의 생성이 비교적 일어나기 쉽기 때문에, 기생 채널이 형성되기 쉬워진다.
이와 같이 산화물 반도체막의 측면 단부에 캐리어가 생성되게 되면, 본래의 스레숄드 전압보다 낮은 전압의 값에서 이 측면 단부에 기생 채널이 형성된다. 이때, 이 산화물 반도체막을 이용한 트랜지스터의 전류-전압 특성 곡선은 이 측면 단부에 기생 채널이 형성되므로, 본래의 스레숄드 전압보다 낮은 게이트 전압에서 상승하여 한번 전류가 안정된다. 그 후 트랜지스터의 본래의 채널이 형성되므로, 다시 본래의 스레숄드 전압에서 상승한다. 따라서, 이 산화물 반도체막을 이용한 트랜지스터의 전류-전압 특성 곡선은 혹과 같은 형상을 가진다.
여기서, 산화물 반도체막의 상면보다 산화물 반도체막의 측면 단부에서 산소 결손이 발생하기 쉬운 것을, 모델을 이용한 계산을 행하여 검증한 결과에 대하여 도 11 내지 도 14를 이용하여 설명한다.
도 11은 본 계산에 사용한 c축 방향으로 배향한 InGaZnO4 단결정의 모델이다. 여기서, 도 11 중의 검은색의 큰 구(球)는 인듐 원자를, 흰색의 큰 구는 갈륨 원자를, 검은색의 작은 구는 산소 원자를, 흰색의 작은 구는 아연 원자를 나타낸다. 또한, 도 11 중의 화살표는 InGaZnO4 단결정의 c축 방향을 나타낸다.
도 12는 도 11에 나타내는 InGaZnO4 단결정의 모델을 절단면 a로 절단하여 제작한 모델이다(이하, 모델 A라고 부름). 도 13은, 도 11에 나타내는 InGaZnO4 단결정의 모델을 절단면 b로 절단하여 제작한 모델이다(이하, 모델 B라고 부름). 도 14는 도 11에 나타내는 InGaZnO4 단결정의 모델을 절단면 c로 절단하여 제작한 모델이다(이하, 모델 C라고 부름). 또한, 도 12 내지 도 14 중의 모식도는 결정 중의 절단면 a 내지 절단면 c를 모식적으로 나타낸다.
여기서, 절단면 a는 산화물 반도체막의 상면에 대응하고, 절단면 b 및 절단면 c는 산화물 반도체막의 측면 단부에 대응하고 있으므로, 모델 A 내지 모델 C에 대하여 계산을 행함으로써, 산화물 반도체막의 상면과 산화물 반도체막의 측면 단부의 산소 결손의 발생 가능성을 비교할 수 있다.
도 11 중의 절단면 a, 절단면 b 및 절단면 c는, 각각, (001) 표면, (100) 표면 및 (10－1) 표면에 대응하고, 산소 원자를 포함하는 면을 선택하여 절단면 a, 절단면 b 및 절단면 c를 결정했다. 즉, 모델 A는 (001)면이 표면에, 모델 B는 (100)면이 표면에, 모델 C는 (10－1)면이 표면으로 되어 있다. 또한, 계산은 3차원 주기 구조로 행하기 때문에, 모델 A 내지 모델 C는 절단면 a 내지 절단면 c의 외측에 진공 영역이 형성된 슬라브 모델로 하고 있다. 원자수는 모델 A가 84 원자, 모델 B가 63 원자, 모델 C가 21 원자로 했다.
또한, 본 계산에서는, 도 12 내지 도 14에 나타내는 바와 같이, 모델 A 내지 모델 C에서, 절단면 a 내지 절단면 c의 산소를 결손시킨 구조에 대해서도 계산을 행하였다. 산소를 결손시킴으로써, 모델 A에서는 Ga1 원자와 Zn2 원자에 대응한 댕글링 본드가 형성되고, 모델 B에서는 Ga1 원자와 Zn2 원자에 대응한 댕글링 본드가 형성되고, 모델 C에서는 Ga3 원자에 대응한 댕글링 본드가 형성된다.
본 계산에서는, 모델 A 내지 모델 C의 구조의 에너지와 모델 A 내지 모델 C의 절단면 a 내지 절단면 c의 산소를 결손시킨 구조의 에너지를 비교하여, InGaZnO4 단결정의 (001) 표면, (100) 표면 및 (10－1) 표면에서의 산소 결손의 발생 가능성을 검증했다.
계산에는 밀도 범함수법의 프로그램인 MS－CASTEP를 이용했다. 밀도 범함수의 방법으로서 평면파 기저의 퍼텐셜법을 이용하고, 범함수는 GGA/PBE를 이용했다. 먼저, 도 11에 나타내는 InGaZnO4 단결정의 모델에 대하여, 격자 정수를 고정한 구조 최적화를 행하였다. 다음에, 최적화된 InGaZnO4 단결정의 모델을 기초로 하여, 모델 A 내지 모델 C를 제작했다. 그 후, 모델 A 내지 모델 C의 산소 결손이 있는 구조와 산소 결손이 없는 구조에서, 격자 정수를 고정한 구조 최적화를 행하였다. 에너지는 구조 최적화 후의 것을 사용하였다.
컷오프 에너지는 400 eV를 이용했다. 샘플링 k점은, 모델 A는 4×4×1, 모델 B는 1×7×1, 모델 C는 1×7×3의 그리드를 이용했다.
상기의 모델 A 내지 모델 C에서, 산소 결손이 있는 구조의 에너지와 산소 분자의 에너지의 반을 더한 값으로부터, 산소 결손 없는 구조의 에너지를 뺀 에너지차(여기에서는, 속박 에너지라고 부름)를 계산했다. 속박 에너지가 작은 표면에서 산소 결손이 발생하기 쉽다고 할 수 있다.
[수학식 2]
(속박 에너지) = (산소 결손이 있는 구조의 에너지) ＋ (산소 분자의 에너지의 반) ― (산소 결손이 없는 구조의 에너지)
상기 식에 의해 얻어진 각 표면의 속박 에너지를 표 1에 나타낸다.
표면 댕글링 본드 속박 에너지 [eV]
모델 A (001) 표면 Ga1＋Zn2 3.66
모델 B (100) 표면 Ga1＋Zn2 2.52
모델 C (10-1) 표면 Ga3 2.53
표 1에 나타내는 결과로부터, 모델 A와 비교하여 모델 B 및 모델 C는 속박 에너지가 작다. 즉, 산화물 반도체막의 상면보다 산화물 반도체막의 측면 단부에서 산소 결손이 발생하기 쉽다고 할 수 있다. 이와 같이, 섬 형상으로 가공된 산화물 반도체막의 측면 단부에서는 산소 결손이 발생하기 쉽고, 그에 기인하는 캐리어의 생성이 일어나기 쉽다.
따라서 본 실시형태에 나타내는 반도체 장치에서는, 트랜지스터(140)의 제작 공정에 있어서, 산화물 반도체막(103) 표면의 소스 전극층(105a) 및 드레인 전극층(105b)과 중첩하지 않고 노출된 영역, 특히 도 1(A)에 나타내는 산화물 반도체막(103)의 측면 단부의 소스 전극층(105a) 및 드레인 전극층(105b)과 중첩하지 않는 영역(이하 영역(103a)이라고 부름)에는, 불순물 제거 처리와 산소 첨가 처리가 실시되어, 고순도화를 도모하고 있다. 또한, 불순물 제거 처리 및 산소 첨가 처리의 상세한 사항에 대해서는 뒤에서 설명하기로 한다.
이것에 의해, 산화물 반도체막(103) 표면의 소스 전극층(105a) 및 드레인 전극층(105b)과 중첩하지 않고 노출된 영역, 특히 영역(103a)에서, 염소(Cl)나 불소(F) 등의 할로겐계 불순물, 붕소(B) 등의 3 족 또는 13 족의 불순물, 질소(N) 등의 5 족 또는 15 족의 불순물의 혼입이나, 산소 결손의 발생을 억제할 수 있다. 구체적으로 불순물 농도는, 영역(103a)에서, 염소의 농도를 5×1018 atoms/cm3 이하(바람직하게는 1×1018 atoms/cm3 이하)로 할 수 있다. 또한, 영역(103a)에서, 불소의 농도를 5×1018 atoms/cm3 이하(바람직하게는 1×1018 atoms/cm3 이하)로 할 수도 있다. 또한, 영역(103a)에서, 붕소의 농도를 5×1016 atoms/cm3 이하(바람직하게는 1×1016 atoms/cm3 이하)로 할 수도 있다. 또한, 영역(103a)에서, 질소의 농도를 1×1018 atoms/cm3 미만(바람직하게는 1×1017 atoms/cm3 이하)으로 할 수도 있다. 또한, 산화물 반도체막(103)의 영역(103a) 이외에서의 상기 불순물의 농도는, 영역(103a)에서의 상기 불순물의 농도보다 낮은 것이 바람직하고, 예를 들면, 붕소, 염소, 불소 등의 농도가 낮은 것이 바람직하다.
또한, 산화물 반도체막(103) 표면의 소스 전극층(105a) 및 드레인 전극층(105b)과 중첩하지 않고 노출된 영역, 특히 영역(103a)에서, 마그네슘, 구리, 알루미늄 등의 불순물의 혼입도 억제되는 것이 바람직하다. 소스 전극층(105a) 및 드레인 전극층(105b)의 패터닝 시에 마그네슘, 구리, 알루미늄 등의 불순물이 비산하여, 영역(103a)에 부착되면, 이 불순물에 의해 캐리어를 생성하여 기생 채널이 형성될 우려가 있다. 따라서 상기 불순물의 농도는 이하와 같이 하는 것이 바람직하다. 마그네슘의 농도를 1×1017 atoms/cm3 이하(바람직하게는 1×1016 atoms/cm3 이하)로 하고, 구리의 농도를 1×1018 atoms/cm3 이하(바람직하게는 1×1017 atoms/cm3 이하)로 하고, 알루미늄의 농도를 1×1019 atoms/cm3 이하(바람직하게는 1×1018 atoms/cm3 이하)로 한다.
이와 같이 산화물 반도체막(103)으로의 불순물의 혼입을 억제하고, 산소 첨가 처리를 행하여 산소 결손을 제거함으로써, 산화물 반도체막(103)을 화학양론적 조성보다 산소가 많은 과포화 상태로 한다.
이와 같이, 산화물 반도체막(103) 표면의 소스 전극층(105a) 및 드레인 전극층(105b)과 중첩하지 않고 노출된 영역, 특히 영역(103a)에서, 불순물이나 산소 결손을 저감시킴으로써, 영역(103a)에서 캐리어로서 기능하는 전자의 생성을 억제할 수 있다. 이것에 의해, 트랜지스터(140)가 오프 상태일 때 영역(103a)에 기생 채널이 유발되는 것을 막을 수 있다. 따라서, 트랜지스터(140)의 전기 특성의 열화를 방지하여, 양호한 전기 특성으로 할 수 있다. 또한, 양호한 전기 특성을 가지는 트랜지스터(140)를 이용한 신뢰성이 높은 반도체 장치를 제공할 수 있다.
다음에, 도 1에 나타내는 트랜지스터(140)의 제작 방법의 일례에 대하여 도 2(A) 내지 도 2(D), 및 도 3(A) 내지 도 3(D)에 나타내는 단면도를 이용하여 설명한다. 또한, 도 2(A) 내지 도 2(D), 및 도 3(A) 내지 도 3(D)에 나타내는 좌측의 단면도는 X1－Y1에서의 단면도, 즉 도 1(B)에 나타내는 단면도에 대응하고, 우측의 단면도는 X2－Y2에서의 단면도, 즉 도 1(C)에 나타내는 단면도에 대응한다.
먼저, 절연 표면을 가지는 기판(100) 위에 하지 절연막(136)을 형성하는 것이 바람직하다.
절연 표면을 가지는 기판(100)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 후의 열처리에 견딜 수 있을 정도의 내열성을 가지고 있는 것이 필요하다. 예를 들면, 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 이용할 수 있다. 또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이러한 기판 위에 반도체 소자가 형성된 것을 기판(100)으로서 이용해도 좋다.
또한, 기판(100)으로서 가요성 기판을 이용하여 반도체 장치를 제작해도 좋다. 가요성을 가지는 반도체 장치를 제작하기 위해서는, 가요성 기판 위에 산화물 반도체막(103)을 포함하는 트랜지스터(140)를 직접 제작해도 좋고, 다른 제작 기판에 산화물 반도체막(103)을 포함하는 트랜지스터(140)를 제작하고, 그 후 가요성 기판에 박리, 전치해도 좋다. 또한, 제작 기판으로부터 가요성 기판에 박리, 전치하기 위해, 제작 기판과 산화물 반도체막을 포함하는 트랜지스터(140)와의 사이에 박리층을 형성하면 좋다.
하지 절연막(136)으로서는, 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 산화 갈륨 등의 절연성을 가지는 산화물, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등의 절연성을 가지는 질화물, 또는 이들의 혼합 재료를 이용하여 형성할 수 있다. 또한, 본 명세서 등에 있어서, 산화 질화 실리콘이란, 그 조성으로서 질소보다 산소의 함유량이 많은 것을 가리키고, 질화 산화 실리콘이란, 그 조성으로서 산소보다 질소의 함유량이 많은 것을 가리키는 것으로 한다.
예를 들면, 하지 절연막(136)으로서 질화 실리콘막과, 이 질화 실리콘막 위에 산화 질화 실리콘막을 적층한 구조로 하면 좋다. 이와 같이, 하지 절연막(136)으로서 질소를 많이 포함하는 막을 형성함으로써, 기판(100)으로부터의 불순물의 확산을 막을 수 있다. 특히 기판(100)으로서 유리 기판을 이용하는 경우는, 수분이나 금속 원소 등의 불순물의 확산이 현저하게 되므로, 이와 같이 하지 절연막(136)으로서 질소를 많이 포함하는 막을 형성하는 것이 매우 적합하다.
또한, 하지 절연막(136)은 반드시 제공하지는 않아도 좋다.
기판(100)(또는 기판(100) 및 하지 절연막(136))에 가열 처리를 행하여도 좋다. 예를 들면, 고온의 가스를 이용하여 가열 처리를 행하는 GRTA(Gas Rapid Thermal Anneal) 장치에 의해, 650℃, 1분∼5분간, 가열 처리를 행하면 좋다. 또한, GRTA에서의 고온의 가스에는, 아르곤 등의 희가스, 또는 질소와 같은 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다. 또한, 전기로에 의해, 500℃, 30분∼1시간, 가열 처리를 행하여도 좋다.
다음에 하지 절연막(136) 위에 도전막을 형성하고, 이 도전막을 에칭하여, 게이트 전극층(101)(이것과 같은 층에서 형성되는 배선을 포함함)을 형성한다. 도전막의 에칭은 드라이 에칭이어도 웨트 에칭이어도 좋고, 양쪽 모두를 이용해도 좋다.
게이트 전극층(101)의 재료는, 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 이용하여 형성할 수 있다. 또한, 게이트 전극층(101)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 이용해도 좋다. 게이트 전극층(101)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
또한, 게이트 전극층(101)의 재료는, 산화 인듐 산화 주석, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 산화 인듐 산화 아연, 산화 규소를 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와, 상기 금속 재료의 적층 구조로 할 수도 있다.
또한, 게이트 절연막(102)과 접하는 게이트 전극층(101)의 1층으로서 질소를 포함하는 금속 산화물막, 구체적으로는, 질소를 포함하는 In－Ga－Zn－O막이나, 질소를 포함하는 In－Sn－O막이나, 질소를 포함하는 In－Ga－O막이나, 질소를 포함하는 In－Zn－O막이나, 질소를 포함하는 Sn－O막이나, 질소를 포함하는 In－O막이나, 금속 질화막(InN, SnN 등)을 이용할 수 있다. 이들 막은 5 eV(전자 볼트), 바람직하게는 5.5 eV(전자 볼트) 이상의 일 함수를 가지고, 게이트 전극층으로서 이용한 경우, 트랜지스터의 전기 특성의 스레숄드 전압을 플러스로 할 수 있어, 소위 노멀리-오프의 스위칭 소자를 실현할 수 있다.
본 실시형태에서는, 스퍼터링법에 의해 막두께 100 nm의 텅스텐막을 형성한다.
또한, 게이트 전극층(101) 형성 후에, 기판(100), 및 게이트 전극층(101)에 가열 처리를 행하여도 좋다. 예를 들면, GRTA 장치에 의해, 650℃, 1분∼5분간, 가열 처리를 행하면 좋다. 또한, 전기로에 의해, 500℃, 30분∼1시간, 가열 처리를 행하여도 좋다.
다음에, 게이트 전극층(101) 위에 게이트 절연막(102)을 형성한다.
또한, 게이트 절연막(102)의 피복성을 향상시키기 위해, 게이트 전극층(101) 표면에 평탄화 처리를 행하여도 좋다. 특히 게이트 절연막(102)으로서 막두께가 얇은 절연막을 이용하는 경우, 게이트 전극층(101) 표면의 평탄성이 양호한 것이 바람직하다.
게이트 절연막(102)은 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 이용할 수 있다. 또한, 게이트 절연막(102)은 스퍼터링 타겟 표면에 대하여, 대략 수직으로 복수의 기판 표면이 세트된 상태로 성막을 행하는 스퍼터링 장치를 이용하여 성막해도 좋다.
게이트 절연막(102)의 재료로서는, 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막, 또는 질화 산화 실리콘막을 이용하여 형성할 수 있다. 여기서, 게이트 절연막(102)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
예를 들면, 게이트 절연막(102)으로서 질화 실리콘막과, 이 질화 실리콘막 위에 산화 질화 실리콘막을 적층한 구조로 하면 좋다. 특히 하지 절연막(136)을 형성하지 않은 경우, 이와 같이 게이트 절연막(102)으로서 질소를 많이 포함하는 막을 형성함으로써, 기판(100)으로부터의 불순물의 확산을 막을 수 있다. 특히 기판(100)으로서 유리 기판을 이용하는 경우는, 수분이나 금속 원소 등의 불순물의 확산이 현저하게 되므로, 이와 같이 게이트 절연막(102)으로서 질소를 많이 포함하는 막을 형성하는 것이 적합하다. 또한, 게이트 전극층(101)으로서 구리와 같은 확산성이 높은 금속 원소를 포함하는 막을 이용하는 경우, 이와 같이 게이트 절연막(102)으로서 질소를 많이 포함하는 막을 형성함으로써, 이 금속 원소를 차단할 수 있으므로 적합하다.
또한, 게이트 절연막(102)의 재료로서 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x＞0, y＞0)), 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)), 산화 란탄 등의 high－k 재료를 이용함으로써 게이트 리크 전류를 저감할 수 있다.
또한, 게이트 절연막(102)은 산화물 반도체막(103)과 접하는 부분에서 산소를 포함하는 것이 바람직하다. 특히, 게이트 절연막(102)은 막 중(벌크 중)에 적어도 화학양론적 조성을 넘는 양의 산소가 존재하는 것이 바람직하고, 예를 들면, 게이트 절연막(102)으로서 산화 실리콘막을 이용하는 경우에는, SiO2 ＋α(단,α＞0)로 한다. 여기서, 게이트 절연막(102)에 대한 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 임플랜테이션법(plasma immersion ion implantation method), 플라즈마 처리 등을 이용할 수 있다.
산소의 공급원이 되는 산소를 많이(과잉으로) 포함하는 게이트 절연막(102)을 산화물 반도체막(103)과 접하여 형성함으로써, 이 게이트 절연막(102)으로부터 산화물 반도체막(103)에 산소를 공급할 수 있다. 산화물 반도체막(103)에 게이트 절연막(102)의 적어도 일부가 접한 상태로 가열 처리를 행함으로써 산화물 반도체막(103)에의 산소의 공급을 행하는 것이 바람직하다.
산화물 반도체막(103)에 산소를 공급함으로써, 막 중의 산소 결손을 보충할 수 있다. 또한, 게이트 절연막(102)은 제작하는 트랜지스터의 사이즈나 게이트 절연막(102)의 단차 피복성을 고려하여 형성하는 것이 바람직하다.
본 실시형태에서는, 플라즈마 CVD법을 이용하여 막두께 50 nm의 질화 실리콘막과 막두께 200 nm의 산화 질화 실리콘막을 적층하여 형성한다.
여기서, 산화물 반도체막(103)에 접하여 산소의 공급을 행하는 절연막(게이트 절연막(102) 및 제 1 보호 절연막(108))의 수소 농도도 트랜지스터(140)의 특성에 영향을 주기 때문에 중요하다.
이하에, 트랜지스터의 특성에 부여하는, 과잉 산소를 포함하는 절연막 중의 수소 농도의 영향에 대하여 설명한다.
우선은, 과잉 산소를 포함하는 절연막 중에 의도적으로 수소를 첨가하고, 그 수소 농도를 SIMS에 의해 평가했다.
이하에 시료의 제작 방법을 나타낸다.
먼저, 유리 기판을 준비하고, 이 유리 기판 위에 산화 실리콘막을 스퍼터링법에 의해 두께 300 nm로 성막했다.
산화 실리콘막은 석영 타겟을 이용하여 압력을 0.4 Pa, 전력을 1.5 kW(13.56 MHz), 성막시의 기판 온도를 100℃로 하여 성막했다.
시료는 4 종류 준비했다. 또한, 각 시료는, 산화 실리콘막의 성막에 이용하는 성막 가스인 산소 가스(O2), 중수소 가스(D2) 및 아르곤 가스(Ar)의 유량이 다른 이외는 마찬가지로 했다.
표 2에, 시료명과 산화 실리콘막의 성막에 이용한 각 성막 가스의 유량과 산화 실리콘막 중의 30 nm의 깊이에서의 D(중수소 원자) 농도 및 H(수소) 농도를 나타낸다. 또한, 각 시료의 성막 가스 중의 D2 비율(D2/(O2＋Ar＋D2))은, 시료 1이 0 체적%, 시료 2가 0.005 체적%, 시료 3이 0.50 체적%, 시료 4가 2.50 체적%로 했다.
시료명 O2
[sccm]		 Ar
[sccm]		 D2
[sccm]		 D2
비율		 D 농도
[atoms/cm3]		 H 농도
[atoms/cm3]
시료 1 25 25 0 0% 5.1E＋15 6.4E＋19
시료 2 25 24.9975 0.0025 0.005% 1.6E＋19 1.4E＋20
시료 3 25 24.75 0.25 0.5% 5.6E＋20 7.2E＋19
시료 4 25 23.75 1.25 2.5% 7.2E＋20 1.9E＋19
표 2로부터, 성막 가스 중의 D2 비율이 높을수록 산화 실리콘막 중에 포함되는 D 농도가 높다는 것을 알 수 있었다.
다음에, 표 2에 나타낸 시료 1 내지 시료 4를 이용하여, 트랜지스터를 제작했다.
도 15(A)는 평가에 이용한 트랜지스터의 상면도이다. 도 15(A)에 나타내는 일점 쇄선 A－B에 대응하는 단면도를 도 15(B)에 나타낸다. 또한, 간단하게 하기 위해, 도 15(A)에서는, 보호 절연막(2118), 게이트 절연막(2112), 절연막(2102) 등을 생략하여 나타낸다.
도 15(B)에 나타내는 트랜지스터는, 기판(2100)과, 기판(2100) 위에 형성된 과잉 산소를 포함하는 절연막(2102)과, 절연막(2102) 위에 형성된 산화물 반도체막(2106)과, 산화물 반도체막(2106) 위에 형성된 한쌍의 전극(2116)과, 산화물 반도체막(2106) 및 한쌍의 전극(2116)을 덮어 형성된 게이트 절연막(2112)과, 게이트 절연막(2112)을 통하여 산화물 반도체막(2106)과 중첩하여 형성된 게이트 전극(2104)과, 게이트 전극(2104) 및 게이트 절연막(2112) 위에 형성된 보호 절연막(2118)을 가진다.
여기서, 절연막(2102)은 표 2에 나타낸 시료 1 내지 시료 4 중 어느 것인가를 이용했다. 또한, 절연막(2102)의 두께는 300 nm로 했다.
그 외, 기판(2100)은 유리, 산화물 반도체막(2106)은 IGZO(In：Ga：Zn = 1：1：1［원자수비］타겟을 이용하여 성막한 것)를 두께 20 nm, 한쌍의 전극(2116)은 텅스텐을 두께 100 nm, 게이트 절연막(2112)은 산화 질화 실리콘막을 두께 30 nm, 게이트 전극(2104)은 게이트 절연막(2112)측으로부터 질화 탄탈을 두께 15 nm 및 텅스텐을 두께 135 nm, 보호 절연막(2118)은 산화 질화 실리콘을 두께 300 nm로 했다.
이상과 같은 구조를 가지는 트랜지스터에 대하여, BT 스트레스 시험을 행하였다. 또한, 측정에는, 채널 길이(L)가 10μm, 채널 폭(W)이 10μm, 게이트 전극(2104)과 한쌍의 전극(2116)의 중첩(Lov)이 각각 1μm(합계 2μm)인 트랜지스터를 이용했다. 실시한 BT 스트레스 시험의 방법을 이하에 나타낸다.
우선, 기판 온도 25℃에서, 트랜지스터의 드레인 전압(Vd)을 3 V로 하고, 게이트 전압(Vg)을 -6 V에서 6 V로 스위프했을 때의 드레인 전류(Id)를 평가했다. 이때의 트랜지스터의 특성을, BT 시험 전의 트랜지스터의 특성이라고 부른다.
다음에, Vd를 0.1 V로 하고, Vg를 -6 V로 하고, 기판 온도 150℃에서 1시간 유지했다.
다음에, Vd, Vg, 온도를 가하는 것을 멈추고, 기판 온도 25℃에서, Vd를 3 V로 하고, Vg를 -6 V에서 6 V에 스위프했을 때의 Id를 평가했다. 이때의 트랜지스터의 특성을 BT 스트레스 시험 후의 트랜지스터의 특성이라고 부른다.
BT 스트레스 시험 전 및 BT 스트레스 시험 후의 스레숄드 전압(Vth) 및 전계 효과 이동도(μFE)를 표 3에 나타낸다. 단, 표 3에 나타내는 시료명은 표 2에 나타내는 시료명과 대응하고, 절연막(2102)의 조건을 나타내고 있다.
시료명 BT 스트레스 시험 전 BT 스트레스 시험 후
Vth
[V]		 μFE
[cm2/Vs]		 Vth
[V]		 μFE
[cm2/Vs]
시료 1 0.94 8.6 1.17 7.8
시료 2 0.82 8.6 1.03 8.2
시료 3 0.89 8.8 1.05 7.8
시료 4 0.71 8.7 0.43 2.5
표 3으로부터, 시료 4는 BT 스트레스 시험 후에 μFE가 큰 폭으로 저하되어 있는 것을 알 수 있었다.
또한, L이 더 작은 트랜지스터에 대하여, 트랜지스터의 특성을 평가한 결과, 시료 4는 다른 시료와 비교하여 Vth의 마이너스 방향의 편차가 커졌다.
이상에 나타내는 바와 같이, 산화 실리콘막이 산화물 반도체막과 접하는 구조의 트랜지스터에 있어서, 산화 실리콘막 중의 D 농도가 7.2×1020 atoms/cm3일 때, 트랜지스터에 특성 이상을 생긴다는 것을 알 수 있었다.
이와 같이, 과잉 산소를 포함하는 절연막의 수소 농도가 7.2×1020 atoms/cm3 이상인 경우에는, 트랜지스터의 초기 특성의 편차의 증대, L 길이 의존성의 증대, 또한 BT 스트레스 시험에서 크게 열화하기 때문에, 과잉 산소를 포함하는 절연막의 수소 농도는, 7.2×1020 atoms/cm3 미만으로 한다. 즉, 산화물 반도체막의 수소 농도는 5×1019 atoms/cm3 이하, 또한, 과잉 산소를 포함하는 절연막의 수소 농도는 7.2×1020 atoms/cm3 미만으로 하는 것이 바람직하다.
상기 BT 스트레스 시험에서는, 탑 게이트 구조의 트랜지스터를 이용했지만, 도 1에 나타내는 보텀 게이트 구조의 트랜지스터(140)에 있어서도, 마찬가지라고 할 수 있다. 즉, 게이트 절연막(102) 및 제 1 보호 절연막(108)의 수소 농도는, 7.2×1020 atoms/cm3 미만으로 하는 것이 바람직하다.
그러므로, 게이트 절연막(102) 형성 후에, 기판(100), 게이트 전극층(101), 및 게이트 절연막(102)에, 과잉의 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행하여도 좋다. 예를 들면, 전기로에 의해 350℃ 이상 450℃ 이하의 온도로 가열 처리를 행하여도 좋다.
다음에, 게이트 절연막(102) 위에 산화물 반도체막(113)을 성막한다(도 2(A) 참조).
산화물 반도체막(113)의 형성 공정에 있어서, 산화물 반도체막(113)에 수소, 또는 물이 가능한 한 포함되지 않게 하기 위해, 산화물 반도체막(113)의 성막의 전처리로서 스퍼터링 장치의 예비 가열실에서 게이트 절연막(102)이 형성된 기판을 예비 가열하여, 기판 및 게이트 절연막(102)에 흡착된 수소, 수분 등의 불순물을 이탈하여 배기하는 것이 바람직하다. 또한, 예비 가열실에 형성하는 배기 수단은 크라이오 펌프가 바람직하다.
게이트 절연막(102)에서 후술하는 섬 형상의 산화물 반도체막(103)이 접하여 형성되는 영역에, 평탄화 처리를 행하여도 좋다. 평탄화 처리로서는, 특별히 한정되지 않지만, 연마 처리(예를 들면, 화학적 기계 연마법(Chemical Mechanical Polishing：CMP)), 드라이 에칭 처리, 플라즈마 처리를 이용할 수 있다.
플라즈마 처리로서는, 예를 들면, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행할 수 있다. 역스퍼터링이란, 아르곤 분위기하에서 기판측에 RF 전원을 이용하여 전압을 인가하고 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 이용해도 좋다. 역스퍼터링을 행하면, 게이트 절연막(102)의 표면에 부착되어 있는 분상 물질(파티클, 먼지라고도 함)을 제거할 수 있다.
평탄화 처리로서 연마 처리, 드라이 에칭 처리, 플라즈마 처리는 복수회 행하여도 좋고, 그것들을 조합하여 행하여도 좋다. 또한, 조합하여 행하는 경우, 공정 순서도 특별히 한정되지 않고, 게이트 절연막(102) 표면의 요철 상태에 맞추어 적절히 설정하면 좋다.
또한, 산화물 반도체막(113)은 성막시에 산소가 많이 포함되는 조건(예를 들면, 산소 100%의 분위기하에서 스퍼터링법에 의해 성막을 행하는 등)에서 성막하여, 산소를 많이 포함하는(바람직하게는 산화물 반도체가 결정 상태에서의 화학양론적 조성에 대하여, 산소의 함유량이 과잉인 영역이 포함되어 있음)막으로 하는 것이 바람직하다.
또한, 본 실시형태에 있어서, 산화물 반도체막(113)으로서, AC 전원 장치를 가지는 스퍼터링 장치를 이용한 스퍼터링법을 이용하여, 막두께 35 nm의 In－Ga－Zn계 산화물막(IGZO막)을 성막한다. 본 실시형태에서, In：Ga：Zn = 1：1：1( = 1/3：1/3：1/3)의 원자비의 In－Ga－Zn계 산화물 타겟을 이용한다. 또한, 성막 조건은 산소 분위기하, 압력 0.6 Pa, 전원 전력 5 kW, 기판 온도 170℃로 한다. 이 성막 조건에서의 성막 속도는 16 nm/min이다.
산화물 반도체막(113)을 성막할 때에 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
감압 상태로 보유된 성막실 내에 기판을 보유한다. 그리고, 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하여, 상기 타겟을 이용하여 기판(100) 위에 산화물 반도체막(113)을 성막한다. 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 성막실은 예를 들면, 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 이 성막실에서 성막한 산화물 반도체막(113)에 포함되는 불순물의 농도를 저감할 수 있다.
또한, 게이트 절연막(102)을 대기에 해방하지 않고 게이트 절연막(102)과 산화물 반도체막(113)을 연속적으로 형성하는 것이 바람직하다. 게이트 절연막(102)을 대기에 노출시키지 않고 게이트 절연막(102)과 산화물 반도체막(113)을 연속하여 형성하면, 게이트 절연막(102) 표면에 수소나 수분 등의 불순물이 흡착되는 것을 방지할 수 있다.
또한, 산화물 반도체막(113)은 성막 직후에, 화학양론적 조성보다 산소가 많은 과포화 상태로 하는 것이 바람직하다. 예를 들면, 스퍼터링법을 이용하여 산화물 반도체막을 성막하는 경우, 성막 가스의 산소가 차지하는 비율이 많은 조건에서 성막하는 것이 바람직하고, 특히 산소 분위기(산소 가스 100%)에서 성막을 행하는 것이 바람직하다. 성막 가스의 산소가 차지하는 비율이 많은 조건, 특히 산소 가스 100%의 분위기에서 성막하면, 예를 들면 성막 온도를 300℃ 이상으로 해도, 막 중으로부터의 Zn의 방출이 억제된다.
또한, 산화물 반도체막(113)에 과잉의 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행하여도 좋다. 가열 처리의 온도는, 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 가열 처리는 감압하 또는 질소 분위기하 등에서 행할 수 있다.
또한, 산화물 반도체막(113)으로서 결정성 산화물 반도체막을 이용하는 경우, 결정화를 위한 가열 처리를 행하여도 좋다.
본 실시형태에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하여, 산화물 반도체막(113)에 대하여 질소 분위기하 450℃에서 1시간, 또한 질소 및 산소 분위기하 450℃에서 1시간의 가열 처리를 행한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 이용해도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 핼라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 가열 처리를 행하는 장치이다. 고온의 가스에는 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들면, 가열 처리로서 650℃∼700℃의 고온으로 가열한 불활성 가스 중에 기판을 넣어 몇 분간 가열한 후, 기판을 불활성 가스 중에서 꺼내는 GRTA를 행하여도 좋다.
또한, 가열 처리에서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다.
또한, 가열 처리로 산화물 반도체막(113)을 가열한 후, 같은 노에 고순도의 산소 가스, 고순도의 일산화이질소 가스, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 이슬점 온도계를 이용하여 측정한 경우의 수분량이 20 ppm(이슬점 환산으로 -55℃ 이하, 바람직하게는 1 ppm 이하, 보다 바람직하게는 10 ppb 이하의 공기)를 도입해도 좋다. 산소 가스 또는 일산화이질소 가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 산소 가스 또는 일산화이질소 가스의 순도를, 6N 이상 바람직하게는 7N 이상(즉, 산소 가스 또는 일산화이질소 가스 중의 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다. 산소 가스 또는 일산화이질소 가스의 작용에 의해, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정에 의해 동시에 감소된 산화물 반도체를 구성하는 주성분 재료인 산소를 공급하는 것에 의해, 산화물 반도체막(113)을 고순도화 및 i형(진성)화할 수 있다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리를 행하는 타이밍은, 막상(膜狀)의 산화물 반도체막의 성막 후이어도, 후술하는 섬 형상의 산화물 반도체막(103) 형성 후이어도 좋다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리는, 복수회 행하여도 좋고, 다른 가열 처리와 겸해도 좋다.
탈수화 또는 탈수소화를 위한 가열 처리를, 산화물 반도체막(103)으로서 섬 형상으로 가공되기 전, 막상의 산화물 반도체막(113)이 게이트 절연막(102)을 덮은 상태로 행하면, 게이트 절연막(102)에 포함되는 산소가 가열 처리에 의해 방출되는 것을 방지할 수 있기 때문에 바람직하다.
또한, 탈수화 또는 탈수소화 처리를 행한 산화물 반도체막(113)에, 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온 중 어느 것인가를 포함함)를 도입하여 막 중에 산소를 공급해도 좋다. 여기서, 산화물 반도체막(113)으로의 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 임플랜테이션법, 플라즈마 처리 등을 이용할 수 있다.
산화물 반도체막(113)으로의 산소의 도입은, 탈수화 또는 탈수소화 처리를 행한 후가 바람직하지만, 특별히 한정되는 것은 아니다. 또한, 상기 탈수화 또는 탈수소화 처리를 행한 산화물 반도체막(113)으로의 산소의 도입은 복수회 행하여도 좋다.
바람직하게는 트랜지스터에 형성되는 산화물 반도체막은, 산화물 반도체가 결정 상태에서의 화학양론적 조성에 대하여, 산소의 함유량이 과잉인 영역이 포함되어 있는 막으로 하면 좋다. 이 경우, 산소의 함유량은 산화물 반도체의 화학양론적 조성을 넘는 정도로 한다. 혹은, 산소의 함유량은 단결정의 경우의 산소의 양을 넘는 정도로 한다. 산화물 반도체의 격자간에 산소가 존재하는 경우도 있다.
이상과 같이, 산화물 반도체막(103)은 수소 등의 불순물이 충분히 제거됨으로써, 또는, 충분한 산소가 공급되어 산소가 과포화 상태로 됨으로써, 고순도화된 것인 것이 바람직하다. 구체적으로는, 산화물 반도체막(103)의 수소 농도는 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하, 보다 바람직하게는 5×1017 atoms/cm3 이하로 한다.
수소 혹은 수분을 산화물 반도체로부터 제거하여, 불순물이 극력 포함되지 않도록 고순도화하고, 산소를 공급하여 산소 결손을 보충함으로써 i형(진성)의 산화물 반도체, 또는 i형(진성)에 한없이 가까운 산화물 반도체로 할 수 있다. 그렇게 함으로써, 산화물 반도체의 페르미 준위(Ef)를 진성 페르미 준위(Ei)와 같은 레벨로까지 할 수 있다. 따라서, 이 산화물 반도체막을 트랜지스터에 이용함으로써, 산소 결손에 기인하는 트랜지스터의 스레숄드 전압(Vth)의 편차, 스레숄드 전압의 시프트(ΔVth)를 저감할 수 있다.
다음에, 산화물 반도체막(113)을 포토리소그래피 공정에 의해 섬 형상의 산화물 반도체막(103)에 가공하여 형성할 수 있다(도 2(B) 참조). 여기서 섬 형상의 산화물 반도체막(103)은 측면 단부가 테이퍼 형상을 가지고 있고, 테이퍼각은 적절히 설정할 수 있다. 예를 들면, 20°내지 50°의 테이퍼각으로 할 수 있다.
또한, 섬 형상의 산화물 반도체막(103)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
또한, 산화물 반도체막의 에칭은, 드라이 에칭이어도 웨트 에칭이어도 좋고, 양쪽 모두를 이용해도 좋다. 예를 들면, 산화물 반도체막의 웨트 에칭에 이용하는 에칭액으로서는, 인산과 초산과 질산을 혼합한 용액 등을 이용할 수 있다. 또한, ITO－07N(칸토 화학사(KANTO CHEMICAL CO., INC.)제)를 이용해도 좋다. 또한, ICP(Inductively Coupled Plasma：유도 결합형 플라즈마) 에칭법에 의한 드라이 에칭에 의해 에칭 가공해도 좋다.
다음에, 게이트 전극층(101), 게이트 절연막(102) 및 산화물 반도체막(103) 위에, 소스 전극층 및 드레인 전극층(이것과 같은 층에서 형성되는 배선을 포함함)이 되는 도전막(105)을 성막한다(도 2(C) 참조).
소스 전극층 및 드레인 전극층으로서 이용하는 도전막(105)은 후의 가열 처리에 견딜 수 있는 재료를 이용한다. 예를 들면, 알루미늄(Al), 크롬(Cr), 구리(Cu), 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 텅스텐(W)으로부터 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 이용할 수 있다. 또한, Al, Cu 등의 금속막의 하측 또는 상측의 한쪽 또는 쌍방에 Ti, Mo, W 등의 고융점 금속막 또는 그들의 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 해도 좋다. 또한, 소스 전극층 및 드레인 전극층에 이용하는 도전막(105)으로서는, 도전성의 금속 산화물로 형성해도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3―SnO2, ITO라고 약기함), 산화 인듐 산화 아연(In2O3―ZnO) 또는 이러한 금속 산화물 재료에 산화 실리콘을 포함시킨 것을 이용할 수 있다.
본 실시형태에서는, 도전막으로서 스퍼터링법을 이용하여, 막두께 50 nm의 티탄막, 막두께 400 nm의 알루미늄막, 막두께 100 nm의 티탄막의 순으로 적층한 것을 이용한다.
포토리소그래피 공정에 의해, 도전막(105)을 선택적으로 에칭하여 소스 전극층(105a) 및 드레인 전극층(105b)(이것과 같은 층에서 형성되는 배선을 포함함)을 형성한다(도 2(D) 참조). 소스 전극층(105a), 드레인 전극층(105b)은 포토리소그래피를 이용하여 형성하고, 형성 후에 레지스트 마스크를 제거한다.
여기서 소스 전극층(105a) 및 드레인 전극층(105b)은 적어도 게이트 전극층(101)의 일부와 중첩하도록 형성한다.
레지스트 마스크 형성시의 노광에는, 자외선이나 KrF 레이저광이나 ArF 레이저광을 이용하면 좋다. 산화물 반도체막(103) 위에서 대향하는 소스 전극층(105a)의 하단부와 드레인 전극층(105b)의 하단부와의 간격폭에 의해 후에 형성되는 트랜지스터(140)의 채널 길이(L)가 결정된다. 또한, 채널 길이(L) = 25 nm 미만의 노광을 행하는 경우에는, 수nm∼수 10 nm로 극히 파장이 짧은 초자외선(Extreme Ultraviolet)을 이용하여 레지스트 마스크 형성시의 노광을 행하면 좋다. 초자외선에 의한 노광은 해상도가 높고 초점심도도 크다. 따라서, 후에 형성되는 트랜지스터의 채널 길이(L)를 10 nm 이상 1000 nm 이하로 하는 것도 가능하고, 회로의 동작 속도를 고속화할 수 있다.
소스 전극층(105a) 및 드레인 전극층(105b)으로서 이용하는 도전막(105)의 에칭은 드라이 에칭으로 행하고, 할로겐을 포함하는 가스를 에칭 가스로서 이용할 수 있다. 예를 들면, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma：유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 원하는 가공 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
할로겐을 포함하는 가스로서는, 염소를 포함하는 가스, 예를 들면, 염소(Cl2), 삼염화 붕소(BCl3), 사염화규소(SiCl4), 사염화탄소(CCl4) 등을 포함하는 가스를 이용할 수 있다. 또한, 할로겐을 포함하는 가스로서 불소를 포함하는 가스, 예를 들면, 사불화 탄소(CF4), 육불화 유황(SF6), 삼불화 질소(NF3), 트리플루오로메탄(CHF3), 옥타플루오로시클로부탄(C4F8) 등을 포함하는 가스를 이용할 수 있다. 또한, 이러한 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 이용할 수 있다.
본 실시형태에서 도전막의 에칭은 에칭 가스로서 Cl2와 BCl3를 이용한 드라이 에칭법에 의해, 티탄막, 알루미늄막, 티탄막의 적층으로 이루어지는 도전막(105)을 에칭하여, 소스 전극층(105a), 드레인 전극층(105b)을 형성한다.
이와 같이 할로겐을 포함하는 에칭 가스를 이용하면, 산화물 반도체막(103) 표면의 소스 전극층(105a) 및 드레인 전극층(105b)과 중첩하지 않고 노출된 영역, 특히 산화물 반도체막(103)의 측면 단부의 소스 전극층(105a) 및 드레인 전극층(105b)과 중첩하지 않는 영역(103a)이 이 에칭 가스에 노출된다. 이것에 의해, 영역(103a)에 에칭 가스에 포함되는 불순물(염소나 불소 등의 할로겐계 불순물, 붕소 등의 3 족 또는 13 족의 불순물, 질소 등의 5 족 또는 15 족의 불순물 등)이 부착 또는 혼입된다. 이것에 의해, 이 영역에서 캐리어로서 기능하는 전자가 과잉으로 생성될 우려가 있다. 또한, 이러한 불순물에 의해 산화물 반도체막(103) 중의 산소가 추출되게 되어, 산화물 반도체막(103)의 표면에 산소 결손이 형성될 우려가 있다. 위에서 설명한 바와 같이, 영역(103a)을 포함하는 산화물 반도체막(103)의 측면 단부는 특히 산소가 추출되기 쉬워 산소 결손이 형성될 우려가 높다. 이와 같이, 불순물의 혼입이나 산소 결손의 발생에 의해 캐리어가 생성되면, 산화물 반도체막(103)의 노출된 표면, 특히 영역(103a)이 저저항화(n형화)되고 기생 채널이 형성되기 쉬워진다.
또한, 할로겐을 포함하는 에칭 가스에 포함되는 할로겐 이외의 원소(예를 들면, 붕소 등의 3 족 또는 13 족의 불순물, 질소 등의 5 족 또는 15 족의 불순물 등)도, 산화물 반도체막(103)의 노출된 표면, 특히 영역(103a)이 저저항화(n형화)되는 요인의 하나가 될 수 있다.
따라서, 본 실시형태에서는, 산화물 반도체막(103) 표면의 소스 전극층(105a) 및 드레인 전극층(105b)과 중첩하지 않고 노출된 영역, 특히 산화물 반도체막(103)의 측면 단부의 소스 전극층(105a) 및 드레인 전극층(105b)과 중첩하지 않은 영역(103a)에 불순물 제거 처리 및 산소 첨가 처리를 행함으로써, 이 영역에서의 캐리어의 생성을 억제하여, 저저항화를 방지한다.
산화물 반도체막(103) 표면의 소스 전극층(105a) 및 드레인 전극층(105b)과 중첩하지 않고 노출된 영역, 특히 산화물 반도체막(103)의 측면 단부의 소스 전극층(105a) 및 드레인 전극층(105b)과 중첩하지 않은 영역(103a)의 불순물 제거 처리는 용액에 의한 세정 처리로 행할 수 있다(도 3(A) 참조).
용액에 의한 세정 처리로서는, 희불산 용액에 의한 세정 처리를 적합하게 이용할 수 있다. 예를 들면, 희불산 용액을 이용하는 경우, 희불산을 1/102 내지 1/105 정도, 바람직하게는 1/103 내지 1/105 정도로 희석한다. 또한 이때, 상기의 불순물이 부착되어 있던, 산화물 반도체막(103) 표면의 소스 전극층(105a) 및 드레인 전극층(105b)과 중첩하지 않고 노출된 영역, 특히 영역(103a)을 에칭하여, 이 영역을 제거해도 좋다. 예를 들면, 1/103 희석 불산(0.05% 불산)으로 IGZO막을 처리하면, 1초당 1∼3 nm 막두께가 감소하고, 2/105 희석 불산(0.0025% 불산)으로 IGZO막을 처리하면, 1초당 0.1 nm 정도 막두께가 감소한다.
또한, 용액에 의한 세정 처리로서는, 옥살산 용액을 이용할 수도 있다. 옥살산 용액으로서는, 예를 들면 ITO－07N(칸토 화학사제)를 순수(純水)로 희석하여 이용해도 좋고, 구체적으로는, 1/100로 희석하여 IGZO막을 처리하면, 1분당 3.2 nm 정도 막두께가 감소한다.
또한, 용액 세정에 의한 불순물 제거 처리 후에 가열 처리를 행하고, 이용액 세정에 있어서 산화물 반도체막의 표면에 흡착된 흡착수 등을 제거하는 것이 바람직하다.
이와 같이 불순물 제거 처리를 행함으로써, 산화물 반도체막(103) 표면의 소스 전극층(105a) 및 드레인 전극층(105b)과 중첩하지 않고 노출된 영역, 특히 영역(103a)에서, 염소나 불소 등의 할로겐계 불순물로 대표되는 불순물을 제거 또는 저감할 수 있다. 구체적으로 불순물 농도는, 영역(103a)에서, 염소의 농도를 5×1018 atoms/cm3 이하(바람직하게는 1×1018 atoms/cm3 이하)로 할 수 있다. 또한, 영역(103a)에서, 불소의 농도를 5×1018 atoms/cm3 이하(바람직하게는 1×1018 atoms/cm3 이하)로 할 수도 있다. 또한, 영역(103a)에서, 붕소의 농도를 5×1016 atoms/cm3 이하(바람직하게는 1×1016 atoms/cm3 이하)로 할 수도 있다. 또한, 영역(103a)에 있어서, 질소의 농도를 1×1018 atoms/cm3 미만(바람직하게는 1×1017 atoms/cm3 이하)으로 할 수도 있다. 또한, 산화물 반도체막(103)의 영역(103a) 이외에서의 상기 불순물의 농도는 영역(103a)에서의 상기 불순물의 농도보다 낮은 것이 바람직하고, 예를 들면, 붕소, 염소, 불소 등의 농도가 낮은 것이 바람직하다.
또한, 산화물 반도체막(103) 표면의 소스 전극층(105a) 및 드레인 전극층(105b)과 중첩하지 않고 노출된 영역, 특히 영역(103a)에서, 마그네슘, 구리, 알루미늄 등의 불순물의 혼입도 억제되어 있는 것이 바람직하다. 소스 전극층(105a) 및 드레인 전극층(105b)의 패터닝 시에 마그네슘, 구리, 알루미늄 등의 불순물이 비산하여, 영역(103a)에 부착되면, 이 불순물에 의해 캐리어를 생성하여 기생 채널이 형성될 우려가 있다. 따라서 상기 불순물의 농도는 이하와 같이 하는 것이 바람직하다. 마그네슘의 농도를 1×1017 atoms/cm3 이하(바람직하게는 1×1016 atoms/cm3 이하)로 하고, 구리의 농도를 1×1018 atoms/cm3 이하(바람직하게는 1×1017 atoms/cm3 이하)로 하고, 알루미늄의 농도를 1×1019 atoms/cm3 이하(바람직하게는 1×1018 atoms/cm3 이하)로 한다.
다음에, 산화물 반도체막(103) 표면의 소스 전극층(105a) 및 드레인 전극층(105b)과 중첩하지 않고 노출된 영역, 특히 산화물 반도체막(103)의 측면 단부의 소스 전극층(105a) 및 드레인 전극층(105b)과 중첩하지 않는 영역(103a)에 산소 첨가 처리를 행한다(도 3(B) 참조). 이 산소 첨가 처리는 플라즈마 처리로 행할 수 있고, 특히 일산화이질소 분위기하에서 플라즈마 처리(이하, 일산화이질소 플라즈마 처리라고 부름)를 행하는 것이 적합하다. 또한, 플라즈마 처리로서는 산소 분위기하에서 플라즈마 처리를 이용할 수도 있다.
일산화이질소 플라즈마 처리는, 기판 온도를 실온 이상 400℃ 이하로 하여 행하는 것이 바람직하고, 기판 온도를 250℃ 이상 400℃ 이하로 하여 행하는 것이 보다 바람직하고, 기판 온도를 350℃ 이상 400℃ 이하로 하여 행하는 것이 더욱 더 바람직하다. 예를 들면, 처리 조건을 N2O 분위기(가스 유량 10 slm), 압력 20 Pa, 전원 전력 150 W, 기판 온도 400℃로 하여 일산화이질소 플라즈마 처리를 행할 수 있다.
일산화이질소 분위기하에서 플라즈마 처리를 행함으로써, 비교적 용이하게 산소 라디칼을 형성할 수 있으므로, 용이하게 산화물 반도체막(103) 표면의 소스 전극층(105a) 및 드레인 전극층(105b)과 중첩하지 않고 노출된 영역, 특히 영역(103a)에 산소를 공급할 수 있다. 또한 동시에, 일산화이질소 플라즈마 처리에 의해, 상기 불순물이나 수소, 물 등의 불순물을 산화물 반도체막(103)으로부터 제거할 수도 있다. 예를 들면, 산화물 반도체막(103)의 수소 농도를 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하, 보다 바람직하게는 5×1017 atoms/cm3 이하로 할 수 있다.
또한, 상기와 같이 기판 온도를 바람직하게는 250℃ 이상 400℃ 이하, 보다 바람직하게는 기판 온도를 350℃ 이상 400℃ 이하로 하여 일산화이질소 플라즈마 처리를 행함으로써, 산화물 반도체막(103) 중의 산소의 확산 계수를 크게 하여 산소를 공급할 수 있다.
이와 같이, 불순물 제거 처리와 산소 첨가 처리를 행함으로써, 산화물 반도체막(103) 표면의 소스 전극층(105a) 및 드레인 전극층(105b)과 중첩하지 않고 노출된 영역, 특히 산화물 반도체막(103)의 측면 단부의 소스 전극층(105a) 및 드레인 전극층(105b)과 중첩하지 않는 영역(103a)에 있어서의 불순물이나 산소 결손을 저감하여, 캐리어의 생성을 억제할 수 있다. 따라서, 트랜지스터(140)의 전기 특성의 열화를 방지하여, 양호한 전기 특성으로 할 수 있으므로, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 상기 불순물 제거 처리에 있어서, 산화물 반도체막(103)에 산소 결손이 생기는 경우가 있지만, 상기와 같이 불순물 제거 처리 후에 산소 첨가 처리를 행함으로써, 이 산소 결손도 산소 첨가 처리로 제거할 수 있다.
다음에, 산화물 반도체막(103), 소스 전극층(105a) 및 드레인 전극층(105b)을 덮어 제 1 보호 절연막(108)을 형성한다.
제 1 보호 절연막(108)은 플라즈마 CVD법, 스퍼터링법을 이용하여 성막할 수 있다. 제 1 보호 절연막(108)으로서, 대표적으로는 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 산화 하프늄막, 또는 산화 갈륨막, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막 등의 무기 절연막의 단층 또는 적층을 이용할 수 있다. 본 실시형태에서는 CVD법을 이용하여 산화 질화 실리콘막을 막두께 400 nm로 형성한다. 이와 같이 CVD법을 이용하여 제 1 보호 절연막(108)을 형성함으로써, 성막 속도를 향상시킬 수 있으므로 택트 타임의 단축을 도모할 수 있다.
또 제 1 보호 절연막(108)으로서, 예를 들면, 스퍼터링법을 이용하여 산화 실리콘막을 형성해도 좋다. 스퍼터링법을 이용하여 형성된 산화 실리콘막에서는, 막 중의 산소량을 용이하게 화학양론적 조성보다 크게 할 수 있으므로, 후의 공정에서 산소 첨가 처리를 행하지 않고, 산화물 반도체막(103)에 산소를 공급할 수 있다.
또한, 제 1 보호 절연막(108)으로서 실리콘계의 절연막을 이용하는 경우, 일반적으로 성막 전에 성막실의 클리닝 처리를 행한다. 이러한 클리닝 처리로서는, ClF3 또는 NF3 등의 불소 화합물 가스를 이용하는 일이 많다. 이와 같이 클리닝 처리에 불소계 화합물 가스를 이용하면, 이 가스에 포함되는 불소 등의 불순물이 성막실의 내벽에 흡착하여, 제 1 보호 절연막(108)을 성막할 때에 산화물 반도체막(103) 중에 받아들여질 우려가 있다. 따라서, 불소 화합물 가스를 이용하는 클리닝 처리 대신에, 이 성막실에 실란(SiH4) 등을 도입하여 클리닝 처리를 행하는 것이 바람직하다. 이것에 의해, 산화물 반도체막(103)에 캐리어를 생성하는 불순물을 저감시킬 수 있다.
다음에, 산소 첨가 처리를 행하여, 적어도 제 1 보호 절연막(108)에 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온의 어느 것인가를 포함함)를 공급한다(도 3(C) 참조).
산소 첨가 처리는, 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 임플랜테이션법, 플라즈마 처리 등을 이용할 수 있다. 또한, 이온 주입법으로서는 가스 클러스터 이온 빔을 이용해도 좋다. 산소 첨가 처리는, 기판 전면을 한 번에 행하여도 좋고, 선상(線狀)의 이온 빔 등을 이동(스캔)시키면서 행하여도 좋다.
예를 들면, 첨가되는 산소는 산소를 포함하는 가스를 이용하여 플라즈마 발생 장치에 의해 공급되어도 좋고, 오존 발생 장치에 의해 공급되어도 좋다. 보다 구체적으로는, 예를 들면, 반도체 장치에 대하여 에칭 처리를 행하기 위한 장치나, 레지스트 마스크에 대하여 애싱을 행하기 위한 장치 등을 이용하여 산소를 발생시켜, 제 1 보호 절연막(108)에 산소를 공급할 수 있다.
산소 첨가 처리에는 산소를 포함하는 가스를 이용할 수 있다. 산소를 포함하는 가스로서는, 산소, 일산화이질소, 이산화질소, 이산화탄소, 일산화탄소 등을 이용할 수 있다. 또한, 산소 첨가 처리에 있어서, 희가스를 이용해도 좋다.
이와 같이 산소 첨가 처리를 행함으로써, CVD법 등을 이용하여 제 1 보호 절연막(108)을 형성한 경우에도, 막 중의 산소량을 용이하게 화학양론적 조성보다 크게 할 수 있다.
다음에, 제 1 보호 절연막(108)을 덮어 제 2 보호 절연막(109)을 성막한다. 제 2 보호 절연막(109)으로서는, 치밀성이 높은 무기 절연막이 바람직하고, 산화 알루미늄막 또는 질화 실리콘막 등을 이용하는 것이 바람직하다. 본 실시형태에서는, 스퍼터링법을 이용하여 형성된 산화 알루미늄막을 이용한다. 또한, 제 2 보호 절연막(109)은 반드시 형성하지는 않아도 좋다.
제 2 보호 절연막(109)으로서 이용되는 산화 알루미늄막은 고밀도(막밀도 3.2g/cm3 이상, 바람직하게는 3.6g/cm3 이상)로 함으로써, 트랜지스터(140)에 안정적인 전기 특성을 부여할 수 있다. 또한, 막밀도는 러더포드 후방 산란법(RBS：Rutherford Backscattering Spectrometry)이나, X선 반사율 측정법(XRR：X－Ray Reflection)에 의해 측정할 수 있다.
제 2 보호 절연막(109)으로서 이용할 수 있는 산화 알루미늄막은, 수소, 수분 등의 불순물, 및 산소의 양쪽 모두에 대하여 막을 통과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화 알루미늄막은 제작 공정 중 및 제작 후에서, 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체막(103)으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막(103)으로부터의 방출을 방지하는 보호막으로서 기능한다.
또한, 제 2 보호 절연막(109)의 형성 후에 열처리를 행하여, 제 1 보호 절연막(108)에 함유되는 화학양론적 조성을 넘는 양의 산소를 산화물 반도체막(103)에 공급할 수 있다.
이 열처리의 온도는, 250℃ 이상 700℃ 이하, 또는 400℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 예를 들면, 열처리 장치의 하나인 전기로에 기판을 도입하여, 질소 분위기하 250℃에서 1시간의 열처리를 행한다.
이때, 산소의 공급을 행하는 제 1 보호 절연막(108) 위를, 치밀성을 가지는 제 2 보호 절연막(109)으로 덮음으로써, 제 1 보호 절연막(108)으로부터의 산소의 상방으로의 확산을 막아, 산화물 반도체막(103)에 산소를 공급할 수 있다.
이와 같이, 과잉 산소를 포함하는 제 1 보호막(108)을, 차단 효과를 가지는 제 2 보호막(109)으로 감싸 열처리를 행함으로써, 산화물 반도체막(103)에 있어서 화학양론비 조성과 거의 일치하는 상태, 또는 화학양론적 조성보다 산소가 많은 과포화 상태로 할 수 있다. 예를 들면, 산화물 반도체막(103)이 IGZO인 경우, 화학양론적 조성의 일례는 In：Ga：Zn：O = 1：1：1：4［원자수비］이기 때문에, 산소의 원자수비가 4 또는 4 이상 포함하는 상태가 된다.
이상의 공정에 의해, 본 실시형태에 나타내는 트랜지스터(140)가 제작된다(도 3(D) 참조).
또한, 트랜지스터(140)에 기인한 표면 요철을 저감하기 위해 평탄화 절연막(110)을 형성해도 좋다. 평탄화 절연막(110)으로서는, 폴리이미드, 아크릴, 벤조시클로부텐계 수지 등의 유기 재료를 이용할 수 있다. 또한 상기 유기 재료 외에, 저유전율 재료(low－k 재료) 등을 이용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연막(110)을 형성해도 좋다.
예를 들면, 평탄화 절연막(110)으로서, 막두께 1500 nm의 아크릴 수지막을 형성하면 좋다. 아크릴 수지막은 도포법에 의한 도포 후, 소성(예를 들면 질소 분위기하 250℃ 1시간)하여 형성할 수 있다.
평탄화 절연막(110)을 형성 후, 가열 처리를 행하여도 좋다. 이와 같이, 트랜지스터(140) 형성 후, 가열 처리를 행하여도 좋다. 또한, 가열 처리는 복수회 행하여도 좋다.
이상과 같이, 불순물 제거 처리 및 산소 첨가 처리를 행하여, 산화물 반도체막을 이용한 반도체 장치를 제작함으로써, 산화물 반도체막(103) 표면의 소스 전극층(105a) 및 드레인 전극층(105b)과 중첩하지 않고 노출된 영역, 특히 영역(103a)에서, 염소(Cl)나 불소(F) 등의 할로겐계 불순물, 붕소(B) 등의 3 족 또는 13 족의 불순물, 질소(N) 등의 5 족 또는 15 족의 불순물의 혼입이나, 산소 결손의 발생을 억제할 수 있다. 특히, 영역(103a)에 있어서, 불소의 농도를 5×1018 atoms/cm3 이하(바람직하게는 1×1018 atoms/cm3 이하)로 할 수도 있다. 또한, 영역(103a)에서, 붕소의 농도를 5×1016 atoms/cm3 이하(바람직하게는 1×1016 atoms/cm3 이하)로 할 수도 있다. 또한, 영역(103a)에 있어서, 질소의 농도를 1×1018 atoms/cm3 미만(바람직하게는 1×1017 atoms/cm3 이하)으로 할 수도 있다. 이와 같이, 이 영역에서 불순물이나 산소 결손을 저감함으로써, 캐리어로서 기능하는 전자의 생성을 억제할 수 있다.
이와 같이 산화물 반도체막(103)에의 불순물의 혼입을 억제하고, 산소 첨가 처리를 행하여 산소 결손을 제거함으로써, 산화물 반도체막(103)을 화학양론적 조성보다 산소가 많은 과포화 상태로 한다.
따라서, 양호한 트랜지스터 특성을 가지는, 산화물 반도체를 이용한 트랜지스터를 제공할 수 있다. 또한, 산화물 반도체막을 이용한 안정된 전기 특성을 가지는 트랜지스터를 포함하는 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 수율 좋게 제작하여, 고생산화를 달성할 수 있다.
또한, 트랜지스터(140)에서는, 보텀 게이트 구조의 트랜지스터의 예에 대하여 나타냈지만, 본 실시형태는 이것에 한정되는 것은 아니다. 트랜지스터(140)와는 다른 형태의 트랜지스터(150)에 대하여 도 4를 이용하여 설명한다.
도 4에 나타내는 트랜지스터(150)는 채널 형성 영역의 상하에 게이트 절연막을 통하여 배치된 2개의 게이트 전극층을 가지는, 듀얼 게이트형의 트랜지스터의 일례이다. 또한, 도 4(A)는 트랜지스터(150)의 평면도이며, 도 4(B)는 도 4(A)의 X3－Y3에서의 단면도이며, 도 4(C)는 도 4(A)의 X4－Y4에서의 단면도이다.
도 4(A) 내지 도 4(C)에 나타내는 바와 같이, 트랜지스터(150)는 제 2 보호 절연막(109) 위에, 산화물 반도체막(103)과 중첩하여 게이트 전극층(111)을 가지는 점에서, 트랜지스터(140)와 다르다. 게이트 전극층(111)은 게이트 전극층(101)과 같은 재료 및 방법으로 형성할 수 있으므로, 상세한 사항에 대해서는, 게이트 전극층(101)의 기재를 참작할 수 있다.
트랜지스터(150)의 제작 방법은, 도 3(D)에 나타내는 공정까지는, 트랜지스터(140)와 같은 방법으로 제작할 수 있고, 도 3(D)에 나타내는 공정에서, 적어도 제 1 보호 절연막(108)을 형성한 후에 게이트 전극층(111)을 형성하면 좋다.
여기서, 제 1 보호 절연막(108) 및 제 2 보호 절연막(109)은 게이트 전극층(111)의 게이트 절연막으로서 기능하므로, 트랜지스터(150)의 특성에 맞추어 제 1 보호 절연막(108) 및 제 2 보호 절연막(109)의 재료 등은 적절히 결정하면 좋다.
또한, 트랜지스터(150)의 그 외의 부분의 구성은 트랜지스터(140)와 마찬가지이므로 각 구성의 상세한 사항에 대해서는 그것을 참조하기 바란다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 2)
실시형태 1에 나타낸 트랜지스터를 이용하여 표시 기능을 가지는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한, 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를, 화소부와 같은 기판 위에 일체 형성하여, 시스템 온 패널을 형성할 수 있다.
도 5(A)에서, 제 1 기판(4001) 위에 형성된 화소부(4002)를 둘러싸도록 하여, 시일재(4005)가 제공되고, 제 2 기판(4006)에 의해 봉지되어 있다. 도 5(A)에서는, 제 1 기판(4001) 위의 시일재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 주사선 구동 회로(4004), 신호선 구동 회로(4003)가 실장되어 있다. 또한 별도 형성된 신호선 구동 회로(4003)와 주사선 구동 회로(4004) 또는 화소부(4002)에 부여되는 각종 신호 및 전위는 FPC(Flexible printed circuit)(4018a, 4018b)로부터 공급되고 있다.
도 5(B), 및 도 5(C)에서, 제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록 하여, 시일재(4005)가 제공된다. 또한 화소부(4002)와 주사선 구동 회로(4004)의 위에 제 2 기판(4006)이 설치되어 있다. 따라서 화소부(4002)와 주사선 구동 회로(4004)는, 제 1 기판(4001)과 시일재(4005)와 제 2 기판(4006)에 의해, 표시 소자와 함께 봉지되어 있다. 도 5(B), 및 도 5(C)에서는, 제 1 기판(4001) 위의 시일재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다. 도 5(B), 및 도 5(C)에서는, 별도 형성된 신호선 구동 회로(4003)와 주사선 구동 회로(4004) 또는 화소부(4002)에 부여되는 각종 신호 및 전위는 FPC(4018)로부터 공급된다.
또한, 도 5(B), 및 도 5(C)에서는, 신호선 구동 회로(4003)를 별도 형성하여, 제 1 기판(4001)에 실장하고 있는 예를 나타내고 있지만, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장해도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장해도 좋다.
또한, 별도 형성한 구동 회로의 접속 방법은, 특별히 한정되는 것은 아니고, COG(Chip On Glass) 방법, 와이어 본딩 방법, 혹은 TAB(Tape Automated Bonding) 방법 등을 이용할 수 있다. 도 5(A)는, COG 방법에 의해 신호선 구동 회로(4003), 주사선 구동 회로(4004)를 실장하는 예이며, 도 5(B)는 COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이며, 도 5(C)는 TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 표시 장치는 표시 소자가 봉지된 상태에 있는 패널과, 이 패널에 콘트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다.
또한, 본 명세서 중에서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 혹은 광원(조명 장치 포함함)을 가리킨다. 또한, 커넥터, 예를 들면 FPC 혹은 TAB 테이프 혹은 TCP가 장착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG 방식에 의해 IC(집적회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
또한, 제 1 기판 위에 형성된 화소부 및 주사선 구동 회로는 트랜지스터를 복수 가지고 있어, 실시형태 1에 나타낸 트랜지스터를 적용할 수 있다.
표시 장치에 형성되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 이용할 수 있다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
또한, 반도체 장치의 한 형태에 대하여, 도 5 내지 도 7을 이용하여 설명한다. 도 7은 도 5(B)의 M－N에서의 단면도에 상당한다.
도 5 및 도 7에 나타내는 바와 같이, 반도체 장치는 접속 단자 전극(4015) 및 단자 전극(4016)을 가지고 있고, 접속 단자 전극(4015) 및 단자 전극(4016)은 FPC(4018)가 가지는 단자와 이방성 도전막(4019)을 통하여, 전기적으로 접속되어 있다.
접속 단자 전극(4015)은 제 1 전극층(4030)과 같은 도전막으로 형성되고, 단자 전극(4016)은 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되어 있다.
또한 제 1 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동 회로(4004)는 트랜지스터를 복수 가지고 있고, 도 7에서는 화소부(4002)에 포함되는 트랜지스터(4010)와 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)를 예시하고 있다. 도 7(A)에서, 트랜지스터(4010, 4011) 위에는 제 1 보호 절연막(4020) 및 제 2 보호 절연막(4021)이 형성되고, 도 7(B)에는, 절연막(4022)이 더 형성되어 있다.
트랜지스터(4010, 4011)로서는, 실시형태 1에 나타낸 트랜지스터를 적용할 수 있다. 본 실시형태에서는, 실시형태 1에 나타낸 트랜지스터(140)와 같은 구조를 가지는 트랜지스터를 적용하는 예를 나타낸다. 트랜지스터(4010, 4011)는 보텀 게이트 구조의 역스태거형 트랜지스터이다.
실시형태 1에 나타낸 트랜지스터(140)와 같은 구조 및 제작 방법에 의해 얻어지는 트랜지스터(4010, 4011)는 산화물 반도체막 표면의 소스 전극층 및 드레인 전극층과 중첩하지 않고 노출된 영역, 특히 산화물 반도체막의 측면 단부의 소스 전극층 및 드레인 전극층과 중첩하지 않는 영역에서, 불순물이나 산소 결손이 저감되어, 캐리어로서 기능하는 전자의 생성이 억제되고 있다.
따라서, 본 실시형태에서 도 5 및 도 7에 나타내는 반도체 장치를, 산화물 반도체막을 이용한 안정된 전기 특성을 가지는 트랜지스터(4010, 4011)를 포함하는 신뢰성이 높은 반도체 장치로서 제공할 수 있다. 또한, 그러한 신뢰성이 높은 반도체 장치를 수율 좋게 제작하여, 고생산화를 달성할 수 있다.
또한, 구동 회로용의 트랜지스터(4011)의 산화물 반도체막의 채널 형성 영역과 겹치는 위치에 도전층을 더 형성해도 좋다. 도전층을 산화물 반도체막의 채널 형성 영역과 겹치는 위치에 형성함으로써, 바이어스-열 스트레스 시험(BT 시험) 전후에서의 트랜지스터(4011)의 스레숄드 전압의 변화량을 더욱 저감할 수 있다. 또한, 도전층은 전위가 트랜지스터(4011)의 게이트 전극층과 같아도 좋고, 상이하여도 좋고, 제 2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층의 전위가 GND, 0 V, 혹은 플로팅 상태여도 좋다.
또한, 이 도전층은 외부의 전장을 차폐하는, 즉 외부의 전장이 내부(트랜지스터를 포함하는 회로부)에 작용하지 않게 하는 기능(특히 정전기에 대한 정전 차폐 기능)도 가진다. 도전층의 차폐 기능에 의해, 정전기 등의 외부의 전장의 영향에 의해 트랜지스터의 전기적인 특성이 변동하는 것을 방지할 수 있다.
화소부(4002)에 설치된 트랜지스터(4010)는 표시 소자와 전기적으로 접속하여, 표시 패널을 구성한다. 표시 소자는 표시를 행할 수 있다면 특별히 한정되지 않고, 다양한 표시 소자를 이용할 수 있다.
도 7(A)에 표시 소자로서 액정 소자를 이용한 액정 표시 장치의 예를 나타낸다. 도 7(A)에서, 표시 소자인 액정 소자(4013)는 제 1 전극층(4030), 제 2 전극층(4031), 및 액정층(4008)을 포함한다. 또한, 액정층(4008)을 협지하도록 배향막으로서 기능하는 절연막(4032, 4033)이 형성되어 있다. 제 2 전극층(4031)은 제 2 기판(4006)측에 형성되고, 제 1 전극층(4030)과 제 2 전극층(4031)은 액정층(4008)을 통하여 적층하는 구성으로 되어 있다.
또한, 스페이서(4035)는 절연막을 선택적으로 에칭함으로써 얻어지는 주상(柱狀)의 스페이서이며, 액정층(4008)의 막 두께(셀 갭)를 제어하기 위해 형성되어 있다. 또한 구상(球狀)의 스페이서를 이용하고 있어도 좋다.
표시 소자로서 액정 소자를 이용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 이용할 수 있다. 이러한 액정 재료(액정 조성물)는, 조건에 따라, 콜레스테릭상, 스멕틱상, 큐빅상, 카이럴 네마틱상, 등방상 등을 나타낸다.
또한, 액정층(4008)에, 배향막을 이용하지 않는 블루상을 발현하는 액정 조성물을 이용해도 좋다. 이 경우, 액정층(4008)과, 제 1 전극층(4030) 및 제 2 전극층(4031)은 접하는 구조가 된다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온해가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 액정 및 카이럴제를 혼합시킨 액정 조성물을 이용하여 발현시킬 수 있다. 또한, 블루상이 발현하는 온도 범위를 넓히기 위해, 블루상을 발현하는 액정 조성물에 중합성 모노머 및 중합 개시제 등을 첨가하여, 고분자 안정화시키는 처리를 행하여 액정층을 형성할 수도 있다. 블루상을 발현하는 액정 조성물은, 응답 속도가 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다. 또 배향막을 형성하지 않아도 좋으므로 러빙 처리도 불필요해지기 때문에, 러빙 처리에 의해 발생되는 정전 파괴를 방지할 수 있어, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서 액정 표시 장치의 생산성을 향상시키는 것이 가능하게 된다. 산화물 반도체막을 이용하는 트랜지스터는, 정전기의 영향에 의해 트랜지스터의 전기적인 특성이 현저하게 변동하여 설계 범위를 일탈할 우려가 있다. 따라서 산화물 반도체막을 이용하는 트랜지스터를 가지는 액정 표시 장치에 블루상을 발현하는 액정 조성물을 이용하는 것은 보다 효과적이다.
또한, 액정 재료의 고유 저항은 1×109 Ω·cm 이상이며, 바람직하게는 1×1011 Ω·cm 이상이며, 더욱 바람직하게는 1×1012 Ω·cm 이상이다. 또한, 본 명세서에서의 고유 저항의 값은 20℃에서 측정한 값으로 한다.
액정 표시 장치에 형성되는 보유 용량의 크기는 화소부에 배치되는 트랜지스터의 리크 전류 등을 고려하여, 소정의 기간 동안 전하를 보유할 수 있도록 설정된다. 보유 용량의 크기는 트랜지스터의 오프 전류 등을 고려하여 설정하면 좋다.
본 명세서에 개시하는 산화물 반도체막을 이용한 트랜지스터는, 오프 상태에서의 전류값(오프 전류값)을 낮게 제어할 수 있다. 따라서, 화상 신호 등의 전기 신호의 보유 시간을 길게 할 수 있고, 전원 온 상태에서는 기입 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 줄일 수 있기 때문에, 소비 전력을 억제하는 효과를 얻는다.
또한, 본 명세서에 개시하는 산화물 반도체막을 이용한 트랜지스터는 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속 구동이 가능하다. 예를 들면, 이러한 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 이용함으로써, 화소부의 스위칭 트랜지스터와 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 별도 구동 회로로서 실리콘 웨이퍼 등에 의해 형성된 반도체 장치를 이용할 필요가 없기 때문에, 반도체 장치의 부품 점수를 삭감할 수 있다. 또한, 화소부에서도, 고속 구동이 가능한 트랜지스터를 이용함으로써, 고화질의 화상을 제공할 수 있다.
액정 표시 장치에는, TN(Twisted Nematic) 모드, IPS(In－Plane－Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric alignedMicro－cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 이용할 수 있다.
또한, 노멀리-블랙형의 액정 표시 장치, 예를 들면 수직 배향(VA) 모드를 채용한 투과형의 액정 표시 장치로 해도 좋다. 수직 배향 모드로서는 몇 개의 예를 들고 있지만, 예를 들면, MVA(Multi－Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super View) 모드 등을 이용할 수 있다. 또한, VA형의 액정 표시 장치에도 적용할 수 있다. VA형의 액정 표시 장치는, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식의 일종이다. VA형의 액정 표시 장치는, 전압이 인가되어 있지 않을 때에 패널면에 대하여 액정 분자가 수직 방향을 향하는 방식이다. 또한, 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누어, 각각 다른 방향으로 분자를 넘어뜨리도록 고안되어 있는 멀티 도메인화 혹은 멀티 도메인 설계라고 불리는 방법을 이용할 수 있다.
또한, 표시 장치에 있어서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 형성한다. 예를 들면, 편광 기판 및 위상차 기판에 의한 원 편광을 이용해도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 이용해도 좋다.
또한, 화소부에서의 표시 방식은, 프로그래시브 방식이나 인터레이스 방식 등을 이용할 수 있다. 또한, 컬러 표시할 때에 화소에서 제어하는 색요소로서는, RGB(R은 적, G는 녹, B는 청을 나타냄)의 삼색에 한정되지 않는다. 예를 들면, RGBW(W는 흰색을 나타냄), 또는 RGB에, 옐로우, 시안, 마젠타 등을 일색 이상 추가한 것이 있다. 또한, 색요소의 도트마다 그 표시 영역의 크기가 상이하여도 좋다. 단, 개시하는 발명은 컬러 표시의 표시 장치에 한정되는 것은 아니고, 모놀로그 표시의 표시 장치에 적용할 수도 있다.
또한, 표시 장치에 포함되는 표시 소자로서, 일렉트로루미네선스를 이용하는 발광 소자를 적용할 수 있다. 일렉트로루미네선스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불리고 있다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 한쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어 전류가 흐른다. 그리고, 그것들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 돌아올 때에 발광한다. 이러한 메카니즘으로부터, 이러한 발광 소자는 전류 여기형의 발광 소자라고 불린다. 본 실시형태에서는, 발광 소자로서 유기 EL 소자를 이용하는 예를 나타낸다.
무기 EL 소자는, 그 소자 구성에 따라, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 가지는 것이고, 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층으로 끼워지고, 또한 그것을 전극으로 사이에 끼운 구조이며, 발광 메카니즘은 금속 이온의 내각 전자 천이를 이용하는 국재형 발광이다. 또한, 여기에서는, 발광 소자로서 유기 EL 소자를 이용하여 설명한다.
발광 소자는 발광을 꺼내기 위해 적어도 한쌍의 전극의 한쪽이 투광성이면 좋다. 그리고, 기판 위에 트랜지스터 및 발광 소자를 형성하여, 기판과는 반대측의 면으로부터 발광을 꺼내는 상면 사출이나, 기판측의 면으로부터 발광을 꺼내는 하면 사출이나, 기판측 및 기판과는 반대측의 면으로부터 발광을 꺼내는 양면 사출 구조의 발광 소자가 있고, 어느 사출 구조의 발광 소자도 적용할 수 있다.
도 6(A), 도 6(B) 및 도 7(B)에 표시 소자로서 발광 소자를 이용한 발광 장치의 예를 나타낸다.
도 6(A)은 발광 장치의 평면도이며, 도 6(A) 중의 일점 쇄선 V1－W1, V2－W2, 및 V3－W3로 절단한 단면이 도 6(B)에 상당한다. 또한, 도 6(A)의 평면도에서는, 전계 발광층(542) 및 제 2 전극층(543)은 생략되어 있고, 도시하지 않았다.
도 6에 나타내는 발광 장치는, 기판(500) 위에, 트랜지스터(510), 용량 소자(520), 배선층 교차부(530)를 가지고 있고, 트랜지스터(510)는 발광 소자(540)와 전기적으로 접속하고 있다. 또한, 도 6은 기판(500)을 통과하여 발광 소자(540)로부터의 광을 꺼내는 하면 사출형 구조의 발광 장치이다.
트랜지스터(510)로서는, 실시형태 1에 나타낸 트랜지스터를 적용할 수 있다. 본 실시형태에서는 실시형태 1에 나타낸 트랜지스터(140)와 같은 구조를 가지는 트랜지스터를 적용하는 예를 나타낸다. 트랜지스터(510)는 보텀 게이트 구조의 역스태거형 트랜지스터이다.
트랜지스터(510)는 게이트 전극층(511a, 511b), 게이트 절연막(502), 산화물 반도체막(512), 소스 전극층 또는 드레인 전극층으로서 기능하는 도전층(513a, 513b)을 포함한다.
실시형태 1에 나타낸 트랜지스터(140)와 같은 구조 및 제작 방법으로 얻어지는 트랜지스터(510)는, 산화물 반도체막 표면의 소스 전극층 및 드레인 전극층과 중첩하지 않고 노출된 영역, 특히 산화물 반도체막의 측면 단부의 소스 전극층 및 드레인 전극층과 중첩하지 않는 영역에서, 불순물이나 산소 결손이 저감되어 있고, 캐리어로서 기능하는 전자의 생성이 억제되고 있다.
따라서, 본 실시형태에서 도 6에 나타내는 반도체 장치를, 산화물 반도체막을 이용한 안정된 전기 특성을 가지는 트랜지스터(510)를 포함하는 신뢰성이 높은 반도체 장치로서 제공할 수 있다. 또한, 그러한 신뢰성이 높은 반도체 장치를 수율 좋게 제작하여, 고생산화를 달성할 수 있다.
용량 소자(520)는 도전층(521a, 521b), 게이트 절연막(502), 산화물 반도체막(522), 도전층(523)을 포함하고, 도전층(521a, 521b)과 도전층(523)으로 게이트 절연막(502) 및 산화물 반도체막(522)을 끼우는 구성으로 함으로써 용량을 형성한다.
배선층 교차부(530)는 게이트 전극층(511a, 511b)과 도전층(533)과의 교차부이며, 게이트 전극층(511a, 511b)과 도전층(533)은 사이에 게이트 절연막(502), 및 절연층(553)을 통하여 교차한다. 본 실시형태에 나타내는 구조라면, 배선층 교차부(530)는 게이트 전극층(511a, 511b)과 도전층(533)과의 사이에 게이트 절연막(502)뿐만 아니라, 절연층(553)도 배치할 수 있기 때문에, 게이트 전극층(511a, 511b)과 도전층(533)과의 사이에 생기는 기생 용량을 저감할 수 있다.
본 실시형태에서는, 게이트 전극층(511a) 및 도전층(521a)으로서 막두께 30 nm의 티탄막을 이용하고, 게이트 전극층(511b) 및 도전층(521b)으로서 막두께 200 nm의 구리 박막을 이용한다. 따라서, 게이트 전극층은 티탄막과 구리 박막과의 적층 구조가 된다.
산화물 반도체막(512, 522)으로서는 막두께 25 nm의 IGZO막을 이용한다.
트랜지스터(510), 용량 소자(520), 및 배선층 교차부(530) 위에는 제 1 보호 절연막(514) 및 제 2 보호 절연막(515)이 형성되고, 제 1 보호 절연막(514) 및 제 2 보호 절연막(515) 위에 있어서 발광 소자(540)와 중첩하는 영역에 컬러 필터층(505)이 형성되어 있다. 제 1 보호 절연막(514), 제 2 보호 절연막(515) 및 컬러 필터층(505) 위에는 평탄화 절연막으로서 기능하는 절연막(506)이 형성되어 있다.
절연막(506) 위에 제 1 전극층(541), 전계 발광층(542), 제 2 전극층(543)의 순으로 적층한 적층 구조를 포함하는 발광 소자(540)가 형성되어 있다. 발광 소자(540)와 트랜지스터(510)는 도전층(513a)에 이르는 절연막(506), 제 1 보호 절연막(514) 및 제 2 보호 절연막(515)에 형성된 개구에 있어서, 제 1 전극층(541) 및 도전층(513a)은 접하는 것에 의해 전기적으로 접속되어 있다. 또한, 제 1 전극층(541)의 일부 및 이 개구를 덮도록 격벽(507)이 형성되어 있다.
제 1 보호 절연막(514)에는 플라즈마 CVD법에 의한 막두께 200 nm 이상 600 nm 이하의 산화 질화 실리콘막을 이용할 수 있다. 또한, 제 2 보호 절연막(515)에는 스퍼터링법에 의한 산화 알루미늄막을 이용할 수 있다. 또한, 절연막(506)에는 막두께 1500 nm의 감광성의 아크릴막, 격벽(507)에는 막두께 1500 nm의 감광성의 폴리이미드막을 이용할 수 있다.
컬러 필터층(505)으로서는, 예를 들면 유채색의 투광성 수지를 이용할 수 있다. 유채색의 투광성 수지로서는, 감광성, 비감광성의 유기 수지를 이용할 수 있지만, 감광성의 유기 수지층을 이용하면 레지스트 마스크수를 삭감할 수 있기 때문에, 공정이 간략화되어 바람직하다.
유채색은 흑색, 회색, 흰색 등의 무채색을 제외한 색이며, 컬러 필터층은 착색된 유채색의 광만을 투과하는 재료로 형성된다. 유채색으로서는, 적색, 녹색, 청색 등을 이용할 수 있다. 또한, 시안, 마젠타, 옐로우(노랑) 등을 이용해도 좋다. 착색된 유채색의 광만을 투과한다는 것은, 컬러 필터층에서의 투과광은, 그 유채색의 광의 파장에 피크를 가진다고 하는 것이다. 컬러 필터층은 포함시킨 착색 재료의 농도와 광의 투과율의 관계에 고려하여, 최적의 막두께를 적절히 제어하면 좋다. 예를 들면, 컬러 필터층(505)의 막두께는 1500 nm 이상 2000 nm 이하로 하면 좋다.
도 7(B)에 나타내는 발광 장치에서, 표시 소자인 발광 소자(4513)는 화소부(4002)에 설치된 트랜지스터(4010)와 전기적으로 접속된다. 또한 발광 소자(4513)의 구성은 제 1 전극층(4030), 전계 발광층(4511), 제 2 전극층(4031)의 적층 구조이지만, 나타낸 구성에 한정되지 않는다. 발광 소자(4513)로부터 꺼내는 광의 방향 등에 맞추어, 발광 소자(4513)의 구성은 적절히 바꿀 수 있다.
격벽(4510, 507)은, 유기 절연 재료, 또는 무기 절연 재료를 이용하여 형성한다. 특히 감광성의 수지 재료를 이용하여 제 1 전극층(4030, 541) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 가지고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4511, 542)은 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느 쪽이어도 좋다.
발광 소자(4513, 540)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제 2 전극층(4031, 543) 및 격벽(4510, 507) 위에 보호막을 형성해도 좋다. 보호막으로서는, 질화 실리콘막, 질화 산화 실리콘막, DLC막 등을 형성할 수 있다.
또한, 발광 소자(4513, 540)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 발광 소자(4513, 540)를 덮는 유기 화합물을 포함하는 층을 증착법에 의해 형성해도 좋다.
또한, 제 1 기판(4001), 제 2 기판(4006), 및 시일재(4005)에 의해 봉지된 공간에는 충전재(4514)가 제공되어 밀봉되어 있다. 이와 같이 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(부착 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
충전재(4514)로서는 질소나 아르곤 등의 불활성인 기체 외에, 자외선 경화 수지 또는 열경화 수지를 이용할 수 있고, PVC(폴리비닐클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌 비닐 아세테이트)를 이용할 수 있다. 예를 들면 충전재로서 질소를 이용하면 좋다.
또한, 필요하다면, 발광 소자의 사출면에 편광판, 또는 원 편광판(타원 편광판을 포함함), 위상차판(λ／4판, λ／2판), 컬러 필터 등의 광학 필름을 적절히 형성해도 좋다. 또한, 편광판 또는 원 편광판에 반사 방지막을 형성해도 좋다. 예를 들면, 표면의 요철에 의해 반사광을 확산하여, 비침을 저감할 수 있는 안티글레어(anti-glare) 처리를 할 수 있다.
또한, 표시 장치로서 전자 잉크를 구동시키는 전자 페이퍼를 제공하는 것도 가능하다. 전자 페이퍼는 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리고, 종이와 같이 읽기에 편리하고, 다른 표시 장치에 비해 저소비 전력이며, 얇고 가벼운 형상으로 하는 것이 가능하다는 이점을 가지고 있다.
전기 영동 표시 장치는, 다양한 형태를 생각할 수 있지만, 플러스의 전하를 가지는 제 1 입자와 마이너스의 전하를 가지는 제 2 입자를 포함하는 마이크로 캡슐이 용매 또는 용질에 복수 분산된 것이고, 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜 한쪽에 집합한 입자의 색만을 표시하는 것이다. 또한, 제 1 입자 또는 제 2 입자는 염료를 포함하고, 전계가 없는 경우에 이동하지 않는 것이다. 또한, 제 1 입자의 색과 제 2 입자의 색은 다른 것(무색을 포함함)으로 한다.
이와 같이, 전기 영동 표시 장치는, 유전정수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이고, 이 전자 잉크는 유리, 플라스틱, 옷감, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 가지는 입자를 이용하는 것에 의해 컬러 표시도 가능하다.
또한, 마이크로 캡슐 중의 제 1 입자 및 제 2 입자는 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로루미네센트 재료, 일렉트로크로믹 재료, 자기 영동 재료로부터 선택된 일종의 재료, 또는 이들의 복합 재료를 이용하면 좋다.
또한, 전자 페이퍼로서 트위스트 볼 표시 방식을 이용하는 표시 장치도 적용할 수 있다. 트위스트 볼 표시 방식이란, 흰색과 흑색으로 나누어 도포된 구형 입자를, 표시 소자에 이용하는 전극층인 제 1 전극층 및 제 2 전극층의 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
또한, 도 5 내지 도 7에 있어서, 제 1 기판(4001, 500), 제 2 기판(4006)으로서는, 유리 기판 외에, 가요성을 가지는 기판도 이용할 수 있고, 예를 들면 투광성을 가지는 플라스틱 기판 등을 이용할 수 있다. 플라스틱으로서는, FRP(Fiberglass－Reinforced Plastics)판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 이용할 수 있다. 또한, 투광성이 필요하지 않으면, 알루미늄이나 스테인리스 스틸 등의 금속 기판(금속 필름)을 이용해도 좋다. 예를 들면, 알루미늄 포일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 이용할 수도 있다.
본 실시형태에서는, 제 1 보호 절연막(4020)으로서 플라즈마 CVD법으로 형성된 산화 질화 실리콘막을, 제 2 보호 절연막(4021)으로서 스퍼터링법으로 형성된 산화 알루미늄막을 이용한다.
산화물 반도체막 위에 제 2 보호 절연막(4021)으로서 형성된 산화 알루미늄막은, 수소, 수분 등의 불순물, 및 산소의 양쪽 모두에 대하여 막을 투과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화 알루미늄막은 제작 공정 중 및 제작 후에 있어서, 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체막으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막으로부터의 방출을 방지하는 보호막으로서 기능한다.
또한, 평탄화 절연막으로서 기능하는 절연막(4022, 506)은, 아크릴, 폴리이미드, 벤조시클로부텐계 수지, 폴리아미드, 에폭시 등의, 내열성을 가지는 유기 재료를 이용할 수 있다. 또 상기 유기 재료 외에, 저유전율 재료(low－k 재료), 실록산계 수지, PSG(인 유리：phosphosilicate glass), BPSG(인 붕소 유리：borophosphosilicate glass) 등을 이용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연막을 형성해도 좋다.
절연막(4022, 506)의 형성법은, 특별히 한정되지 않고, 그 재료에 따라, 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤코터, 커텐 코터, 나이프 코터 등을 이용할 수 있다.
표시 장치는 광원 또는 표시 소자로부터의 광을 투과시켜 표시를 행한다. 따라서 광이 투과하는 화소부에 설치되는 기판, 절연막, 도전막 등의 박막은 모두 가시광의 파장 영역의 광에 대하여 투광성으로 한다.
표시 소자에 전압을 인가하는 제 1 전극층 및 제 2 전극층(화소 전극층, 공통 전극층, 대향 전극층 등이라고도 함)에 있어서는, 꺼내는 광의 방향, 전극층이 형성되는 장소, 및 전극층의 패턴 구조에 의해 투광성, 반사성을 선택하면 좋다.
제 1 전극층(4030, 541), 제 2 전극층(4031, 543)은 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 나타냄), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물, 그라펜 등의 투광성을 가지는 도전성 재료를 이용할 수 있다.
또한, 제 1 전극층(4030, 541), 제 2 전극층(4031, 543)은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오브(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티탄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 그 합금, 혹은 그 금속 질화물로부터 하나, 또는 복수종을 이용하여 형성할 수 있다.
본 실시형태에 있어서는, 도 6에 나타내는 발광 장치는 하면 사출형이므로, 제 1 전극층(541)은 투광성, 제 2 전극층(543)은 반사성을 가진다. 따라서, 제 1 전극층(541)에 금속막을 이용하는 경우는 투광성을 유지할 수 있을 정도로 막두께를 얇게 하고, 제 2 전극층(543)에 투광성을 가지는 도전막을 이용하는 경우는 반사성을 가지는 도전막을 적층하면 좋다.
또한, 제 1 전극층(4030, 541), 제 2 전극층(4031, 543)으로서, 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 이용하여 형성할 수 있다. 도전성 고분자로서는, 소위 π 전자 공액계 도전성 고분자를 이용할 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 혹은 아닐린, 피롤 및 티오펜의 2종 이상으로 이루어지는 공중합체 혹은 그 유도체 등을 들 수 있다.
또한, 트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 구동 회로 보호용의 보호 회로를 형성하는 것이 바람직하다. 보호 회로는 비선형 소자를 이용하여 구성하는 것이 바람직하다.
이상과 같이 실시형태 1에 나타낸 트랜지스터를 적용함으로써, 다양한 기능을 가지는 반도체 장치를 제공할 수 있다.
본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 3)
실시형태 1에 나타낸 트랜지스터를 이용하여, 대상물의 정보를 읽어내는 이미지 센서 기능을 가지는 반도체 장치를 제작할 수 있다.
도 8(A)에, 이미지 센서 기능을 가지는 반도체 장치의 일례를 나타낸다. 도 8(A)은 포토 센서의 등가 회로이며, 도 8(B)은 포토 센서의 일부를 나타내는 단면도이다.
포토 다이오드(602)는, 한쪽의 전극이 포토 다이오드 리셋 신호선(658)에, 다른 한쪽의 전극이 트랜지스터(640)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(640)는 소스 또는 드레인의 한쪽이 포토 센서 기준 신호선(672)에, 소스 또는 드레인의 다른 한쪽이 트랜지스터(656)의 소스 또는 드레인의 한쪽에 전기적으로 접속되어 있다. 트랜지스터(656)는 게이트가 게이트 신호선(659)에, 소스 또는 드레인의 다른 한쪽이 포토 센서 출력 신호선(671)에 전기적으로 접속되어 있다.
또한, 본 명세서의 회로도에서, 산화물 반도체막을 이용하는 트랜지스터라고 명확하게 판명할 수 있도록, 산화물 반도체막을 이용하는 트랜지스터의 기호에는 「OS」라고 기재하고 있다. 도 8(A)에서, 트랜지스터(640), 트랜지스터(656)는 실시형태 1에 나타낸 트랜지스터를 적용할 수 있고, 산화물 반도체막을 이용하는 트랜지스터이다. 본 실시형태에서는, 실시형태 1에 나타낸 트랜지스터(140)와 같은 구조를 가지는 트랜지스터를 적용하는 예를 나타낸다. 트랜지스터(640)는 산화물 반도체막 위에 채널 보호막으로서 기능하는 절연층이 형성된, 보텀 게이트 구조의 역스태거형 트랜지스터이다.
도 8(B)은 포토 센서에서의 포토 다이오드(602) 및 트랜지스터(640)에 나타내는 단면도이며, 절연 표면을 가지는 기판(601)(TFT 기판) 위에, 센서로서 기능하는 포토 다이오드(602) 및 트랜지스터(640)가 설치되어 있다. 포토 다이오드(602), 트랜지스터(640)의 위에는 접착층(608)을 이용하여 기판(613)이 설치되어 있다.
트랜지스터(640) 위에는 제 1 보호 절연막(631), 제 2 보호 절연막(632), 층간 절연막(633), 층간 절연막(634)이 형성되어 있다. 포토 다이오드(602)는 층간 절연막(633) 위에 형성되고, 층간 절연막(633) 위에 형성한 전극층(641a, 641b)과 층간 절연막(634) 위에 형성된 전극층(642)과의 사이에, 층간 절연막(633)측으로부터 순차로 제 1 반도체막(606a), 제 2 반도체막(606b), 및 제 3 반도체막(606c)을 적층한 구조를 가지고 있다.
전극층(641b)은 층간 절연막(634)에 형성된 도전층(643)과 전기적으로 접속하고, 전극층(642)은 전극층(641a)을 통하여 도전층(645)과 전기적으로 접속하고 있다. 도전층(645)은 트랜지스터(640)의 게이트 전극층과 전기적으로 접속하고, 포토 다이오드(602)는 트랜지스터(640)와 전기적으로 접속하고 있다.
여기에서는, 제 1 반도체막(606a)으로서 p형의 도전형을 가지는 반도체막과, 제 2 반도체막(606b)으로서 고저항의 반도체막(I형 반도체막), 제 3 반도체막(606c)으로서 n형의 도전형을 가지는 반도체막을 적층하는 pin형의 포토 다이오드를 예시하고 있다.
제 1 반도체막(606a)은 p형 반도체막이며, p형을 부여하는 불순물 원소를 포함하는 아몰퍼스 실리콘막에 의해 형성할 수 있다. 제 1 반도체막(606a)의 형성에는 13 족의 불순물 원소(예를 들면 붕소(B))를 포함하는 반도체 재료 가스를 이용하여, 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 이용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 이용해도 좋다. 또한, 불순물 원소를 포함하지 않는 아몰퍼스 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 이용하여 이 아몰퍼스 실리콘막에 불순물 원소를 도입해도 좋다. 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 행함으로써, 불순물 원소를 확산시키면 좋다. 이 경우에 아몰퍼스 실리콘막을 형성하는 방법으로서는, LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 이용하면 좋다. 제 1 반도체막(606a)의 막두께는 10 nm 이상 50 nm 이하가 되도록 형성하는 것이 바람직하다.
제 2 반도체막(606b)은 I형 반도체막(진성 반도체막)이며, 아몰퍼스 실리콘막에 의해 형성한다. 제 2 반도체막(606b)의 형성에는, 반도체 재료 가스를 이용하여, 아몰퍼스 실리콘막을 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는, 실란(SiH4)을 이용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 이용해도 좋다. 제 2 반도체막(606b)의 형성은 LPCVD법, 기상 성장법, 스퍼터링법 등에 의해 행하여도 좋다. 제 2 반도체막(606b)의 막두께는 200 nm 이상 1000 nm 이하가 되도록 형성하는 것이 바람직하다.
제 3 반도체막(606c)은 n형 반도체막이며, n형을 부여하는 불순물 원소를 포함하는 아몰퍼스 실리콘막에 의해 형성한다. 제 3 반도체막(606c)의 형성에는, 15 족의 불순물 원소(예를 들면 인(P))를 포함하는 반도체 재료 가스를 이용하여, 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 이용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 이용해도 좋다. 또한, 불순물 원소를 포함하지 않는 아몰퍼스 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 이용하여 이 아몰퍼스 실리콘막에 불순물 원소를 도입해도 좋다. 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 행함으로써, 불순물 원소를 확산시키면 좋다. 이 경우에 아몰퍼스 실리콘막을 형성하는 방법으로서는, LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 이용하면 좋다. 제 3 반도체막(606c)의 막두께는 20 nm 이상 200 nm 이하가 되도록 형성하는 것이 바람직하다.
또한, 제 1 반도체막(606a), 제 2 반도체막(606b), 및 제 3 반도체막(606c)은 아몰퍼스 반도체는 아니고, 다결정 반도체를 이용하여 형성해도 좋고, 미결정(세미 아몰퍼스(Semi Amorphous Semiconductor：SAS)) 반도체를 이용하여 형성해도 좋다.
또한, 광전 효과로 발생한 정공의 이동도는 전자의 이동도에 비해 작기 때문에, pin형의 포토 다이오드는 p형의 반도체막측을 수광면으로 하는 것이 좋은 특성을 나타낸다. 여기에서는, pin형의 포토 다이오드가 형성되어 있는 기판(601)의 면으로부터 포토 다이오드(602)가 받는 광(622)을 전기 신호로 변환하는 예를 나타낸다. 또한, 수광면으로 한 반도체막측과는 반대의 도전형을 가지는 반도체막측으로부터의 광은 외란광이 되기 때문에, 전극층은 차광성을 가지는 도전막을 이용하면 좋다. 또한, n형의 반도체막측을 수광면으로서 이용할 수도 있다.
제 1 보호 절연막(631), 제 2 보호 절연막(632), 층간 절연막(633), 층간 절연막(634)으로서는, 절연성 재료를 이용하여, 그 재료에 따라, 스퍼터링법, 플라즈마 CVD법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등) 등을 이용하여 형성할 수 있다.
제 1 보호 절연막(631), 제 2 보호 절연막(632)으로서, 무기 절연 재료로서는, 산화 실리콘층, 산화 질화 실리콘층, 산화 알루미늄층, 또는 산화 질화 알루미늄층 등의 산화물 절연막, 질화 실리콘층, 질화 산화 실리콘층, 질화 알루미늄층, 또는 질화 산화 알루미늄층 등의 질화물 절연막의 단층, 또는 적층을 이용할 수 있다.
본 실시형태에서는, 제 1 보호 절연막(631)으로서 플라즈마 CVD법으로 형성한 산화 질화 실리콘막을 이용하고, 제 2 보호 절연막(632)으로서 스퍼터링법으로 형성한 산화 알루미늄막을 이용한다.
산화물 반도체막 위에 제 2 보호 절연막(632)으로서 형성된 산화 알루미늄막은 수소, 수분 등의 불순물, 및 산소의 양쪽 모두에 대하여 막을 투과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화 알루미늄막은 제작 공정 중 및 제작 후에, 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체막으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막으로부터의 방출을 방지하는 보호막으로서 기능한다.
층간 절연막(633, 634)으로서는, 표면 요철을 저감하기 위해 평탄화 절연막으로서 기능하는 절연막이 바람직하다. 층간 절연막(633, 634)으로서는, 예를 들면 폴리이미드, 아크릴 수지, 벤조시클로부텐 수지, 폴리아미드, 에폭시 수지 등의 내열성을 가지는 유기 절연 재료를 이용할 수 있다. 또한 상기 유기 절연 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등의 단층, 또는 적층을 이용할 수 있다.
포토 다이오드(602)에 입사하는 광(622)을 검출하는 것에 의해, 피검출물의 정보를 읽어낼 수 있다. 또한, 피검출물의 정보를 읽어낼 때에 백 라이트 등의 광원을 이용할 수 있다.
실시형태 1에 나타낸 트랜지스터(140)와 같은 구조 및 제작 방법에 의해 얻어지는 트랜지스터(640)는, 산화물 반도체막 표면의 소스 전극층 및 드레인 전극층과 중첩하지 않고 노출된 영역, 특히 산화물 반도체막의 측면 단부의 소스 전극층 및 드레인 전극층과 중첩하지 않는 영역에 있어서, 불순물이나 산소 결손이 저감되어, 캐리어로서 기능하는 전자의 생성이 억제되고 있다.
따라서, 본 실시형태에서 도 8에 나타내는 반도체 장치를, 산화물 반도체막을 이용한 안정된 전기 특성을 가지는 트랜지스터(640)를 포함하는 신뢰성이 높은 반도체 장치로서 제공할 수 있다. 또한, 그러한 신뢰성이 높은 반도체 장치를 수율 좋게 제작하여, 고생산화를 달성할 수 있다.
본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 4)
본 명세서에 개시하는 반도체 장치는, 다양한 전자기기(유기기도 포함함)에 적용할 수 있다. 전자기기로서는, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대전화기, 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 유기기(파칭코기, 슬롯 머신 등), 게임 하우징을 들 수 있다. 이러한 전자기기의 구체적인 예를 도 9에 나타낸다.
도 9(A)는 표시부를 가지는 테이블(9000)을 나타낸다. 테이블(9000)은 하우징(9001)에 표시부(9003)가 짜넣져 있고, 표시부(9003)에 의해 영상을 표시하는 것이 가능하다. 또한, 4개의 다리부(9002)에 의해 하우징(9001)을 지지한 구성을 나타내고 있다. 또한, 전력 공급을 위한 전원 코드(9005)를 하우징(9001)에 가지고 있다.
실시형태 1 내지 3의 어느 하나에 나타내는 반도체 장치는, 표시부(9003)에 이용하는 것이 가능하고, 전자기기에 높은 신뢰성을 부여할 수 있다.
표시부(9003)는 터치 입력 기능을 가지고 있어, 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 손가락 등으로 터치함으로써, 화면 조작이나 정보를 입력할 수 있어, 또 다른 가전제품과의 통신을 가능하게 하거나, 또는 제어를 가능하게 함으로써, 화면 조작에 의해 다른 가전제품을 컨트롤하는 제어 장치로 해도 좋다. 예를 들면, 실시형태 3에 나타낸 이미지 센서 기능을 가지는 반도체 장치를 이용하면, 표시부(9003)에 터치 입력 기능을 갖게 할 수 있다.
또한, 하우징(9001)에 설치된 힌지에 의해, 표시부(9003)의 화면을 마루에 대하여 수직으로 세울 수도 있어, 텔레비전 장치로서도 이용할 수 있다. 좁은 방에서는, 큰 화면의 텔레비전 장치를 설치하면 자유로운 공간이 좁아지게 되지만, 테이블에 표시부가 내장되어 있으면, 방의 공간을 유효하게 이용할 수 있다.
도 9(B)는 텔레비전 장치(9100)를 나타낸다. 텔레비전 장치(9100)는 하우징(9101)에 표시부(9103)가 짜넣어져 있어, 표시부(9103)에 의해 영상을 표시하는 것이 가능하다. 또한, 여기에서는 스탠드(9105)에 의해 하우징(9101)을 지지한 구성을 나타내고 있다.
텔레비전 장치(9100)의 조작은 하우징(9101)이 구비하는 조작 스위치나, 별체의 리모콘 조작기(9110)에 의해 행할 수 있다. 리모콘 조작기(9110)가 구비하는 조작 키(9109)에 의해, 채널이나 음량의 조작을 행할 수 있고, 표시부(9103)에 표시되는 영상을 조작할 수 있다. 또한, 리모콘 조작기(9110)에 이 리모콘 조작기(9110)로부터 출력하는 정보를 표시하는 표시부(9107)를 형성하는 구성으로 해도 좋다.
도 9(B)에 나타내는 텔레비전 장치(9100)는 수신기나 모뎀 등을 구비하고 있다. 텔레비전 장치(9100)는 수신기에 의해 일반 텔레비전 방송의 수신을 행할 수 있고, 또한, 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 사이, 혹은 수신자 사이들 간 등)의 정보통신을 행하는 것도 가능하다.
실시형태 1 내지 3의 어느 하나에 나타내는 반도체 장치는, 표시부(9103, 9107)에 이용하는 것이 가능하고, 텔레비전 장치, 및 리모콘 조작기에 높은 신뢰성을 부여할 수 있다.
도 9(C)는 컴퓨터이며, 본체(9201), 하우징(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205), 포인팅 디바이스(9206) 등을 포함한다.
실시형태 1 내지 3 중 어느 하나에 나타내는 반도체 장치는, 표시부(9203)에 이용하는 것이 가능하고, 컴퓨터에 높은 신뢰성을 부여할 수 있다.
도 10(A) 및 도 10(B)은 반으로 접을 수 있는 타블릿형 단말이다. 도 10(A)은 연 상태이며, 타블릿형 단말은 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 절전 모드 전환 스위치(9036), 잠금구(9033), 조작 스위치(9038)를 가진다.
실시형태 1 내지 3 중 어느 하나에 나타내는 반도체 장치는, 표시부(9631a), 표시부(9631b)에 이용하는 것이 가능하고, 신뢰성이 높은 타블릿형 단말로 하는 것이 가능해진다.
표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있어, 표시된 조작 키(9638)에 터치함으로써 데이터 입력을 할 수 있다. 또한, 표시부(9631a)에서는, 일례로서 반의 영역이 표시만의 기능을 가지는 구성, 다른 반의 영역이 터치 패널의 기능을 가지는 구성을 나타내고 있지만, 이 구성에 한정되지 않는다. 표시부(9631a)의 모든 영역이 터치 패널의 기능을 가지는 구성으로 해도 좋다. 예를 들면, 표시부(9631a)의 전면을 키보드 버튼 표시시켜 터치 패널로 하고, 표시부(9631b)를 표시 화면으로서 이용할 수 있다.
또한, 표시부(9631b)에서도 표시부(9631a)와 마찬가지로, 표시부(9631b)의 일부를 터치 패널의 영역(9632b)으로 할 수 있다. 또한, 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치에 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼 표시할 수 있다.
또한, 터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)에 대하여 동시에 터치 입력할 수도 있다.
또한, 표시 모드 전환 스위치(9034)는 종 표시 또는 횡 표시 등의 표시의 방향을 전환, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 절전 모드 전환 스위치(9036)는 타블릿형 단말에 내장되어 있는 광 센서로 검출되는 사용시의 외광의 광량에 따라 표시의 휘도를 최적의 것으로 할 수 있다. 타블릿형 단말은 광 센서뿐만 아니라, 자이로스코프, 가속도 센서 등의 기울기를 검출하는 센서 등의 다른 검출 장치를 내장시켜도 좋다.
또한, 도 10(A)에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 같은 예를 나타내고 있지만 특별히 한정되지 않고, 한쪽의 사이즈와 다른 한쪽의 사이즈가 상이하여도 좋고, 표시의 품질이 상이하여도 좋다. 예를 들면, 한쪽이 다른 한쪽보다 고정밀 표시를 할 수 있는 표시 패널로 해도 좋다.
도 10(B)은 닫은 상태이며, 타블릿형 단말은 하우징(9630), 태양전지(9633), 충방전 제어 회로(9634), 배터리(9635), DCDC 컨버터(9636)를 가진다. 또한, 도 10(B)에서는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 가지는 구성에 대하여 나타내고 있다.
또한, 타블릿형 단말은 반으로 접을 수 있기 때문에, 미사용 시에 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있기 때문에, 내구성이 뛰어나 장기 사용의 관점에서도 신뢰성이 뛰어난 타블릿형 단말을 제공할 수 있다.
또한, 이 외에도 도 10(A) 및 도 10(B)에 나타낸 타블릿형 단말은 다양한 정보(정지화면, 동영상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 일자 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작 또는 편집하는 터치 입력 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다.
타블릿형 단말의 표면에 장착된 태양전지(9633)에 의해, 전력을 터치 패널, 표시부, 또는 영상 신호 처리부 등에 공급할 수 있다. 또한, 태양전지(9633)는 하우징(9630)의 한면 또는 양면에 형성할 수 있어, 배터리(9635)의 충전을 효율적으로 행하는 구성으로 할 수 있다. 또한 배터리(9635)로서는, 리튬 이온 배터리를 이용하면, 소형화를 도모할 수 있다는 등의 이점이 있다.
또한, 도 10(B)에 나타내는 충방전 제어 회로(9634)의 구성, 및 동작에 대하여 도 10(C)에 블럭도를 나타내어 설명한다. 도 10(C)에는 태양전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1 내지 SW3), 표시부(9631)에 대하여 나타내고, 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1 내지 SW3)가 도 10(B)에 나타내는 충방전 제어 회로(9634)에 대응하는 개소가 된다.
우선, 외광에 의해 태양전지(9633)에 의해 발전이 되는 경우의 동작의 예에 대하여 설명한다. 태양전지(9633)로 발전한 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)로 승압 또는 강압이 이루어진다. 그리고, 표시부(9631)의 동작에 태양전지(9633)로부터의 전력이 이용될 때에는 스위치(SW1)를 온으로 하고, 컨버터(9637)로 표시부(9631)에 필요한 전압에 승압 또는 강압을 하게 된다. 또한, 표시부(9631)에서의 표시를 행하지 않을 때는, SW1를 오프로 하고, SW2를 온으로 하여 배터리(9635)의 충전을 행하는 구성으로 하면 좋다.
또한 태양전지(9633)에 대해서는, 발전 수단의 일례로서 나타냈지만, 특별히 한정되지 않고, 압전 소자(피에조 소자)나 열전변환 소자(펠티에 소자) 등의 다른 발전 수단에 의한 배터리(9635)의 충전을 행하는 구성이어도 좋다. 예를 들면, 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 또 다른 충전 수단을 조합하여 행하는 구성으로 해도 좋다.
본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
100：기판 101：게이트 전극층
102：게이트 절연막 103：산화물 반도체막
103a：영역 105：도전막
105a：소스 전극층 105b：드레인 전극층
108：제 1 보호 절연막 109：제 2 보호 절연막
110：평탄화 절연막 111：게이트 전극층
113：산화물 반도체막 136：하지 절연막
140：트랜지스터 150：트랜지스터
500：기판 502：게이트 절연막
504：층간 절연막 505：컬러 필터층
506：절연막 507：격벽
510：트랜지스터 511a：게이트 전극층
511b：게이트 전극층 512：산화물 반도체막
513a：도전층 514：제 1 보호 절연막
515：제 2 보호 절연막 520：용량 소자
521a：도전층 521b：도전층
522：산화물 반도체막 523：도전층
530：배선층 교차부 533：도전층
540：발광 소자 541：전극층
542：전계 발광층 543：전극층
553：절연층 601：기판
602：포토 다이오드 606a：반도체막
606b：반도체막 606c：반도체막
608：접착층 613：기판
631：제 1 보호 절연막 632：제 2 보호 절연막
633：층간 절연막 634：층간 절연막
640：트랜지스터 641a：전극층
641b：전극층 642：전극층
643：도전층 645：도전층
656：트랜지스터 658：포토 다이오드 리셋 신호선
659：게이트 신호선 671：포토 센서 출력 신호선
672：포토 센서 기준 신호선 2100：기판
2102：절연막 2106：산화물 반도체막
2112：게이트 절연막 2118：보호 절연막
4001：기판 4002：화소부
4003：신호선 구동 회로 4004：주사선 구동 회로
4005：시일재 4006：기판
4008：액정층 4010：트랜지스터
4011：트랜지스터 4013：액정 소자
4015：접속 단자 전극 4016：단자 전극
4019：이방성 도전막 4020：제 1 보호 절연막
4021：제 2 보호 절연막 4022：절연막
4024：절연막 4030：전극층
4031：전극층 4032：절연막
4035：스페이서 4510：격벽
4511：전계 발광층 4513：발광 소자
4514：충전재 9000：테이블
9001：하우징 9002：다리부
9003：표시부 9004：표시 버튼
9005：전원 코드 9033：잠금구
9034：스위치 9035：전원 스위치
9036：스위치 9038：조작 스위치
9100：텔레비전 장치 9101：하우징
9103：표시부 9105：스탠드
9107：표시부 9109：조작 키
9110：리모콘 조작기 9201：본체
9202：하우징 9203：표시부
9204：키보드 9205：외부 접속 포트
9206：포인팅 디바이스 9630：하우징
9631：표시부 9631a：표시부
9631b：표시부 9632a：영역
9632b：영역 9633：태양전지
9634：충방전 제어 회로 9635：배터리
9636：DCDC 컨버터 9637：컨버터
9638：조작 키 9639：버튼

Claims (24)

  1. 반도체 장치의 제작 방법으로서,
    절연 표면을 가지는 기판 위에 게이트 전극층을 형성하는 단계;
    상기 게이트 전극층 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에, 테이퍼 형상을 가지는 측면 단부를 가지는 산화물 반도체막을 형성하는 단계;
    상기 산화물 반도체막 위에 도전막을 형성하는 단계;
    각각 상기 게이트 전극층 및 상기 테이퍼 형상을 가지는 측면 단부의 일부와 중첩하는 소스 전극층 및 드레인 전극층을 형성하기 위해, 할로겐을 포함하는 에칭 가스로 상기 도전막을 에칭하는 단계;
    상기 도전막을 에칭한 후, 상기 테이퍼 형상을 가지는 측면 단부의 노출된 나머지 부분으로부터 상기 에칭 가스에 함유된 원소를 제거하는 단계;
    상기 테이퍼 형상을 가지는 측면 단부의 상기 노출된 나머지 부분에 산소를 첨가하는 단계; 및
    상기 산화물 반도체막, 상기 소스 전극층, 및 상기 드레인 전극층 위에, 제 1 보호 절연막을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  2. 반도체 장치의 제작 방법으로서,
    절연 표면을 가지는 기판 위에 테이퍼 형상을 가지는 측면 단부를 가지는 산화물 반도체막을 형성하는 단계;
    상기 산화물 반도체막 위에 도전막을 형성하는 단계;
    각각 상기 테이퍼 형상을 가지는 측면 단부의 일부와 중첩하는 소스 전극층 및 드레인 전극층을 형성하기 위해, 할로겐을 포함하는 에칭 가스로 상기 도전막을 에칭하는 단계;
    상기 도전막을 에칭한 후, 상기 테이퍼 형상을 가지는 측면 단부의 노출된 나머지 부분으로부터 상기 에칭 가스에 함유된 원소를 제거하는 단계;
    상기 테이퍼 형상을 가지는 측면 단부의 상기 노출된 나머지 부분에 산소를 첨가하는 단계; 및
    상기 산화물 반도체막, 상기 소스 전극층, 및 상기 드레인 전극층 위에, 제 1 보호 절연막을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 에칭하는 단계는 플라즈마 처리에 의해 수행되는, 반도체 장치의 제작 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 보호 절연막을 형성한 후, 상기 제 1 보호 절연막에 산소를 첨가하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  5. 제 4 항에 있어서,
    상기 제 1 보호 절연막 위에 산화 알루미늄을 포함하는 제 2 보호 절연막을 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체막은 갈륨, 알루미늄, 망간, 코발트, 주석, 하프늄, 및 지르코늄으로부터 선택된 하나 이상의 금속 원소들, 인듐, 및 아연을 포함하는, 반도체 장치의 제작 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 테이퍼 형상을 가지는 측면 단부의 상기 노출된 나머지 부분에서의 염소 농도는, 5×1018 atoms/cm3 이하인, 반도체 장치의 제작 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 테이퍼 형상을 가지는 측면 단부의 상기 일부에서의 상기 원소의 농도는 상기 테이퍼 형상을 가지는 측면 단부의 상기 노출된 나머지 부분에서의 상기 원소의 농도보다 낮고,
    상기 원소는 염소 및 불소 중 하나인, 반도체 장치의 제작 방법.
  9. 반도체 장치로서,
    절연 표면을 가지는 기판 위의 게이트 전극층;
    상기 게이트 전극층 위의 게이트 절연막;
    상기 게이트 절연막 위의 테이퍼 형상을 가지는 측면 단부를 가지는 산화물 반도체막;
    각각 상기 게이트 전극층 및 상기 테이퍼 형상을 가지는 측면 단부의 일부와 중첩하는 소스 전극층 및 드레인 전극층; 및
    상기 산화물 반도체막, 상기 소스 전극층, 및 상기 드레인 전극층 위의 제 1 보호 절연막을 포함하고,
    상기 테이퍼 형상을 가지는 측면 단부의 나머지 부분에서의 염소 농도는, 5×1018 atoms/cm3 이하인, 반도체 장치.
  10. 반도체 장치로서,
    절연 표면을 가지는 기판 위의 테이퍼 형상을 가지는 측면 단부를 가지는 산화물 반도체막;
    각각 상기 테이퍼 형상을 가지는 측면 단부의 일부와 중첩하는 소스 전극층 및 드레인 전극층; 및
    상기 산화물 반도체막, 상기 소스 전극층, 및 상기 드레인 전극층 위의 제 1 보호 절연막을 포함하고,
    상기 테이퍼 형상을 가지는 측면 단부의 나머지 부분에서의 염소 농도는, 5×1018 atoms/cm3 이하인, 반도체 장치.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 테이퍼 형상을 가지는 측면 단부의 상기 나머지 부분에서의 구리 농도는, 1×1018 atoms/cm3 이하인, 반도체 장치.
  12. 제 9 항 또는 제 10 항에 있어서,
    상기 테이퍼 형상을 가지는 측면 단부의 상기 나머지 부분에서의 불소 농도는, 5×1018 atoms/cm3 이하인, 반도체 장치.
  13. 제 9 항 또는 제 10 항에 있어서,
    상기 테이퍼 형상을 가지는 측면 단부의 상기 나머지 부분에서의 붕소 농도는, 1×1016 atoms/cm3 이하인, 반도체 장치.
  14. 제 9 항 또는 제 10 항에 있어서,
    상기 테이퍼 형상을 가지는 측면 단부의 상기 나머지 부분에서의 질소 농도는, 1×1017 atoms/cm3 이하인, 반도체 장치.
  15. 반도체 장치로서,
    절연 표면을 가지는 기판 위의 테이퍼 형상을 가지는 측면 단부를 가지는 산화물 반도체막;
    각각 상기 테이퍼 형상을 가지는 측면 단부의 일부와 중첩하는 소스 전극층 및 드레인 전극층; 및
    상기 산화물 반도체막, 상기 소스 전극층, 및 상기 드레인 전극층 위의 제 1 보호 절연막을 포함하고,
    상기 테이퍼 형상을 가지는 측면 단부의 상기 일부에서의 염소 농도는, 상기 테이퍼 형상을 가지는 측면 단부의 나머지 부분에서의 염소 농도보다 낮은, 반도체 장치.
  16. 반도체 장치로서,
    절연 표면을 가지는 기판 위의 테이퍼 형상을 가지는 측면 단부를 가지는 산화물 반도체막;
    각각 상기 테이퍼 형상을 가지는 측면 단부의 일부와 중첩하는 소스 전극층 및 드레인 전극층; 및
    상기 산화물 반도체막, 상기 소스 전극층, 및 상기 드레인 전극층 위의 제 1 보호 절연막을 포함하고,
    상기 테이퍼 형상을 가지는 측면 단부의 상기 일부에서의 원소 농도는, 상기 테이퍼 형상을 가지는 측면 단부의 나머지 부분에서의 상기 원소 농도보다 낮고,
    상기 원소는 불소 및 붕소 중 하나인, 반도체 장치.
  17. 제 15 항 또는 제 16 항에 있어서,
    기판 위의 게이트 전극층; 및
    상기 게이트 전극층 위의 게이트 절연막을 더 포함하고,
    상기 산화물 반도체막은 상기 게이트 절연막 위에 위치하는, 반도체 장치.
  18. 제 9 항, 제 10 항, 제 15 항 및 제 16 항 중 어느 한 항에 있어서,
    상기 제 1 보호 절연막 위의 산화 알루미늄을 포함하는 제 2 보호 절연막을 더 포함하는, 반도체 장치.
  19. 제 9 항, 제 10 항, 제 15 항 및 제 16 항 중 어느 한 항에 있어서,
    상기 산화물 반도체막은 갈륨, 알루미늄, 망간, 코발트, 주석, 하프늄, 및 지르코늄으로부터 선택된 하나 이상의 금속 원소들, 인듐, 및 아연을 포함하는, 반도체 장치.
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