JP6211849B2 - 半導体装置 - Google Patents

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Description

酸化物半導体を用いる半導体装置及びその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
近年、半導体装置の開発が進められ、ＣＰＵやメモリが主に用いられている。ＣＰＵは、半導体ウェハから切り離された半導体集積回路（少なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
ＣＰＵやメモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線板に実装され、様々な電子機器の部品の一つとして用いられる。
チャネル形成領域に酸化物半導体膜を用いてトランジスタなどを作製し、表示装置に応用する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛（ＺｎＯ）を用いるトランジスタや、ＩｎＧａＯ３（ＺｎＯ）ｍを用いるトランジスタが挙げられる。
酸化物半導体膜を用いたトランジスタを、透光性を有する基板上に形成し、画像表示装置のスイッチング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
また、単結晶基板上に酸化物半導体を用いたトランジスタを有する半導体装置が特許文献３に開示されている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２０１１−１０９０７９号公報
酸化物半導体膜を用いるトランジスタは、酸化物半導体膜と接する絶縁膜の影響、即ち、酸化物半導体膜と絶縁膜の界面状態により電気特性が左右される。
また、製造過程で酸素欠損を多く含む酸化物半導体膜を用いたトランジスタは、長期信頼性が低い。従って、できるだけ酸素欠損が少ない酸化物半導体膜を用いたトランジスタを製造することが求められる。また、成膜時または成膜後にプラズマに曝すことによる酸化物半導体膜へのダメージを低減することも求められる。
このような問題に鑑み、本発明の一態様は、信頼性が高く、安定した電気特性を示す半導体装置を提供することを課題の一とする。また、信頼性の高い半導体装置を作製することを課題の一とする。
２層以上の酸化物半導体膜を積層し、酸素欠損の少ない酸化物半導体膜をキャリアパスとする埋め込みチャネル型のトランジスタを作製する。
具体的には、第１の酸化物半導体膜上に結晶構造を有する第２の酸化物半導体膜を積層し、第２の酸化物半導体膜上に第３の酸化物半導体膜を少なくとも含む多層構造のトランジスタを作製する。
第１の酸化物半導体膜によって第２の酸化物半導体膜を下方に配置されるシリコン絶縁膜から離間し、上方に配置されるシリコン絶縁膜の成膜時または導電膜形成後のエッチング時にプラズマに曝すことによる第２の酸化物半導体膜へのダメージを第３の酸化物半導体膜によって低減する。
本明細書で開示する本発明の一つは、第１の酸化物半導体膜上に結晶構造を有する第２の酸化物半導体膜と、第２の酸化物半導体膜上に結晶構造を有する第３の酸化物半導体膜とを有し、第１の酸化物半導体膜の伝導帯下端及び第３の酸化物半導体膜の伝導帯下端に比べて第２の酸化物半導体膜の伝導帯下端が真空準位から最も深くなることを特徴とする半導体装置である。
図１（Ａ）にトランジスタの断面の一例を示しており、トランジスタ４１０は、絶縁表面を有する基板４００上にゲート電極４０１、窒化シリコン膜である第１のゲート絶縁膜４０２ａ、酸化シリコン膜である第２のゲート絶縁膜４０２ｂ、第１の酸化物半導体膜４０３ａ、第２の酸化物半導体膜４０３ｂ、第３の酸化物半導体膜４０３ｃ、ソース電極またはドレイン電極として機能する電極層４０５ａ、４０５ｂを有する。また、第３の酸化物半導体膜４０３ｃ上に酸化シリコン膜である保護絶縁膜４０７ａ、４０７ｂ、窒化シリコン膜である保護絶縁膜４０８が設けられている。
結晶構造を有する第２の酸化物半導体膜は、伝導帯（コンダクションバンドとも呼ぶ）が井戸型構造（ウェル構造とも呼ぶ）を構成するように適宜材料を選択する。なお、伝導帯が井戸型構造の一例を図１（Ｂ）に示す。なお、図１（Ｂ）に示す模式図は、図１（Ａ）中のＹ１−Ｙ２断面におけるエネルギーバンド図であり、窒化シリコン膜で挟まれた酸化物半導体膜の積層部分のみを図示している。
また、第１４族元素の一つであるシリコンや炭素が不純物として酸化物半導体膜に含まれてしまうと、シリコンや炭素がドナーとなって酸化物半導体膜がｎ型化するため、第１の酸化物半導体膜及び第３の酸化物半導体膜に含まれるＳｉの濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）は３×１０１８／ｃｍ３以下、好ましくは３×１０１７／ｃｍ３以下とする。また、第１の酸化物半導体膜及び第３の酸化物半導体膜に含まれる炭素濃度は３×１０１８／ｃｍ３以下、好ましくは３×１０１７／ｃｍ３以下とする。特に第２の酸化物半導体膜に第１４族元素などの不純物が多く混入しないように、第１の酸化物半導体膜及び第３の酸化物半導体膜で、キャリアパスとなる第２の酸化物半導体膜を挟む、または囲む構成とすることが好ましい。即ち、第１の酸化物半導体膜及び第３の酸化物半導体膜は、シリコンなどの第１４族元素が第２の酸化物半導体膜に混入することを防ぐバリア層とも呼べる。バリア層が上下に配置されるため、勿論、第２の酸化物半導体膜には、第１４族元素などの不純物がほとんど含まれず、例えばＳｉの濃度は３×１０１８／ｃｍ３以下、好ましくは３×１０１７／ｃｍ３以下であり、炭素の濃度は３×１０１８／ｃｍ３以下、好ましくは３×１０１７／ｃｍ３以下である。
このような積層構造とすることで第２の酸化物半導体膜がキャリアパスとなり、酸素欠損の含有量が低い領域をキャリアが走行する。キャリアが、酸化物半導体膜の積層の下方または上方に配置されるシリコン絶縁膜から離間された領域を流れる構造となるため、酸素欠損の影響を低減することができる。
また、水素や水分が不純物として酸化物半導体膜の積層に含まれてしまうと、水素がドナーとなってｎ型化するため、酸化物半導体膜の積層の上方または下方に水素や水分が外部から侵入することを防止する保護膜（窒化絶縁膜、代表的には窒化シリコン膜など）を設けることは、井戸型構造を実現する上で有用である。
本明細書で開示する他の発明の一つは、第１の窒化絶縁膜上に第１の酸化物半導体膜上に結晶構造を有する第２の酸化物半導体膜と、第２の酸化物半導体膜上に結晶構造を有する第３の酸化物半導体膜と、第３の酸化物半導体膜上に第２の窒化絶縁膜と、を有し、第１の酸化物半導体膜の伝導帯下端及び第３の酸化物半導体膜の伝導帯下端に比べて第２の酸化物半導体膜の伝導帯下端が真空準位から最も深くなることを特徴とする半導体装置である。第１の窒化絶縁膜及び第２の窒化絶縁膜を設けることで高い信頼性を実現することができる。
また、多層構造を構成する各酸化物半導体膜は、少なくともインジウム（Ｉｎ）を１×１０１９／ｃｍ３以上含み、ＡＣスパッタリング法またはＤＣスパッタリング法で成膜することのできるスパッタリングターゲットを用いて成膜する。スパッタリングターゲットにインジウムを含ませることで導電性が高まるため、ＡＣスパッタリング法またはＤＣスパッタリング法で成膜することを容易なものとする。第１の酸化物半導体膜及び第３の酸化物半導体膜を構成する材料は、ＩｎＭ１ＸＺｎＹＯＺ（Ｘ≧１、Ｙ＞１、Ｚ＞０、Ｍ１＝Ｇａ、Ｈｆ等の金属元素）で表記できる材料を用いる。ただし、第１の酸化物半導体膜及び第３の酸化物半導体膜を構成する材料にＧａを含ませる場合、含ませるＧａの割合が多い、具体的にはＩｎＭ１ＸＺｎＹＯＺで表記できる材料でＸ＝１０を超えると成膜時に粉が発生する恐れがあり、ＡＣスパッタリング法またはＤＣスパッタリング法で成膜することが困難となり、不適である。
また、第２の酸化物半導体膜を構成する材料は、ＩｎＭ２ＸＺｎＹＯＺ（Ｘ≧１、Ｙ≧Ｘ、Ｚ＞０、Ｍ２＝Ｇａ、Ｓｎ等の金属元素）で表記できる材料を用いる。また、Ｍ２を組成に含まない、即ちＸ＝０であるインジウム錫酸化物、またはインジウム酸化物を主成分とする材料も第２の酸化物半導体膜に用いることができる。
第１の酸化物半導体膜の伝導帯下端及び第３の酸化物半導体膜の伝導帯下端に比べて第２の酸化物半導体膜の伝導帯下端が真空準位から最も深くなるような井戸型構造を構成するように、第１、第２、及び第３の酸化物半導体膜の材料を適宜選択する。具体的には、第２の酸化物半導体膜は、第１の酸化物半導体膜及び第３の酸化物半導体膜よりもインジウムの含有量が多い材料を用いる。第１、第２、及び第３の酸化物半導体膜中のインジウムやガリウムなどの含有量は、飛行時間型二次イオン質量分析法（ＴＯＦ−ＳＩＭＳともいう）や、Ｘ線電子分光法（ＸＰＳともいう）で比較できる。なお、酸化物半導体のイオン化ポテンシャルは紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）等で測定することができる。代表的なＵＰＳの測定装置としてはＶｅｒｓａＰｒｏｂｅ（ＵＬＶＡＣ−ＰＨＩ社製）を用いる。また、電子親和力とは、真空準位（Ｅ∞）から伝導帯端（ＥＣ）までのエネルギー差である。また、エネルギーバンドギャップ（Ｅｇ）は、全自動分光エリプソメーターＵＴ−３００を用いて測定することができる。イオン化ポテンシャルの値からエネルギーバンドギャップを差し引くことで伝導帯のエネルギーを算出し、単層または積層のバンド構造を作成することができる。この手法により、本明細書において開示する積層構造を用いることで埋め込みチャネルが形成されていることを確認することができる。図２（Ａ）及び図２（Ｂ）にその一例を示す。
図２（Ａ）は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の組成を有するＩｎ−Ｇａ−Ｚｎ酸化物のスパッタリングターゲットを用いて酸素１００％雰囲気下で膜厚１０ｎｍ成膜した後、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の組成を有するＩｎ−Ｇａ−Ｚｎ酸化物のスパッタリングターゲットを用いてアルゴン１００％雰囲気下で膜厚１０ｎｍ成膜した後、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の組成を有するＩｎ−Ｇａ−Ｚｎ酸化物のスパッタリングターゲットを用いて酸素１００％雰囲気下で膜厚１０ｎｍ成膜して積層させたサンプルを作製し、全自動分光エリプソメーターＵＴ−３００を用いて測定し、真空準位から伝導帯までのエネルギーを算出したデータであり、そのデータに基づいて作成したバンド構造を図２（Ｂ）に示す。図２（Ｂ）では、第１の酸化物半導体膜の伝導帯下端及び第３の酸化物半導体膜の伝導帯下端に比べて第２の酸化物半導体膜の伝導帯下端が真空準位から最も深くなるような井戸型構造を構成していることがわかる。
また、第１の酸化物半導体膜上に結晶構造を有する第２の酸化物半導体膜を積層するため、結晶構造の異なるヘテロ構造と呼ぶことができる。また、第２の酸化物半導体膜上に組成の異なる第３の酸化物半導体膜として結晶構造を有する酸化物半導体膜を用いる場合、組成の異なるヘテロ構造と呼ぶこともできる。結晶構造を有する第２の酸化物半導体膜上に第３の酸化物半導体膜を成膜すると、第３の酸化物半導体膜も結晶構造を有する膜になりやすく、その場合には、第２の酸化物半導体膜と第３の酸化物半導体膜の境界を断面ＴＥＭ観察では判別することが困難となる場合もある。ただし、第３の酸化物半導体膜の結晶化度は第２の酸化物半導体膜よりも低いため、結晶化度の程度で境界を判別できると言える。また、第１の酸化物半導体膜の結晶化度は第２の酸化物半導体膜よりも低い。
トランジスタの半導体膜となる酸化物半導体膜を上記積層構成とすることにより、チャネルが形成される領域、少なくとも第２の酸化物半導体膜は、一定電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ）により測定された局在準位による吸収係数を３×１０−３／ｃｍ以下（状態密度に換算すると３×１０１３／ｃｍ３以下）とすることができる。
また、上記積層構成では、第１、第２、及び第３の酸化物半導体膜を用いて一つの井戸型構造を形成する構成例を示したが、特に限定されず、第２の酸化物半導体膜を多層として複数の井戸型構造を構成してもよく、その一例を図３に示す。
第１、第２、及び第３の酸化物半導体膜としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などを用いる。なお、第２の酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜であることが好ましい。本明細書等において、ＣＡＡＣ−ＯＳ膜とは、ｃ軸が酸化物半導体膜の表面に概略垂直である結晶部を含む酸化物半導体膜をいう。ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。ＣＡＡＣ−ＯＳ膜である第２の酸化物半導体膜上に第３の酸化物半導体膜を成膜すると、第３の酸化物半導体膜も結晶構造を有する膜になりやすく、第２の酸化物半導体膜と重なり接する領域は、ＣＡＡＣ−ＯＳ膜となる。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜に含まれる結晶は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っている。なお、異なる結晶間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書等において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなる、即ち結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜にも酸素を添加されることにより、酸素の添加領域において結晶化度が低下することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または、成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜は、スパッタリングターゲットを用いて形成する。ここで、ｃ軸が上面の法線ベクトルに平行である結晶領域を有する酸化物半導体からなるスパッタリングターゲットの作製方法について説明する（図１６参照）。
まず、スパッタリングターゲットの原料を秤量する（ステップＳ１０１）。
ここでは、スパッタリングターゲットの原料として、ＩｎＯＸ原料（Ｉｎの原料）、ＧａＯＹ原料（Ｇａの原料）、及び、ＺｎＯＺ原料（Ｚｎの原料）を用意する。なお、Ｘ、ＹおよびＺは任意の正数であり、例えばＸは１．５、Ｙは１．５、Ｚは１とすればよい。もちろん、上記の原料は一例であり、所望の化合物を得るために適宜原料を選択すればよい。例えば、ＧａＯＹ原料に代えて、ＭＯＹ原料を用いてもよい。なお、Ｍは、Ｓｎ、ＨｆまたはＡｌとすればよい。または、Ｍは、ランタノイドであるＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂまたはＬｕとしてもよい。本実施の形態では三種の原料を用いた例を示すが、これに限定されない。例えば、本実施の形態を四種以上の原料を用いた場合に適用しても構わないし、一種または二種の原料を用いた場合に適用しても構わない。
次に、ＩｎＯＸ原料、ＧａＯＹ原料およびＺｎＯＺ原料を所定の比率で混合する。
所定の比率としては、例えば、ＩｎＯＸ原料、ＧａＯＹ原料およびＺｎＯＺ原料が、２：２：１、８：４：３、３：１：１、１：１：１、１：３：２、４：２：３、１：１：２、３：１：４または３：１：２のｍｏｌ数比とする。このような比率を有する混合材料を用いることで、ｃ軸が上面の法線ベクトルに平行である結晶領域を有する酸化物半導体からなるスパッタリング用ターゲットを得やすくなる。
より具体的には、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の組成を有するＩｎ−Ｇａ−Ｚｎ酸化物のスパッタリングターゲットを作製する場合は、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］となるように、それぞれの原料を秤量する。
なお、ＧａＯＹ原料に代えて、ＭＯＹ原料を用いた場合も、ＩｎＯＸ原料、ＭＯＹ原料およびＺｎＯＺ原料は、２：２：１、８：４：３、３：１：１、１：１：１、１：３：２、４：２：３、１：１：２、３：１：４または３：１：２のｍｏｌ数比とすればよい。
まず湿式方式によるスパッタリングターゲットの作製方法について述べる。スパッタリングターゲットの原料を秤量後、原料をボールミル等で粉砕及び混合して化合物粉末を作製する。複数の原料を混合した後、第１の焼成を行うことで結晶性酸化物を生成し、結晶性酸化物を粉砕することで化合物粉末とする。化合物粉末の粒径を０．０１μｍ以上１μｍ以下、好ましくは０．０１μｍ以上０．５μｍ以下、さらに好ましくは０．０１μｍ以上０．３μｍ以下とする。さらに、当該化合物粉末に、イオン交換水、有機添加物等を混合してスラリーを作製する（ステップＳ１１１）。
次いで、水分を透過するフィルタが敷かれた型にスラリーを流し込んで、水分を除去する。当該型は、金属製または酸化物製を用いればよく、矩形または丸形の上面形状を有する。また当該型は、底部に１つ又は複数の穴が設けられた構造を有すればよい。該穴を複数設けると、スラリーの水分を速やかに除去することができる。当該フィルタは、多孔性樹脂、布等を用いればよい。
スラリー中の水分の除去は、スラリーが流し込まれた型の底部に設けられている穴からの減圧排水により行われる。次いで、減圧排水により水分を除去されたスラリーをさらに自然乾燥させる。これにより、水分が除去されたスラリーは、型の内部の形状に成形される（ステップＳ１１３）。
次いで、得られた成形体を、酸素（Ｏ２）雰囲気中１４００℃で第２の焼成を行う（ステップＳ１１４）。以上により、湿式方式によりスパッタリングターゲットを得ることができる。
次いで乾式方式によるスパッタリングターゲットの作製方法について述べる。スパッタリングターゲットの原料を秤量後、原料をボールミル等で粉砕及び混合して化合物粉末を作製する（ステップＳ１２１）。
得られた化合粉末を型に敷き詰め、プレス装置にて加圧することにより、当該原料粉を成形し成形体を得る（ステップＳ１２２）。
得られた成形体を電気炉等の加熱装置内に設置し、酸素（Ｏ２）雰囲気中１４００℃で焼成する（ステップＳ１２３）。なお本実施の形態では、ステップＳ１２２及びステップＳ１２３のように、成形工程及び焼成工程が分かれている方式を、コールドプレス方式と呼ぶこととする。コールドプレス方式に対して、成形工程及び焼成工程を同時に行うホットプレス方式について、以下に説明する。
まず上述したステップＳ１２１までの工程を行う。得られた化合物粉末を型に敷き詰め、当該型をアルゴン（Ａｒ）雰囲気中１０００℃で加熱しながら、型内部に設けられた化合物粉末をプレス装置により加圧する。このように、化合物粉末を焼成しながら加圧することにより、当該化合物粉末を成形し成形体を得ることができる（ステップＳ１２５）。
ここでＩｎＧａＺｎＯ４を含むスパッタリングターゲットを使用する方法について説明する。
ＩｎＧａＺｎＯ４を含むスパッタリングターゲットを使用してＣＡＡＣ−ＯＳ膜の成膜が行われる様子を以下に詳細に説明する。まず、スパッタリング用ターゲットにイオンが衝突し、結晶性を有するスパッタリング粒子が剥離する。スパッタリング粒子に含まれる結晶粒は、スパッタリング用ターゲットの表面と平行な劈開面を有する。また、結晶粒は、原子間の結合の弱い部分を有する。結晶粒にイオンが衝突した際に、原子間の結合の弱い部分の原子間結合が切れる。従って、スパッタリング粒子は、劈開面および原子間の結合の弱い部分によって切断され、平板状で剥離する。
または、結晶粒の一部が劈開面から粒子として剥離し、プラズマに曝されることで原子間の結合の弱い部分から結合が切れ、複数のスパッタリング粒子が生成される。
イオンとして酸素の陽イオンを用いることで、成膜時のプラズマダメージを軽減することができる。従って、イオンがスパッタリング用ターゲットの表面に衝突した際に、スパッタリング用ターゲットの結晶化度が低下することを抑制できる。
スパッタリング粒子は、正に帯電させることが好ましい。スパッタリング粒子が、正に帯電するタイミングは特に問わないが、具体的にはイオンの衝突時に電荷を受け取ることで正に帯電させればよい。または、プラズマが生じている場合、スパッタリング粒子をプラズマに曝すことで正に帯電させればよい。または、酸素の陽イオンであるイオンをスパッタリング粒子の側面、上面または下面に結合させることで正に帯電させればよい。
次に、スパッタリング粒子の被成膜面に堆積する様子を詳細に説明する。
成膜中において、被成膜面はスパッタリング粒子が数層堆積した表面を有する。スパッタリング粒子が正に帯電していることで、スパッタリング粒子は被成膜面において、他のスパッタリング粒子の堆積していない領域に堆積していく。これは、スパッタリング粒子が正に帯電していることにより、スパッタリング粒子同士が互いに反発し合うためである。
このようにして堆積したスパッタリング粒子は、被成膜面に垂直な方向に結晶のｃ軸が揃っており、ＣＡＡＣ−ＯＳ膜を形成する。
また、ＣＡＡＣ−ＯＳ膜を形成するには、成膜時の基板温度を上げることが好ましく、２００℃以上５５０℃以下とする。なお、ＣＡＡＣ−ＯＳ膜は、酸素を多く含み、酸素欠損が低減された膜となる。
また、作製方法も特徴の一つであり、本発明の別の一態様は、絶縁表面を有する基板上に第１の酸化物半導体膜を形成し、第１の酸化物半導体膜上に結晶構造を有する第２の酸化物半導体膜を形成し、第２の酸化物半導体膜上に結晶構造を有する第３の酸化物半導体膜を形成し、第３の酸化物半導体膜は、第２の酸化物半導体膜との界面から結晶成長させることを特徴とする半導体装置の作製方法である。なお、第３の酸化物半導体膜の結晶は、第２の酸化物半導体膜に含まれる結晶、即ち表面と略垂直な方向にｃ軸が配向した結晶を種として結晶成長する。従って、第３の酸化物半導体膜は、表面と略垂直な方向にｃ軸が配向した結晶を含む。
また、図１（Ａ）に示す埋め込みチャネルを形成する３層の酸化物半導体膜は、順次積層する工程を大気に触れることなく連続的に行う場合、図１７に上面図を示す製造装置を用いればよい。
図１７に示す製造装置は、枚葉式マルチチャンバー設備であり、３つのスパッタ装置１０ａ、１０ｂ、１０ｃや、被処理基板を収容するカセットポート１４を３つ有する基板供給室１１や、ロードロック室１２ａ、１２ｂや、搬送室１３や、基板加熱室１５、１６などを有している。なお、基板供給室１１及び搬送室１３には、被処理基板を搬送するための搬送ロボットがそれぞれ配置されている。スパッタ装置１０ａ、１０ｂ、１０ｃ、搬送室１３、及び基板加熱室１５、１６は、水素及び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下に制御することが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−５０℃以下の乾燥窒素雰囲気とする。図１７の製造装置を用いた作製工程の手順の一例は、まず、基板供給室１１から被処理基板を搬送し、ロードロック室１２ａと搬送室１３を経て基板加熱室１５に移動させ、基板加熱室１５で被処理基板に付着している水分を真空ベークなどで除去し、その後、搬送室１３を経てスパッタ装置１０ｃに被処理基板を移動させ、スパッタ装置１０ｃ内で１層目の酸化物半導体膜Ｓ１を成膜する。そして、大気に触れることなく、搬送室１３を経てスパッタ装置１０ａに被処理基板を移動させ、スパッタ装置１０ａ内で２層目の酸化物半導体膜Ｓ２を成膜する。そして、大気に触れることなく、搬送室１３を経てスパッタ装置１０ｂに被処理基板を移動させ、スパッタ装置１０ｂ内で３層目の酸化物半導体膜Ｓ３を成膜する。必要であれば、大気に触れることなく、搬送室１３を経て基板加熱室１６に被処理基板を移動させ、加熱処理を行う。このように、図１７の製造装置を用いることによって大気に触れることなく、作製プロセスを進めることができる。また、図１７の製造装置のスパッタ装置は、スパッタリングターゲットを変更することで大気に触れることのないプロセスを実現できる。また、図１７の製造装置のスパッタ装置は、平行平板型スパッタリング装置、イオンビームスパッタリング装置、または対向ターゲット式スパッタリング装置などを用いればよい。対向ターゲット式スパッタリング装置は、被成膜面がプラズマから遠く、成膜ダメージが小さいため、結晶化度の高いＣＡＡＣ−ＯＳ膜を形成することができる。
スパッタ装置１０ａ、１０ｂ、１０ｃでの酸化物半導体膜の成膜において、成膜ガスとして、水素、水、水酸基又は水素化物などの不純物濃度が低い高純度ガスを用いる。
また、基板加熱室１６は、減圧下、又は窒素、酸素、超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、若しくは希ガス（アルゴン、ヘリウムなど）の雰囲気下として、加熱処理を行えばよいが、上記窒素、酸素、超乾燥エア、または希ガス等の雰囲気に水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
本発明の一態様に係る半導体装置は、酸化物半導体膜を用いたトランジスタ、若しくは該トランジスタを含んで構成される回路を含む。例えば、ＬＳＩや、ＣＰＵや、電源回路に搭載されるパワーデバイスや、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置や発光素子を有する発光表示装置を部品として搭載した電子機器も半導体装置に含まれる。
本発明の一態様によって、信頼性が高く、安定した電気特性を示す酸化物半導体を用いた半導体装置を提供することができる。信頼性の高い半導体装置を作製できる。
本発明の一態様を示す断面図及びバンド構造である。 本発明の一態様を示すバンド構造である。 本発明の一態様を示すバンド構造の一例である。 本発明の一態様を示す工程断面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す回路図である。 本発明の一態様を示すブロック図である。 本発明の表示装置を説明する図、及び画素を説明する回路図である。 表示装置を説明する上面図である。 表示装置を説明する断面図である。 試料の断面構造を示す模式図である。 試料のＸＲＤ測定の結果である。 試料の断面写真図である。 電子機器を説明する図である。 電子機器を説明する図である。 本発明のスパッタリングターゲットの作製工程を示すフローチャートを示す図である。 半導体装置の製造装置の一例を示す上面図である。 （Ａ）は比較のための試料の断面構造を示す模式図であり、（Ｂ）は比較のための試料のＸＲＤ測定の結果である。 ＴＯＦ−ＳＩＭＳによる分析結果を示す図。 ＸＰＳによる分析結果を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、半導体装置の一形態を、図４（Ａ）及び図４（Ｂ）を用いて説明する。本実施の形態では、下部に第１の半導体材料を用いたトランジスタ３１１を有し、上部に第２の半導体材料を用いたトランジスタ４１１を有するものである。
ここで、第１の半導体材料と第２の半導体材料は異なるバンドギャップを持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。シリコンなどの材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
半導体装置に用いる基板３００は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることができ、トランジスタのチャネル形成領域は、半導体基板中、又は半導体基板上に形成することができる。図４に示す半導体装置は、半導体基板中にチャネル形成領域を形成して下部のトランジスタを作製する例である。
図４（Ａ）及び図４（Ｂ）に示す半導体装置においては、基板３００に単結晶シリコン基板を用いて、該単結晶シリコン基板にトランジスタ３１１を形成しており、第１の半導体材料として単結晶シリコンを用いている。トランジスタ３１１は、ｐチャネル型トランジスタである。トランジスタ３１１は、公知の作製方法によって作製する。また、公知の作製方法によって、トランジスタ３１１と同じ基板上にｎチャネル型トランジスタも作製することができる。ｎチャネル型トランジスタとｐチャネル型トランジスタを適宜組み合わせてＣＭＯＳ（相補型金属酸化物半導体：Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路を構成し、様々な回路を設けることができる。
トランジスタ３１１は、チャネル形成領域、ソース領域、ドレイン領域、ゲート絶縁膜３０３、ゲート電極３０１を有している。また、トランジスタ３１１を囲むように素子分離絶縁膜３０２が設けられ、素子分離絶縁膜３０２上にはトランジスタ３１１と電気的に接続される電極層３０４が設けられる。
電極層３０４及びトランジスタ３１１を覆って第１の層間絶縁膜３１２が形成され、電極層３０４に達する開口を第１の層間絶縁膜３１２に形成し、導電膜を成膜した後、研磨処理（例えば、化学的機械研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ））などを用いて平坦化する。第１の層間絶縁膜３１２の開口には、第１の配線層３０６が形成される。そして、第１の配線層３０６及び第１の層間絶縁膜３１２上に導電膜を成膜した後、マスクを用いて選択的に導電膜を除去して所望の形状の第２の配線層を形成する。本実施の形態において、第２の配線層は３層構造とし、チタン膜である第１の導電膜３０７ａ、アルミニウム膜である第２の導電膜３０７ｂ、チタン膜である第３の導電膜３０７ｃの順で形成する。
次いで、第２の配線層を覆う第２の層間絶縁膜３０８を形成し、バリア層３１０を積層する。そして、第２の配線層に達する開口を第２の層間絶縁膜３０８及びバリア層３１０に形成し、導電膜を成膜した後、ＣＭＰなどを用いて平坦化する。開口には、第３の配線層３０９が形成される。
バリア層３１０は、下部のトランジスタ３１１と上部のトランジスタ４１１の間に設けられる。バリア層３１０は、トランジスタ３１１の近傍に含まれる水素などの不純物が上部のトランジスタ４１１に拡散しないように設けられている。また、バリア層３１０は、後の熱処理で放出される水素が少ない、または水素が放出されない材料膜を用いることが好ましい。よって、不純物等の遮断機能の高い、緻密な無機絶縁膜（例えば、酸化アルミニウム膜、窒化シリコン膜など）を用いることが好ましい。具体的には、バリア層３１０としてプラズマＣＶＤ法を用いて、シラン（ＳｉＨ４）と窒素（Ｎ２）の混合ガスを供給して成膜する窒化シリコン膜を用いる。
次いで、バリア層３１０上にトランジスタ４１１を作製する。
バリア層上に導電膜を形成し、選択的にエッチングを行って第４の配線層４３４及びゲート電極４９１を形成する。
次いで、ゲート電極４９１を覆う絶縁膜４３５を形成した後、ＣＭＰなどを用いて平坦化する。
次いで、第１のゲート絶縁膜４０２ａと第２のゲート絶縁膜４０２ｂを形成する。第１のゲート絶縁膜４０２ａ及び第２のゲート絶縁膜４０２ｂの膜厚は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、ＰＬＤ法、ＡＬＤ法等を適宜用いて形成することができる。第１のゲート絶縁膜４０２ａは、窒化シリコン膜を用いる。また、第２のゲート絶縁膜４０２ｂの材料として、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化窒化シリコン、窒化酸化シリコン、酸化ハフニウム、または酸化タンタルなどの酸化物絶縁膜を用いる。第２のゲート絶縁膜４０２ｂは、後に形成する酸化物半導体膜と接するため、層中（バルク中）に少なくとも化学量論的組成を超える量の酸素が存在することが好ましい。
また、第２のゲート絶縁膜４０２ｂとしてプラズマＣＶＤ法を用いて膜厚２０ｎｍの酸化シリコン膜を成膜し、酸化シリコン膜の成膜後に酸素欠損を修復するためのマイクロ波プラズマ処理を行ってラジカル酸化処理を行ってもよい。例えば、高密度プラズマ装置を用い、２．４５ＧＨｚの電源を用いて３８００Ｗとし、圧力を１０６．６７Ｐａとし、基板温度を３２５℃とし、アルゴン流量を９００ｓｃｃｍとし、酸素流量を５ｓｃｃｍとする。高密度プラズマ装置は、１×１０１１／ｃｍ３以上のプラズマ密度を達成できる装置を指している。例えば、３ｋＷ〜６ｋＷのマイクロ波電力を印加してプラズマを発生させる。また、第２のゲート絶縁膜４０２ｂの形成前に、高密度プラズマ装置を用いて亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して行われるプラズマ処理を行ってもよい。
次いで、第２のゲート絶縁膜４０２ｂ上に、酸化物半導体膜の積層を成膜する。
第１の酸化物半導体膜４０３ａ、第２の酸化物半導体膜４０３ｂを形成し、加熱処理を行った後、マスクを用いて選択的にエッチングする。
本実施の形態では、基板温度を室温とし、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のターゲットを用いて、第１の酸化物半導体膜４０３ａを成膜する。第１の酸化物半導体膜４０３ａの膜厚は、１０ｎｍ以上４０ｎｍ以下、好ましくは２０ｎｍ以上３０ｎｍ以下とする。第１の酸化物半導体膜４０３ａの膜厚を大きくすることで、下地膜（シリコンを含む絶縁膜）からのＳｉの拡散を防止することができる。また、結晶構造を有する第２の酸化物半導体膜４０３ｂの成膜には、基板温度を４００℃とし、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のターゲットを用いる。第２の酸化物半導体膜４０３ｂは、表面と略垂直な方向にｃ軸が配向した結晶を含む膜であり、ＣＡＡＣ−ＯＳ膜とすることが好ましい。第２の酸化物半導体膜４０３ｂの膜厚は、５ｎｍ以上１０ｎｍ以下とする。
第２の酸化物半導体膜４０３ｂの成膜温度は、４００℃以上５５０℃以下、好ましくは４５０℃以上５００℃以下とする。ただし、既に形成している配線層が耐えられる温度範囲で行うこととする。また、加熱処理は、減圧下又は窒素雰囲気下で３００℃以上６００℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３５０℃以上４５０℃以下として酸化物半導体膜中の過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）する。そして、熱処理終了後の加熱温度を維持、またはその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、又は超乾燥エア（ＣＲＤＳ方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入する。酸素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給する。
次いで、第２の酸化物半導体膜４０３ｂの上面及び側面を接して覆うように第３の酸化物半導体膜４０３ｃを形成する。また、第３の酸化物半導体膜４０３ｃも酸化物半導体膜中の過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための熱処理を行ってもよく、酸素ガスを用いて第３の酸化物半導体膜４０３ｃに酸素を供給してもよい。
また、第３の酸化物半導体膜４０３ｃの成膜には、基板温度を４００℃とし、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のターゲットを用いる。結晶構造を有する第２の酸化物半導体膜上に第３の酸化物半導体膜を成膜すると、第３の酸化物半導体膜も結晶構造を有する膜になりやすい。また、第３の酸化物半導体膜４０３ｃの一部、即ち、ゲート絶縁膜と接し、第２の酸化物半導体膜４０３ｂと重なっていない領域は、重なっている領域と比べて結晶化度が低くなりやすい。第３の酸化物半導体膜４０３ｃの膜厚は、１０ｎｍ以上４０ｎｍ以下、好ましくは２０ｎｍ以上３０ｎｍ以下とする。本実施の形態では、第３の酸化物半導体膜４０３ｃの領域のうち、第２の酸化物半導体膜４０３ｂと重なる領域は表面と略垂直な方向にｃ軸が配向した結晶を含む。この段階での断面図が図４（Ａ）に相当する。
次いで、第３の酸化物半導体膜４０３ｃ上に導電膜を形成し、これを加工して電極層４０５ａ及び電極層４０５ｂ（これと同じ層で形成される配線を含む）を形成する。次いで、希釈フッ酸でウェットエッチングして第３の酸化物半導体膜４０３ｃの一部を薄膜化させる。
次いで、電極層４０５ａ及び電極層４０５ｂ及び露出した酸化物半導体膜の積層膜４０３を覆うように、絶縁膜４０７を形成する。絶縁膜４０７としてはプラズマＣＶＤ法、スパッタリング法により形成することができ、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜等を単層で、又は積層して用いることができる。また、プラズマダメージを低減するため、プラズマダメージの少ない成膜条件で酸化物半導体膜の積層膜４０３を覆う第１の酸化絶縁膜を形成し、その上に膜中に酸素を多く含む成膜条件で第２の酸化絶縁膜を積層する構成とすることが好ましい。なお、酸化物半導体膜の積層膜４０３と接する絶縁膜４０７として、酸化絶縁膜を形成すると、該酸化絶縁膜によって酸化物半導体膜の積層膜４０３へ酸素を供給することが可能となるため、好ましい。本実施の形態では、絶縁膜４０７として窒素を有する酸化絶縁膜を用いる。
次いで、絶縁膜４０７にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加する。酸化物半導体膜の積層膜４０３への酸素の供給は、酸化物半導体膜の積層膜４０３の成膜後であれば、そのタイミングは特に限定されない。また、酸素の導入は複数回行ってもよい。
絶縁膜４０７を形成後、加熱処理を行う。酸化物半導体膜の積層膜４０３は、エッチングや成膜時のプラズマに曝され、ダメージを受けて形成される酸素欠損を含むため、酸化物半導体に与えられたダメージを回復させるための加熱処理を行い、酸素を供給することによって酸素欠損を低減させる。該熱処理の温度は、代表的には、２００℃以上４５０℃以下とする。当該加熱処理により、窒素を有する酸化絶縁膜に含まれる窒素を放出させることができる。なお、当該加熱処理により、窒素を有する酸化絶縁膜から、水、水素等を脱離させることができる。本実施の形態では、窒素及び酸素の混合雰囲気で、３５０℃、１時間の加熱処理を行う。酸化物半導体膜に含まれる水素原子及び酸素原子が、加熱処理により、酸化物半導体膜、酸化物半導体膜及び窒素を有する酸化絶縁膜の界面、または窒素を有する酸化絶縁膜、若しくはその表面において結合し、水分子となり、窒素を有する酸化絶縁膜から脱離する。酸化物半導体膜において、酸素原子が脱離した位置は酸素欠損となるが、窒素を有する酸化絶縁膜に含まれる化学量論的組成を満たす酸素よりも多くの酸素原子が酸素欠損の位置へ移動し、酸素欠損を低減する。
また、絶縁膜４０７に用いる窒素を有する酸化絶縁膜は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、窒素を有する酸化絶縁膜に含まれる欠陥密度が多いと、当該欠陥に酸素が結合してしまい、窒素を有する酸化絶縁膜における酸素の供給量が減少してしまうためである。
こうして、絶縁膜４０７形成後の加熱処理によって、酸化物半導体膜から、窒素、水素、または水が脱離することで、膜中の窒素、水素、または水の含有量を約１０分の一程度まで低減することができる。
次いで、絶縁膜４０７上に保護絶縁膜４０８を形成する。保護絶縁膜４０８としては、酸化アルミニウム膜、または窒化シリコン膜を形成する。保護絶縁膜４０８は、外部からの水素や水分などの不純物の混入を防ぐ役割を果たす。
以上の作製プロセスによって、本実施の形態のトランジスタ４１１を形成することができる。
本実施の形態で示すトランジスタは、トランジスタの電流経路（チャネル）として機能する第２の酸化物半導体膜４０３ｂを挟んで、第２の酸化物半導体膜４０３ｂよりもキャリア密度が低い第１の酸化物半導体膜４０３ａ及び第３の酸化物半導体膜４０３ｃを含む構成とする。これによって、チャネルを酸化物半導体膜の積層膜４０３に接する絶縁膜界面から遠ざけ、埋め込みチャネルを形成することができる。また、第２の酸化物半導体膜４０３ｂには可能な限り酸素を含ませることができるため、酸素欠損が少なく、トランジスタの信頼性が向上する。
（実施の形態２）
本実施の形態では、実施の形態１と一部異なる例を以下に説明する。本実施の形態は、実施の形態１の酸化物半導体膜の積層膜４０３の形成方法や酸素の供給方法などが異なる例である。
下部に第１の半導体材料を用いたトランジスタ３１１を作製し、第２の層間絶縁膜３０８、バリア層３１０、及び第３の配線層３０９を形成するまでは実施の形態１と同一であるため、ここでは詳細な説明は省略する。
バリア層上に導電膜を形成し、選択的にエッチングを行って第４の配線層４３４及びゲート電極４９１を形成する。
次いで、ゲート電極４９１を覆う絶縁膜４３５を形成した後、ＣＭＰなどを用いて平坦化する。絶縁膜４３５は、窒素を有する酸化絶縁膜を用いる。
次いで、第１のゲート絶縁膜４０２ａと第２のゲート絶縁膜４０２ｂを形成する。第１のゲート絶縁膜４０２ａとして窒素を有する酸化絶縁膜を用いる。
また、第２のゲート絶縁膜４０２ｂとしてプラズマＣＶＤ法を用いて膜厚２０ｎｍの酸化シリコン膜を用い、酸化シリコン膜の成膜後に酸素欠損を修復するためのマイクロ波プラズマ処理を行ってラジカル酸化処理を行ってもよい。
次いで、第２のゲート絶縁膜４０２ｂ上に、図１７に示す製造装置を用いて、酸化物半導体膜の積層を大気に触れることなく成膜する。
第１の酸化物半導体膜４０３ａ、第２の酸化物半導体膜４０３ｂ、第３の酸化物半導体膜４０３ｃを形成する。
第１の酸化物半導体膜４０３ａ、第２の酸化物半導体膜４０３ｂ、及び第３の酸化物半導体膜４０３ｃの成膜温度は、室温以上５５０℃以下、好ましくは２００℃以上４００℃未満とする。第２の酸化物半導体膜４０３ｂ、及び第３の酸化物半導体膜４０３ｃは、ＣＡＡＣ−ＯＳ膜とするため、成膜温度は、２００℃以上５５０℃以下とする。
次いで、マスクを用いて選択的にエッチングして島状の酸化物半導体膜の積層膜４０３を形成する。
次いで、第３の酸化物半導体膜４０３ｃ上に導電膜を形成し、これを加工して電極層４０５ａ及び電極層４０５ｂ（これと同じ層で形成される配線を含む）を形成する。次いで、希釈フッ酸でウェットエッチングして第３の酸化物半導体膜４０３ｃの一部を薄膜化させる。
次いで、電極層４０５ａ及び電極層４０５ｂ及び露出した酸化物半導体膜の積層膜４０３を覆うように、絶縁膜４０７を形成する。絶縁膜４０７として積層構造が好ましく、プラズマダメージを低減するため、プラズマダメージの少ない成膜条件で酸化物半導体膜の積層膜４０３を覆う第１の酸化絶縁膜を形成し、その上に膜中に酸素を多く含む成膜条件で第２の酸化絶縁膜を積層する構成とすることが好ましい。
また、絶縁膜４０７にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸化物半導体膜の積層膜４０３への酸素の供給は、酸化物半導体膜の積層膜４０３の成膜後であれば、そのタイミングは特に限定されない。また、酸素の導入は複数回行ってもよい。
絶縁膜４０７を形成後、３５０℃以上４５０℃以下の加熱処理を行う。絶縁膜４３５、第１のゲート絶縁膜４０２ａ、及び第２のゲート絶縁膜４０２ｂに含まれる酸素を酸化物半導体膜の積層膜４０３へ供給する。また、絶縁膜４０７として、実施の形態１に示した窒素を有する酸化絶縁膜を用い、絶縁膜４０７に含まれる酸素を酸化物半導体膜の積層膜４０３へ供給してもよい。
次いで、絶縁膜４０７上に保護絶縁膜４０８を形成する。保護絶縁膜４０８としては、酸化アルミニウム膜、または窒化シリコン膜を形成する。保護絶縁膜４０８は、外部からの水素や水分などの不純物の混入を防ぐ役割を果たす。
以上の作製プロセスによって、図５に示すようにトランジスタ３１１の上方に本実施の形態のトランジスタ４１２を形成することができる。
また、本実施の形態は実施の形態１と自由に組み合わせることができる。
（実施の形態３）
実施の形態１または実施の形態２に示すトランジスタを使用した半導体装置の一例として、論理回路であるＮＯＲ型回路の回路図の一例を図６（Ａ）に示す。図６（Ｂ）はＮＡＮＤ型回路の回路図である。
図６（Ａ）に示すＮＯＲ型回路において、ｐチャネル型トランジスタであるトランジスタ８０１、８０２は、図４（Ｂ）に示すトランジスタ３１１と同様な構造を有する、チャネル形成領域に単結晶シリコン基板を用いたトランジスタとし、ｎチャネル型トランジスタであるトランジスタ８０３、８０４は、図４（Ｂ）に示すトランジスタ４１１、及び図５で示すトランジスタ４１２と同様な構造を有するチャネル形成領域に酸化物半導体膜を用いたトランジスタを用いる。
なお、図６（Ａ）に示すＮＯＲ型回路において、トランジスタ８０３、８０４は、酸化物半導体膜を介して、ゲート電極と重なる位置にトランジスタの電気的特性を形御する導電層を設けてもよい。該導電層の電位を制御し、例えばＧＮＤとすることでトランジスタ８０３、８０４のしきい値電圧をよりプラスとし、さらにノーマリーオフのトランジスタとすることができる。
また、図６（Ｂ）に示すＮＡＮＤ型回路では、ｐチャネル型トランジスタであるトランジスタ８１１、８１４は、図４に示すトランジスタ３１１と同様な構造を有し、ｎチャネル型トランジスタであるトランジスタ８１２、８１３は、図４（Ｂ）に示すトランジスタ４１１、及び図５で示すトランジスタ４１２と同様な構造を有するチャネル形成領域に酸化物半導体膜を用いたトランジスタを用いる。
なお、図６（Ｂ）に示すＮＡＮＤ型回路において、トランジスタ８１２、８１３は、酸化物半導体膜を介して、ゲート電極と重なる位置にトランジスタの電気的特性を形御する導電層を設けてもよい。該導電層の電位を制御し、例えばＧＮＤとすることでトランジスタ８１２、８１３のしきい値電圧をよりプラスとし、さらにノーマリーオフのトランジスタとすることができる。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、消費電力を十分に低減することができる。
また、異なる半導体材料を用いた半導体素子を積層することにより、微細化及び高集積化を実現し、かつ安定で高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
また、本実施の形態では、実施の形態２に示すトランジスタを使用したＮＯＲ型回路とＮＡＮＤ型回路の例を示したが、特に限定されず、実施の形態１または実施の形態２に示すトランジスタを使用してＡＮＤ型回路やＯＲ回路などを形成することができる。例えば、実施の形態１または実施の形態２に示すトランジスタを使用して電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）を作製することもできる。
（実施の形態４）
本実施の形態では、半導体装置の一例として、図４（Ｂ）に示すトランジスタ４１１、及び図５で示すトランジスタ４１２のいずれか一を少なくとも一部に用いたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）について説明する。
図７（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図７（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図７（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図７（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。
図７（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
電源停止に関しては、図７（Ｂ）または図７（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図７（Ｂ）及び図７（Ｃ）の回路の説明を行う。
図７（Ｂ）及び図７（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング素子に、図４（Ｂ）に示すトランジスタ４１１、及び図５で示すトランジスタ４１２のいずれか一を含む記憶回路の構成の一例を示す。
図７（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図７（Ｂ）では、スイッチング素子１１４１として、図４（Ｂ）に示すトランジスタ４１１、及び図５で示すトランジスタ４１２のいずれか一を用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図７（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図７（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
また、図７（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、液晶表示装置を例にして本発明の一態様である半導体装置を説明する。
図８（Ａ）に、半導体装置の構成例を示す図を示す。図８（Ａ）に示す半導体装置は、画素部１００と、走査線駆動回路１０４と、信号線駆動回路１０６と、各々が平行又は略平行に配設され、且つ走査線駆動回路１０４によって電位が制御されるｍ本の走査線１０７と、各々が平行又は略平行に配設され、且つ信号線駆動回路１０６によって電位が制御されるｎ本の信号線１０９と、を有する。さらに、画素部１００はマトリクス状に配設された複数の画素１０１を有する。また、走査線１０７に沿って、各々が平行又は略平行に配設された容量線１１５を有する。なお、容量線１１５は、信号線１０９に沿って、各々が平行又は略平行に配設されていてもよい。
各走査線１０７は、画素部１００においてｍ行ｎ列に配設された画素１０１のうち、いずれかの行に配設されたｎ個の画素１０１と電気的に接続される。また、各信号線１０９は、ｍ行ｎ列に配設された画素１０１のうち、いずれかの列に配設されたｍ個の画素１０１に電気的と接続される。ｍ、ｎは、ともに１以上の整数である。また、各容量線１１５は、ｍ行ｎ列に配設された画素１０１のうち、いずれかの行に配設されたｎ個の画素１０１と電気的に接続される。なお、容量線１１５が、信号線１０９に沿って、各々が平行又は略平行に配設されている場合は、ｍ行ｎ列に配設された画素１０１のうち、いずれかの列に配設されたｍ個の画素１０１に電気的と接続される。
図８（Ｂ）は、図８（Ａ）に示す半導体装置が有する画素１０１の回路図の一例である。図８（Ｂ）に示す画素１０１は、ゲート電極が走査線１０７と電気的に接続され、ソース電極が信号線１０９と電気的に接続されたトランジスタ１０３と、一方の電極がトランジスタ１０３のドレイン電極と電気的に接続され、他方の電極が一定の電位を供給する容量線１１５と電気的に接続された容量素子１０５と、画素電極がトランジスタ１０３のドレイン電極及び容量素子１０５の一方の電極に電気的に接続され、画素電極と対向して設けられる電極（対向電極）が対向電位を供給する配線に電気的に接続された液晶素子１０８と、を有する。
液晶素子１０８は、トランジスタ１０３及び画素電極が形成される基板と、対向電極が形成される基板とで挟持される液晶の光学的変調作用によって、光の透過または遮光を制御する素子である。なお、液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界又は斜め方向の電界を含む。）によって制御される。
次いで、液晶表示装置の画素１０１の具体的な構成例について説明する。画素１０１の上面図を図９に示す。なお、図９においては、対向電極及び液晶素子を省略する。
図９において、走査線１０７は、信号線１０９に略直交する方向（図９中左右方向）に延伸して設けられている。信号線１０９は、走査線１０７に略直交する方向（図９中上下方向）に延伸して設けられている。容量線１１５は、走査線１０７と平行方向に延伸して設けられている。なお、走査線１０７及び容量線１１５は、走査線駆動回路１０４（図８（Ａ）参照）と電気的に接続されており、信号線１０９は、信号線駆動回路１０６（図８（Ａ）参照）に電気的に接続されている。
トランジスタ１０３は、走査線１０７及び信号線１０９が交差する領域に設けられている。トランジスタ１０３は、少なくとも、チャネル形成領域を有する酸化物半導体膜の積層膜１１１と、ゲート電極と、ゲート絶縁膜（図９に図示せず）と、ソース電極と、及びドレイン電極とを含む。
酸化物半導体膜の積層膜１１１は、図１０に示すように、第１の酸化物半導体膜１１１ａ、第２の酸化物半導体膜１１１ｂ、第３の酸化物半導体膜１１１ｃの順で積層する。第１の酸化物半導体膜１１１ａの伝導帯下端及び第３の酸化物半導体膜１１１ｃの伝導帯下端に比べて第２の酸化物半導体膜１１１ｂの伝導帯下端が真空準位から最も深くなるような井戸型構造を構成するように、第１の酸化物半導体膜１１１ａ、第２の酸化物半導体膜１１１ｂ、及び第３の酸化物半導体膜１１１ｃの材料を適宜選択する。本実施の形態では、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のターゲットを用いて第１の酸化物半導体膜１１１ａと第３の酸化物半導体膜１１１ｃを形成し、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のターゲットを用いて第２の酸化物半導体膜１１１ｂを形成する。酸化物半導体膜の積層膜１１１により、埋め込みチャネルを形成し、酸素欠損が少なく、トランジスタ１０３の信頼性を向上させる。
また、酸化物半導体膜の積層膜１１１は適切な条件にて成膜または加熱処理することでトランジスタのオフ電流を極めて低減することができるため、半導体装置の消費電力を低減することができる。
また、走査線１０７は、トランジスタ１０３のゲート電極としても機能し、信号線１０９はトランジスタ１０３のソース電極としても機能する。導電膜１１３は、トランジスタ１０３のドレイン電極として機能し、開口１１７を通じて画素電極１２１と電気的に接続されている。なお、図９において、画素電極１２１はハッチングを省略して図示している。また、以下において、トランジスタのゲート電極を指し示す場合にも走査線１０７と記載し、トランジスタのソース電極を指し示す場合にも信号線１０９と記載する。
容量素子１０５は、画素１０１内の容量線１１５及び信号線１０９で囲まれる領域に設けられている。容量素子１０５は、開口１２３に設けられた導電膜１２５を通じて容量線１１５と電気的に接続されている。容量素子１０５は、透光性を有する酸化物半導体膜１１９と、透光性を有する画素電極１２１と、誘電体膜として、トランジスタ１０３に含まれ、透光性を有する絶縁膜（図９に図示せず）とで構成されている。即ち、容量素子１０５は透光性を有する。
このように酸化物半導体膜１１９は透光性を有するため、画素１０１内に容量素子１０５を大きく（大面積に）形成することができる。従って、開口率を低減させず、又は開口率を向上させつつ、電荷容量を大きくした半導体装置を得ることができる。また、開口率を向上することによって表示品位の良い半導体装置を得ることができる。
ここで、酸化物半導体を用いたトランジスタの特徴について記載する。酸化物半導体を用いたトランジスタはｎチャネル型トランジスタである。また、酸化物半導体に含まれる酸素欠損はキャリアを生成することがあり、トランジスタの電気特性及び信頼性を低下させる恐れがある。例えば、トランジスタのしきい値電圧をマイナス方向に変動し、ゲート電圧が０Ｖの場合にドレイン電流が流れてしまうことがある。このように、ゲート電圧が０Ｖの場合にドレイン電流が流れてしまうことをノーマリーオン特性という。なお、ゲート電圧が０Ｖの場合にドレイン電流が流れていないとみなすことができるトランジスタをノーマリーオフ特性という。
酸化物半導体膜の積層膜１１１に含まれる欠陥、代表的には酸素欠損はできる限り低減されていることが好ましい。例えば、磁場の向きを膜面に対して平行に印加した電子スピン共鳴法によるｇ値＝１．９３のスピン密度（酸化物半導体膜に含まれる欠陥密度に相当する。）は、測定器の検出下限以下まで低減されていることが好ましい。酸化物半導体膜に含まれる欠陥、代表的には酸素欠損をできる限り低減することで、トランジスタ１０３がノーマリーオン特性となることを抑制することができ、半導体装置の電気特性及び信頼性を向上させることができる。
酸化物半導体膜の積層膜１１１に含まれる不純物（水素、水分、第１４族元素など）はできる限り低減されていることが好ましく、高純度化させた酸化物半導体膜とし、ｉ型とすることでトランジスタ１０３がノーマリーオン特性となることを抑制でき、トランジスタ１０３のオフ電流を極めて低減することができる。従って、良好な電気特性に有する半導体装置を作製できる。また、信頼性を向上させた半導体装置を作製することができる。
次いで、図９の一点鎖線Ａ１−Ａ２間及び一点鎖線Ｂ１−Ｂ２間における断面図を図１０に示す。
液晶表示装置の画素１０１の断面構造は以下の通りである。液晶表示装置は、基板１０２上に形成される素子部と、基板１５０上に形成される素子部と、該２つの素子部で挟まれる液晶層とを有する。
はじめに、基板１０２上に形成される素子部の構造について説明する。基板１０２上に、トランジスタ１０３のゲート電極として機能する走査線１０７と、走査線１０７と同一表面上に設けられている容量線１１５とが設けられている。走査線１０７及び容量線１１５上にゲート絶縁膜１２７が設けられている。ゲート絶縁膜１２７の走査線１０７と重畳する領域上に酸化物半導体膜の積層膜１１１が設けられており、ゲート絶縁膜１２７上に酸化物半導体膜１１９が設けられている。酸化物半導体膜の積層膜１１１上、及びゲート絶縁膜１２７上にトランジスタ１０３のソース電極として機能する信号線１０９と、トランジスタ１０３のドレイン電極として機能する導電膜１１３とが設けられている。ゲート絶縁膜１２７には容量線１１５に達する開口１２３が設けられており、開口１２３、ゲート絶縁膜１２７上、及び酸化物半導体膜１１９上に導電膜１２５が設けられている。ゲート絶縁膜１２７上、信号線１０９上、酸化物半導体膜の積層膜１１１上、導電膜１１３上、導電膜１２５上、酸化物半導体膜１１９上にトランジスタ１０３の保護絶縁膜として機能する絶縁膜１２９、絶縁膜１３１、及び絶縁膜１３２が設けられている。絶縁膜１２９、絶縁膜１３１、及び絶縁膜１３２には導電膜１１３に達する開口１１７が設けられており、開口１１７及び絶縁膜１３２上に画素電極１２１が設けられている。また、画素電極１２１及び絶縁膜１３２上に配向膜として機能する絶縁膜１５８が設けられている。なお、基板１０２と、走査線１０７及び容量線１１５並びにゲート絶縁膜１２７との間には下地絶縁膜が設けられていてもよい。
本構成での容量素子１０５は、一対の電極のうち一方の電極として機能するのが第３の酸化物半導体膜１１１ｃと同じ工程で成膜された酸化物半導体膜１１９であり、一対の電極のうち他方の電極が画素電極１２１であり、一対の電極の間に設けられた誘電体膜が絶縁膜１２９、絶縁膜１３１、及び絶縁膜１３２である。
以下に、上記構造の構成要素について詳細を記載する。
基板１０２の材質などに大きな制限はないが、少なくとも、半導体装置の作製工程において行う熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、プラスチック基板などがあり、ガラス基板としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。なお、基板１０２として石英基板、サファイア基板などを用いることもできる。
走査線１０７及び容量線１１５は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）タンタル（Ｔａ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）などの金属材料又はこれらを主成分とする合金材料を用いた、単層構造又は積層構造で設ける。
走査線１０７及び容量線１１５の一例としては、シリコンを含むアルミニウムを用いた単層構造、アルミニウム上にチタンを積層する二層構造、窒化チタン上にチタンを積層する二層構造、窒化チタン上にタングステンを積層する二層構造、窒化タンタル上にタングステンを積層する二層構造、銅−マグネシウム−アルミニウム合金上に銅を積層する二層構造、窒化チタン上に銅を積層し、さらにその上にタングステンを形成する三層構造などがある。
また、走査線１０７及び容量線１１５の材料として、画素電極１２１に適用可能な透光性を有する導電性材料を用いることができる。
走査線１０７及び容量線１１５において、低抵抗材料であるアルミニウムや銅を用いることが好ましい。アルミニウムや銅を用いることで、信号遅延を低減し、表示品位を高めることができる。なお、アルミニウムは耐熱性が低く、ヒロック、ウィスカー、あるいはマイグレーションによる不良が発生しやすい。アルミニウムのマイグレーションを防ぐため、アルミニウムに、モリブデン、チタン、タングステンなどの、アルミニウムよりも融点の高い金属材料を積層することが好ましい。また、銅を用いる場合も、マイグレーションによる不良や銅元素の拡散を防ぐため、モリブデン、チタン、タングステンなどの、銅よりも融点の高い金属材料を積層することが好ましい。
ゲート絶縁膜１２７は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウム又はＧａ−Ｚｎ系金属酸化物などの絶縁材料を用いた、単層構造又は積層構造で設ける。なお、酸化物半導体膜の積層膜１１１である酸化物半導体膜との界面特性を向上させるため、ゲート絶縁膜１２７において少なくとも酸化物半導体膜の積層膜１１１と接する領域は酸化絶縁膜で形成することが好ましい。
また、ゲート絶縁膜１２７に、酸素、水素、水などに対するバリア性を有する絶縁膜を設けることで、酸化物半導体膜の積層膜１１１からの酸素の外部への拡散と、外部から当該酸化物半導体膜の積層膜への水素、水等の侵入を防ぐことができる。酸素、水素、水等などに対するバリア性を有する絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどがある。
また、ゲート絶縁膜１２７として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素を有するハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素を有するハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタ１０３のゲートリークを低減できる。
また、ゲート絶縁膜１２７は、以下の積層構造とすることが好ましい。第１の窒化シリコン膜として、欠陥量が少ない窒化シリコン膜を設け、第１の窒化シリコン膜上に第２の窒化シリコン膜として、水素脱離量及びアンモニア脱離量の少ない窒化シリコン膜を設け、第２の窒化シリコン膜上に、上記ゲート絶縁膜１２７で羅列した酸化絶縁膜のいずれかを設けることが好ましい。
第２の窒化シリコン膜としては、昇温脱離ガス分析法において、水素分子の脱離量が５×１０２１分子／ｃｍ３未満、好ましくは３×１０２１分子／ｃｍ３以下、さらに好ましくは１×１０２１分子／ｃｍ３以下であり、アンモニア分子の脱離量が１×１０２２分子／ｃｍ３未満、好ましくは５×１０２１分子／ｃｍ３以下、さらに好ましくは１×１０２１分子／ｃｍ３以下である窒化絶縁膜を用いることが好ましい。上記第１の窒化シリコン膜及び第２の窒化シリコン膜をゲート絶縁膜１２７の一部として用いることで、ゲート絶縁膜１２７として、欠陥量が少なく、且つ水素及びアンモニアの脱離量の少ないゲート絶縁膜を形成することができる。この結果、ゲート絶縁膜１２７に含まれる水素及び窒素の、半導体膜の積層膜１１１への移動量を低減することが可能である。
トランジスタにおいて、酸化物半導体膜の積層膜１１１及びゲート絶縁膜の界面またはゲート絶縁膜に捕獲準位（界面準位ともいう。）が存在すると、トランジスタのしきい値電圧の変動、代表的にはしきい値電圧のマイナス方向への変動、及びトランジスタがオン状態となるときにドレイン電流が一桁変化するのに必要なゲート電圧を示すサブスレッショルド係数（Ｓ値）の増大の原因となる。この結果、トランジスタごとに電気特性がばらつくという問題がある。このため、ゲート絶縁膜として、欠陥量の少ない窒化シリコン膜を用いることで、また、第１の酸化物半導体膜１１１ａと接する領域に酸化絶縁膜を設けることで、しきい値電圧のマイナスシフトを低減すると共に、Ｓ値の増大を抑制することができる。
ゲート絶縁膜１２７の厚さは、５ｎｍ以上４００ｎｍ以下、より好ましくは１０ｎｍ以上３００ｎｍ以下、より好ましくは５０ｎｍ以上２５０ｎｍ以下とするとよい。
本実施の形態においては、第１の酸化物半導体膜１１１ａは結晶化度の低い膜とし、第２の酸化物半導体膜１１１ｂ、及び第３の酸化物半導体膜１１１ｃは、結晶構造を有し、結晶化度の高い膜とする。第１の酸化物半導体膜１１１ａは結晶化度の低い膜とし、第２の酸化物半導体膜１１１ｂを成膜した後、パターニングを行って加熱処理（２００℃以上５５０℃以下）を行い、その後、第３の酸化物半導体膜１１１ｃ及び酸化物半導体膜１１９を形成する。なお、パターニング後の加熱処理を行わなくても第３の酸化物半導体膜１１１ｃの成膜条件によっては結晶構造を有する酸化物半導体膜とすることもできる。ただし、第３の酸化物半導体膜１１１ｃの一部、即ち、ゲート絶縁膜と接し、第２の酸化物半導体膜１１１ｂと重なっていない領域は、結晶化度の低い領域である。また、第３の酸化物半導体膜１１１ｃと同じ工程で形成される酸化物半導体膜１１９は、結晶化度の低い膜である。また、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のターゲットを用いて第２の酸化物半導体膜１１１ｂを形成し、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のターゲットを用いて第３の酸化物半導体膜１１１ｃ及び酸化物半導体膜１１９を形成する場合には、第３の酸化物半導体膜１１１ｃの一部、即ち、ゲート絶縁膜と接し、第２の酸化物半導体膜１１１ｂと重なっていない領域も、結晶化度の高い膜とすることができ、酸化物半導体膜１１９も結晶化度の高い膜とすることもできる。また、酸化物半導体膜の積層膜１１１の厚さは、１ｎｍ以上１００ｎｍ以下、好ましくは１ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。
埋め込みチャネルを形成することができるトランジスタ１０３とすることで、酸素欠損が少なく、トランジスタの信頼性が向上する。
また、酸化物半導体膜の積層膜１１１及び酸化物半導体膜１１９に適用可能な酸化物半導体として、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタ１０３のオフ電流を低減することができる。
トランジスタ１０３のソース電極として機能する信号線１０９、トランジスタ１０３のドレイン電極として機能する導電膜１１３、及び容量素子１０５の酸化物半導体膜１１９と容量線１１５とを電気的に接続する導電膜１２５は、走査線１０７及び容量線１１５に適用できる材料を用いた、単層構造又は積層構造で設ける。
トランジスタ１０３の保護絶縁膜、及び容量素子１０５の誘電体膜として機能する絶縁膜１２９と、絶縁膜１３１と、絶縁膜１３２とは、ゲート絶縁膜１２７に適用できる材料を用いた絶縁膜である。特に、絶縁膜１２９及び絶縁膜１３１は酸化絶縁膜とし、絶縁膜１３２は窒化絶縁膜とすることが好ましい。また、絶縁膜１３２を窒化絶縁膜とすることで外部から水素や水などの不純物がトランジスタ１０３（特に第２の酸化物半導体膜１１１ｂ）に侵入することを抑制できる。なお、絶縁膜１２９は設けない構成であってもよい。
また、絶縁膜１２９及び絶縁膜１３１の一方又は双方は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜で有ることが好ましい。このようにすることで、当該酸化物半導体膜からの酸素の脱離を防止するとともに、酸素過剰領域に含まれる当該酸素を酸化物半導体膜に移動させ、酸素欠損を低減することが可能となる。例えば、昇温脱離ガス分析（以下、ＴＤＳ分析とする。）によって測定される酸素分子の放出量が、１．０×１０１８分子／ｃｍ３以上ある酸化絶縁膜を用いることで、当該酸化物半導体膜に含まれる酸素欠損を低減することができる。なお、絶縁膜１２９及び絶縁膜１３１の一方又は双方において、化学量論的組成よりも過剰に酸素を含む領域（酸素過剰領域）が部分的に存在している酸化絶縁膜であってもよく、少なくとも半導体膜の積層膜１１１と重畳する領域に酸素過剰領域が存在することで、当該酸化物半導体膜からの酸素の脱離を防止するとともに、酸素過剰領域に含まれる当該酸素を酸化物半導体膜に移動させ、酸素欠損を低減することが可能となる。
絶縁膜１３１が化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜である場合、絶縁膜１２９は、酸素を透過する酸化絶縁膜とすることが好ましい。なお、絶縁膜１２９において、外部から絶縁膜１２９に入った酸素は、全て絶縁膜１２９を通過して移動せず、絶縁膜１２９にとどまる酸素もある。また、あらかじめ絶縁膜１２９に含まれており、絶縁膜１２９から外部に移動する酸素もある。そこで、絶縁膜１２９は酸素の拡散係数が大きい酸化絶縁膜であることが好ましい。
また、絶縁膜１２９は第３の酸化物半導体膜１１１ｃと接することから、酸素を透過させるだけではなく、第３の酸化物半導体膜１１１ｃとの界面準位が低くなる酸化絶縁膜であることが好ましい。例えば、絶縁膜１２９は絶縁膜１３１よりも膜中の欠陥密度が低い酸化絶縁膜であることが好ましい。具体的には、電子スピン共鳴測定によるｇ値＝２．００１（Ｅ´−ｃｅｎｔｅｒ）のスピン密度が３．０×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５．０×１０１６ｓｐｉｎｓ／ｃｍ３以下の酸化絶縁膜である。なお、電子スピン共鳴測定によるｇ値＝２．００１のスピン密度は、絶縁膜１２９に含まれるダングリングボンドの存在量に対応する。
絶縁膜１２９の厚さは、５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下とすることができる。絶縁膜１３１の厚さは、３０ｎｍ以上５００ｎｍ以下、好ましくは１５０ｎｍ以上４００ｎｍ以下とすることができる。
絶縁膜１３２を窒化絶縁膜とする場合、絶縁膜１２９及び絶縁膜１３１の一方又は双方が窒素に対するバリア性を有する絶縁膜であることが好ましい。例えば、緻密な酸化絶縁膜とすることで窒素に対するバリア性を有することができ、具体的には、２５℃において０．５重量％のフッ酸を用いた場合のエッチング速度が１０ｎｍ／分以下である酸化絶縁膜とすることが好ましい。
なお、絶縁膜１２９及び絶縁膜１３１の一方又は双方を、酸化窒化シリコン又は窒化酸化シリコンなど、窒素を含む酸化絶縁膜とする場合、ＳＩＭＳより得られる窒素濃度は、ＳＩＭＳ検出下限以上３×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２０ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。このようにすることで、トランジスタ１０３に含まれる酸化物半導体膜の積層膜１１１への窒素の移動量を少なくすることができる。また、このようにすることで、窒素を含む酸化絶縁膜自体の欠陥量を少なくすることができる。
絶縁膜１３２として、水素含有量が少ない窒化絶縁膜を設けてもよい。当該窒化絶縁膜としては、例えば、ＴＤＳ分析によって測定される水素分子の放出量が、５．０×１０２１ｍｏｌｅｃｕｌｅｓ／ｃｍ３未満であり、好ましくは３．０×１０２１ｍｏｌｅｃｕｌｅｓ／ｃｍ３未満であり、さらに好ましくは１．０×１０２１ｍｏｌｅｃｕｌｅｓ／ｃｍ３未満である窒化絶縁膜である。
絶縁膜１３２は、外部から水素や水などの不純物の侵入を抑制する機能を発揮できる厚さとする。例えば、５０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１５０ｎｍ以下、さらに好ましくは５０ｎｍ以上１００ｎｍ以下とすることができる。
画素電極１２１は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料で設ける。また、図８（Ａ）に示す走査線駆動回路１０４や信号線駆動回路１０６を同一基板上に形成することもでき、走査線駆動回路１０４や信号線駆動回路１０６に配置するトランジスタとして酸化物半導体膜を用いたトランジスタを作製する場合、画素電極１２１と同じ工程で酸化物半導体膜の上方にバックゲートとして機能する電極を形成してもよい。バックゲートとして機能する電極を走査線駆動回路１０４や信号線駆動回路１０６のトランジスタの上方に重なる位置に配置することによって信頼性を向上させることができる。
次に、基板１５０上に設けられる素子部の構造について説明する。基板１５０上に、遮光膜１５２と、遮光膜１５２上に画素電極１２１と対向して設けられる電極（対向電極１５４）が設けられている。また、対向電極１５４上に配向膜として機能する絶縁膜１５６が設けられている。
遮光膜１５２は、バックライト又は外部からの光がトランジスタ１０３に照射されることを抑制する。遮光膜１５２は、金属や、顔料を含む有機樹脂などの材料を用いて形成することができる。なお、遮光膜１５２は、画素１０１のトランジスタ１０３上の他、走査線駆動回路１０４、信号線駆動回路１０６（図８を参照。）等の画素部１００以外の領域に設けてもよい。
なお、隣り合う遮光膜１５２の間に、所定の波長の光を透過させる機能を有する着色膜を設けてもよい。さらには、遮光膜１５２及び着色膜と、対向電極１５４の間にオーバーコート膜を設けてもよい。
対向電極１５４は、画素電極１２１に示す透光性を有する導電性材料を適宜用いて設ける。
液晶素子１０８は、画素電極１２１、対向電極１５４、及び液晶層１６０を含む。なお、基板１０２の素子部に設けられた配向膜として機能する絶縁膜１５８、及び基板１５０の素子部に設けられた配向膜として機能する絶縁膜１５６によって、液晶層１６０が挟持されている。また、画素電極１２１及び対向電極１５４は液晶層１６０を介して重なる。
ここで、本実施の形態に示す画素１０１に含まれる各構成要素の接続について、図８（Ｃ）に示す回路図及び図１０に示す断面図を用いて説明する。
図８（Ｃ）は、図８（Ａ）に示す半導体装置が有する画素１０１の詳細な回路図の一例である。図８（Ｃ）及び図１０に示すように、トランジスタ１０３は、ゲート電極１０７ａを含む走査線１０７と、ソース電極１０９ａを含む信号線１０９と、ドレイン電極１１３ａを含む導電膜１１３とを有する。
容量素子１０５において、導電膜１２５を介して容量線１１５と接続する酸化物半導体膜１１９が一方の電極として機能する。また、ドレイン電極１１３ａを含む導電膜１１３に接続する画素電極１２１が他方の電極として機能する。また、酸化物半導体膜１１９及び画素電極１２１の間に設けられる、絶縁膜１２９、絶縁膜１３１、及び絶縁膜１３２が誘電体膜として機能する。
液晶素子１０８は、画素電極１２１、対向電極１５４、並びに画素電極１２１及び対向電極１５４の間に設けられる液晶層１６０で構成される。
容量素子１０５において、酸化物半導体膜１１９は、第３の酸化物半導体膜１１１ｃと同一の構成であっても、容量素子１０５の電極として機能する。なぜなら、画素電極１２１をゲート電極、絶縁膜１２９、絶縁膜１３１及び絶縁膜１３２をゲート絶縁膜、容量線１１５をソース電極又はドレイン電極と機能させることが可能であり、この結果、容量素子１０５をトランジスタと同様に動作させ、酸化物半導体膜１１９を導通状態にすることができるからである。即ち、容量素子１０５をＭＯＳキャパシタとすることが可能であり、容量線１１５に印加する電位を制御することで酸化物半導体膜１１９を導通状態とさせ、酸化物半導体膜１１９を容量素子の一方の電極として機能させることができる。この場合、容量線１１５に印加する電位を以下のようにする。画素電極１２１の電位は、液晶素子１０８（図８（Ｃ）を参照。）を動作させるために、プラス方向及びマイナス方向に変動する。容量素子１０５（ＭＯＳキャパシタ）を常に導通状態にさせておくためには、容量線１１５の電位を、常に、画素電極１２１に印加する電位よりも容量素子１０５（ＭＯＳキャパシタ）のしきい値電圧分以上低くしておく必要がある。つまり、酸化物半導体膜１１９と第３の酸化物半導体膜１１１ｃは同一の構成であるため、容量線１１５の電位をトランジスタ１０３のしきい値電圧分以上低くしておけばよい。このようにすることで、チャネルが形成されるため、容量素子１０５（ＭＯＳキャパシタ）を常に導通状態とすることができる。
また、酸化物半導体膜の積層膜１１１及び酸化物半導体膜１１９上に設けられる絶縁膜１２９を、酸素を透過させると共に、第３の酸化物半導体膜１１１ｃとの界面準位が低くなる酸化絶縁膜とし、絶縁膜１３１を、酸素過剰領域を含む酸化絶縁膜又は化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜とすることで、酸化物半導体膜の積層膜１１１へ酸素を供給することが容易になり、酸化物半導体膜の積層膜１１１からの酸素の脱離を防止すると共に、絶縁膜１３１に含まれる当該酸素を酸化物半導体膜の積層膜１１１に移動させ、酸化物半導体膜の積層膜１１１に含まれる酸素欠損を低減することが可能となる。この結果、トランジスタ１０３がノーマリーオン特性となることを抑制することができると共に、容量素子１０５（ＭＯＳキャパシタ）が、常に導通状態とせしめるように、容量線１１５に印加する電位を制御することが可能であるため、半導体装置の電気特性及び信頼性を向上させることができる。
また、絶縁膜１３１上に設けられる絶縁膜１３２として、窒化絶縁膜を用いることで、外部から水素や水などの不純物が、酸化物半導体膜の積層膜１１１及び酸化物半導体膜１１９に侵入することを抑制できる。さらには、絶縁膜１３２として、水素含有量が少ない窒化絶縁膜を設けることで、トランジスタ１０３及び容量素子１０５（ＭＯＳキャパシタ）の電気特性変動を抑制することができる。
また、画素１０１内に容量素子１０５を大きく（大面積に）形成することができる。従って、開口率を低減させず、又は開口率を向上させつつ、電荷容量を大きくした半導体装置を得ることができる。また、開口率を向上することによって表示品位の良い半導体装置を得ることができる。
（実施の形態６）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図１４、及び図１５に示す。
図１４（Ａ）及び図１４（Ｂ）は２つ折り可能なタブレット型端末である。図１４（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
図１４（Ａ）及び図１４（Ｂ）に示すような携帯機器においては、画像処理や演算処理を行うＣＰＵが使用されている。そのＣＰＵに実施の形態４に示したＣＰＵを用いることが可能であり、用いた場合、携帯機器の消費電力を低減することができる。
また、表示部９６３１ａ、９６３１ｂは、実施の形態５に示した表示装置を用いることができ、用いた場合、信頼性を向上することができる。
また、表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示又は横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。
また、図１４（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。
図１４（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する。なお、図１４（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図１４（Ａ）及び図１４（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、又は映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行う構成とすることができる。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。
また、図１４（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図１４（Ｃ）にブロック図を示し説明する。図１４（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１４（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。
まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧又は降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧又は降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。
なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。
図１５（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力することが可能である。
また、表示部８００２は、実施の形態５に示した表示装置を用いることができ、用いた場合、信頼性を向上することができる。
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えていてもよい。テレビジョン装置８０００は、実施の形態４に示したＣＰＵを用いることが可能である。
図１５（Ａ）において、室内機８２００及び室外機８２０４を有するエアコンディショナーは、実施の形態６のＣＰＵを用いた電子機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１５（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。或いは、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。実施の形態４に示したＣＰＵをエアコンディショナーのＣＰＵに用いることによって省電力化が図れる。
図１５（Ａ）において、電気冷凍冷蔵庫８３００は、酸化物半導体を用いたＣＰＵを備える電子機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１５（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。実施の形態４に示したＣＰＵを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。
図１５（Ｂ）において、電子機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。実施の形態４に示したＣＰＵを電気自動車９７００のＣＰＵに用いることによって省電力化が図れる。
駆動装置９７０３は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
本実施例では、酸化物半導体膜の積層膜の結晶状態について調査した結果について説明する。
まず、本実施例で作製した試料Ａ及び試料Ｂ、並びに比較試料Ｃについて説明する。
図１１に、試料Ａ及び試料Ｂの構造を示し、図１８（Ａ）に、比較試料Ｃの構造を示す。
まず、試料Ａの作製方法について説明する。基板７００としてシリコン基板を用い、当該シリコン基板に逆スパッタリング処理を行った。逆スパッタリング処理の条件は、スパッタリング装置を用い、５０ｓｃｃｍのアルゴンをスパッタリング装置の処理室内に供給し、処理室内の圧力を０．６Ｐａ、２００ＷのＲＦ電源を供給して、処理時間は３分、基板温度は室温として行った。
次に、シリコン基板上に、下地絶縁膜７０８として、３００ｎｍの酸化シリコン膜を成膜した。酸化シリコン膜は、スパッタリングターゲットとして、酸化シリコンを用い、スパッタリングガスとして、５０ｓｃｃｍの酸素とをスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、１．５ｋＷのＲＦ電源を供給して成膜した。なお、酸化シリコン膜を成膜する際の基板温度は、１００℃とした。
次に、酸化シリコン膜に対して、ＣＭＰによる研磨処理を行うことにより、酸化シリコン膜の表面の面粗さ（Ｒａ）を、０．２ｎｍとした。研磨処理の条件は、ＣＭＰ研磨パッドとして、硬質ポリウレタンパッドを用い、スラリーとしては、ＮＰ８０２０（ニッタ・ハース株式会社製）の原液（シリカ粒径６０ｎｍ〜８０ｎｍ）を５倍に希釈したものを用い、研磨時間２分、研磨圧０．０１ＭＰａ、基板を固定している側のスピンドル回転数６０ｒｐｍ、研磨布（研磨パッド）が固定されているテーブル回転数は、５６ｒｐｍとした。
次に、酸化シリコン膜上に、第１の酸化物半導体膜７０１ａとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のスパッタリングターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ酸化物膜を膜厚２０ｎｍ成膜した。当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜は、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜を成膜する際の基板温度は、２００℃とした。
次に、第２の酸化物半導体膜７０１ｂとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のスパッタリングターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ酸化物膜を膜厚１５ｎｍ成膜した。当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜は、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜を成膜する際の基板温度は、３００℃とした。
次に、第３の酸化物半導体膜７０１ｃとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のスパッタリングターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ酸化物膜を膜厚５ｎｍ成膜した。当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜は、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜を成膜する際の基板温度は、２００℃とした。
なお、第１の酸化物半導体膜７０１ａから第３の酸化物半導体膜７０１ｃは、大気解放することなく連続的に成膜した。
以上の工程により、試料Ａを作製した。
次に、試料Ｂの作製方法について説明する。試料Ｂは、酸化物半導体膜の積層膜７０１の構成が異なること以外は、試料Ａと同様であるため、異なる点についてのみ説明する。
下地絶縁膜７０８に、ＣＭＰによる研磨処理を行った後、第１の酸化物半導体膜７０１ａ、第２の酸化物半導体膜７０１ｂ、及び第３の酸化物半導体膜７０１ｃを成膜した。
第１の酸化物半導体膜７０１ａとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のスパッタリングターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ酸化物膜を膜厚２０ｎｍ成膜した。当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜は、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜を成膜する際の基板温度は、２００℃とした。
次に、第２の酸化物半導体膜７０１ｂとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のスパッタリングターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ酸化物膜を膜厚１５ｎｍ成膜した。当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜は、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜を成膜する際の基板温度は、４００℃とした。
次に、第３の酸化物半導体膜７０１ｃとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のスパッタリングターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ酸化物膜を膜厚５ｎｍ成膜した。当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜は、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜を成膜する際の基板温度は、２００℃とした。
以上の工程により、試料Ｂを作製した。
次に、比較試料Ｃの作製方法について説明する。基板７００としてシリコン基板を用い、当該シリコン基板上に、酸化物半導体膜７１１として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のスパッタリングターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ酸化物膜を膜厚１００ｎｍ成膜した。当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜は、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜を成膜する際の基板温度は、２００℃とした。
以上の工程により、比較試料Ｃを作製した。
試料Ａ、試料Ｂ、及び比較試料Ｃに対して、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）測定を行い、各試料の結晶状態を測定した。
図１２（Ａ）は、試料ＡのＩｎ−Ｇａ−Ｚｎ酸化物膜のＸＲＤ測定の結果を示し、図１２（Ｂ）は、試料ＢのＩｎ−Ｇａ−Ｚｎ酸化物膜のＸＲＤ測定の結果を示し、図１８（Ｂ）は、比較試料ＣのＩｎ−Ｇａ−Ｚｎ酸化物膜のＸＲＤ測定の結果を示す。図１２（Ａ）、図１２（Ｂ）、及び図１８（Ｂ）において、横軸は回折角２θ［°］であり、縦軸はＸ線回折強度（任意単位）である。
図１２（Ａ）及び図１２（Ｂ）に示すように、試料Ａ及び試料Ｂでは、２θ＝３１°近傍に結晶に起因するピークが確認できた。これに対し、図１８（Ｂ）に示すように、試料Ｃでは、結晶に起因するピークが確認できなかった。
また、結晶粒の有無や、結晶粒の大きさや、結晶粒の分布状態を調べるため、試料Ａ及び試料Ｂに対して、ＦＩＢにより端面を切り出し、高分解能透過電子顕微鏡（日立製作所製「Ｈ９０００−ＮＡＲ」：ＴＥＭ）で加速電圧を３００ｋＶとし、断面観察を行った。
図１３に、試料Ａ及び試料Ｂにおいて、第２の酸化物半導体膜７０１ｂと第３の酸化物半導体膜７０１ｃの界面における断面観察を行った結果を示す。図１３（Ａ）に、試料Ａを１０００００倍で観察した結果を示し、図１３（Ｂ）に、試料Ｂを１０００００倍で観察した結果を示す。
図１３から、第２の酸化物半導体膜７０１ｂの膜中において表面と略垂直な方向にｃ軸が配向した結晶が確認された。
また、第３の酸化物半導体膜７０１ｃにおいても、第２の酸化物半導体膜７０１ｂとの界面に、結晶化した領域、即ち表面と略垂直な方向にｃ軸が配向した結晶が確認された。
本実施例では、順に積層された第１乃至第３の酸化物半導体膜による酸化物半導体膜の積層膜のＴＯＦ−ＳＩＭＳによる分析の結果、及びＸＰＳによる分析の結果について説明する。
まず、分析用のサンプルについて説明する。
本実施例の分析用のサンプルは、ｎ型シリコン基板の上に設けられた第１の酸化物半導体膜と、第１の酸化物半導体膜の上に設けられた第２の酸化物半導体膜と、第２の酸化物半導体膜の上に設けられた第３の酸化物半導体膜と、を有する。なお、第１乃至第３の酸化物半導体膜の厚さはそれぞれ１０ｎｍである。
このとき、スパッタリング法を用いて酸化物半導体膜を順に成膜することにより、第１乃至第３の酸化物半導体膜を形成した。第１の酸化物半導体膜の形成では、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２である金属酸化物ターゲット（コールドプレス方式で作製）を用い、成膜雰囲気を酸素１０％の雰囲気（酸素流量２０ｓｃｃｍ、アルゴン流量１８０ｓｃｃｍ）とした。また、第２の酸化物半導体膜の形成では、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２である金属酸化物ターゲット（コールドプレス方式で作製）を用い、成膜雰囲気を酸素１００％の雰囲気（酸素流量２００ｓｃｃｍ）とした。また、第３の酸化物半導体膜の形成では、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１である金属酸化物ターゲット（湿式方式で作製）を用い、成膜雰囲気を酸素１０％の雰囲気（酸素流量２０ｓｃｃｍ、アルゴン流量１８０ｓｃｃｍ）とした。さらに、第１乃至第３の酸化物半導体膜の形成では、スパッタリング装置において、処理室内の圧力を０．６Ｐａとし、５ｋＷの交流電力を用いた。
上記サンプルにおいてＴＯＦ−ＳＩＭＳによる分析を行った。このとき、分析装置としてＩＯＮ−ＴＯＦ社製のＴＯＦＳＩＭＳ５を用い、一次イオン源はＢｉとした。さらに、深さ方向による分析とし、測定面積は５０μｍ角とした。
上記ＴＯＦ−ＳＩＭＳによる分析結果のうち、Ｉｎ及びＧａに関する分析結果を図１９に示す。このとき、横軸がサンプルの深さ（厚さ方向）を表し、縦軸が二次イオン強度を表す。
図１９において、深さ０ｎｍ以上１０ｎｍ以下の範囲を第１の酸化物半導体膜の領域とし、深さ１０ｎｍより大きく２０ｎｍ以下の範囲を第２の酸化物半導体膜の領域とし、深さ２０ｎｍより大きく３０ｎｍ以下の範囲を第３の酸化物半導体膜の領域とする。
このとき、第２の酸化物半導体膜のＩｎＯに対応するイオン強度は、第１及び第３の酸化物半導体膜のＩｎＯに対応するイオン強度よりも高い。
また、第２の酸化物半導体膜のＧａＯに対応するイオン強度は、第１及び第３の酸化物半導体膜のＧａＯに対応するイオン強度よりも低い。
また、上記サンプルにおいてＸＰＳによる深さ方向の分析を行った。このとき、測定装置としてＵＬＶＡＣ−ＰＨＩ社製のＶｅｒｓａＰｒｏｂｅを用い、Ｘ線源としてＡｌを用いた。さらに、スパッタイオンをＡｒとし、加速電圧を３．０ｋＶとした。また、検出領域を１００μｍφとした。
上記ＸＰＳによる分析結果のうち、Ｉｎ及びＧａに関する分析結果を図２０に示す。このとき、横軸がスパッタリング時間を表し、縦軸が原子濃度を表す。なお、図２０のスパッタリング時間はサンプルの深さ方法に対応するものである。
図２０の結果においても、Ｉｎ濃度よりもＧａ濃度が高い第１及び第３の酸化物半導体膜と、Ｇａ濃度よりもＩｎ濃度が高い第２の酸化物半導体膜が存在していることがわかる。
以上のように、スパッタリングターゲットの原子数比を変えることにより、例えばＩｎやＧａの量が異なる複数種の酸化物半導体膜を形成することできることがわかる。
１０ａ スパッタ装置
１０ｂ スパッタ装置
１０ｃ スパッタ装置
１１ 基板供給室
１２ａ ロードロック室
１２ｂ ロードロック室
１３ 搬送室
１４ カセットポート
１５ 基板加熱室
１６ 基板加熱室
１００ 画素部
１０１ 画素
１０２ 基板
１０３ トランジスタ
１０４ 走査線駆動回路
１０５ 容量素子
１０６ 信号線駆動回路
１０７ 走査線
１０７ａ ゲート電極
１０８ 液晶素子
１０９ 信号線
１０９ａ ソース電極
１１１ 積層膜
１１１ａ 酸化物半導体膜
１１１ｂ 酸化物半導体膜
１１１ｃ 酸化物半導体膜
１１３ 導電膜
１１３ａ ドレイン電極
１１５ 容量線
１１７ 開口
１１９ 酸化物半導体膜
１２１ 画素電極
１２３ 開口
１２５ 導電膜
１２７ ゲート絶縁膜
１２９ 絶縁膜
１３１ 絶縁膜
１３２ 絶縁膜
１５０ 基板
１５２ 遮光膜
１５４ 対向電極
１５６ 絶縁膜
１５８ 絶縁膜
１６０ 液晶層
３００ 基板
３０１ ゲート電極
３０２ 素子分離絶縁膜
３０３ ゲート絶縁膜
３０４ 電極層
３０６ 配線層
３０７ａ 導電膜
３０７ｂ 導電膜
３０７ｃ 導電膜
３０８ 層間絶縁膜
３０９ 配線層
３１０ バリア層
３１１ トランジスタ
３１２ 層間絶縁膜
４００ 基板
４０１ ゲート電極
４０２ａ ゲート絶縁膜
４０２ｂ ゲート絶縁膜
４０３ 積層膜
４０３ａ 酸化物半導体膜
４０３ｂ 酸化物半導体膜
４０３ｃ 酸化物半導体膜
４０５ａ 電極層
４０５ｂ 電極層
４０７ 絶縁膜
４０７ａ 保護絶縁膜
４０７ｂ 保護絶縁膜
４０８ 保護絶縁膜
４１０ トランジスタ
４１１ トランジスタ
４１２ トランジスタ
４３４ 配線層
４３５ 絶縁膜
４９１ ゲート電極
７００ 基板
７０１ 積層膜
７０１ａ 酸化物半導体膜
７０１ｂ 酸化物半導体膜
７０１ｃ 酸化物半導体膜
７０８ 下地絶縁膜
７１１ 酸化物半導体膜
８０１ トランジスタ
８０２ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８１１ トランジスタ
８１２ トランジスタ
８１３ トランジスタ
８１４ トランジスタ
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (3)

  1. 半導体基板と、
    前記半導体基板上方の第１の酸化物半導体膜と、
    前記第１の酸化物半導体膜上方の第２の酸化物半導体膜と、
    前記第２の酸化物半導体膜上方の第３の酸化物半導体膜と、を有し、
    前記第２の酸化物半導体膜は、結晶構造を有し、
    前記第２の酸化物半導体膜の伝導帯下端は、前記第１の酸化物半導体膜の伝導帯下端に比べて真空準位から深く、
    前記第２の酸化物半導体膜の伝導帯下端は、前記第３の酸化物半導体膜の伝導帯下端に比べて真空準位から深く、
    前記第２の酸化物半導体膜は、局在準位による吸収係数が３×１０ −３ ／ｃｍ以下であることを特徴とする半導体装置。
  2. 半導体基板と、
    前記半導体基板の一部をチャネル形成領域として含む第１のトランジスタと、
    前記第１のトランジスタ上方の絶縁膜と、
    前記絶縁膜上方の第２のトランジスタと、を有し、
    前記第２のトランジスタは、
    第１の酸化物半導体膜と、
    前記第１の酸化物半導体膜上方の第２の酸化物半導体膜と、
    前記第２の酸化物半導体膜上方の第３の酸化物半導体膜と、を有し、
    前記第２の酸化物半導体膜は、結晶構造を有し、
    前記第２の酸化物半導体膜の伝導帯下端は、前記第１の酸化物半導体膜の伝導帯下端に比べて真空準位から深く、
    前記第２の酸化物半導体膜の伝導帯下端は、前記第３の酸化物半導体膜の伝導帯下端に比べて真空準位から深く、
    前記第２の酸化物半導体膜は、局在準位による吸収係数が３×１０ −３ ／ｃｍ以下であることを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記第１の酸化物半導体膜及び前記第３の酸化物半導体膜に含まれるＳｉの濃度は、３×１０１８／ｃｍ３以下であり、
    前記第１の酸化物半導体膜及び前記第３の酸化物半導体膜に含まれる炭素の濃度は、３×１０１８／ｃｍ３以下であることを特徴とする半導体装置。
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