JP6189484B2 - 半導体装置 - Google Patents
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置全般を指し、電気光学装置、画像表示装置、半導体回路及び電子機器は、全て半導体装
置である。
注目されている。該トランジスタは集積回路(IC)や画像表示装置(単に表示装置とも
表記する)のような電子デバイスに広く応用されている。トランジスタに適用可能な半導
体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半
導体が注目されている。
てトランジスタを作製する技術が開示されている(特許文献1及び特許文献2参照)。
課題の一とする。
信頼性の高い半導体装置を提供することを課題の一とする。
一つとして、酸素欠損が挙げられる。トランジスタのチャネル形成領域を含む酸化物半導
体に酸素欠損が多く存在すると、チャネル形成領域中に電子を生じさせてしまい、トラン
ジスタのノーマリーオン化、リーク電流の増大、ストレス印加によるしきい値電圧のシフ
トなど、電気特性の不良を引き起こす要因となる。また、酸化物半導体層において、水素
、シリコン、窒素、炭素及び主成分以外の金属元素は不純物となる。例えば、酸化物半導
体層中で水素は、ドナー準位を形成し、キャリア密度を増大させる。また、酸化物半導体
層中でシリコンは、不純物準位を形成し、該不純物準位がトラップとなって、トランジス
タの電気特性を劣化させることがある。
該酸化物半導体層の酸素欠損を低減し、且つ、水素及びシリコン等の不純物濃度を低減す
ること措置を講じることが求められる。
層及び酸化物半導体層の上側に設けられたゲート絶縁層からチャネル形成領域へ酸素を供
給することで、チャネル領域に形成されうる酸素欠損を補填する。また、酸化物半導体層
で形成されるチャネル領域の近傍において、ソース電極層又はドレイン電極層による酸化
物半導体層からの酸素の引き抜きを抑制することで、チャネル領域での酸素欠損を抑制す
る。さらに、ゲート電極層上に、水素の含有量が低く、酸素の透過性が低いバリア層とし
て機能する保護絶縁層を形成することで、ゲート絶縁層及び/又は下地絶縁層からの酸素
の脱離を抑制して、チャネル形成領域へ効果的に酸素を供給する。
構成する金属元素を一種以上含む酸化物層を設ける。これにより、チャネルをゲート絶縁
層から離すことができる。また、該酸化物層と酸化物半導体層との界面には、界面準位が
形成されにくいため、トランジスタのしきい値電圧などの電気特性のばらつきを低減する
ことができる。
る(キャリアの主な経路となる)酸化物半導体層の不純物濃度を低減して、高純度真性化
することができる。高純度真性化とは、酸化物半導体層を真性または実質的に真性にする
ことをいう。なお、本明細書等において実質的に真性という場合、酸化物半導体層のキャ
リア密度は、1×1017/cm3未満、1×1015/cm3未満、または1×101
3/cm3未満である。酸化物半導体層を高純度真性化することで、トランジスタに安定
した電気特性を付与することができる。
物積層と、島状の酸化物積層の上面の一部及びチャネル形成方向の側面と接する第1のソ
ース電極層及び第1のドレイン電極層と、第1のソース電極層及び第1のドレイン電極層
上にそれぞれ設けられ、酸化物積層の上面の一部に接する、窒化金属膜でなる第2のソー
ス電極層及び第2のドレイン電極層と、第2のソース電極層及び第2のドレイン電極層上
に設けられ、第2のソース電極層及び第2のドレイン電極層との間で酸化物積層の上面と
接するゲート絶縁層と、ゲート絶縁層を介して酸化物積層と重畳するゲート電極層と、ゲ
ート絶縁層及びゲート電極層上に接して設けられた保護絶縁層と、を有し、酸化物積層は
、少なくともチャネルを形成する酸化物半導体層と、酸化物半導体層と下地絶縁層との間
に設けられた第1の酸化物層と、酸化物半導体層とゲート絶縁層との間に設けられた第2
の酸化物層と、を含み、下地絶縁層とゲート絶縁層とは、島状の酸化物積層の外周部にお
いて接する領域を有し、保護絶縁層は、ゲート絶縁層よりも酸素に対する透過性が低い半
導体装置である。
の酸化物積層と、島状の酸化物積層の上面の一部及びチャネル形成方向の側面と接する第
1のソース電極層及び第1のドレイン電極層と、第1のソース電極層及び第1のドレイン
電極層上にそれぞれ設けられ、酸化物積層の上面の一部に接する、窒化金属膜でなる第2
のソース電極層及び第2のドレイン電極層と、第2のソース電極層及び第2のドレイン電
極層上に設けられ、第2のソース電極層及び第2のドレイン電極層の間で酸化物積層の上
面と接するゲート絶縁層と、ゲート絶縁層を介して、酸化物積層、第2のソース電極層及
び第2のドレイン電極層の一部と重畳するゲート電極層と、を有し、酸化物積層は、少な
くともチャネルを形成する酸化物半導体層と、酸化物半導体層と下地絶縁層との間に設け
られた第1の酸化物層と、酸化物半導体層とゲート絶縁層との間に設けられた第2の酸化
物層と、を含み、下地絶縁層とゲート絶縁層とは、島状の酸化物積層の外周部において接
する領域を有し、保護絶縁層は、ゲート絶縁層よりも酸素に対する透過性が低い半導体装
置である。
n−M−Zn酸化物(MはAl、Ti、Ga、Y、Zr、La、Ce、NdまたはHf)
であり、第1の酸化物層及び第2の酸化物層は、Inに対するMの原子数比が酸化物半導
体層よりも大きいことが好ましい。
酸化物半導体層の表面の法線ベクトルに平行であることが好ましい。
第2のソース電極層及び第2のドレイン電極層よりも酸素と結合しやすい材料を用いるも
のとする。
−3未満であることが好ましい。
ことができる。
制し、信頼性の高い半導体装置を提供することができる。
細書に開示する発明は以下の説明に限定されず、その形態及び詳細を様々に変更し得るこ
とは、当業者であれば容易に理解される。従って、本明細書に開示する発明は以下に示す
実施の形態の記載内容に限定して解釈されるものではない。
には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また
、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合があ
る。
めに付すものであり、数的に限定するものではない。
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて
用いることができるものとする。
本実施の形態では、本発明の一態様の半導体装置に含有される積層構造について、図10
を用いて説明する。
図10に積層構造の一例の概念図を示す。
酸化物積層404を有して構成される。また、酸化物積層404は、第1の酸化物層40
4a、酸化物半導体層404b、及び第2の酸化物層404cを含む。
する金属元素を一種以上含む酸化物層である。
e、Y、Zr、Sn、La、CeまたはHf等の金属)を含むIn−M−Zn酸化物で表
記される層を含む。酸化物半導体層404bがインジウムを含むと、トランジスタのキャ
リア移動度が高くなるため、好ましい。
(Al、Ti、Ga、Ge、Y、Zr、Sn、La、CeまたはHf等の金属)で表記さ
れ、酸化物半導体層404bよりもMの原子数比が高い酸化物層を含む。具体的には、第
1の酸化物層404aとして、酸化物半導体層404bよりも前述の元素を1.5倍以上
、好ましくは2倍以上、さらに好ましくは3倍以上高い原子数比で含む酸化物層を用いる
。前述の元素はインジウムよりも酸素と強く結合するため、酸素欠損が酸化物層に生じる
ことを抑制する機能を有する。即ち、第1の酸化物層404aは酸化物半導体層404b
よりも酸素欠損が生じにくい酸化物層である。
層404aと同様にIn−M−Zn酸化物(Al、Ti、Ga、Ge、Y、Zr、Sn、
La、CeまたはHf等の金属)で表記され、酸化物半導体層404bよりもMの原子数
比が高い酸化物層を含む。具体的には、第2の酸化物層404cとして、酸化物半導体層
404bよりも前述の元素を1.5倍以上、好ましくは2倍以上、さらに好ましくは3倍
以上高い原子数比で含む酸化物層を用いる。
、少なくともインジウム、亜鉛およびM(Al、Ti、Ga、Ge、Y、Zr、Sn、L
a、CeまたはHf等の金属)を含むIn−M−Zn酸化物であるとき、第1の酸化物層
404aをIn:M:Zn=x1:y1:z1[原子数比]、酸化物半導体層404bを
In:M:Zn=x2:y2:z2[原子数比]、第2の酸化物層404cをIn:M:
Zn=x3:y3:z3[原子数比]とすると、y1/x1およびy3/x3がy2/x
2よりも大きくなることが好ましい。y1/x1およびy3/x3はy2/x2よりも1
.5倍以上、好ましくは2倍以上、さらに好ましくは3倍以上とする。このとき、酸化物
半導体層404bにおいて、y2がx2以上であるとトランジスタの電気特性を安定させ
ることができる。ただし、y2がx2の3倍以上になると、トランジスタの電界効果移動
度が低下してしまうため、y2はx2と同じか3倍未満であることが好ましい。
率は好ましくはInが50atomic%未満、Mが50atomic%以上、さらに好
ましくはInが25atomic%未満、Mが75atomic%以上とする。また、酸
化物半導体層404bがIn−M−Zn酸化物であるとき、InとMの原子数比率は好ま
しくはInが25atomic%以上、Mが75atomic%未満、さらに好ましくは
Inが34atomic%以上、Mが66atomic%未満とする。また、第2の酸化
物層404cがIn−M−Zn酸化物であるとき、InとMの原子数比率は好ましくはI
nが50atomic%未満、Mが50atomic%以上、さらに好ましくはInが2
5atomic%未満、Mが75atomic%以上とする。
層としてもよいし、同じ構成元素を同一の原子数比で、又は異なる原子数比で含む層とし
てもよい。
例えば、インジウム、亜鉛及びガリウムを含んだ酸化物半導体を用いることができる。
0nm以下とする。また、酸化物半導体層404bの厚さは、3nm以上200nm以下
、好ましくは3nm以上100nm以下、さらに好ましくは3nm以上50nm以下とす
る。
を構成する金属元素を一種以上含み、伝導帯下端のエネルギーが酸化物半導体層404b
よりも、0.05eV、0.07eV、0.1eV、0.15eVのいずれか以上であっ
て、2eV、1eV、0.5eV、0.4eVのいずれか以下の範囲で真空準位に近い酸
化物半導体で形成することが好ましい。
うち、伝導帯下端のエネルギーが最も小さい酸化物半導体層404bにチャネルが形成さ
れる。すなわち、酸化物半導体層404bとゲート絶縁層410との間に第2の酸化物層
404cが形成されていることよって、トランジスタのチャネルをゲート絶縁層410と
接しない構造とすることができる。
酸化物積層404のバンド構造を説明する。バンド構造の解析は、第1の酸化物層404
a及び第2の酸化物層404cに相当する層としてエネルギーギャップが3.15eVで
あるIn−Ga−Zn酸化物、酸化物半導体層404bに相当する層としてエネルギーギ
ャップが2.8eVであるIn−Ga−Zn酸化物を用い、酸化物積層404に相当する
積層を作製して行っている。なお、便宜的に当該積層を酸化物積層、当該積層を構成する
それぞれの層を第1の酸化物層、酸化物半導体層、第2の酸化物層と称して説明する。
ルギーギャップは、分光エリプソメータ(HORIBA JOBIN YVON社 UT
−300)を用いて測定した。また、第1の酸化物層と酸化物半導体層との界面近傍のエ
ネルギーギャップは3eV、第2の酸化物層と酸化物半導体層との界面近傍のエネルギー
ギャップは3eVとした。
電子帯上端のエネルギー差を測定し、その値をプロットした図である。真空準位と価電子
帯上端のエネルギー差は、紫外線光電子分光分析(UPS:Ultraviolet P
hotoelectron Spectroscopy)装置(PHI社 VersaP
robe)を用いて測定した。
の差分として算出される真空準位と伝導帯下端のエネルギー差(電子親和力)をプロット
した図である。
)では、第1の酸化物層及び第2の酸化物層と接して、酸化シリコン膜を設けた場合につ
いて説明する。ここで、Evは真空準位のエネルギー、EcI1及びEcI2は酸化シリ
コン膜の伝導帯下端のエネルギー、EcS1は第1の酸化物層の伝導帯下端のエネルギー
、EcS2は酸化物半導体層の伝導帯下端のエネルギー、EcS3は第2の酸化物層の伝
導帯下端のエネルギーを示す。
伝導帯下端のエネルギーが連続的に変化する。これは、第1の酸化物層、酸化物半導体層
、第2の酸化物層の組成が近似することにより、酸素が相互に拡散しやすい点からも理解
される。
有する酸化物層である場合について示したが、それぞれが異なるエネルギーギャップを有
する酸化物層であっても構わない。例えば、EcS3よりもEcS1が高いエネルギーを
有する場合、バンド構造の一部は、図7(B)のように示される。また、図7に示さない
が、EcS1よりもEcS3が高いエネルギーを有しても構わない。
ウェル(井戸)となり、酸化物積層を用いたトランジスタにおいて、チャネルが酸化物半
導体層に形成されることがわかる。なお、酸化物積層は伝導帯下端のエネルギーが連続的
に変化しているため、U字型井戸(U Shape Well)とも呼ぶことができる。
また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
する金属元素を一種以上含む酸化物層であるから、酸化物積層404は主成分を共通して
積層された酸化物積層ともいえる。主成分を共通として積層された酸化物積層は、各層を
単に積層するのではなく連続接合(ここでは、特に伝導帯下端のエネルギーが各層の間で
連続的に変化するU字型の井戸構造)が形成されるように作製する。なぜなら、各層の界
面に酸化物半導体にとってトラップ中心や再結合中心のような欠陥準位、あるいはキャリ
アの流れを阻害するバリアを形成するような不純物が混在していると、エネルギーバンド
の連続例が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまうため
である。
(スパッタリング装置)を用いて各層を大気に触れさせることなく連続して積層すること
が必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純
物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを
用いて高真空排気(1×10−4Pa〜5×10−7Pa程度まで)することが好ましい
。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内
に気体が逆流しないようにしておくことが好ましい。
ッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは
、露点が−40℃以下、好ましくは−80℃以下、より好ましくは−100℃以下にまで
高純度化したガスを用いることで酸化物半導体に水分等が取り込まれることを可能な限り
防ぐことができる。
酸化物層404cはバリア層として機能し、酸化物積層404に接する絶縁層(下地絶縁
層402及びゲート絶縁層410)と、酸化物積層404との界面に形成されるトラップ
準位の影響が、トランジスタのキャリアの主な経路(キャリアパス)となる酸化物半導体
層404bへと及ぶことを抑制することができる。
深いエネルギー位置に存在する局在準位として顕在化する。このような局在準位にキャリ
アがトラップされることで、トランジスタの信頼性が低下するため、酸化物半導体層に含
まれる酸素欠損を低減することが必要となる。酸化物積層404においては、酸化物半導
体層404bと比較して酸素欠損の生じにくい酸化物層を酸化物半導体層404bの上下
に接して設けることで、酸化物半導体層404bにおける酸素欠損を低減することができ
る。例えば、酸化物半導体層404bは、一定電流測定法(CPM:Constant
Photocurrent Method)により測定された局在準位による吸収係数を
1×10−3/cm未満、好ましくは1×10−4/cm未満とすることができる。
含む下地絶縁層)と接する場合、2層の界面に界面準位が形成され、該界面準位はチャネ
ルを形成することがある。このような場合、しきい値電圧の異なる第2のトランジスタが
出現し、トランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら、
酸化物積層404においては酸化物半導体層404bを構成する金属元素を一種以上含ん
で第1の酸化物層404aが構成されるため、第1の酸化物層404aと酸化物半導体層
404bの界面に界面準位を形成しにくくなる。よって第1の酸化物層404aを設ける
ことにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することがで
きる。
合、該界面で界面散乱が起こり、トランジスタの電界効果移動度が低くなる。しかしなが
ら、酸化物積層404においては、酸化物半導体層404bを構成する金属元素を一種以
上含んで第2の酸化物層404cが構成されるため、酸化物半導体層404bと第2の酸
化物層404cとの界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移
動度を高くすることができる。
る絶縁層(下地絶縁層402、ゲート絶縁層410)の構成元素が、酸化物半導体層40
4bへ混入して、不純物による準位が形成されることを抑制するためのバリア層としても
機能する。
シリコンを含む絶縁層を用いる場合、該絶縁層中のシリコン、又は絶縁層中に混入されう
る炭素が、第1の酸化物層404a又は第2の酸化物層404cの中へ界面から数nm程
度まで混入することがある。シリコン、炭素等の不純物が酸化物半導体層中に入ると不純
物準位を形成し、不純物準位がドナーとなり電子を生成することでn型化することがある
。
りも厚ければ、混入したシリコン、炭素等の不純物が酸化物半導体層404bにまで到達
しないため、不純物準位の影響は低減される。
くは3×1017/cm3以下とする。また、酸化物半導体層に含まれる炭素の濃度は3
×1018/cm3以下、好ましくは3×1017/cm3以下とする。特に酸化物半導
体層404bに第14族元素であるシリコン又は炭素が多く混入しないように、第1の酸
化物層404a及び第2の酸化物層404cで、キャリアパスとなる酸化物半導体層40
4bを挟む、または囲む構成とすることが好ましい。すなわち、酸化物半導体層404b
に含まれるシリコン及び炭素の濃度は、第1の酸化物層404a及び第2の酸化物層40
4cに含まれるシリコン及び炭素の濃度よりも低いことが好ましい。
y Ion Mass Spectrometry)で測定することができる。
するため、酸化物積層404の上方に水素や水分が外部から侵入することを防止する保護
絶縁層(窒化シリコン層など)を設けることは、井戸型構造を実現する上で有用である。
絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。第1の
酸化物層及び第2の酸化物層があることにより、酸化物半導体層と当該トラップ準位とを
遠ざけることができる。ただし、EcS1またはEcS3と、EcS2とのエネルギー差
が小さい場合、酸化物半導体層の電子が第1の酸化物層または第2の酸化物層を超えてト
ラップ準位に達することがある。トラップ準位に電子が捕獲されることで、マイナスの固
定電荷となり、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
V以上、好ましくは0.15eV以上とすることで、トランジスタのしきい値電圧の変動
が低減され、安定した電気特性を得ることができる。
多層構造を構成する各酸化物層は、少なくともインジウム(In)を含み、スパッタリン
グ法好ましくはDCスパッタリング法で成膜することのできるスパッタリングターゲット
を用いて成膜する。スパッタリングターゲットにインジウムを含ませることで導電性が高
まるため、DCスパッタリング法で成膜することを容易なものとする。
酸化物(Al、Ti、Ga、Ge、Y、Zr、Sn、La、CeまたはHf等の金属)で
表記される材料を用いる。Mとしては、Gaを用いることが好ましい。但し、含ませるG
aの割合が多い、具体的にはInGaXZnYOZで表記できる材料でY=10を超える
と成膜時に粉が発生する恐れがあり、スパッタリング法で成膜することが困難となりため
不適である。
に用いる材料よりもインジウムの原子数比が少ない材料を用いる。酸化物層中のインジウ
ムやガリウムなどの含有量は、飛行時間型二次イオン質量分析法(TOF−SIMS)や
、X線電子分光法(XPS)で比較できる。
として含有することで、非晶質構造を有する場合がある。但し、チャネルを形成する酸化
物半導体層404bは、結晶部を有することが好ましい。非晶質構造を有する第1の酸化
物層404a上に結晶部を有する酸化物半導体層404bを積層する場合、当該酸化物積
層を、結晶構造の異なるヘテロ構造と呼ぶことができる。
い。但し、結晶部を有する酸化物半導体層404b上に第2の酸化物層404cを成膜す
ると、第2の酸化物層404cも結晶構造を有する膜になりやすく、その場合には、酸化
物半導体層404bと第2の酸化物層404cの境界を断面TEM(TEM:Trans
mission Electron Microscope)観察では判別することが困
難となる場合もある。ただし、第2の酸化物層404cの結晶性は酸化物半導体層404
bよりも低いため、結晶性の程度で境界を判別できると言える。
S(C Axis Aligned Crystalline Oxide Semic
onductor)層であることが好ましい。本明細書等において、CAAC−OS層と
は、c軸が酸化物半導体層の表面に概略垂直である結晶部を含む酸化物半導体膜をいう。
は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体層であ
る。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが
多い。また、透過型電子顕微鏡による観察像では、CAAC−OS層に含まれる非晶質部
と結晶部との境界は明確ではない。また、TEMによってCAAC−OS層には粒界(グ
レインバウンダリーともいう。)は確認できない。そのため、CAAC−OS層は、粒界
に起因する電子移動度の低下が抑制される。
ルまたは表面の法線ベクトルに平行な方向に揃っている。なお、異なる結晶部間で、それ
ぞれa軸及びb軸の向きが異なっていてもよい。本明細書等において、単に垂直と記載す
る場合、85°以上95°以下の範囲も含まれることとする。また、単に平行と記載する
場合、−5°以上5°以下の範囲も含まれることとする。
C−OS層の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CA
AC−OS層にも酸素を添加されることにより、当該元素や酸素の添加領域において結晶
部が非晶質化することもある。
ルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC−OS層の形状(被形成
面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。な
お、結晶部のc軸の方向は、CAAC−OS層が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
が小さい。よって、当該トランジスタは、信頼性が高い。
質構造の表面からCAAC−OS膜を成膜して酸化物半導体層404bとすることが好ま
しい。
CAAC−OS膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを
用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが
衝突すると、スパッタリング用ターゲットに含まれる結晶領域がa−b面から劈開し、a
−b面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離する
ことがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基
板に到達することで、CAAC−OS膜を成膜することができる。
0nm以下、厚さ(a−b面に垂直な方向の長さ)が0.7nm以上1nm未満である。
なお、平板状のスパッタリング粒子は、a−b面に平行な面が正三角形または正六角形で
あってもよい。ここで、面の円相当径とは、面の面積と等しい正円の直径をいう。
が起こる。具体的には、基板温度を100℃以上740℃以下、好ましくは200℃以上
500℃以下として成膜する。成膜時の基板温度を高めることで、平板状のスパッタリン
グ粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子
の平らな面が基板に付着する。このとき、スパッタリング粒子が正に帯電することで、ス
パッタリング粒子同士が反発しながら基板に付着するため、スパッタリング粒子が偏って
不均一に重なることがなく、厚さの均一なCAAC−OS膜を成膜することができる。
る。例えば、成膜室内に存在する不純物濃度(水素、水、二酸化炭素及び窒素など)を低
減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−
80℃以下、好ましくは−100℃以下である成膜ガスを用いる。
を軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100体
積%とする。
以上740℃以下、好ましくは200℃以上500℃以下とする。また、加熱処理の時間
は1分以上24時間以下、好ましくは6分以上4時間以下とする。また、加熱処理は、不
活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行
った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、CAAC−
OS膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理
によりCAAC−OS膜に酸素欠損が生成されることがある。その場合、酸化性雰囲気で
の加熱処理によって該酸素欠損を低減することができる。また、加熱処理を行うことで、
CAAC−OS膜の結晶性をさらに高めることができる。なお、加熱処理は1000Pa
以下、100Pa以下、10Pa以下または1Pa以下の減圧下で行ってもよい。減圧下
では、CAAC−OS膜の不純物濃度をさらに短時間で低減することができる。
いて以下に示す。
、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−Ga
−Zn−O化合物ターゲットとする。なお、X、Y及びZは任意の正数である。ここで、
所定のmol数比は、例えば、InOX粉末、GaOY粉末及びZnOZ粉末が、2:2
:1、8:4:3、3:1:1、1:1:1、4:2:3または3:1:2である。なお
、粉末の種類、及びその混合するmol数比は、作製するスパッタリング用ターゲットに
よって適宜変更すればよい。
半導体膜はスパッタリング法を用いて成膜する。具体的には、基板温度を100℃以上5
00℃以下、好ましくは150℃以上450℃以下とし、成膜ガス中の酸素割合を30体
積%以上、好ましくは100体積%として成膜する。
する。加熱処理の温度は、350℃以上740℃以下、好ましくは450℃以上650℃
以下とする。また、加熱処理の時間は1分以上24時間以下、好ましくは6分以上4時間
以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好まし
くは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲
気での加熱処理により、第1の酸化物半導体膜の不純物濃度を短時間で低減することがで
きる。一方、不活性雰囲気での加熱処理により第1の酸化物半導体膜に酸素欠損が生成さ
れることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減するこ
とができる。なお、加熱処理は1000Pa以下、100Pa以下、10Pa以下または
1Pa以下の減圧下で行ってもよい。減圧下では、第1の酸化物半導体膜の不純物濃度を
さらに短時間で低減することができる。
nm以上である場合と比べ、加熱処理によって容易に結晶化させることができる。
nm以下の厚さで成膜する。第2の酸化物半導体膜はスパッタリング法を用いて成膜する
。具体的には、基板温度を100℃以上500℃以下、好ましくは150℃以上450℃
以下とし、成膜ガス中の酸素割合を30体積%以上、好ましくは100体積%として成膜
する。
せることで、結晶性の高い第2のCAAC−OS膜とする。加熱処理の温度は、350℃
以上740℃以下、好ましくは450℃以上650℃以下とする。また、加熱処理の時間
は1分以上24時間以下、好ましくは6分以上4時間以下とする。また、加熱処理は、不
活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行
った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第2の酸化
物半導体膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱
処理により第2の酸化物半導体膜に酸素欠損が生成されることがある。その場合、酸化性
雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は10
00Pa以下、100Pa以下、10Pa以下または1Pa以下の減圧下で行ってもよい
。減圧下では、第2の酸化物半導体膜の不純物濃度をさらに短時間で低減することができ
る。
できる。当該CAAC−OS膜を、酸化物積層における酸化物半導体層として好適に用い
ることができる。
宜組み合わせて用いることができる。
本実施の形態では、実施の形態1で示した積層構造を含む半導体装置、及び当該半導体装
置の作製方法の一態様を図1乃至図5を用いて説明する。本実施の形態では、半導体装置
の一例として、酸化物半導体層を有するトップゲート構造のトランジスタを示す。
図1にトランジスタ310の構成例を示す。図1(A)はトランジスタ310の平面図で
あり、図1(B)は図1(A)のX1−Y1における断面図であり、図1(C)は、図1
(A)のV1−W1における断面図である。また、図1(D)は、図1(B)の領域20
0の部分拡大図である。なお、図1(A)では、煩雑になることを避けるため、トランジ
スタ310の構成要素の一部(例えば、保護絶縁層414等)を省略して図示している。
縁層402上に形成された島状の酸化物積層404、島状の酸化物積層404の上面の一
部及びチャネル形成方向の側面と接する第1のソース電極層406a及び第1のドレイン
電極層406bと、第1のソース電極層406a及び第1のドレイン電極層406b上に
それぞれ設けられ、酸化物積層404の上面の一部に接する、窒化金属膜でなる第2のソ
ース電極層408a及び第2のドレイン電極層408bと、第2のソース電極層408a
及び第2のドレイン電極層408b上に設けられ、第2のソース電極層408a及び第2
のドレイン電極層408bとの間で酸化物積層404の上面と接するゲート絶縁層410
と、ゲート絶縁層410を介して酸化物積層404と重畳するゲート電極層412と、ゲ
ート絶縁層410及びゲート電極層412上に接して設けられた保護絶縁層414を有す
る。なお、保護絶縁層414の上部に他の絶縁層を形成してもよい。
基板400は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された
基板であってもよい。この場合、トランジスタ310のゲート電極層412、第1のソー
ス電極層406a、第1のドレイン電極層406b、第2のソース電極層408aまたは
第2のドレイン電極層408bの少なくとも一つは、上記の他のデバイスと電気的に接続
されていてもよい。
下地絶縁層402は、基板400からの不純物の拡散を防止する役割を有するほか、酸化
物積層404に酸素を供給する役割を担うため、酸素を含む絶縁層を用いるものとする。
また、上述のように基板400が他のデバイスが形成された基板である場合、下地絶縁層
402は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにCM
P(Chemical Mechanical Polishing)法等で平坦化処理
を行うことが好ましい。
物半導体層を含む積層構造(酸化物積層404)の下方に設けられている。このような構
成とすることで、下地絶縁層402に含まれる酸素を、チャネル形成領域へ供給すること
が可能となる。下地絶縁層402は、化学量論的組成よりも過剰に酸素を含有する領域を
有することが好ましい。下地絶縁層402が過剰に酸素を含有することで、チャネル形成
領域への酸素の供給がより促進されうる。
化シリコン中、又は酸化窒化シリコン中を移動可能な酸素、又は、本来の化学量論比にあ
る酸素より過剰に存在する酸素、又は、酸素の不足によるVo(酸素ベーカンシー(空孔
))を満たす又は充填する機能を有する酸素を示す。
酸化物積層404の上方に接して設けられたゲート絶縁層410からも酸化物積層404
へ酸素が供給される。ゲート絶縁層410は、島状の酸化物積層404の外周部において
下地絶縁層402と接する領域を有している。従って、ゲート絶縁層410と下地絶縁層
402とが接する領域から、ゲート絶縁層410を経路(パス)として、下地絶縁層40
2に含まれる酸素を酸化物積層404へと供給することができる。
る経路となる層である。ゲート絶縁層410には、酸化アルミニウム、酸化マグネシウム
、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、
酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム
、酸化ハフニウム及び酸化タンタルを一種以上含む絶縁層を用いることができる。また、
ゲート絶縁層410は上記材料の積層であってもよい。
まれうる酸素欠損を低減することができる。
トランジスタ310において、ゲート絶縁層410及びゲート電極層412上に設けられ
る保護絶縁層414として、ゲート絶縁層410よりも酸素に対する透過性が低い(酸素
に対するバリア性を有する)絶縁層を設ける。ゲート絶縁層410及びゲート電極層41
2上に接して酸素に対するバリア性を有する保護絶縁層414を設けることで、ゲート絶
縁層410からの酸素の脱離を抑制することができる。ゲート絶縁層410はチャネル形
成領域へ酸素を供給する経路となる絶縁層であるため、該ゲート絶縁層410からの酸素
の脱離を抑制することで、ゲート絶縁層410に含まれる酸素欠損に起因する酸化物積層
404からの酸素の引き抜きを抑制することができ、結果としてチャネル形成領域の酸素
欠損を抑制することができる。このような保護絶縁層として、例えば、窒化シリコン膜又
は窒化酸化シリコン膜を設けることができる。
中に水素が含まれると、伝導帯から浅い準位にドナーが生成され低抵抗化(n型化)して
しまう。よって、保護絶縁層414に含まれる水素濃度を低減することが好ましい。具体
的には、保護絶縁層414に含まれる水素濃度は、5×1019cm−3未満とすること
が好ましく、5×1018cm−3未満とすることがより好ましい。
酸化物積層404は、少なくともチャネルを形成する酸化物半導体層404bと、酸化物
半導体層404bと下地絶縁層402との間に設けられた第1の酸化物層404aと、酸
化物半導体層404bとゲート絶縁層410との間に設けられた第2の酸化物層404c
とを含んで構成される。
する金属元素を一種以上含む酸化物層である。酸化物積層404の詳細は、実施の形態1
を参酌することができる。
に接して、酸化物半導体層404bよりも酸素欠損の生じにくい酸化物層を設けることで
、トランジスタのチャネルにおける酸素欠損の形成を抑制することができる。
において、シリコン濃度を1×1019atoms/cm3未満、好ましくは5×101
8atoms/cm3未満、好ましくは3×1018atoms/cm3未満、好ましく
は1×1018atoms/cm3未満とする。また、水素濃度は、2×1020ato
ms/cm3以下、好ましくは5×1019atoms/cm3以下、より好ましくは1
×1019atoms/cm3以下、さらに好ましくは5×1018atoms/cm3
以下とする。また、窒素濃度は、5×1019atoms/cm3未満、好ましくは5×
1018atoms/cm3以下、より好ましくは1×1018atoms/cm3以下
、さらに好ましくは5×1017atoms/cm3以下とする。
半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないため
には、シリコン濃度を1×1019atoms/cm3未満、好ましくは5×1018a
toms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とすれば
よい。また、炭素濃度を1×1019atoms/cm3未満、好ましくは5×1018
atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とすれ
ばよい。
スタのオフ電流は極めて小さい。例えば、高純度化された酸化物半導体膜を用いたトラン
ジスタがオフ状態のときのドレイン電流は、室温(25℃程度)にて1×10−18A以
下、好ましくは1×10−21A以下、さらに好ましくは1×10−24A以下、または
85℃にて1×10−15A以下、好ましくは1×10−18A以下、さらに好ましくは
1×10−21A以下とすることができる。なお、トランジスタがオフ状態とは、nチャ
ネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。
具体的には、ゲート電圧がしきい値電圧よりも1V以上、2V以上または3V以上小さけ
れば、トランジスタはオフ状態となる。
トランジスタ310においてソース電極層及びドレイン電極層は、酸化物積層404のチ
ャネル長方向の側面と接する第1のソース電極層406a及び第1のドレイン電極層40
6bと、第1のソース電極層406a及び第1のドレイン電極層406b上に設けられ、
第1のソース電極層406a及び第1のドレイン電極層406bよりもチャネル長方向に
延在した領域を有する第2のソース電極層408a及び第2のドレイン電極層408bを
有する。
導電材料を用いることができる。例えば、Al、Cr、Cu、Ta、Ti、Mo、Wなど
を用いることができる。後のプロセス温度が比較的高くできることなどから、融点の高い
Wを用いることが特に好ましい。なお、酸素と結合し易い導電材料には、酸素が拡散し易
い材料も含まれる。
酸素と結合し易い導電材料側に取り込まれる。トランジスタの作製工程には、いくつかの
加熱工程があることから、上記酸素の移動により、酸化物積層404において第1のソー
ス電極層406a及び第1のドレイン電極層406bと接触した界面近傍の領域に酸素欠
損が発生し、n型化した領域405が形成される(図1(D)参照)。したがって、n型
化した領域405はトランジスタ310のソースまたはドレインとして作用させることが
できる。
の構成元素が混入することがある。また、領域405に接する第1のソース電極層406
a及び第1のドレイン電極層406bでは、一部酸素の濃度が高い領域が形成されうる。
また、領域405に接する第1のソース電極層406a及び第1のドレイン電極層406
bでは、酸化物積層404の構成元素が混入することがある。すなわち、酸化物積層40
4の第1のソース電極層406a及び第1のドレイン電極層406bに接触する界面近傍
には、当該接触した2層の混合領域又は混合層と呼ぶことのできる箇所が形成されること
もある。なお、図1では、n型化した領域405の界面を模式的に点線で図示している。
これは以降の図面においても同様である。
型化した領域がトランジスタのチャネル長方向に延在してしまうことがある。この場合、
トランジスタの電気特性には、しきい値電圧のシフトやゲート電圧でオンオフの制御がで
きない状態(導通状態)が現れる。そのため、チャネル長が極短いトランジスタを形成す
る場合は、ソース電極及びドレイン電極に酸素と結合し易い導電材料を用いることは好ま
しくない。
長方向に延在した領域を有する第2のソース電極層408a及び第2のドレイン電極層4
08bを第1のソース電極層406a及び第1のドレイン電極層406bに積層とし、チ
ャネル長を定める第2のソース電極層408a及び第2のドレイン電極層408bには、
酸素と結合しにくい導電材料を用いる。当該導電材料としては、例えば、窒化タンタル、
窒化チタンなどを用いることが好ましい。なお、酸素と結合しにくい導電材料には、酸素
が拡散しにくい材料も含まれる。
aと第2のドレイン電極層408bの間隔L2のことをいう。
と第2のドレイン電極層408bの間における酸化物半導体層404bのことをいう。
408aと第2のドレイン電極層408bの間における第1の酸化物層404a、酸化物
半導体層404b、第2の酸化物層404cのことをいう。
層408bに用いることによって、酸化物積層404に形成されるチャネル形成領域に酸
素欠損が形成されることを抑制することができ、チャネルのn型化を抑えることができる
。したがって、チャネル長が極短いトランジスタであっても良好な電気特性を得ることが
できる。
ると、酸化物積層404とのコンタクト抵抗が高くなりすぎることから、図1に示すよう
に、第1のソース電極層406a及び第1のドレイン電極層406bを酸化物積層404
上に形成し、第1のソース電極層406a及び第1のドレイン電極層406b上に接する
ように第2のソース電極層408a及び第2のドレイン電極層408bを形成することが
好ましい。
404との接触面積を大として酸素欠損生成によってn型化した領域405によりコンタ
クト抵抗を下げ、第2のソース電極層408a及び第2のドレイン電極層408bと酸化
物積層404との接触面積は小さくすることが好ましい。第2のソース電極層408a及
び第2のドレイン電極層408bと酸化物積層404との接触面積が大きいとトランジス
タの電気特性を低下させる場合があるためである。
小さい値とすることができ、例えば、30nm以下としても良好なトランジスタの電気特
性を得ることができる。
ゲート電極層412は、Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、
Ag、Ta及びWなどの導電膜を用いることができる。
を抑制することができる。したがって、良好な電気特性を示すとともに長期信頼性の高い
半導体装置を提供することができる。
図2にトランジスタ320の構成例を示す。図2(A)はトランジスタ320の平面図で
あり、図2(B)は図2(A)のX2−Y2における断面図であり、図2(C)は、図2
(A)のV2−W2における断面図である。なお、図2(A)では、煩雑になることを避
けるため、トランジスタ320の構成要素の一部(例えば、保護絶縁層414等)を省略
して図示している。
縁層上に形成された島状の酸化物積層404、島状の酸化物積層の上面の一部及びチャネ
ル形成方向の側面と接する第1のソース電極層406a及び第1のドレイン電極層406
bと、第1のソース電極層406a及び第1のドレイン電極層406bを覆うように設け
られ、酸化物積層404の上面の一部に接する、窒化金属膜でなる第2のソース電極層4
08a及び第2のドレイン電極層408bと、第2のソース電極層408a及び第2のド
レイン電極層408b上に設けられ、第2のソース電極層408a及び第2のドレイン電
極層408bとの間で酸化物積層404の上面と接するゲート絶縁層410と、ゲート絶
縁層410を介して酸化物積層404と重畳するゲート電極層412と、ゲート絶縁層4
10及びゲート電極層412上に接して設けられた保護絶縁層414を有する。なお、保
護絶縁層414の上部に他の絶縁層を形成してもよい。
ル長方向の長さL0である。トランジスタ320においては、ゲート−ドレイン間及びゲ
ート−ソース間の寄生容量を小さくするため、第1のソース電極層406a及び第1のド
レイン電極層406bとゲート電極層412が重畳しない構造とする。ゲート電極層41
2の長さをL0とするとき、L1≧L0≧L2(L0はL2以上L1以下)とすることで
、ゲート−ドレイン間及びゲート−ソース間の寄生容量を極力小さくすることができ、半
導体装置の周波数特性を向上することができる。なお、良好なトランジスタの電気特性を
得るには、(L1−L2)/2をL2の20%以下未満とすることが好ましい。
のトランジスタ320において酸化物積層404のチャネル長方向の長さを300nmと
する時、L0を40nmとして、L2を30nmとすることが好ましい。このとき、島状
の酸化物積層404の上面積を、1μm2以下とすることができる。
、L0≧L1≧L2(L1はL2以上L0以下)としてもよい。このような構造では、ゲ
ート電極形成時の工程の難易度を低減させることができる。
2の構成である。トランジスタ320においては、ゲート電極層412は、ゲート絶縁層
410と接する第1のゲート電極層412aと第2のゲート電極層412bの積層構造で
なる。ここで、第1のゲート電極層412aとして、第2のソース電極層408a及び第
2のドレイン電極層408bと同様の材料を用いることにより、ゲート電極層412によ
るゲート絶縁層410からの酸素の引き抜きを防止することができる。
層408a及び第2のドレイン電極層408bの構成である。トランジスタ320におい
ては、第1のソース電極層406a(又は第1のドレイン電極層406b)のチャネル幅
方向の幅をW1、第2のソース電極層408a(又は第2のドレイン電極層408b)の
チャネル幅方向の幅をW2とするとき、W1>W2とすることで、第2のソース電極層4
08a(又は第2のドレイン電極層408b)が、第1のソース電極層406a(又は第
1のドレイン電極層406b)を覆う構成を有している。
成される第1のソース電極層406a及び第1のドレイン電極層406bと接しない構成
とすることができる。よって、ゲート絶縁層410からの酸素の引き抜きを防止すること
ができる。
のソース電極層406a及び第1のドレイン電極層406bによるゲート絶縁層410か
らの酸素の引き抜きを防止することで、酸化物積層404へ効果的に酸素を供給すること
ができる。従って、酸化物積層404において酸素欠損の発生を抑制することができるた
め、トランジスタ320の信頼性を向上させることができる。
、トランジスタ310の説明を参酌することができる。
図3(A)及び図3(B)に、上述のトランジスタ310又はトランジスタ320の変形
例を示す。図3(A)に示すトランジスタ330は、トランジスタ310の第1のソース
電極層406a及び第1のドレイン電極層406bの端部が異なる構成であり、図3(B
)に示すトランジスタ340は、トランジスタ320の第1のソース電極層406a及び
第1のドレイン電極層406bの端部が異なる構成である。なお、第1のソース電極層4
06a及び第1のドレイン電極層406bの端部以外の構成は上述のトランジスタと同様
であり、先の説明を参酌することができる。
大図を図3(C)及び図3(D)に示す。トランジスタ330及びトランジスタ340に
おいて、第1のソース電極層406a及び第1のドレイン電極層406bの端部は、階段
状に複数の段を設けた形状であり、下段の端面は、酸化物積層404の上面を基準として
θ1の角度で形成されており、上段の端面は、下段上面を基準としてθ2の角度で形成さ
れていることが好ましい。また、下段上面と下段端面の間にはR1の曲率半径を有する曲
面を有し、上段上面と上段端面の間にはR3の曲率半径を有する曲面を有し、下段上面と
上段端面の間にはR2の曲率半径を有する曲面で形成されていることが好ましい。
の端部に二つの段を設けた形状を例示しているが、段数は三つ以上であってもよい。第1
のソース電極層406a及び第1のドレイン電極層406bの膜厚が厚いほど、当該段数
を増やすことが好ましい。なお、第1のソース電極層406a及び第1のドレイン電極層
406bの端部は対象的でなくともよい。また、第1のソース電極層406a及び第1の
ドレイン電極層406bの膜厚を薄くできる場合は、当該段数は一つ、すなわちθ1、R
1のみを有する形状であってもよい。
らに好ましくは30°以上60°以下とする。また、R1、R2、R3は、第1のソース
電極層406aまたは第1のドレイン電極層406bの段が形成されていない領域の膜厚
を基準として、当該膜厚の10%以上100%以下、好ましくは20%以上75%以下、
さらに好ましくは30%以上60%以下とする。また、R2は、R1、R3のいずれか、
または両方より大きいことが好ましい。
を設けた形状とすることで、それらの上方に形成される膜、具体的には、第2のソース電
極層408a、第2のドレイン電極層408b、ゲート絶縁層410などの被覆性が向上
し、トランジスタの電気特性や長期信頼性を向上させることができる。
物積層404の上面を基準としてθ3の角度で形成されている。θ3は、30°以上80
°以下、好ましくは35°以上75°以下とする。このような角度にすることで、ゲート
絶縁層410などの被覆性が向上し、トランジスタの電気特性や長期信頼性を向上させる
ことができる。
図9にトランジスタ350の構成例を示す。トランジスタ350は、図2のトランジスタ
320の変形例である。図9(A)はトランジスタ350の平面図であり、図9(B)は
図9(A)のX3−Y3における断面図であり、図9(C)は、図9(A)のV3−W3
における断面図である。なお、図9(A)では、煩雑になることを避けるため、トランジ
スタ350の構成要素の一部(例えば、保護絶縁層414等)を省略して図示している。
層及びドレイン電極層の積層順である。すなわち、トランジスタ350では、島状の第1
の酸化物層407aのチャネル長方向の側面と、島状の酸化物半導体層407bのチャネ
ル長方向の側面及び上面の一部を覆うように、第1のソース電極層406a及び第1のド
レイン電極層406bが設けられており、第1のソース電極層406a及び第1のドレイ
ン電極層406b上に接して島状の酸化物半導体層407bが設けられている。そして、
酸化物半導体層407b上に、第2のソース電極層408a及び第2のドレイン電極層4
08bが設けられている。
、第1のソース電極層406a又は第1のドレイン電極層406bと接する領域には、当
該電極によって酸素が引き抜かれることで、n型化した領域405が形成される。トラン
ジスタ350において、下地絶縁層402とゲート絶縁層410との間には、第1の酸化
物層407a、酸化物半導体層407b及び第2の酸化物層407cを含む酸化物積層4
07が形成される。
び第1のドレイン電極層406bと重畳しない領域(n型化されない領域)は、第1のソ
ース電極層406a及び第1のドレイン電極層406bの加工時に一部がエッチングされ
て、膜厚の小さい領域となる場合がある。また、第2の酸化物層404cの、第2のソー
ス電極層408a及び第2のドレイン電極層408bと重畳しない領域は、第2のソース
電極層408a及び第2のドレイン電極層408bの加工時に一部がエッチングされて、
膜厚の小さい領域となる場合がある。
酸化物層407a及び酸化物半導体層407bの側面を第2の酸化物層407cによって
覆う構成とすることができる。当該構成とすることで、酸化物積層407のW長方向端部
において生じうる寄生チャネルの影響を低減することができる。よって、トランジスタの
信頼性を向上させることができる。
とは、保護絶縁層414上に設けられた層間絶縁層424に、第1のソース電極層406
aに達するコンタクトホールを形成し、該コンタクトホールに電極層422aを形成する
ことで電気的に接続される。同様に、第1のドレイン電極層406bと第2のドレイン電
極層408bとは、層間絶縁層424に第1のドレイン電極層406bに達するコンタク
トホールを形成し、該コンタクトホールに電極層422bを形成することで、電気的に接
続される。
層間絶縁層424に設けられるコンタクトホールの大きさ(開口部の平面積)以上とすれ
ばよく、トランジスタの微細化のためには、当該電極層の大きさを縮小することが好まし
い。
坦性の良好な膜を形成することが容易な有機樹脂膜を用いることが好ましい。また、電極
層422a及び電極層422bとしては、第1のソース電極層406a及び第1のドレイ
ン電極層406bと同様の材料を用いることが好ましい。
、下地絶縁層に含まれる酸素を、下地絶縁層から、又は、島状の酸化物積層の外周部で下
地絶縁層と接するゲート絶縁層を経路としてチャネル形成領域へ供給し続けることが可能
である。当該トランジスタの構成は、酸化物半導体層中の酸素欠損の増加を抑制して、不
純物濃度を低減することができ、酸化物半導体層を高純度真性化することができる。
的特性の変動を抑制することができる。具体的には、例えば、しきい値電圧のノーマリオ
フ化を安定に成就することができる。したがって、良好な電気特性を示すとともに長期信
頼性の高い半導体装置を提供することができる。
きる。例えば、トランジスタ310のゲート電極層を、トランジスタ320で示す積層構
造としてもよい。
ことができる。
本実施の形態では、実施の形態1で説明したトランジスタの作製方法の一例を示す。本実
施の形態では、図4及び図5を用いて図3(B)に示したトランジスタ340を作製する
場合を例に説明する。
)。
パッタ法等により、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリ
コン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ラ
ンタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルなどの酸素を含む絶縁膜を用い
て形成することができる。
0と接する上層は酸化物積層404への酸素の供給源となりえる酸素を含む材料で形成す
る。また、過剰に酸素を含む膜とすることが好ましい。
402を成膜すればよい。又は、成膜後の下地絶縁層402に酸素を導入して過剰に酸素
を含有させてもよく、双方の手段を組み合わせてもよい。
ジカル、酸素原子、酸素イオンのいずれかを含む)を導入して過剰に酸素を含有する領域
を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイ
マージョンイオン注入法、プラズマ処理等を用いることができる。
素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。ま
た、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。
の酸化物層404cをスパッタリング法、CVD法、MBE法、ALD法またはPLD法
を用いて成膜し、選択的にエッチングを行うことで酸化物積層404を形成する(図4(
B)参照)。なお、エッチングの前に加熱工程を行ってもよい。
実施の形態1で説明した材料を用いることができる。
n−Ga−Zn酸化物、In:Ga:Zn=1:6:4[原子数比]のIn−Ga−Zn
酸化物、In:Ga:Zn=1:9:6[原子数比]のIn−Ga−Zn酸化物、又はそ
の近傍の組成を有する酸化物を用いることが好ましい。
]のIn−Ga−Zn酸化物、In:Ga:Zn=3:1:2[原子数比]のIn−Ga
−Zn酸化物、又はその近傍の組成を有する酸化物を用いることが好ましい。
]のIn−Ga−Zn酸化物、又はその近傍の組成を有する酸化物を用いることが好まし
い。
c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C
=1)の酸化物の組成の近傍であるとは、a、b、cが、(a−A)2+(b−B)2+
(c−C)2≦r2を満たすことをいう。rとしては、例えば、0.05とすればよい。
は、第1の酸化物層404a及び第2の酸化物層404cよりもインジウムの含有量を多
くするとよい。酸化物半導体では主として重金属のs軌道がキャリア伝導に寄与しており
、Inの含有率を多くすることにより、より多くのs軌道が重なるため、InがGaより
も多い組成となる酸化物はインジウムがガリウムと同等または少ない組成となる酸化物と
比較して移動度が高くなる。また、ガリウムはインジウムと比較して酸素欠損の形成エネ
ルギーが大きく酸素欠損が生じにくいため、ガリウムの含有量の多い酸化物は安定した特
性を備える。
高い移動度のトランジスタを実現することができる。また、絶縁層との界面側にガリウム
の含有量の多い酸化物を用いることで、トランジスタの信頼性を高めることが可能となる
。
として用いることのできる酸化物半導体は、少なくともインジウム(In)もしくは亜鉛
(Zn)を含むことが好ましい。または、InとZnの双方を含むことが好ましい。特に
、酸化物半導体層404bがインジウムを含有すると、トランジスタのキャリア移動度を
高めることができ、亜鉛を含有すると、CAAC−OS膜を形成しやすくなるため好まし
い。また、酸化物半導体層を用いたトランジスタの電気特性のばらつきを減らすため、イ
ンジウム及び亜鉛と共に、スタビライザーを含むことが好ましい。
ミニウム(Al)、またはジルコニウム(Zr)等がある。また、他のスタビライザーと
しては、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(P
r)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(
Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウ
ム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)等がある
。
、Sn−Zn酸化物、Al−Zn酸化物、Zn−Mg酸化物、Sn−Mg酸化物、In−
Mg酸化物、In−Ga酸化物、In−Ga−Zn酸化物、In−Al−Zn酸化物、I
n−Sn−Zn酸化物、Sn−Ga−Zn酸化物、Al−Ga−Zn酸化物、Sn−Al
−Zn酸化物、In−Hf−Zn酸化物、In−La−Zn酸化物、In−Ce−Zn酸
化物、In−Pr−Zn酸化物、In−Nd−Zn酸化物、In−Sm−Zn酸化物、I
n−Eu−Zn酸化物、In−Gd−Zn酸化物、In−Tb−Zn酸化物、In−Dy
−Zn酸化物、In−Ho−Zn酸化物、In−Er−Zn酸化物、In−Tm−Zn酸
化物、In−Yb−Zn酸化物、In−Lu−Zn酸化物、In−Sn−Ga−Zn酸化
物、In−Hf−Ga−Zn酸化物、In−Al−Ga−Zn酸化物、In−Sn−Al
−Zn酸化物、In−Sn−Hf−Zn酸化物、In−Hf−Al−Zn酸化物を用いる
ことができる。
層404cは、酸化物半導体層404bよりも電子親和力が大きくなるように材料を選択
する。
、RFスパッタ法、DCスパッタ法、ACスパッタ法等を用いることができる。特に、成
膜時に発生するゴミを低減でき、かつ膜厚分布も均一とすることからDCスパッタ法を用
いることが好ましい。
化物層404aに対して酸素を導入してもよい。当該酸素導入処理により、第1の酸化物
層404aが過剰に酸素を含有し、その後の成膜工程における熱処理によって該過剰な酸
素を酸化物半導体層404bへ供給することができる。
酸素欠損をより抑制することが可能となる。
物積層404において、少なくとも酸化物半導体層404bは、CAAC−OS膜とする
ことが好ましい。よって、当該酸素の導入処理は、第1の酸化物層404aの成膜後であ
って、酸化物半導体層404bの成膜前に行うことが好ましい。
250℃以上650℃以下、好ましくは300℃以上500℃以下の温度で、不活性ガス
雰囲気、酸化性ガスを10ppm以上含む雰囲気、または減圧状態で行えばよい。また、
加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために
酸化性ガスを10ppm以上含む雰囲気で行ってもよい。第1の加熱処理によって、酸化
物半導体層404bの結晶性を高め、さらに下地絶縁層402、第1の酸化物層404a
、酸化物半導体層404b、又は第2の酸化物層404cの少なくとも一から水素や水な
どの不純物を除去することができる。なお、酸化物積層404を形成するエッチングの前
に加熱工程を行ってもよい。
06bとなる第1の導電膜を形成する。第1の導電膜としては、Al、Cr、Cu、Ta
、Ti、Mo、W、またはこれらを主成分とする合金材料を用いることができる。例えば
、スパッタ法などにより100nmのタングステン膜を形成する。
ス電極層406a及び第1のドレイン電極層406bを形成する(図4(C)参照)。こ
のとき、第1のソース電極層406a及び第1のドレイン電極層406bの端部は図示す
るように階段状に形成することが好ましい。当該端部の加工は、アッシングによってレジ
ストマスクを後退させる工程とエッチングの工程を交互に複数回行うことで形成すること
ができる。
一部(露出する領域)がエッチングされた形状となる場合がある。
b上に、第2のソース電極層408a及び第2のドレイン電極層408bとなる第2の導
電膜を形成する。第2の導電膜としては、窒化タンタル、窒化チタン等の窒化金属膜また
はこれらを主成分とする合金材料を用いることができる。例えば、スパッタ法などにより
20nmの窒化タンタル膜を形成する。
電極層408a及び第2のドレイン電極層408bを形成する(図5(A)参照)。この
とき、酸化物積層404の一部(より具体的には、第2の酸化物層404cの一部)がエ
ッチングされた形状としてもよい。なお、図示しないが、第2のソース電極層408a及
び第2のドレイン電極層408bを形成するためのエッチング処理によって、下地絶縁層
402において第2のソース電極層408a及び第2のドレイン電極層408bから露出
した領域がエッチングされ、当該領域の膜厚が小さくなる場合もある。
)が極短いトランジスタを形成する場合は、少なくとも第2の導電膜を分断する領域は、
電子ビーム露光などの細線加工に適した方法を用いてレジストマスク加工を行い、エッチ
ング工程によって当該領域をエッチングすればよい。なお、当該レジストマスクとしては
、ポジ型レジストを用いれば、露光領域を最小限にすることができ、スループットを向上
させることができる。このような方法を用いれば、チャネル長を30nm以下とするトラ
ンジスタを形成することができる。
b上にゲート絶縁層410を形成する(図5(B)参照)。ゲート絶縁層410には、酸
化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニ
ウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルなどを用いること
ができる。なお、ゲート絶縁層410は、上記材料の積層であってもよい。ゲート絶縁層
410は、スパッタ法、CVD法、MBE法、ALD法またはPLD法などを用いて形成
することができる。特に、ゲート絶縁層410をCVD法、好ましくはプラズマCVD法
によって成膜すると、被覆性が良好であるため好ましい。
って、ゲート絶縁層410に含まれる水、水素等の不純物を脱離(脱水化、又は脱水素化
)させることができる。第2の加熱処理の温度は、300℃以上400℃以下とすること
が好ましい。第2の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を
補うために酸化性ガスを10ppm以上含む雰囲気で行うことが好ましい。第2の加熱処
理によって、ゲート絶縁層410から水素や水などの不純物を除去することができる。ま
た、酸化物積層404からさらに水素や水などの不純物を除去されることもある。また、
酸化性ガスを含む雰囲気下で加熱処理を行うことでゲート絶縁層410へ酸素を供給する
ことができる。
が好ましい。または、ゲート絶縁層410成膜時の加熱によって、第2の加熱処理を兼ね
ることもできる。
04とが接した状態で第2の加熱処理を行うことで、酸化物積層404から酸素と結合し
やすい第1のソース電極層406a及び第1のドレイン電極層406bへ酸素が取り込ま
れる。よって、酸化物積層404の第1のソース電極層406a及び第1のドレイン電極
層406bに接触する界面近傍の領域に酸素欠損が発生し、n型化した領域405が形成
される。但し、第2の加熱処理の温度によっては、n型化が起こらない場合もある。
は、スパッタ法などにより形成することができる。そして、チャネル形成領域と重畳する
ように当該導電膜をエッチングして、ゲート電極層412を形成する(図5(C)参照)
。
第1の導電膜と同様の材料を用いた第2のゲート電極層412bの積層構造を有するゲー
ト電極層412を形成する。
(図5(D)参照)。保護絶縁層414としては、ゲート絶縁層410よりも酸素に対す
る透過性が低い(酸素に対するバリア性を有する)絶縁層を設ける。例えば、保護絶縁層
414として窒化シリコン膜又は窒化酸化シリコン膜を設けることができる。
リング法によって成膜することが好ましい。保護絶縁層414に含まれる水素濃度は、5
×1019cm−3未満とすることが好ましく、5×1018cm−3未満とすることが
より好ましい。
温度は、350℃以上450℃以下とすることが好ましい。第3の加熱処理により、下地
絶縁層402及びゲート絶縁層410から酸素が放出されやすくなり、酸化物積層404
の酸素欠損を低減することができる。
電極層406a及び第1のドレイン電極層406bへ酸素が移動しうる。よって、n型化
した領域405においてよりn型化されることがある。又は、第2の加熱処理によって、
界面近傍の領域のn型化が起こらなかった場合でも、第3の加熱処理によってn型化した
領域405とすることができる。
ことができる。
本発明の一態様に係る半導体装置の一例として、論理回路であるNOR型回路の回路図の
一例を図20(A)に示す。図20(B)はNAND型回路の回路図である。
タ801、802は、チャネル形成領域に酸化物半導体以外の半導体材料(例えば、シリ
コンなど)を用いたトランジスタとし、nチャネル型トランジスタであるトランジスタ8
03、804は、酸化物半導体を含む酸化物積層を含み実施の形態2で示すトランジスタ
と同様な構造を有するトランジスタを用いる。
半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
04は、pチャネル型のトランジスタであるトランジスタ801、802上に積層される
ことが好ましい。例えば、単結晶シリコン基板を用いてトランジスタ801、802を形
成し、絶縁層を介してトランジスタ801、802上にトランジスタ803、804を形
成することが可能である。
トランジスタ520と同様な構成を有する構成として、第2のゲート電極の電位を制御し
、例えばGNDとすることでトランジスタ803、804のしきい値電圧をよりプラスと
し、さらにノーマリオフのトランジスタとすることができる。
ジスタ811、814は、チャネル形成領域に酸化物半導体以外の半導体材料(例えば、
シリコンなど)を用いたトランジスタとし、nチャネル型トランジスタであるトランジス
タ812、813は、酸化物半導体を含む酸化物積層を含み、上記実施の形態2で示すト
ランジスタと同様な構造を有するトランジスタを用いる。
、トランジスタ520と同様な構成を有する構成として、第2のゲート電極の電位を制御
し、例えばGNDとすることでトランジスタ812、813のしきい値電圧をよりプラス
とし、さらにノーマリオフのトランジスタとすることができる。
型のトランジスタであるトランジスタ812、813は、pチャネル型のトランジスタで
あるトランジスタ811、812上に積層されることが好ましい。
の極めて小さいトランジスタを適用することで、消費電力を十分に低減することができる
。
を実現し、かつ安定で高い電気的特性を付与された半導体装置、及び該半導体装置の作製
方法を提供することができる。
定した特性を示すNOR型回路とNAND型回路を提供することができる。
AND型回路の例を示したが、特に限定されず、AND型回路やOR回路などを形成する
こともできる。
宜組み合わせて用いることができる。
本実施の形態では、実施の形態2に示すトランジスタを使用し、電力が供給されない状況
でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置(記憶装置
)の一例を、図面を用いて説明する。
リコンなど)を用いたトランジスタを適用することができ、高速動作が容易である。また
、トランジスタ262には酸化物半導体積層を含み実施の形態2で示すトランジスタと同
様な構造を有するトランジスタを適用することができ、その特性により長時間の電荷保持
を可能とする。
るが、本実施の形態に示す半導体装置に用いるトランジスタとしては、pチャネル型トラ
ンジスタを用いることもできる。
電極層とは、電気的に接続され、第2の配線(2nd Line)とトランジスタ260
のドレイン電極層とは、電気的に接続されている。また、第3の配線(3rd Line
)とトランジスタ262のソース電極層又はドレイン電極層の一方とは、電気的に接続さ
れ、第4の配線(4th Line)と、トランジスタ262のゲート電極層とは、電気
的に接続されている。そして、トランジスタ260のゲート電極層と、トランジスタ26
2のソース電極層又はドレイン電極層の他方は、容量素子264の電極の一方と電気的に
接続され、第5の配線(5th Line)と、容量素子264の電極の他方は電気的に
接続されている。
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
262がオン状態となる電位にして、トランジスタ262をオン状態とする。これにより
、第3の配線の電位が、トランジスタ260のゲート電極層、および容量素子264に与
えられる。すなわち、トランジスタ260のゲート電極層には、所定の電荷が与えられる
(書き込み)。ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベル電荷
、Highレベル電荷という)のいずれかが与えられるものとする。その後、第4の配線
の電位を、トランジスタ262がオフ状態となる電位にして、トランジスタ262をオフ
状態とすることにより、トランジスタ260のゲート電極層に与えられた電荷が保持され
る(保持)。
の電荷は長時間にわたって保持される。
で、第5の配線に適切な電位(読み出し電位)を与えると、トランジスタ260のゲート
電極層に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジ
スタ260をnチャネル型とすると、トランジスタ260のゲート電極層にHighレベ
ル電荷が与えられている場合の見かけのしきい値Vth_Hは、トランジスタ260のゲ
ート電極層にLowレベル電荷が与えられている場合の見かけのしきい値Vth_Lより
低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ260を「オン
状態」とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線
の電位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ26
0のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、High
レベル電荷が与えられていた場合には、第5の配線の電位がV0(>Vth_H)となれ
ば、トランジスタ260は「オン状態」となる。Lowレベル電荷が与えられていた場合
には、第5の配線の電位がV0(<Vth_L)となっても、トランジスタ260は「オ
フ状態」のままである。このため、第2の配線の電位を見ることで、保持されている情報
を読み出すことができる。
出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態
にかかわらずトランジスタ260が「オフ状態」となるような電位、つまり、Vth_H
より小さい電位を第5の配線に与えればよい。又は、ゲート電極層の状態にかかわらずト
ランジスタ260が「オン状態」となるような電位、つまり、Vth_Lより大きい電位
を第5の配線に与えればよい。
の回路構成の一例を示し、図21(C)は半導体装置の一例を示す概念図である。まず、
図21(B)に示す半導体装置について説明を行い、続けて図21(C)に示す半導体装
置について、以下説明を行う。
極またはドレイン電極とは電気的に接続され、ワード線WLとトランジスタ262のゲー
ト電極層とは電気的に接続され、トランジスタ262のソース電極またはドレイン電極と
容量素子254の第1の端子とは電気的に接続されている。
ている。このため、トランジスタ262をオフ状態とすることで、容量素子254の第1
の端子の電位(あるいは、容量素子254に蓄積された電荷)を極めて長時間にわたって
保持することが可能である。
を行う場合について説明する。
ジスタ262をオン状態とする。これにより、ビット線BLの電位が、容量素子254の
第1の端子に与えられる(書き込み)。その後、ワード線WLの電位を、トランジスタ2
62がオフ状態となる電位として、トランジスタ262をオフ状態とすることにより、容
量素子254の第1の端子の電位が保持される(保持)。
(あるいは容量素子に蓄積された電荷)を長時間にわたって保持することができる。
状態であるビット線BLと容量素子254とが導通し、ビット線BLと容量素子254の
間で電荷が再分配される。その結果、ビット線BLの電位が変化する。ビット線BLの電
位の変化量は、容量素子254の第1の端子の電位(あるいは容量素子254に蓄積され
た電荷)によって、異なる値をとる。
BLが有する容量成分(以下、ビット線容量とも呼ぶ)をCB、電荷が再分配される前の
ビット線BLの電位をVB0とすると、電荷が再分配された後のビット線BLの電位は、
(CB×VB0+C×V)/(CB+C)となる。従って、メモリセル250の状態とし
て、容量素子254の第1の端子の電位がV1とV0(V1>V0)の2状態をとるとす
ると、電位V1を保持している場合のビット線BLの電位(=CB×VB0+C×V1)
/(CB+C)は、電位V0を保持している場合のビット線BLの電位(=CB×VB0
+C×V0)/(CB+C))よりも高くなることがわかる。
る。
小さいという特徴から、容量素子254に蓄積された電荷は長時間にわたって保持するこ
とができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻
度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。ま
た、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能で
ある。
ル250を複数有するメモリセルアレイ251a及びメモリセルアレイ251bを有し、
下部に、メモリセルアレイ251(メモリセルアレイ251a及びメモリセルアレイ25
1b)を動作させるために必要な周辺回路253を有する。なお、周辺回路253は、メ
モリセルアレイ251と電気的に接続されている。
(メモリセルアレイ251a及びメモリセルアレイ251b)の直下に設けることができ
るため半導体装置の小型化を図ることができる。
を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、
炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが
好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたト
ランジスタは、十分な高速動作が可能である。したがって、前記トランジスタにより、高
速動作が要求される各種回路(論理回路、駆動回路など)を好適に実現することが可能で
ある。
ルアレイ251aと、メモリセルアレイ251b)が積層された構成を例示したが、積層
するメモリセルの数はこれに限定されない。3つ以上のメモリセルを積層する構成として
もよい。
用することによって、長期にわたり記憶内容を保持することが可能である。つまり、リフ
レッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記
憶装置とすることが可能となるため、消費電力を十分に低減することができる。
ネル領域となる酸化物半導体層が酸化物積層の表面から遠ざけられている半導体装置を適
用することで、信頼性が高く、安定した電気特性を示す半導体装置とすることができる。
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電
子書籍などの電子機器に応用した場合の例を図22乃至図25を用いて説明する。
グベースバンド回路902、デジタルベースバンド回路903、バッテリー904、電源
回路905、アプリケーションプロセッサ906、フラッシュメモリ910、ディスプレ
イコントローラ911、メモリ回路912、ディスプレイ913、タッチセンサ919、
音声回路917、キーボード918などより構成されている。ディスプレイ913は表示
部914、ソースドライバ915、ゲートドライバ916によって構成されている。アプ
リケーションプロセッサ906はCPU907、DSP908、インターフェイス(IF
)909を有している。一般にメモリ回路912はSRAMまたはDRAMで構成されて
おり、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の
書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
された信頼性の高い電子機器を提供することができる。
用した例を示す。図23に示すメモリ回路950は、メモリ952、メモリ953、スイ
ッチ954、スイッチ955及びメモリコントローラ951により構成されている。また
、メモリ回路は、画像データ(入力画像データ)からの信号線、メモリ952及びメモリ
953に記憶されたデータ(記憶画像データ)を読み出し、及び制御を行うディスプレイ
コントローラ956と、ディスプレイコントローラ956からの信号により表示するディ
スプレイ957が接続されている。
る(入力画像データA)。入力画像データAは、スイッチ954を介してメモリ952に
記憶される。そしてメモリ952に記憶された画像データ(記憶画像データA)は、スイ
ッチ955、及びディスプレイコントローラ956を介してディスプレイ957に送られ
、表示される。
期でメモリ952からスイッチ955を介して、ディスプレイコントローラ956から読
み出される。
に変更が有る場合)、アプリケーションプロセッサは新たな画像データ(入力画像データ
B)を形成する。入力画像データBはスイッチ954を介してメモリ953に記憶される
。この間も定期的にメモリ952からスイッチ955を介して記憶画像データAは読み出
されている。メモリ953に新たな画像データ(記憶画像データB)が記憶し終わると、
ディスプレイ957の次のフレームより、記憶画像データBは読み出され、スイッチ95
5、及びディスプレイコントローラ956を介して、ディスプレイ957に記憶画像デー
タBが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモ
リ952に記憶されるまで継続される。
の読み出しを行うことによって、ディスプレイ957の表示をおこなう。なお、メモリ9
52及びメモリ953はそれぞれ別のメモリには限定されず、1つのメモリを分割して使
用してもよい。先の実施の形態で説明した半導体装置をメモリ952及びメモリ953に
採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能
で、且つ消費電力が十分に低減することができる。また、外部からの水、水分等の侵入の
影響を受けにくい信頼性の高い半導体装置とすることができる。
、マイクロプロセッサ1003、フラッシュメモリ1004、音声回路1005、キーボ
ード1006、メモリ回路1007、タッチパネル1008、ディスプレイ1009、デ
ィスプレイコントローラ1010によって構成される。
ることができる。メモリ回路1007は書籍の内容を一時的に保持する機能を持つ。例え
ば、ユーザーがハイライト機能を使用する場合、メモリ回路1007は、ユーザーが指定
した箇所の情報を記憶し、保持する。なおハイライト機能とは、ユーザーが電子書籍を読
んでいるときに、特定の箇所にマーキング、例えば、表示の色を変える、アンダーライン
を引く、文字を太くする、文字の書体を変えるなどによってマーキングして周囲との違い
を示すことである。メモリ回路1007は短期的な情報の記憶に用い、長期的な情報の保
存にはフラッシュメモリ1004に、メモリ回路1007が保持しているデータをコピー
してもよい。このような場合においても、先の実施の形態で説明した半導体装置を採用す
ることによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且
つ消費電力を十分に低減することができる。また、外部からの水、水分等の侵入の影響を
受けにくい信頼性の高い半導体装置とすることができる。
ブレット型端末である。図25(A)は、開いた状態であり、タブレット型端末は、筐体
9630、表示部9631a、表示部9631b、表示モード切り替えスイッチ9034
、電源スイッチ9035、省電力モード切り替えスイッチ9036、留め具9033、操
作スイッチ9038を有する。
とが可能であり、信頼性の高いタブレット型端末とすることが可能となる。また、先の実
施の形態に示す記憶装置を本実施の形態の半導体装置に適用してもよい。
た操作キー9638にふれることでデータ入力をすることができる。なお、表示部963
1aにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域
がタッチパネルの機能を有する構成を示しているが、該構成に限定されない。表示部96
31aの全面をキーボードボタン表示させてタッチパネルとし、表示部9631bを表示
画面として用いることができる。
をタッチパネルの領域9632bとすることができる。また、タッチパネルのキーボード
表示切り替えボタン9639が表示されている位置に指やスタイラスなどでふれることで
表示部9631bにキーボードボタン表示することができる。
ッチ入力することもできる。
切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えス
イッチ9036は、タブレット型端末に内蔵している光センサで検出される使用時の外光
の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光セン
サだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を
内蔵させてもよい。
ているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示
の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネル
としてもよい。
33、充放電制御回路9634、バッテリー9635、DCDCコンバータ9636を有
する。なお、図12(B)では充放電制御回路9634の一例としてバッテリー9635
、DCDCコンバータ9636を有する構成について示している。
することができる。従って、表示部9631a、表示部9631bを保護できるため、耐
久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
情報(静止画、動画、テキスト画像など)を表示する機能、カレンダー、日付または時刻
などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタ
ッチ入力機能、様々なソフトウェア(プログラム)によって処理を制御する機能、等を有
することができる。
合わせて用いることができる。
間の元素の移動について調べた結果について説明する。
層サンプルを作製し、酸素同位体(18O)の深さ方向のプロファイルを熱処理前後でS
IMS分析した結果である。なお、IGZO膜は、In:Ga:Zn=1:1:1または
1:3:2(原子数比)をスパッタリングターゲットとし、Ar:O2(18O)=2:
1(流量比)を成膜ガスとして用いてDCスパッタリング法で形成している。また、タン
グステン膜は、金属タングステンをスパッタリングターゲットとし、Ar100%を成膜
ガスとしてDCスパッタリング法を用いて形成した。なお、熱処理は、300℃、350
℃、400℃、450℃の各1時間で行い、熱処理を施していないサンプルを含めて各5
サンプルで比較を行った。
形成したIGZO膜は、CAAC−OS膜であり、In:Ga:Zn=1:3:2(原子
数比)をスパッタリングターゲットとして形成したIGZO膜は、非晶質のIGZO膜で
ある。
理温度が高くなると、酸化物半導体膜中の酸素がタングステン膜側に取り込まれることが
わかる。
物半導体層のソース電極及びドレイン電極と接した近傍の領域に酸素欠損が発生し、当該
領域はn型化する。したがって、n型化した当該領域は、トランジスタのソースまたはド
レインとして機能させることができる。
サンプルについてSIMS分析した結果である。窒化タンタル膜は、金属タンタルをスパ
ッタリングターゲットとし、Ar:N2=5:1(流量比)を成膜ガスとして反応性スパ
ッタリング法(DCスパッタリング法)で形成した。なお、熱処理として、上記と同様の
各4条件で行い、熱処理を施していないサンプルを含めて各5サンプルで比較を行った。
ンプルにおけるSIMS分析結果である。いずれのサンプルも窒化タンタル膜中への酸素
の移動(取り込み)は確認されず、図11(A)に示したタングステン膜とは異なった挙
動を示した。また、図12(B)は、In:Ga:Zn=1:3:2のIGZO膜と窒化
タンタル膜の積層サンプルにおけるSIMS分析結果である。いずれのサンプルも窒化タ
ンタル膜中への酸素の移動(取り込み)は確認されず、図11(B)に示したタングステ
ン膜とは異なった挙動を示した。したがって、窒化タンタル膜は酸素と結合しにくい膜、
または酸素を取り込みにくい膜ということができる。
サンプルについてSIMS分析した結果である。窒化チタン膜は、金属チタンをスパッタ
リングターゲットとし、N2100%を成膜ガスとして反応性スパッタリング法(DCス
パッタリング法)で形成した。なお熱処理として、上記と同様の各4条件で行い、熱処理
を施していないサンプルを含めて各5サンプルで比較を行った。
プルにおけるSIMS分析結果である。いずれのサンプルも窒化チタン膜中への酸素の移
動(取り込み)は確認されず、図11(A)に示したタングステン膜とは異なった挙動を
示した。また、図13(B)は、In:Ga:Zn=1:3:2のIGZO膜と窒化チタ
ン膜の積層サンプルにおけるSIMS分析結果である。いずれのサンプルも窒化チタン膜
中への酸素の移動(取り込み)は確認されず、図11(B)に示したタングステン膜とは
異なった挙動を示した。したがって、窒化チタン膜は酸素と結合しにくい膜、または酸素
を取り込みにくい膜ということができる。
説明する。
タン膜を形成し、窒素の深さ方向のプロファイルを熱処理前後でSIMS分析した結果で
ある。なお、IGZO膜は、In:Ga:Zn=1:1:1(原子数比)をスパッタリン
グターゲットとし、Ar:O2=2:1(流量比)を成膜ガスとして用いてDCスパッタ
リング法で形成した。また、窒化タンタル膜及び窒化チタン膜は、前述の作製方法で形成
した。なお、熱処理は、400℃、1時間の条件で行い、熱処理を施していないサンプル
を含めて各2サンプルで比較を行った。
確認されないことが分かった。したがって、IGZO膜中でドナーとなる窒素は、窒化タ
ンタル及び窒化チタン膜からIGZO膜中に広く移動することがないため、トランジスタ
のチャネル形成領域をn型化させないことが分かった。
Tiの深さ方向のプロファイルをSIMS分析した結果である。図15(A)、(B)に
示すように、IGZO膜中へのTaまたはTiの移動が確認されないことが分かった。し
たがって、トランジスタの電気特性に影響する不純物となりえるTi及びTaは、窒化タ
ンタル膜または窒化チタン膜からIGZO膜中に広く移動することがないことが分かった
。
たは酸素を取り込みにくい膜であり、当該導電性窒化膜中の窒素及び金属元素は、酸化物
半導体膜中に移動しにくいことが示された。
きる。
膜のシート抵抗値を測定した結果について説明する。
タリング法によりタングステン膜または窒化チタン膜を形成し、その後タングステン膜又
は窒化チタン膜を除去して作製したサンプルについて、IGZO膜をエッチングした深さ
に対するシート抵抗値を測定した結果である。また、比較として、IGZO膜上に導電膜
を形成していないサンプルも作製した。なお、IGZO膜は、In:Ga:Zn=1:1
:1(原子数比)をスパッタリングターゲットとし、Ar:O2(18O)=2:1(流
量比)を成膜ガスとして用いてDCスパッタリング法で形成した。また、タングステン膜
は、金属タングステンをスパッタリングターゲットとし、Ar100%を成膜ガスとして
DCスパッタリング法を用いて形成した。窒化チタン膜は、金属チタンをスパッタリング
ターゲットとし、N2100%を成膜ガスとして反応性スパッタリング法(DCスパッタ
リング法)で形成した。タングステン膜及び窒化チタン膜のエッチングには、過酸化水素
水を用いた。IGZO膜のエッチングには、過酸化水素水とアンモニアの混合水溶液を用
いた。また、IGZO膜のエッチング深さは、エッチングの前後における分光エリプソメ
トリーを用いて測定した残膜の厚さから求めた。
膜の表面から約5nmの深さまで低抵抗化していることが確認できた。これは、IGZO
膜の表面近傍に低抵抗なIGZOとタングステンの混合層が形成されていること、または
IGZO膜中の酸素がタングステン膜中に取り込まれることで、IGZO膜の表面近傍の
酸素欠損によるn型化した領域が形成されていること、などを示唆している。
プルでは、IGZO膜の低抵抗化は確認できなかった。これは、窒化チタンを構成する元
素がIGZO膜中に取り込まれにくいこと、または、IGZO膜中の酸素は窒化チタン膜
に取り込まれにくいこと、などを示唆している。
スパッタリング法によりタングステン膜または窒化チタン膜を形成し、その後加熱処理を
施した後に、タングステン膜または窒化チタン膜を除去して作製したサンプルについて、
IGZO膜をエッチングした深さに対するシート抵抗値を測定した結果である。また、比
較として、IGZO膜上に導電膜を形成していないサンプルも作製した。なお、IGZO
膜、タングステン膜、窒化チタン膜の形成及び除去は、上述と同様に行った。加熱処理は
、N2雰囲気下で400℃1hの条件で行った。
された。ここで、IGZO膜上にタングステン膜を形成したサンプルが、表面近傍で最も
低抵抗化され、且つ、最も深くまで低抵抗化されていることが確認できた。これは、タン
グステン膜が最もIGZO膜中の酸素を取り込みやすいことを示している。また、IGZ
O膜上に窒化チタンを形成したサンプルでは、IGZO膜上に導電膜を形成しないサンプ
ルと同様の挙動を示している。すなわち、IGZO膜上にタングステン膜が形成されたサ
ンプルでは、タングステン膜にIGZO膜中の酸素が取り込まれることによりIGZO膜
の低抵抗化が生じるのに対し、IGZO膜上に窒化チタン膜を形成したサンプルでは、I
GZO膜から放出される酸素は窒化チタン膜を透過して上方に放出されることを示唆して
いる。この結果は、実施例1で示したSIMS分析の結果とよく一致している。
スパッタリング法を用いてIGZO膜を形成し、IGZO膜に積層してスパッタリング法
によりタングステン膜または窒化チタン膜を形成し、その後加熱処理を施した後に、タン
グステン膜または窒化チタン膜を除去して作製したサンプルについて、IGZO膜をエッ
チングした深さに対するシート抵抗値を測定した結果である。また、比較として、IGZ
O膜上に導電膜を形成していないサンプルも作製した。酸化シリコン膜は、シリコンをス
パッタリングターゲットとし、O2100%を成膜ガスとして反応性スパッタリング法(
DCスパッタリング法)で形成した。なお、IGZO膜、タングステン膜、窒化チタン膜
の形成及び除去は、上述と同様に行った。加熱処理は、N2雰囲気下で400℃1hの条
件で行った。
領域が厚さ方向に浅くなっていることが確認できた。これは、熱処理によって酸化シリコ
ン膜からIGZO膜に酸素が供給されることにより、IGZO膜中の酸素欠損が低減され
ることによりIGZO膜が高抵抗化されたことを示している。このように、IGZO膜よ
りも下側に酸素放出可能な膜を用いることで、IGZO膜の低抵抗化される領域の厚さを
制御することができることが分かった。
成することにより、IGZO膜の該導電膜と接する近傍の領域を低抵抗化させることがで
きることが確認できた。さらに、熱処理を施すことにより、IGZO膜中の低抵抗化する
領域を深さ方向に拡大させることができることが確認できた。また、IGZO膜の近傍に
酸素放出可能な膜を形成することにより、低抵抗化する領域の厚さを制御することができ
ることが分かった。
きる。
ンプルを作製し、そのTDS(Thermal Desorption Spectro
scopy)分析、及び膜密度の評価を行った結果について説明する。
ンウェハ上にプラズマCVD法により酸化窒化シリコン膜を形成し、次いで酸化窒化シリ
コン膜の表面をCMP法により平坦化処理を施した。その後、酸化窒化シリコン膜上にI
GZO膜を形成し、IGZO膜に対してイオンインプランテーション法により酸素イオン
(O+)を添加した。ここで、IGZO膜はIn:Ga:Zn=1:3:2(原子数比)
をスパッタリングターゲットとし、Ar:O2=2:1(流量比)を成膜ガスとして用い
てDCスパッタリング法で形成した。酸素イオンは、加速電圧5kV、ドーズ量1.0×
1016ions/cm2の条件で行った。また、比較として酸素イオンの添加を行って
いないサンプルも作製した。
の放出量を測定したTDS分析結果である。約50℃から約550℃までの範囲で質量数
32の気体の放出ピークは確認されなかった。図18(B)は、酸素イオンの添加を行っ
たサンプルにおける、質量数32の気体の放出量を測定したTDS分析結果である。約4
00℃から約500℃付近において、顕著な放出ピークが確認された。これより、酸化物
半導体膜に酸素イオンを添加することにより、酸化物半導体膜中に過剰な酸素を留めてお
くことができること、さらに、酸素イオンが添加された酸化物半導体膜を加熱することに
より、酸化物半導体膜中から過剰な酸素が放出されることが分かった。したがって、トラ
ンジスタのチャネルを形成する酸化物半導体層に接して、このような酸素が添加された酸
化物半導体膜を設けることにより、これらに加熱処理を施すことにより、酸素が添加され
た酸化物半導体膜からチャネルを形成する酸化物半導体層に効果的に酸素を供給できる。
について、酸化物半導体膜の膜密度をX線反射率測定法(XRR:X−Ray Refl
ectivity)を用いて評価した。
ンウェハ上にプラズマCVD法により酸化窒化シリコン膜を形成し、該酸化窒化シリコン
膜に対してイオンインプランテーション法により酸素イオン(O+)を添加し、次いで酸
化窒化シリコン膜の表面をCMP法により平坦化処理を施した。その後、酸化窒化シリコ
ン膜上にIGZO膜を形成し、IGZO膜に対してイオンインプランテーション法により
酸素イオン(O+)を添加した。ここで、IGZO膜の形成、及びIGZO膜に対する酸
素イオンの添加は上述と同様の条件で行った。酸化窒化シリコン膜への酸素イオンの添加
は、加速電圧60kV、ドーズ量2.0×1016ions/cm2の条件で行った。ま
た、比較として酸素イオンの添加を行っていないサンプルも作製した。
密度の値が5.8g/cm3であり、酸素イオンの添加を行ったサンプルでは、膜密度の
値が5.6g/cm3であり、酸素イオンの添加により酸化物半導体膜の膜密度が低下す
ることがわかった。これより、酸素イオンの添加によって酸化物半導体膜はより無秩序な
原子配置となる、すなわち顕著な非晶質膜に改質することが可能であることが示唆される
。例えば、酸化物半導体膜上に結晶性を有する酸化物半導体膜を積層して用いる場合、下
層に異なる結晶構造を示す結晶性の酸化物半導体膜を用いると、上層に形成した酸化物半
導体膜の結晶性が低下してしまうことがある。このような場合であっても、上層の酸化物
半導体膜の形成前に、下層の酸化物半導体膜に酸素イオンを添加して非晶質化させること
により、結晶性が向上した酸化物半導体膜を上層に形成することができる。
きる。
302 酸素
310 トランジスタ
320 トランジスタ
330 トランジスタ
340 トランジスタ
350 トランジスタ
400 基板
402 下地絶縁層
404 酸化物積層
404a 第1の酸化物層
404b 酸化物半導体層
404c 第2の酸化物層
405 領域
406a 第1のソース電極層
406b 第1のドレイン電極層
407 酸化物積層
407a 第1の酸化物層
407b 酸化物半導体層
407c 第2の酸化物層
408a 第2のソース電極層
408b 第2のドレイン電極層
410 ゲート絶縁層
412 ゲート電極層
412a 第1のゲート電極層
412b 第2のゲート電極層
414 保護絶縁層
422a 電極層
422b 電極層
424 層間絶縁層
Claims (1)
- 酸素を含有する下地絶縁層と、
前記下地絶縁層上に設けられた島状の酸化物積層と、
前記酸化物積層の上面に接する領域と、前記酸化物積層のチャネル長方向の側面と接する領域とを有する第1のソース電極層と、
前記酸化物積層の上面に接する領域と、前記酸化物積層の前記チャネル長方向の側面と接する領域とを有する第1のドレイン電極層と、
前記第1のソース電極層上に設けられ、前記酸化物積層の上面に接する領域を有する第2のソース電極層と、
前記第1のドレイン電極層上に設けられ、前記酸化物積層の上面に接する領域を有する第2のドレイン電極層と、
前記第2のソース電極層上及び前記第2のドレイン電極層上に設けられ、前記第2のソース電極層と前記第2のドレイン電極層との間で前記酸化物積層の上面と接する領域を有するゲート絶縁層と、
前記ゲート絶縁層を介して前記酸化物積層と重畳する領域を有するゲート電極層と、
前記ゲート絶縁層上及び前記ゲート電極層上に接して設けられた保護絶縁層と、を有し、
前記酸化物積層は、少なくともチャネル形成領域を有する酸化物半導体層と、前記酸化物半導体層と前記下地絶縁層との間の第1の酸化物層と、前記酸化物半導体層と前記ゲート絶縁層との間の第2の酸化物層と、を含み、
前記第1のソース電極層及び前記第1のドレイン電極層の各々は、前記チャネル形成領域側の上端部に曲面を有し、
前記第2のソース電極層及び前記第2のドレイン電極層の各々は、窒化金属を含み、
前記下地絶縁層と前記ゲート絶縁層とは、前記酸化物積層の外周部において接する領域を有し、
前記保護絶縁層は、前記ゲート絶縁層よりも酸素に対する透過性が低い半導体装置。
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