WO2006103853A1 - 二酸化チタンを活性層として用いる半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 二酸化チタンを活性層として用いる半導体装置およびその製造方法を提供する。 【解決手段】 本発明の半導体装置１０は、ＴｉＯ２を活性層として含んでいる。本発明の半導体装置１０は、ゲート電極２０と、半導体活性層として機能し、チャネルを形成するＴｉＯ２層１２と、ＴｉＯ２層１２に電気的に接続された、ソース電極１４およびドレイン電極１６と、ゲート電極２０とＴｉＯ２層１２との間に形成された絶縁膜１８とを含んでいる。ＴｉＯ２層１２は、ステップ－テラス構造を有するルチルまたはアナターゼ構造を含む単結晶基板とすることができる。また、ＴｉＯ２層１２は、ＴｉＯ２の気相堆積膜とすることができる。さらに、本発明は、ＴｉＯ２を活性層として含む半導体装置の製造方法を提供する。
Description
明 細 書
二酸ィ匕チタンを活性層として用いる半導体装置およびその製造方法 技術分野
[0001] 本発明は、半導体装置に関し、より詳細には、活性層として二酸ィ匕チタン (TiO )を
2 使用した半導体装置、およびその製造方法に関する。
背景技術
[0002] 近年、電界効果型の半導体装置は、情報処理装置の論理演算装置の他、ァクティ ブ ·マトリックス型アレイを構成して、ディスプレイ装置を提供するために使用されて ヽ る。これまで、電界効果型の半導体装置の活性層としては、アモルファス 'シリコン、 単結晶シリコン、酸化亜鉛 (ZnO)などの半導体活性を有する材料が知られて 、る。 アモルファス 'シリコン、単結晶シリコン、 ZnOといった半導体材料は、電圧の他にも 所定の波長の光を吸収してフォトキャリアを生成する特性を有しており、このため、良 好な電界効果特性を与えるためには、遮光膜を形成して、活性層を光学的にシール ドする必要があった。
[0003] 半導体装置を提供するためには、活性層中のキャリアのモビリティは、必ずしも Zn O程度の高いモビリティではなくとも充分に機能すると考えられる。また、上述したァ モルファス 'シリコンや単結晶シリコン、 ZnOなどは、種々の堆積法により活性層とし て形成されるが、そのフォトキャリアを抑制するために遮光膜の形成が要求される点 で、製造プロセスを増カロさせてしまう点、および大面積ィ匕の容易さ、および重金属を 使用することによる環境的負荷の面では、製造性、コスト、大面積適応性および環境 的観点から見て必ずしも充分なものであると 、うことはできな 、。
[0004] 一方、二酸化チタン (TiO )は、重金属を含まず、環境的な負荷も大きくなぐさらに
2
近年、その光触媒特性を利用して、建材など大面積な部材に対して適用されている 。また、 TiOは、光キャリアを発生することが知られているものの、 TiOの光キャリア
2 2
発生効率は、シリコンや ZnOなどよりも低ぐ TiOを電界効果型半導体装置の活性
2
層として使用することができれば、大面積の電界効果型の半導体を含む新規なガラ ス、パネルなどの表示可能な構造部材や、大面積ディスプレイを提供することが可能
となると考えられる。カロえて、 TiOを使用した電界効果型の半導体装置は、遮光層を
2
形成せずとも良好に機能することが期待でき、製造プロセスの削減に共ない、低コス ト化および光透過性の向上した構造部材を提供することが可能になると考えられる。
[0005] 本発明者らは、これまで TiOの製膜および特性の検討を行ってきており、例えば特
2
開 2004— 288767号公報（特許文献 1)において、 TiOの単結晶基板の原子レべ
2
ルでの表面制御技術を開示している。一方、 TiOを光触媒として使用することにつ
2
いては多くの検討がなされているものの、 TiOの半導体特性を、電界効果型の半導
2
体装置の活性層に適用する可能性にっ 、ては、これまでほとんど検討が行われて ヽ なかった。また、特開 2002— 198539号公報 (特許文献 2)では、有機無機混成半 導体を用いた薄膜電界効果トランジスタが開示されている。特許文献 2では、有機無 機混成半導体を、スズを含む有機金属化合物から形成する点について開示し、また TiOをゲート絶縁体に使用する点が開示されているものの、 TiO 自体を半導体とし
2 2
て使用する点にっ 、ては何ら開示して ヽな 、。
特許文献 1：特開 2004— 288767号公報
特許文献 2 :特開 2002— 198539号公報
発明の開示
発明が解決しょうとする課題
[0006] 本発明は、上記の従来技術に鑑みてなされたものであり、 TiOを活性層として含む
2
電界効果型の半導体装置およびその製造方法を提供することを目的とする。
課題を解決するための手段
[0007] 上記従来技術に鑑みて、本発明者らは TiOの半導体活性に着目し、チャネルを
2
形成する活性層として TiOを使用して、電界により電気特性を制御することができれ
2
ば、より大面積で、より光学特性の良好な構造要素を、より低コストで提供することが できる、という着想に基づき検討を行ってきた。その結果、本発明者らは、 TiO
2の半 導体特性は、 TiOの表面性に大きく依存することを見出し、 TiOの表面性を原子レ
2 2
ベルで制御することにより、 TiOのキャリア濃度を電界により制御することが可能であ
2
ることを見出し、本発明に至ったものである。さらに、 TiOを活性層として使用した半
2
導体装置の特性は、絶縁層に大きく依存し、絶縁層の組成に応答して特性を制御す
ることができることを見出し、本発明に至ったものである。
[0008] すなわち、本発明の第 1の構成によれば、
TiOを活性層として含む電界効果型の半導体装置であって、前記半導体装置は、
2
ゲート電極と、
チャネルを形成する TiO層と、
2
前記 TiO層に電気的に接続された、ソース電極およびドレイン電極と、
2
前記ゲート電極と前記 TiO層との間に形成された絶縁膜と
2
を含む半導体装置が提供できる。
[0009] また、本発明によれば、前記 TiO層は、ステップ テラス構造を有するルチルまた
2
はアナターゼ構造、または超平滑な表面を有するルチルまたはアナターゼ構造を含 むことが好ましい。前記 TiO層は、 TiOの気相堆積膜とすることができる。また、本
2 2
発明の前記ゲート絶縁膜は、酸素含有比の異なる複数の酸化物層から形成され、酸 素含有比の低い酸ィ匕物層が、前記 TiO
2層に隣接して形成されてもよい。
[0010] 本発明の第 2の構成によれば、
TiOを活性層として含む電界効果型の半導体装置の製造方法であって、
2
TiOを含む半導体層に表面処理を施す工程と、
2
前記表面処理された前記半導体層に電気的に接続されたソース電極およびドレイ ン電極を形成する工程と、
前記半導体層上に絶縁膜を成膜する工程と、
前記絶縁膜上にゲート電極を形成する工程と
を含む半導体装置の製造方法が提供できる。
[0011] 本発明においては、前記絶縁膜は、酸素含有比の異なる複数の酸ィ匕物層を含み、 前記絶縁膜を成膜する工程は、酸素含有比の低 ヽ酸化物層を前記半導体層に接し て形成する工程を含むことができる。本発明においては、前記表面処理を施す工程 は、前記半導体層に、ステップ テラス構造を与える工程を含むことが好ましい。
[0012] 本発明の第 3の構成によれば、
TiOを活性層として含む電界効果型の半導体装置の製造方法であって、
2
基板上に TiOを含む半導体層を堆積させる工程と、
前記半導体層に電気的に接続されたソース電極およびドレイン電極を形成するェ 程と、
前記半導体層上に絶縁膜を成膜する工程と、
前記絶縁膜上にゲート電極を形成する工程と
を含む半導体装置の製造方法が提供できる。
[0013] 本発明においては、前記絶縁膜は、酸素含有比の異なる複数の酸ィ匕物層を含み、 前記絶縁膜を成膜する工程は、酸素含有比の低 ヽ酸化物層を前記半導体層に接し て形成する工程を含むことができる。
[0014] 本発明の第 4の構成によれば、
TiOを活性層として含む電界効果型の半導体装置の製造方法であって、
2
誘電体基板上に前記ソース電極およびドレイン電極を形成する工程と
前記ソース電極および前記ドレイン電極に電気的に接続した TiOを含む半導体層
2
を成膜する工程と、
前記半導体層に接してゲート絶縁膜を成膜する工程と、
前記絶縁膜上にゲート電極を形成する工程と
を含む半導体装置の製造方法が提供できる。
[0015] また、本発明によれば、上記製方法における成膜工程は、の前記 TiOを含む半導
2 体層を成膜する工程は、間歇的に酸素分圧を変化させる工程を含むことができる。 前記間歇的に酸素分圧を変化させる工程内の酸素分圧が低い条件下で TiOの堆
2 積を行う工程と、前記間歇的に酸素分圧を変化させる工程内の酸素分圧が高い条 件下で堆積した TiOをァニールする工程とを含むことができる。
2
発明を実施するための最良の形態
[0016] 以下、本発明を図面に示した実施の形態を参照して説明を行うが、本発明は、後 述する実施の形態に限定されるものではない。図 1は、本発明の半導体装置の第 1 の実施の形態の構造を示した図である。図 1 (a)は、断面図であり、図 1 (b)は、上面 図である。図 1 (a)の断面は、図 1 (b)の切断線 A— Aに沿って半導体装置を切断し た断面構造に対応する。本発明の第 1の実施の形態の半導体装置 10は、基板 12と 、基板 12上に形成されたソース電極 14と、ドレイン電極 16と、ソース電極 14およびド
レイン電極 16上に形成されたゲート絶縁膜 18と、ゲート絶縁膜 18上に形成されたゲ ート電極 20とを含んでいる。基板 12は、 TiO層を提供しており、本発明の第 1の実
2
施の形態では、具体的には、 TiO単結晶基板が使用される。単結晶基板は、ルチ
2
ル型結晶構造を有し、その結晶面が（110)のものを使用することができる。
[0017] 結晶面は、（110)の他にも（100)、（001)、（111)、または（101)を使用すること ができ、特定の結晶面に限定されるものではない。また、本発明では、市販の単結晶 基板を使用する場合には、市販の単結晶基板をエツチャントにより処理して表面状 態を改善して使用することが必要である。本発明で使用することができるエツチャント としては、フッ化水素酸、希釈フッ化水素酸溶液、フッ化水素酸 燐酸 硝酸混合 溶液など、 TiOをエッチングすることができるエツチャントであれば、これまで知られ
2
たいかなるエツチャントでも使用することができる。
[0018] ソース電極 14およびドレイン電極 16は、フォトリソグラフィーゃ適切なマスクを使用 した蒸着、スパッタリング、レーザアブレーシヨンなどの物理堆積法を使用して形成で き、電極材料としては、 Al、 W、 Ti、 Ni、 Moまたはこれらのいかなる合金を使用する ことができる。また、ソース電極 14およびドレイン電極 16の膜厚は、 10nm〜20nm の範囲とすることが好ましぐ図 1に示した第 1の実施の形態では、約 15nmの厚さを 有しているが、本発明では特に限定されるわけではなぐ適切な接続を与える限り、 い力なる厚さも使用することができる。図 1に示した本発明の第 1の実施の形態では、 ソース電極 14、ドレイン電極 16と隣接する基板 12および後述するゲート絶縁膜 18と の間には、特にォーミンクコンタクトを達成するためのォーミックコンタクト層は形成さ れていないものの、特定の電極材料との関係において、本発明においては、ォーミツ クコンタクト層を適宜使用することができる。
[0019] ソース電極 14およびドレイン 16上には、ゲート絶縁膜 18が形成されており、本発明 の第 1の実施の形態では、アモルファス LaAlOをパルスレーザ 'デポジッシヨン（PL
3
D)法により堆積させた膜が使用されている。本発明で使用されるゲート絶縁膜 18を 形成する材料としては、酸ィ匕マグネシウム (MgO)、窒化ケィ素、 LaAlO、五酸化タ
3 ンタル、三酸化イットリウム、二酸化ケイ素、酸ィ匕アルミニウム、酸ィ匕カルシウム、三酸 化二ホウ素、酸ィ匕ベリリウム、酸化バリウムまたはこれらの混合物を使用することがで
き、また堆積方法としては、レーザアブレーシヨン法の他、 CVD法、スパッタ法も使用 することができる。図 1に示した第 1の実施の形態では、ゲート絶縁膜 18の膜厚は、 約 450nmの厚さで形成されている力 本発明ではゲート絶縁膜の膜厚は、約 200η m〜約 lOOOnmの範囲、より好ましくは、約 300nm〜約 900nmの範囲で設定するこ とができる。さらに本発明では、ゲート絶縁膜の厚さは、使用する誘電体材料および デバイス特性に応じて、例えば 50ηπ！〜 10 μ m程度の範囲で変化させることができ る。
[0020] ゲート絶縁膜 18の上には、マスキング法により形成されたゲート電極 20が形成され ている、ゲート電極 20は、本発明の第 1の実施の形態では、 A1力も約 15nmの厚さと して形成されている力 Al、 W、 Ti、 Ni、 Moを含む金属またはこれらの金属のいかな る合金でも用いることができ、また、その膜厚は、約 lOnm〜約 20nmの厚さの範囲 で形成することができる。さらに、本発明の半導体装置は、図 1に示した各要素を湿 度など力 保護するため、ポリメチルメタタリレート、ポリスチレン、ポリカーボネート、シ リコーン、二酸化ケイ素、または窒化ケィ素などの材料力も形成されるノ ッシベーショ ン膜を有していてもよい。
[0021] 図 1 (b)は、本発明の第 1の実施の形態の半導体装置の上面図を示す。半導体装 置 10のゲート絶縁膜 18のサイズは、概ね 700 m X 1100 mとされ、ソース一ドレ イン電極間の距離は、 200 /z mであり、ソース電極 14とドレイン電極の互いに対向す る辺の長さは、 500 /z mとされている。各構造は、マスクを使用した真空蒸着法およ び PLD法により形成されている。
[0022] 図 2は、本発明の半導体装置の第 2の実施の形態を示す。図 2 (a)が断面構造を示 した図であり、図 2 (b)が、上面図である。なお、断面構造は、図 2 (b)の切断線 A— A に沿って切断した断面構造である。図 2に示した本発明の半導体装置の第 2の実施 の形態では、ゲート絶縁膜 18の絶縁性を向上させるために、ゲート絶縁膜 18を、複 数の材料を積層して形成する他は、図 1で説明したと同一の構成を有しているので、 以下、ゲート絶縁膜 18の構成を詳細に説明する。図 2に示した半導体装置 10のゲ ート絶縁膜 18は、第 1の絶縁膜 18aと第 2の絶縁膜 18bとから形成されている。第 1の 絶縁膜および第 2の絶縁膜ともに、上述した酸ィ匕物膜を使用することができ、第 1の
絶縁膜の膜厚は、 lnm〜50nm、より好ましくは、 lnm〜30nm、さら〖こ好ましくは、 1 ηπ！〜 20nmとすることができる。第 1の絶縁膜 18aの堆積は、本発明の特定の実施 の形態では、レーザアブレーシヨン法を使用して成膜することができる力 酸化物の 堆積を行うことができる限り、 CVD(Chemical Vapor Deposition)なども使用することが できるが、本発明では、上述した膜厚に限定されるわけではない。
[0023] 本発明の第 2の実施の形態における第 2の絶縁膜 18bは、第 1の絶縁膜を形成す る酸ィ匕物を使用して形成することができる。しかしながら、本発明では、第 1の絶縁膜 を形成する酸化物の酸素含有量 (モル比）は、第 2の絶縁膜を形成する酸化物の酸 素含有量よりも低くすることが、良好なスイッチング特性を与えるためには好まし 、傾 向が見られた。第 2の絶縁膜の膜厚は、 300ηπ！〜 lOOOnmの範囲で使用することが でき、より好ましくは、 300nm〜900nmの範囲とすることができる。また、第 1の絶縁 膜と第 2の絶縁膜との合計の膜厚は、約 300nm〜約 lOOOnmとすることができる。
[0024] 図 3は、本発明の半導体装置の第 3の実施の形態を示した図である。図 1および図 2と同様に、図 3 (a)が図 3 (b)の上面図の切断線 A— Aに沿って切断した場合の断 面構造に対応する。図 3に示した実施の形態では、基板 12上に TiO膜 22が、 PVD
2
、レーザアブレーシヨン、または CVD法を使用して堆積されている。このとき、基板 12 は、エツチャントでの処理または 500°C〜900°Cの範囲での熱処理を程こすることが できる。基板 12としては、図 3に示した実施の形態では、 LaAlO単結晶基板を使用
3
することができる。また、図 3に示した実施の形態では、 LaAlO単結晶基板の他、基
3
板 12としては、シリカノ リャ層を形成したソーダ石灰ガラス、ホウケィ酸ガラス、アルミ ノホウケィ酸ガラス、低アルカリホウケィ酸ガラス、石英ガラス、溶融石英などのガラス 、シリコン 'ウエノ、、 GaAsウエノ、、 TiO単結晶基板などを使用することができ、 TiO
2 2 が良好に製膜できる限り、特に基板 12に限定はない。また、 TiO膜を気相成長法で
2
成膜する場合には、 TiOの膜厚は、 ΙΟηπ！〜 1 μ mの範囲とすることができ、より好ま
2
しくは、 10nm〜50nmとすることができる。また、気相堆積法により形成された TiO
2 膜上には、図 2で説明したように複数のゲート絶縁膜を形成して、半導体装置とする ことちでさる。
[0025] 図 4は、本発明の半導体装置の製造方法の第 1の実施の形態を示した図である。
図 4に示した本発明の製造方法は、まず、 TiOの単結晶基板を用意し（図 4 (a) )、ェ
2
ッチャントで処理する場合には、エツチャントで処理した後、ソース電極 14およびドレ イン電極 16を適切なマスクまたはフォトリソグラフィ一法を使用して基板 12上に堆積 させる（図 4 (b) )。その後、ゲート絶縁膜 18を同様にマスクまたはフォトリソグラフィー 法を使用して成膜する（図 4 (c) )。その後、本発明の半導体装置は、同様の成膜法 を使用してゲート電極 20をゲート絶縁膜 18上に堆積させることにより製造される。そ の後、必要に応じてパッシベーシヨン膜を成膜して、本発明の半導体装置が製造で きる。
[0026] 図 5は、本発明の半導体装置の製造方法の第 2の実施の形態を示した図である。
本発明の製造方法の第 2の実施の形態では、 TiO単結晶基板に対して必要により
2
エッチング処理を施した後（図 5 (a) )、ソース電極 14およびドレイン電極 16を適切な マスクまたはフォトリソグラフィ一法を使用して形成する（図 5 (b) )。その後、第 1の絶 縁膜 18aを堆積させ (図 5 (c) )、さらに、第 2の絶縁膜を堆積させる（図 5 (d) )。その 後、成膜された第 2の絶縁膜 18b上にゲート電極を形成して、半導体構造とされる（ 図 5 (e) )。
[0027] また、本発明にお!/、て、ソース電極およびドレイン電極は、 TiO層の下側に形成す
2
ることもできる。この構成を有する半導体構造を製造する場合には、まず、シリカバリ ャ層を形成したソーダ石灰ガラス、ホウケィ酸ガラス、アルミノホウケィ酸ガラス、低ァ ルカリホウケィ酸ガラス、石英ガラス、溶融石英などのガラス、シリコン 'ウエノ、、 LaAl Oなどの誘電体基板上に金属材料などの導電性材料力 ソース電極およびドレイン
3
電極を形成し、その上に TiOからなる半導体層を形成する。その後、ゲート絶縁膜を
2
上述したようにして形成し、形成されたゲート絶縁膜上に、ゲート電極を形成すること により製造することができる。これらのパターユングは、これまで知られたコンタクトマス クを使用する方法や、フォトリソグラフィーを使用して行うことができる。本発明で使用 する TiOは、フォトキャリア発生の程度は低いので、正スタガ型構造を有する半導体
2
装置でも遮光層を使用することなく半導体活性を与えることができる。
[0028] 図 6は、本発明の半導体装置の製造方法の第 3の実施の形態を示す。図 3に示す 製造方法は、まず、基板 12上に TiO膜を成膜して、活性層を形成する（図 6 (a) )。こ
の実施の形態では、基板としては上述したように、 LaAlO単結晶基板の他、基板 12
3
としては、シリカノ リャ層を形成したソーダ石灰ガラス、ホウケィ酸ガラス、ァノレミノホウ ケィ酸ガラス、低アルカリホウケィ酸ガラス、石英ガラス、溶融石英などのガラス、シリ コン 'ウェハ、 GaAsウエノ、、 TiO単結晶基板などを使用することができる。
2
[0029] 本発明では TiO膜を堆積させる場合、 TiO膜の酸素欠損を改善するために、酸
2 2
素分圧を低圧カゝら高圧に変調しながら成膜することで、 TiOのチャネル特性を向上
2
させることができることが見出された。本発明の酸素間欠変調堆積法では、低酸素分 圧下で TiOの堆積を行い、それよりも高い酸素分圧下で、堆積した TiO膜をァニー
2 2 ルする。その後、ァニールされた TiO膜上に連続して TiOを堆積させる。低酸素分
2 2
圧に相当する圧力としては、 1. 33 X 10_7Pa〜l . 33Paの範囲とすることができ、高 酸素分圧に相当する圧力としては、 1. 3 X 10_4Pa〜l. 33 X 103Paの範囲とするこ とができ、より適切には、低酸素分圧として、 1. 33 X 10_4Pa〜l. 3Pa、高酸素分圧 としては、 0. 013〜13Paの圧力の範囲とすることができ、より好ましくは、高酸素分 圧としては、 0. 013〜1. 3Paの範囲とすることができる。
[0030] さたに低酸素分圧の期間と、高酸素分圧の期間とは、成膜効率にもよるが、低酸素 分圧の期間：高酸素分圧の期間（3： 5)を、 10 : 1〜1： 10の範囲とすることができ、成 膜速度を考慮すれば、 1 : 1〜1 : 5の範囲とすることができ、さらに膜質および製造効 率を考慮すれば 1： 1〜： L： 3の範囲とすることができる。
[0031] その後、成膜された TiO膜上にソース電極 14およびドレイン電極を形成し（図 6 (b
2
) )、ゲート絶縁膜 18を形成する（図 6 (c) )。なお、本発明の第 3の実施の形態におい ても、図 5で説明したように、ゲート絶縁膜 18を複数の絶縁膜を積層して形成すること ができる。その後、図 6 (d)で示すように、形成されたゲート絶縁膜 18上にゲート電極 20を形成し、本発明の半導体構造を形成する。
実施例
[0032] 以下、本発明を具体的な実施の形態に基づいて説明するが、本発明は、後述する 実施例に限定されるものではな 、。
(実施例 1)
市販の研磨済ルチル型 TiOの単結晶基板 (株式会社信光社製、結晶面（110) )を
、大気中、 700°Cで 1時間加熱処理して基板とした。得られた基板を原子間力顕微 鏡 (AFM：セイコーインスツルメンッ社製、 SPI3700および SPA300)を使用してそ の表面特性を観察した。図 7には、その結果を示す。図 7に示すように、実施例 1で使 用した TiO単結晶基板の表面には、ステップとテラス面とが観察された。また、図 7に
2
示すように、ステップエッジは荒れた構造を有しているものの、ステップ高さが 0. 32η mと、原子レベルで平坦な表面が得られた。
[0033] 得られた TiO基板上に真空蒸着装置 (アルバック VPC260、到達真空度（2. 6 X
2
10_4Pa)を用い、コンタクトマスクを使用した真空蒸着法を用いて 15nmの厚さのソ ース電極およびドレイン電極を形成した。電極材料としては、 A1を使用した。その後、 パルスレーザ 'デポジッシヨン（PLD)法を用いて、ターゲットを LaAlO単結晶基板（
3
株式会社信光社製）として、約 450nmのアモルファス LaAlO絶縁層を堆積させた。
3
PLDの条件は、堆積温度 =室温、酸素分圧 = 1. 3Paとし、パルスレーザ =KrFェ キシマレーザ（248nm、ラムダ'フィジックス社製、 COMPEX102)を使用して、 4Hz 、レーザ出力 = 2.
レーザパルス数 = 60000とした。生成した絶縁層上に 、厚さ 15nmの A1電極をマスクを使用した蒸着法により形成し、電界効果トランジスタ を製造した。なお、電界効果トランジスタ構造は、移動度の異方性を検討するために 、 90° ソース電極およびドレイン電極の方向を変えて複数形成した。
[0034] 図 8には、得られた電界効果トランジスタの室温での特性を示す。図 8 (a)力 種々 のゲート電圧におけるソース ドレイン間に印加される電圧に対してソース ドレイン 間に流れる電流 (Ids)を示したプロットであり、図 8 (b)は、ゲート電圧の変化させた場 合のソース ドレイン間に流れる電流 (Ids)を示したプロットである。図 8 (a)に示され るように、ゲート電圧 (Vg)の印加によって、ソース ドレイン間電流 Idsは、明らかに 変調されていることが示された。また、図 8 (b)に示すように、ゲート電圧のオン'オフ スイッチング動作に応答して、 Idsは、 102以上のオン Zオフ比を示し、明瞭にトランジ スタ動作していることがわ力つた。また、図 8 (b)に示されるように、ゲート電極に正バ ィァスを印加することによりチャネルの伝導度が増加していることから、 TiOは、典型
2 的な nチャネル活性層として機能していることがわかる。さらに、 8 = 0のときに1(1が1 0_8Aと、比較的大きい値が得られた。このため、実施例 1で得られた電界効果トラン
ジスタは、ノーマリオン特性を示すということができる。また、図 8 (a)に示した Vg Id 特性から、飽和領域での移動度が sat = 0. 03cm2ZVsとして得られた。
[0035] (実施例 2: HF表面処理の効果）
実験例 1で使用した市販の研磨済ルチル型 TiO単結晶基板を使用し、濃度 40%の
2
フッ化水素酸溶液 (和光純薬、試薬特級）を使用し、特開 2004— 288767号公報に 記載した条件で基板表面をエッチングし、その後、 700°Cで 1時間加熱処理して基板 として使用した。図 9には、得られた基板の表面特性を原子間力顕微鏡を使用して観 察した結果を示す。図 9に示されるように、 TiOの表面は、良好に規定された直線的
2
なステップとテラス構造を示し、原子レベルで平滑ィ匕されたことがわかる。得られた Ti
O基板上に、実験例 1と同様にして、アモルファス LaAlO膜力もなる膜厚 750nmの
2 3
ゲート絶縁膜有する電界効果トランジスタ構造を作製した。
[0036] 図 10には、実験例 2で得られた電界効果トランジスタの室温での特性を示す。図 1 0に示された特性のうち、（a)および (b)は、チャネルが [001]結晶軸の方向に形成さ れた電界効果トランジスタのデータであり、（c)および (d)が、 [ 110]結晶軸の方向 にチャネルを形成した場合のデータを示す。いずれの場合についても、 Idsのオン Z オフ比は、約 102以上の値が観察され、また、ゲート電位 Vgの増加に伴い、 Igsが増 加していることから、典型的な nチャネル伝導性を有し、また、 Vg = 0の場合の Idsの 値から、ノーマリオンのトランジスタ特性を示していることが示された。図 10 (a)および 図 10 (c)のデータ力も飽和領域での移動度を算出すると、チャネルが [001]の方向 に形成された電界効果トランジスタでは、移動度が、 0. 08cm Vs, [—110]方向 にチャネルが形成された場合には、移動度が 0. 03cm2ZVsという値が得られ、移動 度に異方性が観測された。
[0037] 図 11には、各チャネル方向についての移動度を、複数形成した電界効果トランジ スタについて得た結果を示す。図 11では、横軸には、コンタクトマスクを使用して結 晶方向の異なる半導体装置を複数形性した際のデバイス番号を示し、縦軸には、移 動度を示している。図 11に示されるように、移動度は、有意的に異方性を有している といえる。この移動度の異方性は、ルチル構造のバンド構造から予想される電子の有 効質量の差を反映しているものと考えられ、表面状態が超平坦になることで、 TiOの
バンド構造がより反映されていることが示された。また、実験例 1では、チャネルの形 成方向について異方性が観測されな力つたこと、および実験例 2での [001]方向の 移動度が、実験例 1で得られた TiOの [110]基板を使用した実験例 1と比較して 2倍
2
以上向上していることから、 TiOの半導体特性が大きく表面処理に依存することが見
2
出された。
[0038] (実験例 3：トランジスタ特性のゲート絶縁膜依存性）
実施例 2と同様に超平坦ィヒしたルチル型 TiO単結晶（110)上に、実験例 1と同様に
2
して A1を真空蒸着法して膜厚 15〜20nmのソース電極およびドレイン電極を形成し た。その後、ゲート絶縁層を、 PLD法を使用して堆積させた。ゲート絶縁層は、 PLD 法においてまず、 MgOをターゲットとして、堆積温度 =室温、酸素分圧 = 1. 3 X 10 _3Pa、レーザ =KrFエキシマレーザ、出力 3jZcm2で 500パルスを照射して、 MgO 力もなる膜厚 lnmの第 1のゲート絶縁層 (insulating buffer layer)を堆積させた。さらに その後、 LaAlO (LaAlO単結晶、株式会社信光社製)ターゲットを使用して堆積温
3 3
度 =室温、酸素分圧 = 1. 3Pa、レーザ =KrFエキシマレーザ、出力 2.
繰 り返し周波数 4Hzで、 40000ノ レス照射して、アモルファス LaAlO力もなる膜厚 30
3
Onmの第 2のゲート絶縁層を形成した。
[0039] 図 12には、実験例 3で製造された電界効果トランジスタの特性を示す。図 12 (a)が 、ソース—ゲート間電位に対する Idsを示し、図 12 (b)は、ソース—ドレイン間電位に 対する Idsを示す。図 12 (a)に示されるように、第 1の絶縁層を用いることにより、オフ 電流を 10一12〜 10_11Aまで低減できることが示された。また、ゲートバイアスが 0Vの 条件で、 Idsの値は、 10_12〜10_ 11であり、ノーマリオフの特性を示した。また、トラン ジスタのスイッチング挙動を見ても、しき ヽ値電位を越えて得られる Idsの電流のオン •オフ比は、約 104以上となっており、実験例 1および実験例 2に比較して約 102程度 改善された。実験例 3で得られた結果は、 MgOバッファ層を TiO層と、アモルファス
2
LaAlO層との間に挿入することで、アモルファス LaAlOと TiOとの界面での電荷
3 3 2
の移動を抑制することができたことを示すものである。また、飽和電圧における移動 度は、 0. 05cm2ZVsの値が得られており、実験例 2とほぼ同等の値であった。
[0040] (実験例 5 :TiO堆積膜の検討）
市販の LaAlO単結晶基板 (株式会社信光社製、結晶面 (001) )上に PLD法を用
3
いて、膜厚 25nmのアナターゼ型 TiO膜を成膜した。 PLD成膜条件は、以下の通り
2
である。
[0041] <TiO (アナターゼ）膜〉
2
ターゲット =TiO粉末焼結体 (高純度化学社製、 3N)堆積時基板温度 = 650°C、
2
酸素分圧 = 1. 3 X 10_4Pa、
KrFエキシマレーザ =出力 1. 5jZcm2、繰り返し周波数 2Hz、 10000ノ レス。
成膜後、 101. 3kPaの O環境下、 400°C、 2時間ァニールして、基板として使用した
2
[0042] その後、実験例 1と同様にして、 A1ソース電極、 A1ドレイン電極を形成し、 LaAlO
3 膜 (240nm)を PLD法により成膜して、実験例 1と同様にして A1ゲート電極を形成し、 電界効果トランジスタを製造した。 LaALO
3成膜の際の PLD法の条件は以下のとお りである。
[0043] < LaAlO膜 >
3
ターゲット = LaALO単結晶基板 (株式会社信光社製）
3
酸素分圧 = 1. 3Pa
KrFエキシマレーザ =出力 2. 5jZcm2、繰り返し周波数 10Hz、 230000ノ《ルス。
[0044] 図 13には、製造した TiO (アナターゼ：（001) )膜の AFM像を示す。製造された Ti
2
O (アナターゼ：（001) )膜は、反射高速電子線回折 (RHEED)像を確認したところ
2
、 4倍周期の回折像が明確に確認され、超平滑な単結晶性のアナターゼ (001)薄膜 が得られていることがわ力つた。図 14には、得られた電界効果トランジスタの特性を 示す。図 14 (a)が、ゲート電圧におけるソース一ドレイン間に印加される電圧に対し てソース ドレイン間に流れる電流 (Ids)を示したプロットであり、図 14 (b)は、ゲート 電圧 (Vg)を変化させた場合のソース ドレイン間に流れる電流 (Ids)を示したプロッ トである。図 14 (a)に示されるように、直線領域におけるキャリアの移動度は、移動度 は、約 lcm2ZVsと、比較的高い値が得られた。オフ電流は、 10_5Aと高ぐノーマリ オンの特性を示した力 ゲート電圧の印加によってドレイン電流に 1桁以上の変調を 加えることができ、アナターゼ型の TiO膜でもトランジスタ動作の確認ができた。
[0045] (実験例 6： TiO堆積膜につ!、ての熱処理の効果）
2
市販の LaAlO単結晶基板 (001)上に実験例 5と同様にして PLD法を用いて膜厚
3
25nmのアナターゼ型 TiO膜を成膜した。その後、さらに大気中、電気炉で 800°C、
2
2時間の加熱処理を施した。 TiOの結晶性は、 RHEED像を用い、 4倍周期の回折
2
像が明確に観測されたことから、アナターゼ単結晶膜が得られたことが確認された。 次いで、 A1を使用して膜厚 20nmのソース電極、ドレイン電極を堆積させ、実験例 3と 同様にして 2nmの MgO膜および 900nmの LaAlO膜を堆積させ、トータルの膜厚
3
が約 900nmのゲート絶縁層を成膜した。さら〖こ、その後、 A1を使用して膜厚 20nmの ゲート電極を形成して、 TiO膜をチャネル層として用いた電界効果トランジスタを製
2
し 7こ。
[0046] 図 15は、得られたトランジスタ特性を示す。図 15 (a)は、ゲート電圧におけるソース ドレイン間に印加される電圧に対してソース ドレイン間に流れる電流 (Ids)を示し たプロットであり、図 15 (b)は、ゲート電圧 (V )を変化させた場合のソース一ドレイン g
間に流れる電流 (Ids)を示したプロットである。図 15 (b)に示されるように、実験例 6で 得られた電界効果型トランジスタは、オン'オフ電流の比として約 103以上が得られた 。また、図 15 (b)に示されるように、ピンチオフも明確に現れ、オフ電流は 10_9A程度 と高いものの、ノーマリオフのトランジスタ動作を示すことが示された。また、飽和領域 での移動度は、 0. 06cm2ZVsという値が得られた。
[0047] (実験例 7：ルチル型 TiO (100)単結晶基板につ!、ての検討）
2
市販のルチル型 TiO (100)単結晶基板を使用して実施例 1と同様にして HF処理
2
およびァニール処理を行い、ステップ テラス構造を有する表面を形成させた。図 1 6には、実験例 7で得られたルチル型 TiO (100)単結晶基板の表面の AFM像を示
2
す。図 16に示すように、実験例 7で得られたルチル型 TiO (100)単結晶基板につ
2
ヽても良好なステップ一テラス構造が形成されて 、るのが示される。
[0048] ステップ テラス構造を形成したルチル型 TiO (100)単結晶基板上に、実施例 1
2
と同様にマスクを使用した真空蒸着で、膜厚 20nmのソース電極およびドレイン電極 を形成させた。その後、 KrFエキシマレーザ、 2jZcm2、 4Hz、 100000パルスの PL Dを適用し、堆積速度を 0. 0048nmZパルスの条件下、膜厚が、 480nmの LaAlO
絶縁層を堆積させた。堆積した LaAlO絶縁層上にマスク法を使用してゲート電極
3 3
を形成して逆スタガ型電界効果トランジスタを作成した。
[0049] 図 17には、実験例 7で得られた電界効果トランジスタの特性を示す。図 17 (a)は、 Vd (V)を横軸とし、それぞれ Ids ( X 10"6A) (左側目盛り）および Vd (V) (右側目盛 り）をプロットしたグラフである。また、図 17 (b)は、結晶軸 [010]または [001]に沿った 方向にチャネルを形成した場合の移動度示す。図 17 (a)に示すように、ルチル型 Ti Oを使用した場合には、 onZoff比は、 10程度であり、移動度が、約 0. 06cm 2/V
2
sであり、半導体特性を与えることが見出された。
[0050] また、チャネルの形成方向を、ルチル型 TiOの結晶軸 [010]および [001]に平行と
2
なるように変えて電界効果トランジスタを製造し、各電界効果トランジスタの移動度を 測定した。その結果を図 17 (b)に示す。図 17 (b)に示されるように、各電界効果トラ ンジスタのチャネル移動度は、明確な異方性を示すことが見出され、半導体特性が 発現して!/ヽることが示された。
[0051] (実験例 8 :ルチル型 TiO (101)単結晶基板についての検討）
2
実験例 7と同様の検討を、単結晶基板としてルチル型 TiO (101)を使用して行った
2
。その結果を、図 18に示す。図 18 (a)は、 Vd(V)を横軸とし、それぞれ Ids ( X 10_6 A) (左側目盛り）および Vd (V) (右側目盛り）をプロットしたグラフである。また、図 18 (b)は、結晶軸 [010]または [ 101]に沿った方向にチャネルを形成した場合の移動 度を示す。図 18 (a)に示すように、ルチル型 TIOをチャネルとして使用した場合、 on
2
Zoff特性は、 102以上と良好な結果が得られた。一方、移動度は、図 17に示すルチ ル型 TIO (100)よりも低く、約 0. 01cm2ZVs程度の値であった。また、図 18 (b)に
2
示すように結晶面の方向についてのチャネル方向の移動度には大きな相違は観測 されなかった。この理由は、モビリティの絶対値が小さいためと考えられる。
[0052] (実験例 9：酸素分圧変調成膜の検討）
アナターゼ型 TiO薄膜をチャネルとして使用する電界効果トランジスタを下記の通り
2
に製造した。
[0053] く基板〉
LaAlO単結晶基板 (001)
<アナターゼ型 TiO (001) >
2
堆積温度 Ts : 650°C、
酸素分圧 PO : 0. 133Pa (l X 10_3Torr、ァニール時、
2
5min) /l. 33 X 10"4Pa (l X 10"6To
rr、堆積時、 3min) ：
酸素分圧変調成膜、堆積 Zァニールを 1サイクルとし
て、合計 20サイクル
レーザ条件： KrFエキシマレーザ、 1. 5jZc
m2、 1Ηζ、 6000ノ《ルス、
膜厚： 20應、
HF処理:実験例 1と同一、
成膜後ァニール：酸素圧 = 101. 325kPa、 700°C、 2時間
[0054] 図 19に、実験例 9で使用した酸素分圧変調成膜のタイムチャートおよび成膜速度の 条件を示す。図 19に示される堆積期間の間に、 TiO膜は、 lnm (約 0. 333nm/m
2
inの堆積速度で成長した。
[0055] また、図 20には、酸素分圧変調成膜により得られたアナターゼ型 TiO (100)の反
2 射高速電子線回折 (RHEED)像 (a)および表面の AFM像 (b)を示す。図 20 (a)に 示されるように、製造された TiO膜は、アナターゼ型 TiO (001)特有の 4倍周期の
2 2
回折像を明確に示していた。また、 AFMによる表面観察の結果、図 20 (b)に示すよ うに、ステップ—テラス構造を有する、超平滑な超平滑な単結晶性のアナターゼ (00 1)薄膜が得られて 、ることがわ力つた。
[0056] <電界効果トランジスタ >
上記アナターゼ型 TiO (001)単結晶膜上にマスク法を使用して 15nmの A1膜を堆
2
積させ、ソース電極およびドレイン電極を製造した。形成したソース電極およびドレイ ン電極上に、下記条件で LaAlO ZMgOのゲート絶縁層を形成し、ゲート絶縁層状
3
に 15nmのゲート電極をマスク法を使用して形成した。
レーザ条件： KrFエキシマレーザ、 2jZcm2、
堆積温度 =室温、
酸素分圧 = 1. 33Pa、
MgO : 10Hz、 10000ノ《ルス、
LaAlO : 15Hz、 200000ノ レス、
3
ゲート絶縁層厚： 600nm、
[0057] <電界効果トランジスタの特性 >
製造した電界効果トランジスタの特性を、実験例 1と同様にして測定した。その結果 を図 21に示す。図 21 (a)が、 Ids— Vg特性であり、図 21 (b)が Ids— Vgs特性であり 、図 21 (c)が Ids— Vgs特性を示す。図 21に示されるように、製造された電界効果トラ ンジスタは、ノーマリオフで、 105を超える良好な on/off特性を示し、また、その移動 度は、 0. 37cm2ZVsであった。すなわち、アナターゼ型 TiO (001)単結晶膜を、
2
異なる酸素分圧下で間歇的にァニールすることにより、アナターゼ型 TiO (001)単
2 結晶膜のチャネル特性を向上させることが可能であることが見出された。この理由は 、成膜時の酸素分圧を間歇的に変調することにより、結晶性を高め、かつ酸素欠損 の少な 、TiO単結晶膜が製造できたためと考えられる。
2
[0058] (実験例 10 :比較例）
研磨処理のみのルチル型 TiO単結晶基板 (AFMでステップ構造が観察されな ヽ
2
基板)を用いて実験例 1と同様にして電界効果トランジスタを製造し、評価を行ったと ころ、研磨処理のみのデバイスではトランジスタ動作が確認できな力つた。
[0059] 以上説明したように、 TiOは、表面処理を行うことにより電界効果トランジスタの活
2
性層として充分に機能することが示された。また、実験例で説明したように、まったく 表面処置を行わない TiO基板では、トランジスタ効果が観測できな力つたことから、
2
TiOは、表面処理により特性を変化させ、ゲート絶縁層に応じてノーマリオンまたは
2
ノーマリオフの両方の特性を与えることが示された。また、 Ti02膜の成膜時に酸素欠 損を低減させるように酸素分圧を間歇的に変調させる成膜方法を採用することにより 、 TiO膜をチャネルとして使用する半導体装置の特性を改善することができることが
2
示された。
[0060] 図 22には、実験例 1〜実験例 9について得られた結果をまとめて示す。図 22に示 されるように、本発明により TiOを活性層として使用する電界効果トランジスタは、良
好な電界効果駆動が可能とでき、また、アナターゼ型 TiO膜をチャネルとして使用
2
する場合には、概ね 10以上のオン/オフ特性を示した。また、移動度については、 アナターゼ型 TiOでは、約 lcm2ZVsの値が得られていることが示された。また、ォ
2
フ電流は、絶縁膜の種類に応じても変化するが、ノーマリオフ特性を与える値から、ノ 一マリオンの特性を与える値まで絶縁膜の特性に応じて変化することが見出された。 なお、本発明は、正スタガ型および逆スタガ型のデバイス構造のいずれにでも適用 することができる。
産業上の利用可能性
[0061] 上述したように、本発明は、 TiOを使用した電界効果型の半導体装置およびその
2
製造方法を提供でき、また遮光膜を必要とせずに電界効果特性を得ることが期待で きるので、特に大面積で光学特性の要求される用途に、広く適用可能な新規な構造 の半導体装置を提供することができると考えられる。
図面の簡単な説明
[0062] [図 1]本発明の半導体装置の第 1の実施の形態の構造を示した図。
[図 2]本発明の半導体装置の第 2の実施の形態を示した図。
[図 3]本発明の半導体装置の第 3の実施の形態を示した図。
[図 4]本発明の半導体装置の製造方法の第 1の実施の形態を示した図。
[図 5]本発明の半導体装置の製造方法の第 2の実施の形態を示した図。
[図 6]本発明の半導体装置の製造方法の第 3の実施の形態を示した図。
[図 7]TiO単結晶基板の表面の AFM像を示した図。
2
[図 8]本発明により得られた電界効果トランジスタの室温での特性を示した図。
[図 9]本発明により得られたステップ テラス状の形状を含む基板の AFM像を示した 図。
[図 10]本発明のより得られた電界効果トランジスタの室温での特性を示した図。
[図 11]各チャネル方向につ 、ての移動度を、複製形成した電界効果トランジスタにつ いて得た結果を示した図。
[図 12]本発明により得られた電界効果トランジスタの特性を示した図。
[図 13]製造した TiO (アナターゼ： 001)膜の AFM像を示した図。
[図 14]TiOの堆積膜 (アナターゼ)を半導体層として使用して得られた電界効果トラ
2
ンジスタの特 '性を示した図。
[図 15]アナターゼ型 TiO膜を使用し、ゲート絶縁膜として MgOと LaAlOの積層膜
2 3 を使用した電界効果トランジスタの特性を示した図。
[図 16]実験例 7で得られたルチル型 TiO (100)単結晶基板の表面の AFM像を示し
2
た図。
[図 17]実験例 7で得られた電界効果トランジスタの特性を示した図。
[図 18]単結晶基板としてルチル型 TiO (101)を使用して製造された電界効果トラン
2
ジスタの特 '性を示した図。
[図 19]本発明の酸素分圧変調成膜のタイムチャートおよび成膜速度の条件を示した 図。
[図 20]酸素分圧変調成膜により得られたアナターゼ型 TiO (001)の反射高速電子
2
線回折 (RHEED)像および表面の AFM像を示した図。
[図 21]酸素分圧変調成膜により製造した得られたアナターゼ型 TiO (001)膜をチヤ
2
ネルとして使用した電界効果トランジスタの特性を示した図。
[図 22]本発明により得られた半導体装置の特性を示した図。
符号の説明
10· ··半導体装置、 12· ··基板、 14…ソース電極、 16…ドレイン電極、 18、 18a、 18b …ゲート絶縁膜、 20· ··ゲート電極、 22· -TiO膜
Claims
[1] TiOを活性層として含む電界効果型の半導体装置であって、前記半導体装置は、
2
ゲート電極と、
チャネルを形成する TiO層と、
2
前記 TiO層に電気的に接続された、ソース電極およびドレイン電極と、
2
前記ゲート電極と前記 TiO層との間に形成された絶縁膜と
2
を含む半導体装置。
[2] 前記 TiO層は、ステップ テラス構造を有するルチルまたはアナターゼ構造、また
2
は超平滑な表面を有するルチルまたはアナターゼ構造を含む、請求項 1に記載の半 導体装置。
[3] 前記 TiO層は、 TiOの気相堆積膜である、請求項 1に記載の半導体装置。
2 2
[4] 前記ゲート絶縁膜は、酸素含有比の異なる複数の酸化物層から形成され、酸素含 有比の低い酸ィ匕物層力 前記 TiO層に隣接して形成される、請求項 1〜3のいずれ
2
力 1項に記載の半導体装置。
[5] TiOを活性層として含む電界効果型の半導体装置の製造方法であって、
2
TiOを含む半導体層に表面処理を施す工程と、
2
前記表面処理された前記半導体層に電気的に接続されたソース電極およびドレイ ン電極を形成する工程と、
前記半導体層上に絶縁膜を成膜する工程と、
前記絶縁膜上にゲート電極を形成する工程と
を含む半導体装置の製造方法。
[6] 前記絶縁膜は、酸素含有比の異なる複数の酸化物層を含み、前記絶縁膜を成膜 する工程は、酸素含有比の低い酸ィ匕物層を前記半導体層に接して形成する工程を 含む、請求項 5に記載の製造方法。
[7] 前記表面処理を施す工程は、前記半導体層に、ステップ テラス構造を与える工 程を含む、請求項 5または 6に記載の製造方法。
[8] TiOを活性層として含む電界効果型の半導体装置の製造方法であって、
2
基板上に TiOを含む半導体層を堆積させる工程と、
前記半導体層に電気的に接続されたソース電極およびドレイン電極を形成するェ 程と、
前記半導体層上に絶縁膜を成膜する工程と、
前記絶縁膜上にゲート電極を形成する工程と
を含む半導体装置の製造方法。
[9] 前記絶縁膜は、酸素含有比の異なる複数の酸化物層を含み、前記絶縁膜を成膜 する工程は、酸素含有比の低い酸ィ匕物層を前記半導体層に接して形成する工程を 含む、請求項 8に記載の製造方法。
[10] TiOを活性層として含む電界効果型の半導体装置の製造方法であって、
2
誘電体基板上に前記ソース電極およびドレイン電極を形成する工程と 前記ソース電極および前記ドレイン電極に電気的に接続した TiOを含む半導体層
2
を成膜する工程と、
前記半導体層に接してゲート絶縁膜を成膜する工程と、
前記絶縁膜上にゲート電極を形成する工程と
を含む半導体装置の製造方法。
[11] 前記 TiOを含む半導体層を成膜する工程は、間歇的に酸素分圧を変化させるェ
2
程を含む、請求項 8〜10のいずれか 1項に記載の半導体装置の製造方法。
[12] 前記間歇的に酸素分圧を変化させる工程内の酸素分圧が低い条件下で TiOの堆
2 積を行う工程と、前記間歇的に酸素分圧を変化させる工程内の酸素分圧が高い条 件下で堆積した TiOをァニールする工程とを含む、請求項 11に記載の半導体装置
2
の製造方法。
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