JP2011146713A - 表示基板 - Google Patents

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Abstract

【課題】表示基板を提供する。
【解決手段】本発明の一実施形態による表示基板は、絶縁基板上に形成されたゲート配線と、前記ゲート配線上に形成され、酸化物半導体を含む酸化物半導体パターンと、前記酸化物半導体パターン上に前記ゲート配線と交差するように形成されたデータ配線を含み、前記酸化物半導体パターンは第１酸化物および第３元素を含む第１酸化物半導体パターンおよび第２酸化物を含む第２酸化物半導体パターンを含む。
【選択図】図２Ａ

Description

本発明は、表示基板に関するものである。
表示装置の大型化および高品質化に対し、継続して要求されている。特に、表示装置の一例の液晶表示装置の場合、液晶を駆動する薄膜トランジスタの動作特性を向上させることが要求されている。従来の薄膜トランジスタの場合、水素化非晶質シリコーン（ｈｙｄｒｏｇｅｎａｔｅｄ ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ、ａ−Ｓｉ：Ｈ）をチャネルが形成される半導体パターンで使用した。水素化非晶質シリコーンを含む薄膜トランジスタは電子移動度が相対的に低いという問題がある。
最近電子移動度が高い酸化物を利用して半導体パターンを形成する技術が開発されている。
酸化物半導体は青色光に反応して漏洩電流が発生し得、駆動が持続することによってターンオフ（ｔｕｒｎ ｏｆｆ）電圧の絶対値が増加し得るという問題がある。
これに、本発明が解決しようとする課題は、安全性および信頼性のある薄膜トランジスタを含む表示基板を提供することにある。
本発明が解決しようとする課題は、以上で言及した課題に制限されず、言及されていないまた他の課題は次の記載から当業者に明確に理解できるであろう。
前記解決しようとする課題を達成するための本発明の一実施形態による表示基板は、絶縁基板上に形成されたゲート配線と、前記ゲート配線上に形成され、酸化物半導体を含む酸化物半導体パターン、および前記酸化物半導体パターン上に前記ゲート配線と交差するように形成されたデータ配線を含み、前記酸化物半導体パターンは第１酸化物および第３元素を含む第１酸化物半導体パターンおよび第２酸化物を含む第２酸化物半導体パターンを含む。
前記解決しようとする課題を達成するための本発明の他の実施形態による表示基板は、絶縁基板上に形成されたゲート配線と、ゲート配線上に形成され、酸化物半導体を含む酸化物半導体パターン、および前記酸化物半導体パターン上に前記ゲート配線と交差するように形成されたデータ配線を含み、前記酸化物半導体パターンは第１酸化物および第３元素を含む第１酸化物半導体パターン、第２酸化物を含む第２酸化物半導体パターンおよび第３酸化物および第４元素を含む第３酸化物半導体パターンを含む。
前記解決しようとする課題を達成するための本発明のまた他の実施形態による表記基板は、絶縁基板上に形成されたゲート配線と、ゲート配線上に形成され、酸化物半導体を含む酸化物半導体パターン、および前記酸化物半導体パターン上に前記ゲート配線と交差するように形成されたデータ配線を含み、前記酸化物半導体パターンは第１酸化物および第３元素を含み、前記第３元素は垂直方向に濃度勾配を有する。
その他実施形態の具体的な内容は詳細な説明および図面に含まれている。
本発明の第１実施形態による表示基板の配置図である。 図１に示すＡ−Ａ’線に沿って切断した第１実施形態の断面図である。 図１に示すＡ−Ａ’線に沿って切断した第１変形例の断面図である。 図２Ａおよび２Ｂに示す表示基板に含まれた薄膜トランジスタの特性を説明するためのグラフである。 図２Ａおよび２Ｂに示す表示基板に含まれた薄膜トランジスタの特性を説明するためのグラフである。 図２Ａおよび２Ｂに示す表示基板に含まれた薄膜トランジスタの特性を説明するためのグラフである。 図２Ａおよび２Ｂに示す表示基板に含まれた薄膜トランジスタの特性を説明するためのグラフである。 図２Ａおよび２Ｂに示す表示基板に含まれた薄膜トランジスタの特性を説明するためのグラフである。 図１に示すＡ−Ａ’線に沿って切断した断面図である。 図１に示すＡ−Ａ’線に沿って切断した断面図である。 本発明の第１実施形態の表示基板の製造方法を工程段階別に示す図である。 本発明の第１実施形態の表示基板の製造方法を工程段階別に示す図である。 本発明の第１実施形態の表示基板の製造方法を工程段階別に示す図である。 本発明の第１実施形態の表示基板の製造方法を工程段階別に示す図である。 本発明の第１実施形態の表示基板の製造方法を工程段階別に示す図である。 本発明の第１実施形態の表示基板の製造方法を工程段階別に示す図である。 本発明の第１実施形態の表示基板の製造方法を工程段階別に示す図である。 本発明の第１実施形態の表示基板の製造方法を工程段階別に示す図である。 本発明の第１実施形態の表示基板の製造方法を工程段階別に示す図である。 本発明の第１実施形態の表示基板の製造方法を工程段階別に示す図である。 本発明の第１変形例の表示基板の製造方法を工程段階別に示す図である。 本発明の第１変形例の表示基板の製造方法を工程段階別に示す図である。 本発明の第１変形例の表示基板の製造方法を工程段階別に示す図である。 本発明の第１変形例の表示基板の製造方法を工程段階別に示す図である。 本発明の第１変形例の表示基板の製造方法を工程段階別に示す図である。 本発明の第１変形例の表示基板の製造方法を工程段階別に示す図である。 本発明の第１変形例の表示基板の製造方法を工程段階別に示す図である。 本発明の第１変形例の表示基板の製造方法を工程段階別に示す図である。 本発明の第１変形例の表示基板の製造方法を工程段階別に示す図である。 本発明の第１変形例の表示基板の製造方法を工程段階別に示す図である。 図１に示すＡ−Ａ’線に沿って切断した第２実施形態の断面図である。 図１に示すＡ−Ａ’線に沿って切断した第２変形例による断面図である。 図１に示すＡ−Ａ’線に沿って切断した第３実施形態の断面図である。 図１に示すＡ−Ａ’線に沿って切断した第３変形例による断面図である。 図１に示すＡ−Ａ’線に沿って切断した第４実施形態の断面図である。 図１に示すＡ−Ａ’線に沿って切断した第４変形例による断面図である。 図１に示すＡ−Ａ’線に沿って切断した第５実施形態の断面図である。 図１に示すＡ−Ａ’線に沿って切断した第５変形例による断面図である。
本発明の利点および特徴、そしてそれらを達成する方法は、図面と共に詳細に後述されている実施形態を参照すれば明確になるであろう。しかし、本発明は以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で実現されるものであり、単に本実施形態は本発明の開示を完全なものにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は請求項の範囲によってのみ定義される。図面において層および領域のサイズおよび相対的なサイズは説明を明瞭にするため、誇張されてもよい。
素子（ｅｌｅｍｅｎｔｓ）または層が、異なる素子または層の「上（ｏｎ）」と指称されるものは、他の素子あるいは層の真上だけでなく、中間に他の層または他の素子を介在した場合をすべて含む。これに対し、一つの素子が他の素子と「直接上（ｄｉｒｅｃｔｌｙ ｏｎ）」、あるいは「真上」と指称されるものは中間に他の素子または層を介在しないものを示す。明細書全体において、同一参照符号は同一構成要素を指す。「および／または」は、言及されたアイテムの各々および一つ以上のすべての組合せを含む。
空間的に相対的な用語である「下（ｂｅｌｏｗ）」、「下（ｂｅｎｅａｔｈ）」、「下部（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などは、図面に示されているように、一つの素子または構成要素と異なる素子または構成要素との相関関係を容易に記述するために使用されてもよい。空間的に相対的な用語は、図面に示されている方向に加えて使用時または動作時における素子の互いに異なる方向を含む用語として理解されなければならない。
本明細書で記述する実施形態は、本発明の理想的な実施形態の概略的な断面図を参考にして説明する。したがって、製造技術または許容誤差などによって、例示図の形態は変形されてもよい。したがって、本発明の実施形態は、図示された特定形態に制限されるものではなく、製造工程によって生成される形態の変化も含むものである。したがって、図面に例示された領域は概略的な属性を有し、図面に例示された領域の形態は素子の領域の特定形態を例示するためのものであり、発明の範疇を制限するためのものではない。
以下、添付された図を参照して本発明の実施形態による表示基板、表示装置および表示器板の製造方法を説明する。
先ず、図１ないし図３Ｅを参照して本発明の第１実施形態による表示基板を説明する。
図１は、本発明の第１実施形態による表示基板の配置図である。図２Ａは、図１に示すＡ−Ａ’線に沿って切断した第１実施形態の断面図である。図２Ｂは、図１に示すＡ−Ａ’線に沿って切断した第１変形例による断面図である。図３Ａないし３Ｅは、第１実施形態による表示基板に含まれた薄膜トランジスタの特性を説明するためのグラフである。
図１および図２Ａを参照すると、本発明の第１実施形態による表示基板１０１は絶縁基板１０上に形成された薄膜トランジスタなど多様な素子を含む。
絶縁基板１０は、ソーダ石灰ガラス（ｓｏｄａ ｌｉｍｅ ｇｌａｓｓ）またはホウケイ酸ガラスなどのガラスまたはプラスチックなどで成されてもよい。
絶縁基板１０上にはゲート信号を伝達するゲート配線（２２，２６）が形成されている。ゲート配線（２２，２６）は一方向、例えば横方向に延びているゲート線２２と、ゲート線２２から突出して突起形態で形成された薄膜トランジスタのゲート電極２６を含む。
また絶縁基板１０上には共通電圧（ｃｏｍｍｏｎ ｖｏｌｔａｇｅ）を伝達してストレージ電極２７およびストレージ線２８を含むストレージ配線（２７，２８）が形成されている。ストレージ線２８はゲート線２２と実質的に平行するように横方向に形成されてもよい。ストレージ電極２７はストレージ線２８より幅が広く形成されてもよい。ストレージ電極２７は後述する画素電極８２と接続されたドレーン電極拡張部６７と重畳されて画素の電荷保存能力を向上させるストレージキャパシタを成す。
このようなストレージ配線（２７，２８）の模様および配置などは多様な形態で変形されてもよく、画素電極８２とゲート線２２の重複により発生するストレージキャパシタンスが充分である場合ストレージ配線（２７，２８）が形成されない場合もある。
ゲート配線（２２，２６）およびストレージ配線（２７，２８）はアルミニウム（Ａｌ）とアルミニウム合金などアルミニウム系の金属、銀（Ａｇ）と銀合金など銀系の金属、銅（Ｃｕ）と銅合金など銅系の金属、モリブデン（Ｍｏ）とモリブデン合金などモリブデン系の金属、マンガン（Ｍｎ）とマンガン合金などマンガン系の金属、クロム（Ｃｒ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）などでなされてもよい。また、ゲート配線（２２，２６）、ストレージ電極２７およびストレージ線２８は物理的性質が異なる二つの導電膜（図示せず）を含む多重膜構造を有してもよい。このうち一つの導電膜はゲート配線（２２，２６）およびストレージ電極２７およびストレージ線２８の信号遅延や電圧降下を減らすことができるように低い比抵抗（ｒｅｓｉｓｔｉｖｉｔｙ）の金属、例えば、アルミニウム系金属、銀系金属、銅系金属などからなる。これとは異なり、他の導電膜は他の物質、特に酸化亜鉛（ＺｎＯ）、ＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）およびＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）との接触特性が優れる物質、例えばモリブデン系金属、クロム、チタニウム、タンタルなどからなる。このような組合の良い例としては、クロム下部膜とアルミニウム上部膜およびアルミニウム下部膜とモリブデン上部膜、または銅マンガン（ＣｕＭｎ）合金下部膜と銅上部膜、またはチタニウム下部膜と銅上部膜などを挙げることができる。ただし、本発明はこれに限定されず、ゲート配線（２２，２６）、ストレージ配線（２７，２８）は多様な様々な金属と導電体で作られてもよい。
絶縁基板１０、ゲート配線（２２，２６）、ストレージ配線（２７，２８）の上には例えば酸化ケイ素（ＳｉＯｘ）または窒化ケイ素（ＳｉＮｘ）などからなるゲート絶縁膜３０が形成されている。
ゲート絶縁膜３０は窒化ケイ素（ＳｉＮｘ）および酸化ケイ素（ＳｉＯｘ）が積層された二重層構造（図示せず）を有してもよい。この場合、窒化ケイ素層はゲート配線（２２，２６）、ストレージ配線（２７，２８）の上部に形成され、酸化ケイ素層は前記窒化ケイ素層上に形成されて後述する酸化物半導体パターンと接するようになる。または他の実施形態ではゲート絶縁膜は酸窒化ケイ素（ＳｉＯＮ、ｓｉｌｉｃｏｎ ｏｘｙｎｉｔｒｉｄｅ）の単一層で構成されてもよく、前記酸窒化ケイ素層は積層される方向に沿って酸素濃度分布を有することができる。この場合、酸素濃度は酸化物半導体パターンと隣接するほど高くなってもよい。
絶縁基板１０上には酸化物半導体パターン１４４が形成されている。酸化物半導体パターン１４４は第１酸化物半導体パターン４４と第２酸化物半導体パターン５４を含む。第１酸化物半導体パターン４４は第１酸化物と第３元素を含んでもよく、第２酸化物半導体パターン５４は第２酸化物を含んでもよい。ここで、第３元素は第１酸化物を構成する金属元素が属する周期律表上の族より高い族に該当してもよい。特に、第３元素は例えば、周期律表上の第５族ないし第７族に該当する元素であってもよい。このような第３元素は例えば、窒素（Ｎ）、燐（Ｐ）、フッ素（Ｆ）および塩素（Ｃｌ）からなる群から選択された少なくとも何れか一つを含んでもよいが、第３元素が前記羅列された元素に限定されるものではない。
一方、第１酸化物は例えば、亜鉛（Ｚｎ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）、錫（Ｓｎ）およびハフニウム（Ｈｆ）のうち少なくとも一つの金属元素を含んでもよいが、第１酸化物に含まれた金属元素が前記羅列された元素で限定されるものではない。前記羅列された物質から第１酸化物は例えばＩｎＺｎＯ、ＩｎＧａＯ、ＩｎＳｎＯ、ＺｎＳｎＯ、ＧａＳｎＯ、ＧａＺｎＯ、ＧａＺｎＳｎＯ、ＧａＩｎＺｎＯ、ＨｆＩｎＺｎＯ、およびＺｎＯからなる群から選択されたどれ一つの物質を含んでもよい。
例えば、第３元素が窒素（Ｎ）の場合、第１酸化物半導体パターン４４はＩｎＺｎＯＮ、ＩｎＧａＯＮ、ＩｎＳｎＯＮ、ＺｎＳｎＯＮ、ＧａＳｎＯＮ、ＧａＺｎＯＮ、ＧａＺｎＳｎＯＮ、ＧａＩｎＺｎＯＮ、ＨｆＩｎＺｎＯＮ、およびＺｎＯＮからなる群から選択されたどれ一つの物質を含んでもよい。
第１酸化物半導体パターン４４上には第２酸化物を含む第２酸化物半導体パターン５４が形成されている。ここで、第２酸化物は例えば、亜鉛（Ｚｎ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）、錫（Ｓｎ）、ハフニウム（Ｈｆ）のうち少なくとも一つの金属元素を含んでもよいが、第２酸化物に含まれた金属元素が前記羅列された元素で限定されるものではない。前記羅列された物質から第２酸化物は例えばＩｎＺｎＯ、ＩｎＧａＯ、ＩｎＳｎＯ、ＺｎＳｎＯ、ＧａＳｎＯ、ＧａＺｎＯ、ＧａＺｎＳｎＯ、ＧａＩｎＺｎＯ、ＨｆＩｎＺｎＯ、およびＺｎＯからなる群から選択されたどれ一つの物質を含んでもよい。
一方、第２酸化物と第１酸化物は同一な種類の金属元素を含んでもよい。すなわち、第２酸化物は第１酸化物と同一な物質で形成されてもよい。これによって、第１酸化物と第２酸化物が同一である場合、例えば、酸化物半導体パターン１４４はＧａＩｎＺｎＯＮ／ＧａＩｎＺｎＯで形成されてもよい。
一方、第２酸化物と第１酸化物は互いに異なる種類の金属元素を含んでもよい。第１酸化物と第２酸化物が互いに異なる場合、例えば、酸化物半導体パターン１４４はＨｆＩｎＺｎＯＮ／ＧａＩｎＺｎＯで形成されてもよい。
第１酸化物半導体パターン（４２，４４）、第２酸化物半導体パターン（５２，５４）および後述するデータ配線（６２，６５，６６，６７）のパターン形状は互いに相異なるかまたは同一であってもよい。すなわち、第１酸化物半導体パターン（４２，４４）、第２酸化物半導体パターン（５２，５４）はゲート電極２６とソース電極６５およびドレーン電極６６がオーバーラップされる部分にのみ形成され、島型（ｉｓｌａｎｄ ｔｙｐｅ）の形状を有してもよい。また、第１酸化物半導体パターン（４２，４４）、第２酸化物半導体パターン（５２，５４）は酸化物薄膜トランジスタのチャネル領域を除いては後述するデータ配線（６２，６５，６６，６７）と実質的に同一の形状を有する線状タイプ（ｌｉｎｅａｒ ｔｙｐｅ）を有してもよい。
一方、図３Ａは、第１酸化物半導体パターン（４２，４４）のバンドギャップを示すものであり、図３Ｂは、第２酸化物半導体パターン（５２，５４）のバンドギャップを示すものである。図３Ａおよび図３Ｂを参照すると、第１酸化物半導体パターン（４２，４４）のバンドギャップ（Ｂａｎｄ ｇａｐ）が第２酸化物半導体パターン（５２，５４）のバンドギャップより大きい。
例えば、第１酸化物半導体パターン（４２，４４）がＧａＩｎＺｎＯＮ（以下ＧＩＺＯＮ）である場合、概ね３．０ｅＶ程度のバンドギャップを有し、第２酸化物半導体パターン（５２，５４）がＧａＩｎＺｎＯ（以下ＧＩＺＯ）である場合、概ね２．７ｅＶ程度のバンドギャップを有する。
一方、第１酸化物半導体パターン（４２，４４）のバンドギャップが第２酸化物半導体パターン（５２，５４）のバンドギャップより大きくなることによって、本発明の第１実施形態による表示基板１０１に含まれた薄膜トランジスタのターンオフ（ｔｕｒｎ ｏｆｆ）電圧の絶対値が全体的に減少し得る。これによって、表示基板の駆動が持続されても、駆動時間の増加による薄膜トランジスタのターンオフ（ｔｕｒｎ ｏｆｆ）電圧の絶対値が増加することを防止することができる。また、ソース電極６５およびドレーン電極６６間の漏洩電流を防止することができる。
一方、図３Ｃは、第１酸化物半導体パターン（４２，４４）がＧＩＺＯＮの場合の透過率（ｔｒａｎｓｍｉｔｔａｎｃｅ）を示す図である。図３Ｃを参照すると、ＧＩＺＯＮは約４００ｎｍ帯の波長を有する光に対して他の可視光線波長領域より低い透過度を有する。
このように、第１酸化物半導体パターン（４２，４４）は４００ないし５００ｎｍの波長を有する光が第２酸化物半導体パターン（５２，５４）に流入することを一部遮断することができる。すなわち、第１酸化物半導体パターン（４２，４４）は可視光領域で主に青色光波長帯の光が第２酸化物半導体パターン（５２，５４）に流入することを防止する。青色光が第２酸化物半導体パターン（５２，５４）に流入する場合、第２酸化物半導体パターン（５２，５４）は青色光に反応してソース電極６５およびドレーン電極６６の間にチャネルが形成されてもよい。これによって、ゲート電極２６にターンオン（ｔｕｒｎ ｏｎ）電圧が印加されない場合でも、ソース電極６５およびドレーン電極６６の間に漏洩電流が流れ得る。これは薄膜トランジスタのターンオフ（ｔｕｒｎ ｏｆｆ）電圧の絶対値を増加させ得る原因になることがある。したがって、第１酸化物半導体パターン（４２，４４）を形成し、第２酸化物半導体パターン（５２，５４）に流入する青色光を遮断することによって薄膜トランジスタのターンオフ（ｔｕｒｎ ｏｆｆ）電圧に対する漏洩電流特性が改善されることができる。
第２酸化物半導体パターン（５２，５４）上にはデータ配線（６２，６５，６６，６７）が形成されている。データ配線（６２，６５，６６，６７）は例えば縦方向に形成され、ゲート線２２と交差して画素を定義するデータ線６２と、データ線６２から分離し、第２酸化物半導体パターン（５２，５４）の上部まで延長されているソース電極６５と、ソース電極６５と分離しており、ゲート電極２６または酸化物薄膜トランジスタのチャネル部を中心にソース電極６５と対向するように第２酸化物半導体パターン（５２，５４）の上部に形成されているドレーン電極６６と、ドレーン電極６６から延長されストレージ電極２７と重複する広い面積のドレーン電極拡張部６７を含む。
このようなデータ配線（６２，６５，６６，６７）は、図２Ａに示すように第２酸化物半導体パターン（５２，５４）と直接接触してオーミックコンタクト（Ｏｈｍｉｃ ｃｏｎｔａｃｔ）を形成することができる。オーミックコンタクトを成すため、データ配線（６２，６５，６６，６７）はＮｉ、Ｃｏ、Ｔｉ、Ａｇ、Ｃｕ、Ｍｏ、Ａｌ、Ｂｅ、Ｎｂ、Ａｕ、Ｆｅ、Ｓｅ、ＭｎまたはＴａなどからなる単一膜または多重膜構造を有してもよい。多重膜構造の例としてはＴａ／Ａｌ、Ｔａ／Ａｌ、Ｎｉ／Ａｌ、Ｃｏ／Ａｌ、Ｍｏ（Ｍｏ合金）／Ｃｕ、Ｍｏ（Ｍｏ合金）／Ｃｕ、Ｔｉ（Ｔｉ合金）／Ｃｕ、ＴｉＮ（ＴｉＮ合金）／Ｃｕ、Ｔａ（Ｔａ合金）／Ｃｕ、ＴｉＯｘ／Ｃｕ、Ａｌ／Ｎｄ、Ｍｏ／Ｎｂ、Ｍｎ（Ｍｎ合金）／Ｃｕなどのように二重膜またはＴｉ／Ａｌ／Ｔｉ、Ｔａ／Ａｌ／Ｔａ、Ｔｉ／Ａｌ／ＴｉＮ、Ｔａ／Ａｌ／ＴａＮ、Ｎｉ／Ａｌ／Ｎｉ、Ｃｏ／Ａｌ／Ｃｏなどのように三重膜を挙げることができる。ただし、データ配線（６２，６５，６６，６７）が前述した物質に制限されず、図示していないが、データ配線（６２，６５，６６，６７）と第２酸化物半導体パターン（５２，５４）が直接接触せず、これらの間にオーミックコンタクトのためのオーミックコンタクト層（図示せず）をさらに含んでもよい。
ソース電極６５は、第２酸化物半導体パターン（５２，５４）と少なくとも一部分が重畳され、ドレーン電極６６は酸化物薄膜トランジスタのチャネル部を中心にソース電極６５と対向し、第２酸化物半導体パターン（５２，５４）と少なくとも一部分が重畳する。
データ配線（６２，６５，６６，６７）および第２酸化物半導体パターン５４の上部には保護膜７０が形成されている。例えば、保護膜７０は窒化ケイ素または酸化ケイ素などからなる無機物質、平坦化特性が優れ、かつ感光性（ｐｈｏｔｏｓｅｎｓｉｔｉｖｉｔｙ）を有する有機物質、またはプラズマ化学気象蒸着（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎと、ＰＥＣＶＤ）で形成されるａ−Ｓｉ：Ｃ：Ｏ、ａ−Ｓｉ：Ｏ：Ｆなどの低誘電率絶縁物質などで形成されてもよい。
前記保護膜７０は、酸化ケイ素および窒化ケイ素を含む多層膜で構成されてもよい。この場合、酸化物半導体パターンの上部には酸化ケイ素層が形成され、前記酸化ケイ素層の上部に酸化窒素層が形成されてもよい。酸化物半導体パターンと酸化ケイ素層が隣接して配置されることによって酸化物半導体パターンのＴＦＴ特性の劣化を防止することができる。
保護膜７０にはドレーン電極拡張部６７を露出するコンタクトホール７７が形成されている。
保護膜７０上には画素の模様に沿って画素電極８２が形成されている。画素電極８２はコンタクトホール７７を介してドレーン電極拡張部６７と電気的に接続されている。ここで画素電極８２はＩＴＯまたはＩＺＯなどの透明導電体またはアルミニウムなどの反射性導電体でなされてもよい。
次に、図１および図２Ｂを参照すると、第１実施形態の変形例による表示基板１０２は第２酸化物半導体パターン５４上に形成されたエッチング停止パターン５７をさらに含むことを除いて第１実施形態の表示基板１０１と基本的に同一な構造を有する。説明の便宜上、前記第１実施形態の図面に示す各部材と同一機能を有する部材は同一符号で示す。したがって、その説明は省略する。
エッチング停止パターン５７は例えば、酸化ケイ素（ＳｉＯｘ）または窒化ケイ素（ＳｉＮｘ）などを含んでもよい。エッチング停止パターン５７第２酸化物半導体パターン５４のチャネル部に対応する位置に形成されてもよい。これによって、ソース電極６５およびドレーン電極６６の形成時、第２酸化物半導体パターン５４の一部領域が過エッチングされることを防止することができる。これによって、酸化物薄膜トランジスタの特性の低下を防止することができる。一方、エッチング停止パターン５７はソース電極６５およびドレーン電極６６により露出される。
図３Ｄおよび図３Ｅを参照して本発明の第１実施形態および第１変形例による表示基板（１０１，１０２）に含まれた薄膜トランジスタの特性について説明する。
図３Ｄおよび図３Ｅは、ソース電極に所定の電圧を印加した後、ゲート電圧に対するドレーンソース電流（Ｉｄｓ）を測定したデータである。図３Ｄは、本発明との比較例であって、第１酸化物半導体パターン４４が含まれていない薄膜トランジスタのテスト結果である。図３Ｅは、本発明の第１実施形態および第１変形例の表示基板（１０１，１０２）の薄膜トランジスタのテスト結果を示す図である。
図３Ｄおよび図３ＥにおいてＩｄｓが１ｎＡである時のゲート電圧（以下、ターンオン電圧という）を比較すると、第１酸化物半導体パターン４４が含まれていない薄膜トランジスタは約−８Ｖ付近でターンオンされるが（図３Ｄ参照）、第１酸化物半導体パターン４４が含まれた薄膜トランジスタは約０Ｖ付近でターンオンされる（図３Ｅ参照）。したがって、第１酸化物半導体パターン４４が含まれた場合、そうではない場合よりターンオン電圧の値がプラスの方向に移動され、絶対値が全体的に減少され得る。これによって、薄膜トランジスタを動作させる電圧範囲を減らすことができ、消費電力を減らすことができる。またターンオン電圧が０Ｖ以上であるとき、酸化物半導体をＴＦＴとして利用することにおいて色抜けの不良を減少させることができ、酸化物半導体でゲート駆動回路（ＡＳＧ）を形成することができる。
次に、図１、図４Ａおよび図４Ｂを参照して本発明の第１実施形態および第１変形例による表示器板を含む表示装置について説明する。
図４Ａおよび図４Ｂは、図１に示すＡ−Ａ’線に沿って切断した断面図である。
図４Ａを参照すると、本発明の第２実施形態による表示装置（１＿１）は、第１表示基板１０１、第２表示基板２００および液晶層３００を含んでもよい。ここで、第１表示基板１０１は前記説明した第１実施形態の表示基板１０１と実質的に同一のものであるため、反復される説明は省略する。
第２表示基板２００について説明する。絶縁基板２１０上に光漏れを防止するためのブラックマトリックス２２０が形成される。ブラックマトリックス２２０は、画素電極８２と対向する領域を除いて形成され、画素領域を定義することができる。このようなブラックマトリックス２２０は不透明な有機物質または不透明な金属で形成されてもよい。
また絶縁基板２１０上には色具現のためカラーフィルタ２３０カ形成される。カラーフィルタ２３０は色を具現するために例えば赤、緑および青のカラーフィルタで形成される。カラーフィルタ２３０は各々自身が含んでいる赤、緑および青顔料により特定波長の光を吸収または透過させることによって赤色、緑色および青色を帯びる。このとき、カラーフィルタ２３０は各々透過した赤、緑および青色光の加法混色により多様な色相を具現する。
ブラックマトリックス２２０とカラーフィルタ２３０上にはこれらの間の段差を緩和させるためのオーバーコート２４０が形成される。オーバーコート２４０は透明な有機物質で形成され、カラーフィルタ２３０及びブラックマトリックス２２０を保護し、後述する共通電極２５０との絶縁のために形成される。
共通電極２５０はオーバーコート２４０の上部に形成される。ここで、共通電極２５０はインジウムスズ酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：以下ＩＴＯ）またはインジウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：以下ＩＺＯ）などのように透明な導電性物質で形成されてもよい。
液晶層３００は第１表示基板１０１と第２表示基板２００の間に介在する。画素電極８２と共通電極２５０の間の電圧差によって透過率が調節される。
図４Ｂを参照すると、本発明の第１変形例による表示装置（１＿２）は第１表示基板１０２、第２表示基板２００および液晶層３００を含んでもよい。ここで、第１表示基板１０２は前記説明した第１変形例の表示基板１０２と実質的に同一であるため、反復される説明は省略する。説明の便宜上、前記第１実施形態の図面に示す各部材と同一機能を有する部材は同一符号で示す。したがって、その説明は省略する。
一方、第１変形例による表示装置（１＿２）の第１表示基板１０２は第２酸化物半導体パターン５４上に形成されたエッチング停止パターン５７を含むことを除いて、第１実施形態の表示基板１０１と基本的に同一な構造を有する。
次に、図１ないし図２Ｂ、図５ないし図２４を参照して代表的に本発明の第１実施形態および第１変形例による表示基板の製造方法について説明する。説明の便宜上、以下の実施形態では前記第１実施形態および第１変形例の図面に示す各部材と同一機能を有する部材は同一符号で示す。したがって、その説明は省略または簡略にする。
図５ないし図１４は、本発明の第１実施形態による表示基板の製造方法を工程段階別に示す図である。図１５ないし図２４は、本発明の第１変形例による表示基板の製造方法を工程段階別に示す図である。
先ず、図２Ａおよび図５を参照すると、絶縁基板１０上にゲート配線用金属膜（図示せず）を積層した後、これをパターニングしてゲート線２２、ゲート電極２６、ストレージ電極２７、ストレージ線２８を含むゲート配線（２２，２６，２７，２８）を形成する。
ここで、ゲート線２２、ゲート電極２６、ストレージ電極２７およびストレージ線２８を含むゲート配線（２２，２６，２７，２８）を形成するためにスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）法を利用してもよい。スパッタリングは２００℃以下の低温工程で行われ、このような低温のスパッタリング方式によりゲート配線（２２，２６，２７，２８）を形成することによって、例えばソーダ石灰ガラスからなる絶縁基板１０の劣化を防止することができる。続いて、これら導電膜を湿式エッチングまたは乾式エッチングしてパターニングする。湿式エッチングの場合、燐酸、硝酸、酢酸などのエッチング液を使用してもよい。
続いて、絶縁基板１０およびゲート配線（２２，２６，２７，２８）上にゲート絶縁膜３０を、例えば、プラズマ強化化学気相蒸着法（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ、ＰＥＣＶＤ）またはリアクティブスパッタ法（ｒｅａｃｔｉｖｅ ｓｐｕｔｔｅｒｉｎｇ）を利用して蒸着する。プラズマ強化化学気相蒸着法（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ、ＰＥＣＶＤ）を利用して窒化ケイ素（ＳｉＮｘ）、酸化ケイ素（ＳｉＯｘ）、酸窒化ケイ素（ＳｉＯＮ）、およびＳｉＯＣなどからなるゲート絶縁膜３０を形成してもよい。リアクティブスパッタ法（ｒｅａｃｔｉｖｅ ｓｐｕｔｔｅｒｉｎｇ）を利用して窒化ケイ素（ＳｉＮｘ）、酸化ケイ素（ＳｉＯｘ）、および酸窒化ケイ素（ＳｉＯＮ）からなるゲート絶縁膜３０を形成してもよい。リアクティブスパッタリング時、Ｎ２，Ｏ２，またはこれらの混合物を反応ガスとして利用することができ、例えばＡｒのような不活性気体を混合ガスとして利用することができる。
続いて、例えばリアクティブスパッタ法を利用して第１酸化物を蒸着し、ゲート絶縁膜３０上に第１酸化物半導体層４０を形成する。第１酸化物半導体層４０はＡｒ、Ｏ２、およびＮ２の混合ガスをスパッタリングガスとして利用することができる。この場合、チェンバ内のＮ２分圧は１０ないし８０％であってもよい。チェンバ内のＮ２分圧が８０％を超過する場合、接触抵抗が増加し得、チェンバ内Ｎ２分圧が１０％未満である場合、第１酸化物半導体パターン４４のバンドギャップと第２酸化物半導体パターン５４のバンドギャップの差異が微小であり得る。
続いて、図２Ａおよび図６を参照すると、例えば、リアクティブスパッタ法を利用して第２酸化物を蒸着して第１酸化物半導体層４０上に第２酸化物半導体層５０を形成する。スパッタリング時、チェンバ内のガスはＡｒとＯ２を含んでもよく、Ｏ２分圧は７％ないし７０％であってもよい。チェンバ内のＯ２分圧が７０％を超過する場合、酸化物アクティブ層パターン（５２，５４）の電荷移動度が低下され得る。チェンバ内のＯ２分圧が７％未満である場合、酸化物アクティブ層パターン（５２，５４）が伝導性を有してもよい。一方、第１酸化物半導体層４０の形成と第２酸化物半導体層５０の形成は同一のチェンバ内で行われてもよい。これによって工程時間および費用を節減することができる。
続いて、図７を参照すると、第２酸化物半導体層５０上にデータ配線用導電膜６０を、例えばスパッタリングを利用して蒸着する。続いて、データ配線用導電膜６０の上部にフォトレジスト膜１０１０を塗布する。
続いて、図８を参照すると、マスクを介してフォトレジスト膜１０１０に光を照射した後現像し、フォトレジスト膜パターン（１０１２，１０１４）を形成する。このとき、フォトレジスト膜パターン（１０１２，１０１４）のうち薄膜トランジスタのチャネル部、すなわちソース電極（図１１の６５参照）とドレーン電極（図１１の６６参照）の間に位置するフォトレジスト膜パターン１０１４はデータ配線部、すなわちデータ配線が形成される部分に位置したフォトレジスト膜パターン１０１２より厚さが薄くなるようにし、チャネル部とデータ配線部を除いたその他の部分のフォトレジスト膜はすべて除去する。このとき、チャネル部に残っているフォトレジスト膜パターン１０１４の厚さとデータ配線部に残っているフォトレジスト膜パターン１０１２の厚さの比は後述するエッチング工程での工程条件により異なってもよい。
このように、位置に応じてフォトレジスト膜の厚さを異にする方法は様々なものがあり得、光透過量を調節するため、主にスリット（ｓｌｉｔ）、格子形態のパターンまたは半透明膜を利用したマスクを使用してもよい。またリフローが可能な物質からなるフォトレジスト膜を利用し、光が完全に透過できる部分と光が完全に透過できない部分に分けられた通常のマスクで露光した後現象し、リフローさせてフォトレジスト膜が残留しない部分にフォトレジスト膜の一部が流れるようにすることによってこのような薄い厚さのフォトレジスト膜パターン１０１４を形成することもできる。
続いて、図８および図９を参照すると、フォトレジスト膜パターン（１０１２，１０１４）をエッチングマスクで利用してデータ配線用導電膜６０をエッチングする。このようなエッチングは湿式エッチングまたは乾式エッチングを利用してもよい。湿式エッチングの場合、
燐酸、硝酸および酢酸の混合液、フッ酸（ＨＦ）および脱イオン水（ｄｅｉｏｎｉｚｅｄ ｗａｔｅｒ）の混合液などのエッチング液を使用してもよい。このようにすると、データ線６２およびソース／ドレーン用の導電膜パターン６４のみが残り、これを除いたその他の部分のデータ配線用導電膜６０はすべて除去される。このとき、残ったデータ線６２およびソース／ドレーン用導電膜パターン６４はソース電極（図１１の６５参照）およびドレーン電極（図１１の６６参照）が分離されず、接続されている点を除けばデータ配線（図９の６２，６５，６６，６７参照）の形態と同一である。
続いて、図９ないし図１１を参照すると、データ線６２およびソース／ドレーン用導電膜パターン６４の間に露出された第２酸化物半導体層５０および第１酸化物半導体層４０を同時にエッチングする。これによって、第１酸化物半導体パターンおよび第２酸化物半導体パターン（４２，４４，５２，５４）が形成される。以後、フォトレジスト膜パターン（１０１２，１０１４）をエッチバック（ｅｔｃｈ−ｂａｃｋ）し、チャネル部のフォトレジスト膜パターン１０１４を除去する。続いて、アッシング（ａｓｈｉｎｇ）によりチャネル部のソース／ドレーン用導電膜パターン６４の表面に残っているフォトレジスト膜残滓を除去する。続いて、フォトレジスト膜パターン１０１２をエッチングマスクとして利用し、チャネル部のソース／ドレーン用導電膜パターン６４を湿式エッチングまたは乾式エッチングする。湿式エッチングの場合、例えば燐酸、硝酸および酢酸の混合液、フッ酸（ＨＦ）および脱イオン水（ｄｅｉｏｎｉｚｅｄ ｗａｔｅｒ）の混合液などのエッチング液を使用してもよい。このようにすると、ソース電極６５とドレーン電極６６が分離され、データ配線（６２，６５，６６，６７）が完成する。このとき、このようなエッチングによってチャネル部の第２酸化物半導体パターン５４の一部もエッチングされ得る。一方、ソース電極６５およびドレーン電極６６は互いに離隔され対向する。また、ソース電極６５およびドレーン電極６６によって第２酸化物半導体パターン５４のチャネル部一部が露出される。
続いて図１１および図１２を参照すると、データ配線（６２，６５，６６，６７）上に残っているフォトレジスト膜パターン１０１２を除去する。
続いて、図１２および図１３を参照すると、第２酸化物半導体パターン（５２，５４）およびデータ配線（６２，６５，６６，６７）上に保護膜７０を形成する。保護膜７０はゲート絶縁膜３０と同一な物質を利用して同一な方法で形成してもよい。
続いて、図１４に示すように、保護膜７０を写真エッチングしてドレーン電極拡張部６７を露出するコンタクトホール７７を形成する。
最後に、例えばＩＴＯ、ＩＺＯなどのように透明導電体を蒸着して写真エッチングし、ドレーン電極拡張部６７と接続された画素電極８２を形成し、図２Ａの表示基板を完成する。
次に、第１変形例による表示基板の製造方法について説明する。説明の便宜上、前記第１実施形態の図面に示す各部材と同一機能を有する部材は同一符号で示す。したがって、その説明は省略する。
先ず、図２Ｂおよび図１５を参照すると、第２酸化物半導体層５０上にエッチング停止膜５６を形成する。エッチング停止膜５６は例えば、プラズマ強化化学気相蒸着法（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ、ＰＥＣＶＤ）またはリアクティブスパッタ法（ｒｅａｃｔｉｖｅ ｓｐｕｔｔｅｒｉｎｇ）を利用して蒸着する。プラズマ強化化学気相蒸着法（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ、ＰＥＣＶＤ）を利用し、窒化ケイ素（ＳｉＮｘ）、酸化ケイ素（ＳｉＯｘ）、酸窒化ケイ素（ＳｉＯＮ）、およびＳｉＯＣなどからなるエッチング停止膜５６を形成することができる。
続いて、図２Ｂおよび図１６を参照すると、エッチング停止膜５６を写真エッチングしてエッチング停止パターン５７を形成する。エッチング停止パターン５７は第２酸化物半導体パターン５４のチャネル部上に形成されるようにする。これによって、ソース電極６５およびドレーン電極６６形成時の第２酸化物半導体パターン５４のチャネル部一部がエッチングされることを防止することができる。
続いて、図１７ないし図２２を参照すると、第１実施形態による表示基板の製造方法と実質的に同一な方法で、第１酸化物半導体パターン（４２，４４）、第２酸化物半導体パターン（５２，５４）およびデータ配線（６２，６５，６６，６７）を形成する。このとき、データ配線（６２，６５，６６，６７）のソース電極６５およびドレーン電極６６は互いに離隔されて対向するように形成される。また、ソース電極６５およびドレーン電極６６はエッチング停止パターン５７を露出するように形成される。
続いて、図２３および図２４を参照すると、第１実施形態による表示基板の製造方法と実質的に同一な方法で、第２酸化物半導体パターン（５２，５４）およびデータ配線（６２，６５，６６，６７）上に保護膜７０を形成する。また、保護膜７０を写真エッチングしてドレーン電極拡張部６７を露出するコンタクトホール７７を形成する。最後に、例えばＩＴＯ、ＩＺＯなどのように透明導電体を蒸着と写真エッチングし、ドレーン電極拡張部６７と接続された画素電極８２を形成して図２Ｂの表示基板を完成する。
以下、図１、図２５Ａおよび２５Ｂを参照して本発明の第２実施形態による表示基板について説明する。ここで、図２５Ａは、図１に示すＡ−Ａ’線に沿って切断した第２実施形態の断面図である。図２５Ｂは、図１に示すＡ−Ａ’線に沿って切断した第２変形例による断面図である。説明の便宜上、前記第１実施形態の図面に示す各部材と同一機能を有する部材は同一符号で示す。したがって、その説明は省略する。
第２実施形態による表示基板２０１は、図２５Ａに示すように、第１実施形態の表示基板と次を除いては基本的に同一な構造を有する。すなわち、図２５Ａに示すように、第２実施形態による表示基板２０１は第２酸化物半導体パターン５４がゲート配線２６上に配置され、第１酸化物半導体パターン４４は第２酸化物半導体パターン５４上に配置される。これによって、第１酸化物半導体パターン４４はチャネル層上で入射する光が第２酸化物半導体パターン５４に流入することを遮断させることができる。ここで、前記光は第１実施形態と同様に４００ｎｍないし５００ｎｍの波長を有する。
一方、第２変形例による表示基板２０２は、図２５Ｂに示すように、第１変形例の表示基板と次を除いては基本的に同一な構造を有する。すなわち、図２５Ａに示すように、第２変形例による表示基板２０２は第２酸化物半導体パターン５４がゲート配線２６上に配置され、第１酸化物半導体パターン４４は第２酸化物半導体パターン５４上に配置される。これによって、第１酸化物半導体パターン４４はチャネル層上から入射する光が第２酸化物半導体パターン５４に流入することを遮断させることができる。ここで、前記光は第１実施形態で説明したように４００ｎｍないし５００ｎｍの波長を有する。
以下、図１、図２６Ａおよび２６Ｂを参照して本発明の第３実施形態および第３変形による表示基板について説明する。ここで、図２６Ａは、図１に示すＡ−Ａ’線に沿って切断した第３実施形態の断面図である。図２６Ｂは、図１に示すＡ−Ａ’線に沿って切断した第３変形例による断面図である。説明の便宜上、前記第１実施形態の図面に示す各部材と同一機能を有する部材は同一符号で示す。したがって、その説明は省略する。
第３実施形態による表示基板３０１は、図２６Ａに示すように、第１実施形態の表示基板と次を除いては基本的に同一な構造を有する。
すなわち、図２６Ａに示すように、第３実施形態による表示基板３０１に含まれた酸化物半導体パターン３４４は、第１酸化物半導体パターン４４、第２酸化物半導体パターン５４および第３酸化物半導体パターン５８を含む。このとき、第１酸化物半導体パターン４４はゲート配線２６上に配置され、第２酸化物半導体パターン５４は第１酸化物半導体パターン４４上に配置され、第３酸化物半導体パターン５８は第２酸化物半導体パターン５４上に配置されてもよい。
ここで、第３酸化物半導体パターン５８は第１酸化物半導体パターン４４と実質的に同一な物質および方法で形成されてもよい。
一方、第３実施形態による場合、第１酸化物半導体パターン４４はゲート配線２６側から入射する光が第２酸化物半導体パターン５４で流入することを遮断することができる。また、第３酸化物半導体パターン５８はチャネル層上から入射する光が第２酸化物半導体パターン５４に流入することを遮断することができる。ここで、前記光は第１実施形態で説明したように４００ｎｍないし５００ｎｍの波長を有する。したがって、第３実施形態による場合、第２酸化物半導体パターン５４の上部と下部から流入する４００ｎｍないし５００ｎｍの波長対の光を遮断することができる。
次に、本発明の第３変形例による表示基板３０２は、図２６Ｂに示すように、酸化物半導体パターン３４４上にエッチング停止パターン５７が形成されたものを除いて第３実施形態の表示器板３０１と実質的に同一である。また、エッチング停止パターン５７は第１変形例で説明したエッチング停止パターン５７と実質的に同一であるため、その説明は省略する。
以下、図１、図２７Ａおよび図２７Ｂを参照して本発明の第４実施形態および第４変形例による表示基板について説明する。ここで、図２７Ａは図１に示すＡ−Ａ’線に沿って切断した第４実施形態の断面図である。図２７Ｂは、図１に示すＡ−Ａ’線に沿って切断した第４変形例による断面図である。説明の便宜上、前記第１実施形態の図面に示す各部材と同一機能を有する部材は同一符号で示す。したがって、その説明は省略する。
第４実施形態による表示基板４０１は、図２７Ａに示すように、第１実施形態の表示基板と次を除いては基本的に同一な構造を有する。
すなわち、図２７Ａに示すように、第４実施形態による表示基板４０１に含まれた酸化物半導体パターン４４４は第１酸化物および第３元素を含む。ここで、第１酸化物は第１実施形態で説明された第１酸化物と同一であり、第３元素は第１実施形態で説明された第３元素と実質的に同一であるため、その説明は省略する。
一方、第３元素は酸化物半導体パターン４４４の垂直方向に濃度勾配を有する。これによって、酸化物半導体パターン４４４は第３元素の濃度が相対的に高い第１区間４４４−１と第３元素の濃度が相対的に低い第２区間４４４−２を含んでもよい。これによって、第１区間４４４−１は、第１実施形態の第１酸化物半導体パターン４４と類似の特性を有し、第２区間４４４−２は第１実施形態の第２酸化物半導体パターン５４と類似の特性を有する。すなわち、第１区間４４４−１は第２区間４４４−２に比べ、バンドギャップが大きい。また、第１区間４４４−１は４００ないし５００ｎｍの波長を有する光に対して低い透過度を有する。一方、第１区間４４４−１と第２区間４４４−２は酸化物半導体パターン４４４内に連続して形成されてもよい。
第４実施形態による表示基板４０１は第１区間４４４−１がゲート配線２６と隣接して形成されてもよい。すなわち、ゲート配線２６から遠ざかるほど酸化物半導体パターン４４４に含まれた第３元素の濃度が低くなるように形成されてもよい。これによって、第１区間４４４−１はゲート配線２６側から入射する光が第２区間４４４−２に流入するのを遮断することができる。ここで、前記光は第１実施形態で説明したように４００ｎｍないし５００ｎｍの波長を有する。
次に、本発明の第４変形例による表示基板４０２は、図２７Ｂに示すように、酸化物半導体パターン４４４上にエッチング停止パターン５７が形成されたものを除いて第４実施形態の表示器時４０１と実質的に同一である。また、エッチング停止パターン５７は第１変形例で説明したエッチング停止パターン５７と実質的に同一であるため、その説明は省略する。
以下、図１、図２８Ａおよび図２８Ｂを参照して本発明の第５実施形態および第５変形例による表示基板について説明する。ここで、図２８Ａは、図１に示すＡ−Ａ’線に沿って切断した第５実施形態の断面図である。図２８Ｂは、図１に示すＡ−Ａ’線に沿って切断した第５変形例による断面図である。説明の便宜上、前記第１実施形態の図面に示す各部材と同一機能を有する部材は同一符号で示す。したがって、その説明は省略する。
第５実施形態による表示基板５０１は、図２８Ａに示すように、第４実施形態の表示基板と次を除いては基本的に同一な構造を有する。
すなわち、図２８Ａに示すように、第５実施形態による表示基板５０１は第２区間（５４４−２）がゲート配線２６と隣接するように形成されてもよい。言い換えると、ゲート配線２６から遠ざかるほど酸化物半導体パターン４４４に含まれた第３元素の濃度が高まるように形成されてもよい。これによって、第１区間４４４−１はチャネル層上から入射する光が第２区間４４４−２に流入することを遮断することができる。ここで、前記光は第１実施形態で説明したように４００ｎｍないし５００ｎｍの波長を有する。
次に、本発明の第５変形例による表示基板５０２は、図２８Ｂに示すように、酸化物半導体パターン５４４上にエッチング停止パターン５７が形成されたものを除いて第５実施形態の表示器板５０１と実質的に同一である。また、エッチング停止パターン５７は第１変形例で説明したエッチング停止パターン５７と実質的に同一であるため、その説明は省略する。
以上添付された図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明が、その技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施され得ることを理解することができる。したがって、上記実施形態はすべての面で例示的なものであり、限定的でないものと理解しなければならない。

Claims (45)

  1. 絶縁基板上に形成されたゲート配線と、
    前記ゲート配線上に形成され、酸化物半導体を含む酸化物半導体パターン、および
    前記酸化物半導体パターン上に前記ゲート配線と交差するように形成されたデータ配線を含み、
    前記酸化物半導体パターンは第１酸化物および第３元素を含む第１酸化物半導体パターンおよび第２酸化物を含む第２酸化物半導体パターンを含む表示基板。
  2. 前記第１酸化物半導体パターンは、４００ｎｍないし５００ｎｍの波長を有する光を遮断する請求項１に記載の表示基板。
  3. 前記ゲート配線はゲート電極を含み、前記ゲート電極のターンオン電圧は０Ｖ以上である、請求項１又は２に記載の表示基板。
  4. 前記第３元素は前記第１酸化物を構成する金属元素が属する周期律表の族（ｇｒｏｕｐ）より高い族に該当する請求項１〜３のいずれかに記載の表示基板。
  5. 前記第３元素は、５族ないし７族元素である請求項４に記載の表示基板。
  6. 前記第３元素は、窒素（Ｎ）、燐（Ｐ）、フッ素（Ｆ）および塩素（Ｃｌ）からなる群から選択された少なくとも一つである請求項５に記載の表示基板。
  7. 前記第１酸化物半導体パターンのバンドギャップ（Ｂａｎｄ Ｇａｐ）は、前記第２酸化物半導体パターンのバンドギャップより大きい請求項１〜６のいずれかに記載の表示基板。
  8. 前記酸化物半導体パターン上に形成されたエッチング停止パターンをさらに含む請求項１〜７のいずれかに記載の表示基板。
  9. 前記データ配線は、互いに離隔されて対向するソース電極およびドレーン電極を含み、前記エッチング停止パターンはソース電極およびドレーン電極によって露出される請求項８に記載の表示基板。
  10. 前記第１酸化物半導体パターンは前記ゲート配線上に配置され、前記第２酸化物半導体パターンは前記第１酸化物パターン上に配置されている請求項１〜９のいずれかに記載の表示基板。
  11. 前記第２酸化物半導体パターンは前記ゲート配線上に配置され、前記第１酸化物半導体パターンは前記第２酸化物パターン上に配置されている請求項１〜９のいずれかに記載の表示基板。
  12. 前記第１酸化物半導体パターンは、前記第２酸化物半導体パターンに流入する光を遮断し、前記光は４００ｎｍないし５００ｎｍの波長を有する請求項１０又は１１に記載の表示基板。
  13. 前記第１酸化物はガリウム（Ｇａ）、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）およびハフニウム（Ｈｆ）のうち少なくとも一つを金属元素で含む請求項１〜１２のいずれかに記載の表示基板。
  14. 前記第３元素は窒素（Ｎ）、燐（Ｐ）、フッ素（Ｆ）および塩素（Ｃｌ）からなる群から選択された少なくとも一つである請求項１３に記載の表示基板。
  15. 前記第１酸化物および前記第２酸化物は、同一な種類の金属元素を含む請求項１３に記載の表示基板。
  16. 前記第１酸化物と前記第２酸化物は、互いに異なる種類の金属元素を含む請求項１３に記載の表示基板。
  17. 絶縁基板上に形成されたゲート配線と、
    ゲート配線上に形成され、酸化物半導体を含む酸化物半導体パターン、および
    前記酸化物半導体パターン上に前記ゲート配線と交差するように形成されたデータ配線を含み、
    前記酸化物半導体パターンは、第１酸化物および第３元素を含む第１酸化物半導体パターン、第２酸化物を含む第２酸化物半導体パターンおよび第３酸化物および第４元素を含む第３酸化物半導体パターンを含む表示基板。
  18. 前記第１酸化物および第３酸化物半導体パターンは、４００ｎｍないし５００ｎｍの波長を有する光を遮断する請求項１７に記載の表示基板。
  19. 前記ゲート配線はゲート電極を含み、前記ゲート電極のターンオン電圧が０Ｖ以上である請求項１７又は１８に記載の表示基板。
  20. 前記第３および第４元素は前記第１酸化物を構成する金属元素が属する周期律表の族（ｇｒｏｕｐ）より高い族に該当する請求項１７〜１９のいずれかに記載の表示基板。
  21. 前記第３および第４元素は５族ないし７族元素である請求項２０に記載の表示基板。
  22. 前記第３および第４元素は窒素（Ｎ）、燐（Ｐ）、フッ素（Ｆ）および塩素（Ｃｌ）からなる群から選択された少なくとも一つである請求項２１に記載の表示基板。
  23. 前記第１酸化物および第３酸化物半導体パターンのバンドギャップ（Ｂａｎｄ Ｇａｐ）は前記第２酸化物半導体パターンのバンドギャップより大きい請求項１７〜２２のいずれかに記載の表示基板。
  24. 前記酸化物半導体パターン上に形成されたエッチング停止パターンをさらに含む請求項１７〜２３のいずれかに記載の表示基板。
  25. 前記データ配線は互いに離隔されて対向するソース電極およびドレーン電極を含み、前記エッチング停止パターンはソース電極およびドレーン電極によって露出される請求項２４に記載の表示基板。
  26. 前記第１酸化物半導体パターンは前記ゲート配線上に配置され、前記第２酸化物半導体パターンは前記第１酸化物半導体パターン上に配置され、前記第３酸化物半導体パターンは前記第２酸化物半導体パターン上に配置されている請求項１７〜２５のいずれかに記載の表示基板。
  27. 前記第１酸化物半導体パターンは前記第２酸化物半導体パターンに流入する光を遮断し、前記光は４００ｎｍないし５００ｎｍの波長を有する請求項２６に記載の表示基板。
  28. 前記第１酸化物および第３酸化物はガリウム（Ｇａ）、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）およびハフニウム（Ｈｆ）のうち少なくとも一つを金属元素として含む請求項１７〜２７のいずれかに記載の表示基板。
  29. 前記第３および第４元素は窒素（Ｎ）、燐（Ｐ）、フッ素（Ｆ）および塩素（Ｃｌ）からなる群から選択された少なくとも一つである請求項２８に記載の表示基板。
  30. 前記第１ないし第３酸化物は同一な種類の金属元素を含む請求項２８に記載の表示基板。
  31. 前記第１酸化物および第３酸化物と前記第２酸化物は互いに異なる種類の金属元素を含む請求項２８に記載の表示基板。
  32. 絶縁基板上に形成されたゲート配線と、
    ゲート配線上に形成され、酸化物半導体を含む酸化物半導体パターン、および
    前記酸化物半導体パターン上に前記ゲート配線と交差するように形成されたデータ配線を含み、
    前記酸化物半導体パターンは第１酸化物および第３元素を含み、前記第３元素は垂直方向に濃度勾配を有する表示基板。
  33. 前記酸化物半導体パターンは４００ｎｍないし５００ｎｍの波長を有する光を遮断する請求項３２に記載の表示基板。
  34. 前記ゲート配線はゲート電極を含み、前記ゲート電極のターンオン電圧が０Ｖ以上である請求項３２又は３３に記載の表示基板。
  35. 前記第３元素は前記第１酸化物を構成する金属元素が属する周期律表の族（ｇｒｏｕｐ）より高い族に該当する請求項３２〜３４のいずれかに記載の表示基板。
  36. 前記第３元素は５族ないし７族元素である請求項３５に記載の表示基板。
  37. 前記第３元素は窒素（Ｎ）、燐（Ｐ）、フッ素（Ｆ）および塩素（Ｃｌ）からなる群から選択された少なくとも一つである請求項３６に記載の表示基板。
  38. 前記第１酸化物はガリウム（Ｇａ）、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）およびハフニウム（Ｈｆ）のうち少なくとも一つを金属元素として含む請求項３２〜３７のいずれかに記載の表示基板。
  39. 前記第３元素は窒素（Ｎ）、燐（Ｐ）、フッ素（Ｆ）および塩素（Ｃｌ）からなる群から選択された少なくとも一つである請求項３８に記載の表示基板。
  40. 前記酸化物半導体パターン上に形成されたエッチング停止パターンをさらに含む請求項３２〜３９のいずれかに記載の表示基板。
  41. 前記データ配線は互いに離隔されて対向するソース電極およびドレーン電極を含み、前記エッチング停止パターンはソース電極およびドレーン電極によって露出される請求項４０に記載の表示基板。
  42. 前記酸化物半導体パターンは前記第３元素の濃度が相対的に高い第１区間と前記第３元素の濃度が相対的に低い第２区間を含み、前記第１区間が前記ゲート配線と隣接する請求項３２〜４１のいずれかに記載の表示基板。
  43. 前記酸化物半導体パターンは前記第３元素の濃度が相対的に高い第１区間と前記第３元素の濃度が相対的に低い第２区間を含み、前記第２区間が前記ゲート配線と隣接する請求項３２〜４１のいずれかに記載の表示基板。
  44. 前記第１区間は前記第２区間に流入する光を遮断し、前記光は４００ｎｍないし５００ｎｍの波長を有する請求項４２又は４３に記載の表示基板。
  45. 前記第１区間のバンドギャップ（Ｂａｎｄ Ｇａｐ）は前記第２区間のバンドギャップより大きい請求項４２又は４３に記載の表示基板。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014032399A (ja) * 2012-07-13 2014-02-20 Semiconductor Energy Lab Co Ltd 液晶表示装置
JP2014057049A (ja) * 2012-08-10 2014-03-27 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2014095895A (ja) * 2012-10-12 2014-05-22 Semiconductor Energy Lab Co Ltd 液晶表示装置、タッチパネル
KR20150028214A (ko) * 2013-09-05 2015-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20150079274A (ko) * 2013-12-31 2015-07-08 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
WO2015194176A1 (ja) * 2014-06-20 2015-12-23 株式会社Ｊｏｌｅｄ 薄膜トランジスタ、薄膜トランジスタの製造方法及び有機ｅｌ表示装置
JP2016105494A (ja) * 2010-11-30 2016-06-09 株式会社半導体エネルギー研究所 半導体装置
JP2017195376A (ja) * 2012-03-09 2017-10-26 バーサム マテリアルズ ユーエス，リミティド ライアビリティ カンパニー ディスプレイ・デバイスのためのバリア材料
JP2018163376A (ja) * 2011-11-11 2018-10-18 株式会社半導体エネルギー研究所 電子機器
WO2021024721A1 (ja) * 2019-08-06 2021-02-11 株式会社ジャパンディスプレイ 表示装置及びその製造方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120021602A (ko) * 2010-08-10 2012-03-09 삼성전자주식회사 표시 기판 및 이의 제조 방법
US8952377B2 (en) * 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8878176B2 (en) * 2011-08-11 2014-11-04 The Hong Kong University Of Science And Technology Metal-oxide based thin-film transistors with fluorinated active layer
KR101875224B1 (ko) * 2011-10-24 2018-07-06 엘지디스플레이 주식회사 액정표시장치의 제조방법
KR101950834B1 (ko) * 2012-03-06 2019-02-21 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 이의 제조 방법
KR102254731B1 (ko) 2012-04-13 2021-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102119914B1 (ko) 2012-05-31 2020-06-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9153699B2 (en) 2012-06-15 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multiple oxide semiconductor layers
US9190525B2 (en) * 2012-07-06 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor layer
KR102109166B1 (ko) 2013-01-15 2020-05-12 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 구비하는 표시 기판
US10304859B2 (en) 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
JP6374221B2 (ja) * 2013-06-05 2018-08-15 株式会社半導体エネルギー研究所 半導体装置
KR102205698B1 (ko) 2013-08-29 2021-01-21 삼성전자주식회사 반도체막의 형성방법 및 반도체막을 포함하는 트랜지스터의 제조방법
KR102238994B1 (ko) * 2014-07-17 2021-04-12 엘지디스플레이 주식회사 표시장치
KR101636146B1 (ko) * 2014-09-16 2016-07-07 한양대학교 산학협력단 박막 트랜지스터 및 그 제조 방법
JP2017124383A (ja) * 2016-01-15 2017-07-20 双葉電子工業株式会社 乾燥剤、封止構造、及び有機ｅｌ素子
CN105789284B (zh) * 2016-04-12 2018-08-28 中国科学院宁波材料技术与工程研究所 薄膜晶体管及其制备方法和显示装置
CN106206681B (zh) * 2016-08-15 2019-01-11 中国科学院宁波材料技术与工程研究所 薄膜晶体管及制备方法和交互式显示装置
KR102421629B1 (ko) * 2017-07-05 2022-07-18 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
US11624953B2 (en) 2017-07-05 2023-04-11 Samsung Display Co., Ltd. Display apparatus comprising a color conversion pattern and a light blocking pattern disposed on a data pattern of a thin film transistor
CN108550625B (zh) * 2018-04-18 2021-04-02 Tcl华星光电技术有限公司 一种薄膜晶体管及其制作方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003303969A (ja) * 2002-04-01 2003-10-24 Internatl Business Mach Corp <Ibm> 薄膜トランジスタ、薄膜トランジスタの製造方法および該薄膜トランジスタを含むアクティブ・マトリックス型表示装置
JP2006165530A (ja) * 2004-11-10 2006-06-22 Canon Inc センサ及び非平面撮像装置
JP2007519256A (ja) * 2004-01-23 2007-07-12 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． ドープされた部分を有する堆積チャネル領域を含むトランジスタ
JP2008199005A (ja) * 2007-02-09 2008-08-28 Samsung Electronics Co Ltd 薄膜トランジスタ及びその製造方法
WO2009034953A1 (ja) * 2007-09-10 2009-03-19 Idemitsu Kosan Co., Ltd. 薄膜トランジスタ
JP2009158940A (ja) * 2007-12-03 2009-07-16 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2009170905A (ja) * 2008-01-15 2009-07-30 Samsung Electronics Co Ltd 表示基板およびこれを含む表示装置
JP2009231613A (ja) * 2008-03-24 2009-10-08 Fujifilm Corp 薄膜電界効果型トランジスタおよび表示装置
JP2009302520A (ja) * 2008-05-16 2009-12-24 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
WO2010002608A2 (en) * 2008-07-02 2010-01-07 Applied Materials, Inc. Thin film transistors using multiple active channel layers
JP2010251731A (ja) * 2009-03-26 2010-11-04 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1998373A3 (en) * 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP4904789B2 (ja) * 2005-11-30 2012-03-28 凸版印刷株式会社 薄膜トランジスタ
JP4727684B2 (ja) * 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
KR100858617B1 (ko) * 2007-05-10 2008-09-17 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
KR101345376B1 (ko) * 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101513601B1 (ko) * 2008-03-07 2015-04-21 삼성전자주식회사 트랜지스터
JP4626659B2 (ja) * 2008-03-13 2011-02-09 ソニー株式会社 表示装置
KR100941850B1 (ko) * 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) * 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR101648927B1 (ko) * 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101035357B1 (ko) * 2009-12-15 2011-05-20 삼성모바일디스플레이주식회사 산화물 반도체 박막 트랜지스터, 그 제조방법 및 산화물 반도체 박막 트랜지스터를 구비한 유기전계 발광소자

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003303969A (ja) * 2002-04-01 2003-10-24 Internatl Business Mach Corp <Ibm> 薄膜トランジスタ、薄膜トランジスタの製造方法および該薄膜トランジスタを含むアクティブ・マトリックス型表示装置
JP2007519256A (ja) * 2004-01-23 2007-07-12 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． ドープされた部分を有する堆積チャネル領域を含むトランジスタ
JP2006165530A (ja) * 2004-11-10 2006-06-22 Canon Inc センサ及び非平面撮像装置
JP2008199005A (ja) * 2007-02-09 2008-08-28 Samsung Electronics Co Ltd 薄膜トランジスタ及びその製造方法
WO2009034953A1 (ja) * 2007-09-10 2009-03-19 Idemitsu Kosan Co., Ltd. 薄膜トランジスタ
JP2009158940A (ja) * 2007-12-03 2009-07-16 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2009170905A (ja) * 2008-01-15 2009-07-30 Samsung Electronics Co Ltd 表示基板およびこれを含む表示装置
JP2009231613A (ja) * 2008-03-24 2009-10-08 Fujifilm Corp 薄膜電界効果型トランジスタおよび表示装置
JP2009302520A (ja) * 2008-05-16 2009-12-24 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
WO2010002608A2 (en) * 2008-07-02 2010-01-07 Applied Materials, Inc. Thin film transistors using multiple active channel layers
JP2011527108A (ja) * 2008-07-02 2011-10-20 アプライド マテリアルズ インコーポレイテッド 多重アクティブチャネル層を用いた薄膜トランジスタ
JP2010251731A (ja) * 2009-03-26 2010-11-04 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016105494A (ja) * 2010-11-30 2016-06-09 株式会社半導体エネルギー研究所 半導体装置
JP2017130702A (ja) * 2010-11-30 2017-07-27 株式会社半導体エネルギー研究所 半導体装置
US9634082B2 (en) 2010-11-30 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2018163376A (ja) * 2011-11-11 2018-10-18 株式会社半導体エネルギー研究所 電子機器
US10319862B2 (en) 2012-03-09 2019-06-11 Versum Materials Us, Llc Barrier materials for display devices
JP2017195376A (ja) * 2012-03-09 2017-10-26 バーサム マテリアルズ ユーエス，リミティド ライアビリティ カンパニー ディスプレイ・デバイスのためのバリア材料
JP2014032399A (ja) * 2012-07-13 2014-02-20 Semiconductor Energy Lab Co Ltd 液晶表示装置
JP2014057049A (ja) * 2012-08-10 2014-03-27 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2014095895A (ja) * 2012-10-12 2014-05-22 Semiconductor Energy Lab Co Ltd 液晶表示装置、タッチパネル
US10007133B2 (en) 2012-10-12 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and touch panel
US10401662B2 (en) 2012-10-12 2019-09-03 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and touch panel
KR20150028214A (ko) * 2013-09-05 2015-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20200060321A (ko) * 2013-09-05 2020-05-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102254796B1 (ko) * 2013-09-05 2021-05-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102419712B1 (ko) 2013-09-05 2022-07-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20150079274A (ko) * 2013-12-31 2015-07-08 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR102230653B1 (ko) 2013-12-31 2021-03-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
WO2015194176A1 (ja) * 2014-06-20 2015-12-23 株式会社Ｊｏｌｅｄ 薄膜トランジスタ、薄膜トランジスタの製造方法及び有機ｅｌ表示装置
WO2021024721A1 (ja) * 2019-08-06 2021-02-11 株式会社ジャパンディスプレイ 表示装置及びその製造方法

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Publication number Publication date
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