KR102419712B1 - 반도체 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

[과제] 점유 면적당의 용량이 큰 용량 소자를 제공한다. 또는, 상기 용량 소자를 갖는 반도체 장치를 제공한다. 또는, 집적도가 높은 반도체 장치를 제공한다. 또는, 신규의 반도체 장치를 제공한다. 또는, 고정밀 표시 장치를 제공한다. 또는, 안정된 표시 품위를 갖는 표시 장치를 제공한다.
[해결 수단] 절연 표면 위의 제 1 도전막 및 제 2 도전막과, 절연 표면 위, 제 1 도전막 위 및 제 2 도전막 위의 제 1 절연막과, 제 1 절연막을 개재하여 제 1 도전막과 중첩하는 반도체막과, 반도체막과 접하는 제 3 도전막과, 반도체막과 접하고, 제 1 절연막을 개재하여 제 2 도전막과 중첩하는 제 4 도전막과, 반도체막 위, 제 3 도전막 위 및 제 4 도전막 위에 있고, 두꺼운 영역 및 얇은 영역을 갖는 제 2 절연막과, 제 2 절연막을 개재하여 반도체막과 중첩하는 제 5 도전막과, 제 2 절연막의 얇은 영역에서 제 4 도전막과 중첩하는 제 6 도전막을 갖는 반도체 장치이다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명은 프로세스(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명은 예를 들어, 반도체 장치, 표시 장치, 액정 표시 장치, 일렉트로 루미네선스(EL: Electroluminescence) 표시 장치, 발광 장치, 조명 장치, 기억 장치, 프로세서에 관한 것이다. 또는, 반도체막, 반도체 장치, 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 프로세서의 제조 방법에 관한 것이다. 또는, 반도체 장치, 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 프로세서의 구동 방법에 관한 것이다. 특히, 본 발명의 일 형태는, 트랜지스터를 갖는 반도체 장치, 표시 장치, 발광 장치, 기억 장치, 프로세서, 또는 이들 구동 방법 등에 관한 것이다. 또는, 본 발명의 일 형태는, 상기 반도체 장치, 상기 표시 장치, 상기 발광 장치, 상기 기억 장치 또는 상기 프로세서를 갖는 전자 기기 등에 관한 것이다.
또한, 본 명세서 중에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말한다. 표시 장치, 발광 장치, 전기 광학 장치, 반도체 회로 및 전자 기기 등은 반도체 장치를 가지는 경우가 있다.
절연 표면을 갖는 기판 위에 형성된 반도체막을 사용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로나 표시 장치와 같은 반도체 장치에 널리 응용되고 있다.
트랜지스터에 사용하는 반도체막은, 비정질 실리콘막, 다결정 실리콘막, 산화물 반도체막 등이 용도에 따라 구분되어 사용되고 있다. 예를 들어, 대형의 표시 장치를 구성하는 트랜지스터에는, 대면적 기판으로의 성막 기술이 확립되어 있는 비정질 실리콘막 또는 산화물 반도체막을 사용하면 적합하다. 한편, 구동 회로를 일체로 형성한 고기능의 표시 장치를 구성하는 트랜지스터에는, 높은 전계 효과 이동도를 갖는 트랜지스터를 제작할 수 있는 다결정 실리콘막 또는 산화물 반도체막을 사용하면 적합하다.
최근에는, 휴대형 정보 단말의 고정밀화가 진행되고, 1화소당의 면적은 축소되고 있다. 화소의 면적이 축소됨으로써, 화소에서 배선, 트랜지스터 및 용량 소자가 차지하는 비율은 증대하게 된다. 배선의 면적 저감을 위해서는 예를 들어, 저저항의 구리 배선을 사용하는 것이 유효하다. 또한, 트랜지스터의 면적 저감을 위해서는 예를 들어, 높은 전계 효과 이동도를 갖는 다결정 실리콘막 또는 산화물 반도체막을 사용하는 것이 유효하다.
특허문헌 1에는, 산화물 반도체막을 사용한 트랜지스터와, 산화물 반도체막을 사용한 용량 소자를 갖는 표시 장치가 개시되어 있다.
국제공개 제2011/148537호
점유 면적당의 용량이 큰 용량 소자를 제공하는 것을 과제 중 하나로 한다. 또는, 상기 용량 소자를 갖는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 집적도가 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 신규의 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또는, 고정밀 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 안정된 표시 품위를 갖는 표시 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 상술한 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 상술한 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제가 만들어질 수 있다.
본 발명의 일 형태를 이하에 기재한다.
(1) 절연 표면 위의 제 1 도전막 및 제 2 도전막과, 절연 표면 위, 제 1 도전막 위 및 제 2 도전막 위의 제 1 절연막과, 제 1 절연막을 개재하여 제 1 도전막과 중첩하는 반도체막과, 반도체막과 접하는 제 3 도전막과, 반도체막과 접하고, 제 1 절연막을 개재하여 제 2 도전막과 중첩하는 제 4 도전막과, 반도체막 위, 제 3 도전막 위 및 제 4 도전막 위에 있고, 두꺼운 영역 및 얇은 영역을 갖는 제 2 절연막과, 제 2 절연막을 개재하여 반도체막과 중첩하는 제 5 도전막과, 제 2 절연막의 얇은 영역에서 제 4 도전막과 중첩하는 제 6 도전막을 갖는 반도체 장치이다.
(2) 절연 표면 위의 제 1 도전막 및 제 2 도전막과, 절연 표면 위, 제 1 도전막 위 및 제 2 도전막 위에 있고, 두꺼운 영역과 얇은 영역을 갖는 제 1 절연막과, 제 1 절연막을 개재하여 제 1 도전막과 중첩하는 반도체막과, 반도체막과 접하는 제 3 도전막과, 반도체막과 접하고, 제 1 절연막의 얇은 영역에서 제 2 도전막과 중첩하는 제 4 도전막과, 반도체막 위, 제 3 도전막 위 및 제 4 도전막 위의 제 2 절연막과, 제 2 절연막을 개재하여 반도체막과 중첩하는 제 5 도전막과, 제 2 절연막을 개재하여 제 4 도전막과 중첩하는 제 6 도전막을 갖는 반도체 장치이다.
(3) 절연 표면 위의 제 1 도전막 및 제 2 도전막과, 절연 표면 위, 제 1 도전막 위 및 제 2 도전막 위에 있고, 두꺼운 영역과 얇은 영역을 갖는 제 1 절연막과, 제 1 절연막을 개재하여 제 1 도전막과 중첩하는 반도체막과, 반도체막과 접하는 제 3 도전막과, 반도체막과 접하고, 제 1 절연막의 얇은 영역에서 제 2 도전막과 중첩하는 제 4 도전막과, 반도체막 위, 제 3 도전막 위 및 제 4 도전막 위에 있고, 두꺼운 영역 및 얇은 영역을 갖는 제 2 절연막과, 제 2 절연막을 개재하여 반도체막과 중첩하는 제 5 도전막과, 제 2 절연막의 얇은 영역에서 제 4 도전막과 중첩하는 제 6 도전막을 갖는 반도체 장치이다.
(4) 반도체막이 산화물 반도체막인 (1) 내지 (3) 중 어느 하나에 기재된 반도체 장치이다.
(5) 반도체막이 다결정 실리콘막인 (1) 내지 (3) 중 어느 하나에 기재된 반도체 장치이다.
(6) 제 2 절연막 위, 제 5 도전막 위 및 제 6 도전막 위의 제 3 절연막과, 제 3 절연막 위에 있고, 제 4 도전막과 전기적으로 접속되는 표시 소자를 갖는 (1) 내지 (5) 중 어느 하나에 기재된 반도체 장치이다.
점유 면적당의 용량이 큰 용량 소자를 제공할 수 있다. 또는, 상기 용량 소자를 갖는 반도체 장치를 제공할 수 있다. 또는, 집적도가 높은 반도체 장치를 제공할 수 있다. 또는, 신규의 반도체 장치를 제공할 수 있다. 또한, 본 발명의 일 형태는 이들 효과에 한정되는 것은 아니다. 예를 들어, 본 발명의 일 형태는, 경우에 따라서는, 또는, 상황에 따라, 이들 효과 이외의 효과를 갖는 경우도 있다. 또는, 예를 들어, 본 발명의 일 형태는, 경우에 따라서는, 또는, 상황에 따라, 이들 효과를 갖지 않는 경우도 있다.
또는, 고정밀 표시 장치를 제공할 수 있다. 또는, 안정된 표시 품위를 갖는 표시 장치를 제공할 수 있다.
도 1은 본 발명의 일 형태에 따른 용량 소자의 일례를 도시한 단면도 및 회로도.
도 2는 본 발명의 일 형태에 따른 표시 장치의 일례를 도시한 회로도, 상면도 및 단면도.
도 3은 본 발명의 일 형태에 따른 표시 장치의 일례를 도시한 단면도.
도 4는 본 발명의 일 형태에 따른 표시 장치의 일례를 도시한 단면도.
도 5는 본 발명의 일 형태에 따른 표시 장치의 일례를 도시한 회로도 및 단면도.
도 6은 본 발명의 일 형태에 따른 표시 장치의 일례를 도시한 회로도, 상면도 및 단면도.
도 7은 본 발명의 일 형태에 따른 표시 장치의 화소에서의 문턱 전압 보정을 설명하는 타이밍 차트 및 회로도.
도 8은 본 발명의 일 형태에 따른 표시 장치의 화소에서의 문턱 전압 보정을 설명하는 회로도.
도 9는 본 발명의 일 형태에 따른 표시 장치의 제작 방법의 일례를 도시한 상면도 및 단면도.
도 10은 본 발명의 일 형태에 따른 표시 장치의 제작 방법의 일례를 도시한 상면도 및 단면도.
도 11은 본 발명의 일 형태에 따른 표시 장치의 제작 방법의 일례를 도시한 상면도 및 단면도.
도 12는 본 발명의 일 형태에 따른 표시 장치의 제작 방법의 일례를 도시한 상면도 및 단면도.
도 13은 본 발명의 일 형태에 따른 표시 장치의 제작 방법의 일례를 도시한 상면도 및 단면도.
도 14는 본 발명의 일 형태에 따른 표시 장치의 제작 방법의 일례를 도시한 상면도 및 단면도.
도 15는 본 발명의 일 형태에 따른 표시 장치의 제작 방법의 일례를 도시한 상면도 및 단면도.
도 16은 본 발명의 일 형태에 따른 표시 장치의 제작 방법의 일례를 도시한 상면도 및 단면도.
도 17은 본 발명의 일 형태에 따른 표시 장치의 문턱 전압 보정 능력을 도시한 도면.
도 18은 본 발명의 일 형태에 따른 표시 모듈을 설명하는 도면.
도 19는 본 발명의 일 형태에 따른 전자 기기 및 조명 장치의 일례를 설명하는 도면.
도 20은 본 발명의 일 형태에 따른 전자 기기의 일례를 설명하는 도면.
도 21은 본 발명의 일 형태에 따른 표시 장치의 사진.
도 22는 본 발명의 일 형태에 따른 주사선 구동 회로의 회로도.
도 23은 주사선 구동 회로의 접속 관계를 도시한 도면.
도 24는 본 발명의 일 형태에 따른 시프트 레지스터의 회로도.
도 25는 본 발명의 일 형태에 따른 시프트 레지스터의 회로도.
도 26은 본 발명의 일 형태에 따른 시프트 레지스터의 회로도.
도 27은 본 발명의 일 형태에 따른 시프트 레지스터의 회로도.
도 28은 본 발명의 일 형태에 따른 인버터의 회로도.
도 29는 본 발명의 일 형태에 따른 주사선 구동 회로의 타이밍 차트.
도 30은 본 발명의 일 형태에 따른 주사선 구동 회로의 출력 파형을 도시한 도면.
도 31은 본 발명의 일 형태에 따른 표시 장치의 RGB 각 색의 색 좌표를 도시한 도면.
본 발명의 실시형태에 대하여 도면을 사용하여 상세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 이하에 기재되는 실시형태의 기재 내용에 한정되어 해석되는 것은 아니다. 또한, 도면을 사용하여 발명의 구성을 설명함에 있어서, 동일한 것을 가리키는 부호는 다른 도면간에서도 공통적으로 사용한다. 또한 동일한 것을 가리킬 때에는 해치 패턴을 동일하게 하고 특히 부호를 붙이지 않는 경우가 있다.
또한, 어떤 하나의 실시형태의 내용은 다른 실시형태의 내용에 대하여 적용, 조합, 또는 치환 등을 할 수 있다.
또한, 도면에 있어서, 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
또한, 전압은, 어떤 전위와 기준의 전위(예를 들어 접지 전위(GND) 또는 소스 전위)의 전위차를 나타내는 경우가 많다. 따라서, 전압을 전위라고 바꿔 말할 수 있다.
본 명세서에서는, "전기적으로 접속한다"라고 표현되는 경우라도, 실제 회로에서는 물리적인 접속 부분이 없고, 배선이 연장되어 있을 뿐인 경우도 있다.
또한, 제 1, 제 2 등의 서수사는 편의적으로 사용하는 것이며, 공정순 또는 적층순을 나타내는 것이 아니다. 따라서, 예를 들어, "제 1"을 "제 2" 또는 "제 3" 등으로 적절히 바꿔서 설명할 수 있다. 또한, 본 명세서 등에 기재되어 있는 서수사와, 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않는 경우가 있다.
본 명세서에서, 예를 들어, 물체의 형상을 "직경", "입자 직경", "크기", "사이즈", "폭" 등으로 규정하는 경우, 물체가 들어가는 최소의 정육면체에서의 한변의 길이, 또는 물체의 일단면에서의 원 상당 직경으로 바꿔 읽을 수도 있다. 물체의 일단면에서의 원 상당 직경이란, 물체의 일단면과 같은 면적이 되는 정원(正員)의 직경을 말한다.
또한, "반도체"라고 표기한 경우라도, 예를 들어, 도전성이 충분히 낮은 경우에는 "절연체"로서의 특성을 갖는 경우가 있다. 또한, "반도체"와 "절연체"는 경계가 애매하여, 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에 기재된 "반도체"는 "절연체"로 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서에 기재된 "절연체"는 "반도체"로 바꿔 말할 수 있는 경우가 있다.
또한, "반도체"라고 표기한 경우라도, 예를 들어, 도전성이 충분히 높은 경우에는 "도전체"로서의 특성을 갖는 경우가 있다. 또한, "반도체"와 "도전체"는 경계가 애매하여, 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에 기재된 "반도체"는 "도전체"로 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서에 기재된 "도전체"는 "반도체"로 바꿔 말할 수 있는 경우가 있다.
또한, 반도체막의 불순물이란, 예를 들어, 반도체막을 구성하는 주성분 이외의 것을 말한다. 예를 들어, 농도가 0.1원자% 미만의 원소는 불순물이다. 불순물이 포함됨으로써, 예를 들어, 반도체막에 캐리어 트랩이 형성되거나, 캐리어 이동도가 저하되거나, 결정성이 저하되는 것 등이 일어나는 경우가 있다. 반도체막이 산화물 반도체막인 경우, 반도체막의 특성을 변화시키는 불순물로서는 예를 들어, 제 1 족 원소, 제 2 족 원소, 제 14 족 원소, 제 15 족 원소, 주성분 이외의 전이 금속 등이 있고, 특히, 예를 들어, 수소(물에도 포함됨), 리튬, 나트륨, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 산화물 반도체의 경우, 불순물의 혼입에 의해 산소 결손을 형성하는 경우가 있다. 또한, 반도체막이 실리콘막인 경우, 반도체막의 특성을 변화시키는 불순물로서는 예를 들어, 산소, 수소를 제외한 제 1 족 원소, 제 2 족 원소, 제 13 족 원소, 제 15 족 원소 등이 있다.
또한, 본 명세서에 있어서, 과잉 산소란, 예를 들어, 화학양론적 조성을 초과하여 포함되는 산소를 말한다. 또는, 과잉 산소란, 예를 들어, 가열함으로써 방출되는 산소를 말한다. 과잉 산소는 예를 들어, 막이나 층의 내부를 이동할 수 있다. 과잉 산소의 이동은, 막이나 층의 원자 사이를 이동하는 경우와, 막이나 층을 구성하는 산소와 치환하면서 당구공처럼 이동하는 경우가 있다. 또한, 과잉 산소를 포함하는 절연막은 예를 들어, 가열 처리에 의해 산소를 방출하는 기능을 갖는 절연막이다.
또한, 본 명세서에 있어서, "평행"이란, 두개의 직선이 -10°이상 10°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5°이상 5°이하의 경우도 포함된다. 또한, "수직"이란, 두개의 직선이 80°이상 100°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85°이상 95°이하의 경우도 포함된다.
실시형태에 있어서, 도전막으로서는, 예를 들어, 알루미늄, 티타늄, 크롬, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 탄탈 또는 텅스텐을 포함하는 도전막을 단층 또는 적층으로 사용하면 좋다. 또는, 투과성을 갖는 도전막으로서는 예를 들어, In-Zn-W 산화물막, In-Sn 산화물막, In-Zn 산화물막, 산화 인듐막, 산화 아연막 및 산화 주석막 등의 산화물막을 사용하면 좋다. 또한, 상술한 산화물막은 Al, Ga, Sb, F 등이 미량 첨가되어도 좋다. 또한, 빛을 투과할 정도의 금속 박막(바람직하게는, 5nm 이상 30nm 이하 정도)을 사용할 수도 있다. 예를 들어 5nm의 막두께를 갖는 Ag막, Mg막 또는 Ag-Mg 합금막을 사용해도 좋다. 또는, 가시광을 효율적으로 반사하는 막으로서는 예를 들어, 리튬, 알루미늄, 티타늄, 마그네슘, 란탄, 은, 실리콘 또는 니켈을 포함하는 막을 사용하면 좋다.
또한, 절연막으로서는 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄 또는 산화 탄탈을 포함하는 절연막을 단층, 또는 적층으로 사용하면 좋다. 또는, 폴리이미드 수지, 아크릴 수지, 에폭시 수지, 실리콘 수지 등의 수지막을 사용해도 상관없다.
<용량 소자에 대하여>
이하에서는, 본 발명의 일 형태에 따른 용량 소자에 대하여, 도 1을 사용하여 설명한다.
도 1의 (A), 도 1의 (B) 및 도 1의 (C)에 용량 소자의 단면도의 일례를 도시하였다.
도 1의 (A)에 도시된 용량 소자는, 기판(100) 위의 도전막(104)과, 도전막(104) 위의 절연막(112)과, 절연막(112)을 개재하여 도전막(104)과 중첩하는 도전막(116)과, 도전막(116) 위의 두꺼운 영역 및 얇은 영역을 갖는 절연막(118)과, 절연막(118)의 얇은 영역을 개재하여 도전막(116)과 중첩하는 도전막(114)을 갖는다. 또한, 도전막(114)은 절연막(112) 및 절연막(118)의 개구부를 개재하여 도전막(104)과 전기적으로 접속한다.
도 1의 (B)에 도시된 용량 소자는, 기판(100) 위의 도전막(104)과, 도전막(104) 위의 두꺼운 영역 및 얇은 영역을 갖는 절연막(112)과, 절연막(112)의 얇은 영역을 개재하여 도전막(104)과 중첩하는 도전막(116)과, 도전막(116) 위의 절연막(118)과, 절연막(118)을 개재하여 도전막(116)과 중첩하는 도전막(114)을 갖는다. 또한, 도전막(114)은 절연막(112) 및 절연막(118)의 개구부를 개재하여 도전막(104)과 전기적으로 접속한다.
도 1의 (C)에 도시된 용량 소자는, 기판(100) 위의 도전막(104)과, 도전막(104) 위의 두꺼운 영역 및 얇은 영역을 갖는 절연막(112)과, 절연막(112)의 얇은 영역을 개재하여 도전막(104)과 중첩하는 도전막(116)과, 도전막(116) 위의 두꺼운 영역 및 얇은 영역을 갖는 절연막(118)과, 절연막(118)의 얇은 영역을 개재하여 도전막(116)과 중첩하는 도전막(114)을 갖는다. 또한, 도전막(114)은 절연막(112) 및 절연막(118)의 개구부를 개재하여 도전막(104)과 전기적으로 접속한다.
예를 들어, 다양한 기판을 사용하여 트랜지스터나 용량 소자를 제작할 수 있다. 기판의 종류는 특정한 것으로 한정되지 않는다. 그 기판의 일례로서는, 반도체 기판(예를 들어 단결정 기판 또는 실리콘 기판), SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인레스 스틸 기판, 스테인레스 스틸박을 갖는 기판, 텅스텐 기판, 텅스텐박을 갖는 기판, 가요성 기판, 부착 필름, 섬유상의 재료를 포함하는 종이, 또는 기재 필름 등이 있다. 유리 기판의 일례로서는, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리, 또는 소다라임 유리 등이 있다. 가요성 기판의 일례로서는, 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 폴리에테르 설폰(PES)으로 대표되는 플라스틱, 또는 아크릴 등의 가요성을 갖는 합성 수지 등이 있다. 부착 필름의 일례로서는, 폴리프로필렌, 폴리에스테르, 폴리불화 비닐, 또는 폴리염화 비닐 등이 있다. 기재 필름의 일례로서는, 폴리에스테르, 폴리아미드, 폴리이미드, 무기 증착 필름, 또는 종이류 등이 있다. 특히, 반도체 기판, 또는 SOI 기판 등을 사용하여 트랜지스터를 제조함으로써, 특성, 사이즈, 또는 형상 등의 편차가 작고, 전류 능력이 높고, 사이즈가 작은 트랜지스터를 제조할 수 있다. 이러한 트랜지스터에 의하여 회로를 구성하면, 회로의 저소비 전력화, 또는 회로의 고집적화를 도모할 수 있다.
또한, 어떤 기판을 사용하여 트랜지스터나 용량 소자를 제작하고, 그 후에 다른 기판에 트랜지스터나 용량 소자를 전치하고, 별도의 기판 위에 트랜지스터나 용량 소자를 배치해도 좋다. 트랜지스터나 용량 소자가 전치되는 기판의 일례로서는, 상술한 트랜지스터나 용량 소자를 제작하는 것이 가능한 기판에 추가하여, 종이 기판, 셀로판 기판, 석재 기판, 목재 기판, 천 기판(천연 섬유(견, 면, 마), 합성 섬유(나일론, 폴리우레탄, 폴리에스테르) 또는 재생 섬유(아세테이트, 큐프라, 레이온, 재생 폴리에스테르) 등을 포함함), 피혁 기판, 또는 고무 기판 등이 있다. 이들 기판을 사용함으로써, 특성이 좋은 트랜지스터의 제작, 소비 전력이 작은 트랜지스터의 제작, 깨지기 어려운 장치의 제작, 내열성의 부여, 경량화, 또는 박형화를 도모할 수 있다.
또한, 소정의 기능을 실현시키기 위해서 필요한 회로의 모두를, 동일한 기판에 제작하는 것이 가능하다. 이리하여, 부품 수의 삭감에 의한 비용의 저감, 또는 회로 부품과의 접속점 수의 저감에 의한 신뢰성의 향상을 도모할 수 있다.
또한, 소정의 기능을 실현시키기 위하여 필요한 회로의 전부를 같은 기판에 제작하지 않아도 좋다. 즉, 소정의 기능을 실현시키기 위하여 필요한 회로의 일부는, 어떤 기판에 제작되어, 소정의 기능을 실현시키기 위해서 필요한 회로의 다른 일부는 다른 기판에 제작해도 좋다. 예를 들어, 소정의 기능을 실현시키기 위해서 필요한 회로의 일부는 유리 기판에 제작되고, 소정의 기능을 실현시키기 위해서 필요한 회로의 다른 일부는 반도체 기판(또는 SOI 기판)에 제작할 수 있다. 그리고, 소정의 기능을 실현시키기 위해서 필요한 회로의 다른 일부가 제작되는 반도체 기판(IC 칩이라고도 함.)을, COG(Chip On Glass)에 의하여 유리 기판에 접속하고, 유리 기판에 그 IC 칩을 배치하는 것이 가능하다. 또는, IC 칩을, TAB(Tape Automated Bonding), COF(Chip On Film), SMT(Surface Mount Technology), 또는 프린트 기판 등을 사용하여 유리 기판과 접속하는 것이 가능하다. 이와 같이, 회로의 일부가 화소부와 같은 기판에 제작되어 있음으로써, 부품 수의 삭감에 의한 비용의 저감, 또는 회로 부품과의 접속점 수의 저감에 의한 신뢰성의 향상을 도모할 수 있다. 특히, 구동 전압이 큰 부분의 회로, 또는 구동 주파수가 높은 부분의 회로 등은 소비 전력이 커지는 경우가 많다. 그래서, 이러한 회로를, 화소부와는 다른 기판에 제작하여 IC 칩을 구성한다. 이 IC 칩을 사용함으로써, 소비 전력의 증가를 방지할 수 있다.
도 1의 (A), 도 1의 (B) 및 도 1의 (C)에 도시된 용량 소자는, 도전막(104), 절연막(112) 및 도전막(116)을 갖는 용량 소자(C1)와, 도전막(116), 절연막(118) 및 도전막(114)을 갖는 용량 소자(C2)를 갖는다. 따라서, 도 1의 (A), 도 1의 (B) 및 도 1의 (C)에 도시된 용량 소자는, 용량 소자(C1)와 용량 소자(C2)가 병렬로 접속된 회로도로 나타낼 수 있다(도 1의 (D) 참조.). 즉, 도 1의 (A), 도 1의 (B) 및 도 1의 (C)에 도시된 용량 소자의 용량은, 용량 소자(C1)의 용량과 용량 소자(C2)의 용량의 합이 된다.
도 1의 (A)에 도시된 용량 소자에 있어서, 용량 소자(C2)는 절연막(118)의 얇은 영역을 이용하므로, 점유 면적당의 용량을 크게 할 수 있다. 또한, 도 1의 (B)에 도시된 용량 소자에 있어서, 용량 소자(C1)는 절연막(112)의 얇은 영역을 이용하므로, 점유 면적당의 용량을 크게 할 수 있다. 도 1의 (C)에 도시된 용량 소자에 있어서, 용량 소자(C1)는 절연막(112)의 얇은 영역을 이용하고, 용량 소자(C2)는 절연막(118)의 얇은 영역을 이용하므로, 점유 면적당의 용량을 크게 할 수 있다.
이와 같이, 도 1의 (A), 도 1의 (B) 및 도 1의 (C)에 도시된 용량 소자는, 점유 면적당의 용량이 큰 용량 소자이다.
도 1의 (A), 도 1의 (B) 및 도 1의 (C)에 도시된 용량 소자를 반도체 장치에 사용함으로써, 반도체 장치의 집적도를 높일 수 있다. 또한, 작은 점유 면적으로 큰 용량의 용량 소자를 갖는 반도체 장치를 제공할 수 있다.
도 1의 (A), 도 1의 (B) 및 도 1의 (C)에 도시된 용량 소자는 예를 들어, 트랜지스터와 동일 공정을 거쳐 제작할 수 있다. 예를 들어, 도전막(104)과 동일 공정을 거쳐서 형성된 도전막을 트랜지스터의 게이트 전극으로서 이용할 수 있다. 또한, 예를 들어, 절연막(112)과 동일 공정을 거쳐서 형성된 절연막을 트랜지스터의 게이트 절연막으로서 이용할 수 있다. 또한, 예를 들어, 도전막(116)과 동일 공정을 거쳐서 형성된 도전막을 트랜지스터의 소스 전극 또는 드레인 전극으로서 이용할 수 있다. 또한, 예를 들어, 절연막(118)과 동일 공정을 거쳐서 형성된 절연막을 트랜지스터의 보호 절연막으로서 이용할 수 있다. 또한, 예를 들어, 도전막(114)과 동일 공정을 거쳐서 형성된 도전막을 트랜지스터의 제 2 게이트 전극으로서 이용할 수 있다. 또한, 도전막(114)과 동일 공정을 거쳐서 형성된 도전막을 트랜지스터의 제 2 게이트 전극으로서 이용하는 경우, 절연막(118)과 동일 공정을 거쳐서 형성된 절연막을 트랜지스터의 제 2 게이트 절연막으로서 기능시킬 수 있다. 또한, 용량 소자를 구성하는 절연막의 두꺼운 영역 및 얇은 영역은, 다계조 마스크(그레이 톤 마스크라고도 함.)를 사용한 포토리소그래피 공정에 의하여 형성해도 상관없다. 다계조 마스크를 사용함으로써, 포토마스크 수를 저감하는 것이 가능해 지고, 생산성을 높일 수 있는 경우가 있다.
이와 같이 트랜지스터와 용량 소자를 조합함으로써 임의의 반도체 장치를 제작할 수 있다. 반도체 장치의 일례로서는, 표시 장치, 기억 장치, 프로세서 등을 들 수 있다. 도 1의 (A), 도 1의 (B) 및 도 1의 (C)에 도시된 용량 소자는 점유 면적당의 용량이 큰 용량 소자이므로, 표시 품위가 높은 표시 장치, 유지 특성이 우수한 기억 장치, 소비 전력이 작은 프로세서 등을 실현할 수 있다. 또한, 고정밀 표시 장치, 집적도가 높은 기억 장치 및 프로세서를 실현할 수 있다.
도 1의 (A), 도 1의 (B) 및 도 1의 (C)에 도시된 용량 소자를 구성하는 도전 막 중 적어도 일부에 투광성을 갖는 도전막을 사용해도 좋다. 그 경우, 예를 들어, 상기 용량 소자를 사용한 표시 장치의 개구율을 높일 수 있는 경우가 있다. 또는, 상기 용량 소자를 사용한 표시 장치의 소비 전력을 저감할 수 있는 경우가 있다.
단, 본 발명의 실시형태의 일 형태는 이것에 한정되지 않는다. 경우에 따라서는, 또는, 상황에 따라서, 용량 소자는 용량 소자가 갖는 절연막이 얇지 않아도 좋다.
<표시 장치에 대하여>
이하에서는, 본 발명의 일 형태에 따른 표시 장치에 대하여, 도 2 내지 도 14를 사용하여 설명한다.
표시 장치에 사용할 수 있는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함.), 발광 소자(발광 표시 소자라고도 함.) 등을 사용할 수 있다. 발광 소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL, 유기 EL등을 포함한다. 또한, 전자 잉크, 전기 영동 소자 등, 전기적 작용에 의해 콘트라스트가 변화되는 표시 매체나, 그레이팅 라이트 밸브(GLV), 플라즈마 디스플레이 패널(PDP), MEMS(micro electro mechanical system), 디지털 마이크로미러 디바이스(DMD), DMS(디지털 마이크로 셔터), IMOD(interferometric modulator display) 소자, 일렉트로웨팅(electrowetting) 소자, 압전 세라믹 디스플레이, 카본 나노 튜브, 등도 표시 소자로서 적용할 수 있다. 이하에서는, 표시 장치의 일례로서 EL 소자를 사용한 표시 장치(EL 표시 장치) 및 액정 소자를 사용한 표시 장치(액정 표시 장치)에 대하여 설명한다.
또한, 이하에 도시된 표시 장치는, 표시 소자가 밀봉된 상태에 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다.
또한, 이하에 도시된 표시 장치는 화상 표시 디바이스, 또는 광원(조명 장치 포함)을 가리킨다. 또한, 커넥터, 예를 들어 FPC, TCP가 부착된 모듈, TCP의 끝에 프린트 배선판을 갖는 모듈 또는 표시 소자에 COG 방식에 의해 IC(집적 회로)가 직접 실장된 모듈도 전부 표시 장치에 포함하는 것으로 한다.
도 2는 본 발명의 일 형태에 따른 EL 표시 장치의 일례이다. 도 2의 (A)에 EL 표시 장치의 화소의 회로도를 도시하였다. 도 2의 (B)는 EL 표시 장치 전체를 도시한 상면도이다. 또한, 도 2의 (C)는 도 2의 (B)의 일점 쇄선 M-N의 일부에 대응하는 M-N 단면이다.
도 2의 (A)는 EL 표시 장치에 사용되는 화소의 회로도의 일례이다.
또한, 본 명세서 등에서는, 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 갖는 모든 단자에 대하여, 그 접속처를 특정하지 않아도 당업자라면 발명의 일 형태를 구성할 수 있는 경우가 있다. 즉, 접속처를 특정하지 않아도, 발명의 일 형태가 명확하다고 할 수 있다. 그리고, 접속처가 특정된 내용이, 본 명세서 등에 기재되어 있는 경우, 접속처를 특정하지 않은 발명의 일 형태가, 본 명세서 등에 기재되어 있다고 판단할 수 있는 경우가 있다. 특히, 단자의 접속처로서 복수의 개소가 상정될 경우에는, 그 단자의 접속처를 특정한 개소로 한정할 필요는 없다. 따라서, 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 갖는 일부의 단자에 대해서만, 그 접속처를 특정함으로써, 발명의 일 형태를 구성할 수 있는 경우가 있다.
또한, 본 명세서 등에서는, 어떤 회로에 대하여, 적어도 접속처를 특정하면, 당업자라면 발명을 특정할 수 있는 경우가 있다. 또는, 어떤 회로에 대하여 적어도 기능을 특정하면, 당업자라면 발명을 특정할 수 있는 경우가 있다. 즉, 기능을 특정하면, 발명의 일 형태가 명확하다고 할 수 있다. 그리고, 기능이 특정된 발명의 일 형태가, 본 명세서 등에 기재되어 있다고 판단할 수 있는 경우가 있다. 따라서, 어떤 회로에 대하여 기능을 특정하지 않아도, 접속처를 특정하면, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성할 수 있다. 또는, 어떤 회로에 대하여 접속처를 특정하지 않아도, 기능을 특정하면, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성할 수 있다.
도 2의 (A)에 도시된 EL 표시 장치는 스위치 소자(743)와, 트랜지스터(741)와, 용량 소자(742)와, 발광 소자(719)를 갖는다.
또한, 도 2의 (A) 등은, 회로 구성의 일례이므로, 또한 트랜지스터를 추가하는 것이 가능하다. 반대로, 도 2의 (A)의 각 노드에 있어서, 트랜지스터, 스위치, 수동 소자 등을 추가하지 않도록 하는 것도 가능하다.
트랜지스터(741)의 게이트는 스위치 소자(743)의 일단 및 용량 소자(742)의 한쪽의 전극과 전기적으로 접속된다. 트랜지스터(741)의 소스는 용량 소자(742)의 다른 쪽의 전극과 전기적으로 접속되고, 발광 소자(719)의 한쪽의 전극과 전기적으로 접속된다. 트랜지스터(741)의 드레인은 전원 전위(VDD)가 공급된다. 스위치 소자(743)의 타단은 신호선(744)과 전기적으로 접속된다. 발광 소자(719)의 다른 쪽의 전극은 정전위가 공급된다. 또한, 정전위는 접지 전위(GND) 또는 그것보다 작은 전위로 한다.
스위치 소자(743)로서는 트랜지스터를 사용하면 바람직하다. 트랜지스터를 사용함으로써 화소의 면적을 작게 할 수 있고, 해상도가 높은 EL 표시 장치로 할 수 있다. 또한, 스위치 소자(743)로서, 트랜지스터(741)와 동일 공정을 거쳐서 제작된 트랜지스터를 사용하면, EL 표시 장치의 생산성을 높일 수 있다.
도 2의 (B)는 EL 표시 장치의 상면도이다. EL 표시 장치는 기판(700)과, 기판(750)과, 씰재(734)와, 구동 회로(735)와, 구동 회로(736)와, 화소(737)와, FPC(732)를 갖는다. 씰재(734)는 화소(737), 구동 회로(735) 및 구동 회로(736)를 둘러싸도록 기판(700)과 기판(750)의 사이에 배치된다. 또한, 구동 회로(735) 또는/및 구동 회로(736)를 씰재(734)의 외측에 배치해도 상관없다.
도 2의 (C)는, 도 2의 (B)의 일점 쇄선 M-N의 일부에 대응하는 EL 표시 장치의 단면도이다.
도 2의 (C)에는 트랜지스터(741)로서, 기판(700) 위의 도전막(704a)과, 도전막(704a) 위의 절연막(712a)과, 절연막(712a) 위의 절연막(712b)과, 절연막(712b)위에 있고 도전막(704a)과 중첩하는 반도체막(706)과, 반도체막(706)과 접하는 도전막(716a) 및 도전막(716b)과, 반도체막(706) 위, 도전막(716a) 위 및 도전막(716b) 위의 절연막(718a)과, 절연막(718a) 위의 절연막(718b)과, 절연막(718b) 위의 절연막(718c)과, 절연막(718c) 위에 있고 반도체막(706)과 중첩하는 도전막(714a)을 갖는 구조를 도시하였다. 또한, 트랜지스터(741)의 구조는 일례이며, 도 2의 (C)에 도시된 구조와 다른 구조라도 상관없다.
따라서, 도 2의 (C)에 도시된 트랜지스터(741)에 있어서, 도전막(704a)은 게이트 전극으로서 기능하고, 절연막(712a) 및 절연막(712b)은 게이트 절연막으로서 기능하고, 도전막(716a)은 소스 전극으로서 기능하고, 도전막(716b)은 드레인 전극으로서 기능하고, 절연막(718a), 절연막(718b) 및 절연막(718c)은 게이트 절연막으로서 기능하고, 도전막(714a)은 게이트 전극으로서 기능한다. 또한, 반도체막(706)은, 빛을 쬠으로써 전기 특성이 변동되는 경우가 있다. 따라서, 도전막(704a), 도전막(716a), 도전막(716b), 도전막(714a) 중 어느 하나 이상이 차광성을 가지면 바람직하다.
또한, 절연막(718a) 및 절연막(718b)의 계면을 파선으로 나타냈지만, 이것은 양자의 경계가 명확하지 않은 경우가 있는 것을 나타낸다. 예를 들어, 절연막(718a) 및 절연막(718b)으로서 동종의 절연막을 사용한 경우, 관찰 수법에 따라서는 양자의 구별이 안되는 경우가 있다.
도 2의 (C)에는, 용량 소자(742)로서, 기판 위의 도전막(704b)과, 도전막(704b) 위의 절연막(712a)과, 절연막(712a) 위의 절연막(712b)과, 절연막(712b) 위에 있고 도전막(704b)과 중첩하는 도전막(716a)과, 도전막(716a) 위의 절연막(718a)과, 절연막(718a) 위의 절연막(718b)과, 절연막(718b) 위의 절연막(718c)과, 절연막(718c) 위에 있고 도전막(716a)과 중첩하는 도전막(714b)을 갖고, 도전막(716a) 및 도전막(714b)이 중첩하는 영역에서, 절연막(718a) 및 절연막(718b)의 일부가 제거되어 있는 구조를 도시하였다.
용량 소자(742)에 있어서, 도전막(704b) 및 도전막(714b)은 한쪽의 전극으로서 기능하고, 도전막(716a)은 다른 쪽의 전극으로서 기능한다.
따라서, 용량 소자(742)는, 트랜지스터(741)와 공통되는 막을 사용하여 제작할 수 있다. 또한, 도전막(704a) 및 도전막(704b)을 동종의 도전막으로 하면 바람직하다. 그 경우, 도전막(704a) 및 도전막(704b)은, 동일 공정을 거쳐서 형성할 수 있다. 또한, 도전막(714a) 및 도전막(714b)을 동종의 도전막으로 하면 바람직하다. 그 경우, 도전막(714a) 및 도전막(714b)은 동일 공정을 거쳐서 형성할 수 있다.
도 2의 (C)에 도시된 용량 소자(742)는, 도 1의 (A)에 도시된 용량 소자와 유사한 구조를 갖는다. 도 1의 (A)에 도시된 용량 소자와 마찬가지로, 점유 면적당의 용량이 큰 용량 소자이다. 따라서, 도 2의 (C)는 표시 품위가 높은 EL 표시 장치이다. 또한, 도 2의 (C)에 도시된 용량 소자(742)는, 도전막(716a) 및 도전막(714b)이 중첩하는 영역을 얇게 하기 위하여, 절연막(718a) 및 절연막(718b)의 일부가 제거된 구조를 갖지만, 본 발명의 일 형태에 따른 용량 소자는 이것에 한정 되는 것은 아니다. 예를 들어, 도전막(716a) 및 도전막(714b)이 중첩하는 영역을 얇게 하기 위하여, 절연막(718c)의 일부가 제거된 구조를 가져도 상관없다.
또한, 용량 소자(742)의 구조는 일례이며, 도 2의 (C)에 도시된 구조와 다른 구조라도 상관없다. 예를 들어, 도 3의 (A)는 용량 소자(742)로서, 도 1의 (B)에 도시된 용량 소자와 유사한 구조를 갖는 EL 표시 장치이다. 구체적으로는, 도 3의 (A)에 도시된 용량 소자(742)는, 도전막(704b) 및 도전막(716a)이 중첩되는 영역에서, 절연막(712b)의 일부가 제거된 구조를 갖는다. 또한, 도 3의 (A)에 도시된 용량 소자(742)는, 도전막(704b) 및 도전막(716a)이 중첩하는 영역을 얇게 하기 위하여, 절연막(712b)의 일부가 제거된 구조를 갖지만, 본 발명의 일 형태에 따른 용량 소자는 이것에 한정되는 것은 아니다. 예를 들어, 도전막(704b) 및 도전막(716a)이 중첩하는 영역을 얇게 하기 위하여, 절연막(712a)의 일부가 제거된 구조를 가져도 상관없다.
또한, 용량 소자(742)의 구조는 일례이며, 도 2의 (C) 및 도 3의 (A)에 도시된 구조와 다른 구조라도 상관없다. 예를 들어, 도 3의 (B)는 용량 소자(742)로서, 도 1의 (C)에 도시된 용량 소자와 유사한 구조를 갖는 EL 표시 장치이다. 구체적으로는, 도 3의 (B)에 도시된 용량 소자(742)는, 도전막(704b) 및 도전막(716a)이 중첩하는 영역에서, 절연막(712b)의 일부가 제거되고, 도전막(716a) 및 도전막(714b)이 중첩하는 영역에서, 절연막(718a) 및 절연막(718b)의 일부가 제거된 구조를 갖는다. 또한, 도 3의 (B)에 도시된 용량 소자(742)는, 도전막(716a) 및 도전막(714b)이 중첩하는 영역을 얇게 하기 위하여, 절연막(718a) 및 절연막(718b)의 일부가 제거된 구조를 갖지만, 본 발명의 일 형태에 따른 용량 소자는 이것에 한정되는 것은 아니다. 예를 들어, 도전막(716a) 및 도전막(714b)이 중첩하는 영역을 얇게 하기 위하여, 절연막(718c)의 일부가 제거된 구조를 가져도 상관없다. 또한, 도 3의 (B)에 도시된 용량 소자(742)는, 도전막(704b) 및 도전막(716a)이 중첩하는 영역을 얇게 하기 위하여, 절연막(712b)의 일부가 제거된 구조를 갖지만, 본 발명의 일 형태에 따른 용량 소자는 이것에 한정되는 것은 아니다. 예를 들어, 도전막(704b) 및 도전막(716a)이 중첩하는 영역을 얇게 하기 위하여, 절연막(712a)의 일부가 제거된 구조를 가져도 상관없다.
도 2의 (C), 도 3의 (A) 및 도 3의 (B)에서는, 용량 소자(742)의 일부에 트랜지스터(741)의 소스 전극으로서 기능하는 도전막(716a)을 갖는 구조를 도시하였다. 도 4에는, 용량 소자(742)의 일부에 반도체막(707)을 갖는 구조를 도시하였다.
도 4의 (A)에는, 용량 소자(742)로서, 기판 위의 도전막(704b)과, 도전막(704b) 위의 절연막(712a)과, 절연막(712a) 위의 절연막(712b)과, 절연막(712b)위에 있고 도전막(704b)과 중첩하는 반도체막(707)과, 반도체막(707) 위의 절연막(718a)과, 절연막(718a) 위의 절연막(718b)과, 절연막(718b) 위의 절연막(718c)과, 절연막(718c) 위에 있고 반도체막(707)과 중첩하는 도전막(714b)을 갖고, 반도체막(707) 및 도전막(714b)이 중첩하는 영역에서, 절연막(718a) 및 절연막(718b)의 일부가 제거되어 있는 구조를 도시하였다.
반도체막(707)으로서는, 용량 소자(742)의 전극으로서 기능하는 반도체막을 사용하면 바람직하다. 따라서, 반도체막(707)이 축퇴 반도체이면 바람직하다. 다만, 반도체막(707)의 캐리어 밀도가 낮은 경우라도, 도전막(704b) 또는/및 도전막(714b)으로부터의 전계에 의하여 반도체막(707)에 캐리어를 유도시킬 수 있다.
또한, 반도체막(706) 및 반도체막(707)을 동종의 반도체막으로 하면 바람직하다. 그 경우, 반도체막(706) 및 반도체막(707)은 동일 공정을 거쳐서 형성할 수 있다.
그런데, 반도체막(706)은, 트랜지스터(741)의 반도체막으로서 기능하기 때문에, 캐리어 밀도가 낮은 반도체막을 사용하면 바람직하다. 한편, 반도체막(707)은, 용량 소자(742)의 전극으로서 기능하기 때문에, 캐리어 밀도가 높은 반도체막을 사용하면 바람직하다. 따라서, 반도체막(706) 및 반도체막(707)을, 동일 공정을 거쳐서 형성할 경우, 후공정에 의해 각각의 캐리어 밀도가 적절해지도록 나누어 만들면 바람직하다.
예를 들어, 반도체막(706) 및 반도체막(707)으로서, 캐리어 밀도가 높은 반도체막을 형성하고, 후공정에서 반도체막(706)의 캐리어 밀도를 저감시켜도 좋다. 반도체막(706)의 캐리어 밀도를 저감시키는 방법으로서는 예를 들어, 반도체막(706)이 n형 반도체인 경우에는 억셉터를 주입하면 좋고, 반도체막(706)이 p형 반도체인 경우에는 도너를 주입하면 좋다. 또는, 반도체막(706)의 캐리어 발생원을 저감하면 좋다. 예를 들어, 반도체막(706)이 산화물 반도체막인 경우, 산화물 반도체막 중의 산소 결손이 수소를 포획함으로써 전자를 생성하는 경우가 있다. 따라서, 산화물 반도체막의 경우, 산소를 공급함으로써 산소 결손을 저감시키거나, 열 등을 가함으로써 수소를 저감시키는 것으로도 반도체막(706)의 캐리어 밀도를 저감시킬 수 있다.
또는, 예를 들어, 반도체막(706) 및 반도체막(707)으로서, 캐리어 밀도가 낮은 반도체막을 형성하고, 후공정에서 반도체막(707)의 캐리어 밀도를 증대시켜도 좋다. 반도체막(707)의 캐리어 밀도를 증대시키는 방법으로서는, 예를 들어, 반도체막(707)에 도펀트를 주입하면 좋다. 또는, 반도체막(707)의 캐리어 발생원을 형성하면 좋다. 예를 들어, 반도체막(707)이 산화물 반도체막인 경우, 산화물 반도체막 중의 산소 결손에 수소를 포획시킴으로써 전자를 생성시킬 수 있다. 따라서, 산화물 반도체막의 경우, 환원성의 환경에서 산소를 탈리시키거나, 수소를 공급하는 것으로도 반도체막(707)의 캐리어 밀도를 증대시킬 수 있다.
도 4의 (A)에 도시된 용량 소자(742)에 있어서는, 예를 들어, 절연막(718c)으로서, 반도체막(707) 중에서 캐리어 발생원이 되는 불순물을 포함하는 절연막을 사용함으로써, 반도체막(707)의 캐리어 밀도를 증대시켜도 좋다. 구체적으로는, 반도체막(707)이 산화물 반도체막인 경우, 절연막(718c)으로서 수소를 포함하는 절연막을 사용함으로써, 반도체막(707)의 캐리어 밀도를 증대시킬 수 있다. 수소를 포함하는 절연막으로서는, 질화 실리콘막, 질화산화 실리콘막 등을 사용하면 바람직하다. 따라서, 절연막(718c)과 반도체막(707)이 접하는 구조로 함으로써, 용량 소자(742)의 용량을 크게 하는 것과 동시에, 반도체막(707)의 캐리어 밀도를 증대시킬 수 있다. 따라서, 표시 장치를 제작하기 위한 공정 수가 적어지고, 표시 장치의 생산성을 높일 수 있다.
또한, 도 4의 (A)에 도시된 용량 소자(742)는, 반도체막(707) 및 도전막(714b)이 중첩하는 영역을 얇게 하기 위하여, 절연막(718a) 및 절연막(718b)의 일부가 제거된 구조를 갖지만, 본 발명의 일 형태에 따른 용량 소자는 이것에 한정되는 것은 아니다. 예를 들어, 반도체막(707) 및 도전막(714b)이 중첩하는 영역을 얇게 하기 위하여, 절연막(718c)의 일부가 제거된 구조를 가져도 상관없다.
또한, 반도체막(707)을 사용한 용량 소자(742)로서, 도 4의 (A)에 도시된 용량 소자(742)와 다른 예를 도시하였다. 도 4의 (B)에 도시된 용량 소자(742)는, 도전막(704b) 및 반도체막(707)이 중첩하는 영역에서, 절연막(712b)의 일부가 제거된 구조를 갖는다. 또한, 도 4의 (B)에 도시된 용량 소자(742)는, 도전막(704b) 및 반도체막(707)이 중첩하는 영역을 얇게 하기 위하여, 절연막(712b)의 일부가 제거된 구조를 갖지만, 본 발명의 일 형태에 따른 용량 소자는 이것에 한정되는 것은 아니다. 예를 들어, 도전막(704b) 및 반도체막(707)이 중첩하는 영역을 얇게 하기 위하여, 절연막(712a)의 일부가 제거된 구조를 가져도 상관없다.
도 2의 (C), 도 3의 (A), 도 3의 (B), 도 4의 (A) 및 도 4의 (B)에 있어서, FPC(732)는 단자(731)를 통하여 배선(733a)과 접속된다. 또한, 배선(733a)은, 트랜지스터(741)를 구성하는 도전막 또는 반도체막 중 어느 하나와 동종의 도전막 또는 반도체막을 사용해도 상관없다.
트랜지스터(741) 및 용량 소자(742) 위에는 절연막(720)이 배치된다. 여기에서, 절연막(720)은, 트랜지스터(741)의 소스 전극으로서 기능하는 도전막(716a)에 달하는 개구부를 가져도 좋다. 절연막(720) 위에는 도전막(781)이 배치된다. 도전막(781)은 절연막(720)의 개구부를 통하여 트랜지스터(741)와 전기적으로 접속해도 좋다.
도전막(781) 위에는 도전막(781)에 달하는 개구부를 갖는 격벽(784)이 배치된다. 격벽(784) 위에는, 격벽(784)의 개구부에서 도전막(781)과 접하는 발광층(782)이 배치된다. 발광층(782) 위에는 도전막(783)이 배치된다. 도전막(781), 발광층(782) 및 도전막(783)이 중첩하는 영역이 발광 소자(719)가 된다.
여기까지는, EL 표시 장치의 예에 대하여 설명하였다. 다음에, 액정 표시 장치의 예에 대하여 설명한다.
도 5의 (A)는 액정 표시 장치의 화소의 구성예를 도시한 회로도이다. 도 5에 도시된 화소는, 트랜지스터(751)와, 용량 소자(752)와, 한 쌍의 전극 간에 액정이 충전된 소자(액정 소자)(753)를 갖는다.
트랜지스터(751)에서는, 소스, 드레인의 한쪽이 신호선(755)에 전기적으로 접속되고, 게이트가 주사선(754)에 전기적으로 접속되어 있다.
용량 소자(752)에서는, 한쪽의 전극이 트랜지스터(751)의 소스, 드레인의 다른 쪽에 전기적으로 접속되고, 다른 쪽의 전극이 공통 전위를 공급하는 배선에 전기적으로 접속되어 있다.
액정 소자(753)에서는, 한쪽의 전극이 트랜지스터(751)의 소스, 드레인의 다른 쪽에 전기적으로 접속되고, 다른 쪽의 전극이 공통 전위를 공급하는 배선에 전기적으로 접속되어 있다. 또한, 상술한 용량 소자(752)의 다른 쪽의 전극이 전기적으로 접속하는 배선에 공급되는 공통 전위와, 액정 소자(753)의 다른 쪽의 전극에 공급되는 공통 전위가 다른 전위라도 좋다.
또한, 액정 표시 장치도, 상면도는 EL 표시 장치와 동일하게 하여 설명한다. 도 2의 (B)의 일점 쇄선 M-N에 대응하는 액정 표시 장치의 단면도를 도 5의 (B)에 도시하였다. 도 5의 (B)에 있어서, FPC(732)는 단자(731)를 개재하여 배선(733a)과 접속된다. 또한, 배선(733a)은, 트랜지스터(751)를 구성하는 도전막 또는 반도체막 중 어느 하나와 동종의 도전막 또는 반도체막을 사용해도 좋다.
트랜지스터(751)는 트랜지스터(741)에 대한 기재를 참조한다. 또한, 용량 소자(752)는 용량 소자(742)에 대한 기재를 참조한다. 또한, 도 5의 (B)에는 도 2의 (C)의 용량 소자(742)에 대응한 용량 소자(752)의 구조를 도시하였지만, 이것에 한정되지 않는다. 예를 들어, 용량 소자(752)를, 도 3의 (A), 도 3의 (B), 도 4의 (A) 또는 도 4의 (B)에 표기한 용량 소자(742)에 대응한 구조로 해도 상관없다.
또한, 트랜지스터(751)의 반도체막에 산화물 반도체막을 사용한 경우, 오프 전류가 매우 작은 트랜지스터로 할 수 있다. 따라서, 용량 소자(752)에 유지된 전하가 누설되기 어렵고, 장기간에 걸쳐서 액정 소자(753)에 인가되는 전압을 유지할 수 있다. 따라서, 움직임이 적은 동영상이나 정지 화상의 표시시에, 트랜지스터(751)를 오프 상태로 함으로써, 트랜지스터(751)의 동작을 위한 전력이 불필요해지고, 소비 전력이 작은 액정 표시 장치로 할 수 있다. 또한, 용량 소자(752)의 점유 면적을 작게 할 수 있으므로, 개구율이 높은 액정 표시 장치, 또는 고정밀화한 액정 표시 장치를 제공할 수 있다.
트랜지스터(751) 및 용량 소자(752) 위에는, 절연막(721)이 배치된다. 여기에서, 절연막(721)은 트랜지스터(751)에 달하는 개구부를 갖는다. 절연막(721) 위에는 도전막(791)이 배치된다. 도전막(791)은 절연막(721)의 개구부를 통하여 트랜지스터(751)와 전기적으로 접속한다.
도전막(791) 위에는 배향막으로서 기능하는 절연막(792)이 배치된다. 절연막(792) 위에는 액정층(793)이 배치된다. 액정층(793) 위에는 배향막으로서 기능하는 절연막(794)이 배치된다. 절연막(794) 위에는 스페이서(795)가 배치된다. 스페이서(795) 및 절연막(794) 위에는 도전막(796)이 배치된다. 도전막(796) 위에는 기판(797)이 배치된다.
상술한 구조를 가짐으로써 점유 면적이 작은 용량 소자를 갖는 표시 장치를 제공할 수 있거나, 또는, 표시 품위가 높은 표시 장치를 제공할 수 있다. 또는, 고정밀 표시 장치를 제공할 수 있다.
<고정밀 표시 장치에 대하여>
이하에서는, 고정밀의 EL 표시 장치를 구성하는 화소의 일례를 기재한다.
도 6에 EL 표시 장치의 화소를 도시하였다. 도 6에 도시된 EL 표시 장치는, 트랜지스터(971)와, 트랜지스터(972)와, 트랜지스터(973)와, 트랜지스터(974)와, 트랜지스터(975)와, 용량 소자(976)와, 발광 소자(919)와, 신호선(SL)과, 전원선(PL1)과, 전원선(PL2)과, 주사선(GL1)과, 주사선(GL2)과, 주사선(GL3)을 갖는다.
발광 소자(919)의 화소 전극은 화소에 입력되는 화상 신호에 따라서 전위가 제어된다. 또는, 발광 소자(919)의 휘도는 화소 전극 및 공통 전극간의 전위차에 의하여 결정된다. 여기서는, 발광 소자(919)의 양극이 화소 전극으로서 기능하고, 음극이 공통 전극으로서 기능한다.
도 6의 (A)에 화소의 회로도를 도시하였고, 각 소자와 배선의 접속 관계에 대하여 이하에서 설명한다.
트랜지스터(971)는, 신호선(SL)과, 용량 소자(976)의 한쪽의 전극 사이의 도통 상태를 제어하는 기능을 갖는다. 용량 소자(976)의 다른 쪽의 전극은 트랜지스터(972)의 소스, 드레인의 한쪽과 전기적으로 접속한다. 트랜지스터(973)는 전원선(PL2)과, 트랜지스터(972)의 게이트 사이의 도통 상태를 제어하는 기능을 갖는다. 트랜지스터(974)는 용량 소자(976)의 한쪽의 전극과, 트랜지스터(972)의 게이트 사이의 도통 상태를 제어하는 기능을 갖는다. 트랜지스터(975)는 트랜지스터(972)의 소스, 드레인의 한쪽과, 발광 소자(919)의 양극 사이의 도통 상태를 제어하는 기능을 갖는다. 트랜지스터(972)는, 전원선(PL1)과, 용량 소자(976)의 다른 쪽의 전극과의 도통 상태를 제어하는 기능을 갖는다.
또한, 트랜지스터(971)의 도통 상태는, 트랜지스터(971)의 게이트와 전기적으로 접속하는 주사선(GL1)의 전위에 의해 제어된다. 트랜지스터(973)의 도통 상태는, 트랜지스터(973)의 게이트와 전기적으로 접속하는 주사선(GL1)의 전위에 의해 제어된다. 트랜지스터(974)의 도통 상태는, 트랜지스터(974)의 게이트와 전기적으로 접속하는 주사선(GL2)의 전위에 의해 제어된다. 트랜지스터(975)의 도통 상태는 트랜지스터(975)의 게이트와 전기적으로 접속하는 주사선(GL3)의 전위에 의해 제어된다.
트랜지스터(971), 트랜지스터(972), 트랜지스터(973), 트랜지스터(974) 및 트랜지스터(975)에는 산화물 반도체 또는 실리콘을 사용하면 바람직하다. 트랜지스터(971), 트랜지스터(973) 및 트랜지스터(974)에 산화물 반도체를 사용하면, 트랜지스터(971), 트랜지스터(973) 및 트랜지스터(974)의 오프 전류를 극히 작게 할 수 있으므로 특히 바람직하다. 그리고, 상기 구성을 갖는 트랜지스터(971), 트랜지스터(973) 및 트랜지스터(974)를 화소에 사용함으로써 실리콘이나 게르마늄 등의 반도체로 형성된 트랜지스터를 사용하는 경우에 비하여, 트랜지스터(972)의 게이트에 축적된 전하의 누설을 방지할 수 있다.
따라서, 정지 화상과 같이, 연속하는 몇개의 프레임 기간에 걸쳐, 화소부에 같은 화상 정보를 갖는 화상 신호가 기록되는 경우 등은, 구동 주파수를 낮게 할 수 있다. 바꿔 말하면 일정 기간 내에서의 화소부로의 화상 신호의 기록 회수를 적게 해도, 화상의 표시를 유지할 수 있다. 예를 들어, 고순도화된 산화물 반도체를 트랜지스터(971), 트랜지스터(973) 및 트랜지스터(974)에 사용함으로써, 화상 신호의 기록 간격을 10초 이상, 30초 이상, 또는 1분 이상으로 할 수 있다. 화상 신호가 기록되는 간격을 길게 하면 할수록, 소비 전력을 보다 저감할 수 있다.
또한, 화상 신호의 전위를 보다 긴 기간에 걸쳐서 유지할 수 있다. 따라서, 트랜지스터(972)의 게이트 전위를 유지하기 위한 용량 소자(976)의 용량을 작게 해도, 표시되는 화질이 저하되는 것을 방지할 수 있다. 즉, 용량 소자(976)의 점유 면적을 축소하는 것이 가능해지므로, 화소의 개구율을 높일 수 있다. 따라서, 발광 소자(919)의 장기 수명화를 실현하고, EL 표시 장치의 신뢰성을 높일 수 있다.
또한, 도 6의 (A)에 있어서, 화소는 필요에 따라, 트랜지스터, 다이오드, 저항 소자, 용량 소자, 인덕터 등의 기타 소자를 추가로 가져도 좋다.
또한, 도 6의 (A)에 있어서, 트랜지스터(971), 트랜지스터(972), 트랜지스터(973) 및 트랜지스터(975)는 제 2 게이트(백 게이트라고도 함.)를 갖는다. 트랜지스터(971), 트랜지스터(972), 트랜지스터(973) 및 트랜지스터(975)에 있어서, 제 2 게이트는 게이트와 전기적으로 접속되어 있다. 따라서, 제 2 게이트로부터 인가 되는 전계의 분만큼 드레인 전류를 증가시킬 수 있다. 또한, 제 2 게이트를 가짐으로써, 트랜지스터의 드레인 전류를 포화시키기 위한 드레인 전압을 작게 할 수 있다. 즉, 드레인 전류를 일정하게 하는 것이 용이해지므로, 발광 소자(919)에 전류를 안정적으로 흘려보낼 수 있다. 따라서, 발광 소자(919)에서의 계조의 제어가 용이해지고, 표시 품위가 높은 표시 장치를 실현할 수 있다.
또한, 도 6의 (A)에 있어서, 트랜지스터(974)는 제 2 게이트를 갖지 않는다. 이것은, 트랜지스터(974)의 게이트에 따른 기생 용량을 작게 함으로써, 화소 내에서의 문턱 전압 보정의 능력을 향상시킬 수 있기 때문이다.
도 6의 (A)에서는, 트랜지스터(971), 트랜지스터(972), 트랜지스터(973) 및 트랜지스터(975)는 제 2 게이트를 갖고, 트랜지스터(974)는 제 2 게이트를 갖지 않는 경우에 대하여 예시하고 있는데, 이것에 한정되는 것은 아니다. 제 2 게이트의 유무는 트랜지스터의 구조 등에 의해 적절히 변경할 수 있다.
또한, 도 6의 (A)에서는, 트랜지스터가 전부 n채널형인 경우를 예시하고 있다. 화소 내의 트랜지스터가 모두 같은 채널형인 경우, 화소 내에 다른 채널형의 트랜지스터를 갖는 경우와 비교하여 트랜지스터의 제작 공정을 간략화할 수 있다. 다만, 본 발명의 일 형태에 따른 EL 표시 장치는, 화소 내의 트랜지스터의 전부가 n채널형인 경우에 한정되지 않는다.
다음에, 도 6의 (A)에 도시된 화소의 동작에 대하여, 도 7, 도 8을 사용하여 설명한다.
도 7의 (A)는 주사선(GL1) 내지 주사선(GL3)의 전위, 신호선(SL)의 전위를 도시한 타이밍 차트이다. 도 7의 (B)에는, 도 7의 (A)에서의 초기화 동작을 수행하는 기간(T1)에 대응한, 주사선(GL1) 내지 주사선(GL3)의 전위, 및 트랜지스터(971) 내지 트랜지스터(975)의 도통 상태를 도시하였다. 또한, 주사선(GL1) 내지 주사선(GL3)의 전위가 로우 레벨인 경우 L을, 하이 레벨인 경우 H를 표기한다.
기간(T1)에서는, 주사선(GL1)에 로우 레벨의 전위가 공급되고, 주사선(GL2)에 로우 레벨의 전위가 공급되고, 주사선(GL3)에 하이 레벨의 전위가 공급된다. 따라서, 트랜지스터(975)가 도통 상태가 되고, 트랜지스터(971), 트랜지스터(973) 및 트랜지스터(974)가 비도통 상태가 된다. 또한, 기간(T1)에서는, 하나 앞의 발광 동작의 영향에 의해 트랜지스터(972)가 도통 상태로부터 시작한다.
또한, 전원선(PL1)에는 전위(Vano)가 공급되고, 발광 소자(919)의 음극에는 전위(Vcat)가 공급된다. 또한, 전원선(PL2)에는, 전위(VO)가 공급되고, 신호선(SL)에는 화상 신호의 전위(Vdata)가 공급된다. 또한, 전위(VO)는 트랜지스터(972)의 문턱 전압(Vth) 및 발광 소자(919)의 문턱 전압(Vthe)에 전위(Vcat)를 가한 전위보다도 높고, 트랜지스터(972)의 문턱 전압(Vth)에 전위(Vano)를 가한 전위보다도 낮은 것이 바람직하다.
기간(T1)에서는, 트랜지스터(972), 트랜지스터(975) 및 용량 소자(976) 사이의 노드A에서의 전위를, 발광 소자(919)의 문턱 전압(Vthe)의 근방의 전위로 초기화할 수 있다.
도 8의 (A)에, 도 7의 (A)에서의 신호선(SL)의 전위(Vdata) 및 트랜지스터(972)의 문턱 전압(Vth)을 취득하는 기간(T2)에 대응한, 주사선(GL1) 내지 주사선(GL3)의 전위, 및 트랜지스터(971) 내지 트랜지스터(975)의 도통 상태를 도시하였다.
기간(T2)에서는, 주사선(GL1)에 하이 레벨의 전위가 공급되고, 주사선(GL2)에 로우 레벨의 전위가 공급되고, 주사선(GL3)에 로우 레벨의 전위가 공급된다. 기간(T2)에서는, 트랜지스터(972)의 게이트에 전위(VO)가 공급된다. 따라서, 트랜지스터(972)를 통하여 용량 소자(976)의 전하가 방출되고, 전위(Vcat)였던 노드A의 전위가 상승하기 시작한다. 최종적으로는, 노드A의 전위가 VO-Vth가 되면, 트랜지스터(972)의 게이트 전압이 문턱 전압(Vth)까지 작아지고, 트랜지스터(972)가 비도통 상태가 된다. 또한, 용량 소자(976)의 한쪽의 전극(노드B로서 표기함.)에는 전위(Vdata)가 공급된다.
도 8의 (B)에, 도 7의 (A)에서의 발광을 나타내는 기간(T3)에 대응한, 주사선(GL1) 내지 주사선(GL3)의 전위, 및 트랜지스터(971) 내지 트랜지스터(975)의 도통 상태를 도시하였다.
기간(T3)에서는, 주사선(GL1)에 로우 레벨의 전위가 공급되고, 주사선(GL2)에 하이 레벨의 전위가 공급되고, 주사선(GL3)에 하이 레벨의 전위가 공급된다. 기간(T3)에서는, 트랜지스터(974) 및 트랜지스터(975)가 도통 상태가 된다. 또한, 트랜지스터(971) 및 트랜지스터(973)가 비도통 상태가 된다. 또한, 기간(T2)으로부터 기간(T3)으로 이행할 때, 주사선(GL1)에 공급하는 전위를 하이 레벨에서 로우 레벨로 전환하고 나서, 주사선(GL2) 및 주사선(GL3)에 공급하는 전위를 로우 레벨에서 하이 레벨로 전환하는 것이 바람직하다. 이렇게 함으로써, 주사선(GL1)에 공급하는 전위의 전환에 따른, 노드A에서의 전위의 변동을 억제할 수 있다.
기간(T3)에서는, 상기 동작에 의해, 트랜지스터(972)의 게이트에 전위(Vdata)가 공급되므로, 트랜지스터(972)의 게이트 전압(Vgs)이 Vdata－VO＋Vth가 된다. 따라서, 트랜지스터(972)의 게이트 전압(Vgs)을, 문턱 전압(Vth)이 더해진 값으로 할 수 있다.
구체적으로는, 발광 소자(919)에 공급되는 전류값을 IOLED로 하면, IOLED=0.5β(Vgs－Vth)2로 나타난다. 여기서, β는, 트랜지스터에 고유의 파라미터이며, 구체적으로는 β=(W/L)·μFE·Cox로 나타난다. 또한, W는 트랜지스터의 채널 폭을 나타내고, L은 트랜지스터의 채널 길이를 나타내고, μFE는 트랜지스터의 전계 효과 이동도를 나타내고, Cox는 트랜지스터의 게이트 용량을 나타낸다. 여기서, 게이트 전압 Vgs=Vdata－VO＋Vth를 대입하면, IOLED=0.5β(Vdata－VO)2로 나타난다.
즉, 도 6의 (A)에 도시된 EL 표시 장치의 화소는, 트랜지스터(972)의 문턱 전압(Vth)의 편차가, 발광 소자(919)에 공급되는 전류값(IOLED)에 미치는 영향을 저감할 수 있는 회로 구성을 갖는 것을 알 수 있다. 또한, 트랜지스터(972)가 열화됨으로써 문턱 전압(Vth)이 변동한 경우라도, 발광 소자(919)에 공급되는 전류값(IOLED)에 미치는 영향을 저감할 수 있다. 따라서, 표시 얼룩이 작은 표시 장치를 제공할 수 있다.
다음에, 도 6의 (A)에 도시된 문턱 전압 보정 기능을 갖는 EL 표시 장치의 구조의 일례에 대하여, 도 6의 (B) 및 도 6의 (C)를 사용하여 설명한다. 다만, 도 6의 (B) 및 도 6의 (C)에서는 이해를 쉽게 하기 위하여 발광 소자(919) 등 일부의 구성을 생략해서 도시하였다.
도 6의 (B)는 도 6의 (A)에 도시된 EL 표시 장치의 화소에 대응하는 상면도이다. EL 표시 장치의 화소 하나의 크기는 x㎛×y㎛로서 나타난다. 디자인 룰에도 따르지만, 예를 들어, EL 표시 장치의 화소 하나의 크기는 38.25㎛×12.75μm(664ppi 상당)로 할 수 있다.
이와 같이, 고정밀의 EL 표시 장치의 화소에 있어서, 용량 소자(976)의 점유 면적을 충분히 취할 수 없는 것이 문제가 되는 경우가 있다. 도 6의 (A)에 도시된 회로 구성이라면, 용량 소자(976)는 트랜지스터(972)의 게이트에 따른 기생 용량의 바람직하게는 2배, 더 바람직하게는 5배, 보다 바람직하게는 10배의 용량으로 하면 좋다.
도 6의 (C)는 도 6의 (B)의 일점 쇄선 F1-F2, 일점 쇄선 F3-F4에 대응하는 단면도이다.
도 6의 (C)에 도시된 화소는, 기판(900) 위의 도전막(904a) 및 도전막(904b)과, 도전막(904a) 및 도전막(904b) 위의 절연막(912a)과, 절연막(912a) 위의 절연막(912b)과, 절연막(912b) 위에 있고 도전막(904a)과 중첩하는 반도체막(906)과, 반도체막(906)과 접하는 도전막(916a) 및 도전막(916b)과, 반도체막(906) 위, 도전막(916a) 위 및 도전막(916b) 위의 절연막(918a)과, 절연막(918a) 위의 절연막(918b)과, 절연막(918b) 위의 절연막(918c)과, 절연막(918c) 위에 있고 반도체막(906)과 중첩하는 도전막(914a)과, 절연막(918c) 위에 있고 도전막(916b)과 중첩하는 도전막(914b)과, 절연막(918c) 위, 도전막(914a) 위 및 도전막(914b) 위의 절연막(908)과, 절연막(908) 위의 도전막(926a), 도전막(926b), 도전막(926c)을 갖는다.
또한, 도전막(926b)은 절연막(918a), 절연막(918b), 절연막(918c) 및 절연막(908)의 개구부를 통하여 도전막(916b)과 전기적으로 접속한다. 또한, 도전막(914a)은 절연막(912a), 절연막(912b), 절연막(918a), 절연막(918b) 및 절연막(918c)의 개구부를 통하여 도전막(904a)과 전기적으로 접속한다. 또한, 절연막(918a) 및 절연막(918b)은 도전막(916a) 위의 일부에 개구부를 갖고, 상기 개구부에 있어서 도전막(916a)과 절연막(918c)이 접한다.
트랜지스터(975)에 있어서, 도전막(904a)은 게이트 전극으로서 기능하고, 절연막(912a) 및 절연막(912b)은 게이트 절연막으로서 기능하고, 도전막(916a)은 소스 전극으로서 기능하고, 도전막(916b)은 드레인 전극으로서 기능하고, 절연막(918a), 절연막(918b) 및 절연막(918c)은 게이트 절연막으로서 기능하고, 도전막(914a)은 게이트 전극으로서 기능한다.
또한, 용량 소자(976)에 있어서, 도전막(904b) 및 도전막(914b)은 한쪽의 전극으로서 기능하고, 도전막(916a)은 다른 쪽의 전극으로서 기능한다.
또한, 트랜지스터(975)는 트랜지스터(741)와 유사한 구조를 갖는다. 따라서, 트랜지스터(975)에 대해서는 트랜지스터(741)에 관한 기재를 참작한다. 마찬가지로, 트랜지스터(971), 트랜지스터(972), 트랜지스터(973) 및 트랜지스터(974) 에 대해서도, 트랜지스터(741)에 관한 기재를 참작한다. 또한, 용량 소자(976)는 용량 소자(742)와 유사한 구조를 갖는다. 따라서, 용량 소자(976)에 대해서는 용량 소자(742)에 대한 기재를 참작한다.
도 6의 (B) 및 도 6의 (C)에 도시된 화소는, 용량 소자(976)의 점유 면적을 작게 할 수 있으므로, 고정밀의 EL 표시 장치에 적합한 구조라고 할 수 있다.
다음에, 도 6의 (B) 및 도 6의 (C)에 도시된 화소의 층 구조의 제작 방법에 대하여, 도 9 내지 도 16을 사용하여 설명한다. 또한, 상면도를 도 9의 (A), 도 10의 (A), 도 11의 (A), 도 12의 (A), 도 13의 (A), 도 14의 (A), 도 15의 (A) 및 도 16의 (A)에 도시하고, 각각 대응하는 단면도를 도 9의 (B), 도 10의 (B), 도 11의 (B), 도 12의 (B), 도 13의 (B), 도 14의 (B), 도 15의 (B) 및 도 16의 (B)에 도시하였다.
우선, 기판(900) 위에 도전막(904a), 도전막(904b), 도전막(904c), 도전막(904d), 도전막(904e) 및 도전막(904f)을 형성한다(도 9의 (A) 및 도 9의 (B) 참조.). 또한, 도전막(904a)은 주사선(GL3), 및 트랜지스터(975)의 게이트 전극으로서 기능한다. 또한, 도전막(904b)은, 용량 소자(976)의 한쪽의 전극으로서 기능한다. 또한, 도전막(904c)은 전원선(PL2)으로서 기능한다. 또한, 도전막(904d)은 주사선(GL1), 및 트랜지스터(971) 및 트랜지스터(973)의 게이트 전극으로서 기능한다. 도전막(904e)은 주사선(GL2), 및 트랜지스터(974)의 게이트 전극으로서 기능한다. 도전막(904f)은 트랜지스터(972)의 게이트 전극으로서 기능한다.
다음에, 절연막(912a)을 형성한다. 다음에, 절연막(912a) 위에 절연막(912b)을 형성한다. 또한, 절연막(912a) 및 절연막(912b)은 트랜지스터(971), 트랜지스터(972), 트랜지스터(973), 트랜지스터(974) 및 트랜지스터(975)의 게이트 절연막으로서 기능한다.
다음에, 반도체막(906), 및 반도체막(906)과 같은 층의 반도체막(906a), 반도체막(906b), 반도체막(906c) 및 반도체막(906d)을 형성한다(도 10의 (A) 및 도 10의 (B) 참조.). 또한, 반도체막(906)은 트랜지스터(975)의 반도체막으로서 기능한다. 또한, 반도체막(906a)은 트랜지스터(971)의 반도체막으로서 기능한다. 또한, 반도체막(906b)은 트랜지스터(974)의 반도체막으로서 기능한다. 또한, 반도체막(906c)은 트랜지스터(973)의 반도체막으로서 기능한다. 또한, 반도체막(906d)은 트랜지스터(972)의 반도체막으로서 기능한다.
다음에, 절연막(912a) 및 절연막(912b)에, 도전막(904b)에 달하는 개구부(928a), 도전막(904c)에 달하는 개구부(928b), 및 도전막(904f)에 달하는 개구부(928c)를 형성한다(도 11의 (A) 및 도 11의 (B) 참조.).
다음에, 도전막(916a) 및 도전막(916b), 도전막(916c), 도전막(916d), 도전막(916e), 도전막(916f) 및 도전막(916g)을 형성한다. 도전막(916d)은 개구부(928a)를 통하여 도전막(904b)과 전기적으로 접속한다. 또한, 도전막(916f)은 개구부(928b)를 통하여 도전막(904c)과 전기적으로 접속한다. 또한, 도전막(916g)은 개구부(928c)를 통하여 도전막(904f)과 전기적으로 접속한다(도 11의 (A) 및 도 11의 (B) 참조.). 또한, 도전막(916a)은 트랜지스터(972)의 소스 전극, 트랜지스터(975)의 드레인 전극, 및 용량 소자(976)의 다른 쪽의 전극으로서 기능한다. 또한, 도전막(916b)은 트랜지스터(975)의 소스 전극으로서 기능한다. 또한, 도전막(916c)은 트랜지스터(971)의 소스 전극 또는 드레인 전극으로서 기능한다. 또한, 도전막(916d)은 트랜지스터(971)의 소스 전극 또는 드레인 전극, 및 트랜지스터(974)의 소스 전극 또는 드레인 전극으로서 기능한다. 또한, 도전막(916e)은 트랜지스터(972)의 드레인 전극으로서 기능한다. 또한, 도전막(916f)은 트랜지스터(973)의 소스 전극 또는 드레인 전극으로서 기능한다. 또한, 도전막(916g)은 트랜지스터(973)의 소스 전극 또는 드레인 전극, 및 트랜지스터(974)의 소스 전극 또는 드레인 전극으로서 기능한다.
다음에, 절연막(918a)을 형성한다. 다음에, 절연막(918b)을 형성한다. 다음에, 절연막(918a) 및 절연막(918b)에 도전막(916a)에 달하는 개구부(938)를 형성한다. 다음에, 절연막(918c)을 형성한다(도 12의 (A) 및 도 12의 (B) 참조.). 또한, 절연막(918a), 절연막(918b) 및 절연막(918c)은 트랜지스터(971), 트랜지스터(972), 트랜지스터(973), 트랜지스터(974) 및 트랜지스터(975)의 게이트 절연막으로서 기능한다.
다음에, 절연막(918a), 절연막(918b) 및 절연막(918c)에, 도전막(916b)에 달하는 개구부(938b), 도전막(916d)에 달하는 개구부(938c), 도전막(916c)에 달하는 개구부(938d), 도전막(916g)에 달하는 개구부(938f), 및 도전막(916e)에 달하는 개구부(938g)를 형성한다. 또한, 절연막(912a), 절연막(912b), 절연막(918a), 절연막(918b) 및 절연막(918c)에, 도전막(904a)에 달하는 개구부(938a)를 형성한다(도 13의 (A) 및 도 13의 (B) 참조.)
다음에, 도전막(914a) 및 도전막(914b), 도전막(914c) 및 도전막(914d)을 형성한다. 도전막(914a)은 개구부(938a)를 통하여 도전막(904a)과 전기적으로 접속한다. 또한, 도전막(914b)은 개구부(938c)를 통하여 도전막(916d)과 전기적으로 접속한다. 여기서, 전술한 바와 같이, 도전막(916d)은 도전막(904b)과 전기적으로 접속한다. 즉, 도전막(914b)은 도전막(904b)과 전기적으로 접속한다. 또한, 도전막(914c)은 개구부(938e)를 통하여 도전막(904d)과 전기적으로 접속한다. 또한, 도전막(914d)은 개구부(938f)를 통하여 도전막(916g)과 전기적으로 접속한다. 여기서, 전술한 바와 같이, 도전막(916g)은 도전막(904f)과 전기적으로 접속한다. 즉, 도전막(914d)은 도전막(904f)과 전기적으로 접속한다. 또한, 도전막(914a)은 트랜지스터(975)의 게이트 전극으로서 기능한다. 또한, 도전막(914b)은 용량 소자(976)의 한쪽의 전극으로서 기능한다. 또한, 도전막(914c)은 트랜지스터(971) 및 트랜지스터(973)의 게이트 전극으로서 기능한다. 또한, 도전막(914d)은 트랜지스터(972)의 게이트 전극으로서 기능한다.
다음에, 절연막(908)을 형성한다. 다음에, 절연막(908)에, 개구부(938b)와 중첩하는 개구부(948a), 개구부(938g)와 중첩하는 개구부(948b) 및 개구부(938d)와 중첩하는 개구부(948c)를 형성한다(도 14의 (A) 및 도 14의 (B) 참조.).
다음에, 도전막(926a), 도전막(926b) 및 도전막(926c)을 형성한다. 도전막(926a)은 개구부(948c)를 통하여 도전막(916c)과 전기적으로 접속한다. 또한, 도전막(926b)은 개구부(948a)를 통하여 도전막(916b)과 전기적으로 접속한다. 또한, 도전막(926c)은 개구부(948b)를 통하여 도전막(916e)과 전기적으로 접속한다. 또한, 도전막(926a)은 신호선으로서 기능한다. 또한, 도전막(926c)은 전원선(PL1)으로서 기능한다.
도 14의 (A) 및 도 14의 (B)까지는, 도 6의 (B) 및 도 6의 (C)에 상당한다. 그 후의, EL 표시 장치의 제작 방법에 대하여 도 15 및 도 16에 도시하였다.
절연막(908) 위, 도전막(926a) 위, 도전막(926b) 위 및 도전막(926c) 위에 절연막(928)을 형성한다. 다음에, 절연막(928)에, 도전막(926b)에 달하는 개구부(958)를 형성한다(도 15의 (A) 및 도 15의 (B) 참조.).
다음에 도전막(934)을 형성한다. 도전막(934)은 개구부(958)를 통하여 도전막(926b)과 전기적으로 접속한다(도 15의 (A) 및 도 15의 (B) 참조.). 또한, 도전막(934)은 발광 소자(919)의 한쪽의 전극으로서 기능한다.
다음에, 가시광을 투과 또는 반투과시키는 기능을 갖는 투명막(932)을 형성한다(도 16의 (A) 및 도 16의 (B) 참조.). 투명막(932)을 형성함으로써, 빛의 공진 효과를 이용한 미소광 공진기(마이크로 캐비티) 구조를 형성할 수 있고, 발광 소자(919)로부터 추출되는 발광 스펙트럼의 피크를 급준 및 고강도로 할 수 있다. 따라서, 투명막(932)을 가짐으로써, EL 표시 장치의 휘도 및 색 순도를 높일 수 있다. 또한, 투명막(932)의 두께(층 수)나 종류는 화소의 발광색마다 변경하는 것이 바람직하다. 다만, 투명막(932)을 형성하지 않아도 상관없다.
다음에, 절연막(936)을 형성한다. 절연막(936)은, 화소의 발광 영역이 되는 개구부(968)를 갖는다(도 16의 (A) 및 도 16의 (B) 참조.). 절연막(936)은 격벽으로서 기능한다.
다음에, 스페이서(940)를 형성한다(도 16의 (A) 및 도 16의 (B) 참조.).
그 후, 발광층, 발광 소자(919)의 다른 쪽의 전극으로서 기능하는 도전막 등을 형성함으로써, EL 표시 장치를 제작할 수 있다. 상기 EL 표시 장치는, 고정밀 및 표시 품위가 높은 EL 표시 장치이다.
이하에서는, 도 7의 (A)에 도시된 화소의 기간(T3)에서의, 트랜지스터(972)의 게이트 전압(Vgs)의 값을 계산으로 구하였다. 또한, 계산에는, SILVACO사 제조 아날로그 회로 시뮬레이터 SmartSpice, 및 고정밀도 3차원 기생 소자 추출 툴 Clever을 사용하였다.
우선, 화소에서의 기생 용량을, Clever를 사용하여 추출하였다. 기생 용량의 추출에 사용한 각 막의 두께를 하기의 표 1에 기재하였다.
막종류 두께[nm] 비유전율
도전막(904a 내지 904f) W 200 -
절연막(912a) SiN 400 7
절연막(912b) SiON 50 4
반도체막(906, 906a 내지 906d) In-Ga-Zn 산화물 35 15
도전막(916a 내지 916g) W＼Al＼Ti 50＼400＼100 -
절연막(918a+918b) SiON 450 4
절연막(918c) SiN 100 7
도전막(914a 내지 914d) In-Sn-Si 산화물 100 -
절연막(908) 폴리이미드 1800 4
도전막(926a 내지 926c) Ti＼Al＼Ti 100＼400＼100 -
절연막(928) 폴리이미드 1800 4
도전막(934) Ti＼Al＼Ti 50＼200＼5 -
또한, 기생 용량의 추출은, 반복 계산의 오차가 5% 이내가 될 때까지 계산하였다. 또한, 3D 구조는 GEOMETRICAL MODE의 MANHATTAN-TYPE로 하였다. 또한, 회로 규모는, 세로 3화소×가로 3화소의 매트릭스로 하였다.도 7의 (A)에 도시된 화소의 기간(T3)에서의, 트랜지스터(972)의 게이트 전압(Vgs)의 값의 계산은, 신호선(SL)의 전위(Vdata)와 전원선(PL2)에서의 전위(VO)의 차 Vdata―VO를, -1V(조건 1), -0.5V(조건 2), 0V(조건 3), 0.5V(조건 4), 1V(조건 5), 1.5V(조건 6)로 하였다. 조건 1 내지 조건 6에서의 각 배선의 전위의 값은, 전원선(PL1)의 전위(Vano)를 10V, 발광 소자(919)의 다른 쪽의 전극의 전위(Vcat)를 -4V, 전위(GVDD)를 15V, 전위(GVSS)를 -5V로 하였다. 또한, 전위(GVDD)는 주사선(GL1), 주사선(GL2) 및 주사선(GL3)에 각각 공급되는 하이 레벨의 전위에 상당한다. 또한, 전위(GVSS)는 주사선(GL1), 주사선(GL2) 및 주사선(GL3)에 각각 공급되는 로우 레벨의 전위에 상당한다.
또한, 계산에서의 각 트랜지스터의 채널 길이(L)와 채널 폭(W)은, 트랜지스터(971)에서는 채널 길이(L)가 2㎛, 채널 폭(W)이 1.5㎛, 트랜지스터(972)에서는 채널 길이(L)가 6㎛, 채널 폭(W)이 2㎛, 트랜지스터(973)에서는 채널 길이(L)가 2㎛, 채널 폭(W)이 1.5㎛, 트랜지스터(974)에서는 채널 길이(L)가 3㎛, 채널 폭(W)이 1.5㎛, 트랜지스터(975)에서는 채널 길이(L)가 2㎛, 채널 폭(W)이 2㎛로 하였다. 그리고, 도 6에 도시된 화소가 갖는 모든 트랜지스터에 있어서, 소스 전극 또는 드레인 전극으로서 기능하는 도전막 및 반도체막이 접하고 있는 영역과, 게이트 전극이 형성되어 있는 영역이 중첩하는 영역에서의 채널 길이 방향의 길이를 0.75㎛로 하였다.
기간(T3)에서는, 트랜지스터(972)의 게이트 전압(Vgs)은 Vdata―VO＋Vth가 된다. 따라서, 도 6에 도시된 화소에 있어서, Vgs―Vth=Vdata―VO가 되기 때문에, Vgs―Vth는 이상적으로는, 문턱 전압(Vth)의 값에 상관없이 일정한 값을 갖는 것을 설명하였다.
도 17에, 조건 1 내지 조건 6에서의, 계산으로 얻어진 Vgs―Vth와 문턱 전압(Vth)의 관계를 도시하였다. 도 17에서는, 가로축을 문턱 전압(Vth)(V), 세로축을 Vgs―Vth(V)로 하였다. 도 17로부터, 문턱 전압(Vth)의 값이 변화된 경우에서도, 문턱 전압 보정을 수행하지 않은 경우(도 17의 파선 참조.)와 비교하여 Vgs―Vth의 편차는 45% 정도로 억제되어 있는 것을 알 수 있다.
상기 계산의 결과로부터, 본 발명의 일 형태에 따른 EL 표시 장치에서는, 트랜지스터(972)의 문턱 전압(Vth)에 편차, 또는 변동이 생겨도, 그 영향이 저감된 트랜지스터(972)의 게이트 전압(Vgs)으로 보정할 수 있음을 알 수 있다.
<구동 회로에 대하여>
도 22는 본 발명의 일 형태에 따른 표시 장치에 적용할 수 있는 주사선 구동 회로의 일례이다. 또한, 상기 주사선 구동 회로의 구성 요소인 시프트 레지스터(G_SR라고도 표기함.), 배선(G2)에 접속하는 인버터(G2_INV라고도 표기함.)의 단자, 및 배선(G3)에 접속하는 인버터(G3_INV라고도 표기함.)의 단자의 위치를, 도 23의 (A), 도 23의 (B) 및 도 23의 (C)에 각각 모식적으로 도시하였다.
도 24 및 도 25는 도 23의 (A)에 도시된 시프트 레지스터로서 사용할 수 있는 회로의 도면이다. 또한, 상기 회로는 도 26 및 도 27에 도시된 바와 같이, 일부의 트랜지스터에 제 2 게이트 전극을 갖는 구성이라도 좋다. 또한, 도 26 및 도 27에 있어서, 제 2 게이트 전극은 제 1 게이트 전극과 전기적으로 접속되어 있다. 그러한 트랜지스터는, 제 2 게이트 전극을 갖지 않는 같은 크기의 트랜지스터와 비교하여 높은 온 전류를 갖는다. 따라서, 출력 신호의 전압 진폭을 높게 한 경우라도, 주사선 구동 회로의 점유 면적을 작게 할 수 있다. 또한, 도 28의 (A) 및 도 28의 (B)는, 각각 배선(G2)에 접속하는 인버터 및 배선(G3)에 접속하는 인버터로서 사용할 수 있는 회로의 도면이다. 또한, G_VDD, G_VCC1 및 G_VCC2는 고전원 전위를 나타낸다. 또한, G_VSS, G_VEE1, G_VEE2 및 G_VEE3은 저전원 전위를 나타낸다.
또한, 도 22에 도시된 주사선 구동 회로는 도 29에 도시된 일례의 타이밍 차트를 적용하고, 동작시킬 수 있다.
<산화물 반도체막에 대하여>
이하에서는, 본 발명의 일 형태에 사용할 수 있는 반도체막 중, 산화물 반도체막에 대하여 설명한다.
산화물 반도체막은, 인듐을 포함하는 산화물이다. 산화물은, 예를 들어, 인듐을 포함하면, 캐리어 이동도(전자 이동도)가 높아진다. 또한, 산화물 반도체막은 원소M을 포함하면 바람직하다. 원소M으로서, 예를 들어, 알루미늄, 갈륨, 이트륨 또는 주석 등이 있다. 원소M은 예를 들어, 산소와의 결합 에너지가 높은 원소이다. 원소M은 예를 들어, 산화물의 에너지갭을 크게 하는 기능을 갖는 원소이다. 또한, 산화물 반도체막은 아연을 포함하면 바람직하다. 산화물이 아연을 포함하면, 예를 들어, 산화물을 결정화하기 쉬워진다. 산화물의 가전자대 상단의 에너지는 예를 들어, 아연의 원자수비에 의해 제어할 수 있다.
다만, 산화물 반도체막은 인듐을 포함하는 산화물에 한정되지 않는다. 산화물 반도체막은 예를 들어, Zn-Sn 산화물, Ga-Sn 산화물이라도 상관없다.
또한 산화물 반도체막은 에너지갭이 큰 산화물을 사용한다. 산화물 반도체막의 에너지갭은 예를 들어, 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하로 한다.
또한, 산화물 반도체막을 스퍼터링법으로 성막할 경우, 파티클 수를 저감하기 위하여, 인듐을 포함하는 타깃을 사용하면 바람직하다. 또한, 원소M의 원자수비가 높은 산화물 타깃을 사용한 경우, 타깃의 도전성이 낮아지는 경우가 있다. 인듐을 포함하는 타깃을 사용할 경우, 타깃의 도전율을 높일 수 있고, DC 방전, AC방전이 용이해지므로, 대면적 기판에 대응하기 쉬워진다. 따라서, 반도체 장치의 생산성을 높일 수 있다.
산화물 반도체막을 스퍼터링법으로 성막하는 경우, 타깃의 원자수비는 In:M:Zn이 3:1:1, 3:1:2, 3:1:4, 1:1:0.5, 1:1:1, 1:1:2, 등으로 하면 좋다.
산화물 반도체막을 스퍼터링법으로 성막하는 경우, 타깃의 원자수비로부터 벗어난 원자수비의 막이 형성되는 경우가 있다. 특히, 아연은 타깃의 원자수비보다도 막의 원자수비가 작아지는 경우가 있다. 구체적으로는, 타깃에 포함되는 아연의 원자수비의 40원자% 이상 90원자% 정도 이하가 되는 경우가 있다.
이하에서는, 산화물 반도체막 중에서의 불순물의 영향에 대하여 설명한다. 또한, 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 산화물 반도체막 중의 불순물 농도를 저감하고, 저캐리어 밀도화 및 고순도화하는 것이 유효하다. 또한, 산화물 반도체막의 캐리어 밀도는, 1×1O17개/㎤미만, 1×1O15개/㎤ 미만, 또는 1×1O13개/㎤ 미만으로 한다. 산화물 반도체막 중의 불순물 농도를 저감하기 위해서는, 근접하는 막 중의 불순물 농도도 저감하는 것이 바람직하다.
예를 들어, 산화물 반도체막 중의 실리콘은, 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다. 따라서, 산화물 반도체막과 인접하는 절연막 사이에서의 실리콘 농도를, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 있어서, 1×1O19atoms/㎤ 미만, 바람직하게는 5×1O18atoms/㎤ 미만, 더 바람직하게는 2×1O18atoms/㎤ 미만으로 한다.
또한, 산화물 반도체막 중에 수소가 포함되면, 캐리어 밀도를 증대시키는 경우가 있다. 산화물 반도체막의 수소 농도는 SIMS에 있어서, 2×1020atoms/㎤ 이하, 바람직하게는 5×1O19atoms/㎤ 이하, 보다 바람직하게는 1×1O19atoms/㎤ 이하, 더 바람직하게는 5×1O18atoms/㎤ 이하로 한다. 또한, 산화물 반도체막 중에 질소가 포함되면, 캐리어 밀도를 증대시키는 경우가 있다. 산화물 반도체막의 질소 농도는, SIMS에 있어서, 5×1O19atoms/㎤ 미만, 바람직하게는 5×1O18atoms/㎤ 이하, 보다 바람직하게는 1×1O18atoms/㎤ 이하, 더욱 바람직하게는 5×1O17atoms/㎤ 이하로 한다.
또한, 산화물 반도체막의 수소 농도를 저감하기 위하여, 인접하는 절연막의 수소 농도를 저감하면 바람직하다. 인접하는 절연막의 수소 농도는 SIMS에 있어서, 2×1020atoms/㎤ 이하, 바람직하게는 5×1O19atoms/㎤ 이하, 보다 바람직하게는 1×1O19atoms/㎤ 이하, 더 바람직하게는 5×1O18atoms/㎤ 이하로 한다. 또한, 산화물 반도체막의 질소 농도를 저감하기 위하여, 인접하는 절연막의 질소 농도를 저감하면 바람직하다. 인접하는 절연막의 질소 농도는, SIMS에 있어서, 5×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 1×1O18atoms/㎤ 이하, 더욱 바람직하게는 5×1O17atoms/㎤ 이하로 한다.
이하에서는, 산화물 반도체막의 구조에 대하여 설명한다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 대별된다. 비단결정 산화물 반도체막이란, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등을 말한다.
우선은, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은, 복수의 결정부를 갖는 산화물 반도체막의 하나이며, 대부분의 결정부는, 한 변이 100nm 미만의 정육면체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는, 한 변이 10nm 미만, 5nm 미만 또는 3nm 미만의 정육면체 내로 들어가는 크기의 경우도 포함된다.
CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)으로 관찰하면, 명확한 결정부끼리의 경계, 즉 결정립계(그레인 바운더리라고도 함.)를 확인할 수 없다. 그 때문에 CAAC-OS막은 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을, 시료면과 대략 평행한 방향에서 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열하고 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막을 형성하는 면(피형성면이라고도 함.) 또는 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열한다.
한편, CAAC-OS막을, 시료면과 대략 수직인 방향에서 TEM에 의해 관찰(평면 T EM 관찰)하면, 결정부에서 금속 원자가 삼각형상 또는 육각형상으로 배열하고 있는 것을 확인할 수 있다. 하지만, 다른 결정부간에서 금속 원자의 배열에 규칙성은 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖고 있음을 알 수 있다.
CAAC-OS막에 대하여, X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 수행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 아웃-오브-플레인(out-of-plane)법에 의한 해석에서는, 회절각(2θ)이 31°근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되므로, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
또한, 본 명세서에 있어서, 결정이 삼방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
한편, CAAC-OS막에 대하여, c축에 대략 수직인 방향에서 X선을 입사시키는 인-플레인(in-plane)법에 의한 해석에서는, 2θ가 56°근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막이면, 2θ를 56°근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ스캔)을 수행하면, (110)면과 등가의 결정면에 귀속되는 피크가 6개 관찰된다. 이에 대하여 CAAC-OS막의 경우에는, 2θ를 56°근방에 고정하여 φ스캔한 경우라도 명료한 피크가 나타나지 않는다.
이상의 점으로부터, CAAC-OS막에서는, 다른 결정부간에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 갖고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있음을 알 수 있다. 따라서, 상술한 단면 TEM 관찰에서 확인된 층상으로 배열한 금속 원자의 각 층은 결정의 ab면에 평행한 면이다.
또한, 결정부는, CAAC-OS막을 성막했을 때, 또는 가열 처리 등의 결정화 처리를 수행했을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향에 배향한다. 따라서, 예를 들어, CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터와 평행하게 되지 않는 경우도 있다.
또한, CAAC-OS막 중의 결정화도가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 결정부가, CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은, 피형성면 근방의 영역보다 결정화도가 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화되고, 부분적으로 결정화도가 다른 영역이 형성되는 경우도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 아웃-오브-플레인법에 의한 해석에서는, 2θ가 31°근방의 피크 이외에, 2θ가 36°근방에도 피크가 나타나는 경우가 있다. 2θ가 36°근방의 피크는, CAAC-OS막 중의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타내고 있다. CAAC-OS막은, 2θ가 31°근방에 피크를 나타내고, 2θ가 36°근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 전이 금속 원소 등의 산화물 반도체막의 주성분 이외의 원소이다. 특히, 실리콘 등의, 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는, 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러뜨리고, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체막 내부에 포함되면, 산화물 반도체막의 원자 배열을 어지럽히고, 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어, 산화물 반도체막 중의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을, 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는, 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함.)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는, 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는, 방출할 때까지 요하는 시간이 길어, 마치 고정 전하와 같이 행동하는 경우가 있다. 그 때문에, 불순물 농도가 높고, 결함 준위 밀도가 높은 산화물 반도체막을 사용하는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
또한, CAAC-OS막을 사용하는 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은, TEM에 의한 관찰상에서는, 명확하게 결정부를 확인할 수 없는 경우가 있다. 미결정 산화물 반도체막에 포함되는 결정부는, 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 1Onm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc:nanocrystal)을 갖는 산화물 반도체막을, nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한, nc-OS막은 예를 들어, TEM에 의한 관찰상에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다.
nc-OS막은, 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은 다른 결정부간에서 결정 방위에 규칙성이 보이지 않는다. 그 때문에, 전체에서 배향성이 보이지 않는다. 따라서, nc-OS막은 분석 방법에 따라서는, 비정질 산화물 반도체막과 구별이 가지 않는 경우가 있다. 예를 들어, nc-OS막에 대하여, 결정부보다 큰 직경의 X선을 사용하는 XRD 장치를 사용하여 구조 해석을 수행하면, 아웃-오브-플레인법에 의한 해석에서는, 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막은, 결정부보다 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자선 회절(제한 시야 전자선 회절이라고도 함.)을 수행하면, 할로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여, 결정부의 크기와 가깝거나 결정부보다 작은 프로브 직경(예를 들어 1nm 이상 30nm 이하)의 전자선을 사용하는 전자선 회절(나노빔 전자선 회절이라고도 함.)을 수행하면, 스팟이 관측된다. 또한, nc-OS막에 대하여 나노빔 전자선 회절을 수행하면, 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-0S막에 대하여 나노빔 전자선 회절을 수행하면, 링 형상의 영역 내에 복수의 스팟이 관측되는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다도 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다도 결함 준위 밀도가 낮아진다. 다만, nc-OS막은 다른 결정부간에서 결정 방위에 규칙성이 보이지 않는다. 따라서, nc-OS막은 CAAC-OS막과 비교하여 결함 준위 밀도가 높아진다.
또한, 산화물 반도체막은 예를 들어, 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중, 2종 이상을 가져도 좋다.
산화물 반도체막은 산화물 반도체막의 적층막이라도 좋다. 예를 들어, 산화물 반도체막은 2층 구조, 3층 구조라도 좋다.
예를 들어, 산화물 반도체막이 3층 구조인 경우에 대하여 설명한다.
2층째(중층)는 상술한 산화물 반도체막에 대한 기재를 참조한다. 1층째(하층) 및 3층째(상층)는, 2층째를 구성하는 산소 이외의 원소 1종 이상, 또는 2종 이상으로 구성되는 산화물 반도체막이다. 2층째를 구성하는 산소 이외의 원소 1종 이상, 또는 2종 이상으로부터 1층째 및 3층째가 구성되므로, 1층째와 2층째의 계면, 및 2층째와 3층째의 계면에 있어서 계면 준위가 형성되기 어렵다.
또한, 1층째가 In-M-Zn 산화물일 때, In 및 M의 합을 100원자%로 할 때, 바람직하게는 In이 50원자% 미만, M이 50원자%보다 높고, 더 바람직하게는 In이 25원자% 미만, M이 75원자%보다 높게 한다. 또한, 2층째가 In-M-Zn 산화물일 때, In 및 M의 합을 100원자%로 할 때, 바람직하게는 In이 25원자%보다 높고, M이 75원자% 미만, 더 바람직하게는 In이 34원자%보다 높고, M이 66원자% 미만으로 한다. 또한, 3층째가 In-M-Zn 산화물일 때, In 및 M의 합을 100원자%로 할 때, In이 50원자% 미만, M이 50원자%보다 높고, 더 바람직하게는 In이 25원자% 미만, M이 75원자%보다 높게 한다. 또한, 3층째는 1층째와 동종의 산화물을 사용해도 상관없다.
여기에서, 1층째와 2층째 사이에는, 1층째와 2층째의 혼합 영역을 갖는 경우가 있다. 또한, 2층째와 3층째 사이에는, 2층째와 3층째의 혼합 영역을 갖는 경우가 있다. 혼합 영역은 계면 준위 밀도가 낮아진다. 따라서, 1층째, 2층째 및 3층째의 적층체는 각각의 계면 근방에 있어서, 에너지가 연속적으로 변화되는(연속 접합이라고도 함.) 밴드 구조가 된다.
2층째는, 1층째 및 3층째보다 전자 친화력이 큰 산화물을 사용한다. 예를 들어, 2층째로서, 1층째 및 3층째보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 큰 산화물을 사용한다. 또한, 전자 친화력은, 진공 준위와 전도대 하단의 에너지와의 차다.
이 때, 게이트 전극에 전계를 인가하면, 1층째, 2층째, 3층째 중, 전자 친화력이 큰 2층째에 채널이 형성된다.
또한, 트랜지스터의 온 전류를 크게 하기 위해서는, 3층째의 두께는 작을수록 바람직하다. 예를 들어, 3층째는, 10nm 미만, 바람직하게는 5nm 이하, 더 바람직하게는 3nm이하로 한다. 한편, 3층째는, 채널이 형성되는 2층째로, 인접하는 절연막을 구성하는 산소 이외의 원소(실리콘 등)가 들어가지 않도록 차단하는 기능을 갖는다. 따라서, 3층째는 어느 정도의 두께를 갖는 것이 바람직하다. 예를 들어, 3층째의 두께는 0.3nm 이상, 바람직하게는 1nm 이상, 더 바람직하게는 2nm 이상으로 한다.
또한, 신뢰성을 높이기 위해서는, 1층째는 두껍고, 3층째는 얇은 것이 바람직하다. 구체적으로는, 1층째의 두께는 20nm이상, 바람직하게는 30nm 이상, 더 바람직하게는 40nm 이상, 보다 바람직하게는 60nm 이상으로 한다. 1층째의 두께를 20nm 이상, 바람직하게는 30nm 이상, 더 바람직하게는 40nm 이상, 보다 바람직하게는 60nm 이상으로 함으로써, 인접하는 절연막과 1층째의 계면으로부터 채널이 형성되는 2층째까지를 20nm 이상, 바람직하게는 30nm 이상, 더 바람직하게는 40nm 이상, 보다 바람직하게는 60nm 이상 떨어지게 할 수 있다. 다만, 반도체 장치의 생산성이 저하되는 경우가 있으므로, 1층째의 두께는 200nm 이하, 바람직하게는 120nm 이하, 더 바람직하게는 80nm 이하로 한다.
예를 들어, 2층째와 1층째 사이에서의 실리콘 농도를, SIMS에 있어서, 1×1019atoms/㎤ 미만, 바람직하게는 5×1O18atoms/㎤ 미만, 더 바람직하게는 2×1O18atoms/㎤ 미만으로 한다. 또한, 2층째와 3층째 사이에서의 실리콘 농도를, SIMS에 있어서, 1×1O19atoms/㎤ 미만, 바람직하게는 5×1O18atoms/㎤ 미만, 더 바람직하게는 2×1O18atoms/㎤ 미만으로 한다.
또한, 2층째의 수소 농도를 저감하기 위하여, 1층째 및 3층째의 수소 농도를 저감하면 바람직하다. 1층째 및 3층째의 수소 농도는 SIMS에 있어서, 2×1020atoms/㎤ 이하, 바람직하게는 5×1O19atoms/㎤ 이하, 보다 바람직하게는 1×1O19atoms/㎤ 이하, 더 바람직하게는 5×1018atoms/㎤ 이하로 한다. 또한, 2층째의 질소 농도를 저감하기 위하여, 1층째 및 3층째의 질소 농도를 저감하면 바람직하다. 1층째 및 3층째의 질소 농도는 SIMS에 있어서, 5×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 1×1O18atoms/㎤ 이하, 더 바람직하게는 5×1O17atoms/㎤ 이하로 한다.
상술한 3층 구조는 일례이다. 예를 들어, 1층째 또는 3층째가 없는 2층 구조로 해도 상관없다.
<모듈>
이하에서는, 본 발명의 일 형태의 반도체 장치를 적용한 표시 모듈에 대하여, 도 18을 사용하여 설명한다.
도 18에 도시된 표시 모듈(8000)은, 상부 커버(8001)와 하부 커버(8002) 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백 라이트 유닛(8007), 프레임(8009), 프린트 기판(8010), 배터리(8011)를 갖는다. 또한, 백 라이트 유닛(8007), 배터리(8011), 터치 패널(8004) 등을 갖지 않는 경우도 있다.
본 발명의 일 형태의 반도체 장치는 예를 들어, 표시 패널(8006)에 사용할 수 있다.
상부 커버(8001) 및 하부 커버(8002)는 터치 패널(8004) 및 표시 패널(8006)의 사이즈에 맞춰서, 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(8004)은 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(8006)에 중첩하여 사용할 수 있다. 또한, 표시 패널(8006)의 대향 기판(밀봉 기판)에 터치 패널 기능을 갖게 하도록 하는 것도 가능하다. 또는, 표시 패널(8006)의 각 화소 내에 광센서를 제공하고, 광학식의 터치 패널로 하는 것도 가능하다. 또는, 표시 패널(8006)의 각 화소 내에 터치 센서용 전극을 제공하고, 용량 형식의 터치 패널로 하는 것도 가능하다.
백 라이트 유닛(8007)은 광원(8008)을 갖는다. 광원(8008)을 백 라이트 유닛(8007)의 단부에 제공하고, 광확산판을 사용하는 구성으로 해도 좋다.
프레임(8009)은, 표시 패널(8006)의 보호 기능 외에, 프린트 기판(8010)의 동작에 의해 발생하는 전자파를 차단하기 위한 전자기 실드로서의 기능을 갖고 있어도 좋다. 또한 프레임(8009)은 방열판으로서의 기능을 갖고 있어도 좋다.
프린트 기판(8010)은 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원이라도 좋고, 별도 제공한 배터리(8011)에 의한 전원이라도 좋다. 상용 전원을 사용하는 경우에는, 배터리(8011)를 갖지 않아도 좋다.
또한, 표시 모듈(8000)에는 편광판, 위상 차판, 프리즘 시트 등의 부재를 추가해서 형성해도 좋다.
<전자 기기>
이하에서는, 본 발명의 일 형태의 표시 장치가 적용된 전자 기기나 조명 장치의 예에 대하여, 도면을 참조해서 설명한다.
플렉시블한 형상을 구비한 표시 장치를 적용한 전자 기기로서, 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 정보 단말(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파칭코 등의 대형 게임기 등을 들 수 있다.
또한, 조명 장치나 표시 장치를, 가옥이나 빌딩의 내벽 또는 외벽이나, 자동차의 내장 또는 외장의 곡면을 따라 끼워넣는 것도 가능하다.
도 19의 (A)는 휴대 정보 단말의 일례를 도시한 것이다. 휴대 정보 단말(7400)은 하우징(7401)에 내장된 표시부(7402) 외에, 조작 버튼(7403), 외부 접속 포트(7404), 스피커(7405), 마이크(7406) 등을 구비하고 있다. 또한, 휴대 정보 단말(7400)은, 표시 장치를 표시부(7402)에 사용함으로써 제작된다.
도 19의 (A)에 도시된 휴대 정보 단말(7400)은 표시부(7402)를 손가락 등으로 터치함으로써 정보를 입력할 수 있다. 또한, 전화를 걸거나, 또는 문자를 입력하는 등의 모든 조작은, 표시부(7402)를 손가락 등으로 터치함으로써 행할 수 있다.
또한 조작 버튼(7403)의 조작에 의해, 전원의 ON, OFF나, 표시부(7402)에 표시되는 화상의 종류를 전환할 수 있다. 예를 들어, 메일 작성 화면에서, 메인 메뉴 화면으로 전환할 수 있다.
여기서, 표시부(7402)에는, 본 발명의 일 형태의 표시 장치가 내장되어 있다. 따라서, 만곡한 표시부를 구비하고, 또한 신뢰성이 높은 휴대 정보 단말로 할 수 있다.
도 19의 (B)는, 손목 밴드형(wristband-type) 표시 장치의 일례를 도시한 것이다. 휴대 표시 장치(7100)는 하우징(7101), 표시부(7102), 조작 버튼(7103), 및 송수신 장치(7104)를 구비한다.
휴대 표시 장치(7100)는 송수신 장치(7104)에 의해 영상 신호를 수신 가능하고, 수신한 영상을 표시부(7102)에 표시할 수 있다. 또한, 음성 신호를 다른 수신 기기에 송신할 수도 있다.
또한, 조작 버튼(7103)에 의해, 전원의 ON, OFF 동작이나 표시하는 영상의 전환, 또는 음성의 볼륨 조정 등을 행할 수 있다.
여기에서, 표시부(7102)에는 본 발명의 일 형태의 표시 장치가 내장되어 있다. 따라서, 만곡한 표시부를 구비하고, 또한 신뢰성이 높은 휴대 표시 장치로 할 수 있다.
도 19의 (C) 내지 도 19의 (D)는 조명 장치의 일례를 도시하고 있다. 조명 장치(7210), 조명 장치(7220)는 각각, 조작 스위치(7203)를 구비하는 받침부(7201)와 받침부(7201)에 지지되는 발광부를 갖는다.
도 19의 (C)에 도시된 조명 장치(7210)가 구비한 발광부(7212)는, 볼록 형상으로 만곡한 2개의 발광부가 대칭적으로 배치된 구성으로 되어 있다. 따라서, 조명 장치(7210)를 중심으로 전방위를 비출 수 있다.
도 19의 (D)에 도시된 조명 장치(7220)는, 오목 형상으로 만곡한 발광부(7222)를 구비한다. 따라서, 발광부(7222)로부터의 발광을, 조명 장치(7220)의 전면에 집광하기 때문에, 특정한 범위를 밝게 비출 경우에 적합하다.
또한, 조명 장치(7210) 및 조명 장치(7220)가 구비하는 각각의 발광부는 유연성을 갖고 있기 때문에, 상기 발광부를 가소성 부재나 가동 프레임 등의 부재로 고정하고, 용도에 맞춰서 발광부의 발광면을 자유롭게 만곡 가능한 구성으로 해도 좋다.
여기에서, 조명 장치(7210) 및 조명 장치(7220)가 구비하는 각각의 발광부에는, 본 발명의 일 형태의 표시 장치가 내장되어 있다. 따라서, 만곡한 표시부를 구비하고, 또한 신뢰성이 높은 조명 장치로 할 수 있다.
도 20의 (A)에 휴대형 표시 장치의 일례를 도시하였다. 표시 장치(7300)는 하우징(7301), 표시부(7302), 조작 버튼(7303), 인출 부재(7304), 제어부(7305)를 구비한다.
표시 장치(7300)는 통형상의 하우징(7301) 내에 롤 형상으로 감긴 유연한 표시부(7302)를 구비한다. 표시부(7302)는, 차광층 등이 형성된 제 1 기판과, 트랜지스터 등이 형성된 제 2 기판을 갖는다. 표시부(7302)는 하우징(7301) 내에서 항상 제 2 기판이 외측이 되도록 감겨 있다.
또한, 표시 장치(7300)는 제어부(7305)에 의해 영상 신호를 수신할 수 있고, 수신한 영상을 표시부(7302)에 표시할 수 있다. 또한, 제어부(7305)에는 배터리를 구비한다. 또한, 제어부(7305)에 커넥터를 구비하고, 영상 신호나 전력을 직접 공급하는 구성으로 해도 좋다.
또한, 조작 버튼(7303)에 의해, 전원의 ON, OFF 동작이나 표시하는 영상의 전환 등을 수행할 수 있다.
도 20의 (B)에, 표시부(7302)를 인출 부재(7304)에 의해 인출한 상태를 도시하였다. 이 상태에서 표시부(7302)에 영상을 표시할 수 있다. 또한, 하우징(7301)의 표면에 배치된 조작 버튼(7303)에 의해, 한 손으로 용이하게 조작할 수 있다.
또한, 표시부(7302)를 인출했을 때에 표시부(7302)가 만곡하지 않도록, 표시부(7302)의 단부에 보강을 위한 프레임을 제공해도 좋다.
또한, 이 구성 이외에, 하우징에 스피커를 제공하고, 영상 신호와 함께 수신한 음성 신호에 의해 음성을 출력하는 구성으로 해도 좋다.
표시부(7302)에는 본 발명의 일 형태의 표시 장치가 내장되어 있다. 따라서, 표시부(7302)는 유연하고 또한 신뢰성이 높은 표시 장치이므로, 표시 장치(7300)는 경량이고 또한 신뢰성이 높은 표시 장치로 할 수 있다.
또한, 본 발명의 일 형태의 표시 장치를 구비하고 있으면, 상기에서 나타낸 전자 기기나 조명 장치에 특별히 한정되지 않는 것은 말할 것도 없다.
실시형태에 나타낸 구성 및 방법 등은, 실시형태에 나타낸 다른 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
[실시예 1]
본 실시예에서는, 본 발명의 일 형태에 따른 EL 표시 장치를 제작하였다.
표 2에 EL 표시 장치의 사양을 기재하였다.
스크린 대각선 13.3인치(33.782cm)
구동 방법 액티브 매트릭스
해상도 7680×RGB ×4320(8K×4K)
화소 밀도 664 ppi
화소 피치 12.75 mm ×RGB ×38.25 mm
개구비 44.30 %
화소 배열 RGB 줄무늬
소스 드라이버 COF
스캔 드라이버 통합
화소 트랜지스터의 수 497,664,000
본 발명의 일 형태에 따른 EL 표시 장치는, 13.3인치(33.782cm)의 표시 영역에 대하여, 5억개에 가까운 수의 트랜지스터를 갖는다. 또한, 40%를 초과하는 높은 개구율을 갖는다.또한, EL 표시 장치는 도 22에 도시된 주사선 구동 회로를 갖는다. 또한, 배선(G2)에 접속하는 인버터의 단자, 및 배선(G3)에 접속하는 인버터의 단자의 위치는 도 23의 (A), 도 23의 (B) 및 도 23의 (C)에 각각 도시한 대로이다. 또한, 상기 주사선 구동 회로의 구성 요소인 시프트 레지스터에는 도 26에 도시된 시프트 레지스터를 사용하였다.
도 30에, 주사선 구동 회로의 출력 파형을 도시하였다. GCK1로 나타낸 클록 주파수는 64.8kHz이다. 이때, 배선(G1)의 출력 신호의 진폭 전압은, 약 20V였다. 즉, 본 실시예에서 제작한 EL 표시 장치는, 짧은 선택 기간에서도 배선(G1)을 충분히 충전할 수 있음을 알 수 있다.
도 21에 EL 표시 장치의 사진을 도시하였다. 또한, 도 31에 EL 표시 장치의 RGB 각 색의 색 좌표를 도시하였다. 도 31로부터, NTSC비는 84%보다 높은 것을 알 수 있다. 따라서, 도 21 및 도 31로부터, 본 실시예에서 제작한 EL 표시 장치는, 소자의 밀도가 높음에도 불구하고, 높은 표시 품위를 갖는 것을 알 수 있다.
100: 기판
104: 도전막
112: 절연막
114: 도전막
116: 도전막
118: 절연막
700: 기판
704a: 도전막
704b: 도전막
706: 반도체막
707: 반도체막
712a: 절연막
712b: 절연막
714a: 도전막
714b: 도전막
716a: 도전막
716b: 도전막
718a: 절연막
718b: 절연막
718c: 절연막
719: 발광 소자
720: 절연막
721: 절연막
731: 단자
732: FPC
733a: 배선
734: 씰재
735: 구동 회로
736: 구동 회로
737: 화소
741: 트랜지스터
742: 용량 소자
743: 스위치 소자
744: 신호선
750: 기판
751: 트랜지스터
752: 용량 소자
753: 액정 소자
754: 주사선
755: 신호선
781: 도전막
782: 발광층
783: 도전막
784: 격벽
791: 도전막
792: 절연막
793: 액정층
794: 절연막
795: 스페이서
796: 도전막
797: 기판
900: 기판
904a: 도전막
904b: 도전막
904c: 도전막
904d: 도전막
904e: 도전막
904f: 도전막
906: 반도체막
906a: 반도체막
906b: 반도체막
906c: 반도체막
906d: 반도체막
908: 절연막
912a: 절연막
912b: 절연막
914a: 도전막
914b: 도전막
914c: 도전막
914d: 도전막
916a: 도전막
916b: 도전막
916c: 도전막
916d: 도전막
916e: 도전막
916f: 도전막
916g: 도전막
918: 절연막
918a: 절연막
918b: 절연막
918c: 절연막
919: 발광 소자
926a: 도전막
926b: 도전막
926c: 도전막
928: 절연막
928a: 개구부
928b: 개구부
928c: 개구부
932: 투명막
934: 도전막
936: 절연막
938: 개구부
938a: 개구부
938b: 개구부
938c: 개구부
938d: 개구부
938e: 개구부
938f: 개구부
938g: 개구부
940: 스페이서
948a: 개구부
948b: 개구부
948c: 개구부
958: 개구부
968: 개구부
971: 트랜지스터
972: 트랜지스터
973: 트랜지스터
974: 트랜지스터
975: 트랜지스터
976: 용량 소자
7100: 휴대 표시 장치
7101: 하우징
7102: 표시부
7103: 조작 버튼
7104: 송수신 장치
7201: 받침부
7203: 조작 스위치
7210: 조명 장치
7212: 발광부
7220: 조명 장치
7222: 발광부
7300: 표시 장치
7301: 하우징
7302: 표시부
7303: 조작 버튼
7304: 부재
7305: 제어부
7400: 휴대 정보 단말
7401: 하우징
7402: 표시부
7403: 조작 버튼
7404: 외부 접속 포트
7405: 스피커
7406: 마이크
8000: 표시 모듈
8001: 상부 커버
8002: 하부 커버
8003: FPC
8004: 터치 패널
8005: FPC
8006: 표시 패널
8007: 백 라이트 유닛
8008: 광원
8009: 프레임
8010: 프린트 기판
8011: 배터리

Claims (4)

  1. 트랜지스터와 용량 소자와 발광 소자를 갖는 표시 장치에 있어서,
    제 1 도전막과,
    상기 제 1 도전막 위의 제 1 절연막 및 제 2 절연막과,
    상기 제 2 절연막 위의 제 1 산화물 반도체막 및 제 2 산화물 반도체막과,
    상기 제 1 산화물 반도체막 위 및 상기 제 2 산화물 반도체막 위의, 제 3 절연막 및 제 4 절연막과,
    상기 제 2 산화물 반도체막 위의 제 2 도전막을 갖고,
    상기 제 1 산화물 반도체막은, 상기 트랜지스터의 채널 형성 영역을 갖고,
    상기 제 1 절연막 및 상기 제 2 절연막은, 상기 트랜지스터의 게이트 절연막으로서 기능하는 영역을 갖고,
    상기 제 1 도전막과 상기 제 2 도전막은 전기적으로 접속되고,
    상기 제 1 도전막과 상기 제 2 도전막은, 상기 용량 소자의 한쪽의 전극으로서 기능하는 영역을 갖고,
    상기 제 2 산화물 반도체막은, 상기 용량 소자의 다른쪽의 전극으로서 기능하는 영역을 갖고,
    상기 제 2 산화물 반도체막은, 상기 제 3 절연막을 개재하지 않고 상기 제 4 절연막을 개재하여 상기 제 2 도전막과 중첩하는 제 1 영역과, 상기 제 3 절연막과 상기 제 4 절연막을 개재하여 상기 제 2 도전막과 중첩하는 제 2 영역을 갖고,
    상기 제 1 영역은, 상기 제 1 절연막과 상기 제 2 절연막을 개재하여 상기 제 1 도전막과 중첩하는, 표시 장치.
  2. 트랜지스터와 용량 소자와 발광 소자를 갖는 표시 장치에 있어서,
    제 1 도전막과,
    상기 제 1 도전막 위의 제 1 절연막 및 제 2 절연막과,
    상기 제 2 절연막 위의 제 1 산화물 반도체막 및 제 2 산화물 반도체막과,
    상기 제 1 산화물 반도체막 위 및 상기 제 2 산화물 반도체막 위의, 제 3 절연막 및 제 4 절연막과,
    상기 제 2 산화물 반도체막 위의 제 2 도전막을 갖고,
    상기 제 1 산화물 반도체막은, 상기 트랜지스터의 채널 형성 영역을 갖고,
    상기 제 1 절연막 및 상기 제 2 절연막은, 상기 트랜지스터의 게이트 절연막으로서 기능하는 영역을 갖고,
    상기 제 1 도전막과 상기 제 2 도전막은 전기적으로 접속되고,
    상기 제 1 도전막과 상기 제 2 도전막은, 상기 용량 소자의 한쪽의 전극으로서 기능하는 영역을 갖고,
    상기 제 2 산화물 반도체막은, 상기 용량 소자의 다른쪽의 전극으로서 기능하는 영역을 갖고,
    상기 제 2 산화물 반도체막은, 상기 제 4 절연막만을 개재하여 상기 제 2 도전막과 중첩하는 제 1 영역과, 상기 제 3 절연막과 상기 제 4 절연막을 개재하여 상기 제 2 도전막과 중첩하는 제 2 영역을 갖고,
    상기 제 1 영역은, 상기 제 1 절연막과 상기 제 2 절연막을 개재하여 상기 제 1 도전막과 중첩하는, 표시 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 산화물 반도체막과 상기 제 2 산화물 반도체막은 분리되어 있는, 표시 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 발광 소자의 화소 전극의 단부를 덮도록 배치된 제 5 절연막을 갖고,
    상기 제 5 절연막은, 상기 제 1 영역과 중첩하는 영역을 갖는, 표시 장치.
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