KR19980060875A - 반도체소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 반도체 메모리 셀에서 활성 영역에 콘택홀을 형성하기 위한 식각 공정에서 정렬 오차에 의해서 소자분리 영역이 식각되는 것을 방지하기 위하여, 상기 활성영역과 상기 소자분리영역의 경계 부분에서 상기 소자분리영역 위에, 예를 들어, SiN 또는 SiON 막으로 형성된 식각방지 구조를 형성함으로써 콘택홀 형성시 정렬 오차가 발생하여 소자 분리 영역이 노출되더라도, 상기 콘택홀을 형성되는 식각 공정에서 소자분리영역이 식각되는 것을 방지하여 소자분리 특성이 나빠지는 것을 막을 수 있어 고집적 반도체소자에서 활성영역을 작게 설계할 수 있게 됨으로써 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자 및 그 제조방법
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 고집적화에 적합하도록 콘택(contact)을 활성 영역에 자기 정렬할 수 있는 구조를 가지는 것에 관한 것이다.
종래의 반도체 장치에서 반도체소자는 반도체 제조 기술의 발달과 더불어 고집적화에 선도적인 역할을 하고, 반도체소자의 디자인 룰(dsign rule)이 미세화됨에 따라 메모리 셀의 크기도 대응하여 작아지는 추세이다.
반면에, 반도체 장치의 고집적화와 더불어 반도체의 메모리 용량은 증가하여 실제적인 칩의 크기는 증가하는 경향을 가진다. 따라서, 반도체 장치의 고집적화에 따라 동일한 디자인 룰 하에서 메모리 셀의 크기를 가능한 한 작게 설계하여 칩의 크기를 줄이는 것이 생산성 및 수율에 필수적인 요구 사항이다.
반도체 장치의 고집적화를 위하여 반도체 제조 기술의 미세화가 요구된다. 특히 리소그래피(lithography) 기술의 미세화는 필수적이고, 리소그래피 기술에서 미세 패턴을 형성하는 기술의 발달과 더불어 반도체소자의 각 층을 정렬하는 기술도 같이 발달하여야 한다.
그러나, 지금까지의 추세를 살펴보면 미세 패턴을 형성하는 기술은 발전하여도 정렬 기술은 이에 따라 같은 정도로 발전하지 못하고, 정렬 기술의 한계는 반도체소자의 메모리 셀을 작게 하는데 커다란 장애 요인이다.
따라서, 이를 극복하는 방법으로 자기 정렬(selt align)의 개념이 제안되었지만 실용화가 어려운 단계이다.
먼저, 종래의 반도체 메모리 장치에서 정렬 기술의 한계로 인하여 메모리 셀의 크기가 커지는 예를 살펴본다.
반도체 메모리 장치의 메모리 셀에는 콘택을 반도체 기판의 활성 영역에 형성하는 공정이 필수적이다. 예를 들어, DRAM의 경우 각 메모리 셀에서 비트라인(bit line)과 캐패시터의 전극을 반도체 기판의 활성 영역에 연결하기 위한 콘택홀을 형성한다.
도 1a 및 도 1b 는 DRAM의 메모리 셀을 횡 방향 및 종 방향으로 절단한 단면도를 보여준다.
먼저, 반도체 기판(1)에 소자분리영역인 필드 산화막(3)을 형성하고, 활성 영역에 트랜지스터를 형성한다. 그리고, 상기 활성영역 위에서 인접한 두 워드라인(word line)(5) 사이의 상기 활성영역 위에 실리콘 산화막으로 형성된 층간절연층(7)을 식각하여 제1콘택홀(9)을 형성한다. 그리고, 상기 제1콘택홀(9)을 매립하는 비트 라인(11)을 형성한다.
그리고, 상기 층간절연층(7)에 제2콘택홀(13)을 형성하고, 상기 제2콘택홀(13)의 내부에 매립하는 저장전극(15)을 형성한다.
그리고, 상기 저장전극(15)의 유전체막(도시안됨)을 형성하고, 상기 유전체막 위에 플레이트전극(17)을 형성하고 DRAM의 메모리 셀을 형성한다.
그런데, 상기 제1콘택홀(9)을 형성하기 위한 리소그래피 공정에서 필연적으로 정렬오차가 발생한다. 이 정렬 오차가 커져서 상기 워드라인(5) 방향으로 발생하는 경우, 상기 제1콘택홀(9)을 형성하기 위한 상기 층간절연층(7)의 식각에서 상기 필드산화막(3)의 모서리가 식각되어 소자분리 특성이 나빠지는 단점이 있다.
이는 상기 층간절연측(7)과 상기 필드산화막(3)이 동일한 실리콘 산화막이기 때문에 식각 선택비가 없기 때문이다.
또한, 상기 워드라인(5)에 수직한 방향으로 정렬 오차가 크게 발생하는 경우는 워드라인(5)과 비트라인(11) 사이에 쇼트(short)가 발생하는 단점이 있다.
그런데, 상기 워드라인(5)과 비트라인(11) 사이의 쇼트를 방지하기 위해서 상기 워드라인(5)의 측벽에 형성된 절연막 스페이서를 이용하는 방법이 있지만, 상기 필드산화막(3)의 모서리가 식각되는 것을 방지하기 위하여서는 상기 워드라인 방향의 상기 활성영역의 폭을 크게 설계하여야 한다.
그래서, 셀의 크기가 증가하게 되고, 이러한 정렬 오차의 문제는 반도체 메모리 소자의 집적도를 증가시키기 위하여 메모리 셀의 크기를 작게 하는데 큰 장애 요인이 된다.
그리고, 상기 제2콘택홀(13)을 형성하는 경우에도 동일한 문제가 발생하고, 이 경우 워드라인에 수직인 방향의 정렬 오차가 크게 발생하는 경우 제1도에서 상기 필드산화막(3)의 모서리가 식각되는 문제가 발생하기 때문에 활성 영역을 충분히 크게 설계 하여야 한다.(도 1a, 도 1b)
상술한 바와같이 종래 기술에서 설명한 단점들로 인하여 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
따라서, 본 발명의 상기한 종래기술의 문제점을 해결하기 위하여, 메모리 셀에서 콘택홀을 형성하기 위한 식각 공정에서 정렬 오차가 발생하여도 소자분리 영역이 식각되는 것을 방지하는 구조를 가지는 반도체소자의 제공하는 제1목적과, 그 제조방법을 제공하는 제2목적을 갖는다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자 및 그 제조방법을 도시한 단면도.
도 2a 내지 도 2e 는 본 발명의 실시예에 따른 반도체소자 및 그 제조방법을 도시한 단면도.
도 3a 및 도 3b 는 본 발명의 다른 실시예에 따른 반도체소자 및 그 제조방법을 도시한 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1, 31:반도체기판3, 33, 51:필드산화막
5, 35:워드라인7, 37:제1층간절연막
9, 39:제1콘택홀11, 41:비트라인
12, 42:제2층간절막13, 43:제2콘택홀
15, 45:저장전극17, 47:플레이트전극
이상의 제1목적을 달성하기 위해 본 발명에 따른 반도체소자는, 반도체 기판의 활성영역과 소자분리 영역의 경계부에서 위치한 상기 소자분리영역위에 식각방지구조가 구비되고, 상기 활성영역 상부에 워드라인이 구비되고, 상기 워드라인 상부에 층간절연막이 구비되고, 상기 층간절연층을 통하여 상기 활성영역에 접속되는 도전층이 구비되는 것을 특징으로 한다.
이상의 제2목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법은, 반도체 기판에 상기 반도체기판의 표면보다 낮은 단차의 필드산화막을 형성하는 공정과, 상기 필드산화막 상부에 상기 반도체기판과의 단차를 매립하는 식각방지구조를 상기 필드산화막과 활성영역의 경계부에 형성하는 공정과, 상기 반도체기판의 활성영역을 워드라인을 형성하는 공정과, 상기 반도체기판의 활성영역에 접속되는 비트라인과 저장전극을 형성하는 공정을 포함하는 것을 제1특징으로 한다.
이상의 제2목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법은, 반도체기판에 필드산화막을 형성하는 공정과, 상기 필드산화막을 소정두께 식각하는 공정과, 전체표면상부에 식각방지막을 소정두께 증착하는 공정과, 상기 식각방지막을 이방성식각하여 상기 반도체기판의 활성영역과 단차를 갖는 필드산화막 상측에 식각방지구조를 형성하는 공정과, 상기 반도체기판 상부에 후속공정으로 워드라인, 비트라인 및 캐패시터를 형성하는 공정을 포함하는 것을 제2특징으로 한다.
본 발명의 원리는 반도체 메모리 셀에서 활성 영역에 콘택홀을 형성하기 위한 식각 공정에서 정렬 오차에 의해서 소자 분리 영역이 식각되는 것을 방지하기 위하여, 적어도 상기 활성영역과 상기 소자분리영역의 경계 부분에서 상기 소자분리영역 위에, 예를 들어, SiN 또는 SiON 막으로 형성된 식각방지 구조를 형성하는 것이다. 따라서, 콘택홀 형성시에 정렬 오차가 발생하여 소자 분리 영역이 노출되더라도, 콘택홀을 형성되는 식각 공정에서 소자분리영역이 식각되는 것을 방지하여 소자분리 특성이 나빠지는 것을 막을 수 있다. 이로인하여, 고집적 반도체소자에서 활성영역을 작게 설계할 수 있어서 집적도를 향상시킬 수 있다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2e 는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(31)에 필드산화막(33)을 형성한다. 이때, 상기 필드산화막(33)은 열산화방법으로 형성한다.
그리고, 상기 필드산화막(33)을 일정두께 식각하여, 상기 반도체기판(31)의 표면 보다 아래에 상기 필드산화막(33)의 표면을 형성함으로써 상기 필드 산화막(33)과 활성 영역의 경계에 단차가 발생시킨다.
그리고, 상기 반도체기판(31)의 전면에 식각 방지막(32)으로 SiN 또는 SiON 박막을 균일한 두께로 형성한다. (도2a)
그 다음에, 상기 식각 방지막(32)을 이방성 식각 방법으로 식각하여 상기 필드산화막(33) 위에 SiN 또는 SiON으로 형성된 식각방지구조(34)를 형성한다.
이때, 상기 식각방지구조(34)는 적어도 소자 분리 영역과 활셩 영역의 경계에 형성되되, 상기 필드산화막(33) 상측에 상기 반도체기판(31)의 활성영역 측벽에 형성된다.
그리고, 상기 식각방지구조(34)와 상기 반도체기판(31) 사이의 응력(stress)가 커지는 문제를 방지하기 위하여, 상기 식각 방지막(32)을 형성하기 전에 완충막으로 실리콘 산화막을 반도체기판의 전면에 먼저 형성할 수 있다. 이때, 상기 완충막은 상기 식각방지구조(34) 형성시 반도체기판(31)이 손상되는 것을 방지하는 작용도 한다. (도 2b)
그 다음에, 상기 반도체기판(31)의 활성영역에 워드라인(35)을 형성하다. 이때, 상기 워드라인(35)은 하부와 측벽에 절연막이 형성된 것이다. (도 2c)
그리고, 전체표면상부를 평탄화시키는 제1층간절연층(37)을 형성한다. 그리고, 비트라인 마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판(31)을 노출시키는 제1콘택홀(39)을 형성한다. 이때, 상기 제1콘택홀(39)은 비트라인 콘택홀이다.
그 다음에, 상기 제1콘택홀(39)을 매립하는 비트라인(41)을 형성한다.
그리고, 전체표면상부에 제2층간절연층(42)을 형성한다. 그리고, 저장전극 콘택마스크(도시안됨)을 이용하여 상기 제2층간절연막(42)과 제1층간절연층(37)을 순차적으로 식각하여 상기 반도체기판(31)을 노출시키는 제2콘택홀(43)을 형성한다. 이때, 상기 제2콘택홀(43)은 저장전극 콘택홀을 말한다.
그리고, 상기 제2콘택홀(43)을 매립하는 저장전극(45)을 형성한다. 그리고, 상기 저장전극(45) 표면에 유전체막(도시안됨)을 소정두께 형성한다.
그 다음에, 전체표면상부에 플레이트 전극(47)을 형성하여 메모리 셀을 완성한다.(도 2d)
도 2e 는 상기 도 2d 의 종단면을 도시한 단면도이다.
도 3a 및 도 3b 는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
도 3a 는 본 발명의 실시예인 도 2a 의 필드산화막(33) 형성공정시 트렌치를 형성하고 이를 매립하는 방법의 트렌치형 필드산화막(51)을 형성하고 상기 도 2b 내지 도 2d 의 공정으로 반도체소자를 형성한 것이다.
도 3b 는 상기 도 3a 의 종단면을 도시한 단면도이다.
여기서, 상기 필드산화막이 어떤 형태이든 상관없이 본 발명은 적용가능하다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자 및 그 제조방법은, 제1콘택홀이나 제2콘택홀을 형성하는 사진 공정에서 정렬오차가 발행하여도, 상기 제1콘택홀이나 제2콘택홀을 형성하기 위한 식각 공정에서 상기 필드산화막 위에 형성된 식각 방지 구조에 의해서 상기 필드 산화막이 식각되는 것을 방지한다. 따라서, 상기 필드 산화막이 식각 되어 소자 분리 특성이 저하되는 것을 방지한다. 이로 인하여, 제1콘택홀이나 제2콘택홀을 형성하기 위한 사진 공정에서 허용할 수 있는 정렬오차가 종래에 비하여 크기 때문에 활성 영역을 작게 형성하는 것이 가능하고, 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.

Claims (9)

  1. 반도체 기판의 활성영역과 소자분리 영역의 경계부에서 위치한 상기 소자분리영역위에 식각방지구조가 구비되고,
    상기 활성영역 상부에 워드라인이 구비되고,
    상기 워드라인 상부에 층간절연막이 구비되고,
    상기 층간절연층을 통하여 상기 활성영역에 접속되는 도전층이 구비되는 반도체소자.
  2. 청구항 1 에 있어서,
    상기 식각방지구조는 상기 반도체기판의 활성영역과 필드산화막이 형성하는 단차를 매립하여 형성되되, 상기 활성영역 측벽에 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 청구항 1 에 있어서,
    상기 식각방지구조는 실리콘질화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 청구항 1 에 있어서,
    상기 식각방지구조는 실리콘산화질화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 반도체 기판에 상기 반도체기판의 표면보다 낮은 단차의 필드산화막을 형성하는 공정과,
    상기 필드산화막 상부에 상기 반도체기판과의 단차를 매립하는 식각방지구조를 상기 필드산화막과 활성영역의 경계부에 형성하는 공정과,
    상기 반도체기판의 활성영역을 워드라인을 형성하는 공정과,
    상기 반도체기판의 활성영역에 접속되는 비트라인과 저장전극을 형성하는 공정을 포함하는 반도체소자의 제조방법.
  6. 청구항 5 에 있어서,
    상기 식각방지구조는 실리콘질화막이나 실리콘산화질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 반도체기판에 필드산화막을 형성하는 공정과,
    상기 필드산화막을 소정두께 식각하는 공정과,
    전체표면상부에 식각방지막을 소정두께 증착하는 공정과,
    상기 식각방지막을 이방성식각하여 상기 반도체기판의 활성영역과 단차를 갖는 필드산화막 상측에 식각방지구조를 형성하는 공정과,
    상기 반도체기판 상부에 후속공정으로 워드라인, 비트라인 및 캐패시터를 형성하는 공정을 포함하는 반도체소자의 제조방법..
  8. 청구항 7 에 있어서,
    상기 식각방지구조는 실리콘질화막이나 실리콘산화질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 청구항 7 에 있어서,
    상기 식각방지구조는 상기 반도체기판의 활성영역 측벽에 형성하는 것을 특징으로 하는 반도체소자의 제조방법..
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