JPH05343635A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05343635A JPH05343635A JP3102593A JP10259391A JPH05343635A JP H05343635 A JPH05343635 A JP H05343635A JP 3102593 A JP3102593 A JP 3102593A JP 10259391 A JP10259391 A JP 10259391A JP H05343635 A JPH05343635 A JP H05343635A
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Abstract
(57)【要約】
【構成】電界効果トランジスタを形成した半導体基板上
の全面に第１の絶縁膜を形成した後、ビット線接続用の
第１のコンタクト窓を上記第１の絶縁膜に設ける工程
と、上記第１のコンタクト窓を設けた第１の低抵抗領域
上に所定のパターンを有する上記導電膜と上記第２の絶
縁膜を形成する工程と、上記導電膜の露出した側壁部分
を第３の絶縁膜で覆う工程と、キャパシタのノード接続
用の第２のコンタクト窓を上記第１の絶縁膜に設ける工
程と、上記第２のコンタクト窓を設けた第２の低抵抗領
域上に上記キャパシタのノード、誘電体膜、プレートを
形成する工程と、全面に第４の絶縁膜を形成した後、上
記導電膜上の上記第２の絶縁膜と上記第４の絶縁膜の所
定の部分を除去し、上記導電膜を露出させる工程と、そ
の上にビット線を形成する工程を含む。 【効果】キャパシタの容量が増加し、ビット線と低抵抗
領域とのコンタクト抵抗が低減し、高集積化を図ること
ができる。
の全面に第１の絶縁膜を形成した後、ビット線接続用の
第１のコンタクト窓を上記第１の絶縁膜に設ける工程
と、上記第１のコンタクト窓を設けた第１の低抵抗領域
上に所定のパターンを有する上記導電膜と上記第２の絶
縁膜を形成する工程と、上記導電膜の露出した側壁部分
を第３の絶縁膜で覆う工程と、キャパシタのノード接続
用の第２のコンタクト窓を上記第１の絶縁膜に設ける工
程と、上記第２のコンタクト窓を設けた第２の低抵抗領
域上に上記キャパシタのノード、誘電体膜、プレートを
形成する工程と、全面に第４の絶縁膜を形成した後、上
記導電膜上の上記第２の絶縁膜と上記第４の絶縁膜の所
定の部分を除去し、上記導電膜を露出させる工程と、そ
の上にビット線を形成する工程を含む。 【効果】キャパシタの容量が増加し、ビット線と低抵抗
領域とのコンタクト抵抗が低減し、高集積化を図ること
ができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、より詳しく言うと、キャパシタの容量が増加
し、ビット線とＭＯＳトランジスタの低抵抗領域とのコ
ンタクト抵抗が低減し、高集積化を図ることができる半
導体メモリ装置の製造方法に関する。
に係り、より詳しく言うと、キャパシタの容量が増加
し、ビット線とＭＯＳトランジスタの低抵抗領域とのコ
ンタクト抵抗が低減し、高集積化を図ることができる半
導体メモリ装置の製造方法に関する。
【０００２】
【従来の技術】図６〜図８は、従来の半導体メモリ装置
の製造方法を示す工程断面図である。
の製造方法を示す工程断面図である。
【０００３】まず、図６に示すように、半導体基板２１
上の所定の部分にゲート酸化膜２２とゲート電極２３を
形成した後、ゲート電極２３の側壁に側壁酸化膜２４を
形成し、不純物のイオン打込みによるソースおよびドレ
イン領域２５を形成する。次に、全面に酸化膜２６を蒸
着した後、ソース領域２５と後で形成するキャパシタの
ノード（図７の２７）とを接続するためのコンタクト窓
３２を設ける。
上の所定の部分にゲート酸化膜２２とゲート電極２３を
形成した後、ゲート電極２３の側壁に側壁酸化膜２４を
形成し、不純物のイオン打込みによるソースおよびドレ
イン領域２５を形成する。次に、全面に酸化膜２６を蒸
着した後、ソース領域２５と後で形成するキャパシタの
ノード（図７の２７）とを接続するためのコンタクト窓
３２を設ける。
【０００４】その後、図７に示すように、その上に多結
晶シリコン膜からなるノード２７、誘電体膜２８、多結
晶シリコン膜からなるプレート２９を形成し、これら３
層からなるキャパシタを形成する。
晶シリコン膜からなるノード２７、誘電体膜２８、多結
晶シリコン膜からなるプレート２９を形成し、これら３
層からなるキャパシタを形成する。
【０００５】次に、図８に示すように、全面に層間絶縁
膜３０を蒸着し、ドレイン領域２５とビット線（３１）
とを接続するためのビット線コンタクト窓３３を設け、
ビット線３１を形成して半導体メモリ装置を作製する。
膜３０を蒸着し、ドレイン領域２５とビット線（３１）
とを接続するためのビット線コンタクト窓３３を設け、
ビット線３１を形成して半導体メモリ装置を作製する。
【０００６】
【発明が解決しようとする課題】しかし、上記のように
作製した半導体メモリ装置では、キャパシタの垂直方向
の長さを長くすることができず、キャパシタの面積が制
限され、高容量を得ることができない問題があった。
作製した半導体メモリ装置では、キャパシタの垂直方向
の長さを長くすることができず、キャパシタの面積が制
限され、高容量を得ることができない問題があった。
【０００７】また、ビット線コンタクト窓３３を設ける
とき、ビット線３１とゲート電極２３との間の短絡を防
止するため、ビット線コンタクト窓３３の面積を大きく
することができず、ビット線３１とドレイン領域２５と
のコンタクト抵抗が増加するという問題があった。
とき、ビット線３１とゲート電極２３との間の短絡を防
止するため、ビット線コンタクト窓３３の面積を大きく
することができず、ビット線３１とドレイン領域２５と
のコンタクト抵抗が増加するという問題があった。
【０００８】さらに、段差被覆特性が悪いので、ビット
線の切断が生じやすく、素子特性の劣化をもたらす問題
もあった。
線の切断が生じやすく、素子特性の劣化をもたらす問題
もあった。
【０００９】本発明の目的は、上記の問題点を解決し、
キャパシタの容量を増加させることができる半導体装置
の製造方法を提供することにある。
キャパシタの容量を増加させることができる半導体装置
の製造方法を提供することにある。
【００１０】また、本発明の他の目的は、ビット線と低
抵抗領域とのコンタクト抵抗を低減することができる半
導体装置の製造方法を提供することにある。
抵抗領域とのコンタクト抵抗を低減することができる半
導体装置の製造方法を提供することにある。
【００１１】さらに、本発明の他の目的は、段差被覆性
を改善することができ、ビット線の切断を抑制すること
ができる半導体装置の製造方法を提供することにある。
を改善することができ、ビット線の切断を抑制すること
ができる半導体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、半導体基板上の
所定の部分にゲート電極を形成し、上記ゲート電極の両
側の上記半導体基板表面領域に第１および第２の低抵抗
領域を形成する第１の工程と、全面に第１の絶縁膜を形
成した後、後で形成するビット線を上記第１の低抵抗領
域に接続するための第１のコンタクト窓を上記第１の絶
縁膜に設ける第２の工程と、全面に導電膜と第２の絶縁
膜を順次形成した後、上記第１のコンタクト窓を設けた
上記第１の低抵抗領域上に上記導電膜と上記第２の絶縁
膜を所定の形状にパターニングする第３の工程と、上記
導電膜の露出した側壁部分を第３の絶縁膜で覆う第４の
工程と、後で形成するキャパシタのノードを上記第２の
低抵抗領域に接続するための第２のコンタクト窓を上記
第１の絶縁膜に設ける第５の工程と、上記第２のコンタ
クト窓を設けた上記第２の低抵抗領域上に上記キャパシ
タの上記ノード、誘電体膜、プレートを形成する第６の
工程と、全面に第４の絶縁膜を形成した後、上記導電膜
上の上記第２の絶縁膜と上記第４の絶縁膜の所定の部分
を除去し、上記導電膜を露出させる第７の工程と、その
上に上記ビット線を形成する第８の工程を含むことを特
徴とする。
に、本発明の半導体装置の製造方法は、半導体基板上の
所定の部分にゲート電極を形成し、上記ゲート電極の両
側の上記半導体基板表面領域に第１および第２の低抵抗
領域を形成する第１の工程と、全面に第１の絶縁膜を形
成した後、後で形成するビット線を上記第１の低抵抗領
域に接続するための第１のコンタクト窓を上記第１の絶
縁膜に設ける第２の工程と、全面に導電膜と第２の絶縁
膜を順次形成した後、上記第１のコンタクト窓を設けた
上記第１の低抵抗領域上に上記導電膜と上記第２の絶縁
膜を所定の形状にパターニングする第３の工程と、上記
導電膜の露出した側壁部分を第３の絶縁膜で覆う第４の
工程と、後で形成するキャパシタのノードを上記第２の
低抵抗領域に接続するための第２のコンタクト窓を上記
第１の絶縁膜に設ける第５の工程と、上記第２のコンタ
クト窓を設けた上記第２の低抵抗領域上に上記キャパシ
タの上記ノード、誘電体膜、プレートを形成する第６の
工程と、全面に第４の絶縁膜を形成した後、上記導電膜
上の上記第２の絶縁膜と上記第４の絶縁膜の所定の部分
を除去し、上記導電膜を露出させる第７の工程と、その
上に上記ビット線を形成する第８の工程を含むことを特
徴とする。
【００１３】また、上記第４の工程において、上記第３
の絶縁膜は、酸化性雰囲気において600〜1100℃程度で
熱処理して上記導電膜の露出した側壁の部分を酸化する
ことにより形成してもよいし、絶縁膜を堆積し、異方性
ドライエッチングを行い、上記導電膜の露出した側壁の
部分に絶縁膜を残すことにより形成してもよい。
の絶縁膜は、酸化性雰囲気において600〜1100℃程度で
熱処理して上記導電膜の露出した側壁の部分を酸化する
ことにより形成してもよいし、絶縁膜を堆積し、異方性
ドライエッチングを行い、上記導電膜の露出した側壁の
部分に絶縁膜を残すことにより形成してもよい。
【００１４】また、上記第７の工程において、上記導電
膜を露出した後、不純物をイオン打込みによりドーピン
グすることを特徴とする。あるいは、上記第３の工程に
おいて、上記導電膜を形成するのと同時に不純物をドー
ピングしてもよい。
膜を露出した後、不純物をイオン打込みによりドーピン
グすることを特徴とする。あるいは、上記第３の工程に
おいて、上記導電膜を形成するのと同時に不純物をドー
ピングしてもよい。
【００１５】
【作用】本発明では、上記導電膜上の第２の絶縁膜上ま
でキャパシタを延在して形成することができるので、キ
ャパシタの面積を増加させることができ、高容量のキャ
パシタを得ることができる。その結果、半導体メモリ装
置の高集積化を図ることができる。
でキャパシタを延在して形成することができるので、キ
ャパシタの面積を増加させることができ、高容量のキャ
パシタを得ることができる。その結果、半導体メモリ装
置の高集積化を図ることができる。
【００１６】また、低抵抗領域上に導電膜を介してビッ
ト線を接続することにより、ビット線コンタクト窓の面
積を増大させることができるので、ビット線と低抵抗領
域とのコンタクト抵抗を低減することができる。それと
ともに、導電膜を設けたことにより、段差被覆性を改善
することができるので、ビット線の切断を抑制すること
ができる。
ト線を接続することにより、ビット線コンタクト窓の面
積を増大させることができるので、ビット線と低抵抗領
域とのコンタクト抵抗を低減することができる。それと
ともに、導電膜を設けたことにより、段差被覆性を改善
することができるので、ビット線の切断を抑制すること
ができる。
【００１７】
【実施例】以下、添付図面を参照して本発明の実施例を
詳細に説明する。
詳細に説明する。
【００１８】図１〜図５は、本発明の一実施例の半導体
メモリ装置の製造方法を示す工程断面図である。
メモリ装置の製造方法を示す工程断面図である。
【００１９】まず、図１に示すように、半導体基板１上
の所定の部分にゲート酸化膜２、ゲート電極３を形成し
た後、ゲート電極３の側壁に側壁酸化膜４を形成し、不
純物のイオン打込みによりソースおよびドレイン領域５
を形成する。次に、全面に酸化膜６を塗布し、ドレイン
領域５と後で形成するビット線（図５の１３）とを接続
するためのビット線コンタクト窓１３０を設ける。次
に、多結晶シリコン膜７、酸化膜８を順次全面に塗布し
た後、ビット線コンタクト窓１３０の両側のゲート電極
３上の酸化膜６まで延在された範囲のみを残すように多
結晶シリコン膜７、酸化膜８をエッチングによりパター
ニングする。
の所定の部分にゲート酸化膜２、ゲート電極３を形成し
た後、ゲート電極３の側壁に側壁酸化膜４を形成し、不
純物のイオン打込みによりソースおよびドレイン領域５
を形成する。次に、全面に酸化膜６を塗布し、ドレイン
領域５と後で形成するビット線（図５の１３）とを接続
するためのビット線コンタクト窓１３０を設ける。次
に、多結晶シリコン膜７、酸化膜８を順次全面に塗布し
た後、ビット線コンタクト窓１３０の両側のゲート電極
３上の酸化膜６まで延在された範囲のみを残すように多
結晶シリコン膜７、酸化膜８をエッチングによりパター
ニングする。
【００２０】その後、図２に示すように、酸化性雰囲気
において600〜1100℃程度で熱処理して多結晶シリコン
膜７の露出した部分、すなわち、多結晶シリコン膜７の
側壁の部分を所定の幅に酸化する。これにより、多結晶
シリコン膜７を覆う形態の酸化膜８ａを形成する。
において600〜1100℃程度で熱処理して多結晶シリコン
膜７の露出した部分、すなわち、多結晶シリコン膜７の
側壁の部分を所定の幅に酸化する。これにより、多結晶
シリコン膜７を覆う形態の酸化膜８ａを形成する。
【００２１】なお、ここでは、酸化性雰囲気における熱
処理工程により酸化膜８ａを形成したが、公知の異方性
ドライエッチングを用いた側壁酸化膜の形成工程によ
り、露出した多結晶シリコン膜７を覆う形態の酸化膜８
ａを形成してもよい。
処理工程により酸化膜８ａを形成したが、公知の異方性
ドライエッチングを用いた側壁酸化膜の形成工程によ
り、露出した多結晶シリコン膜７を覆う形態の酸化膜８
ａを形成してもよい。
【００２２】その後、図３に示すように、酸化膜６の所
定の部分を除去してソース領域５とキャパシタのノード
（９）を接続するためのコンタクト窓１２０を設け、そ
の上に多結晶シリコン膜からなるノード９、誘電体膜１
０、多結晶シリコン膜からなるプレート１１を形成し、
これら３層からなるキャッパシタを形成する。この場
合、キャパシタを酸化膜８ａ上まで延在して形成するこ
とができるので、キャパシタの有効面積を増加させるこ
とができ、キャパシタの容量を増加させることができ
る。次に、全面に絶縁膜１２を形成する。
定の部分を除去してソース領域５とキャパシタのノード
（９）を接続するためのコンタクト窓１２０を設け、そ
の上に多結晶シリコン膜からなるノード９、誘電体膜１
０、多結晶シリコン膜からなるプレート１１を形成し、
これら３層からなるキャッパシタを形成する。この場
合、キャパシタを酸化膜８ａ上まで延在して形成するこ
とができるので、キャパシタの有効面積を増加させるこ
とができ、キャパシタの容量を増加させることができ
る。次に、全面に絶縁膜１２を形成する。
【００２３】次に、図４に示すように、ビット線コンタ
クト窓１３０上の酸化膜８ａおよび絶縁膜１２の所定の
部分をエッチング除去し、露出した多結晶シリコン膜７
に不純物をイオン打込みによりドーピングする。なお、
多結晶シリコン膜を塗布するのと同時に不純物をドーピ
ングしてもよく（インシチュ(In-situ)ドーピング）、
この場合、不純物のイオン打込み工程を省略できること
は言うまでもない。
クト窓１３０上の酸化膜８ａおよび絶縁膜１２の所定の
部分をエッチング除去し、露出した多結晶シリコン膜７
に不純物をイオン打込みによりドーピングする。なお、
多結晶シリコン膜を塗布するのと同時に不純物をドーピ
ングしてもよく（インシチュ(In-situ)ドーピング）、
この場合、不純物のイオン打込み工程を省略できること
は言うまでもない。
【００２４】その後、図５に示すように、その上にビッ
ト線１３を形成し、半導体メモリ装置を作製する。
ト線１３を形成し、半導体メモリ装置を作製する。
【００２５】上記実施例においては、図５に示すよう
に、多結晶シリコン膜７上の酸化膜８ａ上までキャパシ
タを延在して形成することができるので、キャパシタの
面積を増加させることができ、高容量のキャパシタを得
ることができる。その結果、半導体メモリ装置の高集積
化を図ることができる。
に、多結晶シリコン膜７上の酸化膜８ａ上までキャパシ
タを延在して形成することができるので、キャパシタの
面積を増加させることができ、高容量のキャパシタを得
ることができる。その結果、半導体メモリ装置の高集積
化を図ることができる。
【００２６】また、ドレイン領域５上に多結晶シリコン
膜７を介してビット線１３を接続することにより、ビッ
ト線コンタクト窓１３０の面積を増大させることができ
るので、ビット線１３とドレイン領域５とのコンタクト
抵抗を低減することができる。それとともに、多結晶シ
リコン膜７を設けたことにより、段差被覆性を改善する
ことができるので、ビット線１３の切断を抑制すること
ができる。
膜７を介してビット線１３を接続することにより、ビッ
ト線コンタクト窓１３０の面積を増大させることができ
るので、ビット線１３とドレイン領域５とのコンタクト
抵抗を低減することができる。それとともに、多結晶シ
リコン膜７を設けたことにより、段差被覆性を改善する
ことができるので、ビット線１３の切断を抑制すること
ができる。
【００２７】さらに、アクティブ領域とビット線１３と
を一直線に形成することができるので、製造工程を簡略
化することができる。
を一直線に形成することができるので、製造工程を簡略
化することができる。
【００２８】以上本発明を実施例に基づいて具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。
【００２９】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、キャパシタの容量が増加し、ビ
ット線と低抵抗領域とのコンタクト抵抗が低減し、高集
積化を図ることができる。
置の製造方法によれば、キャパシタの容量が増加し、ビ
ット線と低抵抗領域とのコンタクト抵抗が低減し、高集
積化を図ることができる。
【図１】本発明の一実施例の半導体装置の製造工程断面
図である。
図である。
【図２】本発明の一実施例の半導体装置の製造工程断面
図である。
図である。
【図３】本発明の一実施例の半導体装置の製造工程断面
図である。
図である。
【図４】本発明の一実施例の半導体装置の製造工程断面
図である。
図である。
【図５】本発明の一実施例の半導体装置の製造工程断面
図である。
図である。
【図６】従来の半導体装置の製造工程断面図である。
【図７】従来の半導体装置の製造工程断面図である。
【図８】従来の半導体装置の製造工程断面図である。
１…半導体基板、２…ゲート酸化膜、３…ゲート電極、
４…側壁酸化膜、５…ソースおよびドレイン領域、６…
酸化膜、７…多結晶シリコン膜、８…酸化膜、８ａ…酸
化膜、９…ノード、１０…誘電体膜、１１…プレート、
１２…絶縁膜、１３…ビット線、１２０…コンタクト
窓、１３０…ビット線コンタクト窓。
４…側壁酸化膜、５…ソースおよびドレイン領域、６…
酸化膜、７…多結晶シリコン膜、８…酸化膜、８ａ…酸
化膜、９…ノード、１０…誘電体膜、１１…プレート、
１２…絶縁膜、１３…ビット線、１２０…コンタクト
窓、１３０…ビット線コンタクト窓。
Claims (5)
- 【請求項１】半導体基板上の所定の部分にゲート電極を
形成し、上記ゲート電極の両側の上記半導体基板表面領
域に第１および第２の低抵抗領域を形成する第１の工程
と、全面に第１の絶縁膜を形成した後、後で形成するビ
ット線を上記第１の低抵抗領域に接続するための第１の
コンタクト窓を上記第１の絶縁膜に設ける第２の工程
と、全面に導電膜と第２の絶縁膜を順次形成した後、上
記第１のコンタクト窓を設けた上記第１の低抵抗領域上
に上記導電膜と上記第２の絶縁膜を所定の形状にパター
ニングする第３の工程と、上記導電膜の露出した側壁部
分を第３の絶縁膜で覆う第４の工程と、後で形成するキ
ャパシタのノードを上記第２の低抵抗領域に接続するた
めの第２のコンタクト窓を上記第１の絶縁膜に設ける第
５の工程と、上記第２のコンタクト窓を設けた上記第２
の低抵抗領域上に上記キャパシタの上記ノード、誘電体
膜、プレートを形成する第６の工程と、全面に第４の絶
縁膜を形成した後、上記導電膜上の上記第２の絶縁膜と
上記第４の絶縁膜の所定の部分を除去し、上記導電膜を
露出させる第７の工程と、その上に上記ビット線を形成
する第８の工程を含むことを特徴とする半導体装置の製
造方法。 - 【請求項２】上記第４の工程において、上記第３の絶縁
膜は、酸化性雰囲気において600〜1100℃程度で熱処理
して上記導電膜の露出した側壁の部分を酸化することに
より形成することを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項３】上記第４の工程において、上記第３の絶縁
膜は、絶縁膜を堆積し、異方性ドライエッチングを行
い、上記導電膜の露出した側壁の部分に絶縁膜を残すこ
とにより形成することを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項４】上記第７の工程において、上記導電膜を露
出した後、不純物をイオン打込みによりドーピングする
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項５】上記第３の工程において、上記導電膜を形
成するのと同時に不純物をドーピングすることを特徴と
する請求項１記載の半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1990-6472 | 1990-05-08 | ||
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