JP2007194635A - 半導体素子の製造方法及びそれを使用して製造される半導体素子 - Google Patents

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Abstract

【課題】工程数を急激に増加させずに、相異なる電気的条件を満足させるキャパシタを同じ層に形成できる半導体素子の製造方法及びそれにより製造される半導体素子を提供する。
【解決手段】ストレージキャパシタ領域及び高電圧耐圧キャパシタ領域を備える基板を提供する段階と、前記ストレージキャパシタ領域及び高電圧耐圧キャパシタ領域上に下部電極膜を形成する段階と、前記下部電極膜上に第１誘電膜を形成する段階と、前記ストレージキャパシタ領域の第１誘電膜を選択的に除去して、ストレージキャパシタ領域の下部電極膜を露出させる段階と、前記露出したストレージキャパシタ領域の下部電極膜及び前記第１誘電膜上に第２誘電膜を形成する段階と、前記第２誘電膜上に上部電極膜を形成する段階とを有する。
【選択図】 図３

Description

本発明は、半導体素子の製造方法及びそれを使用して製造される半導体素子に関し、さらに具体的には、相異なる種類のキャパシタを備える半導体素子の製造方法及びそれを使用して製造される半導体素子に関する。
半導体素子に適用されるキャパシタは、電荷保存、フィルタリング、直流電圧遮断、デカップリングなどの多様な用途として使用される。このような多様な種類のキャパシタは、それぞれ相異なる仕様を要求する。したがって、一つの半導体素子が多様な用途のキャパシタを備える場合、上記キャパシタを形成するためには、工程要因、例えば、電極の種類、誘電膜の種類及び厚さなどを多様にする必要がある。
それにも拘わらず、一つの基板上に形成されるキャパシタは、同じ製造工程により形成されることが製造コストの側面において望ましいので、工程要因の多様化には多くの制約がしたがうという問題がある。その結果、多様な種類のキャパシタが、同じ層に同じ構造を有するように形成されることが一般的である。
そこで、本発明は上記従来の半導体素子における問題点に鑑みてなされたものであって、本発明の目的は、工程数を急激に増加させずに、相異なる電気的条件を満足させるキャパシタを同じ層に形成できる半導体素子の製造方法及びそれにより製造される半導体素子を提供することにある。
上記目的を達成するためになされた本発明による半導体素子の製造方法は、ストレージキャパシタ領域及び高電圧耐圧キャパシタ領域を備える基板を提供する段階と、前記ストレージキャパシタ領域及び高電圧耐圧キャパシタ領域上に下部電極膜を形成する段階と、前記下部電極膜上に第１誘電膜を形成する段階と、前記ストレージキャパシタ領域の第１誘電膜を選択的に除去して、ストレージキャパシタ領域の下部電極膜を露出させる段階と、前記露出したストレージキャパシタ領域の下部電極膜及び前記第１誘電膜上に第２誘電膜を形成する段階と、前記第２誘電膜上に上部電極膜を形成する段階とを有することを特徴とする。
前記第１誘電膜及び前記第２誘電膜は、同じ物質の膜であることが好ましい。
前記第１誘電膜及び前記第２誘電膜は、シリコン酸化膜（ＳｉＯ２）であることが好ましい。
前記第１誘電膜と前記第２誘電膜とは、相異なる物質の膜であることが好ましい。
前記第１誘電膜は、タンタル酸化膜（Ｔａ２Ｏ５）、アルミニウム酸化膜（Ａｌ２Ｏ３）、ハフニウム酸化膜（ＨｆＯ２）、及びこれらの複合膜からなる群から選択される１つの誘電膜であることが好ましい。
前記第２誘電膜は、ＳｉＯ２であることが好ましい。
前記第２誘電膜上に第３誘電膜を形成する段階をさらに有することが好ましい。
前記第２誘電膜は、ＳｉＯ２であり、前記第３誘電膜は、シリコン窒化膜（ＳｉＮｘ）であることが好ましい。
前記第３誘電膜上に第４誘電膜を形成する段階をさらに有し、前記第４誘電膜は、ＳｉＯ２であることが好ましい。
前記第１誘電膜は、ＳｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ２及びこれらの複合膜からなる群から選択される１つの誘電膜であることが好ましい。
前記高電圧耐圧キャパシタ領域に形成される高電圧耐圧キャパシタは、デカップリングキャパシタ（ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔｏｒ）であることが好ましい。
前記下部電極膜及び前記上部電極膜は、ポリシリコン膜であることが好ましい。
前記ストレージキャパシタ領域の第１誘電膜を選択的に除去して、ストレージキャパシタ領域の下部電極膜を露出させる段階の第１誘電膜の除去は、湿式エッチング法を使用して行うことが好ましい。
前記上部電極膜を形成する段階の前に、前記第１及び第２誘電膜及び前記下部電極膜をパターニングして、前記ストレージキャパシタ領域に下部電極及び第２誘電膜が順に積層された第１の構造体と、前記高電圧耐圧キャパシタ領域上に下部電極及び第１及び第２誘電膜が順に積層された第２の構造体とをそれぞれ形成する段階をさらに有することが好ましい。
前記基板を提供する段階は、低電圧領域及び高電圧領域を提供する段階を含み、前記低電圧領域及び前記高電圧領域上にも前記上部電極膜を形成し、前記上部電極膜をパターニングして、前記ストレージキャパシタ領域及び高電圧耐圧キャパシタ領域上の誘電膜上に上部電極を形成すると同時に、前記低電圧領域及び前記高電圧領域上に低電圧ゲート電極及び高電圧ゲート電極をそれぞれ形成することが好ましい。
前記下部電極膜及び前記第１及び第２誘電膜は、前記低電圧領域及び前記高電圧領域上にも形成され、前記上部電極膜を形成する段階の前に、前記第１及び第２誘電膜及び前記下部電極膜をパターニングして、前記ストレージキャパシタ領域に下部電極及び第２誘電膜が順に積層された第１の構造体と、前記高電圧耐圧キャパシタ領域上に下部電極及び第１及び第２誘電膜が順に積層された第２の構造体をそれぞれ形成しつつ、それと同時に、前記低電圧領域及び高電圧領域の基板を露出させ、該露出した高電圧領域の基板上に高電圧ゲート絶縁膜を形成し、前記露出した低電圧領域の基板上に低電圧ゲート絶縁膜を形成する段階をさらに有し、前記低電圧領域及び前記高電圧領域上に形成される上部電極膜は、前記低電圧及び高電圧ゲート絶縁膜上に形成されることが好ましい。
上記目的を達成するためになされた本発明による半導体素子は、ストレージキャパシタ領域及び高電圧耐圧キャパシタ領域を備える基板と、前記ストレージキャパシタ領域及び高電圧耐圧キャパシタ領域上にそれぞれ位置する下部電極と、前記高電圧耐圧キャパシタ領域の下部電極上に選択的に位置する第１誘電膜と、前記ストレージキャパシタ領域の下部電極及び前記第１誘電膜上に位置する第２誘電膜と、前記第２誘電膜上に前記下部電極にそれぞれ対応して位置する上部電極とを備えることを特徴とする。
前記第１誘電膜と前記第２誘電膜とは、同じ物質の膜であることが好ましい。
前記第１誘電膜及び前記第２誘電膜は、ＳｉＯ２であることが好ましい。
前記第１誘電膜と前記第２誘電膜とは、相異なる物質の膜であることが好ましい。
前記第１誘電膜は、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ２、及びこれらの複合膜からなる群から選択される１つの誘電膜であることが好ましい。
前記第２誘電膜は、ＳｉＯ２であることが好ましい。
前記第２誘電膜上に位置する第３誘電膜をさらに備えることが好ましい。
前記第２誘電膜は、ＳｉＯ２であり、前記第３誘電膜は、シリコン窒化膜（ＳｉＮｘ）であることが好ましい。
前記第３誘電膜上に位置する第４誘電膜をさらに備え、前記第４誘電膜は、ＳｉＯ２であることが好ましい。
前記第１誘電膜は、ＳｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ２及びこれらの複合膜からなる群から選択される一つの膜であることが好ましい。
前記高電圧耐圧キャパシタ領域に形成される高電圧耐圧キャパシタは、デカップリングキャパシタであることが好ましい。
前記基板は、低電圧領域及び高電圧領域をさらに備え、前記低電圧領域及び前記高電圧領域上にそれぞれ位置し、前記上部電極と同じ物質の膜からなる低電圧ゲート電極及び高電圧ゲート電極をさらに備えることが好ましい。
前記上部電極及び前記下部電極は、ポリシリコン膜であることが好ましい。
本発明に係る半導体素子の製造方法及びそれを使用して製造される半導体素子によれば、工数の大きな増加なしに相異なる電気的要求条件を満足させうるキャパシタを同じ層内に形成できるという効果がある。
次に、本発明に係る半導体素子の製造方法及びそれを使用して製造される半導体素子を実施するための最良の形態の具体例を図面を参照しながら説明する。
しかし、本発明は、ここで説明される実施形態に限定されず、他の形態で具体化されることもできる。むしろ、ここで紹介される実施形態は、開示された内容が徹底し、かつ完全になるように、そして当業者に本発明の思想が十分に伝達させるために提供される。明細書全体にわたって同じ参照番号は、同じ構成要素を示す。
図１〜図３は、本発明の一実施形態に係る半導体素子の製造方法を説明するための断面図である。
まず、図１に示すように、ストレージキャパシタ領域、低電圧領域、高電圧領域及び高電圧耐圧キャパシタ領域を備える基板１００を提供する。基板１００内に素子分離膜１０５を形成して活性領域を限定する。図面には、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法を使用して形成された素子分離膜１０５を示したが、素子分離膜１０５は、これに限定されず、トレンチ素子分離法を使用して形成してもよい。
素子分離膜１０５を備える基板上に下部電極膜１１０を形成する。下部電極膜１１０は、導電膜であって、金属膜または半導体膜から形成できるが、望ましくは、ポリシリコン膜から形成する。下部電極膜１１０をポリシリコン膜から形成する場合、下部電極膜１１０内に不純物をドーピングして導電性を調節する。不純物のドーピングは、燐（Ｐ）またはヒ素（Ａｓ）をイオン注入することが好ましい。
下部電極膜１１０上に第１誘電膜１２１を形成する。第１誘電膜１２１上には、ストレージキャパシタ領域を露出させるようなフォトレジストパターン２０１を形成する。
次に、図２に示すように、フォトレジストパターン２０１（図１参照）をマスクとして、露出した第１誘電膜１２１をエッチングする。その結果、ストレージキャパシタ領域上に下部電極膜１１０が露出する。
第１誘電膜１２１をエッチングする時には、湿式エッチング法を利用して行うことが望ましい。この場合、第１誘電膜１２１をエッチングする過程において、下部電極膜１１０が損傷することを最小化することができる。その後、フォトレジストパターン２０１（図１参照）を除去する。
次いで、露出した下部電極膜１１０及び第１誘電膜１２１上に第２誘電膜１２３を形成する。第１誘電膜１２１と第２誘電膜１２３とは、相互に独立してＳｉＯ２、ＳｉＮｘ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ２またはこれらの複合膜であるのが好ましく。望ましくは、第１誘電膜１２１と第２誘電膜１２３とは、同じ物質の膜であるのが好ましく、この場合、第１誘電膜１２１と第２誘電膜１２３とは、ＳｉＯ２であるのが好ましい。
これとは異なり、第１誘電膜１２１と第２誘電膜１２３とは相異なる物質の膜で形成することもできるが、この場合、第１誘電膜１２１は、高誘電率膜、例えば、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ２及びこれらの複合膜からなる群から選択される１つの誘電膜であり、第２誘電膜１２３は、ＳｉＯ２であるのが好ましい。第１誘電膜１２１及び第２誘電膜１２３の形成は、化学気相蒸着法を使用して行うことができる。
次いで、第２誘電膜１２３上に第３誘電膜１２５を形成する。第３誘電膜１２５は、ＳｉＯ２、ＳｉＮｘ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ２またはこれらの複合膜であるのが好ましい。望ましくは、第３誘電膜１２５は、ＳｉＮｘであるのが好ましい。第３誘電膜１２５上に第４誘電膜１２７を形成する。第４誘電膜１２７は、ＳｉＯ２、ＳｉＮｘ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ２またはこれらの複合膜であるのが好ましい。望ましくは、第４誘電膜１２７は、ＳｉＯ２であるのが好ましい。
第４誘電膜１２７上には、ストレージキャパシタ領域及び高電圧耐圧キャパシタ領域の一部を遮蔽するフォトレジストパターン２０２を形成する。
次に、図３に示すように、フォトレジストパターン２０２（図２参照）をマスクとして、第４誘電膜１２７、第３誘電膜１２５、第２誘電膜１２３、第１誘電膜１２１及び下部電極膜１１０を順にエッチングする。
その結果、ストレージキャパシタ領域上にストレージキャパシタ下部電極１１０ａ及びストレージ誘電膜１２０ａが順に積層された構造体、及び高電圧耐圧キャパシタ領域上に高電圧耐圧下部電極１１０ｂ及び高電圧耐圧誘電膜１２０ｂが順に積層された構造体が形成される。
ストレージ誘電膜１２０ａは、第２誘電膜１２３、第３誘電膜１２５及び第４誘電膜１２７を備える一方、高電圧耐圧誘電膜１２０ｂは、第１誘電膜１２１、第２誘電膜１２３、第３誘電膜１２５及び第４誘電膜１２７を備える。一方、低電圧領域及び高電圧領域には、基板１００が露出する。
次に、露出した高電圧領域の基板上に高電圧ゲート絶縁膜１３３を形成し、低電圧領域の基板上に低電圧ゲート絶縁膜１３１を形成する。高電圧ゲート絶縁膜１３３及び低電圧ゲート絶縁膜１３１は、基板１００を熱酸化することによって形成した熱酸化膜でありうる。
次に、ゲート絶縁膜（１３１、１３３）が形成された基板上に上部電極膜を形成する。上部電極膜は、導電膜であって、金属膜または半導体膜から形成できるが、望ましくは、ポリシリコン膜から形成する。上部電極膜をポリシリコン膜から形成する場合、上部電極膜内に不純物をドーピングして導電性を調節する。不純物のドーピングは、ＰＯＣｌ３工程を使用してリン（Ｐ）をドーピングすることが好ましい。
上部電極膜をパターニングして、ストレージキャパシタ領域及び高電圧耐圧キャパシタ領域の第４誘電膜１２７上にストレージ上部電極１４０ａ及び高電圧耐圧上部電極１４０ｂをそれぞれ形成し、低電圧領域及び高電圧領域のゲート絶縁膜（１３１、１３３）上に低電圧ゲート電極１４０ｃ及び高電圧ゲート電極１４０ｄをそれぞれ形成する。さらに詳細には、ストレージ上部電極１４０ａ及び高電圧耐圧上部電極１４０ｂは、ストレージ誘電膜１２０ａの一部及び高電圧耐圧誘電膜１２０ｂの一部をそれぞれ露出させるように形成する。
ストレージキャパシタ下部電極１１０ａ、ストレージ誘電膜１２０ａ及びストレージ上部電極１４０ａは、ストレージキャパシタを構成する。一方、高電圧耐圧下部電極１１０ｂ、高電圧耐圧誘電膜１２０ｂ及び高電圧耐圧上部電極１４０ｂは、高電圧耐圧キャパシタを構成する。
このとき、高電圧耐圧誘電膜１２０ｂは、ストレージ誘電膜１２０ａに比べて第１誘電膜１２１をさらに備えるので、高電圧耐圧誘電膜１２０ｂは、ストレージ誘電膜１２０ａに比べて厚い。したがって、高電圧耐圧キャパシタは、高い破壊電圧を有し、また高電圧耐圧上部電極１４０ｂと高電圧耐圧下部電極１１０ｂとの間に高電界が継続的に印加される場合にも電気的特性を維持するなど、優れた長期信頼性を有しうる。一方、ストレージキャパシタは、高電圧耐圧キャパシタに比べて高い静電容量を有しうる。さらに、第１誘電膜１２１を高誘電率膜から形成する場合、高電圧耐圧誘電膜１２０ｂが厚くなるにもかかわらず、高電圧耐圧キャパシタの静電容量はそれほど減少しないことがある。
このように、工程数が大きく増加せずに、相異なる電気的な要求条件を満足させる高電圧耐圧キャパシタ及びストレージキャパシタを同じ層内に形成できる。また、キャパシタの上部電極を、ポリシリコン膜を使用して形成することによって、上部電極を形成すると同時にゲート電極を形成できるので、工程数を減少させることができる。
次に、ストレージ上部電極１４０ａ、高電圧耐圧上部電極１４０ｂ、低電圧ゲート電極１４０ｃ及び高電圧ゲート電極１４０ｄ上にスペーサ絶縁膜を積層し、スペーサ絶縁膜を異方性エッチングして上部電極（１４０ａ、１４０ｂ）、誘電膜（１２０ａ、１２０ｂ）、下部電極（１１０ａ、１１０ｂ）及びゲート電極（１４０ｃ、１４０ｄ）の側面にスペーサ１４５を形成する。スペーサ１４５が形成された基板上に、ストレージ上部電極１４０ａ、高電圧耐圧上部電極１４０ｂ、低電圧ゲート電極１４０ｃ及び高電圧ゲート電極１４０ｄを覆う層間絶縁膜１５０を形成する。
次に、層間絶縁膜１５０内にコンタクトホールを形成する。コンタクトホールが形成された基板上に、コンタクトホール内を満たすように導電膜を積層し、導電膜をパターニングしてストレージライン１６０ａ及び電源ライン１６０ｂを形成する。ストレージライン１６０ａのうちいずれか一つは、層間絶縁膜１５０及びストレージ誘電膜１２０ａを貫通してストレージキャパシタ下部電極１１０ａに接続し、他の一つは、層間絶縁膜１５０を貫通してストレージ上部電極１４０ａに接続する。
電源ライン１６０ｂのうちいずれか一つは、層間絶縁膜１５０及び高電圧耐圧誘電膜１２０ｂを貫通して高電圧耐圧下部電極１１０ｂに接続し、他の一つは、層間絶縁膜１５０を貫通して高電圧耐圧上部電極１４０ｂに接続する。
一方、ストレージキャパシタは、電荷を保存する用途として使用されるキャパシタであり、高電圧耐圧キャパシタは、電源電圧の急激な増加または減少を緩衝するデカップリングキャパシタであることが好ましい。特に、半導体素子が多様なサイズの電源電圧を必要とする場合、デカップリングキャパシタは、最高電圧電源と接地電源との間に配置されたキャパシタであることが好ましい。
本発明は、半導体素子に関連した技術分野に好適に適用されうる。
本発明の一実施形態に係る半導体素子の製造方法を説明するための断面図である。 本発明の一実施形態に係る半導体素子の製造方法を説明するための断面図である。 本発明の一実施形態に係る半導体素子の製造方法を説明するための断面図である。
符号の説明
１００ 基板
１０５ 素子分離膜
１１０ 下部電極膜
１１０ａ ストレージキャパシタ下部電極
１１０ｂ 高電圧耐圧下部電極
１２０ａ ストレージ誘電膜
１２０ｂ 高電圧耐圧誘電膜
１２１ 第１誘電膜
１２３ 第２誘電膜
１２５ 第３誘電膜
１２７ 第４誘電膜
１３１ 低電圧ゲート絶縁膜
１３３ 高電圧ゲート絶縁膜
１４０ａ ストレージ上部電極
１４０ｂ 高電圧耐圧上部電極
１４０ｃ 低電圧ゲート電極
１４０ｄ 高電圧ゲート電極
１４５ スペーサ
１５０ 層間絶縁膜
１６０ａ ストレージライン
１６０ｂ 電源ライン
２０１、２０２ フォトレジストパターン

Claims (29)

  1. ストレージキャパシタ領域及び高電圧耐圧キャパシタ領域を備える基板を提供する段階と、
    前記ストレージキャパシタ領域及び高電圧耐圧キャパシタ領域上に下部電極膜を形成する段階と、
    前記下部電極膜上に第１誘電膜を形成する段階と、
    前記ストレージキャパシタ領域の第１誘電膜を選択的に除去して、ストレージキャパシタ領域の下部電極膜を露出させる段階と、
    前記露出したストレージキャパシタ領域の下部電極膜及び前記第１誘電膜上に第２誘電膜を形成する段階と、
    前記第２誘電膜上に上部電極膜を形成する段階とを有することを特徴とする半導体素子の製造方法。
  2. 前記第１誘電膜及び前記第２誘電膜は、同じ物質の膜であることを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記第１誘電膜及び前記第２誘電膜は、シリコン酸化膜（ＳｉＯ２）であることを特徴とする請求項２に記載の半導体素子の製造方法。
  4. 前記第１誘電膜と前記第２誘電膜とは、相異なる物質の膜であることを特徴とする請求項１に記載の半導体素子の製造方法。
  5. 前記第１誘電膜は、タンタル酸化膜（Ｔａ２Ｏ５）、アルミニウム酸化膜（Ａｌ２Ｏ３）、ハフニウム酸化膜（ＨｆＯ２）、及びこれらの複合膜からなる群から選択される１つの誘電膜であることを特徴とする請求項４に記載の半導体素子の製造方法。
  6. 前記第２誘電膜は、ＳｉＯ２であることを特徴とする請求項４に記載の半導体素子の製造方法。
  7. 前記第２誘電膜上に第３誘電膜を形成する段階をさらに有することを特徴とする請求項１に記載の半導体素子の製造方法。
  8. 前記第２誘電膜は、ＳｉＯ２であり、前記第３誘電膜は、シリコン窒化膜（ＳｉＮｘ）であることを特徴とする請求項７に記載の半導体素子の製造方法。
  9. 前記第３誘電膜上に第４誘電膜を形成する段階をさらに有し、前記第４誘電膜は、ＳｉＯ２であることを特徴とする請求項８に記載の半導体素子の製造方法。
  10. 前記第１誘電膜は、ＳｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ２及びこれらの複合膜からなる群から選択される１つの誘電膜であることを特徴とする請求項８に記載の半導体素子の製造方法。
  11. 前記高電圧耐圧キャパシタ領域に形成される高電圧耐圧キャパシタは、デカップリングキャパシタ（ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔｏｒ）であることを特徴とする請求項１に記載の半導体素子の製造方法。
  12. 前記下部電極膜及び前記上部電極膜は、ポリシリコン膜であることを特徴とする請求項１に記載の半導体素子の製造方法。
  13. 前記ストレージキャパシタ領域の第１誘電膜を選択的に除去して、ストレージキャパシタ領域の下部電極膜を露出させる段階の第１誘電膜の除去は、湿式エッチング法を使用して行うことを特徴とする請求項１に記載の半導体素子の製造方法。
  14. 前記上部電極膜を形成する段階の前に、前記第１及び第２誘電膜及び前記下部電極膜をパターニングして、前記ストレージキャパシタ領域に下部電極及び第２誘電膜が順に積層された第１の構造体と、前記高電圧耐圧キャパシタ領域上に下部電極及び第１及び第２誘電膜が順に積層された第２の構造体とをそれぞれ形成する段階をさらに有することを特徴とする請求項１に記載の半導体素子の製造方法。
  15. 前記基板を提供する段階は、低電圧領域及び高電圧領域を提供する段階を含み、
    前記低電圧領域及び前記高電圧領域上にも前記上部電極膜を形成し、
    前記上部電極膜をパターニングして、前記ストレージキャパシタ領域及び高電圧耐圧キャパシタ領域上の誘電膜上に上部電極を形成すると同時に、前記低電圧領域及び前記高電圧領域上に低電圧ゲート電極及び高電圧ゲート電極をそれぞれ形成することを特徴とする請求項１に記載の半導体素子の製造方法。
  16. 前記下部電極膜及び前記第１及び第２誘電膜は、前記低電圧領域及び前記高電圧領域上にも形成され、
    前記上部電極膜を形成する段階の前に、前記第１及び第２誘電膜及び前記下部電極膜をパターニングして、前記ストレージキャパシタ領域に下部電極及び第２誘電膜が順に積層された第１の構造体と、前記高電圧耐圧キャパシタ領域上に下部電極及び第１及び第２誘電膜が順に積層された第２の構造体をそれぞれ形成しつつ、それと同時に、前記低電圧領域及び高電圧領域の基板を露出させ、該露出した高電圧領域の基板上に高電圧ゲート絶縁膜を形成し、前記露出した低電圧領域の基板上に低電圧ゲート絶縁膜を形成する段階をさらに有し、
    前記低電圧領域及び前記高電圧領域上に形成される上部電極膜は、前記低電圧及び高電圧ゲート絶縁膜上に形成されることを特徴とする請求項１５に記載の半導体素子の製造方法。
  17. ストレージキャパシタ領域及び高電圧耐圧キャパシタ領域を備える基板と、
    前記ストレージキャパシタ領域及び高電圧耐圧キャパシタ領域上にそれぞれ位置する下部電極と、
    前記高電圧耐圧キャパシタ領域の下部電極上に選択的に位置する第１誘電膜と、
    前記ストレージキャパシタ領域の下部電極及び前記第１誘電膜上に位置する第２誘電膜と、
    前記第２誘電膜上に前記下部電極にそれぞれ対応して位置する上部電極とを備えることを特徴とする半導体素子。
  18. 前記第１誘電膜と前記第２誘電膜とは、同じ物質の膜であることを特徴とする請求項１７に記載の半導体素子。
  19. 前記第１誘電膜及び前記第２誘電膜は、ＳｉＯ２であることを特徴とする請求項１８に記載の半導体素子。
  20. 前記第１誘電膜と前記第２誘電膜とは、相異なる物質の膜であることを特徴とする請求項１７に記載の半導体素子。
  21. 前記第１誘電膜は、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ２、及びこれらの複合膜からなる群から選択される１つの誘電膜であることを特徴とする請求項２０に記載の半導体素子。
  22. 前記第２誘電膜は、ＳｉＯ２であることを特徴とする請求項２０に記載の半導体素子。
  23. 前記第２誘電膜上に位置する第３誘電膜をさらに備えることを特徴とする請求項１７に記載の半導体素子。
  24. 前記第２誘電膜は、ＳｉＯ２であり、前記第３誘電膜は、シリコン窒化膜（ＳｉＮｘ）であることを特徴とする請求項２３に記載の半導体素子。
  25. 前記第３誘電膜上に位置する第４誘電膜をさらに備え、前記第４誘電膜は、ＳｉＯ２であることを特徴とする請求項２４に記載の半導体素子。
  26. 前記第１誘電膜は、ＳｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ２及びこれらの複合膜からなる群から選択される一つの膜であることを特徴とする請求項２４に記載の半導体素子。
  27. 前記高電圧耐圧キャパシタ領域に形成される高電圧耐圧キャパシタは、デカップリングキャパシタであることを特徴とする請求項１７に記載の半導体素子。
  28. 前記基板は、低電圧領域及び高電圧領域をさらに備え、
    前記低電圧領域及び前記高電圧領域上にそれぞれ位置し、前記上部電極と同じ物質の膜からなる低電圧ゲート電極及び高電圧ゲート電極をさらに備えることを特徴とする請求項１７に記載の半導体素子。
  29. 前記上部電極及び前記下部電極は、ポリシリコン膜であることを特徴とする請求項１７に記載の半導体素子。
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