KR20040007152A - 커패시터 제조방법 - Google Patents

Abstract

본 발명은, 커패시터 제조방법에 관한 것으로서, 특히, 디램과 로직을 집적한 SOC(Slicon On a Chip)소자를 효과적으로 구현하기 위한 것으로서, 스토지콘택에 연결되고 전하를 저장하도록 하는 하부전극층과 그 사이에 적층되는 하부전극절연막을 교번적으로 다수 적층하고, 상기 하부전극층의 외측면에 전도층 및 커패시터 절연막을 형성한 후, 그 외측면에 상부전극을 형성하므로 작은 수의 공정으로 충분한 커패시턴스를 확보하도록 하는 매우 유용하고 효과적인 발명에 관한 것이다.

Description

커패시터 제조방법 { Method For Manufacturing The Capacitor }

본 발명은 커패시터의 전하저장전극에 관한 것으로서, 특히, 디램과 로직을집적한 SOC(Slicon On a Chip)소자를 효과적으로 구현하기 위한 것으로서, 스토지콘택에 연결되고 전하를 저장하도록 하는 하부전극층과 그 사이에 적층되는 하부전극절연막을 교번적으로 다수 적층하고, 상기 하부전극층의 외측면에 전도층 및 커패시터 절연막을 형성한 후, 그 외측면에 상부전극을 형성하므로 작은 수의 공정으로 충분한 커패시턴스를 확보하도록 하는 커패시터 제조방법에 관한 것이다.

일반적으로, 커패시터는 전하를 저장하고, 반도체소자의 동작에 필요한 전하를 공급하는 부분으로서, 반도체소자가 고집적화 되어짐에 따라 단위 셀(Cell)의 크기는 작아지면서 소자의 동작에 필요한 정전용량(Capacitance)은 약간 씩 증가하는 것이 일반적인 경향이다.

이와 같이, 반도체소자의 고집적화가 이루어짐에 따라 커패시터 역시 소형화될 것을 요구되어지고 있으나 전하를 저장하는 데 한계에 부딪히게 되어 커패시터는 셀의 크기에 비하여 고집적화시킨 데 어려움이 표출되었으며, 이러한 점을 감안하여 각 업체에서 커패시터의 전하를 저장하기 위한 구조를 다양하게 변화하기에 이르렀으며, 커패시터의 전하를 증가시키는 방법에는 유전상수가 큰 물질을 사용하는 방법, 유전물질의 두께를 낮추는 방법 및 커패시터의 표면적을 늘리는 방법 등이 있으며, 최근에는 커패시터의 표면적을 증대시키는 방법이 주로 이용되고 있다.

즉, 커패시터의 전하저장전극의 구조를 보면, 크게 전하를 저장하는 전극은 좁은 평면적 위에 여러 층을 쌓아서 넓은 커패시터의 면적을 얻고자 하는 적층구조(Stacked Structure)와, 반도체기판에 일정한 깊이의 홈을 형성한 후에 그 부위에 커패시터를 형성하여 전하를 저장하도록 하는 홈 구조(Trench Structure)등으로 크게 대별되어지고 있다.

특히, 상기 홈 구조 중에서 최근에는 실린더형상으로 전하저장전극을 형성하는 실린더형 커패시터가 많이 사용되는 실정으로서, 이 실린더형은 제조하기는 어려워도 전하를 많이 저장할 수 있는 구조라는 이유로 최근에 많이 이용하고 있는 방식의 커패시터구조이다.

그런데, 상기 실린더형 커패시터는, 커패시터의 면적을 늘리기 위하여 실린더의 증가시키는 것이 일반적인 추세이나 상기한 바와 같이, SOC 소자의 구현을 위하여서는 디램부와 로직회로부의 단차를 위한 평탄화공정과 깊은 M1 콘택을 형성하는 공정을 구현하여야 하는 어려운 단점이 있었다.

또한, 디램의 커패시터를 형성하기 위하여 적어도 4개의 마스크 공정이 추가되어야 하므로 공정수가 길어지는 문제점도 있었다.

본 발명은 이러한 점을 감안하여 안출한 것으로서, 디램과 로직을 집적한 SOC(Slicon On a Chip)소자를 효과적으로 구현하기 위한 것으로서, 스토지콘택에 연결되고 전하를 저장하도록 하는 하부전극층과 그 사이에 적층되는 하부전극절연막을 교번적으로 다수 적층하고, 상기 하부전극층의 외측면에 전도층 및 커패시터 절연막을 형성한 후, 그 외측면에 상부전극을 형성하므로 작은 수의 공정으로 충분한 커패시턴스를 확보하도록 하는 것이 목적이다.

도 1 내지 도 7은 본 발명에 따른 커패시터 제조방법을 순차적으로 보인 도면이다.

*도면의 주요 부분에 대한 부호의 설명*

10 : 반도체기판 12 : 소자분리막

14 : 워드라인트랜지스터 16 : 절연층

18 : 콘택홀 20 : 하부전극층

22 : 하부전극절연막 24 : 전도층

26 : 연결용전도층 28 : 커패시터절연막

30 : 커패시터 상부전극

이러한 목적은, 적층구조를 이용한 커패시터 제조방법에 있어서, 소자분리막이 형성된 반도체기판 상에 워드라인트랜지스터를 형성한 후, 절연층을 적층하여 마스팅식각으로 콘택홀을 형성하는 단계와; 상기 결과물 상에 하부전극층과 하부전극절연막을 교번적으로 다수 적층하는 단계와; 상기 결과물 상에 감광막을 적층한 후, 상기 하부전극층과 상기 하부전극절연막을 순차적으로 식각하여 적층구조로 형성하는 단계와; 상기 하부전극층에 선택적으로 실리콘을 성장하여 전도층을 형성하는 단계와; 상기 결과물의 외측면에 상기 하부전극층 사이의 전기적인 도전이 이루어지도록 하는 연결용전도층을 형성하는 단계와; 상기 연결용전도층의 연결부분을 식각하여 셀 간에 절연을 수행하도록 하는 단계와; 상기 커패시터 스택구조의 외측면에 절연을 위한 커패시터절연막을 형성한 후, 그 외측면에 재차 커패시터의 상부전극을 형성하는 단계를 포함하여 이루어진 커패시터 제조방법을 제공함으로써 달성된다.

그리고, 상기 하부전극층은 도핑된 폴리실리콘층을 사용하는 것이 바람직하다.

그리고, 상기 하부전극절연막은, 질화산화막, 탄탈륨산화막, 알루미늄산화막 또는 BTS막 중에 어느 하나를 적용하는 것이 바람직하다.

상기 하부전극층과 하부전극절연막의 두께 비율은, 1 : 1 ∼ 10인 것이 바람직하다.

특히, 상기 하부전극층과 하부전극절연막의 두께 비율 중에서 1 : 1, 1 : 2,1 : 3, 1 : 3.5 또는 1 : 4의 비율이 가장 적합하다.

상기 전도층은, 상기 하부전극층의 측면부분에 실리콘을 성장하는 Si-SEG 증착공정으로 진행하는 것이 바람직 하다.

그리고, 상기 전도층은, HSG 표면처리공정 혹은 MPS 표면처리공정으로 형성하는 것이 바람직하다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일 실시예에 대해 상세하게 설명하고자 한다.

도 1 내지 도 7은 본 발명에 따른 커패시터 제조방법을 순차적으로 보인 도면이다.

본 발명에 따른 커패시터 제조방법을 살펴보면, 도 1에 도시된 바와 같이, 소자분리막(12)이 형성된 반도체기판(10) 상에 워드라인트랜지스터(14)를 형성한 후, 절연층(16)을 적층하여 마스팅식각으로 콘택홀(18)을 형성하도록 한다.

그리고, 도 2에 도시된 바와 같이, 상기 결과물 상에 하부전극층(20)과 하부전극절연막(22)을 교번적으로 다수 적층하도록 한다.

상기 하부전극층(20)은 도핑된 폴리실리콘층을 사용하는 것이 바람직하다.

상기 하부전극절연막(22)은, 질화산화막, 탄탈륨산화막, 알루미늄산화막 또는 BTS막 중에 어느 하나를 적용하는 것이 바람직하다.

상기 하부전극층(20)과 하부전극절연막(22)을 교번적으로 형성하기만 하면 적층하는 횟수에는 제한이 없으나, 바람직하게는 하부전극층(20) 4번 적층하고, 하부전극절연막(22)은, 3번 적층하는 것이 가장 효과적이다.

그리고, 상기 하부전극층(20)과 하부전극절연막(22)의 두께 비율은, 1 : 1 ∼ 10인 것이 바람직하고, 특히, 두께 비율은, 1 : 1, 1 : 2, 1 : 3, 1 : 3.5 또는 1 : 4의 비율이 가장 적합하다.

그리고, 도 3에 도시된 바와 같이, 상기 결과물 상에 감광막을 적층한 후, 상기 하부전극층(20)과 상기 하부전극절연막(22)을 순차적으로 식각하여 적층구조로 형성하도록 한다.

도 4에 도시된 바와 같이, 상기 하부전극층(20)에 선택적으로 실리콘을 성장하여 전도층(24)을 형성하도록 한다.

상기 전도층(24)은, 상기 하부전극층(20)의 측면부분에 실리콘을 성장하는 Si-SEG 증착공정으로 진행하는 것이 바람직하다.

상기 전도층(24)은, HSG 표면처리공정 혹은 MPS 표면처리공정으로 형성하는 것이 바람직 하다

도 5에 도시된 바와 같이, 상기 결과물의 외측면에 상기 하부전극층(20) 사이의 전기적인 도전이 이루어지도록 하는 연결용전도층(26)을 형성하도록 한다.

도 6에 도시된 바와 같이, 상기 연결용전도층(26)의 연결부분을 식각하여 디램 셀(DRAM Cell) 간에 절연을 수행하도록 한다.

그리고, 도 7에 도시된 바와 같이, 상기 커패시터 스택구조의 외측면에 절연을 위한 커패시터절연막(28)을 형성한 후, 그 외측면에 재차 커패시터(A)의 상부전극(30)을 형성하도록 한다.

상기한 바와 같이, 본 발명에 따른 커패시터 제조방법을 이용하게 되면, 디램과 로직을 집적한 SOC(Slicon On a Chip)소자를 효과적으로 구현하기 위한 것으로서, 스토지콘택에 연결되고 전하를 저장하도록 하는 하부전극층과 그 사이에 적층되는 하부전극절연막을 교번적으로 다수 적층하고, 상기 하부전극층의 외측면에 전도층 및 커패시터 절연막을 형성한 후, 그 외측면에 상부전극을 형성하므로 작은 수의 공정으로 충분한 커패시턴스를 확보하도록 하는 매우 유용하고 효과적인 발명이다.

Claims (6)

1. 적층구조를 이용한 커패시터 제조방법에 있어서,

   소자분리막이 형성된 반도체기판 상에 워드라인트랜지스터를 형성한 후, 절연층을 적층하여 마스팅식각으로 콘택홀을 형성하는 단계와;

   상기 결과물 상에 하부전극층과 하부전극절연막을 교번적으로 다수 적층하는 단계와;

   상기 결과물 상에 감광막을 적층한 후, 상기 하부전극층과 상기 하부전극절연막을 순차적으로 식각하여 적층구조로 형성하는 단계와;

   상기 하부전극층에 선택적으로 실리콘을 성장하여 전도층을 형성하는 단계와;

   상기 결과물의 외측면에 상기 하부전극층 사이의 전기적인 도전이 이루어지도록 하는 연결용전도층을 형성하는 단계와;

   상기 연결용전도층의 연결부분을 식각하여 셀 간에 절연을 수행하도록 하는 단계와;

   상기 커패시터 스택구조의 외측면에 절연을 위한 커패시터절연막을 형성한 후, 그 외측면에 재차 커패시터의 상부전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 커패시터 제조방법.
2. 제 1 항에 있어서, 상기 하부전극층은 도핑된 폴리실리콘층인 것을 특징으로 하는 커패시터 제조방법.
3. 제 1 항에 있어서, 상기 하부전극절연막은, 질화산화막, 탄탈륨산화막, 알루미늄산화막 또는 BTS막 중에 어느 하나를 적용하는 것을 특징으로 하는 커패시터의 제조방법.
4. 제 1 항에 있어서, 상기 하부전극층과 하부전극절연막의 두께 비율은, 1 : 1 ∼ 10인 것을 특징으로 하는 커패시터 제조방법.
5. 제 1 항에 있어서, 상기 전도층은, 상기 하부전극층의 측면부분에 실리콘을 성장하는 Si-SEG 증착공정으로 진행하는 것을 특징으로 하는 커패시터제조방법.
6. 제 1 항에 있어서, 상기 전도층은, HSG 표면처리공정 혹은 MPS 표면처리공정으로 형성하는 것을 특징으로 하는 커패시터 제조방법.