JP2009212266A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】溝部に埋め込まれている絶縁膜とフローティングゲートによる段差部の発生を抑制することにより信頼性の低下を抑制できる半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置は、シリコン基板１上に形成されたＬＯＣＯＳ酸化膜２と、ＬＯＣＯＳ酸化膜の相互間に位置するシリコン基板上に形成されたトンネル酸化膜３と、トンネル酸化膜及びＬＯＣＯＳ酸化膜上に形成されたフローティングゲート４と、ＬＯＣＯＳ酸化膜上に形成され、フローティングゲートの相互間に位置する溝部８と、溝部内に埋め込まれ、溝部上に形成された層間絶縁膜５と、層間絶縁膜及びフローティングゲートの上に形成された誘電体膜６と、誘電体膜上に形成されたコントロールゲート７と、を具備し、層間絶縁膜５の表面はフローティングゲート４の上面より高く形成され、層間絶縁膜の表面にテーパー形状が形成されていることを特徴とする。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法に係わり、特に、溝部に埋め込まれている絶縁膜とフローティングゲートによる段差部の発生を抑制することにより信頼性の低下を抑制できる半導体装置及びその製造方法に関する。

図５は従来の半導体装置を示す平面図であり、図６〜図８は、従来の半導体装置の製造方法を説明する為の断面図である。図５に示す半導体装置はスタックドゲート構造を有する不揮発性メモリであり、シリコン基板１、トンネル酸化膜３、フローティングゲート４、誘電体膜６、コントロールゲート７をこの順に積層した構造である。フローティングゲート４に溝部（スリット）８が形成され、その溝部８に層間絶縁膜５が埋め込まれている。また、図７は図５に示すＢ−Ｂ'部の断面図であり、図８は図５に示すＡ−Ａ'部の断面図である。

図６（ａ）に示すように、シリコン基板１上にＬＯＣＯＳ法により、素子分離膜であるＬＯＣＯＳ酸化膜２を形成する。次いでシリコン基板１上に熱酸化にてトンネル酸化膜３を形成する。フローティングゲート用である第１のＰｏｌｙ−Ｓｉ膜を成膜して、フォトリソグラフィー法及びドライエッチング法にて第１のＰｏｌｙ−Ｓｉ膜を加工する。これにより、ＬＯＣＯＳ酸化膜２上に溝部８が形成され、トンネル酸化膜３上にフローティングゲートが形成される。次にフローティングゲート４を覆うように、層間絶縁膜を成膜する。

その後、図６（ｂ）に示すように、エッチバック法によりフローティングゲート４上の層間絶縁膜を除去し、フローティングゲート間の溝部８のみに層間絶縁膜５を残す。

その後、図７及び図８に示すように、フローティングゲート４及び層間絶縁膜５上に誘電体膜６及びコントロールゲート７となる第２のＰｏｌｙ−Ｓｉ膜を成膜する。次に、フォトリソグラフィー法及びドライエッチング法によって第２のＰｏｌｙ−Ｓｉ膜、誘電体膜６、層間絶縁膜５及びフローティングゲート４を連続的に順次エッチングする。（例えば特許文献１参照）

特開平２−６５１７５号公報（１頁左欄４行〜右欄１０行、第１図）

ところで、上記従来の半導体装置の製造方法では、図６（ｂ）に示す、フローティングゲート４間の溝部８へ層間絶縁膜５を埋め込む工程において、エッチバック法によりフローティングゲート４上の層間絶縁膜５を除去している。この場合、フローティングゲート４上の絶縁膜は完全に除去する必要がある為、層間絶縁膜５の膜厚以上のエッチングを行わなければならず、フローティングゲート４とフローティングゲート４との間の溝部８に埋め込まれた層間絶縁膜５に段差部１０が生じる。その為、段差部１０では後に成膜するフローティングゲート４とコントロールゲート７との間にある誘電体膜６が薄くなる。その結果、段差部１０において電界集中が起こることにより誘電体膜６の信頼性が低下する。

また、図７及び図８に示す工程においては、同一のフォトレジストマスクにより、コントロールゲート７、誘電体膜６、層間絶縁膜５及びフローティングゲート４を加工する。その際、溝部８に埋め込まれている層間絶縁膜５とフローティングゲート４に段差部１０があることで、図８に示すように、層間絶縁膜５上にコントロールゲート膜残りによる残渣７ａ及び誘電体膜残りによる残渣６ａが発生する。それにより半導体装置の信頼性が低下する。

本発明は上記のような事情を考慮してなされたものであり、その目的は、溝部に埋め込まれている絶縁膜とフローティングゲートによる段差部の発生を抑制することにより信頼性の低下を抑制できる半導体装置及びその製造方法を提供することにある。

上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板上に素子分離膜を形成する工程と、
前記素子分離膜の相互間に位置する半導体基板上にトンネル酸化膜を形成する工程と、
前記トンネル酸化膜及び前記素子分離膜上にフローティングゲートを形成すると共に、前記素子分離膜上に前記フローティングゲートの相互間に位置する溝部を形成する工程と、
前記溝部内及び前記フローティングゲート上に絶縁膜を形成する工程と、
前記絶縁膜上に、前記溝部の上方に位置する第１のフォトレジストを形成する工程と、
前記第１のフォトレジストをマスクとして前記絶縁膜をエッチングすることにより、前記フローティングゲートの上面を露出させると共に前記溝部内に前記絶縁膜を埋め込み、前記溝部上の前記絶縁膜の表面を前記フローティングゲートの上面より高くしつつ前記溝部上の前記絶縁膜の表面にテーパー形状を形成する工程と、
前記第１のフォトレジストを除去し、前記フローティングゲート及び前記絶縁膜の上に誘電体膜を形成する工程と、
前記誘電体膜上に前記ポリシリコン膜を形成する工程と、
前記ポリシリコン膜上に第２のフォトレジストを形成する工程と、
前記第２のフォトレジストをマスクとして前記ポリシリコン膜、前記誘電体膜及び前記フローティングゲートをエッチングすることにより、前記フローティングゲート上に前記誘電体膜を介して前記ポリシリコン膜からなるコントロールゲートを形成する工程と、
を具備することを特徴とする。

上記本発明に係る半導体装置の製造方法によれば、溝部内に絶縁膜を埋め込む工程において第１のフォトレジストをマスクとして絶縁膜をエッチングしている為、溝部の絶縁膜はエッチングに曝されることはない。従って、溝部の絶縁膜の表面高さがフローティングゲートの上面高さよりも低くなることはなく、絶縁膜の表面をテーパー形状とすることで段差部の発生を抑制できる。その結果、半導体装置の信頼性を向上させることができる。

また、本発明に係る半導体装置の製造方法において、前記第１のフォトレジストをマスクとして前記絶縁膜をエッチングする際はドライエッチングを用いることも可能である。

また、本発明に係る半導体装置の製造方法において、前記第１のフォトレジストをマスクとして前記絶縁膜をエッチングする際はウェットエッチングを用いることが好ましい。これにより、フローティングゲートの上面の粗さを低減でき、その結果、フローティングゲート上に形成する誘電体膜の膜質を向上させることができる。

また、本発明に係る半導体装置の製造方法において、前記第１のフォトレジストをマスクとして前記絶縁膜をエッチングする際は、ドライエッチングを行った後にウェットエッチングを行うことも可能である。このようにウェットエッチングを用いることにより、フローティングゲートの上面の粗さを低減でき、その結果、フローティングゲート上に形成する誘電体膜の膜質を向上させることができる。

本発明に係る半導体装置は、半導体基板上に形成された素子分離膜と、
前記素子分離膜の相互間に位置する半導体基板上に形成されたトンネル酸化膜と、
前記トンネル酸化膜及び前記素子分離膜上に形成されたフローティングゲートと、
前記素子分離膜上に形成され、前記フローティングゲートの相互間に位置する溝部と、
前記溝部内に埋め込まれ、前記溝部上に形成された絶縁膜と、
前記絶縁膜及び前記フローティングゲートの上に形成された誘電体膜と、
前記誘電体膜上に形成されたコントロールゲートと、
を具備し、
前記絶縁膜の表面は前記フローティングゲートの上面より高く形成され、前記絶縁膜の表面にテーパー形状が形成されていることを特徴とする。

また、本発明に係る半導体装置において、前記絶縁膜の表面に形成されたテーパー形状は、前記フローティングゲートの上面と接する部分が最も低く、前記接する部分から離れるにつれて高くなるような形状であることが好ましい。

以下、図面を参照して本発明の実施形態について説明する。
図４は本発明の第１の実施形態に係る半導体装置を説明する為の平面図であり、図１〜図３は図４に示す半導体装置の製造方法を説明する為の断面図である。また、図２（ａ）、図２（ｂ）は図４に示すＢ−Ｂ'部の断面図であり、図３（ａ）、図３（ｂ）は図４に示すＡ−Ａ'部の断面図である。

まず、図１（ａ）に示すように、シリコン基板１上にＬＯＣＯＳ法により、素子分離領域に位置するＬＯＣＯＳ酸化膜２を形成する。ＬＯＣＯＳ形成にはシリコン窒化膜を選択酸化マスクとして用い、酸化時の応力緩和の為に、シリコン基板とシリコン窒化膜との間には熱酸化膜を挟む構造とし、シリコン窒化膜の膜厚は５〜３０ｎｍ、熱酸化膜の膜厚は５０〜３００ｎｍが用いられる。素子分離法としては、種々の改良ＬＯＣＯＳ法及びトレンチアイソレーション法を用いることも可能である。さらに、シリコン基板としてはＰ型のシリコン基板を用いることが一般的であるが、Ｎ型のシリコン基板を用いウェルを形成することにより代用が可能となる。

その後、図１（ｂ）に示すように、シリコン基板１上に熱酸化によりトンネル酸化膜３を形成する。トンネル酸化膜３の膜厚は、一般的には６〜２０ｎｍの膜厚が用いられる。また、酸化手法としては、パイロジェニック酸化及びドライ酸化等を用いることが可能である。

その後、図１（ｃ）に示すように、ＬＯＣＯＳ酸化膜２及びトンネル酸化膜３上にフローティングゲート用の第１Ｐｏｌｙ−Ｓｉ膜４ａを成膜する。第１Ｐｏｌｙ−Ｓｉ膜４ａの膜厚は、５０〜４００ｎｍ程度が多く用いられており、一般的な原料ガスとしてシラン系ガスを用いたＬＰ−ＣＶＤ法により成膜する。次いで、イオン注入によりＮ型の不純物として一般的なリンをドーピングする。イオン注入は１０〜５０Ｋｅｖ程度の加速エネルギーにより、ドーズ量１×１０^１４〜５×１０^１6ａｔｍ／ｃｍ^２程度の条件で行う。また、不純物の導入は、イオン注入法に限定されず、Ｐｏｌｙ−Ｓｉ膜の成膜時にｉｎ―ｓｉｔｕでドーピングする方法により、固体拡散により不純物を導入することも可能である。

その後、図１（ｄ）に示すように、第１のＰｏｌｙ−Ｓｉ膜４ａにフォトリソグラフィー及びドライエッチング法を用いて、溝状のパターンを形成することにより、ＬＯＣＯＳ酸化膜２上に溝部（スリット）８が形成され、トンネル酸化膜３上にフローティングゲート４が形成される。

その後、図１（ｅ）に示すように、溝部８内及びフローティングゲート４を覆うように層間絶縁膜５を成膜する。層間絶縁膜としては不純物を含有しないシリコン酸化膜の他、リン、ボロン、フッ素等の不純物を含有するシリコン酸化膜か、あるいはこれらの膜を積層構造にした層間絶縁膜を用いることができる。また、成膜方法はＣＶＤ法やゾルゲル法等を用いることが可能である。層間絶縁膜５の膜厚は、設計的要因であるが、フローティングゲート４の膜厚以上、且つフローティングゲート４の相互間の溝幅の１／２以上とし、フローティングゲート間の溝部８を完全に埋め込むことが要求される。

その後、層間絶縁膜５上に、フォトリソグラフィー法により溝部８の上方に位置し且つ溝部８を覆うようにフォトレジスト９を形成する。
次に、図１（ｆ）に示すように、フォトレジスト９をマスクとして層間絶縁膜５をドライエッチングすることによりフローティングゲート４上の層間絶縁膜５を除去する。これにより、溝部８での層間絶縁膜５の表面高さがフローティングゲート４の上面高さよりも高くなり、溝部８での層間絶縁膜５の表面高さは中心部が最も高く、フローティングゲート４の上面と接する部分に向かってなだらかなテーパー形状が得られる。つまり、このテーパー形状は、前記フローティングゲートの上面と接する部分が最も低く、前記接する部分から離れるにつれて高くなるような形状であることが好ましい。

その後、図１（ｇ）に示すように、フローティングゲート４及び層間絶縁膜５上に誘電体膜６及びコントロールゲートとなる第２のＰｏｌｙ−Ｓｉ膜７を成膜する。誘電体膜６には、シリコン酸化膜、シリコン窒化膜あるいは、その積層構造が用いられる。成膜方法としては、熱酸化法、ＣＶＤ法を用いることが可能である。膜厚は素子特性に関連した設計要因であるが、一般的には１０〜５０ｎｍを用いる。また、第２のＰｏｌｙ−Ｓｉ膜の成膜及び第２のＰｏｌｙ−Ｓｉ膜への不純物導入に関しては、第１のＰｏｌｙ−Ｓｉ膜形成と同様の手法を用いることができる。

次に、図２（ａ）及び図３（ａ）に示すように、第２のＰｏｌｙ−Ｓｉ膜上にフォトリソグラフィー法にて形成されるフォトレジスト９ａをマスクとして第２のＰｏｌｙ−Ｓｉ膜７、誘電体膜６及びフローティングゲート４を連続的に順次エッチングする。この際に、層間絶縁膜５の表面がオーバーエッチングされる。

その後、図２（ｂ）及び図３（ｂ）に示すように、フォトレジスト９ａの剥離後、イオン注入によりソース・ドレイン領域１０を形成し、ＣＶＤ法により層間絶縁膜１１を形成し、ドライエッチング法によりコンタクトホール１２形成する。さらにスパッタ法での引き出し電極１３及び配線１４の形成を行い、保護膜１５の形成によりメモリーセルが作製される。

以上、本発明の第１の実施形態によれば、フローティングゲート４間の溝部８に層間絶縁膜５を埋め込む工程においてフォトレジスト９をマスクとして層間絶縁膜５をエッチングしている為、溝部８の層間絶縁膜５はドライエッチングに曝されることはない。従って、溝部８の層間絶縁膜５の表面高さがフローティングゲート４の上面高さよりも低くなることはなく、層間絶縁膜５の表面はテーパー形状となることで、層間絶縁膜５の表面高さが最も高い中心部からフローティングゲート４の接する面はなだらかな傾斜となり、前述した段差部の発生を防止することができる。その結果、段差部で誘電体膜が薄くなることを防止でき、段差部における電界集中に起因する信頼性の低下を抑制できる。

また、段差部の発生を防止することにより、第２のＰｏｌｙ−Ｓｉ膜７、誘電体膜６、層間絶縁膜５及びフローティングゲート４を連続的に順次エッチングする工程において、層間絶縁膜５上に発生するコントロールゲート膜残りによる残渣及び誘電体膜残りによる残渣も抑制することができる。それにより、半導体装置の信頼性を向上させることができる。

次に、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。本実施形態は、前記フローティングゲート４の相互間の溝部８に層間絶縁膜５を埋め込む工程においてウェットエッチングで行う点を除いて、第１の実施形態と同様である。

以上、本発明の第２の実施形態においても第１の実施形態と同様の効果を得ることができる。さらにフローティングゲート４間の溝部８に層間絶縁膜５を埋め込む工程をウェットエッチングで行っている為、ドライエッチングで加工するよりも、さらにフローティングゲートであるＰｏｌｙ−Ｓｉ膜表面の粗さが低減される。これにより、フローティングゲート４とコントロールゲート７との間の誘電体膜６の膜質を向上させることができ、その結果、半導体装置の信頼性を向上させることができる。

詳細には、フローティングゲート４上の層間絶縁膜５をドライエッチングにより除去すると、フローティングゲート４の表面はリアクティブイオンエッチングに曝され、フローティングゲート表面に微小な凹凸が生じ易く、その結果、膜質の高い誘電体膜６が得られない可能性がある。しかし、本実施の形態では、フローティングゲート４上の層間絶縁膜５をウェットエッチングにより除去するため、フローティングゲート表面に微小な凹凸が生じにくくなり、その結果、誘電体膜６の膜質を向上させることができる。よって、半導体装置の信頼性を向上させることができる。

次に、本発明の第３の実施形態に係る半導体装置の製造方法について説明する。本実施形態は、前記フローティングゲート４間の溝部８に層間絶縁膜５を埋め込む工程において層間絶縁膜５の加工をドライエッチング及びウェットエッチングにより分割して行う点を除いて、第１の実施形態と同様である。

まず、フローティングゲート４間の溝部８に層間絶縁膜５を埋め込む工程において、フローティングゲート４上の層間絶縁膜５は完全に除去する必要がある。そこで、最初にドライエッチング法にてフローティングゲート４が露出しないように層間絶縁膜５をわずかに残した状態にした後、ウェットエッチング法にて層間絶縁膜５を完全に除去する。

以上、本発明の第３の実施形態においても第２の実施形態と同様の効果を得ることができる。さらに層間絶縁膜５をドライエッチングとウェットエッチングにて分割して加工することにより、最初にフローティングゲート４と層間絶縁膜５の低選択比条件にて高速にドライエッチングを行い、その後、高選択比条件にてウェットエッチングを行うことで、層間絶縁膜５の加工時間の短縮が可能となる。

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。

各図は第１及び第２の実施形態に係る半導体装置の製造方法を説明する為の断面図。 各図は図１の次の工程を説明する為の断面図。 各図は図１の次の工程を説明する為の断面図。 第１及び第２の実施形態に係る半導体装置の製造方法を説明する為の平面図。 従来の半導体装置の構成を説明する為の平面図。 従来の半導体装置の製造方法を説明する為の断面図。 図６の次の工程を説明する為の断面図。 図６の次の工程を説明する為の断面図。

符号の説明

１，１０１・・・シリコン基板、２,１０２・・・ＬＯＣＯＳ酸化膜、３,１０３・・・トンネル酸化膜、４,１０４・・・フローティングゲート、４ｂ・・・Ｐｏｌｙ−Ｓｉ膜、５,１０５・・・層間絶縁膜、６,１０６・・・誘電体膜、１０６ａ・・・誘電体膜残渣、７,１０７・・・コントロールゲート、１０７ａ・・・コントロールゲート残渣、８,１０８・・・スリット、９・・・フォトレジスト、９ａ・・・第２のＰｏｌｙ−Ｓｉ上のフォトレジスト、１０・・・ソース・ドレイン領域、１１・・・層間絶縁膜ａ、１２・・・コンタクトホール、１３・・・引き出し電極、１４・・・配線、１５・・・保護膜

Claims (6)

1. 半導体基板上に素子分離膜を形成する工程と、
   前記素子分離膜の相互間に位置する半導体基板上にトンネル酸化膜を形成する工程と、
   前記トンネル酸化膜及び前記素子分離膜上にフローティングゲートを形成すると共に、前記素子分離膜上に前記フローティングゲートの相互間に位置する溝部を形成する工程と、
   前記溝部内及び前記フローティングゲート上に絶縁膜を形成する工程と、
   前記絶縁膜上に、前記溝部の上方に位置する第１のフォトレジストを形成する工程と、
   前記第１のフォトレジストをマスクとして前記絶縁膜をエッチングすることにより、前記フローティングゲートの上面を露出させると共に前記溝部内に前記絶縁膜を埋め込み、前記溝部上の前記絶縁膜の表面を前記フローティングゲートの上面より高くしつつ前記溝部上の前記絶縁膜の表面にテーパー形状を形成する工程と、
   前記第１のフォトレジストを除去し、前記フローティングゲート及び前記絶縁膜の上に誘電体膜を形成する工程と、
   前記誘電体膜上に前記ポリシリコン膜を形成する工程と、
   前記ポリシリコン膜上に第２のフォトレジストを形成する工程と、
   前記第２のフォトレジストをマスクとして前記ポリシリコン膜、前記誘電体膜及び前記フローティングゲートをエッチングすることにより、前記フローティングゲート上に前記誘電体膜を介して前記ポリシリコン膜からなるコントロールゲートを形成する工程と、
   を具備することを特徴とする半導体装置の製造方法。
2. 請求項１において、前記第１のフォトレジストをマスクとして前記絶縁膜をエッチングする際はドライエッチングを用いることを特徴とする半導体装置の製造方法。
3. 請求項１において、前記第１のフォトレジストをマスクとして前記絶縁膜をエッチングする際はウェットエッチングを用いることを特徴とする半導体装置の製造方法。
4. 請求項１において、前記第１のフォトレジストをマスクとして前記絶縁膜をエッチングする際は、ドライエッチングを行った後にウェットエッチングを行うことを特徴とする半導体装置の製造方法。
5. 半導体基板上に形成された素子分離膜と、
   前記素子分離膜の相互間に位置する半導体基板上に形成されたトンネル酸化膜と、
   前記トンネル酸化膜及び前記素子分離膜上に形成されたフローティングゲートと、
   前記素子分離膜上に形成され、前記フローティングゲートの相互間に位置する溝部と、
   前記溝部内に埋め込まれ、前記溝部上に形成された絶縁膜と、
   前記絶縁膜及び前記フローティングゲートの上に形成された誘電体膜と、
   前記誘電体膜上に形成されたコントロールゲートと、
   を具備し、
   前記絶縁膜の表面は前記フローティングゲートの上面より高く形成され、前記絶縁膜の表面にテーパー形状が形成されていることを特徴とする半導体装置。
6. 請求項５において、前記絶縁膜の表面に形成されたテーパー形状は、前記フローティングゲートの上面と接する部分が最も低く、前記接する部分から離れるにつれて高くなるような形状であることを特徴とする半導体装置。

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