CN109148466A - 用于减小存储器设备的输入/输出引脚的电容的方法和装置 - Google Patents

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Abstract

用于减小存储器设备的输入/输出引脚的电容的方法和装置。在一个实施例中，装置包括：层级，所述层级包括交替的第一层和第二层，其中第一层包括第一导电材料并且第二层包括第一介电材料；在层级下面的下金属层；在层级上面的接合焊盘，接合焊盘通过延伸穿过层级的过孔耦合到下金属层；以及形成的穿过层级的部分的第一通道，第一通道围绕过孔，第一通道包括第二介电材料。

Description

用于减小存储器设备的输入/输出引脚的电容的方法和装置
技术领域
本公开一般地涉及计算机开发的领域，并且更具体地涉及存储器设备。
背景技术
存储器设备可以包括一个或多个半导体存储器芯片，每个半导体存储器芯片包括用于存储数据的存储器单元的一个或多个阵列。存储器设备还可以包括多个输入/输出（I/O）引脚，每个输入/输出（I/O）引脚耦合到一个或多个芯片的相应接合焊盘。外部I/O引脚可以允许向存储器设备发送信号或从存储器设备发送信号。
附图说明
图1图示了根据某些实施例的包括用于减小寄生电容的狭缝通道的存储器芯片的部分的水平横截面。
图2图示了根据某些实施例的存储器芯片中的寄生电容的表示。
图3图示了根据某些实施例的包括用于减小寄生电容的狭缝通道的存储器芯片中的寄生电容的表示。
图4图示了根据某些实施例的包括用于减小寄生电容的狭缝通道的存储器芯片的顶视图。
图5A-5D图示了狭缝通道114相对于接触和接合焊盘开口的示例放置。
图6图示了根据某些实施例的包括用于减小寄生电容的阶梯通道的存储器芯片的部分的水平横截面。
图7图示了根据某些实施例的包括用于减小寄生电容的阶梯通道的存储器芯片的顶视图。
图8图示了根据某些实施例的包括用于减小寄生电容的阶梯通道的存储器芯片的寄生电容的表示。
图9图示了根据某些实施例的用于在存储器芯片中形成一个或多个狭缝通道以减小寄生电容的流程。
图10图示了根据某些实施例的用于在存储器芯片中形成阶梯通道以减小寄生电容的流程。
图11图示了根据某些实施例的NAND闪存阵列的示例部分。
图12图示了根据某些实施例的计算机系统的部件的框图。
各种图中的相同的参考编号和指定指示相同的元件。
具体实施方式
各种实施例的概念适用于在任何合适的计算机系统中使用的存储器设备。可以在其中使用本公开的教导的系统的示例包括台式计算机系统、服务器计算机系统、存储系统、手持式设备、平板计算机、其他薄笔记本计算机、片上系统（SOC）设备和嵌入式应用。手持式设备的一些示例包括蜂窝电话、数字照相机、媒体播放器、个人数字助理（PDA）和手持式PC。嵌入式应用可以包括微控制器、数字信号处理器（DSP）、SOC、网络计算机（NetPC）、机顶盒、网络集线器、广域网（WAN）交换机或者可以执行下面教导的功能和操作的任何其他系统。本公开的各种实施例可以在任何合适的计算环境中使用，所述计算环境诸如个人计算设备、服务器、大型计算机、云计算服务提供商基础设施、数据中心、通信服务提供商基础设施（例如，演进的分组核心的一个或多个部分）或者包括一个或多个计算设备的其他环境。
图1图示了根据某些实施例的包括用于减小寄生电容的狭缝通道114（114A-114F）的存储器芯片100的部分。图1描绘了存储器芯片100的部分的水平横截面。存储器芯片100包括多晶硅102和介电材料104的交替层的层级。存储器芯片100的存储器单元可以在多晶硅层102中形成（例如，每个层可以包括存储器芯片100的至少一个字线）。
尽管本公开将聚焦于包括交替的多晶硅层102和介电层104的层级，但是在本文中描述的实施例中的任何实施例可以利用包括任何合适的导电材料的层或者包括多晶硅和一个或多个其他材料的层代替多晶硅层。因此，层级可以包括介电材料和任何合适的导电材料层（即，（至少部分地）包括导电材料（诸如多晶硅、钨、其他金属或者其他合适的导电材料）的层）的交替层。在特定的实施例中，可以通过放置氮化硅和介电材料的交替层来形成层级。在特定的实施例中，氮化硅的至少部分可以被掘出（exhume）并且以导电材料替换。在特定的实施例中，层级可以是使用任何合适的交替层形成的层级，所述交替层可以被用于形成替换栅极或者电荷陷阱（trap）NAND存储器单元的阵列。
存储器芯片100可以包括任何合适的数量的接合焊盘106。接合焊盘可以包括被用于将存储器芯片100的电路连接到在存储器芯片外部的连接的导电材料的区域，在所述存储器芯片上布置接合焊盘（例如，封装的芯片上的引脚）。在描绘的实施例中，接合焊盘106通过过孔（via）110被耦合到下金属层108，所述过孔110在通常垂直的方向上延伸穿过多晶硅和介电层的直通层级。
过孔110可以通过薄间隙与层级的层102和104分离，所述薄间隙可以包括任何一个或多个介电材料，诸如氧化物（例如，二氧化硅）、硅酸盐玻璃、低k绝缘体（诸如，碳氧化硅）、空气或者其他合适的介电材料。多晶硅层102向过孔110的接近可以导致多晶硅层102和过孔110之间的电容性耦合。因为过孔110被耦合到接合焊盘106（所述接合焊盘106继而可以被耦合到例如半导体封装的外部I/O引脚），该寄生电容可以导致存储器芯片100的降低的性能，因为在I/O引脚上的高电容可能限制通信带宽。
图2图示了根据某些实施例的在存储器芯片中的寄生电容的表示。与图1的实施例相比，图2的实施例不包括过孔110周围的狭缝通道114。如描绘的那样，多晶硅102的每个层被电容性地耦合到过孔110。因为多晶硅层是相对大的（将过孔110有效地电容性地耦合到地），得到的电容202基本上可以影响耦合到过孔110的I/O引脚的性能。
用于减小由多晶硅层102引起的到过孔的寄生电容的一个选项包括消除在接合焊盘区域中的多晶硅和介电层的层级。在特定的实施例中，接合焊盘区域位于存储器芯片的周边上，并且可以包括使用用于I/O的接合焊盘。然而，使用掩模来消除接合焊盘区域中的层级层可能导致不期望的平面性问题。
再次参照图1，在本公开的各种实施例中，在已经形成层级之后，形成穿过层级的一个或多个狭缝通道114，因此隔离层的部分。这有效地导致在过孔110上的寄生电容被分割为如在图3中示出的一系列电容。
图3图示了根据某些实施例的包括用于减小寄生电容的狭缝通道114的存储器芯片100中的寄生电容的表示。如描绘的那样，狭缝通道114导致在多晶硅层的部分304之间的多个寄生电容302。这些寄生电容302被串联地耦合到过孔110，显著地减小了在多晶硅层102与过孔110之间的总体电容性耦合，因此改进了耦合到过孔110（例如，通过接合焊盘106）的I/O引脚的性能。在各种实施例中，一个或多个狭缝通道114可以在存储器芯片的制造期间使用用于其他目的的处理步骤和/或掩模来形成，因此这些实施例不引入额外的成本或时间。
层级由多晶硅102和介电材料的交替的（至少通常水平地布置的）层形成，所述介电材料诸如氧化物（例如，二氧化硅）、硅酸盐玻璃、低k绝缘体（诸如碳氧化硅）或者其他合适的介电材料。在特定的实施例中，这些层可以通过在衬底112的顶部上的沉积来形成（可以存在在层级的形成之前形成的一个或多个其他中间层，诸如下金属层108或者其他合适的层）。任何合适的沉积过程可以被用于形成层级的多晶硅层或介电层，所述任何合适的沉积过程诸如物理气相沉积（PVD）、化学气相沉积（CVD）、电化学沉积（ECD）、分子束外延（MBE）、原子层沉积（ALD）或者其他合适的沉积过程。
在各种实施例中，任何合适的数量的多晶硅层102和介电层104可以存在于存储器芯片100的层级中。在特定的实施例中，进一步处理多个多晶硅层102（例如，多晶硅层的大部分）以形成存储器阵列的有效字线（其中多晶硅层102形成一个或多个字线）。一个或多个其他多晶硅层102可以被用于形成虚拟字线和/或源极和漏极选择栅极。
接合焊盘106可以包括任何合适的导电材料。在特定的实施例中，接合焊盘106包括存储器芯片100的顶层金属。例如，接合焊盘106可以包括铝、铜、金或其他合适的导电材料中的任何一个或多个。接合焊盘106可以被耦合到过孔110。
过孔110可以包括任何合适的导电材料，诸如铝、铜、金、钨或其他合适的导电材料中的任何一个或多个。可以通过经由任何合适的过程（诸如湿法蚀刻或干法蚀刻）移除层级的部分并且然后用导电材料填充空隙来形成过孔110。如上面描述的那样，介电材料的薄层还可以被布置在过孔110与层级层之间（例如，以避免使多晶硅（poly）层短路）。在各种实施例中，多个过孔可以从接合焊盘106（和/或耦合到接合焊盘的接触）延伸。因此，在各种实施例中，描绘的单个过孔110可以以多个过孔替换，每个过孔将接合焊盘106耦合到下金属层108。尽管过孔110被示出为具有与接合焊盘106相同的宽度，但是在各种实施例中，过孔110可以具有不同的宽度（例如，过孔通常可以比它们被耦合到的接合焊盘更窄）。过孔110可以是任何合适的形状。
下金属层108还包括任何合适的导电材料，诸如铝、铜、金、钨或其他合适的导电材料中的任何一个或多个。尽管描绘了单个下金属层108，但是存储器芯片100可以包括任何合适的数量的下金属层，每个下金属层通过介电层与彼此分离。下金属层108可以将过孔110耦合到存储器芯片100的任何合适的电路，诸如上拉或下拉驱动器（例如，N或P型场效应晶体管（FET））、静电保护电路或者可以例如在衬底112上形成的其他合适的电路。
衬底112可以包括可以将另一个物质的层应用到其上的任何合适的固体物质。例如，衬底112可以是硅、二氧化硅、氧化铝、蓝宝石、锗、砷化镓（GaAs）、硅和锗的合金、磷化铟（InP）或其他合适的材料中的一个或多个的薄片。可以在衬底上形成与存储器芯片100相关联的各种电路，所述各种电路诸如感测放大器、解码器、上拉或下拉驱动器、静电保护电路或者其他电路。
狭缝通道114表示相对窄的通道。狭缝通道114可以通过蚀刻穿过层级的层（或者以其他方式移除层的部分）来形成。在特定的实施例中，在相同的处理步骤期间形成多个狭缝通道。例如，可以应用掩模，所述掩模包括针对用于围绕存储器芯片100的一个或多个过孔110中的每个过孔的一个或多个狭缝通道的图案，并且可以应用蚀刻材料，导致狭缝通道的形成。在特定的实施例中，该相同的处理步骤可以被用于蚀刻穿过层级的其他狭缝通道，用于与减小过孔110的电容无关的目的。例如，处理步骤可以被用于蚀刻狭缝通道，所述狭缝通道将存储器阵列的块或字线与彼此隔离（该蚀刻可以在包括存储器阵列的存储器芯片的区域而不是接合焊盘区域中执行）。因此，在存储器芯片110的制造期间将已经被使用的相同的处理步骤还可以被用于在耦合到相应接合焊盘的过孔110周围形成狭缝通道114。在各种实施例中，在已经移除层级的部分以形成狭缝通道之后，可以用介电材料来填充通道，所述介电材料诸如氧化物（例如，二氧化硅）、硅酸盐玻璃、低k绝缘体（诸如，碳氧化硅）、空气或者其他合适的介电材料中的一个或多个。在特定的实施例中，介电材料包括高纵横比填充材料。在特定的实施例中，在已经应用特定电介质以填充狭缝通道的至少部分之后，可以添加旋涂电介质（spin on dielectric）（例如，具有在二氧化硅的介电常数与空气的介电常数之间的介电常数的电介质）。用固体材料（诸如氧化物）填充通道可以促进结构的完整性并且在随后的处理步骤期间防止不想要的材料进入蚀刻的部分。
在特定的实施例中，狭缝通道114是过孔110周围的连续通道。例如，两个最内部的狭缝通道114A描绘了在过孔110周围一直延伸的相同通道。这在图4中是更明显的，图4图示了存储器芯片100的顶视图。在图4中，将狭缝通道描绘为包含接合焊盘106的周界（示出了接合焊盘的顶部）。狭缝通道可以从层级的顶部向下延伸到任何合适的深度（例如，延伸到层级的底部或者层级的底部下面）。狭缝通道114C围绕狭缝通道114B，所述狭缝通道114B围绕狭缝通道114A，所述狭缝通道114A围绕将接合焊盘106耦合到下金属层108的一个或多个过孔。
任何合适的数量的狭缝通道114可以在特定的过孔110周围形成。在过孔110周围形成的每个狭缝通道114导致增加的串联电容，所述增加的串联电容降低了由耦合到过孔110的I/O引脚看到的累积电容。在特定的实施例中，多个狭缝通道114可以在过孔110周围同心地形成。在另一个实施例中，当多个通道在过孔110周围形成时，在通道的相邻对之间的距离可以是相等的。在其他实施例中，狭缝通道不是同心的和/或在狭缝通道的相邻对之间不具有相等距离。
狭缝通道114可以在层级的任何深度处具有任何合适的宽度（其中，与从在过孔110的一侧上的通道的部分到在过孔的另一侧上的通道的部分的距离不同，在层级中的特定深度处的狭缝通道的宽度是跨狭缝通道从多晶硅的邻近层的边缘到在狭缝通道的另一侧上的多晶硅的相同层的下一边缘的距离）。在各种实施例中，无论狭缝通道的深度如何，狭缝通道114的宽度可以通常是均匀的。在特定的实施例中，在层级的特定深度处（例如，层级的底部、层级的顶部或者在其间的深度处）的狭缝通道的宽度可以是在150和300纳米之间。在实施例中，通道110周围的多个狭缝通道中的每个狭缝通道通常可以具有相同的宽度。在各种实施例中，狭缝通道的宽度可以在过孔周围的通道上的任何点处和/或在层级的任何深度处变化。
狭缝通道114可以具有任何合适的形状。在各种实施例中，通道可以具有与接合焊盘106的周界相同的形状。在特定的实施例中，通道可以具有通常方形或矩形的形状。
在特定的实施例中，狭缝通道可以经由导电材料（例如，金属）被耦合在一起以便防止在通道中的任何通道处累积过量电荷。在特定的实施例中，将通道耦合在一起的导电材料可以位于层级下面。
再次参照图4，在特定的实施例中，接合焊盘106可以包括在接合焊盘开口402中沉积的导电材料。导电材料可以在接触404的多个组之上延伸（并且耦合到接触404的多个组）。在图4中，在接合焊盘开口的第一侧和第二侧（即，图中的左侧和右侧）中的每个上示出了接触的六个组，并且在接合焊盘开口的第三侧和第四侧（即，图中的顶侧和底侧）中的每个上示出了更大的组。在特定的实施例中，接触404的组中的每个接触404耦合到针对该组的过孔。因此，接触404的每个组可以被耦合到其自身相应的过孔，所述过孔延伸到下金属层108（因此，围绕在接合焊盘开口402下面的过孔的十四个分离的过孔可以耦合到下金属层108）。在另一个实施例中，接触404的组和沉积在接合焊盘开口402中的导电材料全部都耦合到向下延伸到下金属层108的单个过孔。因为接合焊盘可以被耦合到向下延伸到下金属层108的单个过孔或多个过孔，所以在一些实施例中，在本文中对过孔110的引用可以指代这样的过孔中的任何一个过孔或者集体地指代过孔。
存储器芯片100还可以包括未由狭缝通道114围绕的其他接触406和/或接合焊盘。例如，接触406可以耦合到地、电源或者可能对寄生电容不那么敏感的其他的低频信号，并且因此不具有在所述接触406周围形成的通道。
图5A-5D图示了狭缝通道114相对于接触和接合焊盘开口的示例放置。这些图表示顶视图。图示的狭缝通道114可以从层级的顶部（或者在层级的顶部上面）向下延伸穿过层级（例如，如在图1中图示的那样）。在图5A中，将单个狭缝通道114放置在围绕接合焊盘开口402的接触的每个组周围。在图5B中，将狭缝通道114放置在接触的每个组周围，并且将狭缝通道放置在接合焊盘开口402周围。在图5C中，将多个狭缝通道114放置在接触的每个组周围。在图5D中，将多个狭缝通道114放置在接触的每个组周围，并且将单个通道放置在接合焊盘周围。在各种实施例中，可以将任何合适的数量的通道放置在接触的每个组、每个接合焊盘和/或接合焊盘与接触的周界的周围（例如，图4描绘了放置在包括接合焊盘开口和接触的整个接合焊盘的周边的周围的狭缝通道114）。
图6图示了根据某些实施例的包括在过孔110周围形成的用于减小寄生电容的阶梯通道602的存储器芯片100的部分。阶梯通道602可以具有上面描述的狭缝通道114的任何合适的特性和/或下面描述的特性中的任何特性。
在制造期间，可以应用多个掩模，并且可以执行各种深度的蚀刻（或者可以以任何其他合适的方式移除层级的材料），以便提供从层级上面到多晶硅102的每个层的单独的连接（例如，通过过孔），以便连接到相应多晶硅层中的存储器单元。在特定的实施例中，这些连接可以是连接到阵列的位线的NAND串。在各种实施例中，在包括存储器单元阵列的存储器芯片的区域而不是I/O区域（即，接合焊盘位于的地方）中或接近于包括存储器单元阵列的存储器芯片的区域而不是I/O区域（即，接合焊盘位于的地方）执行这些蚀刻。在特定的实施例中，应用多个不同的掩模，并且使用每个掩模来执行不同深度的蚀刻（例如，当应用第一掩模时可以执行53个多晶硅层的蚀刻，当应用第二掩模时可以执行27个多晶硅层的蚀刻等等）。
在特定的实施例中，这些掩模还可以被用来形成穿过接近接合焊盘的层级的通道602，因此没有附加的掩模或蚀刻步骤被执行以便形成通道602。在各种实施例中，通道602可以填充有介电材料，诸如氧化物（例如，二氧化硅）、硅酸盐玻璃、低k绝缘体（诸如碳氧化硅）、空气或者其他合适的介电材料。
在特定的实施例中，通道602的宽度从层级的底部单调地增加，即通道在通道的顶部处是最宽的并且朝向层级的底部逐渐变窄。尽管未示出，但是在各种实施例中，在墩（pier）的相邻层（和/或相邻多晶硅层）处的通道602的宽度可以是相等的或者基本上相等的（例如，相同的掩模可以被用来针对层级的多个层提供通道的相等宽度的部分）。
在特定的实施例中，通道602是相对宽的通道。例如，通道602可以具有在3和5微米之间的底部宽度（即，在层级的底部处的宽度）。在其他实施例中，通道602可以具有任何合适的尺寸。在各种实施例中，多个通道602可以在过孔110周围形成，然而如果通道足够宽，则寄生电容可以被减小，使得可以在没有附加的通道的情况下实现合适的电容。
图6表示水平横截面，因此通道602可以被形成使得通道602围绕过孔110。这在图7中是更明显的，图7图示了根据某些实施例的包括阶梯通道602的存储器芯片100的顶视图。尽管在图7中将通道602示出为具有均匀的宽度，但是如已经解释的那样，在一些实施例中，通道602可以朝向层级的底部在宽度方面减小（因此层级的不同的深度可以与不同的通道宽度相关联）。图7图示了类似于在图4中示出的结构的接合焊盘结构。在该实施例中，在接合焊盘106的周界外部（即，在接合焊盘开口402和接触404两者外部）形成通道602，因此，通道602将围绕耦合到接合焊盘106和/或接触404的任何过孔。
图8图示了根据某些实施例的包括用于减小寄生电容的阶梯通道的存储器芯片的示意性表示。如描绘的那样，增加的通道602导致与在过孔110和邻近的多晶硅层102之间的电容804（例如，通过将过孔与多晶硅层分离的电介质的电容）串联的增加的电容802。除了由于串联电容的增加而减小有效电容之外，电容还被进一步减小，因为电容802将由于在多晶硅102的每个特定层的对应部分之间的通道中的大距离而相当小。
在各种实施例中，阶梯通道602和一个或多个狭缝通道114可以在耦合到特定接合焊盘的一个或多个过孔110周围形成以减小耦合到接合焊盘的寄生电容。在各种实施例中，一个或多个狭缝通道114比阶梯通道602更接近于过孔110放置，而在其他实施例中，阶梯通道602比一个或多个狭缝通道114更接近于过孔110放置。
图9图示了根据某些实施例的用于在存储器芯片100中形成一个或多个狭缝通道114以减小寄生电容的流程。在902处，在衬底上形成存储器芯片100的各种电路。例如，可以形成上拉或下拉驱动器、静电保护电路、感测放大器、解码器和/或其他电路。在904处，形成下金属层108。
在906处，形成层级的介电层。介电层可以是以任何合适的方式形成的任何合适的材料。在特定的实施例中，使用CVD形成二氧化硅的薄层。在908处，在介电层之上形成层级的多晶硅层。多晶硅层可以以任何合适的方式形成。在特定的实施例中，使用CVD形成多晶硅的薄层。在910处，如果多晶硅层不是层级的最后层，那么流程返回到906用于层级的附加层的形成。
在912处，通过移除（例如，通过蚀刻）层级的部分并且在移除的部分中沉积导电材料（以及介电材料使得导电材料不将多晶硅层耦合在一起）来形成过孔。在各种实施例中，可以同时地形成针对一个或多个接合焊盘中的每个的一个或多个过孔。
在914处，在在912处形成的过孔周围形成一个或多个狭缝通道。狭缝通道每个可以通过移除（例如，通过在应用掩模之后蚀刻）穿过层级的至少部分并且在其中放置介电材料（例如，二氧化硅）来形成。在916处，形成用于将阵列块与彼此隔离的狭缝通道。在特定的实施例中，使用用于形成围绕过孔的狭缝通道的相同掩模和蚀刻步骤来形成这些狭缝通道。在特定实施例中，在芯片的不同部分处（例如，在专用于存储器单元的芯片的部分而不是用于包括接合焊盘的芯片的部分处）形成这些狭缝通道。
在918处，例如通过将导电材料沉积在过孔之上来形成接合焊盘。在形成期间接合焊盘被耦合到过孔。在920处，接合焊盘被耦合到I/O引脚。在各种实施例中，接合焊盘被耦合到包括存储器芯片100的半导体封装的I/O引脚。
图10图示了根据某些实施例的用于在存储器芯片100中形成阶梯通道602以减小寄生电容的流程。在1002处，在衬底上形成存储器芯片100的各种电路。例如，可以形成上拉或下拉驱动器、静电保护电路、感测放大器、解码器和/或其他电路。在1004处，形成下金属层108。
在1006处，形成层级的介电层。介电层可以是以任何合适的方式形成的任何合适的材料。在特定的实施例中，使用CVD形成二氧化硅的薄层。在1008处，在介电层之上形成层级的多晶硅层。多晶硅层可以以任何合适的方式形成。在特定的实施例中，使用CVD来形成多晶硅的薄层。在1010处，如果多晶硅层不是层级的最后层，那么流程返回到1006用于层级的附加层的形成。
在1012处，应用斩（chop）掩模。斩掩模是用于蚀刻到层级的特定层（即，到层级中的特定深度）的掩模。在1014处，在过孔周围以图案蚀刻穿过层级的阶梯通道的部分。同时在1016处，使用相同的斩掩模来蚀刻到特定的多晶硅层以便允许多晶硅层（所述多晶硅层可以例如形成存储器阵列的字线）被耦合到在被蚀刻的部分中形成的导电过孔。在1018处，如果这不是要应用的最后的斩掩模，则流程返回到其中应用不同的斩掩模的1012。形成阶梯通道的附加部分，并且执行到特定的多晶硅层的附加蚀刻直到已经应用最后的斩掩模。在各种实施例中，阶梯通道填充有介电材料（例如，在已经执行每个蚀刻之后或者在已经执行全部蚀刻之后）。
在1020处，通过移除（例如，通过蚀刻）层级的部分并且在移除的部分中沉积导电材料（以及介电材料使得导电材料不将多晶硅层耦合在一起）来形成过孔。在各种实施例中，可以同时地形成针对一个或多个接合焊盘中的每个的一个或多个过孔。
在1022处，例如通过将导电材料沉积在过孔之上来形成接合焊盘。在形成期间接合焊盘被耦合到过孔。在1024处，接合焊盘被耦合到I/O引脚。在各种实施例中，接合焊盘被耦合到包括存储器芯片100的半导体封装的I/O引脚。
在图9-10中描述的流程仅表示在特定实施例中可以发生的操作。在其他实施例中，可以在流程中执行附加的操作（例如，可以形成阵列的各种存储器单元）。本公开的各种实施例考虑用于实现在本文中描述的功能的任何合适的信令机制。在适当的情况下，在图9-10中图示的操作中的一些可以被重复、组合、修改或删除。附加地，在不脱离特定实施例的范围的情况下，可以以任何合适的顺序执行操作。
图11图示了根据某些实施例的NAND闪存阵列1100的示例部分。在各种实施例中，存储器芯片100可以包括一个或多个NAND闪存阵列。NAND闪存阵列1100可以包括以列布置的多个非易失性存储器单元1102，诸如串联串1104。在特定的实施例中，NAND闪存阵列的单元1102可以在多晶硅层和介电层的层级中形成。在各种实施例中，每个存储器单元1102可以包括具有浮动栅极的晶体管，所述浮动栅极存储指示由存储器单元1102存储的一个或多个位值的电荷。其他实施例可以包括利用替换栅极或电荷陷阱技术的存储器单元。在串联串1104中，单元1102的漏极每个被（除了顶部单元之外）耦合到另一个单元1102的源极。
阵列1100还包括字线1106（例如，1106A-1106C）。字线1106可以跨越多个串联串1104（例如，字线可以被耦合到每个串联串1104的存储器单元1102）并且被连接到阵列1100的行的存储器单元1102的控制栅极并且用于偏置行的存储器单元1102的控制栅极。位线1108（例如，1108A、1108B）每个通过相应的漏极选择栅极1114（例如，1114A、1114B）被耦合到相应的串联串1104。位线还可以被耦合到感测电路，所述感测电路通过感测每个感测的位线1108的电压或电流来检测每个单元的状态。
存储器单元的每个串联串1104通过源极选择栅极1112被耦合到源极线1110并且通过漏极选择栅极1114被耦合到单独的位线1108。源极选择栅极1112由源极选择栅极控制线1116控制，并且漏极选择栅极1114由漏极选择栅极控制线1118控制。在其他实施例中，可以使用多个漏极选择栅极控制线1118（使得一个漏极选择栅极控制线可以控制漏极选择栅极1114的子集，另一个漏极选择栅极控制线可以控制漏极选择栅极1114的不同子集等等）。源极线1110可以被耦合到固定的偏置电压（例如，VSRC）。在各种实施例中，可以将VSRC设置成接地或者正偏置（例如，在0和~1.5V之间）。
图12图示了根据某些实施例的计算机系统1200的部件的框图。系统1200包括耦合到外部输入/输出（I/O）控制器1204、存储设备1206和系统存储器设备1207的中央处理单元（CPU）1202。在操作期间，可以在存储设备1206或系统存储器设备1207和CPU 1202之间传递数据。在各种实施例中，涉及存储设备1206或系统存储器设备1207的特定数据操作（例如，擦除、编程和读取操作）可以由操作系统或者由处理器1208执行的其他软件应用来管理。
在各种实施例中，存储设备1206包括NAND闪存（在本文中，包括NAND闪存的存储设备被称为NAND闪存存储设备）。在一些实施例中，存储设备1206可以是固态驱动器；存储器卡；通用串行总线（USB）闪存驱动器；或者集成在诸如智能电话、照相机、媒体播放器或其他计算设备的设备内的存储器。通常，具有NAND闪存的存储设备通过由存储器的每个单元存储的位的数量来分类。例如，单级单元（SLC）存储器具有每个存储数据的一个位的单元，多级单元（MLC）存储器具有每个存储数据的两个位的单元，三级单元（TLC）存储器具有每个存储数据的三个位的单元，并且四级单元（QLC）存储器具有每个存储数据的四个位的单元，尽管一些存储器可以利用相同设备的相同阵列上或者不同阵列上的多个编码方案（例如，MLC和TLC）。
存储设备1206可以包括任何数量的存储器1216，并且每个存储器1216可以包括任何数量的存储器设备1222（例如，1222A-D）。在特定的实施例中，存储器设备1222可以是或者包括具有一个或多个存储器芯片100（例如，存储器芯片100A-D）的半导体封装。在描绘的实施例中，存储器1216包括存储器设备1222A-D（尽管在本文中可以对存储器设备1222A做出具体引用，但是其他存储器设备可以具有存储器设备1222A的任何合适的特性）。
CPU 1202包括处理器1208，诸如微处理器、嵌入式处理器、数字信号处理器（DSP）、网络处理器、手持式处理器、应用处理器、协处理器、片上系统（SOC）或者用于执行代码（即，软件指令）的其他设备。在描绘的实施例中，处理器1208包括两个处理元件（在描绘的实施例中的核1214A和1214B），所述处理元件可以包括非对称处理元件或对称处理元件。然而，处理器可以包括可以是对称或非对称的任何数量的处理元件。
在一个实施例中，处理元件指代用于支持软件线程的硬件或逻辑。硬件处理元件的示例包括：线程单元、线程槽、线程、处理单元、上下文、上下文单元、逻辑处理器、硬件线程、核和/或能够保持处理器的状态（诸如执行状态或架构状态）的任何其他元件。换言之，在一个实施例中，处理元件指代能够独立地与代码（诸如软件线程、操作系统、应用或其他代码）相关联的任何硬件。物理处理器（或处理器插槽）通常指代集成电路，所述集成电路潜在地包括任何数量的其他处理元件，诸如核或硬件线程。
核1214可以指代位于集成电路上的能够维持独立架构状态的逻辑，其中每个独立维持的架构状态与至少一些专用的执行资源相关联。硬件线程可以指代位于集成电路上的能够维持独立架构状态的任何逻辑，其中独立维持的架构状态共享对执行资源的访问。如可以看到的那样，当某些资源被共享并且其他资源专用于架构状态时，在硬件线程和核的命名（nomenclature）之间的线重叠。然而核和硬件线程常常被操作系统视为单独的逻辑处理器，其中操作系统能够单独地调度每个逻辑处理器上的操作。
在各种实施例中，处理元件还可以包括一个或多个算术逻辑单元（ALU）、浮点单元（FPU）、高速缓存、指令流水线、中断处理硬件、寄存器或者用于促进处理元件的操作的其他硬件。
I/O控制器1210是包括用于在CPU 1202和I/O设备之间传送数据的逻辑的集成的I/O控制器，所述I/O设备可以指代能够向电子系统（诸如，CPU 1202）传递数据和/或从电子系统（诸如，CPU 1202）接收数据的任何合适的设备。例如，I/O设备可以包括诸如图形加速器或音频控制器的音频/视频（A/V）设备控制器；诸如闪存设备、磁存储盘或者光存储盘控制器的数据存储设备控制器；无线收发器；网络处理器；网络接口控制器；或者用于另一个输入设备（诸如监视器、打印机、鼠标、键盘或扫描仪）的控制器；或者其他合适的设备。在特定的实施例中，I/O设备可以包括存储设备1206，所述存储设备1206可以通过I/O控制器1210被耦合到CPU 1202。
I/O设备可以使用任何合适的信令协议与CPU 1202的I/O控制器1210通信，所述信令协议诸如外围部件互连（PCI）、PCI快速（PCIe）、通用串行总线（USB）、串行连接SCSI（SAS）、串行ATA（SATA）、光纤通道（FC）、IEEE 802.3、IEEE 802.11或者其他当前的或未来的信令协议。在特定的实施例中，I/O控制器1210和底层的I/O设备可以根据逻辑设备接口规范传送数据和命令，所述逻辑设备接口规范诸如非易失性存储器快速（NVMe）（例如，如由在www.nvmexpress.org/specifications/处可获得的规范中的一个或多个描述的那样）或者高级主机控制器接口（AHCI）（例如，如由一个或多个AHCI规范描述的那样，所述一个或多个AHCI规范诸如串行ATA AHCI：在http://www.intel.com/content/www/us/en/io/serial-ata/serial-ata-ahci-spec-rev1-3-1.html处可获得的规范，修订本1.3.1）。在各种实施例中，耦合到I/O控制器的I/O设备可以位于芯片之外（即，不在与CPU 1202相同的芯片上），或者可以被集成在与CPU 1202相同的芯片上。
CPU存储器控制器1212是包括用于控制去往一个或多个系统存储器设备1207以及来自一个或多个系统存储器设备1207的数据的流的逻辑的集成存储器控制器。CPU存储器控制器1212可以包括可操作以从系统存储器设备1207读取、向系统存储器设备1207写或者请求来自系统存储器设备1207的其他操作的逻辑。在各种实施例中，CPU存储器控制器1212可以从核1214和/或I/O控制器1210接收写请求，并且可以将在这些请求中指定的数据提供给系统存储器设备1207用于存储在其中。CPU存储器控制器1212还可以从系统存储器设备1207读取数据并且向I/O控制器1210或核1214提供读取的数据。在操作期间，CPU存储器控制器1212可以发布包括系统存储器设备1207的一个或多个地址的命令以便从存储器读取数据或者向存储器写数据（或者以便执行其他操作）。在一些实施例中，CPU存储器控制器1212可以在与CPU 1202相同的芯片上实现，而在其他实施例中，CPU存储器控制器1212可以在与CPU 1202的芯片不同的芯片上实现。I/O控制器1210可以执行关于一个或多个存储设备1206的类似操作。
CPU 1202还可以通过外部I/O控制器1204被耦合到一个或多个其他I/O设备。在特定的实施例中，外部I/O控制器1204可以将存储设备1206耦合到CPU 1202。外部I/O控制器1204可以包括用于管理在一个或多个CPU 1202和I/O设备之间的数据的流的逻辑。在特定的实施例中，外部I/O控制器1204连同CPU 1202位于主板上。外部I/O控制器1204可以使用点到点或其他接口与CPU 1202的部件交换信息。
系统存储器设备1207可以存储任何合适的数据，诸如由处理器1208使用用于提供计算机系统1200的功能的数据。例如，与由核1214执行的程序或由核1214访问的文件相关联的数据可以被存储在系统存储器设备1207中。因此，系统存储器设备1207可以包括系统存储器，所述系统存储器存储由核1214执行或以其他方式使用的数据和/或指令的序列。在各种实施例中，系统存储器设备1207可以存储甚至在到系统存储器设备1207的电源被移除之后保持存储的持久性数据（例如，用户的文件或指令序列）。系统存储器设备1207可以专用于特定CPU 1202或者与计算机系统1200的其他设备（例如，一个或多个其他处理器或其他设备）共享。
在各种实施例中，系统存储器设备1207可以包括存储器，所述存储器包括任何数量的存储器阵列、存储器设备控制器和其他支持逻辑（未示出）。存储器阵列可以包括非易失性存储器和/或易失性存储器。非易失性存储器是不需要电源以维持由介质存储的数据的状态的存储介质。非易失性存储器的非限制性示例可以包括以下中的任何或组合：固态存储器（诸如平面或3D NAND闪存或NOR闪存）、3D交叉点存储器、使用硫系相变材料（例如，硫系玻璃）的存储器设备、字节可寻址的非易失性存储器设备、铁电存储器、硅-氧化物-氮化物-氧化物-硅（SONOS）存储器、聚合物存储器（例如，铁电聚合物存储器）、铁电晶体管随机存取存储器（Fe-TRAM）双向（ovonic）存储器、纳米线存储器、电可擦除可编程只读存储器（EEPROM）、其他各种类型的非易失性随机存取存储器（RAM）和磁存储存储器。在一些实施例中，3D交叉点存储器可以包括较少晶体管的可堆叠交叉点架构，其中存储器单元位于字线和位线的交叉处并且单独地可寻址，并且其中位存储是基于体电阻（bulk resistance）中的改变的。易失性存储器是需要电源以维持由介质存储的数据的状态的存储介质。易失性存储器的示例可以包括各种类型的随机存取存储器（RAM），诸如动态随机存取存储器（DRAM）或静态随机存取存储器（SRAM）。可以在存储器阵列中使用的一个特定类型的DRAM是同步动态随机存取存储器（SDRAM）。在一些实施例中，是易失性存储器的存储器1207的任何部分可以遵守JEDEC标准，所述JEDEC标准包括但不限于双数据速率（DDR）标准，例如，DDR3、4和5，或者低功率DDR4（LPDDR4）以及新兴的标准。
存储设备1206可以存储任何合适的数据，诸如由处理器1208使用用于提供计算机系统1200的功能的数据。例如，与由核1214A和1214B执行的程序或由核1214A和1214B访问的文件相关联的数据可以被存储在存储设备1206中。因此，在一些实施例中，存储设备1206可以存储由核1214A和1214B执行或以其他方式执行的数据和/或指令的序列。在各种实施例中，存储设备1206可以存储甚至在到存储设备1206的电源被移除之后保持存储的永久性数据（例如，用户的文件或者软件应用代码）。存储设备1206可以专用于CPU 1202或者与计算机系统1200的其他设备（例如，另一个CPU或其他设备）共享。
在描绘的实施例中，存储设备1206包括存储设备控制器1218和包括可操作以存储数据的四个存储器设备1222A-D的存储器1216，然而，存储设备可以包括任何合适的数量的存储器设备。存储器设备1222A包括多个存储器单元，每个存储器单元可操作以存储一个或多个位。存储器设备1222A的单元可以以任何合适的方式来布置，诸如以行（例如，字线）和列（例如，位线）、三维结构和/或其他方式来布置。在各种实施例中，单元可以被逻辑地分组为堆（bank）、块、子块、字线、页、帧、字节或者其他合适的组。在各种实施例中，存储器设备1222A包括一个或多个NAND闪存阵列。
存储器设备1222A可以包括上面列出的易失性或非易失性存储器中的任何存储器或者其他合适的存储器。在特定的实施例中，存储器设备1222A包括非易失性存储器，诸如平面或3D NAND闪存。在特定的实施例中，具有非易失性存储器的存储器设备1222A可以遵守由联合电子设备工程委员会（JEDEC）颁布的用于非易失性存储器的一个或多个标准，诸如JESD218、JESD219、JESD220-1、JESD220C、JESD223C、JESD223-1或者其他合适的标准（在本文中引用的JEDEC标准在www.jedec.org处可获得）。在特定的实施例中，存储设备包括遵守由JEDEC颁布的用于SDRAM存储器的标准的一个或多个部分的NAND闪存，所述标准诸如用于双数据速率（DDR） SDRAM的JESD79F、用于DDR2 SDRAM的JESD79-2F、用于DDR3 SDRAM的JESD79-3F或者用于DDR4 SDRAM的JESD79-4A（这些标准在www.jedec.org处可获得）。这样的标准（以及类似的标准）可以被称为基于DDR的标准，并且实现这样的标准的存储设备的通信接口可以被称为基于DDR的接口。例如，包括NAND闪存的存储设备1206可以接收具有与基于DDR的标准兼容的格式的命令，并且可以将命令转换成与存储设备1206的NAND闪存兼容的一个或多个命令。类似地，在向CPU 1202传输结果之前，存储设备1206可以将来自在NAND闪存上执行的操作的结果格式化为与基于DDR的标准兼容的格式。
在特定的实施例中，存储器设备1222是半导体封装。在各种实施例中，半导体封装可以包括壳，所述壳包括一个或多个半导体管芯（还被称为芯片）（例如，存储器芯片100A-D）。封装还可以包括用于连接到外部电路的接触引脚或引线。然而，封装仅是存储器设备1222可以采取的一个示例形式，因为存储器设备可以是任何合适的物理布置中的一个或多个存储器阵列和相关联的逻辑的任何合适的布置。例如，尽管单个物理封装可以包括单个存储器设备1222，但是多个存储器设备1222可以驻留在单个封装上，或者存储器1222可以跨多个封装散布。
存储器1216可以在一个或多个不同的物理介质中实现，所述一个或多个不同的物理介质诸如电路板、管芯、磁盘驱动器、其他介质或其任何组合（或者与一个或多个封装的组合）。在特定的实施例中，存储器1216包括耦合到多个存储器设备1222的电路板，每个存储器设备1222包括半导体封装。
在各种实施例中，存储设备1206可以包括任何合适类型的存储器并且不限于存储器的特定速度、技术或形状因子。例如，存储设备1206可以是磁盘驱动器（诸如固态驱动器）、闪存驱动器、与计算设备集成的存储器（例如，集成在计算设备的电路板上的存储器）、可以被插入在存储器插槽中的存储器模块（例如，双列直插式存储器模块）或者其他类型的存储设备。此外，计算机系统1200可以包括多个不同类型的存储设备。存储设备1206可以包括用于使用任何合适的通信协议与CPU存储器控制器1212或I/O控制器1210通信的任何合适的接口，所述通信协议诸如基于DDR的协议、PCI、PCIe、USB、SAS、SATA、FC、系统管理总线（SMBus）或者其他合适的协议。存储设备1206还可以包括用于根据任何合适的逻辑设备接口规范与CPU存储器控制器1212或I/O控制器1210通信的通信接口，所述逻辑设备接口规范诸如NVMe、AHCI或其他合适的规范。在特定的实施例中，存储设备1206可以包括多个通信接口，每个通信接口使用分离的协议与CPU存储器控制器1212和/或I/O控制器1210通信。
存储设备控制器1218可以包括逻辑，所述逻辑用于从CPU 1202（例如，经由CPU存储器控制器1212或I/O控制器1210）接收请求、使得请求关于存储器1216（或者其（一个或多个）存储器设备）被执行并且将与请求相关联的数据提供给CPU 1202（例如，经由CPU存储器控制器1212或I/O控制器1210）。控制器1218还可以被可操作以检测和/或校正在存储器操作期间遇到的错误。在实施例中，控制器1218还跟踪已经向特定单元（或者单元的逻辑组）写的次数，以便执行磨损均衡（wear leveling）和/或检测单元何时正接近可以向它们可靠地写的估计的次数。在执行磨损均衡时，存储设备控制器1218可以在存储器1216的存储器的块之中均匀地展开写操作，使得不向特定块比其他块写更多。在各种实施例中，控制器1218还可以监视存储设备1206的各种特性，诸如温度或电压，并且将相关联的统计报告给CPU 1202。存储设备控制器1218可以在与存储器1216相同的电路板或设备上实现，或者在不同的电路板或设备上实现。例如，在一些环境中，存储设备控制器1218可以是集中式存储控制器，所述集中式存储控制器管理针对计算机系统1200的多个不同存储器1216（所述多个不同存储器1216每个可以是相同类型的存储器或者可以是不同的类型的）的存储器操作（并且因此可以将在本文中描述的存储设备控制器功能提供给其被耦合到的存储器中的任何存储器）。
在各种实施例中，存储设备1206还包括地址转换引擎1220。在描绘的实施例中，将地址转换引擎1220示出为存储设备控制器1218的部分，尽管在各种实施例中，地址转换引擎1220可以与存储设备控制器1218分离并且可通信地耦合到存储设备控制器1218。在各种实施例中，地址转换引擎1220可以被集成在与存储设备控制器1218相同的芯片或封装上或者在不同的芯片或封装上。
在各种实施例中，地址转换引擎1220可以包括逻辑，所述逻辑用于存储和更新在逻辑地址空间（例如，对耦合到存储设备1206的主机计算设备可见的地址空间）和存储设备1206的存储器1216的物理地址空间（其可以或者可以不被暴露给主机计算设备）之间的映射。逻辑地址空间可以暴露数据的多个逻辑组，所述数据的多个逻辑组被物理地存储在通过存储设备1206的物理地址空间可寻址的存储器的对应物理组上。物理地址空间的物理地址可以包括标识存储设备1206的物理存储器位置（例如，在存储器1216的存储器阵列内的位置）的任何合适的信息，诸如物理存储器位置位于其上的存储器1216的标识符、物理存储器位置位于其上的存储器设备1222A的标识符、物理存储器位置的一个或多个页、物理存储器位置的一个或多个子块、物理存储器位置的一个或多个字线、物理存储器位置的一个或多个位线或者其他合适的标识符或其编码。
在各种实施例中，存储设备1206还包括程序控制逻辑1224，所述程序控制逻辑1224被可操作以控制在数据被写到存储器1216时执行的编程序列或者在数据从存储器1216被读取时执行的读取序列。在各种实施例中，程序控制逻辑1224可以提供在数据的编程和/或读取期间被施加到一个或多个存储器单元、字线、位线和/或存储器阵列的其他部分的各种电压（或者指示应当提供哪些电压的信息）、执行错误校正以及执行其他合适的功能。
在各种实施例中，程序控制逻辑1224可以被集成在与存储设备控制器1218相同的芯片上或者在不同的芯片上。在描绘的实施例中，将程序控制逻辑1224示出为存储设备控制器1218的部分，尽管在各种实施例中，程序控制逻辑1224的全部或部分可以与存储设备控制器1218分离并且可通信地耦合到存储设备控制器1218。例如，程序控制逻辑1224的全部或部分可以位于与存储器1216和/或存储器设备1222A-D相同的封装或芯片上。
在一些实施例中，系统1200的元件中的全部或一些驻留在（或耦合到）相同的电路板（例如，主板）上。在各种实施例中，在元件之间的任何合适的分区可以存在。例如，CPU1202中的描绘的元件可以位于单个管芯（例如，芯片上）或封装上，或者CPU 1202的元件中的任何元件可以位于芯片之外或封装之外。类似地，存储设备1206中的描绘的元件可以位于单个芯片上或者位于多个芯片上。在各种实施例中，存储设备1206和主机计算设备（例如，CPU 1202）可以位于相同的电路板上或者位于相同的设备上，并且在其他实施例中，存储设备1206和主机计算设备可以位于不同的电路板或设备上。
系统1200的部件可以以任何合适的方式被耦合在一起。例如，总线可以将部件中的任何部件耦合在一起。总线可以包括任何已知的互连，诸如多点总线、网状互连、环状互连、点到点互连、串行互连、并行总线、一致性（例如，高速缓存一致性）总线、分层协议架构、差分总线和射电（Gunning）收发器逻辑（GTL）总线。在各种实施例中，集成I/O子系统包括在系统1200的各种部件之间的点到点多路复用逻辑，所述各种部件诸如核1214、一个或多个CPU存储器控制器1212、I/O控制器1210、集成I/O设备、直接存储器存取（DMA）逻辑（未示出）等。在各种实施例中，计算机系统1200的部件可以通过包括任何数量的中间网络节点（诸如路由器、交换机或其他计算设备）的一个或多个网络被耦合在一起。例如，主机计算设备（例如，CPU 1202）和存储设备1206可以通过网络被可通信地耦合。
尽管未描绘，但是系统1200可以使用电池和/或电源插座连接器和相关联的系统以接收功率，使用显示器以输出由CPU 1202提供的数据，或者使用允许CPU 1202通过网络通信的网络接口。在各种实施例中，电池、电源插座连接器、显示器和/或网络接口可以被通信地耦合到CPU 1202。可以使用其他电源，诸如可再生能源（例如，太阳能或基于运动的电源）。
设计可以经历从创建到仿真到制造的各种阶段。表示设计的数据可以以多个方式表示设计。首先，如在仿真中有用的那样，可以使用硬件描述语言（HDL）或另一个功能描述语言来表示硬件。此外，具有逻辑和/或晶体管栅极的电路级模型可以在设计过程的一些阶段处产生。此外，大多数设计在一些阶段处达到了表示硬件模型中的各种设备的物理放置的数据的级别。在其中使用常规半导体制造技术的情况下，表示硬件模型的数据可以是指定针对用于产生集成电路的掩模的不同掩模层上的各种特征的存在或不存在的数据。在一些实现中，这样的数据可以以数据库文件格式被存储，所述数据库文件格式诸如图形数据系统Ⅱ（GDS Ⅱ）、开放式原图系统交换标准（OASIS）或类似格式。
在一些实现中，除了其他示例之外，基于软件的硬件模型以及HDL和其他功能描述语言对象可以包括寄存器传递语言（RTL）文件。这样的对象可以是机器可解析的，使得设计工具可以接受HDL对象（或模型）、针对描述的硬件的属性解析HDL对象以及根据对象确定物理电路和/或芯片上布局。设计工具的输出可以被用于制造物理设备。例如，除了将被实现以便实现在HDL对象中建模的系统的其他属性之外，设计工具可以根据HDL对象确定各种硬件和/或固件元件的配置，诸如总线宽度、寄存器（包括大小和类型）、存储器块、物理链接路径、构造拓扑。设计工具可以包括用于确定片上系统（SoC）和其他硬件设备的拓扑和构造配置的工具。在一些实例中，HDL对象可以被用作用于开发模型和设计文件的基础，所述模型和设计文件可以由制造装备使用以制造描述的硬件。实际上，HDL对象本身可以被提供为对制造系统软件的输入以引起描述的硬件的制造。
在设计的任何表示中，表示设计的数据可以被存储在任何形式的机器可读介质中。诸如盘之类的存储器或磁存储设备或光存储设备可以是用于存储经由调制的或以其他方式生成以传输这样的信息的光波或电波传输的信息的机器可读介质。当传输指示或携带代码或设计的电载波时，在执行电信号的复制、缓冲或重新传输的程度上说，制作新的副本。因此，通信提供商或网络提供商可以在有形的、机器可读介质上至少临时地存储物品（article），诸如编码成载波的信息，实现本公开的实施例的技术。
在各种实施例中，可以将存储设计的表示的介质提供给制造系统（例如，能够制造集成电路和/或相关部件的半导体制造系统）。设计表示可以指示系统制造能够执行上面描述的功能的任何组合的设备。例如，设计表示可以关于要制造哪些部件、应如何将部件耦合在一起、应当将部件放置在设备上的何处和/或关于与要被制造的设备有关的其他合适的规范来指示系统。
因此，至少一个实施例的一个或多个方面可以由表示处理器内的各种逻辑的存储在机器可读介质上的表示的指令来实现，所述指令在由机器读取时使得机器制造逻辑以执行在本文中描述的技术。常常被称为“IP核”的这样的表示可以被存储在非暂时性有形机器可读介质上，并且向各种客户或制造设施提供以加载到制造逻辑或处理器的制造机器中。
在本文中公开的机制的实施例可以以硬件、软件、固件或者这样的实现方法的组合实现。本公开的实施例可以被实现为在可编程系统上执行的计算机程序或程序代码，所述可编程系统包括至少一个处理器、存储系统（包括易失性和非易失性存储器和/或存储元件）、至少一个输入设备和至少一个输出设备。
程序代码可以被应用于输入指令以执行在本文中描述的功能并且生成输出信息。输出信息可以以已知的方式被应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统，所述处理器诸如例如；数字信号处理器（DSP）、微控制器、专用集成电路（ASIC）或微处理器。
程序代码可以以高级程序或面向对象的编程语言来实现以与处理系统通信。如果期望的话，程序代码还可以以汇编或机器语言来实现。事实上，在本文中描述的机制在范围上不限于任何特定的编程语言。在各种实施例中，语言可以是编译的或解释的语言。
上面阐述的方法、硬件、软件、固件或代码的实施例可以经由存储在机器可访问、机器可读、计算机可访问或计算机可读的介质上的指令或代码来实现，所述指令或代码是由处理元件可执行的（或以其他方式可访问的）。非暂时性机器可访问/可读的介质包括提供（即，存储和/或传输）以由机器（诸如，计算机或电子系统）可读的形式的信息的任何机制。例如，非暂时性机器可访问的介质包括诸如静态RAM（SRAM）或动态RAM（DRAM）的随机存取存储器（RAM）；ROM；磁存储介质或光存储介质；闪存设备；电存储设备；光存储设备；声存储设备；用于保持从暂时性的（传播的）信号（例如，载波、红外信号、数字信号）接收的信息的其他形式的存储设备；等，其要与可以从那里接收信息的非暂时性介质区分。
用于编程逻辑以执行本公开的实施例的指令可以被存储在系统中的存储器内，诸如DRAM、高速缓存、闪存或其他存储设备。此外，指令可以经由网络或者通过其他计算机可读介质的方式来分发。因此，机器可读介质可以包括用于存储或传输以由机器（例如，计算机）可读的形式的信息的任何机制，但不限于软盘、光盘、压缩盘、只读存储器（CD-ROM）和磁光盘、只读存储器（ROM）、随机存取存储器（RAM）、可擦除可编程只读存储器（EPROM）、电可擦除可编程只读存储器（EEPROM）、磁卡或光卡、闪存、或者在经由电、光、声或其他形式的传播信号（例如，载波、红外信号、数字信号等）通过因特网的信息的传输中使用的有形的、机器可读存储设备。因此，计算机可读介质包括适用于存储或传输以由机器（例如，计算机）可读的形式的电子指令或信息的任何类型的有形的机器可读介质。
逻辑可以被用于实现贯穿附图描绘的各种部件中的任何部件的流程（例如，图9或图10的流程）或功能中的任何流程或功能，所述各种部件诸如CPU 1202、存储设备1206、外部I/O控制器1204、系统存储器设备、用于制造芯片100的一个或多个机器、这些部件的任何子部件或者在本文中描述的其他部件。“逻辑”可以指代用于执行一个或多个功能的硬件、固件、软件和/或每个的组合。作为示例，逻辑可以包括与用于存储适配以由微控制器或处理器执行的代码的非暂时性介质相关联的硬件，诸如微控制器或处理器。因此，在一个实施例中，对逻辑的引用指代其被特别地配置成识别和/或执行要在非暂时性介质上保持的代码的硬件。此外，在另一个实施例中，逻辑的使用指代包括代码的非暂时性介质，所述代码被特别地适配以由微控制器执行以执行预定的操作。并且如可以推断的那样，在又一个实施例中，术语逻辑（在该示例中）可以指代硬件和非暂时性介质的组合。在各种实施例中，逻辑可以包括可操作以执行软件指令的微处理器或其他处理元件、诸如专用集成电路（ASIC）的分立的逻辑、诸如现场可编程门阵列（FPGA）的编程逻辑设备、包含指令的存储器设备、逻辑设备的组合（例如，如将在印刷电路板上找到的）或者其他合适的硬件和/或软件。逻辑可以包括可以由例如晶体管实现的一个或多个栅极或其他电路部件。在一些实施例中，逻辑还可以被完全地实现为软件。软件可以被实现为记录在非暂时性计算机可读存储介质上的软件封装、代码、指令、指令集和/或数据。固件可以被实现为被硬编码（例如，非易失性的）在存储器设备中的代码、指令或指令集和/或数据。常常，被图示为分离的逻辑边界通常变化并且可能重叠。例如，第一和第二逻辑可以共享硬件、软件、固件或其组合，同时可能保留一些独立的硬件、软件或固件。
在一个实施例中，短语‘以’或‘配置成’的使用指代布置、放在一起、制造、提供用于销售、导入和/或设计装置、硬件、逻辑或元件以执行指定或确定的任务。在该示例中，未正在操作的装置或其元件仍然被‘配置成’执行指定任务，如果其被设计、耦合和/或互连以执行所述指定任务的话。作为纯说明性示例，在操作期间逻辑门可以提供0或1。但是‘配置成’向时钟提供使能信号的逻辑门不包括可以提供1或0的每个可能的逻辑门。代之以，逻辑门是以在操作期间1或0输出用于使能时钟的一些方式耦合的逻辑门。再次注意，术语‘配置成’的使用不需要操作，但是代之以聚焦于装置、硬件和/或元件的潜在的状态，其中在潜在的状态中，装置、硬件和/或元件被设计成当装置、硬件和/或元件正在操作时执行特定任务。
此外，在一个实施例中，短语‘能够/以’和或‘可操作以’的使用指代一些装置、逻辑、硬件和/或元素以这样的方式设计以使能装置、逻辑、硬件和/或元件以指定的方式的使用。如上面注意的那样，在一个实施例中，以、能够以或可操作以的使用指代装置、逻辑、硬件和/或元件的潜在的状态，其中装置、逻辑、硬件和/或元件未正在操作但是以这样的方式被设计以使能装置以指定的方式的使用。
如在本文中使用的值包括数字、状态、逻辑状态或二进制逻辑状态的任何已知表示。常常，逻辑电平、逻辑值或逻辑的值的使用还被称为1和0，其简单地表示二进制逻辑状态。例如，1指代高逻辑电平并且0指代低逻辑电平。在一个实施例中，诸如晶体管或闪存单元之类的存储单元可能能够保持单个逻辑的值或多个逻辑的值。然而，已经使用计算机系统中的值的其他表示。例如，十进制数字十还可以被表示为二进制值1010和十六进制字母A。因此，值包括能够被保持在计算机系统中的信息的任何表示。
此外，可以由值或值的部分来表示状态。作为示例，诸如逻辑的一之类的第一值可以表示默认的或初始的状态，而诸如逻辑的零之类的第二值可以表示非默认的状态。此外，在一个实施例中，术语重新设置和设置分别指代默认的和更新的值或状态。例如，默认的值潜在地包括高逻辑的值，即重新设置，而更新的值潜在地包括低逻辑的值，即设置。注意，值的任何组合可以被利用来表示任何数字的状态。
在至少一个示例中，装置包括：层级，所述层级包括交替的第一层和第二层，其中第一层包括第一导电材料并且第二层包括第一介电材料；在层级下面的下金属层；在层级上面的接合焊盘，接合焊盘通过延伸穿过层级的过孔耦合到下金属层；以及形成的穿过层级的部分的第一通道，第一通道围绕过孔，第一通道包括第二介电材料。
在实施例中，装置进一步包括穿过层级的第二部分的第二通道，第二通道围绕过孔，第二通道包括第二介电材料。在实施例中，第二通道围绕第一通道。在实施例中，通过应用多个掩模并且用每个应用的掩模蚀刻到层级的不同深度来形成第一通道，并且掩模还被用于针对过孔形成通道，每个过孔耦合到层级的相应的第一层。在实施例中，通过应用还被用于形成将存储器阵列块与彼此隔离的通道的掩模来形成第一通道。在实施例中，在通道的底部处的第一通道的宽度是在3和5微米之间。在实施例中，在第一通道的任何深度处的第一通道的宽度是在150和300纳米之间。在实施例中，第一介电材料和第二介电材料两者都包括二氧化硅。在实施例中，第二介电材料包括二氧化硅。在实施例中，层级的第一层的至少部分形成NAND存储器阵列的字线的至少部分。
在至少一个实施例中，方法包括：在衬底上面形成下金属层；形成包括交替的第一层和第二层的层级，其中第一层包括第一导电材料并且第二层包括第一介电材料；以及形成穿过层级的部分的第一通道，第一通道用于围绕用于将下金属层耦合到接合焊盘的过孔，第一通道包括第二介电材料。
在实施例中，方法进一步包括形成穿过层级的第二部分的第二通道，第二通道围绕过孔，第二通道包括第二介电材料。在实施例中，第二通道围绕第一通道。在实施例中，方法进一步包括通过应用多个掩模并且用每个应用的掩模蚀刻到层级的不同深度来形成第一通道，其中掩模还被用于针对过孔形成通道，每个过孔耦合到层级的相应的第一层。在实施例中，方法进一步包括通过应用还被用于形成将存储器阵列块与彼此隔离的通道的掩模来形成第一通道。在实施例中，在通道的底部处的第一通道的宽度是在3和5微米之间。在实施例中，在第一通道的任何深度处的第一通道的宽度是在150和300纳米之间。在实施例中，第一介电材料和第二介电材料两者都包括二氧化硅。在实施例中，第二介电材料包括二氧化硅。在实施例中，层级的第一层的至少部分形成NAND存储器阵列的字线的至少部分。
在至少一个实施例中，系统包括：包括第一输入/输出引脚的半导体封装；以及第一存储器芯片，第一存储器芯片包括层级，所述层级包括交替的第一层和第二层，其中第一层包括第一导电材料并且第二层包括第一介电材料；在层级下面的下金属层；在层级上面的接合焊盘，接合焊盘通过延伸穿过层级的过孔耦合到下金属层，接合焊盘进一步耦合到第一输入/输出引脚；以及形成的穿过层级的部分的第一通道，第一通道围绕过孔，第一通道包括第二介电材料。
在实施例中，系统进一步包括耦合到第一输入/输出引脚的处理器。在实施例中，系统进一步包括以下中的一个或多个：通信地耦合到处理器的电池、通信地耦合到处理器的显示器或者通信地耦合到处理器的网络接口。在实施例中，系统进一步包括在层级内形成的多个NAND存储器单元。在实施例中，第一存储器芯片进一步包括形成的穿过层级的部分的多个附加通道，多个附加通道每个围绕过孔，多个附加通道每个包括第二介电材料。
在至少一个实施例中，系统包括：用于在衬底上面形成下金属层的构件；用于形成包括交替的第一层和第二层的层级的构件，其中第一层包括第一导电材料并且第二层包括第一介电材料；以及用于形成穿过层级的部分的第一通道的构件，第一通道用于围绕用于将下金属层耦合到接合焊盘的过孔，第一通道包括第二介电材料。
在实施例中，系统进一步包括用于形成穿过层级的部分的第二通道的构件，第二通道用于围绕过孔，第一通道包括第二介电材料。在实施例中，第二通道围绕第一通道。在实施例中，通过应用多个掩模并且用每个应用的掩模蚀刻到层级的不同深度来形成第一通道，其中掩模还被用于针对过孔形成通道，每个过孔耦合到层级的相应的第一层。在实施例中，通过应用还被用于形成将存储器阵列块与彼此隔离的通道的掩模来形成第一通道。
本申请提供了如下的技术方案：
1.一种装置，包括：
层级，所述层级包括交替的第一层和第二层，其中第一层包括第一导电材料并且第二层包括第一介电材料；
在层级下面的下金属层；
在层级上面的接合焊盘，接合焊盘通过延伸穿过层级的过孔耦合到下金属层；以及
形成的穿过层级的部分的第一通道，第一通道围绕过孔，第一通道包括第二介电材料。
2.如技术方案1所述的装置，进一步包括穿过层级的第二部分的第二通道，第二通道围绕过孔，第二通道包括第二介电材料。
3.如技术方案1所述的装置，其中第二通道围绕第一通道。
4.如技术方案1所述的装置，其中通过应用多个掩模并且用每个应用的掩模蚀刻到层级的不同深度来形成第一通道，其中掩模还被用于针对过孔形成通道，每个过孔耦合到层级的相应的第一层。
5.如技术方案1所述的装置，其中通过应用还被用于形成将存储器阵列块与彼此隔离的通道的掩模来形成第一通道。
6.如技术方案1所述的装置，其中在通道的底部处的第一通道的宽度是在3和5微米之间。
7.如技术方案1所述的装置，其中在第一通道的任何深度处的第一通道的宽度是在150和300纳米之间。
8.如技术方案1所述的装置，其中第一介电材料和第二介电材料两者都包括二氧化硅。
9.如技术方案1所述的装置，其中第二介电材料包括二氧化硅。
10.如技术方案1所述的装置，其中层级的第一层的至少部分形成NAND存储器阵列的字线的至少部分。
11.一种方法，包括：
在衬底上面形成下金属层；
形成包括交替的第一层和第二层的层级，其中第一层包括第一导电材料并且第二层包括第一介电材料；以及
形成穿过层级的部分的第一通道，第一通道用于围绕用于将下金属层耦合到接合焊盘的过孔，第一通道包括第二介电材料。
12.如技术方案11所述的方法，进一步包括形成穿过层级的部分的第二通道，第二通道用于围绕过孔，第一通道包括第二介电材料。
13.如技术方案11所述的方法，其中第二通道围绕第一通道。
14.如技术方案11所述的方法，其中通过应用多个掩模并且用每个应用的掩模蚀刻到层级的不同深度来形成第一通道，其中掩模还被用于针对过孔形成通道，每个过孔耦合到层级的相应的第一层。
15.如技术方案11所述的方法，其中通过应用还被用于形成将存储器阵列块与彼此隔离的通道的掩模来形成第一通道。
16.一种系统，包括：
半导体封装，包括：
第一输入/输出引脚；以及
第一存储器芯片，第一存储器芯片包括：
包括交替的第一层和第二层的层级，其中第一层包括第一导电材料并且第二层包括第一介电材料；
在层级下面的下金属层；
在层级上面的接合焊盘，接合焊盘通过延伸穿过层级的过孔耦合到下金属层，接合焊盘进一步耦合到第一输入/输出引脚；以及
形成的穿过层级的部分的第一通道，第一通道围绕过孔，第一通道包括第二介电材料。
17.如技术方案16所述的系统，进一步包括耦合到第一输入/输出引脚的处理器。
18.如技术方案17所述的系统，进一步包括以下中的一个或多个：通信地耦合到处理器的电池、通信地耦合到处理器的显示器或者通信地耦合到处理器的网络接口。
19.如技术方案16所述的系统，进一步包括在层级内形成的多个NAND存储器单元。
20.如技术方案16所述的系统，其中第一存储器芯片进一步包括形成的穿过层级的部分的多个附加通道，多个附加通道每个围绕过孔，多个附加通道每个包括第二介电材料。
贯穿本说明书对“一个实施例”或“实施例”的引用意味着结合实施例描述的特定特征、结构或特性被包括在本公开的至少一个实施例中。因此，贯穿本说明书在各种位置中的短语“在一个实施例中”或“在实施例中”的出现不一定全部都指代相同的实施例。此外，可以以任何合适的方式将特定特征、结构或特性组合在一个或多个实施例中。
在前述说明书中，已经参照具体示例性实施例给出了具体实施方式。然而，将明显的是，在不脱离如在所附权利要求书中阐述的本公开的较广精神和范围的情况下，可以对其做出各种修改和改变。因此，说明书和附图要被视为说明性的意义而不是限制性的意义。此外，实施例和其他示例性语言的前述使用不一定指代相同的实施例或相同的示例，而可能指代不同的和相异的（distinct）实施例以及潜在地指代相同的实施例。

Claims (21)

1.一种装置，包括：
层级，所述层级包括交替的第一层和第二层，其中第一层包括第一导电材料并且第二层包括第一介电材料；
在层级下面的下金属层；
在层级上面的接合焊盘，接合焊盘通过延伸穿过层级的过孔耦合到下金属层；以及
形成的穿过层级的部分的第一通道，第一通道围绕过孔，第一通道包括第二介电材料。
2.如权利要求1所述的装置，进一步包括穿过层级的第二部分的第二通道，第二通道围绕过孔，第二通道包括第二介电材料。
3.如权利要求2所述的装置，其中第二通道围绕第一通道。
4.如权利要求1-3中的任一项所述的装置，其中通过应用多个掩模并且用每个应用的掩模蚀刻到层级的不同深度来形成第一通道，其中掩模还被用于针对过孔形成通道，每个过孔耦合到层级的相应的第一层。
5.如权利要求1-4中的任一项所述的装置，其中通过应用还被用于形成将存储器阵列块与彼此隔离的通道的掩模来形成第一通道。
6.如权利要求1-5中的任一项所述的装置，其中在通道的底部处的第一通道的宽度是在3和5微米之间。
7.如权利要求1-5中的任一项所述的装置，其中在第一通道的任何深度处的第一通道的宽度是在150和300纳米之间。
8.如权利要求1-7中的任一项所述的装置，其中第一介电材料和第二介电材料两者都包括二氧化硅。
9.如权利要求1-8中的任一项所述的装置，其中第二介电材料包括二氧化硅。
10.如权利要求1-9中的任一项所述的装置，其中层级的第一层的至少部分形成NAND存储器阵列的字线的至少部分。
11.一种方法，包括：
在衬底上面形成下金属层；
形成包括交替的第一层和第二层的层级，其中第一层包括第一导电材料并且第二层包括第一介电材料；以及
形成穿过层级的部分的第一通道，第一通道用于围绕用于将下金属层耦合到接合焊盘的过孔，第一通道包括第二介电材料。
12.如权利要求11所述的方法，进一步包括形成穿过层级的第二部分的第二通道，第二通道围绕过孔，第二通道包括第二介电材料。
13.如权利要求12所述的方法，其中第二通道围绕第一通道。
14.如权利要求11-13中的任一项所述的方法，进一步包括通过应用多个掩模并且用每个应用的掩模蚀刻到层级的不同深度来形成第一通道，其中掩模还被用于针对过孔形成通道，每个过孔耦合到层级的相应的第一层。
15.如权利要求11-14中的任一项所述的方法，进一步包括通过应用还被用于形成将存储器阵列块与彼此隔离的通道的掩模来形成第一通道。
16.如权利要求11-15中的任一项所述的方法，其中在通道的底部处的第一通道的宽度是在3和5微米之间。
17.如权利要求11-15中的任一项所述的方法，其中在第一通道的任何深度处的第一通道的宽度是在150和300纳米之间。
18.如权利要求11-17中的任一项所述的方法，其中第一介电材料和第二介电材料两者都包括二氧化硅。
19.如权利要求11-18中的任一项所述的方法，其中第二介电材料包括二氧化硅。
20.如权利要求11-19中的任一项所述的方法，其中层级的第一层的至少部分形成NAND存储器阵列的字线的至少部分。
21.一种系统，包括用于执行如权利要求11-20中的任一项所述的方法的构件。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102424875B1 (ko) * 2017-07-03 2022-07-26 삼성전자주식회사 반도체 소자
US10411114B2 (en) * 2017-12-21 2019-09-10 International Business Machines Corporation Air gap spacer with wrap-around etch stop layer under gate spacer
KR102601225B1 (ko) * 2019-04-15 2023-11-10 양쯔 메모리 테크놀로지스 씨오., 엘티디. 복수의 기능 칩이 있는 3차원 nand 메모리 디바이스의 집적화
CN110945652A (zh) 2019-04-15 2020-03-31 长江存储科技有限责任公司 堆叠三维异质存储器件及其形成方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187650A (ja) * 1997-09-08 1999-03-30 Hitachi Ltd 半導体集積回路装置の製造方法
US6388331B1 (en) * 2000-02-16 2002-05-14 Agere Systems Guardian Corp. Bond pad having reduced capacitance and method for reducing capacitance of a bond pad
US20060180905A1 (en) * 2005-02-16 2006-08-17 Intel Corporation IC package with signal land pads
JP2008047718A (ja) * 2006-08-17 2008-02-28 Nec Corp 半導体装置
US20120139127A1 (en) * 2010-12-07 2012-06-07 Imec Method for forming isolation trenches
US20130130495A1 (en) * 2011-11-21 2013-05-23 Masaaki Higashitani Method For Fabricating A Metal Silicide Interconnect In 3D Non-Volatile Memory
US20130270625A1 (en) * 2012-04-16 2013-10-17 Byong-hyun JANG Three-dimensional semiconductor memory devices and methods of fabricating the same
US20140061751A1 (en) * 2012-09-05 2014-03-06 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20150041988A1 (en) * 2013-08-08 2015-02-12 Invensas Corporation Ultra high performance interposer
US20150137205A1 (en) * 2013-11-18 2015-05-21 Ki Jeong Kim Memory device
CN106170858A (zh) * 2014-03-25 2016-11-30 Ipdia公司 电容器结构
US20170062461A1 (en) * 2015-08-25 2017-03-02 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011187794A (ja) * 2010-03-10 2011-09-22 Toshiba Corp 半導体記憶装置及びその製造方法
US8951859B2 (en) * 2011-11-21 2015-02-10 Sandisk Technologies Inc. Method for fabricating passive devices for 3D non-volatile memory
US8969945B2 (en) * 2012-09-05 2015-03-03 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP2015026674A (ja) * 2013-07-25 2015-02-05 株式会社東芝 不揮発性記憶装置およびその製造方法
US20150262932A1 (en) * 2014-03-13 2015-09-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
US9780104B2 (en) * 2015-09-10 2017-10-03 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
US10038006B2 (en) * 2015-12-22 2018-07-31 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187650A (ja) * 1997-09-08 1999-03-30 Hitachi Ltd 半導体集積回路装置の製造方法
US6388331B1 (en) * 2000-02-16 2002-05-14 Agere Systems Guardian Corp. Bond pad having reduced capacitance and method for reducing capacitance of a bond pad
US20060180905A1 (en) * 2005-02-16 2006-08-17 Intel Corporation IC package with signal land pads
JP2008047718A (ja) * 2006-08-17 2008-02-28 Nec Corp 半導体装置
US20120139127A1 (en) * 2010-12-07 2012-06-07 Imec Method for forming isolation trenches
US20130130495A1 (en) * 2011-11-21 2013-05-23 Masaaki Higashitani Method For Fabricating A Metal Silicide Interconnect In 3D Non-Volatile Memory
US20130270625A1 (en) * 2012-04-16 2013-10-17 Byong-hyun JANG Three-dimensional semiconductor memory devices and methods of fabricating the same
US20140061751A1 (en) * 2012-09-05 2014-03-06 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20150041988A1 (en) * 2013-08-08 2015-02-12 Invensas Corporation Ultra high performance interposer
US20150137205A1 (en) * 2013-11-18 2015-05-21 Ki Jeong Kim Memory device
CN106170858A (zh) * 2014-03-25 2016-11-30 Ipdia公司 电容器结构
US20170062461A1 (en) * 2015-08-25 2017-03-02 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same

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