KR20180137398A - 메모리 디바이스의 입력/출력 핀들의 커패시턴스를 감소시키기 위한 방법 및 장치 - Google Patents

메모리 디바이스의 입력/출력 핀들의 커패시턴스를 감소시키기 위한 방법 및 장치 Download PDF

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메리 린 칼슨
홍빈 주
고든 에이. 할러
제임스 이. 데이비스
케빈 쥐. 듀스만
제임스 매튜
마이클 피. 바이올레트
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인텔 코포레이션
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Abstract

일 실시예에서, 장치는 교대로 있는 제1 및 제2 층들을 포함하는 티어 - 제1 층들은 제1 전도성 재료를 포함하고 제2 층들은 제1 유전체 재료를 포함함 -; 티어 아래쪽에 있는 하부 금속 층; 티어 위쪽에 있는 본드 패드 - 본드 패드는 티어를 관통하여 연장되는 비아에 의해 하부 금속 층에 결합됨 -; 및 티어의 일부분을 관통하게 형성된 제1 채널 - 제1 채널은 비아를 둘러싸고, 제1 채널은 제2 유전체 재료를 포함함 - 을 포함한다.

Description

메모리 디바이스의 입력/출력 핀들의 커패시턴스를 감소시키기 위한 방법 및 장치{METHOD AND APPARATUS FOR REDUCING CAPACITANCE OF INPUT/OUTPUT PINS OF MEMORY DEVICE}
본 개시내용은 일반적으로 컴퓨터 개발 분야에 관한 것이며, 더욱 구체적으로는, 메모리 디바이스들에 관한 것이다.
메모리 디바이스는 각각이 데이터를 저장하기 위한 하나 이상의 메모리 셀 어레이를 포함하는 하나 이상의 반도체 메모리 칩을 포함할 수 있다. 메모리 디바이스는 또한 각각이 하나 이상의 칩의 각자의 본드 패드에 결합하는 복수의 입력/출력(I/O) 핀들을 포함할 수 있다. 외부 I/O 핀들은 신호들이 메모리 디바이스로 또는 메모리 디바이스로부터 송신될 수 있게 할 수 있다.
도 1은 특정 실시예들에 따른 기생 커패시턴스를 감소시키기 위해 슬릿 채널들을 포함하는 메모리 칩의 일부분의 수평 단면을 예시한 도면.
도 2는 특정 실시예들에 따른 메모리 칩에 기생 커패시턴스를 표현한 것을 예시한 도면.
도 3은 특정 실시예들에 따른 기생 커패시턴스를 감소시키기 위해 슬릿 채널들을 포함하는 메모리 칩에 기생 커패시턴스를 표현한 것을 예시한 도면.
도 4는 특정 실시예들에 따른 기생 커패시턴스를 감소시키기 위해 슬릿 채널들을 포함하는 메모리 칩의 평면도.
도 5a 내지 도 5d는 콘택트들 및 본드 패드 개구부들에 대한 슬릿 채널들(114)의 예시적인 배치들을 예시한 도면.
도 6은 특정 실시예들에 따른 기생 커패시턴스를 감소시키기 위해 계단형 채널을 포함하는 메모리 칩의 일부분의 수평 단면을 예시한 도면.
도 7는 특정 실시예들에 따른 기생 커패시턴스를 감소시키기 위해 계단형 채널을 포함하는 메모리 칩의 평면도.
도 8은 특정 실시예들에 따른 기생 커패시턴스를 감소시키기 위해 계단형 채널을 포함하는 메모리 칩의 기생 커패시턴스를 표현한 것을 예시한 도면.
도 9는 특정 실시예들에 따른 기생 커패시턴스를 감소시키기 위해 메모리 칩에 하나 이상의 슬릿 채널을 형성하기 위한 흐름을 예시한 도면.
도 10은 특정 실시예들에 따른 기생 커패시턴스를 감소시키기 위해 메모리 칩에 계단형 채널을 형성하기 위한 흐름을 예시한 도면.
도 11은 특정 실시예들에 따른 NAND 플래시 메모리 어레이의 예시적인 부분을 예시한 도면.
도 12는 특정 실시예들에 따른 컴퓨터 시스템의 컴포넌트들의 블록 다이어그램.
다양한 도면들에서의 유사한 참조 번호들 및 명칭들은 유사한 요소들을 나타낸다.
다양한 실시예들의 개념들이 임의의 적당한 컴퓨터 시스템들에서 사용되는 메모리 디바이스들에 적용가능하다. 본 개시내용의 교시들이 사용될 수 있는 시스템들의 예들은 데스크톱 컴퓨터 시스템들, 서버 컴퓨터 시스템들, 저장 시스템들, 핸드헬드 디바이스들, 태블릿들, 다른 씬 노트북(thin notebook)들, 시스템 온 칩(SOC) 디바이스들, 및 임베디드 애플리케이션들을 포함한다. 핸드헬드 디바이스들의 일부 예들은 셀룰러폰들, 디지털 카메라들, 미디어 플레이어들, PDA(personal digital assistant)들, 및 핸드헬드 PC들을 포함한다. 임베디드 애플리케이션들은 마이크로컨트롤러들, DSP(digital signal processor)들, SOC들, 네트워크 컴퓨터(NetPC)들, 셋톱 박스들, 네트워크 허브들, WAN(wide area network) 스위치들, 또는 이하에서 교시되는 기능들 및 동작들을 수행할 수 있는 임의의 다른 시스템을 포함할 수 있다. 본 개시내용의 다양한 실시예들은, 개인용 컴퓨팅 디바이스, 서버, 메인프레임, 클라우드 컴퓨팅 서비스 제공자 인프라스트럭처, 데이터 센터, 통신 서비스 제공자 인프라스트럭처(예컨대, 진화된 패킷 코어(Evolved Packet Core)의 하나 이상의 부분들), 또는 하나 이상의 컴퓨팅 디바이스를 포함하는 다른 환경과 같은, 임의의 적당한 컴퓨팅 환경에서 사용될 수 있다.
도 1은 특정 실시예들에 따른 기생 커패시턴스를 감소시키기 위해 슬릿 채널들(114)(114A 내지 114F)을 포함하는 메모리 칩(100)의 일부분을 예시하고 있다. 도 1은 메모리 칩(100)의 일부분의 수평 단면을 도시하고 있다. 메모리 칩(100)은 교대로 있는 폴리실리콘(102)과 유전체 재료(104)의 층들의 티어(tier)를 포함한다. 메모리 칩(100)의 메모리 셀들은 폴리실리콘 층들(102)에 형성될 수 있다(예를 들어, 각각의 층은 메모리 칩(100)의 적어도 하나의 워드라인을 포함할 수 있다).
이 개시내용이 교대로 있는 폴리실리콘 층들(102)과 유전체 층들(104)을 포함하는 티어에 중점을 둘 것이지만, 본원에 기술되는 실시예들 중 임의의 실시예는 폴리실리콘 층들 대신에 임의의 적당한 전도성 재료를 포함하는 층들 또는 폴리실리콘 및 하나 이상의 다른 재료를 포함하는 층들을 이용할 수 있다. 따라서, 티어는 교대로 있는 유전체 재료 층들과 임의의 적당한 전도성 층들(즉, 폴리실리콘, 텅스텐, 다른 금속, 또는 다른 적당한 전도성 재료와 같은 전도성 재료들을 (적어도 부분적으로) 포함하는 층들)을 포함할 수 있다. 특정의 실시예에서, 티어는 교대로 있는 실리콘 질화물과 유전체 재료의 층들을 위치시키는 것에 의해 형성될 수 있다. 특정의 실시예에서, 실리콘 질화물의 적어도 일부분이 발굴(exhume)되고 전도성 재료로 대체될 수 있다. 특정의 실시예들에서, 티어는 대체 게이트(replacement gate) 또는 전하 트랩 NAND 메모리 셀 어레이들을 형성하기 위해 사용될 수 있는 임의의 적당한 교대로 있는 층들을 사용하여 형성된 티어일 수 있다.
메모리 칩(100)은 임의의 적당한 수의 본드 패드들(106)을 포함할 수 있다. 본드 패드는 메모리 칩(100)의 회로부를 본드 패드가 배치되는 메모리 칩 외부에 있는 연결부(예컨대, 패키징된 칩 상의 핀)에 연결시키는 데 사용되는 전도성 재료의 영역을 포함할 수 있다. 도시된 실시예에서, 본드 패드(106)는 폴리실리콘과 유전체 층들의 관통 티어(through tier)를 통해 대체로 수직 방향으로 연장되는 비아(110)에 의해 하부 금속 층(108)에 결합된다.
비아(110)는 얇은 갭에 의해 티어의 층들(102 및 104)로부터 분리될 수 있으며, 얇은 갭은, 산화물(예컨대, 실리콘 이산화물), 실리케이트 유리, (실리콘 산탄화물과 같은) 로우-k 절연체, 공기, 또는 다른 적당한 유전체 재료와 같은 임의의 하나 이상의 유전체 재료를 포함할 수 있다. 비아(110)에 대한 폴리실리콘 층들(102)의 근접성은 폴리실리콘 층들(102)과 비아(110) 사이의 용량성 결합(capacitive coupling)을 초래할 수 있다. 비아(110)가 본드 패드(106)(본드 패드(106)는 결국, 예컨대, 반도체 패키지의 외부 I/O 핀에 결합될 수 있음)에 결합되기 때문에, 이 기생 커패시턴스는 메모리 칩(100)의 성능 저하를 초래할 수 있는데, 그 이유는 I/O 핀 상의 높은 커패시턴스가 통신 대역폭을 제한할 수 있기 때문이다.
도 2는 특정 실시예들에 따른 메모리 칩에 기생 커패시턴스를 표현한 것을 예시하고 있다. 도 1의 실시예와 달리, 도 2의 실시예는 비아(110) 주위에 슬릿 채널들(114)을 포함하지 않는다. 도시된 바와 같이, 각각의 폴리실리콘 층(102)은 비아(110)에 용량적으로 결합된다. 폴리실리콘 층들이 비교적 크기(비아(110)를 접지에 사실상 용량적으로 결합시키기) 때문에, 결과적인 커패시턴스들(202)이 비아(110)에 결합된 I/O 핀의 성능에 실질적으로 영향을 줄 수 있다.
폴리실리콘 층들(102)에 의해 야기되는 비아에 대한 기생 커패시턴스를 감소시키는 하나의 옵션은 본드 패드 영역에서 폴리실리콘과 유전체 층들의 티어를 제거하는 것을 포함한다. 특정의 실시예에서, 본드 패드 영역은 메모리 칩의 주변부 상에 위치되고 I/O를 위해 사용되는 본드 패드들을 포함할 수 있다. 그렇지만, 본드 패드 영역에서 티어 층들을 제거하기 위해 마스크를 사용하는 것은 바람직하지 않은 평면성(planarity) 문제들을 초래할 수 있다.
도 1을 또다시 참조하면, 본 개시내용의 다양한 실시예들에서, 티어가 형성된 후에, 하나 이상의 슬릿 채널(114)이 티어를 관통하게 형성되고, 따라서 층들의 부분들을 격리시킨다. 이것은 사실상 도 3에 도시된 바와 같이 일련의 커패시턴스들로 세그먼트화되는 비아(110) 상의 기생 커패시턴스를 초래한다.
도 3은 특정 실시예들에 따른 기생 커패시턴스를 감소시키기 위해 슬릿 채널들(114)을 포함하는 메모리 칩(100)에 기생 커패시턴스를 표현한 것을 예시하고 있다. 도시된 바와 같이, 슬릿 채널들(114)은 폴리실리콘 층들의 부분들(304) 사이에 복수의 기생 커패시턴스들(302)을 초래한다. 이 기생 커패시턴스들(302)은 비아(110)에 직렬로 결합되어, 폴리실리콘 층들(102)과 비아(110) 사이의 전체적인 용량성 결합을 상당히 감소시키며, 따라서 (예컨대, 본드 패드(106)를 통해) 비아(110)에 결합된 I/O 핀의 성능을 개선시킨다. 다양한 실시예들에서, 하나 이상의 슬릿 채널(114)은 메모리 칩의 제조 동안 다른 목적들을 위해 사용되는 처리 단계들 및/또는 마스크들을 사용하여 형성될 수 있으며, 따라서 이 실시예들은 추가 비용 또는 시간을 도입하지 않는다.
티어는 교대로 있는(적어도 대체로 수평으로 배치된) 폴리실리콘(102)과, 산화물(예컨대, 실리콘 이산화물), 실리케이트 유리, (실리콘 산탄화물과 같은) 로우-k 절연체, 또는 다른 적당한 유전체 재료와 같은, 유전체 재료의 층들로 형성된다. 특정의 실시예에서, 이 층들은 기판(112) 위에 퇴적하는 것을 통해 형성될 수 있다(하부 금속 층(108) 또는 다른 적당한 층들과 같은, 티어의 형성 이전에 형성된 하나 이상의 다른 개재 층이 있을 수 있다). 물리적 기상 퇴적(PVD), 화학적 기상 퇴적(CVD), 전기화학적 퇴적(ECD), 분자 빔 에피택시(MBE), 원자 층 퇴적(ALD), 또는 다른 적당한 퇴적 공정과 같은, 임의의 적당한 퇴적 공정이 티어의 폴리실리콘 층 또는 유전체 층을 형성하는 데 사용될 수 있다.
다양한 실시예들에서, 임의의 적당한 수의 폴리실리콘 층들(102) 및 유전체 층들(104)이 메모리 칩(100)의 티어에 존재할 수 있다. 특정의 실시예에서, 메모리 어레이들의 활성 워드라인들을 형성하기 위해 복수의 폴리실리콘 층들(102)(예컨대, 폴리실리콘 층들의 대부분)이 추가로 처리된다(폴리실리콘 층(102)이 하나 이상의 워드라인을 형성함). 하나 이상의 다른 폴리실리콘 층(102)은 더미 워드라인들 및/또는 소스 및 드레인 선택 게이트들을 형성하는 데 사용될 수 있다.
본드 패드(106)는 임의의 적당한 전도성 재료를 포함할 수 있다. 특정의 실시예에서, 본드 패드(106)는 메모리 칩(100)의 최상 층 금속(top layer metal)을 포함한다. 예를 들어, 본드 패드(106)는 알루미늄, 구리, 금, 또는 다른 적당한 전도성 재료 중 임의의 하나 이상을 포함할 수 있다. 본드 패드(106)는 비아(110)에 결합될 수 있다.
비아(110)는, 알루미늄, 구리, 금, 텅스텐 또는 다른 적당한 전도성 재료 중 임의의 하나 이상과 같은, 임의의 적당한 전도성 재료를 포함할 수 있다. 비아(110)는, 습식 에칭 또는 건식 에칭과 같은, 임의의 적당한 공정을 통해 티어의 일부분을 제거하는 것, 및 이어서 보이드를 전도성 재료로 충전(fill)하는 것에 의해 형성될 수 있다. 앞서 기술된 바와 같이, (예컨대, 폴리 층들을 단락시키는 것을 회피하기 위해) 비아(110)와 티어 층들 사이에 얇은 유전체 재료 층이 또한 배치될 수 있다. 다양한 실시예들에서, 다수의 비아들이 본드 패드(106)(및/또는 본드 패드에 결합된 콘택트들)로부터 연장될 수 있다. 이와 같이, 다양한 실시예들에서, 도시된 단일 비아(110)는 각각이 본드 패드(106)를 하부 금속 층(108)에 결합시키는 다수의 비아들로 대체될 수 있다. 비록 비아(110)가 본드 패드(106)와 동일한 폭을 갖는 것으로 도시되어 있지만, 다양한 실시예들에서, 비아(110)는 상이한 폭을 가질 수 있다(예컨대, 비아들은 일반적으로 비아들이 결합되는 본드 패드보다 더 좁을 수 있다). 비아(110)는 임의의 적당한 형상일 수 있다.
하부 금속 층(108)은 또한, 알루미늄, 구리, 금, 텅스텐 또는 다른 적당한 전도성 재료 중 임의의 하나 이상과 같은, 임의의 적당한 전도성 재료를 포함한다. 비록 단일 하부 금속 층(108)이 도시되어 있지만, 메모리 칩(100)은 각각이 유전체 층들에 의해 서로 분리된 임의의 적당한 수의 하부 금속 층들을 포함할 수 있다. 하부 금속 층(108)은 비아(110)를, 풀업(pull up) 또는 풀다운(pull down) 드라이버들(예컨대, N 또는 P형 전계 효과 트랜지스터(FET)들), 정전기 방지 회로부, 또는, 예컨대, 기판(112) 상에 형성될 수 있는 다른 적당한 회로부와 같은, 메모리 칩(100)의 임의의 적당한 회로부에 결합시킬 수 있다.
기판(112)은 임의의 적당한 고체 물질 - 다른 물질의 층이 그 위에 도포될 수 있음 - 을 포함할 수 있다. 예를 들어, 기판(112)은 실리콘, 실리콘 이산화물, 알루미늄 산화물, 사파이어, 게르마늄, 갈륨 비화물(GaAs), 실리콘과 게르마늄의 합금, 인듐 인화물(InP) 또는 다른 적당한 재료 중 하나 이상으로 된 얇은 슬라이스일 수 있다. 감지 증폭기들, 디코더들, 풀업 또는 풀다운 드라이버들, 정전기 방지 회로부, 또는 다른 회로부와 같은, 메모리 칩(100)과 연관된 다양한 회로부가 기판 상에 형성될 수 있다.
슬릿 채널들(114)은 비교적 좁은 채널들을 나타낸다. 슬릿 채널들(114)은 티어의 층들을 관통하게 에칭하는 것(또는 층들의 부분들을 다른 방식으로 제거하는 것)에 의해 형성될 수 있다. 특정의 실시예에서, 다수의 슬릿 채널들이 동일한 공정 단계 동안 형성된다. 예를 들어, 메모리 칩(100)의 하나 이상의 비아(110)의 각각의 비아를 둘러싸는 하나 이상의 슬릿 채널에 대한 패턴을 포함하는 마스크가 도포될 수 있고 에칭 재료가 도포될 수 있으며 그 결과 슬릿 채널들이 형성된다. 특정의 실시예에서, 이 동일한 공정 단계는 비아(110)의 커패시턴스를 감소시키는 것과 무관한 목적들을 위해 티어를 관통하게 다른 슬릿 채널들을 에칭하는 데 사용될 수 있다. 예를 들어, 공정 단계는 메모리 어레이의 블록들 또는 워드라인들을 서로로부터 격리시키는 슬릿 채널들을 에칭하는 데 사용될 수 있다(이 에칭은, 본드 패드 영역보다는, 메모리 어레이를 포함하는 메모리 칩의 영역에서 수행될 수 있다). 따라서, 메모리 칩(110)의 제조 동안 이미 사용되었을 동일한 공정 단계가 또한 각자의 본드 패드들에 결합된 비아들(110) 주위에 슬릿 채널들(114)을 형성하는 데 사용될 수 있다. 다양한 실시예들에서, 슬릿 채널들을 형성하기 위해 티어의 부분들이 제거된 후에, 채널들이, 산화물(예컨대, 실리콘 이산화물), 실리케이트 유리, (실리콘 산탄화물과 같은) 로우-k 절연체, 공기, 또는 다른 적당한 유전체 재료 중 하나 이상과 같은, 유전체 재료로 충전될 수 있다. 특정의 실시예에서, 유전체 재료는 고 종횡비 충전 재료(high aspect ratio fill material)를 포함한다. 특정의 실시예에서, 슬릿 채널들의 적어도 일부분을 충전하기 위해 특정의 유전체가 도포된 후에, 스핀 온 유전체(예컨대, 실리콘 이산화물의 유전 상수와 공기의 유전 상수 사이의 유전 상수를 갖는 유전체)가 추가될 수 있다. 채널들을 (산화물과 같은) 고체 재료로 충전하는 것은 구조적 무결성을 증진시키고 후속 처리 단계들 동안 원하지 않는 재료가 에칭된 부분들에 들어가는 것을 방지할 수 있다.
특정의 실시예들에서, 슬릿 채널(114)은 비아(110) 주위에 있는 연속 채널이다. 예를 들어, 2개의 가장 안쪽의 슬릿 채널(114A)은 비아(110) 주위를 빙 둘러 연장되는 동일한 채널을 도시한 것이다. 이것은, 메모리 칩(100)의 평면도를 예시하는, 도 4에서 보다 명백하다. 도 4에서, 슬릿 채널들이 본드 패드(106)(본드 패드의 상단이 도시되어 있음)의 주변을 둘러싸는 것으로 도시되어 있다. 슬릿 채널들은 티어의 상단으로부터 임의의 적당한 깊이까지(예컨대, 티어의 하단까지 또는 티어의 하단 아래로) 연장될 수 있다. 슬릿 채널(114C)은 슬릿 채널(114B)을 둘러싸고, 슬릿 채널(114B)은 슬릿 채널(114A)을 둘러싸며, 슬릿 채널(114A)은 본드 패드(106)를 하부 금속 층(108)에 결합시키는 하나 이상의 비아를 둘러싼다.
임의의 적당한 수의 슬릿 채널들(114)이 특정의 비아(110) 주위에 형성될 수 있다. 비아(110) 주위에 형성된 각각의 슬릿 채널(114)은 직렬 커패시턴스의 추가를 초래하며, 직렬 커패시턴스의 추가는 비아(110)에 결합된 I/O 핀에서 보는 누적 커패시턴스를 저하시킨다. 특정의 실시예에서, 다수의 슬릿 채널들(114)은 비아(110)를 중심으로 동심원으로 형성될 수 있다. 다른 실시예에서, 복수의 채널들이 비아(110) 주위에 형성될 때, 인접한 채널 쌍들 사이의 거리는 동일할 수 있다. 다른 실시예들에서, 슬릿 채널들이 동심이 아니며 그리고/또는 인접한 슬릿 채널 쌍들 사이에 동일한 거리를 갖지 않는다.
슬릿 채널(114)은 티어의 임의의 깊이에서 임의의 적당한 폭을 가질 수 있다(여기서 티어에서 특정의 깊이에서의 슬릿 채널의 폭은, 비아(110)의 한쪽 측면에 있는 채널의 부분으로부터 비아의 다른 쪽 측면에 있는 채널의 일부분까지의 거리와 달리, 이웃하는 폴리실리콘 층의 에지로부터 슬릿 채널을 가로질러 슬릿 채널의 다른 쪽 측면에 있는 동일한 폴리실리콘 층의 다음 에지까지의 거리이다). 다양한 실시예들에서, 슬릿 채널(114)의 폭은 슬릿 채널의 깊이에 관계없이 대체로 균일할 수 있다. 특정의 실시예에서, 티어의 특정의 깊이(예컨대, 티어의 하단, 티어의 상단, 또는 그 사이의 깊이)에서의 슬릿 채널의 폭은 150 내지 300 나노미터일 수 있다. 일 실시예에서, 비아(110) 주위의 다수의 슬릿 채널들의 각각의 슬릿 채널은 일반적으로 동일한 폭을 가질 수 있다. 다양한 실시예들에서, 슬릿 채널의 폭은 비아 주위의 채널 상의 임의의 지점에서 그리고/또는 티어의 임의의 깊이에서 변할 수 있다.
슬릿 채널(114)은 임의의 적당한 형상을 가질 수 있다. 다양한 실시예들에서, 채널은 본드 패드(106)의 주변과 동일한 형상을 가질 수 있다. 특정의 실시예에서, 채널은 대체로 정사각형 또는 직사각형 형태를 가질 수 있다.
특정의 실시예에서, 슬릿 채널들은 채널들 중 임의의 채널에서의 과도한 전하 축적을 방지하기 위해 전도성 재료(예컨대, 금속)을 통해 서로 결합될 수 있다. 특정의 실시예에서, 채널들을 서로 결합시키는 전도성 재료는 티어 아래에 위치될 수 있다.
도 4를 또다시 참조하면, 특정의 실시예에서, 본드 패드(106)는 본드 패드 개구부(402)에 퇴적된 전도성 재료를 포함할 수 있다. 전도성 재료는 복수의 콘택트(404) 그룹들 위쪽에 연장(및 그에 결합)될 수 있다. 도 4에서, 본드 패드 개구부의 제1 측면 및 제2 측면(즉, 도면에서 좌측 및 우측) 각각에 6개의 콘택트 그룹이 도시되어 있고, 본드 패드 개구부의 제3 측면 및 제4 측면(즉, 도면에서 상단측 및 하단측) 각각에 보다 큰 그룹이 도시되어 있다. 특정의 실시예에서, 콘택트(404) 그룹의 각각의 콘택트(404)는 그 그룹에 대한 비아에 결합된다. 따라서, 각각의 콘택트(404) 그룹은 하부 금속 층(108)까지 연장되는 그 자신의 각자의 비아에 결합될 수 있다(따라서, 본드 패드 개구부(402) 아래의 비아를 둘러싸는 14개의 개별 비아가 하부 금속 층(108)에 결합될 수 있다). 다른 실시예에서, 콘택트(404) 그룹들 및 본드 패드 개구부(402)에 퇴적된 전도성 재료는 모두가 하부 금속 층(108)까지 연장되는 단일 비아에 결합된다. 본드 패드가 하부 금속 층(108)까지 연장되는 단일 비아 또는 다수의 비아들에 결합될 수 있기 때문에, 비아(110)에 대한 본원에서의 언급들은, 일부 실시예들에서, 이러한 비아들 중 임의의 것을 지칭하거나 비아들을 전체적으로 지칭할 수 있다.
메모리 칩(100)은 또한 슬릿 채널들(114)에 의해 둘러싸여 있지 않은 다른 콘택트들(406) 및/또는 본드 패드들을 포함할 수 있다. 예를 들어, 콘택트들(406)은 기생 커패시턴스에 그처럼 민감하지 않을 수 있는 접지, 전원, 또는 다른 저주파 신호들에 결합될 수 있으며, 따라서 그들 주위에 채널들이 형성되지 않는다.
도 5a 내지 도 5d는 콘택트들 및 본드 패드 개구부들에 대한 슬릿 채널들(114)의 예시적인 배치들을 예시하고 있다. 이 도면들은 평면도들을 나타낸다. 예시된 슬릿 채널들(114)은 (예컨대, 도 1에 예시된 바와 같이) 티어의 상단(또는 티어의 상단 위쪽)으로부터 티어를 관통하여 아래쪽으로 연장될 수 있다. 도 5a에서, 단일 슬릿 채널(114)이 본드 패드 개구부(402)를 둘러싸는 각각의 콘택트 그룹 주위에 위치된다. 도 5b에서, 슬릿 채널(114)이 각각의 콘택트 그룹 주위에 위치되고, 슬릿 채널이 본드 패드 개구부(402) 주위에 위치된다. 도 5c에서, 다수의 슬릿 채널들(114)이 각각의 콘택트 그룹 주위에 위치된다. 도 5d에서, 다수의 슬릿 채널들(114)이 각각의 콘택트 그룹 주위에 위치되고, 단일 채널이 본드 패드 주위에 위치된다. 다양한 실시예들에서, 임의의 적당한 수의 채널들이 각각의 콘택트 그룹, 각각의 본드 패드, 및/또는 본드 패드 및 콘택트들의 주변 주위에 위치될 수 있다(예컨대, 도 4는 본드 패드 개구부 및 콘택트들을 포함하는 본드 패드 전체의 주변에 위치된 슬릿 채널들(114)을 도시하고 있다).
도 6은 특정 실시예들에 따른 기생 커패시턴스를 감소시키기 위해 비아(110) 주위에 형성된 계단형 채널(602)을 포함하는 메모리 칩(100)의 일부분을 예시하고 있다. 계단형 채널(602)은 앞서 기술된 슬릿 채널(114)의 임의의 적당한 특성들 및/또는 이하에서 기술되는 특성들 중 임의의 것을 가질 수 있다.
제조 동안, 각자의 폴리실리콘 층들에 있는 메모리 셀들에 연결하기 위해 티어 위쪽으로부터 각각의 폴리실리콘 층(102)까지 (예컨대, 비아들에 의해) 개별 연결부들을 제공하기 위해 복수의 마스크들이 도포될 수 있고 다양한 깊이들의 에칭들이 수행될 수 있다(또는 티어의 재료가 임의의 다른 적당한 방식으로 제거될 수 있다). 특정의 실시예에서, 이 연결부들은 어레이의 비트라인들에 연결되는 NAND 스트링들일 수 있다. 다양한 실시예들에서, 이 에칭들은, I/O 영역(즉, 본드 패드들이 위치된 곳)보다는, 메모리 셀 어레이를 포함하는 메모리 칩의 영역에서 또는 그에 근접하여 수행된다. 특정의 실시예에서, 다수의 상이한 마스크들이 도포되고, 상이한 깊이의 에칭이 각각의 마스크를 사용하여 수행된다(예컨대, 제1 마스크가 도포될 때 53개의 폴리 층의 에칭이 수행될 수 있고, 제2 마스크가 도포될 때 27개의 폴리 층의 에칭이 수행될 수 있으며, 이하 마찬가지이다).
특정의 실시예들에서, 이 마스크들은 또한 본드 패드에 근접하여 티어를 관통하게 채널(602)을 형성하는 데 사용될 수 있으며, 따라서 채널(602)을 형성하기 위해 부가의 마스크들 또는 에칭 단계들이 수행되지 않는다. 다양한 실시예들에서, 채널(602)은, 산화물(예컨대, 실리콘 이산화물), 실리케이트 유리, (실리콘 산탄화물과 같은) 로우-k 절연체, 공기, 또는 다른 적당한 유전체 재료와 같은, 유전체 재료로 충전될 수 있다.
특정의 실시예에서, 채널(602)의 폭은 티어의 하단으로부터 단조적으로 증가하며, 즉 채널은 채널의 상단에서 가장 넓고 티어의 하단 쪽으로 점진적으로 좁아진다. 비록 도시되어 있지는 않지만, 다양한 실시예들에서, 티어의 인접한 층들(및/또는 인접한 폴리실리콘 층들)에서의 채널(602)의 폭이 동일하거나 실질적으로 동일할 수 있다(예컨대, 티어의 다수의 층들에 대해 채널의 동일한 너비의 부분(equally wide portion)을 제공하기 위해 동일한 마스크가 사용될 수 있다).
특정의 실시예에서, 채널(602)은 비교적 넓은 채널이다. 예를 들어, 채널(602)은 3 내지 5 마이크로미터의 하단 폭(즉, 층의 하단에서의 폭)을 가질 수 있다. 다른 실시예들에서, 채널(602)은 임의의 적당한 치수를 가질 수 있다. 다양한 실시예들에서, 다수의 채널들(602)이 비아(110) 주위에 형성될 수 있지만, 채널이 충분히 넓은 경우, 기생 커패시턴스가 감소될 수 있으며, 따라서 부가의 채널들 없이 적당한 커패시턴스가 실현될 수 있다.
도 6은 수평 단면을 나타내며, 따라서 채널(602)이 비아(110)를 둘러싸도록 형성될 수 있다. 이것은, 특정 실시예들에 따른 계단형 채널(602)을 포함하는 메모리 칩(100)의 평면도를 예시하는, 도 7에서 보다 명백하다. 비록 채널(602)이 도 7에서 균일한 폭을 갖는 것으로 도시되어 있지만, 이미 설명된 바와 같이, 일부 실시예들에서, 채널(602)은 티어의 하단 쪽으로 폭이 감소할 수 있다(따라서 티어의 상이한 깊이들은 상이한 채널 폭들과 연관될 수 있다). 도 7은 도 4에 도시된 구조와 유사한 본드 패드 구조를 예시하고 있다. 이 실시예에서, 채널(602)은 본드 패드(106)의 주변 외부에(즉, 본드 패드 개구부(402) 및 콘택트들(404) 둘 다의 외부에) 형성되며, 따라서 채널(602)은 본드 패드(106) 및/또는 콘택트들(404)에 결합된 임의의 비아들을 둘러쌀 것이다.
도 8은 특정 실시예들에 따른 기생 커패시턴스를 감소시키기 위해 계단형 채널을 포함하는 메모리 칩의 개략적 표현을 예시하고 있다. 도시된 바와 같이, 채널(602)을 추가하는 것은 비아(110)와 이웃하는 폴리실리콘 층(102) 사이의 커패시턴스(804)(예컨대, 비아를 폴리실리콘 층으로부터 분리시키는 유전체를 통한 커패시턴스)와 직렬로 커패시턴스(802)를 추가하는 것을 초래한다. 커패시턴스를 직렬로 추가하는 것으로 인해 유효 커패시턴스를 감소시키는 것에 부가하여, 커패시턴스가 추가로 감소되는데, 그 이유는 커패시턴스들(802)이 각각의 특정의 폴리실리콘 층(102)의 대응하는 부분들 사이의 채널에서의 큰 거리로 인해 상당히 작을 것이기 때문이다.
다양한 실시예들에서, 본드 패드에 결합된 기생 커패시턴스를 감소시키기 위해 계단형 채널(602) 및 하나 이상의 슬릿 채널(114)이 특정의 본드 패드에 결합된 하나 이상의 비아(110) 주위에 형성될 수 있다. 다양한 실시예들에서, 하나 이상의 슬릿 채널(114)이 계단형 채널(602)보다 비아(110)에 더 가깝게 위치되는 반면, 다른 실시예들에서, 계단형 채널(602)이 하나 이상의 슬릿 채널(114)보다 비아(110)에 더 가깝게 위치된다.
도 9는 특정 실시예들에 따른 기생 커패시턴스를 감소시키기 위해 메모리 칩(100)에 하나 이상의 슬릿 채널(114)을 형성하기 위한 흐름을 예시하고 있다. 902에서, 메모리 칩(100)의 다양한 회로부가 기판 상에 형성된다. 예를 들어, 풀업 또는 풀다운 드라이버들, 정전기 방지 회로부, 감지 증폭기들, 디코더들, 및/또는 다른 회로부가 형성될 수 있다. 904에서, 하부 금속 층(108)이 형성된다.
906에서, 티어의 유전체 층이 형성된다. 유전체 층은 임의의 적당한 방식으로 형성된 임의의 적당한 재료일 수 있다. 특정의 실시예에서, 얇은 실리콘 이산화물 층이 CVD를 사용하여 형성된다. 908에서, 티어의 폴리실리콘 층이 유전체 층 위쪽에 형성된다. 폴리실리콘 층이 임의의 적당한 방식으로 형성될 수 있다. 특정의 실시예에서, 얇은 폴리실리콘 층이 CVD를 사용하여 형성된다. 910에서, 폴리실리콘 층이 티어의 마지막 층이 아닌 경우, 흐름은 티어의 부가의 층들의 형성을 위해 906으로 되돌아간다.
912에서, 티어의 일부분을 (예컨대, 에칭을 통해) 제거하는 것 및 제거된 부분에 전도성 재료(는 물론 전도성 재료가 폴리실리콘 층들을 서로 결합시키지 않도록 유전체 재료)를 퇴적시키는 것에 의해 비아가 형성된다. 다양한 실시예들에서, 하나 이상의 본드 패드 각각에 대한 하나 이상의 비아가 동시에 형성될 수 있다.
914에서, 하나 이상의 슬릿 채널이 912에서 형성된 비아 주위에 형성된다. 슬릿 채널들 각각은 티어의 적어도 일부분을 관통하게 제거하는 것(예컨대, 마스크의 도포 이후에 에칭하는 것) 및 거기에 유전체 재료(예컨대, 실리콘 이산화물)를 위치시키는 것에 의해 형성될 수 있다. 916에서, 어레이 블록들을 서로로부터 격리시키는 슬릿 채널들이 형성된다. 특정의 실시예에서, 이 슬릿 채널들은 비아를 둘러싸는 슬릿 채널들을 형성하는 데 사용되는 동일한 마스크 및 에칭 단계를 사용하여 형성된다. 특정의 실시예에서, 이 슬릿 채널들이 칩의 상이한 부분에(예컨대, 본드 패드들을 포함하게 될 칩의 부분보다는 메모리 셀들에 전용된 칩의 부분에) 형성된다.
918에서, 예컨대, 비아 위쪽에 전도성 재료를 퇴적시키는 것에 의해 본드 패드가 형성된다. 본드 패드는 형성 동안 비아에 결합된다. 920에서, 본드 패드가 I/O 핀에 결합된다. 다양한 실시예들에서, 본드 패드는 메모리 칩(100)을 포함하는 반도체 패키지의 I/O 핀에 결합된다.
도 10은 특정 실시예들에 따른 기생 커패시턴스를 감소시키기 위해 메모리 칩(100)에 계단형 채널(602)을 형성하기 위한 흐름을 예시하고 있다. 1002에서, 메모리 칩(100)의 다양한 회로부가 기판 상에 형성된다. 예를 들어, 풀업 또는 풀다운 드라이버들, 정전기 방지 회로부, 감지 증폭기들, 디코더들, 및/또는 다른 회로부가 형성될 수 있다. 1004에서, 하부 금속 층(108)이 형성된다.
1006에서, 티어의 유전체 층이 형성된다. 유전체 층은 임의의 적당한 방식으로 형성된 임의의 적당한 재료일 수 있다. 특정의 실시예에서, 얇은 실리콘 이산화물 층이 CVD를 사용하여 형성된다. 1008에서, 티어의 폴리실리콘 층이 유전체 층 위쪽에 형성된다. 폴리실리콘 층이 임의의 적당한 방식으로 형성될 수 있다. 특정의 실시예에서, 얇은 폴리실리콘 층이 CVD를 사용하여 형성된다. 1010에서, 폴리실리콘 층이 티어의 마지막 층이 아닌 경우, 흐름은 티어의 부가의 층들의 형성을 위해 1006으로 되돌아간다.
1012에서, 촙 마스크(chop mask)가 도포된다. 촙 마스크는 티어의 특정의 층까지(즉, 티어에서 특정의 깊이까지) 에칭하는 데 사용되는 마스크이다. 1014에서, 계단형 채널의 일부분이 비아 주위에 어떤 패턴으로 티어를 관통하게 에칭된다. 이와 동시에 1016에서, (예컨대, 메모리 어레이의 워드라인을 형성할 수 있는) 폴리실리콘 층이 에칭된 부분에 형성된 전도성 비아에 결합될 수 있게 하기 위해 특정의 폴리실리콘 층을 에칭하는 데 동일한 촙 마스크가 사용된다. 1018에서, 이것이 도포될 마지막 촙 마스크가 아닌 경우, 흐름은 상이한 촙 마스크가 도포되는 1012로 되돌아간다. 마지막 촙 마스크가 도포될 때까지 계단형 채널의 부가의 부분들이 형성되고 특정의 폴리실리콘 층들까지의 부가의 에칭들이 수행된다. 다양한 실시예들에서, (예컨대, 각각의 에칭이 수행된 후에 또는 에칭들 전부가 수행된 후에) 계단형 채널이 유전체 재료로 충전된다.
1020에서, 티어의 일부분을 (예컨대, 에칭을 통해) 제거하는 것 및 제거된 부분에 전도성 재료(는 물론 전도성 재료가 폴리실리콘 층들을 서로 결합시키지 않도록 유전체 재료)를 퇴적시키는 것에 의해 비아가 형성된다. 다양한 실시예들에서, 하나 이상의 본드 패드 각각에 대한 하나 이상의 비아가 동시에 형성될 수 있다.
1022에서, 예컨대, 비아 위쪽에 전도성 재료를 퇴적시키는 것에 의해 본드 패드가 형성된다. 본드 패드는 형성 동안 비아에 결합된다. 1024에서, 본드 패드가 I/O 핀에 결합된다. 다양한 실시예들에서, 본드 패드는 메모리 칩(100)을 포함하는 반도체 패키지의 I/O 핀에 결합된다.
도 9 및 도 10에 기술된 흐름들은 특정 실시예들에서 행해질 수 있는 동작들을 나타낸 것에 불과하다. 다른 실시예들에서, 흐름들에서 부가의 동작들이 수행될 수 있다(예컨대, 어레이의 다양한 메모리 셀들이 형성될 수 있다). 본 개시내용의 다양한 실시예들은 본원에 기술되는 기능들을 달성하기 위한 임의의 적당한 시그널링 메커니즘들을 생각하고 있다. 도 9 및 도 10에 예시된 동작들 중 일부는 적절한 경우 반복, 조합, 수정 또는 삭제될 수 있다. 그에 부가하여, 동작들이 특정의 실시예들의 범주를 벗어나지 않으면서 임의의 적당한 순서로 수행될 수 있다.
도 11은 특정 실시예들에 따른 NAND 플래시 메모리 어레이(1100)의 예시적인 부분을 예시하고 있다. 다양한 실시예들에서, 메모리 칩(100)은 하나 이상의 NAND 플래시 메모리 어레이를 포함할 수 있다. NAND 플래시 메모리 어레이(1100)는 직렬 스트링들(1104)과 같은 열들로 배열된 복수의 비휘발성 메모리 셀들(1102)을 포함할 수 있다. 특정의 실시예들에서, NAND 플래시 메모리 어레이들의 셀들(1102)은 폴리실리콘 층들과 유전체 층들의 티어에 형성될 수 있다. 다양한 실시예들에서, 각각의 메모리 셀(1102)은 메모리 셀(1102)에 의해 저장된 하나 이상의 비트 값을 표시하는 전하를 저장하는 플로팅 게이트를 갖는 트랜지스터를 포함할 수 있다. 다른 실시예들은 대체 게이트 또는 전하 트랩 기술을 이용하는 메모리 셀들을 포함할 수 있다. 직렬 스트링들(1104)에서, 셀들(1102)의 드레인들 각각은 (상단 셀을 제외하고) 다른 셀(1102)의 소스에 결합된다.
어레이(1100)는 또한 워드라인들(1106)(예컨대, 1106A 내지 1106C)을 포함한다. 워드라인(1106)은 다수의 직렬 스트링들(1104)에 걸쳐 있을 수 있고(예컨대, 워드라인이 각각의 직렬 스트링(1104)의 메모리 셀(1102)에 결합될 수 있음), 어레이(1100)의 행의 메모리 셀들(1102)의 제어 게이트들에 연결되어 행의 메모리 셀들(1102)의 제어 게이트들을 바이어싱하는 데 사용된다. 비트라인들(1108)(예컨대, 1108A, 1108B) 각각은 각자의 드레인 선택 게이트(1114)(예컨대, 1114A, 1114B)에 의해 각자의 직렬 스트링(1104)에 결합된다. 비트라인들은 또한 각각의 감지된 비트라인(1108)의 전압 또는 전류를 감지하는 것에 의해 각각의 셀의 상태를 검출하는 감지 회로부에 결합될 수 있다.
메모리 셀들의 각각의 직렬 스트링(1104)은 소스 선택 게이트(1112)에 의해 소스 라인(1110)에 그리고 드레인 선택 게이트(1114)에 의해 개별 비트라인(1108)에 결합된다. 소스 선택 게이트들(1112)은 소스 선택 게이트 제어 라인(1116)에 의해 제어되고, 드레인 선택 게이트들(1114)은 드레인 선택 게이트 제어 라인(1118)에 의해 제어된다. 다른 실시예들에서, (하나의 드레인 선택 게이트 제어 라인은 드레인 선택 게이트들(1114)의 서브세트를 제어할 수 있고, 다른 드레인 선택 게이트 제어 라인은 드레인 선택 게이트들(1114)의 상이한 서브세트를 제어할 수 있으며, 이하 마찬가지이도록) 다수의 드레인 선택 게이트 제어 라인들(1118)이 사용될 수 있다. 소스 라인(1110)은 고정된 바이어스 전압(예컨대, VSRC)에 결합될 수 있다. 다양한 실시예에서, VSRC는 접지로 설정되거나 포지티브로 바이어싱(예컨대, 0 내지 약 1.5V)될 수 있다.
도 12는 특정 실시예들에 따른 컴퓨터 시스템(1200)의 컴포넌트들의 블록 다이어그램을 예시하고 있다. 시스템(1200)은 외부 입력/출력(I/O) 제어기(1204), 저장 디바이스(1206), 및 시스템 메모리 디바이스(1207)에 결합된 중앙 처리 유닛(CPU)(1202)을 포함한다. 동작 동안, 데이터는 저장 디바이스(1206) 또는 시스템 메모리 디바이스(1207)와 CPU(1202) 사이에서 전송될 수 있다. 다양한 실시예들에서, 저장 디바이스(1206) 또는 시스템 메모리 디바이스(1207)를 수반하는 특정의 데이터 동작들(예컨대, 소거, 프로그램, 및 판독 동작들)은 프로세서(1208)에 의해 실행되는 운영 체제 또는 다른 소프트웨어 애플리케이션에 의해 관리될 수 있다.
다양한 실시예들에서, 저장 디바이스(1206)는 NAND 플래시 메모리를 포함한다(본원에서 NAND 플래시 메모리를 포함하는 저장 디바이스는 NAND 플래시 저장 디바이스라고 지칭된다). 일부 실시예들에서, 저장 디바이스(1206)는 솔리드 스테이트 드라이브; 메모리 카드; USB(Universal Serial Bus) 플래시 드라이브; 또는 스마트폰, 카메라, 미디어 플레이어, 또는 다른 컴퓨팅 디바이스와 같은 디바이스 내에 통합된 메모리일 수 있다. 일반적으로, NAND 플래시 메모리를 갖는 저장 디바이스들은 메모리의 각각의 셀에 의해 저장되는 비트 수에 의해 분류된다. 예를 들어, SLC(single-level cell) 메모리는 각각이 1 비트의 데이터를 저장하는 셀들을 갖고, MLC(multi-level cell) 메모리는 각각이 2 비트의 데이터를 저장하는 셀들을 가지며, TLC(tri-level cell) 메모리는 각각이 3 비트의 데이터를 저장하는 셀들을 갖고, QLC(quad-level cell) 메모리는 각각이 4 비트의 데이터를 저장하는 셀들을 갖지만, 일부 메모리들은 동일한 어레이 상에서 또는 동일한 디바이스의 상이한 어레이들 상에서 다수의 인코딩 스킴들(예컨대, MLC 및 TLC)을 이용할 수 있다.
저장 디바이스(1206)는 임의의 수의 메모리들(1216)을 포함할 수 있고, 각각의 메모리(1216)는 임의의 수의 메모리 디바이스들(1222)(예컨대, 1222A 내지 1222D)을 포함할 수 있다. 특정의 실시예에서, 메모리 디바이스(1222)는 하나 이상의 메모리 칩(100)(예컨대, 메모리 칩(100A 내지 100D))을 갖는 반도체 패키지일 수 있거나 이를 포함할 수 있다. 도시된 실시예에서, 메모리(1216)는 메모리 디바이스들(1222A 내지 1222D)을 포함한다(본원에서의 특정 언급들이 메모리 디바이스(1222A)에 대한 것일 수 있지만, 다른 메모리 디바이스들이 메모리 디바이스(1222A)의 임의의 적당한 특성들을 가질 수 있다).
CPU(1202)는, 마이크로프로세서, 임베디드 프로세서, DSP(digital signal processor), 네트워크 프로세서, 핸드헬드 프로세서, 애플리케이션 프로세서, 코프로세서, SOC(system on a chip), 또는 코드(예컨대, 소프트웨어 명령어들)를 실행하는 다른 디바이스와 같은, 프로세서(1208)를 포함한다. 프로세서(1208)는, 도시된 실시예에서, 비대칭 처리 요소들 또는 대칭 처리 요소들을 포함할 수 있는, 2개의 처리 요소(도시된 실시예에서 코어들(1214A 및 1214B))를 포함한다. 그렇지만, 프로세서는 대칭 또는 비대칭일 수 있는 임의의 수의 처리 요소들을 포함할 수 있다.
일 실시예에서, 처리 요소는 소프트웨어 스레드를 지원하는 하드웨어 또는 로직을 지칭한다. 하드웨어 처리 요소들의 예들은: 실행 상태 또는 아키텍처 상태와 같은, 프로세서에 대한 상태를 유지할 수 있는, 스레드 유닛, 스레드 슬롯, 스레드, 프로세스 유닛, 컨텍스트, 컨텍스트 유닛, 논리 프로세서, 하드웨어 스레드, 코어, 및/또는 임의의 다른 요소를 포함한다. 환언하면, 처리 요소는, 일 실시예에서, 소프트웨어 스레드, 운영 체제, 애플리케이션, 또는 다른 코드와 같은, 코드와 독립적으로 연관될 수 있는 임의의 하드웨어를 지칭한다. 물리 프로세서(또는 프로세서 소켓)는 전형적으로, 코어들 또는 하드웨어 스레드들과 같은, 임의의 수의 다른 처리 요소들을 어쩌면 포함하는, 집적 회로를 지칭한다.
코어(1214)는 독립적인 아키텍처 상태를 유지할 수 있는 집적 회로 상에 위치된 로직을 지칭할 수 있으며, 여기서 각각의 독립적으로 유지되는 아키텍처 상태는 적어도 일부 전용 실행 리소스들과 연관되어 있다. 하드웨어 스레드는 독립적인 아키텍처 상태를 유지할 수 있는 집적 회로 상에 위치된 임의의 로직을 지칭할 수 있으며, 여기서 독립적으로 유지되는 아키텍처 상태들은 실행 리소스들에의 액세스를 공유한다. 알 수 있는 바와 같이, 특정 리소스들은 공유되고 다른 리소스들은 아키텍처 상태에 전용되어 있을 때, 하드웨어 스레드와 코어의 명명법 사이의 라인이 중복된다. 그러나 종종, 코어 및 하드웨어 스레드가 운영 체제에게 개별 논리 프로세서들로 보이며, 여기서 운영 체제는 동작들을 각각의 논리 프로세서 상에 개별적으로 스케줄링할 수 있다.
다양한 실시예들에서, 처리 요소들은 또한 처리 요소들의 동작들을 용이하게 하기 위해 하나 이상의 ALU(arithmetic logic unit), FPU(floating point unit), 캐시, 명령어 파이프라인, 인터럽트 핸들링 하드웨어, 레지스터, 또는 다른 하드웨어를 포함할 수 있다.
I/O 제어기(1210)는 CPU(1202)와 I/O 디바이스들 사이에서 데이터를 전달하기 위한 로직을 포함하는 통합 I/O 제어기이고, I/O 디바이스들은 데이터를, CPU(1202)와 같은, 전자 시스템으로 전송하는 것 및/또는 그로부터 데이터를 수신하는 것을 할 수 있는 임의의 적당한 디바이스들을 지칭할 수 있다. 예를 들어, I/O 디바이스는 그래픽스 가속기 또는 오디오 제어기와 같은 오디오/비디오(A/V) 디바이스 제어기; 플래시 메모리 디바이스, 자기 저장 디스크, 또는 광학 저장 디스크 제어기와 같은, 데이터 저장 디바이스 제어기; 무선 트랜시버; 네트워크 프로세서; 네트워크 인터페이스 제어기; 또는 모니터, 프린터, 마우스, 키보드, 또는 스캐너와 같은 다른 입력 디바이스들에 대한 제어기; 또는 다른 적당한 디바이스를 포함할 수 있다. 특정의 실시예에서, I/O 디바이스는 I/O 제어기(1210)를 통해 CPU(1202)에 결합될 수 있는 저장 디바이스(1206)를 포함할 수 있다.
I/O 디바이스는, PCI(peripheral component interconnect), PCIe(PCI Express), USB(Universal Serial Bus), SAS(Serial Attached SCSI), SATA(Serial ATA), FC(Fibre Channel), IEEE 802.3, IEEE 802.11, 또는 다른 현재 또는 장래 시그널링 프로토콜과 같은, 임의의 적당한 시그널링 프로토콜을 사용하여 CPU(1202)의 I/O 제어기(1210)와 통신할 수 있다. 특정의 실시예들에서, I/O 제어기(1210) 및 기반을 이루는 I/O 디바이스는 (예컨대, www.nvmexpress.org/specifications/에서 이용가능한 규격들 중 하나 이상에 의해 기술된 바와 같은) NVMe(Non-Volatile Memory Express) 또는 (예컨대, http://www.intel.com/content/www/us/en/io/serial-ata/serial-ata-ahci-spec-rev1-3-1.html에서 이용가능한 Serial ATA AHCI: Specification, Rev. 1.3.1과 같은 하나 이상의 AHCI 규격에 의해 기술된 바와 같은) AHCI(Advanced Host Controller Interface)와 같은 논리 디바이스 인터페이스 규격에 따라 데이터 및 커맨드들을 전달할 수 있다. 다양한 실시예들에서, I/O 제어기에 결합된 I/O 디바이스들은 오프-칩(off-chip) 위치될 수 있거나(즉, CPU(1202)와 동일한 칩 상에 있지 않음), CPU(1202)와 동일한 칩 상에 통합될 수 있다.
CPU 메모리 제어기(1212)는 하나 이상의 시스템 메모리 디바이스(1207)로 가고 그리고 그로부터 나가는 데이터의 흐름을 제어하기 위한 로직을 포함하는 통합 메모리 제어기이다. CPU 메모리 제어기(1212)는 시스템 메모리 디바이스(1207)로부터 판독하기 위해, 시스템 메모리 디바이스(1207)에 기입하기 위해, 또는 시스템 메모리 디바이스(1207)에 다른 동작들을 요청하도록 동작가능한 로직을 포함할 수 있다. 다양한 실시예들에서, CPU 메모리 제어기(1212)는 코어들(1214) 및/또는 I/O 제어기(1210)로부터 기입 요청들을 수신할 수 있고, 이 요청들에 명시된 데이터를 시스템 메모리 디바이스(1207)에, 거기에 저장하기 위해, 제공할 수 있다. CPU 메모리 제어기(1212)는 또한 시스템 메모리 디바이스(1207)로부터 데이터를 판독하고 판독된 데이터를 I/O 제어기(1210) 또는 코어(1214)에 제공할 수 있다. 동작 동안, CPU 메모리 제어기(1212)는 메모리로부터 데이터를 판독하거나 메모리에 데이터를 기입하기 위해(또는 다른 동작들을 수행하기 위해) 시스템 메모리 디바이스(1207)의 하나 이상의 주소를 포함하는 커맨드들을 발행할 수 있다. 일부 실시예들에서, CPU 메모리 제어기(1212)가 CPU(1202)와 동일한 칩 상에 구현될 수 있는 반면, 다른 실시예들에서, CPU 메모리 제어기(1212)가 CPU(1202)의 칩과 상이한 칩 상에 구현될 수 있다. I/O 제어기(1210)는 하나 이상의 저장 디바이스(1206)에 대해 유사한 동작들을 수행할 수 있다.
CPU(1202)는 또한 외부 I/O 제어기(1204)를 통해 하나 이상의 다른 I/O 디바이스에 결합될 수 있다. 특정의 실시예에서, 외부 I/O 제어기(1204)는 저장 디바이스(1206)를 CPU(1202)에 결합시킬 수 있다. 외부 I/O 제어기(1204)는 하나 이상의 CPU(1202)와 I/O 디바이스 사이의 데이터의 흐름을 관리하는 로직을 포함할 수 있다. 특정의 실시예들에서, 외부 I/O 제어기(1204)는 CPU(1202)와 함께 마더보드 상에 위치된다. 외부 I/O 제어기(1204)는 포인트-투-포인트 또는 다른 인터페이스들을 사용하여 CPU(1202)의 컴포넌트들과 정보를 교환할 수 있다.
시스템 메모리 디바이스(1207)는, 컴퓨터 시스템(1200)의 기능을 제공하기 위해 프로세서(1208)에 의해 사용되는 데이터와 같은, 임의의 적당한 데이터를 저장할 수 있다. 예를 들어, 실행되는 프로그램들과 연관된 데이터 또는 코어들(1214)에 의해 액세스되는 파일들이 시스템 메모리 디바이스(1207)에 저장될 수 있다. 따라서, 시스템 메모리 디바이스(1207)는 코어들(1214)에 의해 실행되거나 다른 방식으로 사용되는 데이터 및/또는 명령어들의 시퀀스들을 저장하는 시스템 메모리를 포함할 수 있다. 다양한 실시예들에서, 시스템 메모리 디바이스(1207)는 시스템 메모리 디바이스(1207)에 대한 전력이 제거된 후에도 저장된 채로 있는 지속적 데이터(persistent data)(예컨대, 사용자의 파일들 또는 명령어 시퀀스들)를 저장할 수 있다. 시스템 메모리 디바이스(1207)는 특정의 CPU(1202)에 전용되거나 컴퓨터 시스템(1200)의 다른 디바이스들(예컨대, 하나 이상의 다른 프로세서 또는 다른 디바이스)과 공유될 수 있다.
다양한 실시예들에서, 시스템 메모리 디바이스(1207)는 임의의 수의 메모리 어레이들을 포함하는 메모리, 메모리 디바이스 제어기, 및 다른 지원하는 로직(도시되지 않음)을 포함할 수 있다. 메모리 어레이는 비휘발성 메모리 및/또는 휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 매체에 의해 저장된 데이터의 상태를 유지하기 위해 전력을 필요로 하지 않는 저장 매체이다. 비휘발성 메모리의 비제한적 예들은: (평면상 또는 3D NAND 플래시 메모리 또는 NOR 플래시 메모리와 같은) 솔리드 스테이트 메모리, 3D 크로스포인트 메모리, 칼코겐화물 상 변화 재료(예컨대, 칼코겐화물 유리)를 사용하는 메모리 디바이스들, 바이트 어드레싱가능 비휘발성 메모리 디바이스들, 강유전체 메모리, SONOS(silicon-oxide-nitride-oxide-silicon) 메모리, 폴리머 메모리(예컨대, 강유전체 폴리머 메모리), Fe-TRAM(ferroelectric transistor random access memory) 오보닉 메모리, 나노와이어 메모리, EEPROM(electrically erasable programmable read-only memory), 다른 다양한 유형들의 비휘발성 RAM(random access memory)들, 및 자기 저장 메모리 중 임의의 것 또는 그 조합을 포함할 수 있다. 일부 실시예들에서, 3D 크로스포인트 메모리는, 메모리 셀들이 워드라인들과 비트라인들의 교차점에 위치하고 개별적으로 어드레싱가능하며 비트 저장이 벌크 저항의 변화에 기초하는, 트랜지스터-리스 스택가능 크로스포인트 아키텍처(transistor-less stackable cross point architecture)를 포함할 수 있다. 휘발성 메모리는 매체에 의해 저장된 데이터의 상태를 유지하기 위해 전력을 필요로 하는 저장 매체이다. 휘발성 메모리의 예들은, DRAM(dynamic random access memory) 또는 SRAM(static random access memory)과 같은, 다양한 유형들의 RAM(random access memory)을 포함할 수 있다. 메모리 어레이에 사용될 수 있는 하나의 특정 유형의 DRAM은 SDRAM(synchronous dynamic random access memory)이다. 일부 실시예들에서, 휘발성 메모리인 메모리(1207)의 임의의 부분은 DDR(Double Data Rate) 표준들, 예컨대, DDR3, 4, 및 5, 또는 LPDDR4(Low Power DDR4)은 물론 신생 표준들을 포함하지만 이들로 제한되지 않는 JEDEC 표준들을 준수할 수 있다.
저장 디바이스(1206)는, 컴퓨터 시스템(1200)의 기능을 제공하기 위해 프로세서(1208)에 의해 사용되는 데이터와 같은, 임의의 적당한 데이터를 저장할 수 있다. 예를 들어, 실행되는 프로그램들과 연관된 데이터 또는 코어들(1214A 및 1214B)에 의해 액세스되는 파일들이 저장 디바이스(1206)에 저장될 수 있다. 따라서, 일부 실시예들에서, 저장 디바이스(1206)는 코어들(1214A 및 1214B)에 의해 실행되거나 다른 방식으로 실행되는 데이터 및/또는 명령어들의 시퀀스들을 저장할 수 있다. 다양한 실시예들에서, 저장 디바이스(1206)는 저장 디바이스(1206)에 대한 전력이 제거된 후에도 저장된 채로 있는 지속적 데이터(예컨대, 사용자의 파일들 또는 소프트웨어 애플리케이션 코드)를 저장할 수 있다. 저장 디바이스(1206)는 CPU(1202)에 전용되거나 컴퓨터 시스템(1200)의 다른 디바이스들(예컨대, 다른 CPU 또는 다른 디바이스)과 공유될 수 있다.
도시된 실시예에서, 저장 디바이스(1206)는 저장 디바이스 제어기(1218) 및 데이터를 저장하도록 동작가능한 4개의 메모리 디바이스(1222A 내지 1222D)를 포함하는 메모리(1216)를 포함하지만, 저장 디바이스는 임의의 적당한 수의 메모리 디바이스들을 포함할 수 있다. 메모리 디바이스(1222A)는 각각이 하나 이상의 비트를 저장하도록 동작가능한 복수의 메모리 셀들을 포함한다. 메모리 디바이스(1222A)의 셀들은, 행들(예컨대, 워드라인들) 및 열들(예컨대, 비트라인들)로, 3차원 구조들로, 그리고/또는 다른 방식으로와 같이, 임의의 적당한 방식으로 배열될 수 있다. 다양한 실시예들에서, 셀들은 뱅크들, 블록들, 서브블록들, 워드라인들, 페이지들, 프레임들, 바이트들, 또는 다른 적당한 그룹들로 논리적으로 그룹화될 수 있다. 다양한 실시예들에서, 메모리 디바이스(1222A)는 하나 이상의 NAND 플래시 메모리 어레이를 포함한다.
메모리 디바이스(1222A)는 앞서 열거된 휘발성 또는 비휘발성 메모리들 또는 다른 적당한 메모리 중 임의의 것을 포함할 수 있다. 특정의 실시예에서, 메모리 디바이스(1222A)는, 평면상 또는 3D NAND 플래시 메모리와 같은, 비휘발성 메모리를 포함한다. 특정의 실시예들에서, 비휘발성 메모리를 갖는 메모리 디바이스(1222A)는, JESD218, JESD219, JESD220-1, JESD220C, JESD223C, JESD223-1, 또는 다른 적당한 표준(본원에 인용된 JEDEC 표준들은 www.jedec.org에서 이용가능함)과 같은, JEDEC(Joint Electron Device Engineering Council)에 의해 공포된 비휘발성 메모리에 대한 하나 이상의 표준을 준수할 수 있다. 특정의 실시예에서, 저장 디바이스는, DDR(Double Data Rate) SDRAM에 대한 JESD79F, DDR2 SDRAM에 대한 JESD79-2F, DDR3 SDRAM에 대한 JESD79-3F, 또는 DDR4 SDRAM에 대한 JESD79-4A(이 표준들은 www.jedec.org에서 이용가능함)와 같은, SDRAM 메모리에 대한 JEDEC에 의해 공포된 표준의 하나 이상의 부분을 준수하는 NAND 플래시 메모리를 포함한다. 이러한 표준들(및 유사한 표준들)은 DDR 기반 표준들이라고 지칭될 수 있고, 이러한 표준들을 구현하는 저장 디바이스들의 통신 인터페이스들은 DDR 기반 인터페이스들이라고 지칭될 수 있다. 예를 들어, NAND 플래시 메모리를 포함하는 저장 디바이스(1206)는 DDR 기반 표준을 준수하는 포맷을 갖는 커맨드를 수신할 수 있고, 그 커맨드를 저장 디바이스(1206)의 NAND 플래시 메모리와 호환되는 하나 이상의 커맨드로 변환할 수 있다. 이와 유사하게, 저장 디바이스(1206)는 NAND 플래시 메모리 상에서 수행된 동작들로부터의 결과들을, 결과들을 CPU(1202)로 전송하기 전에, DDR 기반 표준을 준수하는 포맷으로 포맷팅할 수 있다.
특정의 실시예에서, 메모리 디바이스(1222)는 반도체 패키지이다. 다양한 실시예들에서, 반도체 패키지는 하나 이상의 반도체 다이(칩이라고도 지칭됨)(예컨대, 메모리 칩들(100A 내지 100D))를 포함하는 케이싱을 포함할 수 있다. 패키지는 또한 외부 회로들에 연결하는 데 사용되는 콘택트 핀들 또는 리드들을 포함할 수 있다. 그렇지만, 패키지는 메모리 디바이스(1222)가 취할 수 있는 하나의 예시적인 형태에 불과한데, 그 이유는 메모리 디바이스가 임의의 적당한 물리적 배열로 된 하나 이상의 메모리 어레이 및 연관된 로직의 임의의 적당한 배열일 수 있기 때문이다. 예를 들어, 비록 단일 물리적 패키지가 단일 메모리 디바이스(1222)를 포함할 수 있지만, 다수의 메모리 디바이스들(1222)이 단일 패키지 상에 상주할 수 있거나 메모리(1222)가 다수의 패키지에 걸쳐 분산될 수 있다.
메모리(1216)는, 회로 보드, 다이, 디스크 드라이브, 다른 매체, 또는 이들의 임의의 조합(또는 하나 이상의 패키지와의 조합)과 같은, 하나 이상의 상이한 물리적 매체에 구현될 수 있다. 특정의 실시예에서, 메모리(1216)는 각각이 반도체 패키지를 포함하는 복수의 메모리 디바이스들(1222)에 결합된 회로 보드를 포함한다.
다양한 실시예들에서, 저장 디바이스(1206)는 임의의 적당한 유형의 메모리를 포함할 수 있고 특정의 속도, 기술, 또는 폼 팩터의 메모리로 제한되지 않는다. 예를 들어, 저장 디바이스(1206)는 (솔리드 스테이트 드라이브와 같은) 디스크 드라이브, 플래시 드라이브, 컴퓨팅 디바이스와 통합된 메모리(예컨대, 컴퓨팅 디바이스의 회로 보드 상에 통합된 메모리), 메모리 소켓, 또는 다른 유형의 저장 디바이스에 삽입될 수 있는 메모리 모듈(예컨대, 듀얼 인-라인 메모리 모듈)일 수 있다. 더욱이, 컴퓨터 시스템(1200)은 다수의 상이한 유형들의 저장 디바이스들을 포함할 수 있다. 저장 디바이스(1206)는 DDR 기반 프로토콜, PCI, PCIe, USB, SAS, SATA, FC, SMBus(System Management Bus), 또는 다른 적당한 프로토콜과 같은 임의의 적당한 통신 프로토콜을 사용하여 CPU 메모리 제어기(1212) 또는 I/O 제어기(1210)와 통신하기 위한 임의의 적당한 인터페이스를 포함할 수 있다. 저장 디바이스(1206)는 또한 NVMe, AHCI, 또는 다른 적당한 규격과 같은 임의의 적당한 논리 디바이스 인터페이스 규격에 따라 CPU 메모리 제어기(1212) 또는 I/O 제어기(1210)와 통신하기 위한 통신 인터페이스를 포함할 수 있다. 특정의 실시예들에서, 저장 디바이스(1206)는 각각이 CPU 메모리 제어기(1212) 및/또는 I/O 제어기(1210)와 별개의 프로토콜을 사용하여 통신하는 다수의 통신 인터페이스들을 포함할 수 있다.
저장 디바이스 제어기(1218)는 (예컨대, CPU 메모리 제어기(1212) 또는 I/O 제어기(1210)를 통해) CPU(1202)로부터 요청들을 수신하고, 메모리(1216)(또는 그의 메모리 디바이스(들))에 대해 요청들이 수행되게 하며, 요청들과 연관된 데이터를 (예컨대, CPU 메모리 제어기(1212) 또는 I/O 제어기(1210)를 통해) CPU(1202)에 제공하기 위한 로직을 포함할 수 있다. 제어기(1218)는 또한 메모리 동작 동안 봉착되는 에러들을 검출 및/또는 정정하도록 동작가능할 수 있다. 일 실시예에서, 제어기(1218)는 또한, 웨어 레벨링(wear leveling)을 수행하기 위해 그리고/또는 셀들이 신뢰성있게 기입될 수 있는 예상 횟수에 가까울 때를 검출하기 위해, 특정의 셀들(또는 논리적 셀 그룹들)이 기입된 횟수를 추적한다. 웨어 레벨링을 수행함에 있어서, 저장 디바이스 제어기(1218)는 특정의 블록들이 다른 블록들보다 더 많이 기입되지 않도록 기입 동작들을 메모리(1216)의 메모리 블록들 간에 균등하게 분산시킬 수 있다. 다양한 실시예들에서, 제어기(1218)는 또한 온도 또는 전압과 같은 저장 디바이스(1206)의 다양한 특성들을 모니터링하고 연관된 통계들을 CPU(1202)에 보고할 수 있다. 저장 디바이스 제어기(1218)는 메모리(1216)와 동일한 회로 보드 또는 디바이스 상에 또는 상이한 회로 보드 또는 디바이스 상에 구현될 수 있다. 예를 들어, 일부 환경들에서, 저장 디바이스 제어기(1218)는 컴퓨터 시스템(1200)의 다수의 상이한 메모리들(1216)(각각이 동일한 유형의 메모리일 수 있거나 상이한 유형들일 수 있음)에 대한 메모리 동작들을 관리하는 중앙집중식 저장 제어기일 수 있다(그리고 본원에 기술되는 저장 디바이스 제어기 기능을 그에 결합된 메모리들 중 임의의 것에 제공할 수 있다).
다양한 실시예들에서, 저장 디바이스(1206)는 또한 주소 변환 엔진(1220)을 포함한다. 도시된 실시예에서, 주소 변환 엔진(1220)이 저장 디바이스 제어기(1218)의 일부로서 도시되어 있지만, 다양한 실시예들에서, 주소 변환 엔진(1220)은 저장 디바이스 제어기(1218)로부터 분리되고 저장 디바이스 제어기(1218)에 통신가능하게 결합될 수 있다. 다양한 실시예들에서, 주소 변환 엔진(1220)은 저장 디바이스 제어기(1218)와 동일한 칩 또는 패키지 상에 또는 상이한 칩 또는 패키지 상에 통합될 수 있다.
다양한 실시예들에서, 주소 변환 엔진(1220)은 논리 주소 공간(예컨대, 저장 디바이스(1206)에 결합된 호스트 컴퓨팅 디바이스에게 보이는 주소 공간)과 저장 디바이스(1206)의 메모리(1216)의 물리 주소 공간(호스트 컴퓨팅 디바이스에 노출될 수도 있거나 그렇지 않을 수 있음) 사이의 매핑을 저장 및 업데이트하기 위한 로직을 포함할 수 있다. 논리 주소 공간은 저장 디바이스(1206)의 물리 주소 공간을 통해 어드레싱가능한 대응하는 물리 메모리 그룹들 상에 물리적으로 저장되는 복수의 논리 데이터 그룹들을 노출시킬 수 있다. 물리 주소 공간의 물리 주소는, 물리적 메모리 위치가 위치되는 메모리(1216)의 식별자, 물리 메모리 위치가 위치되는 메모리 디바이스(1222A)의 식별자, 물리 메모리 위치의 하나 이상의 페이지, 물리 메모리 위치의 하나 이상의 서브블록, 물리 메모리 위치의 하나 이상의 워드라인, 물리 메모리 위치의 하나 이상의 비트라인, 또는 그의 다른 적당한 식별자들 또는 인코딩들과 같은, 저장 디바이스(1206)의 물리 메모리 위치(예컨대, 메모리(1216)의 메모리 어레이 내의 위치)를 식별해주는 임의의 적당한 정보를 포함할 수 있다.
다양한 실시예들에서, 저장 디바이스(1206)는 또한 데이터가 메모리(1216)에 기입될 때 수행되는 프로그래밍 시퀀스 또는 데이터가 메모리(1216)로부터 판독될 때 수행되는 판독 시퀀스를 제어하도록 동작가능한 프로그램 제어 로직(1224)을 포함한다. 다양한 실시예들에서, 프로그램 제어 로직(1224)은 데이터의 프로그래밍 및/또는 판독 동안 메모리 어레이의 하나 이상의 메모리 셀, 워드라인, 비트라인, 및/또는 다른 부분에 인가되는 다양한 전압들(또는 어느 전압들이 제공되어야 하는지를 표시하는 정보)을 제공하고, 에러 정정을 수행하며, 다른 적당한 기능들을 수행할 수 있다.
다양한 실시예들에서, 프로그램 제어 로직(1224)은 저장 디바이스 제어기(1218)와 동일한 칩 상에 또는 상이한 칩 상에 통합될 수 있다. 도시된 실시예에서, 프로그램 제어 로직(1224)이 저장 디바이스 제어기(1218)의 일부로서 도시되어 있지만, 다양한 실시예들에서, 프로그램 제어 로직(1224)의 전부 또는 일부분은 저장 디바이스 제어기(1218)로부터 분리되고 저장 디바이스 제어기(1218)에 통신가능하게 결합될 수 있다. 예를 들어, 프로그램 제어 로직(1224)의 전부 또는 일부분은 메모리(1216) 및/또는 메모리 디바이스들(1222A 내지 1222D)과 동일한 패키지 또는 칩 상에 위치될 수 있다.
일부 실시예들에서, 시스템(1200)의 요소들의 전부 또는 일부는 동일한 회로 보드(예컨대, 마더보드) 상에 상주한다(또는 그에 결합된다). 다양한 실시예들에서, 요소들 사이의 임의의 적당한 파티셔닝이 존재할 수 있다. 예를 들어, CPU(1202)에 도시된 요소들은 단일 다이(즉, 온-칩) 또는 패키지 상에 위치될 수 있거나 CPU(1202)의 요소들 중 임의의 것은 오프-칩 또는 오프-패키지 위치될 수 있다. 이와 유사하게, 저장 디바이스(1206)에 도시된 요소들은 단일 칩 또는 다수의 칩들 상에 위치될 수 있다. 다양한 실시예들에서, 저장 디바이스(1206) 및 호스트 컴퓨팅 디바이스(예컨대, CPU(1202))는 동일한 회로 보드 상에 또는 동일한 디바이스 상에 위치될 수 있고, 다른 실시예들에서, 저장 디바이스(1206) 및 호스트 컴퓨팅 디바이스는 상이한 회로 보드들 또는 디바이스들 상에 위치될 수 있다.
시스템(1200)의 컴포넌트들은 임의의 적당한 방식으로 서로 결합될 수 있다. 예를 들어, 버스는 컴포넌트들 중 임의의 것을 서로 결합시킬 수 있다. 버스는, 멀티-드롭 버스(multi-drop bus), 메시 상호연결부(mesh interconnect), 링 상호연결부(ring interconnect), 포인트-투-포인트 상호연결부, 직렬 상호연결부, 병렬 버스, 코히런트(예컨대, 캐시 코히런트) 버스, 계층화된 프로토콜 아키텍처, 차동 버스(differential bus), 및 GTL(Gunning transceiver logic) 버스와 같은, 임의의 공지된 상호연결부를 포함할 수 있다. 다양한 실시예들에서, 통합된 I/O 서브시스템은, 코어들(1214), 하나 이상의 CPU 메모리 제어기(1212), I/O 제어기(1210), 통합 I/O 디바이스들, DMA(direct memory access) 로직(도시되지 않음) 등과 같은, 시스템(1200)의 다양한 컴포넌트들 간의 포인트-투-포인트 멀티플렉싱 로직을 포함한다. 다양한 실시예들에서, 컴퓨터 시스템(1200)의 컴포넌트들은, 라우터들, 스위치들, 또는 다른 컴퓨팅 디바이스들과 같은, 임의의 수의 개재 네트워크 노드들을 포함하는 하나 이상의 네트워크를 통해 서로 결합될 수 있다. 예를 들어, 호스트 컴퓨팅 디바이스(예컨대, CPU(1202)) 및 저장 디바이스(1206)는 네트워크를 통해 통신가능하게 결합될 수 있다.
비록 도시되어 있지 않지만, 시스템(1200)은 전력을 수신하기 위한 배터리 및/또는 전원 콘센트 커넥터 및 연관된 시스템, CPU(1202)에 의해 제공된 데이터를 출력하기 위한 디스플레이, 또는 CPU(1202)가 네트워크를 통해 통신할 수 있게 하는 네트워크 인터페이스를 사용할 수 있다. 다양한 실시예들에서, 배터리, 전원 콘센트 커넥터, 디스플레이, 및/또는 네트워크 인터페이스는 CPU(1202)에 통신가능하게 결합될 수 있다. 재생 에너지(예컨대, 태양열 전력 또는 운동 기반 전력)와 같은 다른 전력 소스들이 사용될 수 있다.
설계는, 제작으로부터 시뮬레이션을 거쳐 제조에 이르기까지, 다양한 스테이지들을 거칠 수 있다. 설계를 표현하는 데이터는 다수의 방식들로 설계를 표현할 수 있다. 첫째, 시뮬레이션들에서 유용한 것처럼, 하드웨어는 하드웨어 기술 언어(hardware description language, HDL) 또는 다른 기능 기술 언어(functional description language)를 사용하여 표현될 수 있다. 그에 부가하여, 로직 및/또는 트랜지스터 게이트들을 갖는 회로 레벨 모델이 설계 공정의 일부 스테이지들에서 생성될 수 있다. 게다가, 대부분의 설계들은, 일부 스테이지들에서, 하드웨어 모델에서의 다양한 디바이스들의 물리적 배치를 표현하는 데이터 레벨에 도달한다. 종래의 반도체 제조 기법들이 사용되는 경우에, 하드웨어 모델을 표현하는 데이터는 집적 회로를 생산하는 데 사용되는 마스크들에 대한 상이한 마스크 층들 상의 다양한 피처(feature)들의 존재 또는 부존재를 명시하는 데이터일 수 있다. 일부 구현들에서, 이러한 데이터는 GDS II(Graphic Data System II), OASIS(Open Artwork System Interchange Standard), 또는 유사한 포맷과 같은 데이터베이스 파일 포맷으로 저장될 수 있다.
일부 구현들에서, 소프트웨어 기반 하드웨어 모델들, HDL 및 다른 기능 기술 언어 객체들은, 예들 중에서도 특히, RTL(register transfer language) 파일들을 포함할 수 있다. 이러한 객체들은 설계 도구가 HDL 객체(또는 모델)를 받고, 기술된 하드웨어의 속성들이 있는지 HDL 객체를 파싱하며, 객체로부터 물리적 회로 및/또는 온-칩 레이아웃을 결정할 수 있도록 머신 파싱가능할 수 있다. 설계 도구의 출력은 물리적 디바이스를 제조하는 데 사용될 수 있다. 예를 들어, 설계 도구는, HDL 객체로 모델링된 시스템을 실현하기 위해 구현될 속성들 중에서도 특히, 버스 폭들, 레지스터들(크기들 및 유형들을 포함함), 메모리 블록들, 물리 링크 경로들, 패브릭 토폴로지들과 같은 다양한 하드웨어 및/또는 펌웨어 요소들의 구성들을 HDL 객체로부터 결정할 수 있다. 설계 도구들은 SoC(system on chip) 및 다른 하드웨어 디바이스의 토폴로지 및 패브릭 구성들을 결정하기 위한 도구들을 포함할 수 있다. 일부 경우들에서, HDL 객체는 기술된 하드웨어를 제조하기 위해 제조 장비에 의해 사용될 수 있는 모델들 및 설계 파일들을 개발하기 위한 기초로 사용될 수 있다. 사실, HDL 객체 자체는 기술된 하드웨어를 제조하게 하기 위해 제조 시스템 소프트웨어에의 입력으로서 제공될 수 있다.
설계의 임의의 표현에서, 설계를 표현하는 데이터는 임의의 형태의 머신 판독가능 매체에 저장될 수 있다. 메모리 또는 디스크와 같은 자기 또는 광학 스토리지는 이러한 정보를 전송하기 위해 변조되거나 다른 방식으로 생성된 광학 또는 전기 파를 통해 전송되는 정보를 저장하는 머신 판독가능 매체일 수 있다. 코드 또는 설계를 표시하거나 담고 있는 전기 반송파가 전송될 때, 전기 신호의 복사, 버퍼링, 또는 재전송이 수행되는 한, 새로운 사본이 만들어진다. 따라서, 통신 제공자 또는 네트워크 제공자는 본 개시내용의 실시예들의 기법들을 구현하는, 반송파로 인코딩된 정보와 같은, 물품을 유형적 머신 판독가능 매체 상에 적어도 일시적으로 저장할 수 있다.
다양한 실시예들에서, 설계의 표현을 저장하는 매체는 제조 시스템(예컨대, 집적 회로 및/또는 관련 컴포넌트들을 제조할 수 있는 반도체 제조 시스템)에 제공될 수 있다. 설계 표현은 앞서 기술된 기능들의 임의의 조합을 수행할 수 있는 디바이스를 제조하도록 시스템에 지시할 수 있다. 예를 들어, 설계 표현은 어느 컴포넌트들을 제조할지, 컴포넌트들이 어떻게 서로 결합되어야만 하는지, 컴포넌트들이 디바이스 상에서 어디에 위치되어야 하는지에 관해, 그리고/또는 제조될 디바이스에 관한 다른 적당한 규격들에 관해 시스템에 지시할 수 있다.
따라서, 적어도 하나의 실시예의 하나 이상의 양태들은, 머신에 의해 판독될 때, 머신으로 하여금 본원에 기술되는 기법들을 수행하는 로직을 제조하게 하는, 프로세서 내의 다양한 로직을 표현하는 머신 판독가능 매체 상에 저장된 대표적인 명령어들에 의해 구현될 수 있다. "IP 코어들"이라고 종종 지칭되는 이러한 표현들은 비일시적 유형적 머신 판독가능 매체 상에 저장되고, 로직 또는 프로세서를 제조하는 제조 머신들에 로딩하기 위해, 다양한 고객들 또는 제조 시설들에 공급될 수 있다.
본원에 개시되는 메커니즘들의 실시예들은 하드웨어, 소프트웨어, 펌웨어, 또는 이러한 구현 접근법들의 조합으로 구현될 수 있다. 본 개시내용의 실시예들은 적어도 하나의 프로세서, 저장 시스템(휘발성 및 비휘발성 메모리 및/또는 저장 요소들을 포함함), 적어도 하나의 입력 디바이스, 및 적어도 하나의 출력 디바이스를 포함하는 프로그래밍가능 시스템들 상에서 실행되는 컴퓨터 프로그램들 또는 프로그램 코드로서 구현될 수 있다.
본원에 기술되는 기능들을 수행하고 출력 정보를 생성하기 위해 프로그램 코드가 입력 명령어들에 적용될 수 있다. 출력 정보가, 공지된 방식으로, 하나 이상의 출력 디바이스에 적용될 수 있다. 본 출원의 목적상, 처리 시스템은, 예를 들어, DSP(digital signal processor), 마이크로컨트롤러, ASIC(application specific integrated circuit), 또는 마이크로프로세서와 같은, 프로세서를 갖는 임의의 시스템을 포함한다.
프로그램 코드는 처리 시스템과 통신하기 위해 고수준 절차적 또는 객체 지향 프로그래밍 언어로 구현될 수 있다. 프로그램 코드는 또한, 원하는 경우, 어셈블리어 또는 기계어로 구현될 수 있다. 사실, 본원에 기술되는 메커니즘들은 범주가 임의의 특정 프로그래밍 언어로 제한되지 않는다. 다양한 실시예들에서, 언어는 컴파일된 또는 인터프리트된 언어일 수 있다.
앞서 기재된 방법들, 하드웨어, 소프트웨어, 펌웨어 또는 코드의 실시예들은 처리 요소에 의해 실행가능한(또는 다른 방식으로 액세스가능한) 머신 액세스가능, 머신 판독가능, 컴퓨터 액세스가능, 또는 컴퓨터 판독가능 매체 상에 저장된 명령어들 또는 코드를 통해 구현될 수 있다. 비일시적 머신 액세스가능/판독가능 매체는, 컴퓨터 또는 전자 시스템과 같은, 머신에 의해 판독가능한 형태로 정보를 제공(즉, 저장 및/또는 전송)하는 임의의 메커니즘을 포함한다. 예를 들어, 비일시적 머신 액세스가능 매체는 SRAM(static RAM) 또는 DRAM(dynamic RAM)과 같은 RAM(random-access memory); ROM; 자기 또는 광학 저장 매체; 플래시 메모리 디바이스들; 전기 저장 디바이스들; 광학 저장 디바이스들; 음향 저장 디바이스들; 그로부터 정보를 수신할 수 있는 비일시적 매체들과는 구별되어야 하는, 일시적(전파) 신호들(예컨대, 반송파들, 적외선 신호들, 디지털 신호들)로부터 수신된 정보를 보유하기 위한 다른 형태의 저장 디바이스 등을 포함한다.
로직을 본 개시내용의 실시예들을 수행하도록 프로그래밍하는 데 사용되는 명령어들은, DRAM, 캐시, 플래시 메모리, 또는 다른 스토리지와 같은, 시스템에 있는 메모리 내에 저장될 수 있다. 게다가, 명령어들이 네트워크를 통해 또는 다른 컴퓨터 판독가능 매체를 통해 배포될 수 있다. 따라서, 머신 판독가능 매체는 플로피 디스켓들, 광학 디스크들, CD-ROM(Compact Disc, Read-Only Memory), 및 자기-광학 디스크들, ROM(Read-Only Memory), RAM(Random Access Memory), EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 자기 또는 광학 카드들, 플래시 메모리, 또는 전기, 광학, 음향 또는 다른 형태들의 전파 신호들(예컨대, 반송파들, 적외선 신호들, 디지털 신호들 등)을 통해 인터넷을 거쳐 정보를 전송하는 데 사용되는 유형적 머신 판독가능 스토리지 - 이들로 제한되지 않음 - 와 같은, 머신(예컨대, 컴퓨터)에 의해 판독가능한 형태로 정보를 저장 또는 전송하기 위한 임의의 메커니즘을 포함할 수 있다. 그에 따라, 컴퓨터 판독가능 매체는 머신(예컨대, 컴퓨터)에 의해 판독가능한 형태로 전자 명령어들 또는 정보를 저장 또는 전송하기에 적당한 임의의 유형의 유형적 머신 판독가능 매체를 포함한다.
로직은 흐름들(예컨대, 도 9 또는 도 10의 흐름들) 중 임의의 것 또는, CPU(1202), 저장 디바이스(1206), 외부 I/O 제어기(1204), 시스템 메모리 디바이스, 칩(100)을 제조하기 위한 하나 이상의 머신, 이들의 임의의 서브컴포넌트, 또는 본원에 기술되는 다른 컴포넌트와 같은, 도면들 전체에 걸쳐 도시된 다양한 컴포넌트들 중 임의의 것의 기능을 구현하는 데 사용될 수 있다. "로직"은 하나 이상의 기능을 수행하기 위한 하드웨어, 펌웨어, 소프트웨어 및/또는 그 조합들을 지칭할 수 있다. 일 예로서, 로직은 마이크로컨트롤러 또는 프로세서에 의해 실행되도록 적합화된 코드를 저장하기 위한 비일시적 매체와 연관된, 마이크로컨트롤러 또는 프로세서와 같은, 하드웨어를 포함한다. 따라서, 로직에 대한 언급은, 일 실시예에서, 비일시적 매체 상에 보유될 코드를 인식 및/또는 실행하도록 구체적으로 구성된 하드웨어를 지칭한다. 게다가, 다른 실시예에서, 로직의 사용은 미리 결정된 동작들을 수행하기 위해 마이크로컨트롤러에 의해 실행되도록 구체적으로 적합화된 코드를 포함하는 비일시적 매체를 지칭한다. 그리고 추론될 수 있는 바와 같이, 또 다른 실시예에서, 로직이라는 용어는 (이 예에서) 하드웨어와 비일시적 매체의 조합을 지칭할 수 있다. 다양한 실시예들에서, 로직은 소프트웨어 명령어들을 실행하도록 동작가능한 마이크로프로세서 또는 다른 처리 요소, ASIC(application specific integrated circuit)과 같은 개별 로직(discrete logic), FPGA(field programmable gate array)와 같은 프로그래밍된 로직 디바이스, 명령어들을 포함하는 메모리 디바이스, (예컨대, 인쇄 회로 보드 상에서 발견되는 것과 같은) 로직 디바이스들의 조합들, 또는 다른 적당한 하드웨어 및/또는 소프트웨어를 포함할 수 있다. 로직은, 예컨대, 트랜지스터들에 의해 구현될 수 있는, 하나 이상의 게이트 또는 다른 회로 컴포넌트를 포함할 수 있다. 일부 실시예들에서, 로직은 또한 전적으로 소프트웨어로서 구현될 수 있다. 소프트웨어는 비일시적 컴퓨터 판독가능 저장 매체에 기록된 소프트웨어 패키지, 코드, 명령어들, 명령어 세트들 및/또는 데이터로서 구현될 수 있다. 펌웨어는 메모리 디바이스들에 하드코딩된(예컨대, 비휘발성인) 코드, 명령어들 또는 명령어 세트들 및/또는 데이터로서 구현될 수 있다. 종종, 분리되어 예시되어 있는 로직 경계들이 통상적으로 달라지며 어쩌면 겹친다. 예를 들어, 제1 로직과 제2 로직은, 어쩌면 일부 독립적인 하드웨어, 소프트웨어 또는 펌웨어를 보유하면서, 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합을 공유할 수 있다.
'하는' 또는 '하도록 구성된'이라는 문구의 사용은, 일 실시예에서, 지정된 또는 결정된 태스크를 수행하도록 장치, 하드웨어, 로직, 또는 요소를 배열, 조립, 제조, 판매 제안, 수입 및/또는 설계하는 것을 지칭한다. 이 예에서, 동작하고 있지 않은 장치 또는 그의 요소는, 지정된 태스크를 수행하도록 설계, 결합 및/또는 상호연결되는 경우, 여전히 상기 지정된 태스크를 수행'하도록 구성'된다. 순전히 예시적인 예로서, 로직 게이트는 동작 동안 0 또는 1을 제공할 수 있다. 그러나, 클록에 인에이블 신호(enable signal)를 제공'하도록 구성된' 로직 게이트가 1 또는 0을 제공할 수 있는 모든 잠재적 로직 게이트를 포함하는 것은 아니다. 그 대신에, 로직 게이트는 동작 동안 1 또는 0 출력이 클록을 인에이블시키게 되어 있는 어떤 방식으로 결합된 것이다. 다시 한번 유의할 점은, '하도록 구성된'이라는 용어의 사용이 동작을 필요로 하지 않고 그 대신에 장치, 하드웨어, 및/또는 요소의 잠재적 상태(latent state)에 중점을 두고 있다는 것이며, 여기서 잠재적 상태에서 장치, 하드웨어, 및/또는 요소는 장치, 하드웨어, 및/또는 요소가 동작하고 있을 때 특정의 태스크를 수행하도록 설계되어 있다.
게다가, '할 수 있는/하는', 및/또는 '하도록 동작가능한'이라는 문구들의 사용은, 일 실시예에서, 장치, 로직, 하드웨어, 및/또는 요소의 사용을 명시된 방식으로 가능하게 하는 방식으로 설계된 어떤 장치, 로직, 하드웨어, 및/또는 요소를 지칭한다. 유의할 점은, 이상과 같이, '하는', '할 수 있는', 및/또는 "하도록 동작가능한"의 사용이, 일 실시예에서, 장치, 로직, 하드웨어, 및/또는 요소가 동작하고 있지 않지만 장치의 사용을 명시된 방식으로 가능하게 하는 방식으로 설계되어 있는, 장치, 로직, 하드웨어, 및/또는 요소의 잠재적 상태를 지칭한다는 것이다.
값은, 본원에서 사용되는 바와 같이, 숫자, 상태, 논리 상태, 또는 이진 논리 상태의 임의의 공지된 표현을 포함한다. 종종, 논리 레벨(logic level)들, 논리 값(logic value)들, 또는 논리적 값(logical value)들의 사용은 또한, 이진 논리 상태들을 간단히 표현하는, 1들과 0들로서 지칭된다. 예를 들어, 1은 하이 논리 레벨(high logic level)을 지칭하고, 0은 로우 논리 레벨(low logic level)을 지칭한다. 일 실시예에서, 트랜지스터 또는 플래시 셀과 같은, 저장 셀(storage cell)은 단일의 논리 값 또는 다수의 논리 값들을 보유할 수 있다. 그렇지만, 컴퓨터 시스템들에서의 값들의 다른 표현들이 사용되어 왔다. 예를 들어, 십진수 10이 또한 이진 값 1010과 16 진수 문자 A로서 표현될 수 있다. 따라서, 값은 컴퓨터 시스템에 보유될 수 있는 정보의 임의의 표현을 포함한다.
더욱이, 상태들이 값들 또는 값들의 부분들에 의해 표현될 수 있다. 일 예로서, 논리 1과 같은, 제1 값은 디폴트 또는 초기 상태를 표현할 수 있는 반면, 논리 0과 같은, 제2 값은 비-디폴트 상태(non-default state)를 표현할 수 있다. 그에 부가하여, 리셋(reset) 및 세트(set)라는 용어들은, 일 실시예에서, 각각, 디폴트 및 업데이트된 값 또는 상태를 지칭한다. 예를 들어, 디폴트 값은 어쩌면 하이 논리 값, 즉 리셋을 포함하는 반면, 업데이트된 값은 어쩌면 로우 논리 값, 즉 세트를 포함한다. 임의의 수의 상태들을 표현하기 위해 값들의 임의의 조합이 이용될 수 있다는 것에 유의해야 한다.
적어도 하나의 예에서, 장치는 교대로 있는 제1 및 제2 층들을 포함하는 티어 - 제1 층들은 제1 전도성 재료를 포함하고 제2 층들은 제1 유전체 재료를 포함함 -; 티어 아래쪽에 있는 하부 금속 층; 티어 위쪽에 있는 본드 패드 - 본드 패드는 티어를 관통하여 연장되는 비아에 의해 하부 금속 층에 결합됨 -; 및 티어의 일부분을 관통하게 형성된 제1 채널 - 제1 채널은 비아를 둘러싸고, 제1 채널은 제2 유전체 재료를 포함함 - 을 포함한다.
일 실시예에서, 본 장치는 티어의 제2 부분을 관통하는 제2 채널을 추가로 포함하고, 제2 채널은 비아를 둘러싸고, 제2 채널은 제2 유전체 재료를 포함한다. 일 실시예에서, 제2 채널은 제1 채널을 둘러싸고 있다. 일 실시예에서, 제1 채널은 복수의 마스크들을 도포하고 각각의 도포된 마스크를 사용해 티어의 상이한 깊이들까지 에칭하는 것에 의해 형성되고, 마스크들은 각각이 티어의 각자의 제1 층에 결합하는 비아들에 대한 채널들을 형성하는 데도 사용된다. 일 실시예에서, 제1 채널은 메모리 어레이 블록들을 서로로부터 격리시키는 채널들을 형성하는 데도 사용되는 마스크를 도포하는 것에 의해 형성된다. 일 실시예에서, 채널의 하단에서의 제1 채널의 폭은 3 내지 5 마이크로미터이다. 일 실시예에서, 제1 채널의 임의의 깊이에서의 제1 채널의 폭은 150 내지 300 나노미터이다. 일 실시예에서, 제1 유전체 재료와 제2 유전체 재료 둘 다는 실리콘 이산화물을 포함한다. 일 실시예에서, 제2 유전체 재료는 실리콘 이산화물을 포함한다. 일 실시예에서, 티어의 제1 층의 적어도 일부분은 NAND 메모리 어레이의 워드라인의 적어도 일부분을 형성한다.
적어도 하나의 실시예에서, 방법은 기판 위쪽에 하부 금속 층을 형성하는 단계; 교대로 있는 제1 및 제2 층들을 포함하는 티어를 형성하는 단계 - 제1 층들은 제1 전도성 재료를 포함하고 제2 층들은 제1 유전체 재료를 포함함 -; 및 티어의 일부분을 관통하게 제1 채널을 형성하는 단계 - 제1 채널은 하부 금속 층을 본드 패드에 결합시키게 되어 있는 비아를 둘러싸고, 제1 채널은 제2 유전체 재료를 포함함 - 를 포함한다.
일 실시예에서, 본 방법은 티어의 제2 부분을 관통하게 제2 채널을 형성하는 단계를 추가로 포함하고, 제2 채널은 비아를 둘러싸고, 제2 채널은 제2 유전체 재료를 포함한다. 일 실시예에서, 제2 채널은 제1 채널을 둘러싸고 있다. 일 실시예에서, 본 방법은 복수의 마스크들을 도포하고 각각의 도포된 마스크를 사용해 티어의 상이한 깊이들까지 에칭하는 것에 의해 제1 채널을 형성하는 단계를 추가로 포함하고, 여기서 마스크들은 각각이 티어의 각자의 제1 층에 결합하는 비아들에 대한 채널들을 형성하는 데도 사용된다. 일 실시예에서, 본 방법은 메모리 어레이 블록들을 서로로부터 격리시키는 채널들을 형성하는 데도 사용되는 마스크를 도포하는 것에 의해 제1 채널을 형성하는 단계를 추가로 포함한다. 일 실시예에서, 채널의 하단에서의 제1 채널의 폭은 3 내지 5 마이크로미터이다. 일 실시예에서, 제1 채널의 임의의 깊이에서의 제1 채널의 폭은 150 내지 300 나노미터이다. 일 실시예에서, 제1 유전체 재료와 제2 유전체 재료 둘 다는 실리콘 이산화물을 포함한다. 일 실시예에서, 제2 유전체 재료는 실리콘 이산화물을 포함한다. 일 실시예에서, 티어의 제1 층의 적어도 일부분은 NAND 메모리 어레이의 워드라인의 적어도 일부분을 형성한다.
적어도 하나의 실시예에서, 시스템은 반도체 패키지를 포함하고, 반도체 패키지는 제1 입력/출력 핀; 및 교대로 있는 제1 및 제2 층들을 포함하는 티어를 포함하는 제1 메모리 칩 - 제1 층들은 제1 전도성 재료를 포함하고 제2 층들은 제1 유전체 재료를 포함함 -; 티어 아래쪽에 있는 하부 금속 층; 티어 위쪽에 있는 본드 패드 - 본드 패드는 티어를 관통하여 연장되는 비아에 의해 하부 금속 층에 결합되고, 본드 패드는 제1 입력/출력 핀에 추가로 결합됨 -; 및 티어의 일부분을 관통하게 형성된 제1 채널 - 제1 채널은 비아를 둘러싸고, 제1 채널은 제2 유전체 재료를 포함함 - 을 포함한다.
일 실시예에서, 본 시스템은 제1 입력/출력 핀에 결합된 프로세서를 추가로 포함한다. 일 실시예에서, 본 시스템은 프로세서에 통신가능하게 결합된 배터리, 프로세서에 통신가능하게 결합된 디스플레이, 또는 프로세서에 통신가능하게 결합된 네트워크 인터페이스 중 하나 이상을 추가로 포함한다. 일 실시예에서, 본 시스템은 티어 내에 형성된 복수의 NAND 메모리 셀들을 추가로 포함한다. 일 실시예에서, 제1 메모리 칩은 티어의 부분들을 관통하게 형성된 복수의 부가 채널들을 추가로 포함하고, 복수의 부가 채널들 각각은 비아를 둘러싸며, 복수의 부가 채널들 각각은 제2 유전체 재료를 포함한다.
적어도 하나의 실시예에서, 시스템은 기판 위쪽에 하부 금속 층을 형성하는 수단; 교대로 있는 제1 및 제2 층들을 포함하는 티어를 형성하는 수단 - 제1 층들은 제1 전도성 재료를 포함하고 제2 층들은 제1 유전체 재료를 포함함 -; 및 티어의 일부분을 관통하게 제1 채널을 형성하는 수단 - 제1 채널은 하부 금속 층을 본드 패드에 결합시키게 되어 있는 비아를 둘러싸고, 제1 채널은 제2 유전체 재료를 포함함 - 을 포함한다.
일 실시예에서, 본 시스템은 티어의 일부분을 관통하게 제2 채널을 형성하는 수단을 추가로 포함하고, 제2 채널은 비아를 둘러싸고, 제2 채널은 제2 유전체 재료를 포함한다. 일 실시예에서, 제2 채널은 제1 채널을 둘러싸고 있다. 일 실시예에서, 제1 채널은 복수의 마스크들을 도포하고 각각의 도포된 마스크를 사용해 티어의 상이한 깊이들까지 에칭하는 것에 의해 형성되고, 여기서 마스크들은 각각이 티어의 각자의 제1 층에 결합하는 비아들에 대한 채널들을 형성하는 데도 사용된다. 일 실시예에서, 제1 채널은 메모리 어레이 블록들을 서로로부터 격리시키는 채널들을 형성하는 데도 사용되는 마스크를 도포하는 것에 의해 형성된다.
본 명세서에 전체에 걸쳐 "일 실시예" 또는 "실시예"에 대한 언급은 그 실시예와 관련하여 기술된 특정의 피처, 구조, 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전체에 걸쳐 여러 곳에서 나오는 "일 실시예에서" 또는 "실시예에서"와 같은 문구들 모두가 꼭 동일한 실시예를 지칭하는 것은 아니다. 게다가, 특정의 피처들, 구조들, 또는 특성들이 하나 이상의 실시예들에서 임의의 적당한 방식으로 조합될 수 있다.
전술한 명세서에서, 상세한 설명이 특정의 예시적인 실시예들을 참조하여 주어져 있다. 그렇지만, 첨부된 청구항들에 기재된 본 개시내용의 보다 광의의 사상 및 범주를 벗어나지 않고 그에 대한 다양한 수정들 및 변경들이 행해질 수 있다는 것이 명백할 것이다. 그에 따라, 본 명세서 및 도면들은 제한적인 의미가 아니라 예시적인 것으로 간주되어야 한다. 게다가, 실시예 및 다른 예시적인 표현(language)의 전술한 사용이 꼭 동일한 실시예 또는 동일한 예를 지칭하지는 않지만, 상이한 그리고 별개의 실시예들은 물론 어쩌면 동일한 실시예를 지칭할 수 있다.

Claims (20)

  1. 장치로서,
    교대로 있는 제1 및 제2 층들을 포함하는 티어(tier) - 상기 제1 층들은 제1 전도성 재료를 포함하고 상기 제2 층들은 제1 유전체 재료를 포함함 -;
    상기 티어 아래쪽에 있는 하부 금속 층;
    상기 티어 위쪽에 있는 본드 패드 - 상기 본드 패드는 상기 티어를 관통하여 연장되는 비아에 의해 상기 하부 금속 층에 결합됨 -; 및
    상기 티어의 일부분을 관통하게 형성된 제1 채널 - 상기 제1 채널은 상기 비아를 둘러싸고, 상기 제1 채널은 제2 유전체 재료를 포함함 -
    을 포함하는, 장치.
  2. 제1항에 있어서, 상기 티어의 제2 부분을 관통하는 제2 채널을 추가로 포함하고, 상기 제2 채널은 상기 비아를 둘러싸고, 상기 제2 채널은 상기 제2 유전체 재료를 포함하는, 장치.
  3. 제1항에 있어서, 상기 제2 채널은 상기 제1 채널을 둘러싸는, 장치.
  4. 제1항에 있어서, 상기 제1 채널은 복수의 마스크들을 도포하고 각각의 도포된 마스크를 사용해 상기 티어의 상이한 깊이들까지 에칭하는 것에 의해 형성되고, 상기 마스크들은 각각이 상기 티어의 각자의 제1 층에 결합하는 비아들에 대한 채널들을 형성하는 데도 사용되는, 장치.
  5. 제1항에 있어서, 상기 제1 채널은 메모리 어레이 블록들을 서로로부터 격리시키는 채널들을 형성하는 데도 사용되는 마스크를 도포하는 것에 의해 형성되는, 장치.
  6. 제1항에 있어서, 상기 채널의 하단에서의 상기 제1 채널의 폭은 3 내지 5 마이크로미터인, 장치.
  7. 제1항에 있어서, 상기 제1 채널의 임의의 깊이에서의 상기 제1 채널의 폭은 150 내지 300 나노미터인, 장치.
  8. 제1항에 있어서, 상기 제1 유전체 재료와 상기 제2 유전체 재료 둘 다는 실리콘 이산화물을 포함하는, 장치.
  9. 제1항에 있어서, 상기 제2 유전체 재료는 실리콘 이산화물을 포함하는, 장치.
  10. 제1항에 있어서, 상기 티어의 제1 층의 적어도 일부분은 NAND 메모리 어레이의 워드라인의 적어도 일부분을 형성하는, 장치.
  11. 방법으로서,
    기판 위쪽에 하부 금속 층을 형성하는 단계;
    교대로 있는 제1 및 제2 층들을 포함하는 티어를 형성하는 단계 - 상기 제1 층들은 제1 전도성 재료를 포함하고 상기 제2 층들은 제1 유전체 재료를 포함함 -; 및
    상기 티어의 일부분을 관통하게 제1 채널을 형성하는 단계 - 상기 제1 채널은 상기 하부 금속 층을 본드 패드에 결합시키게 되어 있는 비아를 둘러싸고, 상기 제1 채널은 제2 유전체 재료를 포함함 -
    를 포함하는, 방법.
  12. 제11항에 있어서, 상기 티어의 일부분을 관통하게 제2 채널을 형성하는 단계를 추가로 포함하고, 상기 제2 채널은 상기 비아를 둘러싸고, 상기 제2 채널은 제2 유전체 재료를 포함하는, 방법.
  13. 제11항에 있어서, 상기 제2 채널은 상기 제1 채널을 둘러싸는, 방법.
  14. 제11항에 있어서, 상기 제1 채널은 복수의 마스크들을 도포하고 각각의 도포된 마스크를 사용해 상기 티어의 상이한 깊이들까지 에칭하는 것에 의해 형성되고, 상기 마스크들은 각각이 상기 티어의 각자의 제1 층에 결합하는 비아들에 대한 채널들을 형성하는 데도 사용되는, 방법.
  15. 제11항에 있어서, 상기 제1 채널은 메모리 어레이 블록들을 서로로부터 격리시키는 채널들을 형성하는 데도 사용되는 마스크를 도포하는 것에 의해 형성되는, 방법.
  16. 시스템으로서,
    반도체 패키지를 포함하고, 상기 반도체 패키지는:
    제1 입력/출력 핀; 및
    제1 메모리 칩
    을 포함하고, 상기 제1 메모리 칩은:
    교대로 있는 제1 및 제2 층들을 포함하는 티어 - 상기 제1 층들은 제1 전도성 재료를 포함하고 상기 제2 층들은 제1 유전체 재료를 포함함 -;
    상기 티어 아래쪽에 있는 하부 금속 층;
    상기 티어 위쪽에 있는 본드 패드 - 상기 본드 패드는 상기 티어를 관통하여 연장되는 비아에 의해 상기 하부 금속 층에 결합되고, 상기 본드 패드는 상기 제1 입력/출력 핀에 추가로 결합됨 -; 및
    상기 티어의 일부분을 관통하게 형성된 제1 채널 - 상기 제1 채널은 상기 비아를 둘러싸고, 상기 제1 채널은 제2 유전체 재료를 포함함 -
    을 포함하는, 시스템.
  17. 제16항에 있어서, 상기 제1 입력/출력 핀에 결합된 프로세서를 추가로 포함하는, 시스템.
  18. 제17항에 있어서, 상기 프로세서에 통신가능하게 결합된 배터리, 상기 프로세서에 통신가능하게 결합된 디스플레이, 또는 상기 프로세서에 통신가능하게 결합된 네트워크 인터페이스 중 하나 이상을 추가로 포함하는, 시스템.
  19. 제16항에 있어서, 상기 티어 내에 형성된 복수의 NAND 메모리 셀들을 추가로 포함하는, 시스템.
  20. 제16항에 있어서, 상기 제1 메모리 칩은 상기 티어의 부분들을 관통하게 형성된 복수의 부가 채널들을 추가로 포함하고, 상기 복수의 부가 채널들 각각은 상기 비아를 둘러싸며, 상기 복수의 부가 채널들 각각은 상기 제2 유전체 재료를 포함하는, 시스템.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102424875B1 (ko) * 2017-07-03 2022-07-26 삼성전자주식회사 반도체 소자
US10411114B2 (en) * 2017-12-21 2019-09-10 International Business Machines Corporation Air gap spacer with wrap-around etch stop layer under gate spacer
CN110945652A (zh) 2019-04-15 2020-03-31 长江存储科技有限责任公司 堆叠三维异质存储器件及其形成方法
EP3891784A4 (en) * 2019-04-15 2022-08-17 Yangtze Memory Technologies Co., Ltd. INTEGRATION OF NON-AND THREE-DIMENSIONAL MEMORY DEVICES WITH MULTIPLE FUNCTIONAL CHIPS

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187650A (ja) * 1997-09-08 1999-03-30 Hitachi Ltd 半導体集積回路装置の製造方法
US6388331B1 (en) * 2000-02-16 2002-05-14 Agere Systems Guardian Corp. Bond pad having reduced capacitance and method for reducing capacitance of a bond pad
US7227247B2 (en) * 2005-02-16 2007-06-05 Intel Corporation IC package with signal land pads
JP5090688B2 (ja) * 2006-08-17 2012-12-05 ルネサスエレクトロニクス株式会社 半導体装置
JP2011187794A (ja) * 2010-03-10 2011-09-22 Toshiba Corp 半導体記憶装置及びその製造方法
EP2463896B1 (en) * 2010-12-07 2020-04-15 IMEC vzw Method for forming through-substrate vias surrounded by isolation trenches with an airgap and corresponding device
US8956968B2 (en) * 2011-11-21 2015-02-17 Sandisk Technologies Inc. Method for fabricating a metal silicide interconnect in 3D non-volatile memory
US8951859B2 (en) * 2011-11-21 2015-02-10 Sandisk Technologies Inc. Method for fabricating passive devices for 3D non-volatile memory
KR20130116607A (ko) * 2012-04-16 2013-10-24 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8969945B2 (en) * 2012-09-05 2015-03-03 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9035371B2 (en) * 2012-09-05 2015-05-19 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP2015026674A (ja) * 2013-07-25 2015-02-05 株式会社東芝 不揮発性記憶装置およびその製造方法
US9666521B2 (en) * 2013-08-08 2017-05-30 Invensas Corporation Ultra high performance interposer
KR20150057147A (ko) * 2013-11-18 2015-05-28 삼성전자주식회사 메모리 장치
US20150262932A1 (en) * 2014-03-13 2015-09-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
EP2924730A1 (en) * 2014-03-25 2015-09-30 Ipdia Capacitor structure
US9666596B2 (en) * 2015-08-25 2017-05-30 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US9780104B2 (en) * 2015-09-10 2017-10-03 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
US10381371B2 (en) * 2015-12-22 2019-08-13 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device

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