KR100689667B1 - 반도체 메모리소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 메모리소자의 제조방법을 개시한다. 이에 의하면, 유전상수가 높은 유전막 상에 접착층인 TiN막과 다결정실리콘막을 순차적으로 적층하고, 상부전극과 부하저항의 패턴을 위한 식각마스크를 이용하여 건식식각공정에 의해 다결정실리콘막을 커패시터의 상부전극 및 부하저항의 패턴으로 형성하고, 상기 식각마스크를 그대로 남겨 두거나 제거한 후 습식식각공정에 의해 커패시터의 상부전극으로서 TiN막의 패턴과 다결정실리콘막의 패턴을 동일 사이즈로 형성하고 아울러 부하저항으로서 TiN막의 패턴과 다결정실리콘막의 패턴을 동일 사이즈로 형성하고, 계속하여 시간적인 지체없이 습식식각공정에 의해 상부전극과 부하저항용 TiN막의 패턴을 다결정실리콘막의 패턴 보다 작은 사이즈로 형성한다.
따라서, 본 발명은 다결정실리콘막의 패턴보다 그 아래의 TiN막의 패턴을 작게 형성함으로써 부하저항의 감소를 억제하고 나아가 제품의 신뢰성을 향상할 수 있다.
Description
도 1은 종래 기술에 의한 반도체 메모리소자의 커패시터 및 부하저항의 구조를 나타낸 단면도.
도 2a 내지 도 2c는 본 발명의 실시예에 의한 반도체 메모리소자의 제조방법을 설명하기 위한 단면공정도.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 의한 반도체 메모리소자의 제조방법을 설명하기 위한 단면공정도.
본 발명은 반도체 메모리소자의 제조방법에 관한 것으로, 보다 상세하게는 유전상수가 높은 유전막 상에 다결정실리콘막과 그 아래의 금속막으로 이루어진 적층구조의 커패시터와 함께 부하저항을 형성하더라도 부하저항의 목표 저항값이 감소하는 것을 억제하도록 한 반도체 메모리소자의 제조방법에 관한 것이다.
일반적으로, DRAM과 같은 반도체 메모리소자의 고집적화에 따라 메모리셀 사이즈가 축소되고, 메모리셀 커패시터의 사이즈도 축소된다. 이에 따라, 메모리셀 커패시터의 커패시턴스도 감소하므로 반도체 메모리소자의 신뢰성에 문제를 일으키지 않을 정도로 커패시턴스를 충분히 확보하기가 점차 어려진다. 이러한 문제를 해결하기 위해 커패시터의 유효면적을 확장하거나 고유전율의 유전막을 사용하거나 유전막 자체를 박막화하는 방법이 집중적으로 검토되어 왔다. 커패시터의 유효면적 확장을 위해 커패시터의 구조를 플래나(planar) 구조에서 적층(stack) 구조로 옮겨가면서 복합 절연막인 ONO(native oxide-nitride-top oxide) 유전막을 반도체 메모리소자에 적용하기 시작하였다. 그러나, ONO를 유전막으로 사용하는 커패시터는 ONO의 박막화를 위해 질화막의 두께를 줄일 경우, 상층 산화막의 산화내압에 의해 신뢰성이 감소하고, 상층 산화막의 두께를 줄일 경우, 누설전류가 증가함로 ONO를 50Å 이하의 두께로 박막화하는데 한계가 있었다. 이러한 한계를 극복하기 위해 커패시터의 유전막으로서 ONO를 대신하여 N0(nitride-oxide)의 구조가 새로이 사용되기 시작하였다. NO의 구조로 이루어진 유전막을 사용하는 디램에서는 상부전극의 패턴과 부하저항의 패턴을 단층구조의 다결정실리콘막으로 형성하므로 형성 완료된 부하저항의 저항값을 당초 원하는 값으로 맞추기가 용이하다.
최근에 들어서는 설계룰(design rule)이 0.15μm 이하인 초고집적 반도체 메모리소자의 제조를 위해 유전막으로서 유전상수가 높은 금속산화물, 예를 들어 산화탄탈륨(Ta2O5)이 기존의 산화물을 대체하는 추세에 있다. Ta2O5
재질의 유전막은 질화막과산화막의 적층구조로 이루어진 유전막에 비하여 누설전류가 크다는 문제점이 있다. 이를 개선하기 위해 종래에는 커패시터의 상부전극으로 질화티타늄(TiN)막과 다결정실리콘막의 적층구조를 사용하여 왔다. 즉, 종래의 디램에서는 도 1에 도시된 바와 같이, 반도체기판(10) 상에 층간절연막(20)이 평탄화되고, 층간절연막(20)의 일부영역 상에 실린더형 커패시터들(30)이 배치되고, 커패시터들(30)의 일측으로부터 정해진 거리를 두고 이격하며 층간절연막(20)의 다른 일부영역 상에 부하저항(40)이 배치된다. 커패시터들(30)의 하부전극들의 패턴이 다결정실리콘막(31)으로 이루어지고, 다결정실리콘막(31)의 표면 상에 Ta2O5와 같은 재질의 유전막(33)의 패턴이 형성되고, 유전막(33)의 패턴 상에 상부전극의 TiN막(35)과 다결정실리콘막(37)의 패턴이 형성된다. 또한 부하저항(40)은 유전막(33)의 패턴 상에 TiN막(35)과 다결정실리콘막(37)의 패턴이 형성된 구조로 이루어진다. 물론, 도면에 도시되지 않았으나 반도체기판(10)에는 메모리소자를 위한 트랜지스터의 게이트영역과 소스/드레인영역들이 형성되고, 소스영역들과 하부전극용 다결정실리콘막(31)의 전기적 연결을 위해 콘택 플러그(21)가 층간절연막(20)에 형성됨은 자명한 사실이다.
이와 같이 구성된 종래의 디램의 경우에서는 유전막(33) 상에 상부전극의 다결정실리콘막(37)을 직접 적층하면 유전막(33)과 다결정실리콘막(37)의 접착성이 떨어지기 때문에 유전막(33) 상에 접착층용 TiN막(35)을 적층하고 그 위에 다결정실리콘막(37)을 적층함으로써 유전막(33)과 다결정실리콘막(37)의 접착성 강화가 가능해진다.
그러나, 부하저항(40)도 상부전극과 마찬가지로 접착층용 TiN막(35)과 함께 그 상부의 다결정실리콘막(37)으로 이루어지는데 TiN막(35)이 낮은 저항율의 금속성 재질이기 때문에 형성 완료한 부하저항(40)의 저항값이 당초 원하는 목표값에 비하여 급격히 감소하는 문제점이 있다. 그래서 이에 대한 해결책이 절실히 요구되고 있는 실정이다.
따라서, 본 발명의 목적은 고유전상수의 유전막을 갖는 커패시터를 형성하면서도 부하저항의 감소를 억제하여 제품의 신뢰성을 향상하도록 한 반도체 메모리소자의 제조방법을 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 메모리소자의 제조방법은
반도체기판의 층간절연막의 일부영역 상에 커패시터의 하부전극을 형성하는 단계;
반도체기판의 층간절연막의 일부 영역 상에 커패시터의 하부전극을 형성하는 단계;
상기 하부전극을 포함한 상기 층간절연막의 전면 상에 고유전상수의 유전막을 적층하는 단계;
상기 유전막의 전면 상에 상부전극으로서 접착층인 금속막과 다결정실리콘막을 순차적으로 적층하는 단계;
상기 다결정실리콘막 상에 원하는 패턴의 제 1, 2 식각마스크를 형성하고 이를 이용하여 상기 다결정실리콘막을 그 하부의 상기 금속막의 일부가 노출될 때까지 선택적으로 식각함으로써 상기 하부전극에 오버랩하는 상부전극용 제 1 다결정실리콘막의 패턴과, 상기 제 1 다결정실리콘막의 패턴으로부터 정해진 거리만큼 이격한 위치에 부하저항용 제 2 다결정실리콘막의 패턴을 형성하는 단계; 그리고
반도체기판의 층간절연막의 일부 영역 상에 커패시터의 하부전극을 형성하는 단계;
상기 하부전극을 포함한 상기 층간절연막의 전면 상에 고유전상수의 유전막을 적층하는 단계;
상기 유전막의 전면 상에 상부전극으로서 접착층인 금속막과 다결정실리콘막을 순차적으로 적층하는 단계;
상기 다결정실리콘막 상에 원하는 패턴의 제 1, 2 식각마스크를 형성하고 이를 이용하여 상기 다결정실리콘막을 그 하부의 상기 금속막의 일부가 노출될 때까지 선택적으로 식각함으로써 상기 하부전극에 오버랩하는 상부전극용 제 1 다결정실리콘막의 패턴과, 상기 제 1 다결정실리콘막의 패턴으로부터 정해진 거리만큼 이격한 위치에 부하저항용 제 2 다결정실리콘막의 패턴을 형성하는 단계; 그리고
상기 금속막의 노출된 부분을 선택적으로 식각하여 상기 유전막의 일부를 노출시키고, 상기 유전막의 노출된 부분을 상기 층간절연막이 노출될 때까지 선택적으로 식각함으로써 제 1, 2 금속막의 패턴을 형성한 후, 상기 부하저항의 저항값 감소를 억제하기 위해 상기 제 1 금속막의 패턴은 상기 제 1 다결정실리콘막의 패턴보다 작고, 상기 제 2 금속막의 패턴은 상기 제 2 다결정 실리콘막의 패턴보다 작은 크기로 형성하는 단계를 포함하는 것을 특징으로 한다.
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바람직하게는 상기 금속막의 노출된 부분을 선택적으로 식각하는 단계는 상기 제 1, 2 식각마스크를 이용하여 상기 금속막의 노출된 부분 및 상기 유전막의 노출된 부분을 선택적으로 식각하여 제 1, 2 금속막의 패턴으로 각각 형성할 수 있다.
또한 상기 금속막의 노출된 부분을 선택적으로 식각하는 단계는
상기 제 1, 2 식각마스크를 제거하여 상기 제 1 다결정실리콘의 패턴과 제 2 다결정실리콘의 패턴을 노출시키는 단계; 그리고
상기 제 1, 2 식각마스크를 제거하여 상기 제 1 다결정실리콘의 패턴과 제 2 다결정실리콘의 패턴을 노출시키는 단계; 그리고
상기 제 1 다결정실리콘의 패턴과 제 2 다결정실리콘의 패턴을 식각마스크로 이용하여 상기 금속막의 노출된 부분 및 상기 유전막의 노출된 부분을 선택적으로 식각하여 제 1, 2 금속막의 패턴을 형성하는 단계를 포함할 수 있다.
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따라서, 본 발명은 고유전상수의 유전막 상에 금속막과 다결정실리콘막으로 구성된 부하저항을 형성할 때 다결정실리콘막의 패턴보다 작은 금속막의 패턴을 형성하므로 부하저항의 저항값이 원하는 목표값보다 감소하는 것을 억제할 수 있다. 그 결과, 본 발명은 제품의 신뢰성을 향상할 수 있다.
이하, 본 발명에 의한 반도체 메모리소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 도면에서 종래의 부분과 동일 부분에는 동일 부호를 부여한다.
도 2a 내지 도 2c는 본 발명의 실시예에 의한 반도체 메모리소자의 제조방법을 나타낸 공정도이다.
도 2a를 참조하면, 먼저 반도체기판(10) 상에 층간절연막(20)을 적층한 후 층간절연막(20) 상에 커패시터들의 실린더형 하부전극들을 위한 다결정실리콘막(31)의 패턴을 형성한다. 물론, 설명의 편의상 설명의 이해를 돕기 위해 도면에 도시되지 않았으나 반도체기판(10)에는 메모리소자를 위한 트랜지스터의 게이트영역과 소스/드레인영역들이 형성되고, 소스영역들과 다결정실리콘막들(31)의 전기적 연결을 위해 콘택 플러그(21)가 층간절연막(20)에 형성하여 두는 것을 자명한 사실이다.
이후 스퍼터링공정 또는 MOCVD(metal-organic vapor deposition) 공정을 이용하여 다결정실리콘막(31)을 포함한 층간절연막(20)의 전면 상에 유전상수가 높은 유전막(33), 예를 들어 Ta2O5, Al2O3 또는 BaSrTiO3와 같은 재질의 유전막을 적층한다. 그런 다음 커패시터의 상부전극을 형성하기 위해 스퍼터링공정을 이용하여 접 착층인 금속막, 예를 들어 TiN막(35)을 250Å 정도의 두께로 적층하고 그 위에 화학기상증착공정을 이용하여 다결정실리콘막(37)을 2000Å 정도의 두께로 적층한다.
도 2b를 참조하면, 다결정실리콘막(37)의 적층이 완료되고 나면, 다결정실리콘막(37) 상에 감광막을 코팅하고 상부전극과 부하저항을 형성할 위치에 각각 상부전극과 부하저항의 패턴을 위한 제 1, 2 식각마스크, 예를 들어 감광막(50),(60)의 패턴을 형성한다.
이어서 감광막(50),(60)의 패턴을 마스크로 이용하여 노출된 부분의 다결정실리콘막(37)과 금속막(35)을 그 아래의 유전막(33)이 노출될 때까지 건식식각하여상부전극용 제 1 다결정실리콘막(137)의 패턴과 부하저항용 제 2 다결정실리콘막(237)의 패턴을 동일 사이즈로 형성한다. 여기서, 제 1 금속막(135)의 패턴과 제 2 금속막(235)의 패턴이 각각 제 1 다결정실리콘막(137)의 패턴 및 제 2 다결정실리콘막(237)의 패턴과는 동일한 사이즈를 가지므로 이러한 상태에서는 종래와 마찬가지로 부하저항(40)의 저항값이 원하는 목표값보다 감소한다.
이를 방지하기 위해 감광막(50),(60)의 패턴을 그대로 남겨둔 채 시간적인 지체없이 계속하여 제 1 금속막(135)의 패턴과 제 2 금속막(235)의 패턴을 습식식각함으로써 제 1 금속막(135)의 패턴과 제 2 금속막(235)의 패턴의 양측 단부로부터 중앙부를 향해 측방향으로 일정 길이(L)만큼 제거한다. 따라서, 제 1 금속막(135)의 패턴과 제 2 금속막(235)의 패턴이 각각 제 1 다결정실리콘막(137)의 패턴 및 제 2 다결정실리콘막(237)의 패턴보다 작은 사이즈를 가지므로 종래와는 달리 부하저항(40)의 저항값이 원하는 목표값보다 감소하는 것을 억제할 수 있 다.
도 2c를 참조하면, 제 1 금속막(135)의 패턴과 제 2 금속막(235)의 패턴이 형성되고 나면, 감광막(50),(60)의 패턴을 제거하여 제 1 다결정실리콘막(137)의 패턴 및 제 2 다결정실리콘막(237)의 패턴을 노출시킨다. 따라서, 본 발명의 커패시터(30)와 부하저항(40)이 완성된다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 의한 반도체 메모리소자의 제조방법을 나타낸 공정도이다. 도면에서 도 2a 내지 도 2c의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 3a를 참조하면, 먼저, 반도체기판(10) 상에 층간절연막(20)을 적층한 후 층간절연막(20) 상에 커패시터들(30)의 실린더형 하부전극들을 위한 다결정실리콘막(31)의 패턴을 형성한다. 물론, 설명의 편의상 설명의 이해를 돕기 위해 도면에 도시되지 않았으나 반도체기판(10)에는 메모리소자를 위한 트랜지스터의 게이트영역과 소스/드레인영역들이 형성되고, 소스영역들과 다결정실리콘막극들(31)의 전기적 연결을 위해 콘택 플러그(21)가 층간절연막(20)에 형성하여 두는 것을 자명한 사실이다.
이후 스퍼터링공정 또는 MOCVD(metal-organic vapor deposition) 공정을 이용하여 다결정실리콘막(31)을 포함한 층간절연막(20)의 전면 상에 유전상수가 높은 유전막(33), 예를 들어 Ta2O5, Al2O3 또는 BaSrTiO3와 같은 재질의 유전막을 적층한다. 그런 다음 커패시터의 상부전극을 형성하기 위해 스퍼터링공정을 이용하여 접 착층인 금속막, 예를 들어 TiN막(35)을 250Å 정도의 두께로 적층하고 그 위에 화학기상증착공정을 이용하여 다결정실리콘막(37)을 2000Å 정도의 두께로 적층한다.
다결정실리콘막(37)의 적층이 완료되고 나면, 다결정실리콘막(37) 상에 감광막을 코팅하고 상부전극과 부하저항을 형성할 위치에 각각 상부전극과 부하저항의 패턴을 위한 제 1, 2 식각마스크, 예를 들어 감광막(50),(60)의 패턴을 형성한다. 이어서 감광막(50),(60)의 패턴을 마스크로 이용하여 노출된 부분의 다결정실리콘막(37)을 그 아래의 금속막(35)이 노출될 때까지 건식식각하여 상부전극용 제 1 다결정실리콘막(137)의 패턴과 부하저항용 제 2 다결정실리콘막(237)의 패턴을 함께 형성한다.
도 3b를 참조하면, 제 1 다결정실리콘막(137)의 패턴과 제 2 다결정실리콘막(237)의 패턴이 형성되고 나면, 감광막(50),(60)의 패턴을 제거하여 제 1 다결정실리콘막(137)의 패턴과 제 2 다결정실리콘막(237)의 패턴을 노출시킨다.
도 3c를 참조하면, 제 1 다결정실리콘막(137)의 패턴과 제 2 다결정실리콘막(237)의 패턴이 노출되고 나면, 제 1 다결정실리콘막(137)의 패턴과 제 2 다결정실리콘막(237)의 패턴을 마스크로 이용하여 노출된 부분의 금속막(35) 및 그 아래의 유전막(33)을 층간절연막(20)이 노출될 때까지 습식식각하여 제 1 금속막(135)의 패턴과 제 2 금속막(235)의 패턴을 형성한다. 여기서 제 1 금속막(135)의 패턴과 제 2 금속막(235)의 패턴이 각각 제 1 다결정실리콘막(137)의 패턴 및 제 2 다결정실리콘막(237)의 패턴과는 동일한 사이즈를 가지므로 이러 한 상태에서는 종래와 마찬가지로 부하저항(40)의 저항값이 원하는 목표값보다 감소한다.
이를 방지하기 위해 시간적인 지체없이 계속하여 제 1 금속막(135)의 패턴과 제 2 금속막(235)의 패턴을 식각함으로써 제 1 금속막(135)의 패턴과 제 2 금속막(235)의 패턴의 양측 단부로부터 중앙부를 향해 측방향으로 일정 길이(L)만큼 제거한다. 따라서, 본 발명의 커패시터(30)와 부하저항(40)이 완성된다.
따라서, 제 1 금속막(135)의 패턴과 제 2 금속막(235)의 패턴이 각각 제 1 다결정실리콘막(137)의 패턴 및 제 2 다결정실리콘막(237)의 패턴보다 작은 사이즈를 가지므로 종래와는 달리 부하저항(40)의 저항값이 원하는 목표값보다 감소하는 것을 억제할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 의한 반도체 메모리소자의 제조방법은 유전상수가 높은 유전막 상에 접착층인 TiN막과 다결정실리콘막을 순차적으로 적층하고, 상부전극과 부하저항의 패턴을 위한 식각마스크를 이용하여 건식식각공정에 의해 다결정실리콘막을 커패시터의 상부전극 및 부하저항의 패턴으로 형성하고, 상기 식각마스크를 그대로 남겨 두거나 제거한 후 습식식각공정에 의해 커패시터의 상부전극으로서 TiN막의 패턴과 다결정실리콘막의 패턴을 동일 사이즈로 형성하고 아울러 부하저항으로서 TiN막의 패턴과 다결정실리콘막의 패턴을 동일 사이즈로 형성하고, 계속하여 시간적인 지체없이 습식식각공정에 의해 상부전극과 부하저 항용 TiN막의 패턴을 다결정실리콘막의 패턴 보다 작은 사이즈로 형성한다.
따라서, 본 발명은 다결정실리콘막의 패턴보다 그 아래의 TiN막의 패턴을 작게 형성함으로써 부하저항의 감소를 억제하고 나아가 제품의 신뢰성을 향상할 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
Claims (3)
- 반도체기판의 층간절연막의 일부 영역 상에 커패시터의 하부전극을 형성하는 단계;상기 하부전극을 포함한 상기 층간절연막의 전면 상에 고유전상수의 유전막을 적층하는 단계;상기 유전막의 전면 상에 상부전극으로서 접착층인 금속막과 다결정실리콘막을 순차적으로 적층하는 단계;상기 다결정실리콘막 상에 원하는 패턴의 제 1, 2 식각마스크를 형성하고 이를 이용하여 상기 다결정실리콘막을 그 하부의 상기 금속막의 일부가 노출될 때까지 선택적으로 식각함으로써 상기 하부전극에 오버랩하는 상부전극용 제 1 다결정실리콘막의 패턴과, 상기 제 1 다결정실리콘막의 패턴으로부터 정해진 거리만큼 이격한 위치에 부하저항용 제 2 다결정실리콘막의 패턴을 형성하는 단계; 그리고상기 금속막의 노출된 부분을 선택적으로 식각하여 상기 유전막의 일부를 노출시키고, 상기 유전막의 노출된 부분을 상기 층간절연막이 노출될 때까지 선택적으로 식각함으로써 제 1, 2 금속막의 패턴을 형성한 후, 상기 부하저항의 저항값 감소를 억제하기 위해 상기 제 1 금속막의 패턴은 상기 제 1 다결정실리콘막의 패턴보다 작고, 상기 제 2 금속막의 패턴은 상기 제 2 다결정 실리콘막의 패턴보다 작은 크기로 형성하는 단계를 포함하는 반도체 메모리소자의 제조방법.
- 제 1 항에 있어서, 상기 금속막의 노출된 부분을 선택적으로 식각하는 단계는 상기 제 1, 2 식각마스크를 이용하여 상기 금속막의 노출된 부분 및 상기 유전막의 노출된 부분을 선택적으로 식각하여 제 1, 2 금속막의 패턴으로 각각 형성하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
- 제 1 항에 있어서, 상기 금속막의 노출된 부분을 선택적으로 식각하는 단계는상기 제 1, 2 식각마스크를 제거하여 상기 제 1 다결정실리콘의 패턴과 제 2 다결정실리콘의 패턴을 노출시키는 단계; 그리고상기 제 1 다결정실리콘의 패턴과 제 2 다결정실리콘의 패턴을 식각마스크로 이용하여 상기 금속막의 노출된 부분 및 상기 유전막의 노출된 부분을 선택적으로 식각하여 제 1, 2 금속막의 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
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