JP2009231698A - 半導体装置の製造方法及び保護膜 - Google Patents

Abstract

【課題】半導体装置への電荷の蓄積を層間の剥離を防止しつつ軽減する。
【解決手段】半導体装置の製造方法は、支持基板１２の上面１２ａに設けられている中間絶縁層１４、及び中間絶縁層上に設けられているシリコン層１６を有するウエハ１０を準備する工程と、ウエハの周辺領域であるウエハエッジ領域２４の、中間絶縁層及びシリコン層を除去して側壁部３０Ｂを形成し、かつウエハエッジ領域に、支持基板の上面の一部領域が露出してなる表面部３０ａを形成する工程と、表面部及び側壁部、並びに残存しているシリコン層を覆う前駆保護膜４０Ｘを形成する工程と、前駆保護膜をパターニングして、側壁部及び表面部の一部分を一体として覆い、かつシリコン層の表面を露出させる保護膜４０を形成する工程とを含む。
【選択図】図２

Description

この発明は、半導体装置の製造方法、特にスパッタリング、ドライエッチングといった工程によりウエハに蓄積する電荷の影響をより小さくできる半導体装置の製造方法及びかかる製造方法に適用して好適な保護膜に関する。

半導体装置の製造工程において、一般にゲート電極を形成した後の配線工程で高温熱処理が行われると、酸化雰囲気や層間絶縁膜により配線材料であるアルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）などが酸化してしまうおそれがある。したがって、この酸化を防ぐために、一般に４００℃以下の温度で工程が実施される。このような４００℃程度の処理温度でエッチングしたり、埋め込み性を保って絶縁膜を堆積するために、ウエハはプラズマ雰囲気にさらされることが多い。また、スパッタリング時にもウエハはプラズマ雰囲気にさらされる。これらのプラズマ雰囲気中では、加速されたイオンや電子がウエハに衝突し、ウエハに電荷が注入される。

通常のいわゆるバルクウエハであれば、例えばスパッタ工程によりウエハに不可避的に導入されてしまう電荷の大部分は、支持基板へと流れるため、デバイスがチャージアップしてしまう可能性は低い。

しかしながら、いわゆるＳＯＩ(Silicon On Insulator)ウエハの場合には、支持基板とこの支持基板の上面側に設けられているシリコン層であるＳＯＩ層との間に埋め込み酸化膜（以下、ＢＯＸ（Buried Oxide）酸化膜と称する。）が設けられているため、特にＳＯＩ層に流れ込んだ電荷は、絶縁性の弱い箇所で電界集中を起こして膜を破壊してしまい、デバイスの信頼性を低下させてしまう場合がある。

半導体装置の製造方法は、プロセスの微細化に伴って、ゲート絶縁膜がより薄膜化してきている。ゲート電極自体は、このゲート絶縁膜を介してシリコン基板と絶縁されており、エッチング時にプラズマ雰囲気により電荷が溜まると、薄いゲート絶縁膜は破壊されるおそれがある。

このため、例えばゲートエッチングやサイドウォール（ＳＷ：Side Wall）エッチングで使用される製造装置では、電荷がウエハへ流れにくい仕組みになっている。また、ゲート材料にポリシリコンを使用すれば、高温の熱処理が可能であり、プラズマダメージが発生しないため、埋め込み性に優れたＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）装置（成膜温度：７００℃から８００℃程度の範囲）を用いる層間絶縁膜の堆積が可能である。

ＳＯＩ基板において、配線形成工程や、ドライエッチングによるチャージアップによるダメージを防ぐ方法として、ウエハエッジ近傍のＳＯＩ層及びＢＯＸ酸化膜を除去して支持基板との段差を形成することによって、ＳＯＩ層から支持基板へ至る電流経路を確保する半導体装置の製造方法を提案している（例えば特許文献１参照。）。
特開２００５−９３６４６号公報

上記従来の技術によれば、支持基板とＳＯＩ層との間に絶縁層が埋め込まれていることによって起こる、メタルスパッタ、ＣＶＤといった成膜工程、及びドライエッチングといったエッチング工程による配線といったデバイスの構成要素への電荷の蓄積、すなわちチャージアップを防止し、このチャージアップによるデバイスの歩留まり低下を防ぐことができる。

メタルスパッタ工程、ＣＶＤ工程といった成膜工程を実施するに際し、これらの工程の前処理として、パーティクル等の汚染物質の除去を目的とする洗浄工程が、硫酸、フッ化水素といった種々の成分を種々の組成で含有する洗浄液を用いて行われている。このような洗浄工程は、半導体装置の一連の製造工程において複数回行われるのが一般的である。

既に説明した従来技術によれば、洗浄工程が繰り返されることにより、ウエハエッジ近傍の段差部分の膜質が劣化してしまうおそれがある。

一般的なＳＯＩ基板において、特にＳＯＩ層は下側のＢＯＸ層に貼り合わされているため結晶欠陥が生じやすい。このため、ＳＯＩ層とＢＯＸ層との露出した界面に結晶欠陥が存在すると、特にその部分を起点として洗浄液による膜質の劣化が進行し、ＳＯＩ層がＢＯＸ層から剥離してしまうおそれがある。

このような層間の剥離が生じると、製造される半導体装置の電気的特性を損なってしまうおそれがあるばかりか、同時に処理されている他のウエハや各種製造装置を損傷してしまうおそれすらある。

上述した課題の解決を図るため、この発明の発明者は鋭意研究を進めたところ、ウエハエッジ領域に形成された側壁部を予め保護膜で覆っておくことにより、かかる課題を解決できることを見い出し、この発明を完成するに至った。

すなわち、この発明の半導体装置の製造方法によれば、上面及びこの上面と対向する下面を有している支持基板、この支持基板の上面に設けられている中間絶縁層、及びこの中間絶縁層上に設けられているシリコン層を有するウエハを準備する。

ウエハの周辺領域であるウエハエッジ領域の、中間絶縁層及びシリコン層を除去して側壁部を形成し、かつウエハエッジ領域に、支持基板の上面の一部領域が露出してなる表面部を形成する。

露出した表面部及び側壁部、並びに残存しているシリコン層を覆う前駆保護膜を形成する。

前駆保護膜をパターニングして、側壁部及び表面部の一部分を一体として覆い、かつシリコン層の表面を露出させる保護膜を形成する。

ここで、ウエハエッジ領域とは、ウエハを表面側から見たときに、ウエハエッジからウエハ中心に向かって５ｍｍ程度までの領域であり、通常、デバイスの形成には用いられない捨て領域である。

また、このウエハエッジ領域は、もともとデバイスの形成に利用しない領域であるため、段差部を形成したとしても歩留まりに影響がない。

この発明の半導体装置の製造方法によれば、ウエハエッジ領域に形成される段差部の側壁を保護膜で覆っておくため、上述したような洗浄工程による、特に段差部の膜質の劣化に起因する膜同士の剥離といった不具合を効果的に防止することができる。

これにより、段差部を設けることにより得られる、例えばスパッタリングといった成膜工程によって形成される導電層がウエハエッジ領域で露出した支持基板と接するため、工程実施時に不可避的に導入される電荷をこの支持基板側へ逃がすことができるという本質的な効果を、デバイス、すなわち半導体装置の製造工程全般にわたって得ることができる。

以下、図面を参照して、この発明を実施するための最良の形態を説明する。尚、製造方法を説明する各図は、製造工程の各段階で得られる構造体（ウエハ）の切り口を概略的に示している。また、構造体を構成する各構成要素の大きさ、形状及び配置関係は、この発明が理解できる程度に概略的に示してある。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。

図１及び２を参照して、この発明の実施の形態の半導体装置の製造方法を説明する。この実施の形態では、ＳＯＩウエハ上に配線を形成する工程を例として示す。ここでは、支持基板として半導体材料で構成されるシリコン支持基板１２とし、中間絶縁層をＢＯＸ酸化膜１４とし、このＢＯＸ酸化膜１４上にシリコンの層であるＳＯＩ層１６が設けられているＳＯＩウエハ１０を例に挙げて説明する。

図１（Ａ）、（Ｂ）及び（Ｃ）は、この発明の半導体装置の製造方法を説明するための工程図である。

図２（Ａ）、（Ｂ）及び（Ｃ）は、図１（Ｃ）の工程に続く工程図である。

図１（Ａ）に示されるように、まず、ＳＯＩウエハ１０を準備する。ＳＯＩウエハ１０は、上面１２ａ及びこの上面１２ａと対向する下面１２ｂを有するシリコン支持基板１２、ＢＯＸ酸化膜１４、及びＳＯＩ層１６が順に積層されてなる。

ＳＯＩ層１６の上側表面１６ａには、層間絶縁膜１８が積層されている。なお、図１及び図２において、左側の端面部がいわゆるウエハエッジ２２である。

このウエハエッジ２２からＳＯＩウエハ１０の中心に向かう方向に、ウエハエッジ領域２４が設定されている。既に説明したように、このウエハエッジ領域２４は、通常、デバイスの形成には用いられない捨て領域である。

このウエハエッジ領域２４よりも内側の領域にはデバイス形成領域２６が設定されている。このデバイス形成領域２６のＳＯＩ層１６及び層間絶縁膜１８には、素子間分離領域、ゲート絶縁膜、ゲート電極、コンタクトなどを具えた半導体素子が設計に応じて任意好適なプロセスにより形成される（図示しない。）。

次いで、層間絶縁膜１８の表面１８ａ上にレジスト膜２０Ｘを塗布する。レジスト膜２０Ｘとしては、ネガ型又はポジ型のいずれのタイプのレジスト材料を用いてもよいが、ここで説明する例では、好ましくは例えばポジ型レジストを用いるのがよい。

図１（Ｂ）に示されるように、このレジスト膜２０Ｘを周辺露光して、ウエハエッジ領域２４のレジスト膜２０Ｘを除去する。

好ましくは例えば、レジスト膜２０Ｘの、ウエハエッジ領域２４に対応する一部領域のみを周辺露光２８により露光すればよい。

通常のフォトリソエッチングでは、フォトマスクを用いて露光される領域を限定するが、ここでは、露光装置の周辺露光機能によって、フォトマスクを用いずに露光する例につき説明する。

露光装置の周辺露光機能とは、ウエハの周端部すなわちウエハエッジ領域２４にのみ露光を行う機能である。一般の露光装置に標準で搭載されている機能ではないが、例えば、東京エレクトロン株式会社製の露光装置には、付加機能として周辺露光機能を搭載することができる。

図１（Ｃ）に示されるように、周辺露光後、現像処理を行うことによりレジストパターン２０が形成される。このレジストパターン２０が形成されたウエハ全体像を図３（Ａ）及び図３（Ｂ）に概略的に示している。

なお、図３（Ａ）は、形成したレジストパターン２０をウエハの上側から見た平面図である。図３（Ｂ）は、図３（Ａ）中、Ｘ−Ｘで示した一点破線の位置で切断した切断面の切り口を示す図である。

図３（Ａ）に示されるように、上述したウエハエッジ領域２４は、この例ではウエハ１０の全周を囲む環状の領域である。

図２（Ａ）に示されるように、レジストパターン２０をマスクとして、層間絶縁膜１８とその下側のＳＯＩウエハ１０に対してドライエッチングを行って、シリコン支持基板１２の表面部３０Ａが露出するまで層間絶縁膜１８、ＢＯＸ酸化膜１４及びＳＯＩ層１６を除去する。

この工程により、ウエハエッジ領域２４とデバイス形成領域２６との境界に、この例では表面部３０Ａに対してほぼ垂直な側壁部３０Ｂが形成される。すなわち、表面部３０Ａと側壁部３０Ｂによって画成される段差部３０が形成される。然る後、レジストパターン２０を常法に従って除去する。

次に、露出した表面部３０Ａ及び側壁部３０Ｂ、すなわち段差部３０、並びに残存しているＳＯＩ層１６を覆う前駆保護膜４０Ｘを形成する。

この前駆保護膜４０Ｘは、段差部３０を完全に覆うために、特に階段状の段差部３０の側壁部３０Ｂに対する被覆性に優れた膜を選択する必要がある。加えて、前駆保護膜４０Ｘには、絶縁性と、半導体装置の製造工程で使用される洗浄液が浸透し、側壁部３０Ｂがこの洗浄液によって浸食されるのを防止できる程度の膜密度の緻密性とが求められる。

成膜温度については、既に形成されている素子に対する影響を考慮すると４００℃以下程度とするのがよい。

すなわち、前駆保護膜４０Ｘとしては、絶縁性であり、側壁部３０Ｂが洗浄液によって浸食されるのを防止できる程度の緻密性を有しており、かつ段差部３０を完全に覆うことができる程度の被覆性を有している任意好適な膜を用いるのがよい。

前駆保護膜４０Ｘとしては、シリコン窒化膜が好適である。より好ましくは、前駆保護膜４０Ｘは、いわゆるプラズマＣＶＤ法により形成されるシリコン窒化膜とするのがよい。

前駆保護膜４０Ｘをシリコン窒化膜とする場合のプラズマＣＶＤ法の成膜条件の一例を挙げると、好ましくは例えば成膜ガスとしてＳｉＨ₄／ＮＨ₃／Ｎ₂の混合ガスを用いるのがよい。

このとき、ガス流量をＳｉＨ₄ガスを２００ｓｃｃｍ程度とし、ＮＨ₃ガス流量を５０ｓｃｃｍ程度とし、及びＮ₂ガス流量を２０００ｓｃｃｍ程度とし、ＲＦパワーを３００Ｗ（ワット）程度とし、反応温度を４００℃程度とし、圧力を５Ｐａ（パスカル）程度として成膜工程を実施するのがよい。

次いで、前駆保護膜４０Ｘをパターニングして、ＳＯＩ層１６の表面１６ａを露出させ、かつ表面部３０Ａの一部分及び側壁部３０Ｂを一体として覆う保護膜４０を形成する。すなわち、保護膜４０は、ＳＯＩ層１６の表面１６ａを露出させ、かつ、シリコン支持基板１２とＢＯＸ酸化膜１４との界面、ＢＯＸ酸化膜１４とＳＯＩ層１６との界面及びＳＯＩ層１６と層間絶縁膜１８との界面を覆うようにパターニングする。

このパターニング工程は、好ましくは例えば、エッチング工程により行うのがよい。このエッチング工程は、フォトレジスト工程によるレジストパターンを用いることなく行うことができる。

このパターニング工程の好適条件としては、好ましくは例えばエッチングガスをＣＨＦ₃及びＣＯの混合ガスとするのがよい。このとき、ガス流量をＣＨＦ₃ガス流量を３０ｓｃｃｍ程度とし、及びＣＯガス流量を１７０ｓｃｃｍ程度とし、ＲＦパワーを１５００Ｗ程度とし、電極温度を４０℃程度とし、かつ放電圧力を５Ｐａ程度として、ＳＯＩ層１６の表面１６ａを露出させ、かつ表面部３０Ａ及び側壁部３０Ｂの一部分を一体として覆うパターンのみを残存させればよい。

引き続き、例えば多層配線構造の形成工程といった任意好適な半導体装置の製造工程を実施すればよい。

この発明の半導体装置の製造方法によれば、ウエハエッジ領域２４に形成される段差部３０の側壁部３０Ｂを保護膜４０で覆っておくため、洗浄工程による、特に段差部３０の膜質の劣化に起因する膜同士の剥離といった不具合は効果的に防止することできる。

この保護膜４０形成後の工程において例えばメタルスパッタ工程等が行われたとしても、シリコン支持基板１２への導通が確保される。よって、スパッタリングによる電荷注入によって蓄積された電荷は、保護膜４０上に形成されたメタル部分によりシリコン支持基板１２へ流れるので、メタル層に電荷が蓄積されることがない。よって、ゲート絶縁膜の絶縁破壊等のデバイスに生じる不具合を防ぐことができる。

保護膜４０は、絶縁性の材料により形成されるため、電気的に不活性である。よって、製造途中のデバイスになんら悪影響及ぼすことがないため、保護膜４０の除去工程については、特別な事情がない限り不要である。

（Ａ）〜（Ｃ）は、半導体装置の製造方法を説明するための工程図である。 （Ａ）、（Ｂ）及び（Ｃ）は、図１（Ｃ）の工程に続く工程図である。 （Ａ）及び（Ｂ）は、レジストパターンの構造を示すための図である。

符号の説明

１０：ＳＯＩウエハ
１２：シリコン支持基板
１４：ＢＯＸ酸化膜
１６：ＳＯＩ層
１６ａ、１８ａ：表面
１８：層間絶縁膜
２０：レジストパターン
２０Ｘ：レジスト膜
２２：ウエハエッジ
２４：ウエハエッジ領域
２６：デバイス形成領域
２８：周辺露光
３０：段差部
３０Ａ：表面部
３０Ｂ：側壁部
４０：保護膜
４０Ｘ：前駆保護膜

Claims (5)

1. 上面及び当該上面と対向する下面を有している支持基板、当該支持基板の上面に設けられている中間絶縁層、及び当該中間絶縁層上に設けられているシリコン層を有するウエハを準備する工程と、
   前記ウエハの周辺領域であるウエハエッジ領域の、前記中間絶縁層及び前記シリコン層を除去して側壁部を形成し、かつ前記ウエハエッジ領域に、前記支持基板の前記上面の一部領域が露出してなる表面部を形成する工程と、
   露出した前記表面部及び前記側壁部、並びに残存している前記シリコン層を覆う前駆保護膜を形成する工程と、
   前記前駆保護膜をパターニングして、前記側壁部及び前記表面部の一部分を一体として覆い、かつ前記シリコン層の表面を露出させる保護膜を形成する工程と
   を具えることを特徴とする半導体装置の製造方法。
2. 前記側壁部及び前記表面部を形成する工程は、
   前記シリコン層の前記表面の全面にレジスト膜を形成する工程と、
   前記レジスト膜の、前記ウエハエッジ領域に対応するレジストエッジ領域に対して、露光装置の周辺露光機能を用いて、周辺露光を行う工程と、
   周辺露光された前記レジスト膜のレジストエッジ領域を除去してレジストパターンを形成する工程と、
   前記レジストパターンをマスクとして用いて、エッチングを行う工程と
   を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記前駆保護膜を形成する工程はシリコン窒化膜を成膜する工程であり、前記保護膜を形成する工程は前記前駆保護膜を前記シリコン層の前記表面が露出するまでエッチングにより除去する工程であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記前駆保護膜を形成する工程は、プラズマＣＶＤ法により、前記側壁部に対する被覆性に優れ、絶縁性であり、かつ洗浄液によって浸食されるのを防止できる程度の膜密度を有しているシリコン窒化膜を成膜する工程であることを特徴とする請求項３に記載の半導体装置の製造方法。
5. 支持基板、中間絶縁層及びシリコン層が積層されてなるウエハの周辺領域であるウエハエッジ領域に設けられる保護膜であって、
   前記ウエハエッジ領域の前記中間絶縁層及び前記シリコン層を除去して形成された側壁部及び表面部のうち、当該表面部の一部分及び当該側壁部を一体として覆い、かつ前記シリコン層の表面を露出させており、前記側壁部に対する被覆性に優れ、絶縁性であり、かつ洗浄液によって浸食されるのを防止できる程度の膜密度を有している保護膜。

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