JP5374935B2

JP5374935B2 - Ｃｖｄ装置及び半導体装置の製造方法

Info

Publication number: JP5374935B2
Application number: JP2008163528A
Authority: JP
Inventors: 岳児太田; 俊小玉; 賢治武田; 隆司佐藤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2008-06-23
Filing date: 2008-06-23
Publication date: 2013-12-25
Anticipated expiration: 2028-06-23
Also published as: JP2010001553A

Description

本発明は、ＣＶＤ装置及び半導体装置の製造方法に係わり、特にウェハー外周部から剥離した膜がカラーリングに異物として付着することを抑制できるＣＶＤ装置及び半導体装置の製造方法に関する。

半導体集積回路は、微細化・高集積化が進み、パターンの微細化及び膜の薄膜化が加速されている。その為、微細パターンの段差形状部に埋め込み性の高いＳｉＯ_２膜を形成することが可能である高密度プラズマＣＶＤ装置（ＨＤＰ．ＣＶＤ装置）が用いられている。

ＨＤＰ.ＣＶＤ装置は、チャンバー上部にプラズマの高周波発生源とガス導入ノズルを持つ。導入するガスにはＳｉＨ_４、Ｏ_２及びＡｒ等を用い、これらのガスをＲＦ（高周波）コイルを用いて低圧力条件下で誘電結合されたプラズマを発生させ、ウェハー上に供給する。ウェハーは、チャンバー下部に設置された静電チャック（ＥＳＣ）に保持され、成膜時にはウェハー裏面を静電気によりチャックする。ＥＳＣ表面には、Ｈｅガスの供給口が存在し、裏面にＨｅガスを流すことでウェハーを冷却しながらＨＤＰ膜の成膜処理を行う。

図１０（ａ）〜（ｄ）は、ＨＤＰ.ＣＶＤ装置によるＳｉＯ_２膜の成膜処理を説明する為の断面図である。図１０（ａ）に示すように、プラズマ化されたＳｉＨ_４とＯ_２を反応させることによって配線層３０ａ，３５，３６上にＳｉＯ_２３３を成膜する。それにより、配線層３０ａ，３５，３６上にＳｉＯ_２膜３２ａを成膜している。また、図１０（ｂ）に示すように、同じくプラズマ化したＡｒ３４でＳｉＯ_２膜の一部３２ｂをＡｒエッチングする。次いで、図１０（ｃ）に示すように、ＳｉＯ_２膜３２ａ上に新しいＳｉＯ_２３３を成膜することによりＳｉＯ_２膜３２ａ上に新しいＳｉＯ_２膜３２ｃを積層している。また、図１０（ｄ）に示すように、ＳｉＯ_２膜の一部３２ｄをＡｒ３４でエッチングしている。上記の成膜工程とエッチング工程を同時に又は繰り返し実施することによって高密度プラズマ酸化膜（ＳｉＯ_２膜）を形成している。それによって、段差形状部に埋め込み性の高いＳｉＯ_２膜を形成することができる。

上記については、高密度プラズマによってＳｉＯ_２３３の堆積中にＡｒ３４によるエッチングが促進される。それにより、ＳｉＯ_２３３の堆積中のエッチングによって配線層３０ａ，３５，３６の段差部に対するＳｉＯ_２３３の堆積が遅延され、堆積された膜の間隙充填能力が増大する。

図８（ａ）はＨＤＰ．ＣＶＤ装置において、従来のウェハー保持部の平面図である。図８（ａ）に示すように、ウェハー保持部は主に静電チャック（ＥＳＣ）２、静電チャックを囲むカラーリング１及びウェハーストッパー２０があり、ウェハーを搬送するためのプッシャーピン３が静電チャック２に内蔵されている。ウェハーストッパ２０は、ウェハー２１が搬送され、静電チャック２によって固定されるまでにウェハーずれを防止する為に設けられている。また、カラーリング１はセラミックス製であり、プラズマや導入ガスから静電チャック２の側面を保護するために設置されている。

特開平１０−１２６０８号公報（段落００１６〜００２０）

図７、図８及び図９を用いて本発明が解決しようとする課題について説明する。
図９は、一般的なＡｌ配線層の形成及びＡｌ配線の埋め込み酸化膜を形成の工程を説明する為のプロセスフローであり、図７は図９に示すプロセスフローの概念図である。

まず、配線層となるＡｌスパッタ膜を形成する工程において、ウェハー直径よりも小さいウェハー支持部のスパッタ装置を使用すると、図７（ａ）に示すように、Ａｌスパッタ膜３０がウェハー２１の外周裏面にまわりこんで成膜される（Ｓ１）。

その後、図７（ｂ）に示すように、Ａｌスパッタ膜３０上にＡｌ配線層を形成するためのレジストパターン３１を形成する（Ｓ２）。次いで、図７（ｃ）に示すように、レジストパターン３１をマスクにしてＡｌスパッタ膜３０をエッチングすることにより、Ａｌ配線層３０ａが形成される（Ｓ３）。この際に、この裏面にまわりこんだＡｌスパッタ膜は後工程のエッチングでも除去されず、Ａｌ膜の膜残り３０ｂとなり、そのままＨＤＰ．ＣＶＤ装置を使用する埋め込み酸化膜成膜工程まで状態を保持されてくる。

次いで、図７（ｄ）に示すように、レジストパターン３１を剥離する（Ｓ４）。その後、図７（ｅ）に示すように、Ａｌ配線３０ａ上にＨＤＰ．ＣＶＤ装置を使用して埋め込み酸化膜３２を形成する（Ｓ５）。

図８（ｂ）は図８（ａ）に示す従来のウェハー保持部を説明するための断面図である。図８（ｂ）に示すように、ウェハー保持部の静電チャック２は、ウェハー２１の直径より小さい為、ウェハー２１の端部及びその裏面が空間にはみ出た状態で成膜処理が行われる。このとき、Ａｒエッチングの作用によって、ウェハー２１の端部に存在するＡｌ膜３０ｂがエッチングされ、ウェハー２１から剥離する。それにより、ウェハー外周部に設置される静電チャック２の保護の為のカラーリング１に付着し、異物３０ｂとして堆積する。この異物３０ｂは、ウェハー処理を繰り返し行うことにより、多く積層していく。

上記のように、カラーリングに多く積層したＡｌ付着物（異物）は、ウェハー表面での異物付着異常や、ウェハー搬送時に静電チャック上に異物が付着してしまうことで発生する搬送エラー及びウェハー処理中断といった問題を引き起こす要因となっている。それにより、安定した製品の生産ができなくなる。

また、ＨＤＰ．ＣＶＤ装置使用前工程において、ウェハー外周部及びその裏面を洗浄もしくはエッチングして、Ａｌ生成物もしくはその他の付着物を洗い落とす方法がある。しかし、この方法は工程追加となり、洗浄装置の追加投資、製造コストの増加及び加工時間の増加を招くこととなる。さらに、外周部及びその裏面に付着したＡｌ膜の異物もしくはその他の生成物をウェハー表面に影響を及ぼすことなく洗浄もしくはエッチングすることは、技術的に見ても非常に難しい問題となっている。

本発明に係る幾つかの態様は、ウェハー外周部から剥離した膜がカラーリングに異物として付着することを抑制できるＣＶＤ装置及び半導体装置の製造方法である。

上記課題を解決するため、本発明に係る高密度プラズマＣＶＤ装置は、成膜とエッチングを同時に又は繰り返して行うことで埋め込み性の高い膜をウェハー上に形成する高密度プラズマＣＶＤ装置において、
前記ウェハーが保持され、前記ウェハーより径の小さい静電チャックと、
前記静電チャックの側壁を囲むように設置されたカラーリングと、
を具備し、
前記カラーリングは、前記静電チャックの側壁に対向し且つ前記ウェハーの外周部の下方に位置する対向部を有し、前記対向部は前記静電チャックの側壁を囲むように形成されており、
前記対向部における前記静電チャックに対して外側は、前記ウェハーの外周部の最も外側の端部より内側に位置していることを特徴とする。

上記高密度プラズマＣＶＤ装置によれば、カラーリングの対向部を、静電チャックに保持されたウェハーの外周部の最も外側の端部より内側に位置し、前記静電チャックの側壁を囲むように形成している。それにより、前記ウェハーの外周部及びその裏面に付着した膜が、剥がれ落ちても前記カラーリングの上部に異物として付着することを抑制できる。

また、本発明に係る固体撮像装置において、前記対向部の上端部には傾斜面が形成されていることも可能である。

また、本発明に係る固体撮像装置において、前記対向部の上端部と前記ウェハーの裏面との間の隙間は、前記カラーリングを製造する際における寸法誤差を考慮した上で前記ウェハーと接触しない範囲で可能な限り小さくされていることも可能である。

上記本発明に係る半導体装置の製造方法によれば、前記対向部の上端部と前記ウェハーの裏面との間の隙間を前記ウェハーと接触しない範囲で可能な限り小さくしている。それにより、ウェハー外周部及びその裏面から剥がれ落ちた異物がカラーリング上端部に付着するスペースが無くなる。その結果、パーティクル異常や搬送エラー異常が起こることなく、安定した生産を実現できる。

本発明に係る半導体装置の製造方法は、ウェハー外周部に膜が成膜された状態のウェハーを高密度プラズマＣＶＤ装置に導入し、前記高密度プラズマＣＶＤ装置によって成膜とエッチングを同時に又は繰り返して行うことで埋め込み性の高い膜を前記ウェハー上に形成する工程を有する半導体装置の製造方法において、
前記高密度プラズマＣＶＤ装置は、前記ウェハーが保持され、前記ウェハーより径の小さい静電チャックと、
前記静電チャックの側壁を囲むように設置されたカラーリングと、
を具備し、
前記カラーリングは、前記静電チャックの側壁に対向し且つ前記ウェハーの外周部の下方に位置する対向部を有し、前記対向部は前記静電チャックの側壁を囲むように形成されており、
前記対向部における前記静電チャックに対して外側は、前記ウェハーの外周部の最も外側の端部より内側に位置していることを特徴とする。

以下、図面を参照して本発明の実施形態について説明する。
図６は代表的なＨＤＰ．ＣＶＤ装置を説明する為の模式図である。
図１（ａ）は図６に示すＨＤＰ．ＣＶＤ装置におけるウェハー保持部の平面図であり、図１（ｂ）は図１（ａ）に示すウェハー保持部においてカラーリングの構造を説明するための断面図である。

ＨＤＰ．ＣＶＤ装置は図６に示すように、真空チャンバーの上部にプラズマの高周波電源（図示せず）を有しており、下部にバイアス電源（図示せず）及び静電チャック用の電源（図示せず）を有している。これらの電源はアースに設置されている。前記高周波電源によって本装置内に矢印５及び矢印７に示す方向に電流が流されており、前記バイアス電源によって本装置内に矢印１０に示す方向に電流が流されている。また、ＨＤＰ．ＣＶＤ装置は静電チャック（ＥＳＣ）２及び静電チャック２を囲むセラミックス製のカラーリング１ａからなるウェハー保持部を有しており、静電チャック２に内蔵されているプッシャーピン３はウェハーの搬送を行う際に使用される。また、カラーリング１はセラミックスや石英のような絶縁体からなり、プラズマや成膜ガスから静電チャック（ＥＳＣ）２の側面を保護している。また、前記バイアス電源及び前記静電チャック用の電源は一括した配線１２によって静電チャック２に繋がっている。

ウェハーは、チャンバー下部に設置された静電チャック（ＥＳＣ）２に保持され、成膜時にはウェハー裏面を静電気によりチャックする。この際に、矢印１１に示すように、電流を流すことによって静電気を発生させている。また、静電チャック（ＥＳＣ）２表面には、Ｈｅガスの供給口が存在し、矢印８に示す経路にてウェハー裏面にＨｅガスを流すことでウェハーを冷却しながら成膜処理を行う。また、プラズマ発生によって真空チャンバー内及びウェハーの温度が上昇しないように、冷却剤によって装置内の温度調整を行っている。この際に、冷却剤にはエチレングレコール等を用いて、矢印４及び矢印９に示すように装置内に冷却剤を循環させている。

成膜用の原料ガスは、制御バルブ及びマスフローコントローラー（ＭＦＣ）を持つラインを介して、ガス導入ノズルより矢印６に示すように、真空チャンバー内に供給される。また、導入するガスにはＳｉＨ_４、Ｏ_２及びＡｒ等を用い、これらのガスを高周波で誘電結合されたプラズマを発生させ、ウェハー上に供給する。

図１（ａ）に示すウェハー保持部は、静電チャック（ＥＳＣ）２及び静電チャック２を囲むようにセラミックス製のカラーリング１ａが設置されている。成膜時に真空チャンバー内にウェハー２１が搬送され、プッシャーピン３上にウェハー２１を載せてウェハーの位置ずれの有無を検知しながら、静電チャック２上にウェハー２１を固定する。成膜時にウェハー２１が位置ずれするのを防止するため、カラーリング１ａ上にウェハストッパが設置されている。

図１（ｂ）は図１（ａ）に示すウェハー保持部においてカラーリングの構造を説明する為の断面図である。図１（ｂ）に示すように、静電チャック２，２ａを囲むように設置されているカラーリング１ａは、従来のカラーリング（図８（ｂ）参照）から一部を除去したものである。詳細には、カラーリング１ａに組み込まれたウェハストッパ２０は残し、さらに静電チャック２の側壁部に対向する部分を残し、その他の部分ｙを削りとっている。その為、カラーリング１ａの上部でウェハー２１の外周部と重なる部分は、削りとられた部分ｙの一部ｘだけ小さくなる。また、カラーリング１ａの上部においては傾斜部１３ａが残る。

つまり、カラーリング１ａは、静電チャック２の側壁に対向し且つウェハー２１の外周部の下方に位置する対向部４０ａを有し、この対向部４０ａは静電チャック２の側壁を囲むように形成されており、対向部４０ａにおける静電チャック２に対して外側４１ａは、ウェハー２１の外周部の最も外側の端部より所定距離ｘだけ内側に位置している。

次に、図１（ａ）及び（ｂ）に示すウェハー保持部を有する図６のＨＤＰ．ＣＶＤ装置を使用して、Ａｌ配線形成後に埋め込み酸化膜を形成することを説明する。ウェハー外周部及びその外周部裏面に成膜されたＡｌ膜又はＡｌ合金膜が残った状態のウェハーがＨＤＰ．ＣＶＤ装置に入れられる。ウェハー保持部の静電チャック２は、ウェハー２１の直径より小さい為、図１（ｂ）に示すようにウェハー２１の端部及びその裏面が空間にはみ出た状態で成膜処理が行われる。このとき、図１０で説明したＡｒエッチングの作用によって、ウェハー２１の端部及びその裏面に存在するＡｌ膜がエッチングされ、ウェハー２１から剥離する。ウェハー２１から剥離した異物はカラーリング１ａに落下する。その際に、ウェハー２１外周部の直下はカラーリング１ａが削り取られている為、落下する間にウェハーの外側へ排気される。

以上、本発明の第１の実施形態によれば、カラーリング１ａの構造において上部に傾斜部１３ａを残して、削り取ることにより、ウェハー２１の裏面とカラーリング１ａの上部が重なる部分を極力小さくしている。その為、ウェハー２１の外周部及びその裏面に付着した膜が、Ａｒエッチングによって剥がれ落ちても、カラーリング１ａの上部に異物として付着することを抑制でき、カラーリング１ａに付着することなく排気することができる。それにより、異物がカラーリング上及び装置内に残留することを防止できる。その結果、パーティクル異常や搬送エラー異常が起こることなく、安定した生産を実現できる。

次に、本発明の第２の実施形態について図２を参照しつつ説明し、第１の実施形態と異なる部分について説明する。図２はウェハー保持部においてカラーリングの構造を説明するための断面図である。

図２に示すように、静電チャック２，２ａを囲むように設置されているカラーリング１ａは、従来のカラーリング（図８（ｂ）参照）から一部を除去したものである。詳細には、カラーリング１ｂに組み込まれたウェハストッパ２０は残し、さらに静電チャック２の側壁部に対向する部分を残し、その他の部分ｙを削りとっている。それにより、カラーリング１ｂの上部においては傾斜部が残り、第１の実施形態と同様の形状となる。さらに、傾斜部を削り進めることによって、傾斜部１３ｂは、その傾斜面がチャンバーの外側を向き、且つ静電チャック側壁面に近い側に傾斜部の最上部が位置するような形状となる。

カラーリング１ｂは、静電チャック２の側壁に対向し且つウェハー２１の外周部の下方に位置する対向部４０ｂを有し、この対向部４０ｂは静電チャック２の側壁を囲むように形成されており、対向部４０ｂにおける静電チャック２に対して外側４１ｂは、ウェハー２１の外周部の最も外側の端部より所定距離ｘだけ内側に位置している。

図２に示すウェハー保持部を有する図６のＨＤＰ．ＣＶＤ装置を使用して、Ａｌ配線形成後に埋め込み酸化膜を形成する工程の説明は、第１の実施形態と同様であるので省略する。

以上、本発明の第２の実施形態においても第１の実施形態と同様の効果を得ることができる。さらに、傾斜部１３ｂの傾斜面を第１の実施形態と逆向きにしている。それにより、ウェハー外周部から異物が剥がれ落ちたときに、よりウェハーの外側へ排出することが可能となる。その結果、パーティクル異常や搬送エラー異常が起こることなく、安定した生産を実現できる。

次に、本発明の第３の実施形態について図３を参照しつつ説明し、第１の実施形態と異なる部分について説明する。図３はウェハー保持部においてカラーリングの構造を説明するための断面図である。

図３に示すように、静電チャック２，２ａを囲むように設置されているカラーリング１ｃにおいて、既存のカラーリングを加工し直すのではなく、セラミックス製造段階で形状を変更する。カラーリング１ｃの上部はフラット面１３ｃを有し、ウェハー裏面とカラーリング１ｃのフラット面１３ｃとの間の隙間を極力小さくして形成している。この隙間は、カラーリングを製造する際における寸法誤差を考慮した上で前記ウェハーと接触しない範囲で可能な限り小さくする。カラーリング１ｃのその他の形状は、図２と同様である。

カラーリング１ｃは、静電チャック２の側壁に対向し且つウェハー２１の外周部の下方に位置する対向部４０ｃを有し、この対向部４０ｃは静電チャック２の側壁を囲むように形成されており、対向部４０ｃにおける静電チャック２に対して外側４１ｃは、ウェハー２１の外周部の最も外側の端部より所定距離ｘだけ内側に位置している。

図３に示すウェハー保持部を有する図６のＨＤＰ．ＣＶＤ装置を使用して、Ａｌ配線形成後に埋め込み酸化膜を形成する工程の説明は、第１の実施形態と同様であるので省略する。

以上、本発明の第３の実施形態においても第１の実施形態と同様の効果を得ることができる。また、カラーリングのセラミックス製作段階において形状を変更している為、製作後に削り取る必要がない。また、カラーリング１ｃの上部はフラット面１３ｃを有し、ウェハー裏面とカラーリング１ｃのフラット面１３ｃとの間の隙間を極力小さくしている。それにより、ウェハー外周部の異物がカラーリング上端部に付着するスペースが無くなる。その結果、パーティクル異常や搬送エラー異常が起こることなく、安定した生産を実現できる。

次に、本発明の第４の実施形態について図４を参照しつつ説明し、第１の実施形態と異なる部分について説明する。図４はウェハー保持部においてカラーリングの構造を説明するための断面図である。

図４に示すように、静電チャック２，２ａを囲むように設置されているカラーリング１ｄにおいて、既存のカラーリングを加工し直すのではなく、セラミックス製造段階で形状を変更する。カラーリング１ｄの上部には傾斜部１３ｄを形成し、ウェハー裏面とカラーリング１ｃの上端部間にある隙間を極力小さくして形成している。さらに、カラーリング１ｄの上部に傾斜部１３ｄを形成することにより、とカラーリング１ｄの上部に異物が付着するのをより抑制している。また、傾斜部１３ｄの傾斜面はチャンバーの外側を向き、且つ静電チャック２の側壁面に近い側に傾斜部の最上部が位置している。カラーリング１ｄのその他の形状は、図３と同様である。

カラーリング１ｄは、静電チャック２の側壁に対向し且つウェハー２１の外周部の下方に位置する対向部４０ｄを有し、この対向部４０ｄは静電チャック２の側壁を囲むように形成されており、対向部４０ｄにおける静電チャック２に対して外側４１ｄは、ウェハー２１の外周部の最も外側の端部より所定距離ｘだけ内側に位置している。

以上、本発明の第４の実施形態においても第３の実施形態と同様の効果を得ることができる。

次に、本発明の第５の実施形態について図５を参照しつつ説明し、第４の実施形態と異なる部分について説明する。図５はウェハー保持部においてカラーリングの構造を説明するための断面図である。

図５に示すように、静電チャック２，２ａを囲むように設置されているカラーリング１ｅは、静電チャック２と対向する部分の厚さが図４に示すカラーリング１ｄのそれに比べて薄く形成されている。その為、カラーリング１ｅの上部とウェハー２１の裏面が重なる部分を図４に示すカラーリング１ｄのそれに比べて小さくすることができる。具体的には、図４に示すカラーリングに比べて「ｘ_１−ｘ」だけ小さくできる。

詳細には、カラーリング１ｅは、静電チャック２の側壁に対向し且つウェハー２１の外周部の下方に位置する対向部４０ｅを有し、この対向部４０ｅは静電チャック２の側壁を囲むように形成されており、対向部４０ｅにおける静電チャック２に対して外側４１ｅは、ウェハー２１の外周部の最も外側の端部より所定距離ｘ_１だけ内側に位置している。

以上、本発明の第５の実施形態においても第４の実施形態と同様の効果を得ることができる。また、静電チャック２の側壁部に対向するカラーリング１ｅの部分をさらに薄く形成することによって、よりウェハー２１の外周部とカラーリング１ｅが重なる部分を小さくできる。

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。

（ａ）は第１の実施形態に係るＨＤＰ．ＣＶＤ装置におけるウェハー保持部の平面図。（ｂ）は図１（ａ）に示すウェハー保持部においてカラーリングの構造を説明するための断面図。第２の実施形態に係るウェハー保持部においてカラーリングの構造を説明するための断面図。第３の実施形態に係るウェハー保持部においてカラーリングの構造を説明するための断面図。第４の実施形態に係るウェハー保持部においてカラーリングの構造を説明するための断面図。第５の実施形態に係るウェハー保持部においてカラーリングの構造を説明するための断面図。第１の実施形態に係る代表的なＨＤＰ．ＣＶＤ装置を説明する為の模式図。従来の半導体装置の製造方法を説明する為の断面図。（ａ）は従来のＨＤＰ．ＣＶＤ装置におけるウェハー保持部の平面図。（ｂ）は図８（ａ）に示すウェハー保持部においてカラーリングの構造を説明するための断面図。従来の半導体装置の製造方法を説明する為のフローチャート。従来の半導体装置の製造方法を説明する為の断面図。

符号の説明

１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ・・・カラーリング、２，２ａ・・・静電チャック（ＥＳＣ）、３・・・プッシャーピン、４・・・冷却材（上部）、５，７・・・高周波電源（上部）、６・・・ガス導入ノズル、８・・・Ｈｅガスの供給口、９・・・冷却剤（下部）、１０・・・バイアス電源、１１・・・静電チャック用電源、１２・・・下部電極に繋がる配線、２０・・・ウェハストッパ、２１・・・ウェハー、３０，３０ａ，３５，３６・・・配線層、３０ｂ・・・Ａｌ膜の膜残り、３１・・・レジストパターン、３２，３２ａ，３２ｂ，３２ｃ，３２ｄ・・・ＳｉＯ_２膜、３３・・・ＳｉＯ_２、３４・・・Ａｒ、１３ａ，１３ｂ，１３ｄ，１３ｅ・・・傾斜部、１３ｃ・・・フラット面、ｘ_１・・・所定距離、ｙ_１・・・その他の部分、４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅ・・・対向部、４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅ・・・傾斜面の向き

Claims

成膜とエッチングを同時に又は繰り返して行うことで埋め込み性の高い膜をウェハー上に形成する高密度プラズマＣＶＤ装置において、
前記ウェハーが保持され、前記ウェハーより径の小さい静電チャックと、
前記静電チャックの側壁を囲むように設置されたカラーリングと、
を具備し、
前記カラーリングは、前記静電チャックの側壁に対向し且つ前記ウェハーの外周部の下方に位置する対向部を有し、前記対向部は前記静電チャックの側壁を囲むように形成されており、
前記対向部における前記静電チャックに対して外側は、前記ウェハーの外周部の最も外側の端部より内側であって、前記ウェハーの外周裏面にまわりこんで成膜される膜領域よりも内側に位置していることを特徴とする高密度プラズマＣＶＤ装置。
請求項１において、前記対向部の上端部には傾斜面が形成されていることを特徴とする高密度プラズマＣＶＤ装置。
請求項１又は２において、前記対向部の上端部と前記ウェハーの裏面との間の隙間は、前記カラーリングを製造する際における寸法誤差を考慮した上で前記ウェハーと接触しない範囲で可能な限り小さくされていることを特徴とする高密度プラズマＣＶＤ装置。
ウェハー外周部に膜が成膜された状態のウェハーを高密度プラズマＣＶＤ装置に導入し、前記高密度プラズマＣＶＤ装置によって成膜とエッチングを同時に又は繰り返して行うことで埋め込み性の高い膜を前記ウェハー上に形成する工程を有する半導体装置の製造方法において、
前記高密度プラズマＣＶＤ装置は、前記ウェハーが保持され、前記ウェハーより径の小さい静電チャックと、
前記静電チャックの側壁を囲むように設置されたカラーリングと、
を具備し、
前記カラーリングは、前記静電チャックの側壁に対向し且つ前記ウェハーの外周部の下方に位置する対向部を有し、前記対向部は前記静電チャックの側壁を囲むように形成されており、
前記対向部における前記静電チャックに対して外側は、前記ウェハーの外周部の最も外側の端部より内側であって、前記ウェハーの外周裏面にまわりこんで成膜される膜領域よりも内側に位置していることを特徴とする半導体装置の製造方法。