JP2004172348A - 薄膜コンデンサの形成方法 - Google Patents
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Abstract
【目的】リーク電流が少なく、且つ、高耐圧化を実現可能な薄膜コンデンサの形成方法を得る。
【構成】下層メッキ電極の上に誘電体を挟んで上層メッキ電極を形成する薄膜コンデンサの形成方法において、先ず、基板１上に形成した下層メッキシード膜２の上に、特定範囲に位置させて下層メッキ電極３を形成する。次に、基板表面全体に、下層メッキ電極３を覆う誘電体４を形成する。続いて、フォトリソグラフィ技術を用い、誘電体４の上に、下層メッキ電極３を覆う誘電体パターンを定めるレジストＲを形成し、このレジストＲに覆われていない誘電体４及びこの誘電体４の下層に位置する下層メッキシード膜２を除去して、該除去部分から基板１を露出させる。続いて、さらにレジストＲを除去し、下層メッキ電極３上の誘電体４を露出させる。そして、露出させた誘電体４の周囲と基板１とに跨らせて、コンデンサ容量を定めるレジストブリッジ５を形成した後、このレジストブリッジ５及び誘電体４の上に、上層メッキシード膜６を介して上層メッキ電極７を形成する。
【選択図】 図５
【構成】下層メッキ電極の上に誘電体を挟んで上層メッキ電極を形成する薄膜コンデンサの形成方法において、先ず、基板１上に形成した下層メッキシード膜２の上に、特定範囲に位置させて下層メッキ電極３を形成する。次に、基板表面全体に、下層メッキ電極３を覆う誘電体４を形成する。続いて、フォトリソグラフィ技術を用い、誘電体４の上に、下層メッキ電極３を覆う誘電体パターンを定めるレジストＲを形成し、このレジストＲに覆われていない誘電体４及びこの誘電体４の下層に位置する下層メッキシード膜２を除去して、該除去部分から基板１を露出させる。続いて、さらにレジストＲを除去し、下層メッキ電極３上の誘電体４を露出させる。そして、露出させた誘電体４の周囲と基板１とに跨らせて、コンデンサ容量を定めるレジストブリッジ５を形成した後、このレジストブリッジ５及び誘電体４の上に、上層メッキシード膜６を介して上層メッキ電極７を形成する。
【選択図】 図５
Description
【０００１】
【発明の技術分野】
本発明は、薄膜コンデンサの形成方法に関する。
【０００２】
【従来技術およびその問題点】
近年では、基板上に薄膜回路素子や微細配線等の薄膜微細加工を施した薄膜回路が多用化されている。このような薄膜回路に薄膜コンデンサを備える場合、薄膜コンデンサは一般に、次のように形成されている。先ず、基板上にメッキシード膜を介して下層メッキ電極を形成し、形成した下層メッキ電極から露出しているメッキシード膜をミリング等により除去する。次に、下層メッキ電極を誘電体で覆い、この誘電体で覆われた下層メッキ電極の両端部に、コンデンサ寸法（容量）を定めるレジストブリッジを形成する。そして、レジストブリッジを介して誘電体上にメッキシード膜を形成し、このメッキシード膜上に上層メッキ電極を形成する。
【０００３】
しかしながら、上記従来の製造方法では、メッキシード膜を除去するためのミリング時に、該ミリングによって下層メッキ電極の表面が荒れてしまい、この荒れた電極表面に、ミリングによって飛ばされた金属が付着してしまうことが判明した。このような付着物の上に誘電体及び上層メッキ電極が形成されると、付着物が存在しない部分よりも誘電体の膜厚が薄いため、電圧が集中して加わり、初期ショートや通電中の絶縁破壊が起こりやすくなる。また、ミリングによって下層メッキ電極の表面自体が粗くなっていることも、誘電体の膜厚をばらつかせる要因となっている。
【０００４】
上記不具合を解消するには、ミリング終了後に下層メッキ電極の表面をクリーニングして付着物を除去すればよいが、クリーニングだけでは付着物を完全に除去することが難しい。また、下層メッキ電極を電極保護用のレジストで覆って付着物を防止することも考えられるが、ミリングによってレジストが変質してしまうため、ミリング後にレジストを完全に除去することが難しく、下層メッキ電極の上にレジストが残ってしまうことがある。下層メッキ電極の上にレジストが残留していると、該レジストが誘電体の欠陥となり、リーク電流が増大する要因になる。この電極保護用のレジストを形成する場合には、また、該レジスト形成工程分だけ製造工程が長くなってしまう。
【０００５】
【特許文献】
特開平８−１１５８５１号公報
【０００６】
【発明の目的】
本発明は、リーク電流が少なく、且つ、高耐圧化を実現可能な薄膜コンデンサの形成方法を得ることを目的とする。
【０００７】
【発明の概要】
本発明は、下層メッキ電極上に付着物やレジストを介在させることなく誘電体を均一な膜厚で形成することによって、初期ショートや通電中の絶縁破壊を防止し、且つ、コンデンサのリーク電流を抑えようとするものである。
【０００８】
すなわち、本発明は、下層メッキ電極の上に誘電体を挟んで上層メッキ電極を形成する薄膜コンデンサの形成方法において、基板全体上に形成した下層メッキシード膜の上に、特定範囲に位置させて下層メッキ電極を形成する工程；基板表面全体に、前記下層メッキ電極を覆う誘電体を形成する工程；前記誘電体の上に、フォトリソグラフィ技術を用いて、前記下層メッキ電極を覆う誘電体パターンを定めるレジストを形成する工程；このレジストに覆われていない誘電体及びその下層の前記下層メッキシード膜を除去して前記基板を露出させる工程；前記レジストを除去して前記下層メッキ電極上の誘電体を露出させる工程；前記下層メッキ電極上の誘電体の周囲と前記露出させた基板上とに跨らせて、コンデンサ容量を定めるレジストブリッジを形成する工程；及びこのレジストブリッジ及び前記誘電体の上に、上層メッキシード膜を介して上層メッキ電極を形成する工程；を有することを特徴としている。
【０００９】
この形成方法によれば、下層メッキ電極が形成された後すぐに誘電体が形成されるので、下層メッキ電極と誘電体との間には何も介在せず、誘電体は均一な膜厚で形成される。また、下層メッキシード膜を除去するためのミリング時はレジストによって下層メッキ電極及び誘電体が覆われているから、ミリングによってとばされた金属が下層メッキ電極及び誘電体に付着することがなく、また下層メッキ電極及び誘電体がミリングダメージを受けることもない。このように誘電体が均一な膜厚で形成されていれば（誘電体が局部的に薄くなっていなければ）、初期ショートや通電中の絶縁破壊が起こる虞が少なく、コンデンサの絶縁耐圧が高まる。また、下層メッキ電極と誘電体との間には付着物やレジストが介在しないので、コンデンサのリーク電流も小さくなる。
【００１０】
下層メッキシード膜及び上層メッキシード膜は、Ｔｉ導体膜及びＣｕ導体膜による２層構造で形成することが好ましい。このようにメッキシード膜がＴｉ導体膜及びＣｕ導体膜の２層構造をなしていれば、下地との密着性に優れ、且つ、該メッキシード膜上に電解メッキを施して効率良く電極を形成することができる。これにより、製造品質及び製造効率を向上させることができる。
【００１１】
下層メッキ電極及び上層メッキ電極は、Ｃｕ導体膜及びＮｉ導体膜による２層構造で形成することが好ましい。このＣｕ導体膜及びＮｉ導体膜の２層構造によれば、導電性が良好で、さらに酸化や腐食などによる不具合が生じにくく、製造品質及び製造歩留まりの安定を図ることができる。
【００１２】
上記下層メッキシード膜及び上層メッキシード膜はスパッタ法を用いて形成し、上記下層メッキ電極及び上層メッキ電極は電解メッキ法を用いて形成することが好ましい。上記製法を用いれば、パターンの細部にまで確実に電極を形成することでき、さらに、短時間で厚い膜厚の電極を得ることができる。これにより、製品の電気特性の安定化が図れる。
【００１３】
【発明の実施の形態】
図１〜図８を参照し、本発明による薄膜コンデンサの形成方法の一実施形態を説明する。図１〜図８は、薄膜コンデンサの形成方法の各工程を示す断面図である。
【００１４】
先ず、図１に示すように、基板１上に下層メッキシード膜２を全面的に成膜した後、この下層メッキシード膜２の上に、特定範囲に位置させて下層メッキ電極３を電解メッキにより形成する。基板１としては、アルミナセラミックス等からなる絶縁性基板を用いる。下層メッキシード膜２の成膜には、スパッタ法や蒸着法を用いることができる。この下層メッキシード膜２は、基板１との密着が良好で、且つ、該下層メッキシード膜２上に電解メッキを施せるように、例えばＴｉ導体膜及びＣｕ導体膜による２層構造で形成することが好ましい。本実施形態では、Ｔｉ導体膜を約１５ｎｍ程度の膜厚、Ｃｕ導体膜を約１００ｎｍ程度の膜厚でそれぞれ成膜する。一方、下層メッキ電極３は、導電性が良好で、且つ、酸化や腐食などによる不具合が生じないように、例えばＣｕ導体膜及びＮｉ導体膜による２層構造で形成することが好ましい。本実施形態では、Ｃｕ導体膜を約３μｍ程度の膜厚、Ｎｉ導体膜を約０．３μｍ程度の膜厚でそれぞれ形成する。
【００１５】
次に、図２に示すように、下層メッキ電極３を含む基板表面全体に、該下層メッキ電極３を覆う誘電体４を成膜する。成膜にはスパッタ法、イオンビームスパッタ法等を用いる。誘電体４はＳｉＯ２膜より形成することが好ましく、本実施形態では誘電体４を約３４０ｎｍ程度の膜厚で形成する。
【００１６】
誘電体４を形成したら、フォトリソグラフィ技術を用いて、図３に示すように誘電体４の上にレジストＲを形成する。レジストＲは、下層メッキ電極３を覆う誘電体パターンを定めるためのレジストである。そして図４に示すように、レジストＲに覆われていない誘電体４を反応性イオンエッチング（ＲＩＥ）またはウエットエッチング等により除去し、該除去部分から下層メッキシード膜２を露出させる。
【００１７】
続いて、図５に示すようにミリング処理を行ない、露出させた下層メッキシード膜２を除去する。図５の矢印方向はミリング方向を示している。下層メッキシード膜２の除去部分からは、基板１が露出する。このミリング工程では、レジストＲによって下層メッキ電極３及び誘電体４が覆われているので、下層メッキ電極３及び誘電体４の表面がミリングダメージを受けることがなく、また、ミリングによって飛ばされた金属が下層メッキ電極３及び誘電体４に付着することもない。
【００１８】
下層メッキシード膜２を除去したら、図６に示すようにレジストＲを除去し、下層メッキ電極３上の誘電体４を露出させる。続いて、図７に示すように、下層メッキ電極３上の誘電体４の周囲と露出している基板１とに跨らせて、コンデンサ容量を規定するレジストブリッジ５を形成する。
【００１９】
そして、図８に示すように、このレジストブリッジ５及び誘電体４の上に上層メッキシード膜６を成膜した後、この上層メッキシード膜６の上に上層メッキ電極７を電解メッキにより形成する。上層メッキシード膜６の成膜には、スパッタや蒸着法等を用いることができる。この上層メッキシード膜６は、下地（レジストブリッジ５及び誘電体４）との密着が良好で、且つ、該上層メッキシード膜６上に電解メッキを施せるように、例えばＴｉ導体膜及びＣｕ導体膜による２層構造で形成することが好ましい。本実施形態では、Ｔｉ導体膜を約１５ｎｍ程度の膜厚、Ｃｕ導体膜を約１００ｎｍ程度の膜厚でそれぞれ成膜する。上層メッキ電極７は、導電性が良好で、且つ、酸化や腐食などによる不具合が生じないように、例えばＣｕ導体膜及びＮｉ導体膜による２層構造で形成することが好ましい。本実施形態では、Ｃｕ導体膜を約４μｍ程度の膜厚、Ｎｉ導体膜を約０．２μｍ程度の膜厚でそれぞれ形成する。以上の工程により、薄膜コンデンサ１０が完成する。
【００２０】
以上の本実施形態によれば、下層メッキ電極３を覆っている誘電体４をレジストＲで覆った後に、このレジストＲに覆われていない誘電体４及びこの誘電体４の下層に位置する下層メッキシード膜２を除去するので、ミリングによってとばされた金属が下層メッキ電極３及び誘電体４に付着することがなく、また下層メッキ電極３及び誘電体４がミリングダメージを受けることもない。よって、レジストＲを除去した後には、均一な膜厚で下層メッキ電極３上に形成された誘電体４が露出し、この均一な誘電体４の上に上層メッキシード膜６及び上層メッキ電極７が形成される。このように下層メッキ電極３と上層メッキ電極７との間に挟まれた誘電体４が均一な膜厚で形成されていれば（誘電体４が局部的に薄くなっていなければ）、該下層メッキ電極３及び上層メッキ電極７の間でショートや絶縁破壊が起こりにくく、コンデンサの絶縁耐圧が高まる。また下層メッキ電極３と誘電体４の間には、付着物やレジストが介在しないので、コンデンサのリーク電流も良好に抑えられる。さらに本実施形態によれば、誘電体パターンを定めるレジストＲを用いて下層メッキシード膜２を除去するので、工程数が増えなくて済む。
【００２１】
また本実施形態では、下層メッキシード膜２と上層メッキシード膜６をスパッタ法または蒸着法により形成し、下層メッキ電極３及び上層メッキ電極７を電解メッキ法により形成しているので、パターンの細部にまで確実に下層メッキ電極３及び上層メッキ電極７を形成することでき、さらに、短時間で厚い膜厚を得ることができる。
【００２２】
以上の本実施形態では、下層メッキシード膜２と上層メッキシード膜６をＴｉ導体膜及びＣｕ導体膜による２層構造でそれぞれ形成しているが、単層構造であっても３層以上の多層構造であってもよい。同様に、下層メッキ電極３及び上層メッキ電極７もＣｕ導体膜及びＮｉ導体膜による２層構造で形成しているが、単層構造であっても３層以上の多層構造であってもよい。さらにＣｕやＴｉ、Ｎｉの替わりに、Ａｕ、Ｐｄ、Ｎｉ、Ｃｒ、Ｔａ、ＡｇＰｔ等を用いることも可能である。なお、本明細書中に記載した数値は一例であり、各メッキシード膜や電極、誘電体の膜厚はこれに限定されるものではない。
【００２３】
【発明の効果】
以上のように本発明によれば、下層メッキ電極を含む基板表面全体に誘電体を形成し、該下層メッキ電極上の誘電体を誘電体パターン形成用のレジストで覆った後に、このレジストに覆われていない誘電体及びその下層に位置する下層メッキシード膜を除去するので、ミリングによってとばされた金属が下層メッキ電極及び誘電体に付着せず、また下層メッキ電極及び誘電体がミリングダメージを受けることもない。これにより、均一な誘電体上に、上層メッキシード膜及び上層メッキ電極が形成される。よって、下層メッキ電極及び上層メッキ電極の間でショートや絶縁破壊が起こりにくく、コンデンサの絶縁耐圧が高まる。また下層メッキ電極と誘電体との間には付着物やレジストが介在していないので、コンデンサのリーク電流が少なくなる。
【図面の簡単な説明】
【図１】本発明による薄膜コンデンサの形成方法の一実施形態における一工程を示す断面図である。
【図２】図１に示す工程の次に行なわれる一工程の断面図である。
【図３】図２に示す工程の次に行なわれる一工程の断面図である。
【図４】図３に示す工程の次に行なわれる一工程の断面図である。
【図５】図４に示す工程の次に行なわれる一工程の断面図である。
【図６】図５に示す工程の次に行なわれる一工程の断面図である。
【図７】図６に示す工程の次に行なわれる一工程の断面図である。
【図８】図７に示す工程の次に行なわれる一工程の断面図である。
【符号の説明】
１ 基板（絶縁性基板）
２ 下層メッキシード膜
３ 下層メッキ電極
４ 誘電体
５ レジストブリッジ
６ 上層メッキシード膜
７ 上層メッキ電極
１０ 薄膜コンデンサ
Ｒ レジスト
【発明の技術分野】
本発明は、薄膜コンデンサの形成方法に関する。
【０００２】
【従来技術およびその問題点】
近年では、基板上に薄膜回路素子や微細配線等の薄膜微細加工を施した薄膜回路が多用化されている。このような薄膜回路に薄膜コンデンサを備える場合、薄膜コンデンサは一般に、次のように形成されている。先ず、基板上にメッキシード膜を介して下層メッキ電極を形成し、形成した下層メッキ電極から露出しているメッキシード膜をミリング等により除去する。次に、下層メッキ電極を誘電体で覆い、この誘電体で覆われた下層メッキ電極の両端部に、コンデンサ寸法（容量）を定めるレジストブリッジを形成する。そして、レジストブリッジを介して誘電体上にメッキシード膜を形成し、このメッキシード膜上に上層メッキ電極を形成する。
【０００３】
しかしながら、上記従来の製造方法では、メッキシード膜を除去するためのミリング時に、該ミリングによって下層メッキ電極の表面が荒れてしまい、この荒れた電極表面に、ミリングによって飛ばされた金属が付着してしまうことが判明した。このような付着物の上に誘電体及び上層メッキ電極が形成されると、付着物が存在しない部分よりも誘電体の膜厚が薄いため、電圧が集中して加わり、初期ショートや通電中の絶縁破壊が起こりやすくなる。また、ミリングによって下層メッキ電極の表面自体が粗くなっていることも、誘電体の膜厚をばらつかせる要因となっている。
【０００４】
上記不具合を解消するには、ミリング終了後に下層メッキ電極の表面をクリーニングして付着物を除去すればよいが、クリーニングだけでは付着物を完全に除去することが難しい。また、下層メッキ電極を電極保護用のレジストで覆って付着物を防止することも考えられるが、ミリングによってレジストが変質してしまうため、ミリング後にレジストを完全に除去することが難しく、下層メッキ電極の上にレジストが残ってしまうことがある。下層メッキ電極の上にレジストが残留していると、該レジストが誘電体の欠陥となり、リーク電流が増大する要因になる。この電極保護用のレジストを形成する場合には、また、該レジスト形成工程分だけ製造工程が長くなってしまう。
【０００５】
【特許文献】
特開平８−１１５８５１号公報
【０００６】
【発明の目的】
本発明は、リーク電流が少なく、且つ、高耐圧化を実現可能な薄膜コンデンサの形成方法を得ることを目的とする。
【０００７】
【発明の概要】
本発明は、下層メッキ電極上に付着物やレジストを介在させることなく誘電体を均一な膜厚で形成することによって、初期ショートや通電中の絶縁破壊を防止し、且つ、コンデンサのリーク電流を抑えようとするものである。
【０００８】
すなわち、本発明は、下層メッキ電極の上に誘電体を挟んで上層メッキ電極を形成する薄膜コンデンサの形成方法において、基板全体上に形成した下層メッキシード膜の上に、特定範囲に位置させて下層メッキ電極を形成する工程；基板表面全体に、前記下層メッキ電極を覆う誘電体を形成する工程；前記誘電体の上に、フォトリソグラフィ技術を用いて、前記下層メッキ電極を覆う誘電体パターンを定めるレジストを形成する工程；このレジストに覆われていない誘電体及びその下層の前記下層メッキシード膜を除去して前記基板を露出させる工程；前記レジストを除去して前記下層メッキ電極上の誘電体を露出させる工程；前記下層メッキ電極上の誘電体の周囲と前記露出させた基板上とに跨らせて、コンデンサ容量を定めるレジストブリッジを形成する工程；及びこのレジストブリッジ及び前記誘電体の上に、上層メッキシード膜を介して上層メッキ電極を形成する工程；を有することを特徴としている。
【０００９】
この形成方法によれば、下層メッキ電極が形成された後すぐに誘電体が形成されるので、下層メッキ電極と誘電体との間には何も介在せず、誘電体は均一な膜厚で形成される。また、下層メッキシード膜を除去するためのミリング時はレジストによって下層メッキ電極及び誘電体が覆われているから、ミリングによってとばされた金属が下層メッキ電極及び誘電体に付着することがなく、また下層メッキ電極及び誘電体がミリングダメージを受けることもない。このように誘電体が均一な膜厚で形成されていれば（誘電体が局部的に薄くなっていなければ）、初期ショートや通電中の絶縁破壊が起こる虞が少なく、コンデンサの絶縁耐圧が高まる。また、下層メッキ電極と誘電体との間には付着物やレジストが介在しないので、コンデンサのリーク電流も小さくなる。
【００１０】
下層メッキシード膜及び上層メッキシード膜は、Ｔｉ導体膜及びＣｕ導体膜による２層構造で形成することが好ましい。このようにメッキシード膜がＴｉ導体膜及びＣｕ導体膜の２層構造をなしていれば、下地との密着性に優れ、且つ、該メッキシード膜上に電解メッキを施して効率良く電極を形成することができる。これにより、製造品質及び製造効率を向上させることができる。
【００１１】
下層メッキ電極及び上層メッキ電極は、Ｃｕ導体膜及びＮｉ導体膜による２層構造で形成することが好ましい。このＣｕ導体膜及びＮｉ導体膜の２層構造によれば、導電性が良好で、さらに酸化や腐食などによる不具合が生じにくく、製造品質及び製造歩留まりの安定を図ることができる。
【００１２】
上記下層メッキシード膜及び上層メッキシード膜はスパッタ法を用いて形成し、上記下層メッキ電極及び上層メッキ電極は電解メッキ法を用いて形成することが好ましい。上記製法を用いれば、パターンの細部にまで確実に電極を形成することでき、さらに、短時間で厚い膜厚の電極を得ることができる。これにより、製品の電気特性の安定化が図れる。
【００１３】
【発明の実施の形態】
図１〜図８を参照し、本発明による薄膜コンデンサの形成方法の一実施形態を説明する。図１〜図８は、薄膜コンデンサの形成方法の各工程を示す断面図である。
【００１４】
先ず、図１に示すように、基板１上に下層メッキシード膜２を全面的に成膜した後、この下層メッキシード膜２の上に、特定範囲に位置させて下層メッキ電極３を電解メッキにより形成する。基板１としては、アルミナセラミックス等からなる絶縁性基板を用いる。下層メッキシード膜２の成膜には、スパッタ法や蒸着法を用いることができる。この下層メッキシード膜２は、基板１との密着が良好で、且つ、該下層メッキシード膜２上に電解メッキを施せるように、例えばＴｉ導体膜及びＣｕ導体膜による２層構造で形成することが好ましい。本実施形態では、Ｔｉ導体膜を約１５ｎｍ程度の膜厚、Ｃｕ導体膜を約１００ｎｍ程度の膜厚でそれぞれ成膜する。一方、下層メッキ電極３は、導電性が良好で、且つ、酸化や腐食などによる不具合が生じないように、例えばＣｕ導体膜及びＮｉ導体膜による２層構造で形成することが好ましい。本実施形態では、Ｃｕ導体膜を約３μｍ程度の膜厚、Ｎｉ導体膜を約０．３μｍ程度の膜厚でそれぞれ形成する。
【００１５】
次に、図２に示すように、下層メッキ電極３を含む基板表面全体に、該下層メッキ電極３を覆う誘電体４を成膜する。成膜にはスパッタ法、イオンビームスパッタ法等を用いる。誘電体４はＳｉＯ２膜より形成することが好ましく、本実施形態では誘電体４を約３４０ｎｍ程度の膜厚で形成する。
【００１６】
誘電体４を形成したら、フォトリソグラフィ技術を用いて、図３に示すように誘電体４の上にレジストＲを形成する。レジストＲは、下層メッキ電極３を覆う誘電体パターンを定めるためのレジストである。そして図４に示すように、レジストＲに覆われていない誘電体４を反応性イオンエッチング（ＲＩＥ）またはウエットエッチング等により除去し、該除去部分から下層メッキシード膜２を露出させる。
【００１７】
続いて、図５に示すようにミリング処理を行ない、露出させた下層メッキシード膜２を除去する。図５の矢印方向はミリング方向を示している。下層メッキシード膜２の除去部分からは、基板１が露出する。このミリング工程では、レジストＲによって下層メッキ電極３及び誘電体４が覆われているので、下層メッキ電極３及び誘電体４の表面がミリングダメージを受けることがなく、また、ミリングによって飛ばされた金属が下層メッキ電極３及び誘電体４に付着することもない。
【００１８】
下層メッキシード膜２を除去したら、図６に示すようにレジストＲを除去し、下層メッキ電極３上の誘電体４を露出させる。続いて、図７に示すように、下層メッキ電極３上の誘電体４の周囲と露出している基板１とに跨らせて、コンデンサ容量を規定するレジストブリッジ５を形成する。
【００１９】
そして、図８に示すように、このレジストブリッジ５及び誘電体４の上に上層メッキシード膜６を成膜した後、この上層メッキシード膜６の上に上層メッキ電極７を電解メッキにより形成する。上層メッキシード膜６の成膜には、スパッタや蒸着法等を用いることができる。この上層メッキシード膜６は、下地（レジストブリッジ５及び誘電体４）との密着が良好で、且つ、該上層メッキシード膜６上に電解メッキを施せるように、例えばＴｉ導体膜及びＣｕ導体膜による２層構造で形成することが好ましい。本実施形態では、Ｔｉ導体膜を約１５ｎｍ程度の膜厚、Ｃｕ導体膜を約１００ｎｍ程度の膜厚でそれぞれ成膜する。上層メッキ電極７は、導電性が良好で、且つ、酸化や腐食などによる不具合が生じないように、例えばＣｕ導体膜及びＮｉ導体膜による２層構造で形成することが好ましい。本実施形態では、Ｃｕ導体膜を約４μｍ程度の膜厚、Ｎｉ導体膜を約０．２μｍ程度の膜厚でそれぞれ形成する。以上の工程により、薄膜コンデンサ１０が完成する。
【００２０】
以上の本実施形態によれば、下層メッキ電極３を覆っている誘電体４をレジストＲで覆った後に、このレジストＲに覆われていない誘電体４及びこの誘電体４の下層に位置する下層メッキシード膜２を除去するので、ミリングによってとばされた金属が下層メッキ電極３及び誘電体４に付着することがなく、また下層メッキ電極３及び誘電体４がミリングダメージを受けることもない。よって、レジストＲを除去した後には、均一な膜厚で下層メッキ電極３上に形成された誘電体４が露出し、この均一な誘電体４の上に上層メッキシード膜６及び上層メッキ電極７が形成される。このように下層メッキ電極３と上層メッキ電極７との間に挟まれた誘電体４が均一な膜厚で形成されていれば（誘電体４が局部的に薄くなっていなければ）、該下層メッキ電極３及び上層メッキ電極７の間でショートや絶縁破壊が起こりにくく、コンデンサの絶縁耐圧が高まる。また下層メッキ電極３と誘電体４の間には、付着物やレジストが介在しないので、コンデンサのリーク電流も良好に抑えられる。さらに本実施形態によれば、誘電体パターンを定めるレジストＲを用いて下層メッキシード膜２を除去するので、工程数が増えなくて済む。
【００２１】
また本実施形態では、下層メッキシード膜２と上層メッキシード膜６をスパッタ法または蒸着法により形成し、下層メッキ電極３及び上層メッキ電極７を電解メッキ法により形成しているので、パターンの細部にまで確実に下層メッキ電極３及び上層メッキ電極７を形成することでき、さらに、短時間で厚い膜厚を得ることができる。
【００２２】
以上の本実施形態では、下層メッキシード膜２と上層メッキシード膜６をＴｉ導体膜及びＣｕ導体膜による２層構造でそれぞれ形成しているが、単層構造であっても３層以上の多層構造であってもよい。同様に、下層メッキ電極３及び上層メッキ電極７もＣｕ導体膜及びＮｉ導体膜による２層構造で形成しているが、単層構造であっても３層以上の多層構造であってもよい。さらにＣｕやＴｉ、Ｎｉの替わりに、Ａｕ、Ｐｄ、Ｎｉ、Ｃｒ、Ｔａ、ＡｇＰｔ等を用いることも可能である。なお、本明細書中に記載した数値は一例であり、各メッキシード膜や電極、誘電体の膜厚はこれに限定されるものではない。
【００２３】
【発明の効果】
以上のように本発明によれば、下層メッキ電極を含む基板表面全体に誘電体を形成し、該下層メッキ電極上の誘電体を誘電体パターン形成用のレジストで覆った後に、このレジストに覆われていない誘電体及びその下層に位置する下層メッキシード膜を除去するので、ミリングによってとばされた金属が下層メッキ電極及び誘電体に付着せず、また下層メッキ電極及び誘電体がミリングダメージを受けることもない。これにより、均一な誘電体上に、上層メッキシード膜及び上層メッキ電極が形成される。よって、下層メッキ電極及び上層メッキ電極の間でショートや絶縁破壊が起こりにくく、コンデンサの絶縁耐圧が高まる。また下層メッキ電極と誘電体との間には付着物やレジストが介在していないので、コンデンサのリーク電流が少なくなる。
【図面の簡単な説明】
【図１】本発明による薄膜コンデンサの形成方法の一実施形態における一工程を示す断面図である。
【図２】図１に示す工程の次に行なわれる一工程の断面図である。
【図３】図２に示す工程の次に行なわれる一工程の断面図である。
【図４】図３に示す工程の次に行なわれる一工程の断面図である。
【図５】図４に示す工程の次に行なわれる一工程の断面図である。
【図６】図５に示す工程の次に行なわれる一工程の断面図である。
【図７】図６に示す工程の次に行なわれる一工程の断面図である。
【図８】図７に示す工程の次に行なわれる一工程の断面図である。
【符号の説明】
１ 基板（絶縁性基板）
２ 下層メッキシード膜
３ 下層メッキ電極
４ 誘電体
５ レジストブリッジ
６ 上層メッキシード膜
７ 上層メッキ電極
１０ 薄膜コンデンサ
Ｒ レジスト
Claims (4)
- 下層メッキ電極の上に誘電体を挟んで上層メッキ電極を形成する薄膜コンデンサの形成方法において、
基板全体上に形成した下層メッキシード膜の上に、特定範囲に位置させて下層メッキ電極を形成する工程；
基板表面全体に、前記下層メッキ電極を覆う誘電体を形成する工程；
前記誘電体の上に、フォトリソグラフィ技術を用いて、前記下層メッキ電極を覆う誘電体パターンを定めるレジストを形成する工程；
このレジストに覆われていない誘電体及びその下層の前記下層メッキシード膜を除去して前記基板を露出させる工程；
前記レジストを除去して前記下層メッキ電極上の誘電体を露出させる工程；
露出させた誘電体の周囲と前記基板上とに跨らせて、コンデンサ容量を定めるレジストブリッジを形成する工程；及び
このレジストブリッジ及び前記誘電体の上に、上層メッキシード膜を介して上層メッキ電極を形成する工程；
を有することを特徴とする薄膜コンデンサの形成方法。 - 前記下層メッキシード膜及び前記上層メッキシード膜を、Ｔｉ導体膜及びＣｕ導体膜による２層構造で形成する請求項１記載の薄膜コンデンサの形成方法。
- 前記下層メッキ電極及び前記上層メッキ電極を、Ｃｕ導体膜及びＮｉ導体膜による２層構造で形成する請求項１または２記載の薄膜コンデンサの形成方法。
- スパッタ法を用いて前記下層メッキシード膜及び前記上層メッキシード膜を形成し、電解メッキ法を用いて前記下層メッキ電極及び前記上層メッキ電極を形成する請求項１ないし３のいずれか一項に記載の薄膜コンデンサの形成方法。
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