KR20210085161A - 커패시터 구조물, 이의 제조 방법, 상기 커패시터 구조물을 포함하는 반도체 장치 및 이의 제조 방법 - Google Patents
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Abstract
커패시터 구조물은 기판 상에 순차적으로 적층된 하부 전극, 유전막 및 상부 전극을 포함할 수 있으며, 상기 하부 전극은 금속 질화물(M1Ny)을 포함(M1은 제1 금속, y는 양의 실수)하고, 상기 유전막은 금속 산화물(M2Ox)을 포함(M1은 제2 금속, x는 양의 실수)하되, 질소(N) 성분을 더 포함할 수 있다. 이때, 상기 유전막에 포함된 질소 성분의 검출 강도(detection intensity) 최대값은 상기 하부 전극에 포함된 질소 성분의 검출 강도 최대값보다 클 수 있다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 커패시터 구조물을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 제조 공정에서, 순차적으로 적층된 하부 전극, 유전막 및 상부 전극을 포함하며 콘택 플러그에 전기적으로 연결된 커패시터 구조물을 형성할 수 있다. 이때, 상기 커패시터 구조물의 전기적 특성 향상을 위하여, 이에 포함된 상기 유전막의 두께를 증가시킴으로써 상기 유전막의 유전율을 향상시킬 수 있으나, 이 경우 상기 반도체 장치의 집적도가 저하된다는 문제점이 있다.
본 발명의 일 과제는 향상된 전기적 특성을 갖는 커패시터 구조물을 제공하는 데 있다.
본 발명의 다른 과제는 향상된 전기적 특성을 갖는 커패시터 구조물의 제조 방법을 제공하는 데 있다.
본 발명의 또 다른 과제는 향상된 전기적 특성을 갖는 커패시터 구조물을 포함하는 반도체 장치를 제공하는 데 있다.
본 발명의 또 다른 과제는 향상된 전기적 특성을 갖는 커패시터 구조물을 포함하는 반도체 장치의 제조 방법을 제공하는 데 있다.
상술한 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 커패시터 구조물에 있어서, 상기 커패시터 구조물은 기판 상에 순차적으로 적층된 하부 전극, 유전막 및 상부 전극을 포함할 수 있다. 상기 하부 전극은 금속 질화물(M1Ny)을 포함(M1은 제1 금속, y는 양의 실수)할 수 있고, 상기 유전막은 금속 산화물(M2Ox)을 포함(M1은 제2 금속, x는 양의 실수)하되, 질소(N) 성분을 더 포함할 수 있으며, 상기 유전막에 포함된 질소 성분의 검출 강도(detection intensity) 최대값은 상기 하부 전극에 포함된 질소 성분의 검출 강도 최대값보다 클 수 있다.
상술한 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 커패시터 구조물에 있어서, 상기 커패시터 구조물은 기판 상의 상에 순차적으로 적층된 하부 전극, 유전막 및 상부 전극을 포함할 수 있다. 상기 하부 전극은 금속 질화물(M1Ny)을 포함(M1은 제1 금속)할 수 있고, 상기 유전막은 금속 산화물(M2Ox)을 포함(M1은 제2 금속)하되, 질소(N) 성분을 더 포함할 수 있으며, 상기 유전막은 이에 포함된 질소 성분의 검출량(detection quantity)이 증가하는 제1 부분, 및 상기 제1 부분 상에 형성되며 상기 유전막에 포함된 질소 성분의 검출량이 감소하는 제2 부분을 포함할 수 있다.
상술한 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치에 있어서, 상기 반도체 장치는 기판 상부에서 상기 기판 상면에 평행한 제1 방향으로 각각 연장되며, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 서로 이격된 게이트 구조물들, 상기 게이트 구조물들 상에서 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 서로 이격된 비트 라인 구조물, 상기 비트 라인 구조물에 인접한 콘택 플러그 구조물, 및 상기 콘택 플러그 구조물의 상면에 접촉하는 커패시터 구조물을 포함할 수 있다. 상기 커패시터 구조물은 순차적으로 적층된 하부 전극, 유전막 및 상부 전극을 포함할 수 있고, 상기 하부 전극은 금속 질화물(M1Ny)을 포함(M1은 제1 금속)할 수 있으며, 상기 유전막은 금속 산화물(M2Ox)을 포함(M1은 제2 금속)하되, 질소(N) 성분을 더 포함할 수 있고, 상기 유전막에 포함된 질소 성분의 검출 강도(detection intensity) 최대값은 상기 하부 전극에 포함된 질소 성분의 검출 강도 최대값보다 클 수 있다.
상술한 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 커패시터 구조물의 제조 방법에 있어서, 상기 방법은 기판 상에 하부 전극을 형성하고, 상기 하부 전극 상에 중심금속 및 이에 결합된 제1 및 제2 리간드들을 포함하는 제1 금속 전구체를 공급하여 제1 시드막을 형성하고, 상기 제1 및 제2 리간드들 중 아미도기(-NR1R2, R1 및 R2는 서로 같거나 다른 탄소수 1 내지 5의 알킬기)를 포함하는 제2 리간드를 이보다 작은 크기의 아민기(-NH2)를 포함하는 제3 리간드로 치환함으로써, 제2 금속 전구체를 포함하는 제2 시드막을 형성하고, 상기 제2 시드막 상에 제4 및 제5 리간드들을 포함하는 제3 금속 전구체를 공급함으로써, 상기 제2 및 제3 금속 전구체들을 포함하는 제3 시드막을 형성하고, 상기 제3 시드막에 대해 산화 공정을 수행함으로써 유전막을 형성하고, 그리고 상기 유전막 상에 상부 전극을 형성하는 것을 포함할 수 있다.
상술한 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에 있어서, 상기 방법은 기판 상부에 상기 기판 상면에 평행한 제1 방향으로 각각 연장되며, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 서로 이격된 게이트 구조물들을 형성하고, 상기 게이트 구조물들 상에서 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 서로 이격된 비트 라인 구조물을 형성하고, 상기 비트 라인 구조물에 인접하는 콘택 플러그 구조물을 형성하고, 그리고 상기 콘택 플러그 구조물의 상면에 접촉하며, 순차적으로 적층된 하부 전극, 유전막 및 상부 전극을 포함하는 커패시터 구조물을 형성하는 것을 포함할 수 있다. 상기 유전막은 상기 하부 전극 상에 중심금속 및 이에 결합된 제1 및 제2 리간드들을 포함하는 제1 금속 전구체를 공급하여 제1 시드막을 형성하고, 상기 제1 및 제2 리간드들 중 아미도기(-NR1R2, R1 및 R2는 서로 같거나 다른 탄소수 1 내지 5의 알킬기)를 포함하는 제2 리간드를 이보다 작은 크기의 아민기(-NH2)를 포함하는 제3 리간드로 치환함으로써, 제2 금속 전구체를 포함하는 제2 시드막을 형성하고, 상기 제2 시드막 상에 제4 및 제5 리간드들을 포함하는 제3 금속 전구체를 더 공급함으로써, 제2 및 제3 금속 전구체들을 포함하는 제3 시드막을 형성하고, 그리고 상기 제3 시드막에 대해 산화 공정을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 따른 커패시터 구조물은 순차적으로 적층된 하부 전극, 유전막 및 상부 전극을 포함할 수 있으며, 상기 유전막은 제1 금속 전구체를 포함하는 시드막을 형성한 후, 상기 제1 금속 전구체에 포함된 제1 리간드를 보다 작은 크기의 제2 리간드로 치환시킴으로써 상기 시드막 내에 빈 공간을 발생시킬 수 있고, 상기 빈 공간을 채우도록 제2 금속 전구체를 더 공급할 수 있으며, 이후 상기 제1 및 제2 금속 전구체들을 산화시킴으로써 형성될 수 있다.
이에 따라, 상기 유전막의 밀도가 증가하여 유전율이 향상될 수 있으며, 그럼에도 그 두께는 증가하지 않을 수 있으므로, 상기 유전막을 포함하는 반도체 장치의 집적도가 저하되지 않을 수 있다.
도 1 내지 도 12는 예시적인 실시예들에 따른 커패시터 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 13은 예시적인 실시예들에 따른 유전막의 형성 방법을 설명하기 위한 순서도이다.
도 14 내지 도 31은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 13은 예시적인 실시예들에 따른 유전막의 형성 방법을 설명하기 위한 순서도이다.
도 14 내지 도 31은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하고자 한다.
이하에서는, 기판(10) 상면에 평행하며 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들로 정의하기로 한다.
도 1 내지 도 12는 예시적인 실시예들에 따른 커패시터 구조물의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 1-4, 7, 9 및 11은 단면도들이고, 도 5, 6, 8, 10 및 12는 대응하는 각 단면도들의 X 영역에 대한 확대 단면도들이다. 이때, 도 5, 6, 8, 10 및 12는 설명의 편의를 위하여, 비가시적인(unvisual) 구성요소에 대한 구조를 도시하고 있다.
도 1을 참조하면, 기판(10) 상에 콘택 플러그(20)를 수용하는 제1 층간 절연막(30)을 형성하고, 제1 층간 절연막(30) 및 콘택 플러그(20) 상에 식각 저지막(40) 및 몰드막(50)을 순차적으로 적층한 후, 이들을 부분적으로 식각하여 콘택 플러그(20)의 상면 및 이에 인접하는 제1 층간 절연막(30) 상면을 노출시키는 제1 개구를 형성하고, 상기 제1 개구에 의해 노출된 콘택 플러그(20)의 상면 및 제1 층간 절연막(30) 상면, 상기 제1 개구의 측벽, 및 몰드막(50)의 상면에 하부 전극막(60)을 형성할 수 있다.
기판(10)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(10)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
기판(10) 상에는 각종 소자들(도시되지 않음), 예를 들어, 액티브 패턴, 게이트 구조물, 비트 라인 구조물, 소스/드레인 층 등이 형성될 수 있다. 이때, 상기 각종 소자들은 제1 층간 절연막(30)에 의해 커버될 수 있으며, 콘택 플러그(20)는 예를 들어, 상기 소스/드레인 층에 전기적으로 연결될 수 있다.
콘택 플러그(20)는 예를 들어, 텅스텐(W), 알루미늄(Al), 구리 등과 같은 금속 및/또는 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 제1 층간 절연막(30)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 하부 전극막(60)은 예를 들어, 금속 질화물을 포함할 수 있다.
일 실시예에 있어서, 하부 전극막(60)은 금속막(도시되지 않음)을 형성한 후, 이를 질화시킴으로써 형성될 수 있다.
한편, 순차적으로 적층된 식각 저지막(40) 및 몰드막(50)은 각각 서로에 대해 식각 선택비를 갖는 물질 예를 들어, 실리콘 산화물과 같은 산화물 및 실리콘 질화물과 같은 질화물을 각각 포함할 수 있다.
예시적인 실시예들에 있어서, 콘택 플러그(20)는 상기 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 예를 들어, 벌집 모양으로 배열될 수 있다. 이때, 각 콘택 플러그들(20)은 상부에서 보았을 때, 원형, 타원형 혹은 다각형의 형상을 가질 수 있다.
도 2를 참조하면, 상기 제1 개구를 채우는 희생막(도시하지 않음)을 하부 전극막(60) 상에 형성한 후, 몰드막(50)의 상면이 노출될 때까지 상기 제2 희생막 및 하부 전극막(60)을 평탄화함으로써 하부 전극막(60)을 노드 분리할 수 있다.
도 3을 참조하면, 상기 희생막 및 몰드막(50)을 제거할 수 있다.
이에 따라, 콘택 플러그(20)의 상면 및 이에 인접한 제1 층간 절연막(30) 상면에 예를 들어, 컵 형상의 하부 전극(65)이 형성될 수 있으며, 식각 저지막(40)의 상면이 노출될 수 있다. 예시적인 실시예들에 있어서, 상기 제2 희생막 및 몰드막(50)은 습식 식각 공정을 수행함으로써 제거할 수 있다.
이와는 달리, 하부 전극(65)은 필라(pillar) 형상으로 형성될 수도 있다.
도 4 및 5를 참조하면, 식각 저지막(40)의 상면 및 하부 전극(65)의 상면 및 측벽에 제1 시드막(70)을 컨포멀하게 형성할 수 있다.
제1 시드막(70)은 예를 들어, MCxNy(M은 중심금속, C는 탄소, N은 질소, x 및 y는 양의 실수)의 조성을 갖는 제1 금속 전구체(metal precursor)를 포함할 수 있다. 예시적인 실시예들에 있어서, 중심금속(M)은 Li, Be, B, Na, Mg, Al, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr, Vb, Mo, Tc, Ru Rh, Pd, Ag, Cd, In, Sn, Sb, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Pb, Bi, Po, Fr, Ra 및 Ac로 이루어진 그룹에서 선택된 적어도 하나를 포함할 수 있다.
한편, 제1 시드막(70)에 포함된 상기 제1 금속 전구체는 M(L1)n(L2)m의 일반식으로 표현될 수도 있으며, 이때 M은 상기 중심금속이고, L1 및 L2는 중심금속(M)에 결합된 서로 다른 리간드들일 수 있다. 이하에서는 L1을 제1 리간드로 지칭하고, L2를 제2 리간드로 지칭하기로 하며, 이후 설명되는 L3 및 L4도 각각 제3 리간드 및 제4 리간드로 지칭하기로 한다.
제1 리간드(L1)는 탄소수 1 내지 5의 알킬기, 또는 탄소수 4 이상의 방향족성 고리화합물 또는 헤테로 고리화합물일 수 있으며, 상기 고리화합물이 치환기를 갖는 경우, 상기 치환기는 메틸(methyl)기, 에틸(ethyl)기 등 적어도 하나 이상의 알킬기를 포함할 수 있다.
제2 리간드(L2)는 아미도(amido)기 또는 이를 포함하는 질소 화합물일 수 있으며, 아미도기는 하나의 질소 원자에 각각 독립적으로 결합된 메틸(methyl)기, 에틸(ethyl)기 등 적어도 하나 이상의 알킬기를 포함할 수 있다. 이에 따라, 제2 리간드(L2)에 포함된 아미도기는 -NR1R2의 일반식으로 표현될 수 있으며, 이때 R1 및 R2는 서로 같거나 다른 탄소수 1 내지 5의 알킬기일 수 있다.
일 실시예에 있어서, 제1 리간드(L1)는 사이클로펜테인(cyclopentane)일 수 있으며, 제2 리간드(L2)는 다이메틸아민(dimethylamine)일 수 있다.
도 5에는 서로 결합된 중심금속(M), 및 제1 및 제2 리간드들(L1, L2)을 포함하는 상기 제1 금속 전구체가 제1 시드막(70) 내에서 하부 전극(65)의 상면에 복수 개로 형성된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지 않으며, 상기 제1 금속 전구체는 제1 시드막(70) 내에서 하부 전극(65)의 상면으로부터 이격되어 복수 개로 형성될 수도 있다.
또한, 도 5에는 상기 제1 금속 전구체에 포함된 중심금속(M)이 제1 및 제2 리간드들(L1, L2)보다 작은 크기를 갖고, 제1 리간드(L1)와 제2 리간드(L2)가 서로 동일한 크기를 갖는 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지 않으며, 중심금속(M), 및 제1 및 제2 리간드들(L1, L2) 각각은 위의 크기와 다른 크기를 가질 수도 있다. 즉, 도 5는 설명의 편의를 위하여, 비가시적인(unvisual) 구성요소들에 대한 구조를 확대하여 도시한 것으로서, 상기 구성요소들 각각의 실제 크기는 이에 도시된 것보다 크거나 작을 수 있다.
예시적인 실시예들에 있어서, 제1 시드막(70)은 예를 들어, CVD 공정, ALD 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다.
도 6을 참조하면, 질소(N2) 가스를 사용하는 세정 공정을 통해 제1 시드막(70)의 표면을 세정한 후, 상기 제1 금속 전구체에 결합된 제2 리간드(L2)를 제3 리간드(L3)로 치환할 수 있다. 이때, 제3 리간드(L3)는 제2 리간드(L2)에 포함된 아미도기(-NR1R2)보다 작은 크기를 갖는 아민기(-NH2)를 포함할 수 있다.
구체적으로, 상기 치환 반응은 상기 세정된 제1 시드막(70)에 대해 암모니아(NH3) 가스를 주입함으로써 수행될 수 있다. 즉, 제2 리간드(L2)가 아미도기(-NR1R2) 즉, 하나의 질소 원자에 각각 독립적으로 결합된 메틸(methyl)기, 에틸(ethyl)기 등 적어도 하나 이상의 알킬기를 포함하고, 아민기(-NH2)는 하나의 질소 원자에 결합된 2개의 수소 원자(H)를 포함하는데, 이때 2차 아민(NHR1R2)의 산도(acidity)보다 1차 아민(NH3)의 산도(acidity) 더 크므로 즉, 2차 아민(NHR1R2)의 반응성보다 1차 아민(NH3)의 반응성이 더 크므로, 상기 제1 금속 전구체의 중심금속(M)에 결합되어 아미도기를 갖는 제2 리간드(L2)가 아민기(-NH2)를 갖는 제3 리간드(L3)로 치환될 수 있다. 이에 따라, 상기 제1 금속 전구체는 M(L1)n(L3)l의 일반식으로 표현되는 제2 금속 전구체로 변환될 수 있으며, 제1 시드막(70)은 제2 시드막(72)로 변환될 수 있다.
한편, 도 6에는 상기 제1 금속 전구체의 중심금속(M)에 결합된 제2 리간드(L2)가 제3 리간드(L3)로 완전히 치환된 것을 도시하고 있으나, 본 발명의 개념은 반드시 이에 한정되지 않는다. 즉, 제2 리간드(L2)는 제3 리간드(L3)로 모두 치환되지 않고 부분적으로 잔류하여, 상기 제2 금속 전구체의 중심금속(M)에 결합될 수도 있다.
예시적인 실시예들에 있어서, 상기 제1 금속 전구체에 결합된 제1 리간드(L1)도 제3 리간드(L3)로 치환될 수 있으며, 이 경우 제3 리간드(L3)는 제1 리간드(L1)에 포함된 메틸(methyl)기, 에틸(ethyl)기 등의 알킬기를 포함하는 고리화합물보다 작은 크기를 갖는 아민기(-NH2) 또는 이를 포함하는 질소화합물을 포함할 수 있다.
도 7 및 8을 참조하면, 제2 시드막(72) 상에 상기 제1 금속 전구체를 더 공급함으로써 제3 시드막(74)을 형성할 수 있다.
즉, 상대적으로 큰 크기를 갖는 제2 리간드(L2)를 대신하여 이보다 작은 크기를 갖는 제3 리간드(L3)가 중심금속(M) 상에 결합됨에 따라, 제2 시드막(72) 상에는 상기 제1 금속 전구체가 더 형성될 수 있는 빈 공간이 발생할 수 있다. 이에 따라, 제2 시드막(72) 상에 상기 제1 금속 전구체를 더 공급함으로써 상기 빈 공간을 채울 수 있으며, 제2 시드막(72)은 보다 큰 밀도를 갖는 제3 시드막(74)으로 변환될 수 있다.
예시적인 실시예들에 있어서, 제3 시드막(74) 내에는 M(L1)n(L2)m의 일반식을 갖는 상기 제1 금속 전구체, 및 M(L1)n(L3)l의 일반식을 갖는 상기 제2 금속 전구체가 각각 형성될 수 있다. 일 실시예에 있어서, 제3 시드막(74)은 제1 및 제2 시드막들(70, 72) 각각의 밀도보다 더 큰 밀도를 가질 수 있다.
한편, 상기 제1 금속 전구체를 대신하여, 이와 다른 조성을 갖는 제3 금속 전구체를 제2 시드막(72) 상에 더 공급함으로써 제3 시드막(74)을 형성할 수도 있다.
예시적인 실시예들에 있어서, 상기 제3 금속 전구체는 상기 제1 금속 전구체에 포함된 중심금속(M)과 서로 다른 중심금속을 포함할 수 있으며, 또한 상기 제1 금속 전구체의 중심금속(M)에 각각 결합된 제1 및 제2 리간드들(L1, L2)과 서로 다른 리간드들을 포함할 수 있다. 이와는 달리, 상기 제3 금속 전구체는 상기 제1 금속 전구체의 중심금속(M)과 동일한 중심금속을 포함하되, 상기 제1 금속 전구체의 제1 및 제2 리간드들(L1, L2)과는 서로 다른 리간드들을 포함할 수도 있으며, 혹은 상기 제3 금속 전구체는 상기 제1 금속 전구체의 중심금속(M)과 서로 다른 중심금속을 포함하되, 상기 제1 금속 전구체의 제1 및 제2 리간드들(L1, L2)과는 서로 동일한 리간드들을 포함할 수도 있다.
일 실시예에 있어서, 상기 제1 금속 전구체에 포함된 중심금속은 알루미늄(Al) 또는 지르코늄(Zr)일 수 있고, 상기 제3 금속 전구체에 포함된 중심금속은 지르코늄(Zr) 또는 알루미늄(Al)일 수 있다.
이하에서는, 설명의 편의를 위하여, 제3 시드막(74)이 서로 동일한 중심금속(M)을 갖는 상기 제1 및 제2 금속 전구체들만을 포함하며, 이들과 서로 다른 중심금속을 갖는 상기 제3 금속 전구체는 포함하지 않는 것을 기초로 설명하기로 한다.
도 9 및 10을 참조하면, 제3 시드막(74)을 산화시킴으로써 유전막(76)을 형성할 수 있다.
구체적으로, 상기 산화 공정은 오존(O3) 가스 또는 플라즈마를 사용함으로써 수행될 수 있으며, 제3 시드막(74)에 포함된 제1 내지 제3 리간드들(L1, L2, L3)이 각각 산소(O)로 치환될 수 있다. 이에 따라, 상기 제1 및 제2 금속 전구체들을 포함하는 제3 시드막(74)은 금속 산화물을 포함하는 유전막(76)으로 변환될 수 있다. 이때, 유전막(76)에 포함된 산소(O) 성분은 중심금속(M)에 결합된 제4 리간드(L4)로 지칭될 수도 있으며, 하나의 중심금속(M)에 2개의 산소(O) 원자가 결합됨으로써 MO2의 조성을 갖는 금속 산화물이 형성될 수 있다.
도 10에는 상기 제1 및 제2 금속 전구체들의 중심금속(M)에 각각 결합된 제1 내지 제3 리간드들(L1, L2, L3)이 산소(O)로 완전히 치환된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지 않는다. 즉, 제1 내지 제3 리간드들(L1, L2, L3) 중 일부는 산소(O)로 치환되지 않고 부분적으로 잔류하여, 상기 제1 및 제2 금속 전구체들의 중심금속(M)에 각각 결합될 수도 있다.
도 11 및 12를 참조하면, 유전막(76) 상에 상부 전극(80)을 형성함으로써, 콘택 플러그(20) 상에 순차적으로 적층된 하부 전극(65), 유전막(76) 및 상부 전극(80)을 포함하는 커패시터 구조물(85)을 완성할 수 있으며, 이후 커패시터 구조물(85)을 커버하는 제2 층간 절연막(90)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상부 전극(80)은 하부 전극(65)과 서로 다른 물질 예를 들어, 도핑된 폴리실리콘 및 금속을 포함하도록 형성될 수 있다. 이와는 달리, 상부 전극(80)은 하부 전극(65)과 서로 동일한 물질 예를 들어, 금속 질화물을 포함하도록 형성될 수도 있다. 제2 층간 절연막(95)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
한편, 하부 전극(65) 및 유전막(76)은 각각 금속 질화물 및 금속 산화물을 포함할 수 있는데, 하부 전극(65)에 포함된 금속 질화물은 M1Ny(M1은 제1 금속, y는 양의 실수)의 조성을 갖는 것으로 표현될 수 있고, 유전막(76)에 포함된 금속 산화물은 M2Ox(M2는 제2 금속, x는 양의 실수)의 조성을 갖는 것으로 표현될 수 있다. 이때, 제1 금속(M1) 및 제2 금속(M2)은 서로 동일하거나 다를 수 있다. 일 실시예에 있어서, 하부 전극(65)은 TiN을 포함할 수 있고, 유전막(76)은 AlO 및/또는 ZrO를 포함할 수 있다.
한편, 유전막(76)에 포함된 제2 금속(M2) 상에는 제1 내지 제3 리간드들(L1, L2, L3) 중 질소 성분 즉, 아미도기(-NR1R2) 및 아민기(-NH2)를 각각 포함하는 제2 및 제3 리간드들(L2, L3)이 부분적으로 잔류할 수 있으므로, 적어도 유전막(76)의 하부에서는 질소(N) 성분이 검출될 수 있다. 이때, 하부 전극(65) 및 유전막(76)은 서로 실질적으로 동일하거나 유사한 두께를 갖도록 형성될 수 있는데, 금속막을 형성한 후 이를 질화시킴으로써 형성된 하부 전극(65)과는 달리, 유전막(76)의 경우 상기 제1 금속 전구체를 추가적으로 공급한 후 이를 산화시킴으로써 형성되므로, 유전막(76)에 포함된 질소(N) 성분은 하부 전극(65)에 포함된 질소(N) 성분보다 더 많은 양으로 존재할 수 있다. 예시적인 실시예들에 있어서, 유전막(76)에 포함된 질소(N) 성분의 검출 강도 또는 검출량의 최대값은 하부 전극(65)에 포함된 질소(N) 성분의 검출 강도 또는 검출량의 최대값보다 클 수 있다.
예시적인 실시예들에 있어서, 유전막(76)은 하부 전극(65) 상에 순차적으로 적층된 제1 및 제2 부분들(76a, 76b)을 포함할 수 있고, 제1 및 제2 부분들(76a, 76b)은 각각 제1 및 제2 두께들(T1, T2)을 가질 수 있으며, 제2 두께(T2)는 제1 두께(T1)보다 클 수 있다. 이때, 유전막의 제1 부분(76a)은 이에 포함된 질소(N) 성분의 검출 강도(detection intensity) 또는 검출량(detection quantity)가 증가하는 부분일 수 있으며, 유전막의 제2 부분(76b)은 이에 포함된 질소(N) 성분의 검출 강도 또는 검출량이 감소하는 부분일 수 있다.
예시적인 실시예들에 있어서, 유전막(76)에 포함된 질소(N) 성분의 검출 강도 또는 검출량은 이의 저면과 중앙부 사이 즉, 제1 부분(76a)과 제2 부분(76b)의 경계에서 최대값을 가질 수 있으며, 하부 전극(65)에 포함된 질소(N) 성분의 검출 강도 또는 검출량은 이의 상면에서 최대값을 가질 수 있다.
예시적인 실시예들에 있어서, 유전막(76)에 포함된 질소(N) 성분의 검출 강도 또는 검출량은 이의 상면에서 최소값을 가질 수 있으며, 하부 전극(65)에 포함된 질소(N) 성분의 검출 강도 또는 검출량도 이의 저면에서 최소값을 가질 수 있다. 일 실시예에 있어서, 하부 전극(65)에 포함된 질소(N) 성분의 검출 강도 또는 검출량은 이의 저면으로부터 이의 상면까지 점차 증가하는 값을 가질 수 있다.
전술한 바와 같이, 상기 제1 금속 전구체를 포함하는 제1 시드막(70)을 형성한 후, 상기 제1 금속 전구체의 중심금속(M)에 결합된 리간드들 중 아미도기(-NR1R2)를 포함하는 제2 리간드(L2)를 아민기(-NH2)를 포함하는 제3 리간드(L3)로 치환함으로써 제2 시드막(72)을 형성할 수 있고, 제2 시드막(72) 상에 상기 제1 금속 전구체를 더 공급함으로써 제3 시드막(74)을 형성할 수 있다.
이때, 상대적으로 큰 크기를 갖는 제2 리간드(L2)를 대신하여 이보다 작은 크기를 갖는 제3 리간드(L3)가 중심금속(M) 상에 결합됨에 따라, 제2 시드막(72) 상에는 상기 제1 금속 전구체가 더 형성될 수 있는 빈 공간이 발생할 수 있으며, 상기 빈 공간을 채우도록 상기 제1 금속 전구체를 더 공급함으로써 제2 시드막(72)보다 큰 밀도를 갖는 제3 시드막(74)을 형성할 수 있다.
이후, 상기 증가된 밀도를 갖는 제3 시드막(74)을 산화시킴으로써 금속 산화물을 포함하는 유전막(76)을 형성할 수 있고, 이에 따라 유전막(76)이 증가된 밀도를 갖도록 형성될 수 있으므로 유전막(76)의 유전율이 향상될 수 있다.
또한, 유전막(76)의 밀도가 증가하여 유전율이 향상되는 경우에도 그 두께는 증가하지 않을 수 있으므로, 이를 포함하는 상기 반도체 장치의 집적도가 저하되지 않을 수 있다.
한편, 아미도기의 경우 M-N-C-H (이때, M은 중심금속, N은 질소, C는 탄소, H는 수소) 순으로 결합되어 있으므로 오존(O3)이 공격할 수 있는 부분이 적어도 3군데 이상 존재하지만, 이에 반해 아민기의 경우 M-N-H 순으로 결합되어 있으므로 오존(O3)이 공격할 수 있는 부분이 2군데 이하로 존재할 수 있다. 이에 따라, 아미도기를 포함하는 제2 리간드(L2)가 중심금속(M)에 결합된 경우에 비해, 아민기를 포함하는 제3 리간드(L3)가 중심금속(M)에 결합된 경우에 있어서 상기 산화 공정이 보다 효율적으로 수행될 수 있다. 이에 더하여, N-H의 결합 에너지(약 339 kJ/mol)가 N-C의 결합 에너지(약 748 kJ/mol)보다 더 작으므로, 상기 산화 공정이 더 촉진될 수 있다.
도 13은 예시적인 실시예들에 따른 유전막의 형성 방법을 설명하기 위한 순서도이다.
도 13을 참조하면, 상기 유전막의 제조 방법은 제1 금속 전구체를 공급하는 단계(S1), 제1 금속 전구체에 결합된 리간드들 중 아미도기를 포함하는 리간드를 아민기를 포함하는 리간드로 치환하여 제2 금속 전구체를 형성하는 단계(S2), 제1 금속 전구체를 추가 공급하는 단계(S3), 및 제1 및 제2 금속 전구체들에 대해 산화 공정을 수행하여 유전막을 형성하는 단계(S4)를 포함할 수 있다.
예시적인 실시예들에 있어서, S1 내지 S3 단계들은 반복적으로 수행될 수 있다.
도 14 내지 도 31은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 14, 16, 24 및 30은 평면도들이고, 도 15, 17-23, 25-29 및 31는 단면도들이다. 이때, 도 15, 17-23, 25-29 및 31은 대응하는 각 평면도들의 A-A'선 및 B-B'선을 따라 절단한 단면도들을 포함한다.
상기 반도체 장치의 제조 방법은 도 1 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함한다. 이에 따라, 이들에 대한 반복적인 설명은 생략한다.
도 14 및 15를 참조하면, 기판(100) 상에 액티브 패턴(105)을 형성하고, 액티브 패턴(105)의 측벽을 커버하는 소자 분리 패턴(110)을 형성할 수 있다.
예시적인 실시예들에 있어서, 액티브 패턴(105)은 기판(100) 상면에 평행하며 서로 직교하는 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 각 액티브 패턴들(105)은 기판(100) 상면에 평행하며 상기 제1 및 제2 방향들과 예각을 이루는 제3 방향으로 연장될 수 있다.
액티브 패턴(105)은 기판(100) 상부를 제거하여 제1 리세스를 형성함으로써 형성될 수 있으며, 소자 분리 패턴(110)은 상기 제1 리세스를 채우는 소자 분리막을 기판(100) 상에 형성한 후, 액티브 패턴(105)의 상면이 노출될 때까지 상기 소자 분리막을 평탄화함으로써 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
이후, 기판(100) 상에 예를 들어 이온 주입 공정을 수행함으로써 불순물 영역(도시되지 않음)을 형성하고, 액티브 패턴(105) 및 소자 분리막 패턴(110)을 부분적으로 식각하여 상기 제1 방향으로 연장되는 제2 리세스를 형성한 후, 상기 제2 리세스 내부에 게이트 구조물(160)을 형성할 수 있다.
게이트 구조물(160)은 상기 제2 리세스에 의해 노출된 액티브 패턴(105)의 표면 상에 예를 들어, 열산화 공정을 수행하여 게이트 절연막(130)을 형성하고, 상기 제2 리세스를 채우는 게이트 전극막을 게이트 절연막(130) 및 소자 분리 패턴(110) 상에 형성한 후 그 상부를 CMP 공정 및/또는 에치 백 공정을 통해 제거하여 게이트 전극(140)을 형성하고, 상기 제2 리세스의 나머지 부분을 채우는 게이트 마스크 막을 게이트 전극(140), 게이트 절연막(130), 및 소자 분리 패턴(110) 상에 형성한 후 소자 분리 패턴(110)의 상면이 노출될 때까지 이를 평탄화함으로써 형성할 수 있다. 이에 따라, 게이트 구조물(160)은 상기 제1 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
게이트 절연막(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 게이트 전극(140)은 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속이나, 혹은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있으며, 게이트 마스크(150)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 16 및 17을 참조하면, 액티브 패턴(105), 소자 분리 패턴(110), 및 게이트 구조물(160) 상에 절연막 구조물(200), 제1 도전막(210) 및 제1 식각 마스크(220)를 순차적으로 형성한 후, 제1 식각 마스크(220)를 사용하는 식각 공정을 수행하여 하부의 제1 도전막(210) 및 절연막 구조물(200)을 식각함으로써 액티브 패턴(105)을 노출시키는 제2 개구(230)를 형성할 수 있다.
예시적인 실시예들에 있어서, 절연막 구조물(200)은 순차적으로 적층된 제1 내지 제3 절연막들(170, 180, 190)을 포함할 수 있다. 제1 절연막(170)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 절연막(180)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제3 절연막(190)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제1 도전막(210)은 예를 들어 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제1 식각 마스크(220)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 식각 공정 시, 제2 개구(230)에 의해 노출된 액티브 패턴(105) 및 이에 인접하는 소자 분리 패턴(110)의 상부, 및 게이트 마스크(150)의 상부도 함께 식각되어 이들 상면에 제3 리세스(230)가 형성될 수 있다. 즉, 제2 개구(230)의 저면은 제3 리세스(230)로도 지칭될 수 있다.
예시적인 실시예들에 있어서, 제2 개구(230)는 상기 제3 방향으로 연장되는 각 액티브 패턴들(105)의 가운데 부분 상면을 노출시킬 수 있으며, 이에 따라 상기 각 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다.
이후, 제2 개구(230)를 채우는 제2 도전막(240)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 도전막(240)은 액티브 패턴(105), 소자 분리 패턴(110), 게이트 마스크(150), 및 제1 식각 마스크(220) 상에 제2 개구(230)를 채우는 예비 제2 도전막을 형성한 후, 상기 예비 제2 도전막 상부를 평탄화함으로써 형성할 수 있다. 이에 따라, 제2 도전막(240)의 상면은 제1 도전막(210)의 상면과 실질적으로 동일한 높이에 위치할 수 있다.
예시적인 실시예들에 있어서, 제2 도전막(240)은 서로 이격되도록 상기 각 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다. 제2 도전막(240)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 이에 따라 제1 도전막(210)과 병합될 수도 있다.
도 18을 참조하면, 제1 식각 마스크(220)를 제거한 후, 제1 및 제2 도전막들(210, 240) 상에 제3 도전막(250), 배리어 막(270), 제1 금속막(280), 및 제1 캐핑막(290)을 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 도전막(250)은 제1 및 제2 도전막들(210, 240)과 실질적으로 동일한 물질 즉, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제1 및 제2 도전막들(210, 240)과 병합될 수도 있다.
배리어 막(270)은 예를 들어, 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속 및/또는 티타늄 질화물 및 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있다. 제1 금속막(280)은 예를 들어, 텅스텐(W)과 같은 금속을 포함할 수 있다. 제1 캐핑막(290)은 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 19를 참조하면, 제1 캐핑막(290)을 식각하여 제1 캐핑 패턴(295)을 형성하고, 이를 식각 마스크로 사용하여 제1 금속막(280), 배리어 막(270), 제3 도전막(250), 제1 및 제2 도전막들(210, 240)을 순차적으로 식각할 수 있으며, 이때 절연막 구조물(200)의 최상층에 형성된 제3 절연막(190)도 식각될 수 있다.
이에 따라, 제2 개구(230) 내의 액티브 패턴(105), 소자 분리 패턴(110), 및 게이트 마스크(150) 상에는 순차적으로 적층된 제2 도전 패턴(245), 제3 도전 패턴(255), 배리어 패턴(275), 제1 금속 패턴(285), 및 제1 캐핑 패턴(295)이 형성될 수 있으며, 제2 개구(230) 바깥의 절연막 구조물(200)의 제2 절연막(180) 상에는 순차적으로 적층된 제3 절연 패턴(195), 제1 도전 패턴(215), 제3 도전 패턴(255), 배리어 패턴(275), 제1 금속 패턴(285), 및 제1 캐핑 패턴(295)이 형성될 수 있다.
이때, 제1 내지 제3 도전막들(210, 240, 250)은 서로 병합될 수 있으며, 이에 따라 순차적으로 적층된 제2 및 제3 도전 패턴들(245, 255), 및 제1 및 제3 도전 패턴들(215, 255)은 각각 하나의 도전 패턴 구조물(265)을 형성할 수 있다. 이후에서는, 순차적으로 적층된 도전 패턴 구조물(265), 배리어 패턴(275), 제1 금속 패턴(285), 및 제1 캐핑 패턴(295)을 비트 라인 구조물(305)로 지칭하기로 한다.
예시적인 실시예들에 있어서, 비트 라인 구조물(305)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
도 20을 참조하면, 비트 라인 구조물(305)을 커버하는 제1 스페이서 막(310)을 제2 개구(230)에 의해 노출된 액티브 패턴(105), 소자 분리 패턴(110) 및 게이트 마스크(150)의 상면, 제2 개구(230)의 측벽, 및 제2 절연막(180) 상에 형성한 후, 제1 스페이서 막(310) 상에 제4 및 제5 절연막들을 순차적으로 형성할 수 있다.
제1 스페이서 막(310)은 제2 절연막(180) 상에 형성된 비트 라인 구조물(305) 부분 아래의 제3 절연 패턴(195)의 측벽도 커버할 수 있다. 제1 스페이서 막(310)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 제4 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 상기 제5 절연막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 상기 제5 절연막은 제2 개구(230)를 모두 채우도록 형성될 수 있다.
이후, 식각 공정을 수행하여, 상기 제4 및 제5 절연막들을 식각할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 습식 식각 공정에 의해 수행될 수 있으며, 상기 제4 및 제5 절연막들 중에서 제2 개구(230) 내의 부분을 제외한 나머지 부분은 모두 제거될 수 있다. 이에 따라, 제1 스페이서 막(310)의 표면 대부분, 즉 제2 개구(230) 내에 형성된 부분 이외의 제1 스페이서 막(310) 부분이 모두 노출될 수 있으며, 제2 개구(230) 내에 잔류하는 상기 제4 및 제5 절연막들 부분은 각각 제4 및 제5 절연 패턴들(320, 330)을 형성할 수 있다.
도 21을 참조하면, 노출된 제1 스페이서 막(310) 표면, 및 제2 개구(230) 내에 형성된 제4 및 제5 절연 패턴들(320, 330) 상에 제2 스페이서 막을 형성한 후, 이를 이방성 식각하여 비트 라인 구조물(305)의 측벽을 커버하는 제2 스페이서(340)를 제1 스페이서 막(310) 표면, 및 제4 및 제5 절연 패턴들(320, 330) 상에 형성할 수 있다.
제2 스페이서(340)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 제1 캐핑 패턴(295) 및 제2 스페이서(340)을 식각 마스크로 사용하는 건식 식각 공정을 수행하여, 액티브 패턴(105) 상면을 노출시키는 제3 개구(350)를 형성할 수 있으며, 제3 개구(350)에 의해 소자 분리 패턴(110) 상면 및 게이트 마스크(150)의 상면도 노출될 수 있다.
상기 건식 식각 공정에 의해서, 제1 캐핑 패턴(295) 상면 및 제2 절연막(180) 상면에 형성된 제1 스페이서 막(310) 부분이 제거될 수 있으며, 이에 따라 비트 라인 구조물(305)의 측벽을 커버하는 제1 스페이서(315)가 형성될 수 있다. 또한, 상기 건식 식각 공정에서, 제1 및 제2 절연막들(170, 180)도 부분적으로 제거되어 각각 제1 및 제2 절연 패턴들(175, 185)로 잔류할 수 있다. 비트 라인 구조물(305) 하부에 순차적으로 적층된 제1 내지 제3 절연 패턴들(175, 185, 195)은 절연 패턴 구조물을 형성할 수 있다.
도 22를 참조하면, 제1 캐핑 패턴(295)의 상면, 제1 스페이서(315)의 상면, 제2 스페이서(340)의 외측벽, 제4 및 제5 절연 패턴들(320, 330) 상면 일부, 제3 개구(350)에 의해 노출된 액티브 패턴(105), 소자 분리 패턴(110), 및 게이트 마스크(150)의 상면 상에 제3 스페이서 막(370)을 형성한 후, 이를 이방성 식각하여 비트 라인 구조물(305)의 측벽을 커버하는 제3 스페이서(375)를 형성할 수 있다.
이때, 비트 라인 구조물(305)의 측벽에 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제1 내지 제3 스페이서들(315, 340, 375)은 함께 예비 스페이서 구조물로 지칭될 수 있다.
도 23을 참조하면, 식각 공정을 통해 액티브 패턴(105) 상부를 더 식각함으로써, 제3 개구(350)에 연통하는 제4 리세스(390)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정은 습식 식각 공정을 통해 수행될 수 있다. 상기 습식 식각 공정 시, 액티브 패턴(105) 상부에 인접하는 소자 분리 패턴(110) 상부도 함께 식각될 수 있으나, 이들과 식각 선택비를 갖는 물질, 예를 들어 질화물을 포함하는 제3 스페이서(375), 제1 캐핑 패턴(295), 게이트 마스크(150)은 거의 식각되지 않을 수 있다.
이후, 제3 개구(350) 및 제4 리세스(390)를 채우는 하부 콘택 플러그 막(400)을 충분한 높이로 형성한 후, 제1 캐핑 패턴(295)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다.
예시적인 실시예들에 있어서, 하부 콘택 플러그 막(400)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 비트 라인 구조물들(305)에 의해 서로 이격되도록 복수 개로 형성될 수 있다.
도 24 및 25를 참조하면, 상기 제1 방향으로 각각 연장되며 상기 제2 방향으로 서로 이격된 복수의 제4 개구들을 포함하는 제4 마스크(도시되지 않음)를 제1 캐핑 패턴(295) 및 하부 콘택 플러그 막(400) 상에 형성하고 이를 식각 마스크로 사용하는 식각 공정을 수행하여 하부 콘택 플러그 막(400)을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제4 개구들은 기판(100) 상면에 수직한 수직 방향으로 게이트 구조물(160)에 오버랩될 수 있다. 상기 식각 공정이 수행됨에 따라, 비트 라인 구조물들(305) 사이에 게이트 구조물(160)의 게이트 마스크(150) 상면을 노출시키는 제5 개구가 형성될 수 있으며, 상기 제4 마스크를 제거한 후 상기 제5 개구를 채우는 제2 캐핑 패턴(410)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 캐핑 패턴(410)은 비트 라인 구조물들(305) 사이에서 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
이에 따라, 비트 라인 구조물들(305) 사이에서 상기 제2 방향으로 연장되는 하부 콘택 플러그 막(400)이 제2 캐핑 패턴들(410)에 의해 상기 제2 방향을 따라 서로 이격된 복수의 하부 콘택 플러그들(405)로 변환될 수 있다.
도 26를 참조하면, 하부 콘택 플러그(405)의 상부를 제거하여 비트 라인 구조물(305)의 측벽에 형성된 상기 예비 스페이서 구조물의 상부를 노출시킨 후, 상기 노출된 예비 스페이서 구조물의 제2 및 제3 스페이서들(340, 375)의 상부를 제거할 수 있으며, 이후 하부 콘택 플러그(405)의 상부를 추가적으로 제거할 수 있다.
예시적인 실시예들에 있어서, 하부 콘택 플러그(405)의 상면은 제2 및 제3 스페이서들(340, 375)의 최상면보다 낮아질 수 있다.
도 27을 참조하면, 비트 라인 구조물(305), 상기 예비 스페이서 구조물, 제1 및 제2 캐핑 패턴들(295, 410) 및 하부 콘택 플러그(405) 상에 제4 스페이서 막을 형성하고 이를 이방성 식각함으로써, 비트 라인 구조물(305)의 상기 제1 방향으로의 각 양 측벽에 형성된 제1 내지 제3 스페이서들(315, 340, 375)을 커버하는 제4 스페이서(425)를 형성할 수 있으며, 이에 따라 하부 콘택 플러그(405)의 상면이 노출될 수 있다.
이후, 상기 노출된 하부 콘택 플러그(405)의 상면에 금속 실리사이드 패턴(435)을 형성할 수 있다. 예시적인 실시예들에 있어서, 금속 실리사이드 패턴들(435)은 제1 및 제2 캐핑 패턴들(295, 410), 제4 스페이서(425) 및 하부 콘택 플러그(405) 상에 제2 금속막을 형성하고 열처리한 후, 상기 제2 금속막 중에서 미반응 부분을 제거함으로써 형성될 수 있다.
도 28을 참조하면, 제1 및 제2 캐핑 패턴들(295, 410), 제1 내지 제4 스페이서들(315, 340, 375, 425), 금속 실리사이드 패턴(435) 및 하부 콘택 플러그(405) 상에 상부 콘택 플러그 막(450)을 형성하고, 그 상부를 평탄화할 수 있다.
예시적인 실시예들에 있어서, 상부 콘택 플러그 막(450)의 상면은 제1 및 제2 캐핑 패턴들(295, 410)의 상면보다 높을 수 있다.
도 29를 참조하면, 상부 콘택 플러그 막(450)을 패터닝함으로써 제5 리세스를 형성한 후, 상기 제5 리세스를 채우면서 순차적으로 적층된 제6 및 제7 절연막들(480, 490)을 포함하는 제1 층간 절연막 구조물을 형성할 수 있다. 상기 제1 층간 절연막 구조물은 제2 캐핑 패턴(410) 상에도 형성될 수 있다.
상기 제5 리세스는 상부 콘택 플러그 막(450) 상부, 제1 캐핑 패턴(295) 상부, 및 제1, 제3 및 제4 스페이서들(315, 375, 425) 상부를 제거함으로써 형성될 수 있으며, 이에 따라 제2 스페이서(340)의 상면을 노출시킬 수 있다.
상기 제5 리세스가 형성됨에 따라서, 상부 콘택 플러그 막(450)은 상부 콘택 플러그(455)로 변환될 수 있다. 예시적인 실시예들에 있어서, 상부 콘택 플러그(455)는 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양으로 배열될 수 있다. 각 상부 콘택 플러그들(455)은 상면에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
순차적으로 적층된 하부 콘택 플러그(405), 금속 실리사이드 패턴(435), 및 상부 콘택 플러그(455)는 함께 콘택 플러그 구조물을 형성할 수 있다.
이후, 노출된 제2 스페이서(340)를 제거하여, 상기 제5 리세스에 연통하는 에어 갭(345)를 형성할 수 있다. 제2 스페이서(340)는 예를 들어, 습식 식각 공정에 의해 제거될 수 있다.
제2 층간 절연막(480)은 갭필 특성이 낮은 물질을 사용하여 형성될 수 있으며, 이에 따라 상기 제5 리세스 하부의 에어 갭(345)이 채워지지 않고 잔류할 수 있다. 이때, 에어 갭(345)은 에어 스페이서(345)로 지칭될 수도 있으며, 제1, 제3 및 제4 스페이서들(315, 375, 425)과 함께 스페이서 구조물을 형성할 수 있다. 즉, 에어 갭(345)은 공기를 포함하는 스페이서일 수 있다.
도 30을 참조하면, 도 1 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 커패시터 구조물(540)을 형성할 수 있다.
구체적으로, 상기 제1 층간 절연막 구조물 및 상부 콘택 플러그(455) 상에 식각 저지막(500) 및 하부 전극(510)을 각각 형성한 후, 식각 저지막(500) 및 하부 전극(510) 상에 유전막(520)을 형성할 수 있으며, 유전막(520) 상에 상부 전극(530)을 형성함으로써 커패시터 구조물(540)을 형성할 수 있다.
이때, 유전막(520)은 제1 금속 전구체를 포함하는 제1 시드막(도시되지 않음)을 형성하고, 상기 제1 금속 전구체의 중심금속에 결합된 리간드들 중 아미도기를 포함하는 리간드를 이보다 작은 크기의 아민기를 포함하는 리간드로 치환함으로써 제2 금속 전구체를 포함하는 제2 시드막(도시되지 않음)을 형성하고, 상기 제2 시드막 상에 상기 제1 금속 전구체를 더 공급함으로써 제3 시드막(도시되지 않음)을 형성한 후, 상기 제3 시드막에 대해 산화 공정을 수행함으로써 형성될 수 있다.
이후, 커패시터 구조물(540)을 커버하는 제2 층간 절연막(550)을 형성함으로써, 상기 반도체 장치를 완성할 수 있다.
도 31을 참조하면, 제2 층간 절연막(550) 상에 제3 층간 절연막(700)을 형성한 후, 제2 및 제3 층간 절연막들(550, 700)을 관통하면서 커패시터 구조물(540)에 접촉하는 제1 콘택 플러그를 형성할 수 있다. 제3 층간 절연막(700)은 예를 들어, 테오스(TEOS)와 같은 실리콘 산화물을 포함할 수 있다.
이후, 제3 층간 절연막(700) 및 제1 콘택 플러그(712) 상에 제4 층간 절연막(720)을 형성하고, 이를 관통하여 제1 콘택 플러그(712)에 접촉하는 제1 배선(722)을 형성할 수 있다.
이후, 제4 층간 절연막(720) 및 제1 배선(722) 상에 제1 식각 저지막(730) 및 제5 층간 절연막(740)을 순차적으로 적층하고, 제1 식각 저지막(730) 및 제5 층간 절연막(740)의 하부를 관통하여 제1 배선(722)에 접촉하는 제1 비아(751), 및 제5 층간 절연막(740)의 상부를 관통하여 제1 비아(751)에 접촉하는 제2 배선(752)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 비아(751) 및 제2 배선(752)은 듀얼 다마신 공정에 의해 동시에 형성될 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 이들은 각각 싱글 다마신 공정에 의해 서로 독립적으로 형성될 수도 있다.
이후, 제5 층간 절연막(740) 및 제2 배선(752) 상에 제2 식각 저지막(760) 및 제6 층간 절연막(770)을 순차적으로 적층하고, 제2 식각 저지막(760) 및 제6 층간 절연막(770)의 하부를 관통하여 제2 배선(752)에 접촉하는 제2 비아(781), 및 제6 층간 절연막(770)의 상부를 관통하여 제2 비아(781)에 접촉하는 제3 배선(782)을 형성할 수 있다.
이후, 제6 층간 절연막(770) 및 제3 배선(782) 상에 제3 식각 저지막(790) 및 제7 층간 절연막(800)을 순차적으로 적층하고, 이들을 관통하여 제3 배선(782)에 접촉하는 제3 비아(811)를 형성한 후, 제3 비아(811)에 접촉하는 제4 배선(822)을 제7 층간 절연막(800) 상에 형성할 수 있다.
예시적인 실시예들에 있어서, 각 제4 내지 제6 층간 절연막들(720, 740, 770)은 예를 들어, 불소 혹은 탄소가 도핑된 실리콘 산화물, 다공성 실리콘 산화물(SiOCH), 스핀 온 유기 폴리머, HSSQ, MSSQ와 같은 무기 폴리머 등과 같이 저유전 물질을 포함할 수 있고, 각 제1 내지 제3 식각 저지막들(730, 760, 790)은 예를 들어, 실리콘 탄질화물(SiCN)을 포함할 수 있으며, 제7 층간 절연막(800)은 예를 들어, 테오스(TEOS)와 같은 실리콘 산화물을 포함할 수 있다.
이후, 제4 배선(822) 및 제7 층간 절연막(800) 상에 제1 보호막 구조물을 형성하고, 이를 관통하여 제4 배선(822)에 접촉하는 제4 비아(860), 및 제4 비아(860) 상면에 접촉하는 재배선 층(870)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 보호막 구조물은 순차적으로 적층된 제1 산화막(830), 질화막(840) 및 제2 산화막(850)을 포함할 수 있다.
이후, 재배선 층(870) 및 제2 산화막(850) 상에 제2 보호막(880)을 형성함으로써, 반도체 장치를 완성할 수 있다.
전술한 바와 같이, 유전막(520)이 증가된 밀도를 갖도록 형성될 수 있으므로 유전막(520)의 유전율이 향상될 수 있으며, 이에 따라 이를 포함하는 커패시터 구조물(540)의 전기적 특성이 향상될 수 있다. 또한, 유전막(520)의 밀도가 증가하여 유전율이 향상되는 경우에도 그 두께는 증가하지 않을 수 있으므로, 이를 포함하는 상기 반도체 장치의 집적도가 저하되지 않을 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 100: 기판
20: 콘택 플러그
30: 제1 층간 절연막 40, 500: 식각 저지막
50: 몰드막 60: 하부 전극막
65, 510: 하부 전극 76, 520: 유전막
80, 530: 상부 전극 85, 540: 커패시터 구조물
90, 550: 제2 층간 절연막 105: 액티브 패턴
110: 소자 분리 패턴 130: 게이트 절연막
140: 게이트 전극 150: 게이트 마스크
160: 게이트 구조물 170, 180, 190: 제1 내지 제3 절연막
175, 185, 195, 320, 330: 제1 내지 제5 절연 패턴
200: 절연막 구조물 210, 240, 250: 제1 내지 제3 도전막
215, 245, 255: 제1 내지 제3 도전 패턴
220: 제1 식각 마스크 230, 350: 제2 및 제3 개구
265: 도전 구조물 270: 배리어 막
275: 배리어 패턴 280: 제1 금속막
285: 제1, 제2 금속 패턴 290: 캐핑막
295, 410: 제1 및 제2 캐핑 패턴 305: 비트 라인 구조물
310, 370: 제1, 제3 스페이서 막
315, 340, 375, 425: 제1 내지 제4 스페이서
345: 에어 스페이서
390: 제4 리세스 400: 하부 콘택 플러그 막
405: 하부 콘택 플러그 435: 금속 실리사이드 패턴
450: 상부 콘택 플러그 막 455: 상부 콘택 플러그
480, 490: 제6 및 제7 절연막
30: 제1 층간 절연막 40, 500: 식각 저지막
50: 몰드막 60: 하부 전극막
65, 510: 하부 전극 76, 520: 유전막
80, 530: 상부 전극 85, 540: 커패시터 구조물
90, 550: 제2 층간 절연막 105: 액티브 패턴
110: 소자 분리 패턴 130: 게이트 절연막
140: 게이트 전극 150: 게이트 마스크
160: 게이트 구조물 170, 180, 190: 제1 내지 제3 절연막
175, 185, 195, 320, 330: 제1 내지 제5 절연 패턴
200: 절연막 구조물 210, 240, 250: 제1 내지 제3 도전막
215, 245, 255: 제1 내지 제3 도전 패턴
220: 제1 식각 마스크 230, 350: 제2 및 제3 개구
265: 도전 구조물 270: 배리어 막
275: 배리어 패턴 280: 제1 금속막
285: 제1, 제2 금속 패턴 290: 캐핑막
295, 410: 제1 및 제2 캐핑 패턴 305: 비트 라인 구조물
310, 370: 제1, 제3 스페이서 막
315, 340, 375, 425: 제1 내지 제4 스페이서
345: 에어 스페이서
390: 제4 리세스 400: 하부 콘택 플러그 막
405: 하부 콘택 플러그 435: 금속 실리사이드 패턴
450: 상부 콘택 플러그 막 455: 상부 콘택 플러그
480, 490: 제6 및 제7 절연막
Claims (20)
- 기판 상에 순차적으로 적층된 하부 전극, 유전막 및 상부 전극을 포함하며,
상기 하부 전극은 금속 질화물(M1Ny)을 포함(M1은 제1 금속, y는 양의 실수)하고,
상기 유전막은 금속 산화물(M2Ox)을 포함(M1은 제2 금속, x는 양의 실수)하되, 질소(N) 성분을 더 포함하며,
상기 유전막에 포함된 질소 성분의 검출 강도(detection intensity) 최대값은 상기 하부 전극에 포함된 질소 성분의 검출 강도 최대값보다 큰 커패시터 구조물. - 제1항에 있어서, 상기 유전막은 아민기(-NH2) 또는 이를 치환기로 갖는 질소 화합물을 더 포함하는 커패시터 구조물.
- 제1항에 있어서, 상기 유전막에 포함된 질소 성분의 검출 강도는 이의 저면과 중앙부 사이에서 최대값을 갖는 커패시터 구조물.
- 제1항에 있어서, 상기 유전막에 포함된 질소 성분의 검출 강도는 이의 상면에서 최소값을 갖는 커패시터 구조물.
- 제1항에 있어서, 상기 유전막에 포함된 질소 성분의 검출 강도는 이의 상면보다 저면에서 더 큰 값을 갖는 커패시터 구조물.
- 제1항에 있어서, 상기 하부 전극에 포함된 질소 성분의 검출 강도는 이의 저면으로부터 이의 상면까지 점차 증가하는 커패시터 구조물.
- 제1항에 있어서, 상기 각 제1 및 제2 금속들은 Li, Be, B, Na, Mg, Al, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr, Vb, Mo, Tc, Ru Rh, Pd, Ag, Cd, In, Sn, Sb, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Pb, Bi, Po, Fr, Ra 및 Ac로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 커패시터 구조물.
- 제7항에 있어서, 상기 제1 및 제2 금속들은 서로 다른 물질을 포함하는 커패시터 구조물.
- 제8항에 있어서, 상기 하부 전극은 TiN을 포함하고, 상기 유전막은 AlO 및/또는 ZrO를 포함하는 커패시터 구조물.
- 기판 상의 상에 순차적으로 적층된 하부 전극, 유전막 및 상부 전극을 포함하며,
상기 하부 전극은 금속 질화물(M1Ny)을 포함(M1은 제1 금속)하고,
상기 유전막은 금속 산화물(M2Ox)을 포함(M1은 제2 금속)하되, 질소(N) 성분을 더 포함하며,
상기 유전막은 이에 포함된 질소 성분의 검출량(detection quantity)이 증가하는 제1 부분, 및 상기 제1 부분 상에 형성되며 상기 유전막에 포함된 질소 성분의 검출량이 감소하는 제2 부분을 포함하는 커패시터 구조물. - 제10항에 있어서, 상기 유전막에 포함된 질소 성분의 검출량은 상기 제1 부분과 상기 제2 부분의 경계에서 최대값을 갖는 커패시터 구조물.
- 제10항에 있어서, 상기 유전막의 제2 부분은 상기 제1 부분보다 큰 두께를 갖는 커패시터 구조물.
- 제10항에 있어서, 상기 하부 전극에 포함된 질소 성분의 검출량은 이의 저면에서 최소값을 갖고, 이의 상면에서 최대값을 갖는 커패시터 구조물.
- 제13항에 있어서, 상기 하부 전극에 포함된 질소 성분의 검출량은 이의 저면으로부터 이의 상면까지 점차 증가하는 커패시터 구조물.
- 제10항에 있어서, 상기 유전막에 포함된 질소 성분의 최대 검출량은 상기 하부 전극에 포함된 질소 성분의 최대 검출량보다 큰 값을 갖는 커패시터 구조물.
- 제10항에 있어서, 상기 하부 전극은 TiN을 포함하고, 상기 유전막은 AlO 및/또는 ZrO를 포함하는 커패시터 구조물.
- 기판 상부에서 상기 기판 상면에 평행한 제1 방향으로 각각 연장되며, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 서로 이격된 게이트 구조물들;
상기 게이트 구조물들 상에서 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 서로 이격된 비트 라인 구조물;
상기 비트 라인 구조물에 인접한 콘택 플러그 구조물; 및
상기 콘택 플러그 구조물의 상면에 접촉하는 커패시터 구조물을 포함하며,
상기 커패시터 구조물은 순차적으로 적층된 하부 전극, 유전막 및 상부 전극을 포함하고,
상기 하부 전극은 금속 질화물(M1Ny)을 포함(M1은 제1 금속)하고,
상기 유전막은 금속 산화물(M2Ox)을 포함(M1은 제2 금속)하되, 질소(N) 성분을 더 포함하고, 그리고
상기 유전막에 포함된 질소 성분의 검출 강도(detection intensity) 최대값은 상기 하부 전극에 포함된 질소 성분의 검출 강도 최대값보다 큰 반도체 장치. - 기판 상에 하부 전극을 형성하고;
상기 하부 전극 상에 중심금속 및 이에 결합된 제1 및 제2 리간드들을 포함하는 제1 금속 전구체를 공급하여 제1 시드막을 형성하고;
상기 제1 및 제2 리간드들 중 아미도기(-NR1R2, R1 및 R2는 서로 같거나 다른 탄소수 1 내지 5의 알킬기)를 포함하는 제2 리간드를 이보다 작은 크기의 아민기(-NH2)를 포함하는 제3 리간드로 치환함으로써, 제2 금속 전구체를 포함하는 제2 시드막을 형성하고;
상기 제2 시드막 상에 제4 및 제5 리간드들을 포함하는 제3 금속 전구체를 공급함으로써, 상기 제2 및 제3 금속 전구체들을 포함하는 제3 시드막을 형성하고;
상기 제3 시드막에 대해 산화 공정을 수행함으로써 유전막을 형성하고; 그리고
상기 유전막 상에 상부 전극을 형성하는 것을 포함하는 커패시터 구조물의 제조 방법. - 제18항에 있어서, 상기 제2 리간드를 상기 제3 리간드로 치환하는 것은 상기 제1 시드막에 암모니아(NH3) 가스를 주입함으로써 수행되는 커패시터 구조물의 제조 방법.
- 기판 상부에 상기 기판 상면에 평행한 제1 방향으로 각각 연장되며, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 서로 이격된 게이트 구조물들을 형성하고;
상기 게이트 구조물들 상에서 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 서로 이격된 비트 라인 구조물을 형성하고;
상기 비트 라인 구조물에 인접하는 콘택 플러그 구조물을 형성하고; 그리고
상기 콘택 플러그 구조물의 상면에 접촉하며, 순차적으로 적층된 하부 전극, 유전막 및 상부 전극을 포함하는 커패시터 구조물을 형성하는 것을 포함하며,
상기 유전막은,
상기 하부 전극 상에 중심금속 및 이에 결합된 제1 및 제2 리간드들을 포함하는 제1 금속 전구체를 공급하여 제1 시드막을 형성하고;
상기 제1 및 제2 리간드들 중 아미도기(-NR1R2, R1 및 R2는 서로 같거나 다른 탄소수 1 내지 5의 알킬기)를 포함하는 제2 리간드를 이보다 작은 크기의 아민기(-NH2)를 포함하는 제3 리간드로 치환함으로써, 제2 금속 전구체를 포함하는 제2 시드막을 형성하고;
상기 제2 시드막 상에 제4 및 제5 리간드들을 포함하는 제3 금속 전구체를 더 공급함으로써, 제2 및 제3 금속 전구체들을 포함하는 제3 시드막을 형성하고; 그리고
상기 제3 시드막에 대해 산화 공정을 수행함으로써 형성되는 반도체 장치의 제조 방법.
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