JP2004296582A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2004296582A
JP2004296582A JP2003084314A JP2003084314A JP2004296582A JP 2004296582 A JP2004296582 A JP 2004296582A JP 2003084314 A JP2003084314 A JP 2003084314A JP 2003084314 A JP2003084314 A JP 2003084314A JP 2004296582 A JP2004296582 A JP 2004296582A
Authority
JP
Japan
Prior art keywords
film
semiconductor device
forming
metal compound
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003084314A
Other languages
English (en)
Other versions
JP4907839B2 (ja
Inventor
Asae Yamamoto
朝恵 山本
Toshihiro Iizuka
敏洋 飯塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2003084314A priority Critical patent/JP4907839B2/ja
Priority to US10/807,248 priority patent/US20040217478A1/en
Publication of JP2004296582A publication Critical patent/JP2004296582A/ja
Priority to US11/324,536 priority patent/US7943475B2/en
Application granted granted Critical
Publication of JP4907839B2 publication Critical patent/JP4907839B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02189—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing zirconium, e.g. ZrO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3141—Deposition using atomic layer deposition techniques [ALD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3141—Deposition using atomic layer deposition techniques [ALD]
    • H01L21/3142—Deposition using atomic layer deposition techniques [ALD] of nano-laminates, e.g. alternating layers of Al203-Hf02
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02329—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31641—Deposition of Zirconium oxides, e.g. ZrO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31645—Deposition of Hafnium oxides, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/906—Dram with capacitor electrodes used for accessing, e.g. bit line is capacitor plate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】高誘電率材料からなる容量膜を有する半導体素子において、当該膜中の漏れ電流を低減し、素子の信頼性を向上させる。
【解決手段】容量膜１４２を、式ＭＯｘＣｙＮｚ
（但し、ｘ、ｙ、ｚは、０＜ｘ、０．１≦ｙ≦１．２５、０．０１≦ｚ、ｘ＋ｙ＋ｚ＝２を満たす。Ｍは、少なくともＨｆまたはＺｒを含む。）
で表される組成を有する金属化合物膜により構成する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基板上に金属化合物膜を備える半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体素子の構成材料として、ｈｉｇｈ−ｋとよばれる高誘電率薄膜の利用が検討され始めている。ｈｉｇｈ−ｋ材料の代表的なものとしては、Ｚｒ、Ｈｆ等を含む酸化物が挙げられる。こうした材料を容量素子の容量膜やＭＯＳＦＥＴのゲート絶縁膜に用いることにより、従来にない優れた素子性能を実現することが可能となる。
【０００３】
特許文献１には、こうしたｈｉｇｈ−ｋ材料を用いた容量素子が開示されている。この文献において、ｈｉｇｈ−ｋ材料からなる容量膜は、原子層成長法（ＡＬＤ；Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成されている。原子層成長法は、一原子層ずつ層を堆積していく方法であり、成膜工程が低温プロセスになる上、良好な膜質の膜が得られやすいという利点を有する。
【０００４】
図２は、特許文献１記載の容量素子の断面図である。基板２１上に、素子分離領域２２が設けられ、素子領域に、ゲート電極２３、ソース／ドレイン拡散層２４からなるトランジスタが形成されている。ゲート電極２３の両脇にはサイドウォール２５が設けられている。ゲート電極２３上およびソース／ドレイン拡散層２４上部は、不図示のコバルトシリサイド膜で覆われている。
【０００５】
このトランジスタ上に、セルコンタクト２８を介してビット線２９が形成されている。また、トランジスタ上に、容量コンタクト３１を介してシリンダ型のＭＩＭ容量素子が設けられている。この容量素子は、下部電極３４、容量膜３５および上部電極３６が積層し、さらにその上部にタングステン膜３７が形成された構成を有している。容量膜３５の絶縁膜としては、ＺｒＯ２等の金属材料が用いられる。容量膜３５は、原子層成長法により形成される。
【０００６】
原子層成長法によりＺｒＯ２を形成する場合、成膜ガスとして、ＺｒＣｌ４およびＨ２Ｏを用いることが一般的である。上記文献にもこのような方法によりＺｒＯ２を形成することが記載されている。しかしながら、現在ではｈｉｇｈ−ｋ膜に対し、より高水準の膜質が求められ、より高い生産効率の成膜が望まれるようになってきており、従来の成膜方法は、こうしたニーズに対し必ずしも充分な解を与えるものではなかった。また、近年では、ｈｉｇｈ−ｋ材料を用いた容量素子については、リーク電流を低減することが強く望まれていた。
【０００７】
一方、ｈｉｇｈ−ｋ材料をトランジスタのゲート絶縁膜に用いる試みも行われている。こうした材料を利用することにより、ゲート絶縁膜の厚みをある程度厚くしてもシリコン酸化膜換算膜厚は薄くなり、物理的・構造的に安定なゲート絶縁膜を実現することができる。しかしながら、このようなゲート絶縁膜を具備するトランジスタでは、ゲート電極中に導入された不純物がゲート絶縁膜を突き抜けてチャネル領域に到達することがあった。不純物の突き抜けが起こると、設計通りのトランジスタ特性が得られず、半導体素子の信頼性が著しく低下する。ｈｉｇｈ−ｋゲート絶縁膜を備えるトランジスタの設計においては、こうした不純物の突き抜けを充分に抑制することが重要な技術的課題となる。
【０００８】
【特許文献１】
特開２００２−３７３９４５号公報
【０００９】
【発明が解決しようとする課題】
本発明は上記事情に鑑みなされたものであって、その目的とするところは、高誘電率材料からなる膜を有する半導体素子において、当該膜中の漏れ電流を低減し、素子の信頼性を向上させることにある。
【００１０】
また本発明の別な目的は、高容量で漏れ電流の少ない容量素子を提供することにある。
【００１１】
また本発明の別な目的は、シリコン酸化膜換算膜厚が薄く、信頼性の高いゲート絶縁膜を備えたトランジスタを提供することにある。
【００１２】
【課題を解決するための手段】
本発明によれば、半導体基板と、その上部に設けられた金属化合物膜とを有し、前記金属化合物膜は、下記式
ＭＯｘＣｙＮｚ
（但し、ｘ、ｙ、ｚは、０＜ｘ、０．１≦ｙ≦１．２５、０．０１≦ｚ、ｘ＋ｙ＋ｚ＝２を満たす。Ｍは、少なくともＨｆまたはＺｒを含む。）
で表される組成を有することを特徴とする半導体装置が提供される。
【００１３】
また、本発明によれば、半導体基板と、その上部に設けられた、一対の電極およびこれらに狭まれた容量膜を有する容量素子とを備え、前記容量膜は、下記式ＭＯｘＣｙＮｚ
（但し、ｘ、ｙ、ｚは、０＜ｘ、０．１≦ｙ≦１．２５、０．０１≦ｚ、ｘ＋ｙ＋ｚ＝２を満たす。Ｍは、少なくともＨｆまたはＺｒを含む。）
で表される組成の金属化合物膜を含むことを特徴とする半導体装置が提供される。
【００１４】
この半導体装置において、前記半導体基板上に形成されたゲート電極、および、前記半導体基板中に設けられ表面がシリサイド化されたソース領域およびドレイン領域を有するトランジスタと、前記トランジスタの前記ソース領域および前記ドレイン領域と前記容量素子とを接続する接続プラグと、をさらに備える構成とすることができる。
【００１５】
さらに本発明によれば、半導体基板と、該半導体基板の主面に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟んで前記半導体基板の主面に形成されたソース領域およびドレイン領域とを有し、前記ゲート絶縁膜が、下記式
ＭＯｘＣｙＮｚ
（但し、ｘ、ｙ、ｚは、０＜ｘ、０．１≦ｙ≦１．２５、０．０１≦ｚ、ｘ＋ｙ＋ｚ＝２を満たす。Ｍは、少なくともＨｆまたはＺｒを含む。）
で表される組成の金属化合物膜を含むことを特徴とする半導体装置が提供される。
【００１６】
また本発明によれば、半導体基板の上部に、原子層成長法により、下記式
ＭＯｘＣｙＮｚ
（但し、ｘ、ｙ、ｚは、０＜ｘ、０．１≦ｙ≦１．２５、０．０１≦ｚ、ｘ＋ｙ＋ｚ＝２を満たす。Ｍは、少なくともＨｆまたはＺｒを含む。）
で表される組成の金属化合物膜を形成する工程を含むことを特徴とする半導体装置の製造方法が提供される。
【００１７】
本発明によれば、半導体基板の上部に第一の電極、容量膜および第二の電極を形成する工程を含む半導体装置の製造方法であって、前記容量膜を形成する工程は、原子層成長法により、下記式
ＭＯｘＣｙＮｚ
（但し、ｘ、ｙ、ｚは、０＜ｘ、０．１≦ｙ≦１．２５、０．０１≦ｚ、ｘ＋ｙ＋ｚ＝２を満たす。Ｍは、少なくともＨｆまたはＺｒを含む。）
で表される組成の金属化合物膜を形成する工程を含むことを特徴とする半導体装置の製造方法が提供される。
【００１８】
この半導体装置の製造方法において、半導体基板上にゲート電極を形成する工程と、前記ゲート電極を挟んで前記半導体基板の主面に不純物を導入し、ソース領域およびドレイン領域を形成する工程と、前記ソース領域および前記ドレイン領域の表面をシリサイド化する工程と、前記ゲート電極、前記ソース領域および前記ドレイン領域を覆うように層間絶縁膜を形成した後、該層間絶縁膜を選択的に除去して前記ソース領域および前記ドレイン領域に到達するコンタクトホールを形成し、次いで前記コンタクトホールを金属膜で埋め込むことにより接続プラグを形成する工程と、をさらに含み、前記接続プラグと前記第一の電極とが接続するように前記第一の電極を形成し、前記容量膜を２００℃以上４００℃以下の温度で形成し、前記第一の電極および前記第二の電極を５００℃以下の温度で形成するようにしてもよい。
【００１９】
さらに本発明によれば、半導体基板上にゲート絶縁膜を形成する工程と、該ゲート絶縁膜上にゲート電極膜を形成する工程と、前記ゲート絶縁膜および前記ゲート電極膜を所定の形状に加工し、ゲート電極を形成する工程と、前記ゲート電極を挟んで前記半導体基板の主面に不純物を導入し、ソース領域およびドレイン領域を形成する工程と、
を含み、前記ゲート絶縁膜を形成する工程は、原子層成長法により、下記式
ＭＯｘＣｙＮｚ
（但し、ｘ、ｙ、ｚは、０＜ｘ、０．１≦ｙ≦１．２５、０．０１≦ｚ、ｘ＋ｙ＋ｚ＝２を満たす。Ｍは、少なくともＨｆまたはＺｒを含む。）
で表される組成の金属化合物膜を形成する工程を含むことを特徴とする半導体装置の製造方法が提供される。
【００２０】
本発明に係る半導体装置は、上記式ＭＯｘＣｙＮｚにより特定される組成を有する金属化合物膜を具備する。この金属化合物膜は、炭素および窒素を特定の組成範囲で含有するため、漏れ電流が顕著に低減される。本発明者の検討によれば、上記特定組成を有する金属化合物膜を用いることにより膜の表面の平滑性が向上することが確認されており、このことが、金属化合物膜と隣接する膜との間で漏れ電流を低減することに寄与しているものと推察される。上記金属化合物膜の膜表面が平滑になる理由は必ずしも明らかではないが、炭素および窒素を特定の組成範囲で含有する膜組成とすることにより薄膜を構成するグレインのサイズが小さくなり、これにより、膜表面の平滑性が向上するものと考えられる。
【００２１】
漏れ電流の低減の効果は、特に本発明を容量素子に適用した場合、一層顕著となる。容量素子は、一対の金属電極間に誘電体からなる容量膜が配置された構成を有し、電極と容量膜との間の異種材料界面において漏れ電流が発生しやすい。本発明によれば、上記金属化合物膜を含む容量膜の表面平滑性が向上するため、こうした界面における漏れ電流を効果的に低減することができる。
【００２２】
一方、本発明をトランジスタに適用した場合、ゲート絶縁膜中の不純物の移動を抑制でき、従来技術の項で述べた不純物の突き抜けを抑制することができる。この理由は明らかではないが、前述したように、炭素および窒素を特定の組成範囲で含有する膜組成とすることにより薄膜を構成するグレインのサイズが小さくなることが推察され、これにより、粒界を経由する不純物の移動が抑制されるものと考えられる。
【００２３】
本発明の半導体装置の製造方法は、化学的気相成長法、好ましくは原子層成長法を用いており、上述したような優れた特性を有する半導体装置を安定的に提供することができる。
【００２４】
【発明の実施の形態】
本発明において、前記式ＭＯｘＣｙＮｚが、
０．７≦ｘ≦１．８５、０．０５≦ｚ≦０．２
を満たす構成とすることができる。こうすることにより、金属化合物膜中の漏れ電流を一層確実に低減することができる。なお、窒素組成を示すｚの値を０．１以下とすれば、相対的に酸素の組成比が増大し、誘電率の向上が図られる。なお、上記式ＭＯｘＣｙＮｚにより規定される金属化合物膜は、他に、微量元素を含んでいても良い。
【００２５】
本発明の半導体装置において、半導体基板上に形成されたゲート電極、および、半導体基板中に設けられ表面がシリサイド化されたソース領域およびドレイン領域を有するトランジスタと、トランジスタのソース領域およびドレイン領域と容量素子とを接続する接続プラグと、をさらに備える構成としてもよい。ソース領域およびドレイン領域表面をシリサイド化することにより、ソース領域およびドレイン領域の低抵抗化およびソース領域およびドレイン領域と接続プラグとのコンタクト抵抗の低減を図ることができ、これにより、トランジスタの動作の高速化を図ることができる。
【００２６】
本発明において、原子層成長法により前記金属化合物膜を形成する際、成膜ガスの原料として、
Ｍ（ＮＲＲ’）４
（但し、Ｍは、少なくともＨｆまたはＺｒを含む。ＲおよびＲ’はそれぞれ独立に炭化水素基を示す。）
を用いることができる。こうすることにより、上記特定組成の金属化合物膜を安定的に得ることができる。また、成膜ガスの原料由来のパーティクルの混入が抑制され、金属化合物膜の膜質をより向上させることができる。
【００２７】
本発明において、金属化合物膜を形成した後、窒素または窒素を含むガス中でアニールを行い、膜中に窒素を導入してもよい。金属化合物膜中に窒素を導入することにより、より一層、漏れ電流の低減を図ることができる。
【００２８】
本発明を容量素子に適用した場合において、以下の構成を採用してもよい。すなわち、半導体基板上に形成されたゲート電極、および、前記半導体基板中に設けられ表面がシリサイド化されたソース領域およびドレイン領域を有するトランジスタと、前記トランジスタの前記ソース領域および前記ドレイン領域と前記容量素子とを接続する接続プラグと、をさらに備える構成としてもよい。ソース領域およびドレイン領域表面をシリサイド化することにより、ソース領域およびドレイン領域の低抵抗化およびソース領域およびドレイン領域と接続プラグとのコンタクト抵抗の低減を図ることができ、これにより、トランジスタの動作の高速化を図ることができる。シリサイド化されたソース領域およびドレイン領域は、たとえば５００℃を超える高温プロセスを行うと、シリサイドの凝集が起こることがある。本発明に係る容量素子は、容量膜を原子層成長法のような２００℃〜４００℃の低温成膜プロセスで形成することができるので、こうした凝集の発生を抑えることができる。こうした構成の半導体装置は、半導体基板上にゲート電極を形成する工程と、ゲート電極を挟んで半導体基板の主面に不純物を導入し、ソース領域およびドレイン領域を形成する工程と、ソース領域およびドレイン領域の表面をシリサイド化する工程と、ゲート電極、ソース領域およびドレイン領域を覆うように層間絶縁膜を形成した後、該層間絶縁膜を選択的に除去してソース領域およびドレイン領域に到達するコンタクトホールを形成し、次いでコンタクトホールを金属膜で埋め込むことにより接続プラグを形成する工程と、を経ることにより作製することができる。この際、上記接続プラグと第一の電極とが接続するように第一の電極を形成する。また、第一の電極および第二の電極は、５００℃以下の温度で形成する。下限値は成膜方法に応じて適宜な温度が選択されるが、たとえば１００℃以上とする。
【００２９】
ソース領域およびドレイン領域の表面をシリサイド化する工程は、ソース領域およびドレイン領域に接して遷移金属からなる金属膜を形成した後、熱処理を加える工程を含むこととすることができる。遷移金属からなる金属膜としては、たとえばコバルト膜、ニッケル膜等を例示することができる。こうした構成を採用した場合、容量素子の第一の電極、容量膜および第二の電極を形成する工程は、５００℃以下の温度で行うようにする。５００℃を超える温度とすると、ソース領域およびドレイン領域に形成されたシリサイドが凝集を起こし、接続プラグとソース領域およびドレイン領域とのコンタクト抵抗が増大する。低温プロセスで電極および容量膜を形成するためには、電極材料を適宜に選択するとともに、容量膜の成膜を原子成長法により行うことが好ましい。こうした観点から、電極材料としては、たとえば、Ｔｉ、Ｗ、Ｐｔ、ＩｒまたはＲｕ、またはこれらの窒化物を含む材料が好ましく用いられる。
【００３０】
以下、本発明の好ましい実施の形態について図面を参照して説明する。
【００３１】
第一の実施の形態
本実施形態は、シリンダ型のＭＩＭ容量素子に関するものである。図１は、本実施形態に係る容量素子の概略構造を示す図である。ゲート電極１２３およびソース・ドレイン領域１２４を具備するトランジスタ上に、容量コンタクト１３１を介してシリンダ型のＭＩＭ容量素子が設けられている。容量素子は、下部電極（第一の電極）１４０、容量膜１４２、上部電極（第二の電極）１４４およびタングステン膜がこの順で積層し、さらにこれをパターニングし加工された構造を有している。また、トランジスタ上に、セルコンタクト１２８を介してビット線１２９が形成されている。なお、図１中、ビット線１２９と容量コンタクト１３１が同じ断面図に描かれているが、全体構造の理解のためにこのように記載したものであり、実際にはこれらは交差していない。容量コンタクト１３１が設けられている領域の間隙にビット線１２９が配置された形態となっている。
【００３２】
容量膜１４２は、ＺｒＯｘＣｙＮｚ（但し、ｘ、ｙ、ｚは、０＜ｘ、０．１≦ｙ≦１．２５、０．０１≦ｚ、ｘ＋ｙ＋ｚ＝２を満たす。）からなる組成の金属化合物膜により構成されている。こうした組成の金属化合物膜は、単に成膜ガスを適切に選択することのみでは実現することは困難であり、成膜ガスの選択、成膜条件の最適化によりはじめて形成することが可能となる。
【００３３】
こうした特定組成の金属化合物膜により容量膜を構成しているため、本実施形態に係る容量素子は、高容量であり、かつ、漏れ電流が顕著に低減されている。以下、図１に示す素子の製造工程について説明する。
【００３４】
まず、図３（ａ）に示すようにトランジスタを形成する。シリコンからなる基板１２１上に、素子分離領域１２２を形成し、図示しないゲート絶縁膜を介してゲート電極１２３を形成した後、基板１２１の表面近傍に不純物をイオン注入し、ソース・ドレイン領域１２４を形成する。つづいて、ゲート電極１２３およびソース・ドレイン領域１２４の表面にコバルト膜を形成した後、熱処理し、コバルトシリサイドを形成する。以上のようにして形成されたトランジスタ上に、層間絶縁膜１２６を形成する。
【００３５】
次に、層間絶縁膜１２６を選択的にドライエッチングし、ソース・ドレイン領域１２４に達するコンタクトホールを形成する。次いでこのコンタクトホールにバリア膜であるＴｉＮ／Ｔｉを成膜した後、ホールを埋め込むようにタングステン膜を成膜し、次いでタングステンをＣＭＰにより研磨することにより、タングステンプラグを形成する。以上のようにして、図３（ｂ）に示すように、セルコンタクト１２７、１２８が形成される。
【００３６】
次にセルコンタクト１２７、１２８上にビット線１２９を形成し、さらにその上に層間絶縁膜１３０を形成する。つづいて、層間絶縁膜１３０の上面をＣＭＰ（化学的機械的研磨）により平坦化する（図４（ｃ））。
【００３７】
次に、層間絶縁膜１３０をドライエッチングし、セルコンタクト１２７に達するコンタクトホールを形成する。次いでこのコンタクトホールを埋め込むようにタングステン膜を成膜し、次いでＣＭＰにより、容量コンタクト１３１を形成する（図４（ｄ））。なお、図４（ｄ）中、ビット線１２９と容量コンタクト１３１が同じ断面図に描かれているが、全体構造の理解のためにこのように記載したものであり、実際にはこれらは交差していない。
【００３８】
次に、図５（ｅ）に示すように、容量コンタクト１３１上に層間絶縁膜１３２を形成する。つづいて図５（ｆ）に示すように、層間絶縁膜１３２に容量形成用のシリンダー１３３を開口する。シリンダー１３３は、たとえば、深さ３００〜５００ｎｍ、長径０．３〜０．５μｍ、短径０．１５〜０．３μｍの楕円柱状とする。
【００３９】
次に図６（ｇ）に示すように、ＣＶＤ法により膜厚５〜４０ｎｍの下部電極１４０を形成する。
【００４０】
次いでシリンダー１３３の内部をフォトレジストで充填した後、基板全面をエッチバックし、その後、酸素プラズマ処理および有機剥離処理によりシリンダー１３３内部のフォトレジストを除去する。以上により、シリンダー１３３外部の下部電極１４０が除去される（図６（ｈ））。
【００４１】
つづいて基板全面に容量膜１４２、上部電極１４４をこの順で成膜する。ここで、容量膜１４２は原子層成長法（ＡＬＤ法）により形成する。
【００４２】
容量膜１４２は、ＺｒＯｘＣｙＮｚ（但し、ｘ、ｙ、ｚは、０＜ｘ、０．１≦ｙ≦１．２５、０．０１≦ｚ、ｘ＋ｙ＋ｚ＝２を満たす。）で表される組成を有する膜である。
【００４３】
容量膜１４２を成膜する際に用いる成膜ガスのうち、金属原料ガスは、下記一般式
Ｚｒ（ＮＲＲ’）４
（但し、ＲおよびＲ’は、それぞれ独立に炭化水素基を示し、好ましくは直鎖状または分岐状のアルキル基とする。）
で表される金属化合物を用いる。ＲおよびＲ’としては炭素数６以下のアルキル基が好ましく、具体的には、メチル基、エチル基、プロピル基、ターシャルブチル基等が挙げられる。
【００４４】
上記原料ガスのうち好ましいものとして、
Ｚｒ（Ｎ（Ｃ２Ｈ５）２）４、Ｚｒ（Ｎ（ＣＨ３）２）４、Ｚｒ（Ｎ（ＣＨ３）（Ｃ２Ｈ５））４等が挙げられる。こうした化合物を選択することにより、平滑な表面を有する膜が得られ、また、膜中にパーティクルが混入することが抑制される。この結果、リーク電流の少ない良好な膜質の容量膜を得ることができる。
【００４５】
容量膜１４２を成膜する際に用いる酸化剤ガスとしては、酸素または酸素元素を含む化合物が用いられる。具体的には、ＮＯ、ＮＯ２、Ｎ２Ｏ、Ｈ２Ｏ、Ｏ２、Ｏ３等が挙げられる。このうち、ＮＯ、ＮＯ２、Ｎ２Ｏが好ましく、窒化性ガスと酸化性ガスの組み合わせであるＮＯとＮＯ２の混合ガス、ＮＯとＯ３の混合ガスがより好ましい。これらを選択することにより、良好な膜質の容量膜を安定的に得ることができる。従来頻用されていたＨ２Ｏを酸化剤として用いるプロセスでは、成膜装置内にＨ２Ｏが残存しやすいのに対し、ＮＯ、Ｎ２Ｏ、ＮＯ２は、パージにより成膜装置から容易に除去することができ、生産効率を向上させることができる。
【００４６】
たとえば、膜厚１０ｎｍのＺｒＯ２を以下の方法により成膜したところ、方法１では成膜時間２０分、方法２では成膜時間１８分であったのに対し、方法３では５５分を要した。
【００４７】
方法１
成膜ガス：Ｚｒ（Ｎ（ＣＨ３）（Ｃ２Ｈ５））４＋ＮＯ
方法２
成膜ガス：Ｚｒ（Ｎ（ＣＨ３）（Ｃ２Ｈ５））４＋Ｏ３
方法３
成膜ガス：ＺｒＣｌ４＋Ｈ２Ｏ
容量膜１４２の成膜温度は、２００℃以上４００℃以下とすることが好ましい。２００℃未満ではＺｒＯ２膜中の不純物が増大する場合がある。４００℃を超えると成膜される基板上でＺｒ（ＮＲＲ’）４の分解が起こり膜中不純物が許容度を超える場合がある。また、成膜温度を高くしすぎると結晶粒子の粒径が大きくなりリーク電流が増加することがある。
【００４８】
また、金属含有成膜ガスと酸化性ガスの比（金属含有成膜ガス／酸化性ガス）は、１／１００以下とすることが好ましい。こうすることにより、膜中の不純物を低減することができる。
【００４９】
また、酸化性ガスとしてＮＯおよびＮ２を混合して用いる場合、ＮＯ／Ｎ２の値は、１／１００００以上とすることが好ましい。
【００５０】
成膜時の圧力は、たとえば１０ｍｔｏｒｒ〜１０ｔｏｒｒとする。
【００５１】
成膜ガスの供給は、たとえば図８に示すようにする。図８（ａ）は酸化膜、図８（ｂ）は酸窒化膜を成膜する際のシークエンスの例である。図８（ｂ）では、成膜中にアンモニアを導入することにより、酸窒化膜を形成する。図中、「成膜ガス」は金属化合物の原料ガスを示し、「酸化剤」とは、酸素または酸素を含む化合物ガスを示す。以下、図８（ａ）のシークエンスについて、成膜ガスとしてＺｒ（Ｎ（ＣＨ３）（Ｃ２Ｈ５））４を用い、酸化剤ガスとしてＮＯを用い、パージガスとして不活性ガスを用いた場合を例に挙げて説明する。
【００５２】
まず、ＡＬＤ装置のチャンバー内にＺｒ（Ｎ（ＣＨ３）（Ｃ２Ｈ５））４を原料として供給し、下部電極表面に反応を起こさせて１原子層だけ成長させる。次に、Ｚｒ（Ｎ（ＣＨ３）（Ｃ２Ｈ５））４ の供給を停止してチャンバーの中にＡｒやＮ２ に代表される不活性ガスをパージガスとして入れて過剰の未反応Ｚｒ（Ｎ（ＣＨ３）（Ｃ２Ｈ５））４ を除去する。
【００５３】
次にＮＯを供給して基板上に成長したＺｒを終端している官能基を除去する。次に、ＮＯの供給を停止して、ＡｒやＮ２ に代表される不活性ガスをパージガスとして導入し、未反応ＮＯや反応副生成物を除去し、パージガスを停止する。
【００５４】
以上のように、Ｚｒ（Ｎ（ＣＨ３）（Ｃ２Ｈ５））４ 供給、パージ、ＮＯ供給およびパージの一連のサイクルを所望の回数だけ順次繰り返すことで５〜１５ｎｍの膜厚のＺｒＯｘＣｙＮｚ（但し、ｘ、ｙ、ｚは、０＜ｘ、０．１≦ｙ≦１．２５、０．０１≦ｚ、ｘ＋ｙ＋ｚ＝２を満たす。）からなる容量膜１４２を得ることができる。
【００５５】
ここで、ＺｒＯｘＣｙＮｚのｘ、ｙ、ｚが、
０＜ｘ、０．１≦ｙ≦１．２５、０．０１≦ｚ、ｘ＋ｙ＋ｚ＝２
を満たすようにするためには、成膜ガスを適切に選択するとともに、その成膜ガスに応じて最適な成膜条件を選択することが重要である。成膜ガスとしては前述したＺｒ（ＮＲＲ’）４
（但し、ＲおよびＲ’は、それぞれ独立に直鎖状または分岐状のアルキル基を示す）
で表される金属化合物を用いることが好ましい。成膜条件としては、成膜温度、成膜圧力、成膜速度、成膜ガスを供給する時間等を好適に調整する。
【００５６】
容量膜１４２を形成した後は、ＣＶＤ法により膜厚５〜４０ｎｍの上部電極１４４を形成する。以上により図７（ｉ）に示した状態となる。
【００５７】
その後、図７（ｊ）に示すように、シリンダー１３３内部を埋め込むようにタングステン膜１４６を形成する。次いで、タングステン膜１４６上に所定の開口部を有するレジスト膜を形成し、これをマスクとして選択的にタングステン膜１４６をドライエッチングすることにより素子分離を行い、図１に示すようなＭＩＭ型容量素子が完成する。
【００５８】
このようにして形成されたＭＩＭ型容量素子は、電気絶縁性が高く、誘電率の大きい材料であるＺｒＯＣＮからなる容量膜を備えるため高容量の素子が得られる。また、下部電極と容量膜との界面状態、および容量膜と上部電極との界面状態を良好に保つことができるため、容量値の低下と容量膜リークの増加を効果的に抑制することができる。
【００５９】
以上、シリンダー型容量素子の例について説明したが、これに限るものではなく、本発明はプレーナ型容量素子およびボックス型容量素子に適用することもできる。
【００６０】
第二の実施の形態
第一の実施の形態において、容量膜１４２を形成した後、Ｎ２Ｏ、ＮＨ３のような窒素含有化合物を用いたプラズマにより、容量膜１４２の窒化を行ってもよい。こうすることにより、容量素子の漏れ電流をさらに効果的に低減することができる。
【００６１】
この窒化処理では、リモートプラズマを利用することが好ましい。図９は、リモートプラズマの概念図である。基板の配置された処理室と異なる場所に、ガス導入口、導波管、マイクロ波印加手段を備えたプラズマ発生室を設け、ここで発生したプラズマを、石英管を経由させ、基板の配置された室に導く。この室内で、基板表面のプラズマ処理を行う。図９では、窒素のみを導入し、プラズマを生成するようになっている。こうした方式を採用することにより、基板へ与える損傷を抑制しつつ充分な窒化処理を行うことができる。プラズマ条件は、たとえば以下のようにする。
【００６２】
温度：４００〜４５０℃
プラズマパワー：４００Ｗ〜５０００Ｗ
Ｎ２またはＮＨ３の流量：０．５Ｌ〜５Ｌ／ｍｉｎ
圧力：１ｍｔｏｒｒ〜１０ｔｏｒｒ
第三の実施の形態
本実施形態は、デカップリングコンデンサに本発明を適用した例である。デカップリングコンデンサとは、ＬＳＩの配線の上層に形成される高誘電薄膜キャパシタであって、電源とＬＳＩの配線間に存在する寄生インダクタンス等によって生じる電圧降下を補うために設置される。本実施形態では、このコンデンサの容量膜を低温成膜が可能でかつ酸化雰囲気のポストアニールを不要とするＡＬＤ法により形成して、このＭＩＭ構造の薄膜キャパシタを電源間のデカップリングコンデンサとして機能させるものである。
【００６３】
図１０は、本実施形態に係る半導体装置の一部断面図である。最上層配線（接地線）２０１、最上層配線（電源線）２０２上には層間膜２０５が形成され、層間膜２０５上には、下部電極２０６、容量膜２０７、上部電極２０８がこの順で形成され、デカップリングコンデンサ２１０を構成している。下部電極２０６と最上層配線（接地線）２０１とはコンタクトプラグ２０３を介して接続されており、上部電極２０８と最上層配線（電源線）２０２とはコンタクト２０４を介して接続されている。
【００６４】
次に、図１０に示すデカップリングコンデンサの製造方法について説明する。まず、既知の製造方法に基づき作製したロジックデバイスの最上層配線２０１、２０２上に層間膜２０５を成膜する。この層間膜２０５にコンタクトホールを形成し、Ｃｕ、Ａｌ、ＴｉＮ、Ｗからなる群から選択される一または二以上の材料を成膜して埋め込みを行い、ＣＭＰを行ってコンタクトプラグ２０３、２０４を形成する。ＣＭＰ後、層間膜２０５およびコンタクトプラグ２０３、２０４上に、反応性スパッタ法あるいはＡＬＤ法により、ＴｉＮ，Ｔｉ，ＴａＮ，Ｔａ，Ｗ，ＷＮ，Ｐｔ，Ｉｒ，Ｒｕから成る群中の少なくとも１つ以上の材料からなる下部電極膜を成膜し、下部電極膜を所望の形状に加工して下部電極２０６を形成する。
【００６５】
下部電極２０６を形成した後に、ＡＬＤ法により成膜温度２００〜４００℃で容量膜を成膜する。この容量膜は、ＺｒＯｘＣｙＮｚ（但し、ｘ、ｙ、ｚは、０＜ｘ、０．１≦ｙ≦１．２５、０．０１≦ｚ、ｘ＋ｙ＋ｚ＝２を満たす。）で表される組成を有する膜である。膜厚は、２〜１５ｎｍ程度とする。この膜を成膜する方法や、用いる成膜ガス、酸化剤ガスは、第一の実施の形態で述べたのと同様である。本実施形態では、こうした特定組成を有する金属化合物膜を容量膜に用いるため、高容量で漏れ電流の少ない容量素子を実現することができる。
【００６６】
容量膜を所望の形状に加工して容量膜２０７を形成した後、スパッタ法あるいはＡＬＤ法によりＴｉＮ，Ｔｉ，ＴａＮ，Ｔａ，Ｗ，ＷＮ，Ｐｔ，Ｉｒ，Ｒｕから成る群中の少なくとも１つ以上の材料からなる上部電極膜を成膜し、次に、所望の形状に加工して上部電極２０８を形成することにより半導体装置内部にデカップリングコンデンサとして機能する薄膜キャパシタを得る。
【００６７】
なお、図１０では、下部電極を最上層配線（接地線）に接続し、上部電極を最上層配線（電源線）に接続しているが、本発明は、この場合に限定されるものではなく、接続関係を入れ替えて下部電極を最上層配線（電源線）に接続し、上部電極を最上層配線（接地線）に接続する場合も当然に同じ作用を奏するものである。
【００６８】
また、図１０では、デバイスの最上層配線の直上にデカップリングコンデンサとして機能する薄膜キャパシタを形成したが、最上層配線上に限るものではなく、デバイスの内部、下部いずれの場所でも良い。
【００６９】
上述したように、この第三の実施の形態では、高誘電率を有する容量膜の形成に低温成膜かつ酸化雰囲気のポストアニール不要の特徴を有するＡＬＤ法を用いることにより、配線層の酸化による特性劣化、歩留まり低下を引き起こさずに半導体装置の内部に薄膜キャパシタを形成できる。
【００７０】
この薄膜キャパシタをデカップリングコンデンサとして機能させることにより、従来のオンチップデカップリングコンデンサの問題を解決するとともに、オンチップデカップリングコンデンサの利点である低インダクタンス・大容量を実現できる。
【００７１】
上記特性組成の容量膜を有する薄膜キャパシタを半導体装置の最上配線上に形成することにより、ＬＳＩの高速化に対応した低インダクタンスかつ大容量のオンチップデカップリングコンデンサを実現することができる。
【００７２】
第四の実施の形態
本実施形態は、本発明をＭＯＳＦＥＴに適用した例である。本実施形態に係るＭＯＳＦＥＴは、図１１に示す構造を有している。図１１のトランジスタは、シリコン基板４００上に、シリコン酸窒化膜４０２および金属化合物膜４０４が積層してなるゲート絶縁膜と、ポリシリコンからなるゲート電極４０６とが積層したゲート電極を備えている。このゲート電極の側面にシリコン酸化膜からなるサイドウォール４１０が形成されている。ゲート電極の両脇のシリコン基板４００表面には不純物が拡散したソース領域およびドレイン領域４１２が形成されている。
【００７３】
金属化合物膜４０４は、ＨｆＯｘＣｙＮｚ（但し、ｘ、ｙ、ｚは、０＜ｘ、０．１≦ｙ≦１．２５、０．０１≦ｚ、ｘ＋ｙ＋ｚ＝２を満たす。）で表される組成を有する膜である。このような膜を採用することにより、ゲート電極中の不純物のシリコン基板への突き抜けを効果的に防止することができる。
【００７４】
上記金属化合物成膜用原料ガスとして好ましいものは、
Ｈｆ（Ｎ（Ｃ２Ｈ５）２）４、Ｈｆ（Ｎ（ＣＨ３）２）４、
Ｈｆ（Ｎ（ＣＨ３）（Ｃ２Ｈ５））４等が挙げられる。こうした化合物を選択することにより、不純物の突き抜けの現象をより効果的に抑制することができる。
【００７５】
以下、図１１のトランジスタの製造方法について図１２および図１３を参照して説明する。はじめに、図１２（ａ）のように、表面を所定の薬液を用いて洗浄したシリコン基板４００を用意する。次いで図１２（ｂ）のように、、このシリコン基板４００の主面にＣＶＤ法によりシリコン酸窒化膜４０２を形成する。つづいて、図１２（ｃ）のように、原子層成長法により金属化合物膜４０４を形成する。この成膜に用いる成膜ガスのうち、金属原料ガスは、下記一般式
Ｈｆ（ＮＲＲ’）４
（但し、ＲおよびＲ’は、それぞれ独立に炭化水素基を表し、好ましくは直鎖状または分岐状のアルキル基とする。）
で表される金属化合物を用いる。ＲおよびＲ’としては炭素数６以下のアルキル基が好ましく、具体的には、メチル基、エチル基、プロピル基、ターシャルブチル基等が挙げられる。
【００７６】
一方、金属化合物膜４０４を成膜する際に用いる酸化剤ガスとしては、酸素または酸素元素を含む化合物が用いられる。具体的には、ＮＯ、ＮＯ２、Ｎ２Ｏ、Ｈ２Ｏ、Ｏ２、Ｏ３等が挙げられる。このうち、ＮＯ、ＮＯ２、Ｎ２Ｏが好ましく、窒化性ガスと酸化性ガスの組み合わせであるＮＯとＮＯ２の混合ガス、ＮＯとＯ３の混合ガスがより好ましい。これらを選択することにより、良好な膜質の容量膜を安定的に得ることができる。また、ＮＯ、Ｎ２Ｏ、ＮＯ２は、パージにより成膜装置から容易に除去することができ、生産効率を向上させることができる。
【００７７】
成膜ガスの供給は、たとえば以下のようにする。まず、ＡＬＤ装置のチャンバー内にＨｆ（Ｎ（ＣＨ３）（Ｃ２Ｈ５））４を原料として供給し、下部電極薄膜表面に反応を起こさせて１原子層だけ成長させる。次に、Ｈｆ（Ｎ（ＣＨ３）（Ｃ２Ｈ５））４ の供給を停止してチャンバーの中にＡｒやＮ２ に代表される不活性ガスをパージガスとして入れて過剰の未反応Ｈｆ（Ｎ（ＣＨ３）（Ｃ２Ｈ５））４ を除去する。
【００７８】
次にＮＯを供給して基板上に成長したＨｆを終端している官能基を除去する。次に、ＮＯの供給を停止して、ＡｒやＮ２ に代表される不活性ガスをパージガスとして導入し、未反応ＮＯや反応副生成物を除去し、パージガスを停止する。
【００７９】
以上のように、Ｈｆ（Ｎ（ＣＨ３）（Ｃ２Ｈ５））４ 供給、パージ、ＮＯ供給およびパージの一連のサイクルを所望の回数だけ順次繰り返すことで５〜１５ｎｍの膜厚のＨｆＯｘＣｙＮｚ（但し、ｘ、ｙ、ｚは、０＜ｘ、０．１≦ｙ≦１．２５、０．０１≦ｚ、ｘ＋ｙ＋ｚ＝２を満たす。）からなる金属化合物膜４０４を得る。
【００８０】
その後、図１２（ｄ）に示すように、金属化合物膜４０４上にゲート電極膜４０６を形成する。ゲート電極膜４０６としては、多結晶シリコンを用いることが好ましいが、そのほか、ＳｉＧｅ、ＴｉＮ、ＷＮ、Ｎｉ等の金属電極を用いることもできる。
【００８１】
つづいて、図１３（ｅ）のように、シリコン窒化膜４０２、金属化合物膜４０４およびゲート電極膜４０６をエッチングして所定の形状に加工し、ゲート電極を得る。その後、ゲート電極側面にサイドウォール４１０を形成するとともにゲート電極およびその両脇のシリコン基板４００表面に不純物を導入する。以上により、図１３（ｆ）に示すＭＯＳＦＥＴが作製される。
【００８２】
本実施形態に係るＭＯＳＦＥＴでは、ゲート絶縁膜が上記特定組成の金属化合物膜４０４を含むため、ゲート電極膜４０６中の不純物がゲート絶縁膜を突き抜けシリコン請求項基板４００へ侵入することを効果的に抑制することができる。これにより、信頼性の高いトランジスタが得られる。
【００８３】
以上、本発明の好ましい実施の形態について説明した。この実施の形態は例示であり、様々な変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００８４】
たとえば、上記実施の形態において、容量素子ではＺｒを含有する膜を利用し、トランジスタではＨｆを含有する膜を利用したが、容量素子においてＨｆ含有膜を、トランジスタにおいてＺｒ含有膜を、それぞれ用いることもできる。また、ＨｆとＺｒの両方を含む膜を、容量膜やゲート絶縁膜に適用することもできる。
【００８５】
また、容量膜やゲート絶縁膜は、単層構造でも多層構造のいずれであってもよい。多層構造を採用する場合、上記特定組成の金属化合物膜を複数備えていてもよい。多層の場合、上記特定組成範囲内であれば、例えばＺｒＯＣＮとＨｆＯＣＮの積層膜のように各層の組成が異なっていても良い。
【００８６】
また、容量膜やゲート絶縁膜において、電極等と接する部分が上記金属化合物膜以外の材料により構成されていてもよい。たとえば、ゲート絶縁膜とシリコン基板との界面やゲート絶縁膜とゲート電極との界面において、シリコンと金属化合物膜との反応を抑制するために金属窒化膜や金属酸窒化膜を形成してもよい。
【００８７】
【実施例】
シリコン基板上にトランジスタを形成し、その拡散層と接続するように、トランジスタの上部に第一の実施の形態で説明した図１の構造のシリンダ型キャパシタを形成した。キャパシタは、ＴｉＮからなる膜厚３０ｎｍの下部電極、膜厚１０ｎｍの容量膜および膜厚３０ｎｍのＴｉＮからなる上部電極がこの順で積層した構造を有する。
【００８８】
容量膜は原子層成長法により形成した。その成膜条件を表１のように変更し、ＮＯ．１〜ＮＯ．８のサンプルを作製した。得られた容量膜について、ＳＩＭＳ（二次イオン質量分析）により元素組成を測定したところ、表２に示すような組成が得られた。
【００８９】
ＮＯ．２〜ＮＯ．４のサンプルは、
ＺｒＯｘＣｙＮｚ
式中、ｘ、ｙ、ｚは、０．７＜ｘ、０．１≦ｙ≦１．２５、０．０１≦ｚ、ｘ＋ｙ＋ｚ＝２を満たすものであった。
【００９０】
一方、ＮＯ．６〜ＮＯ．８は、上記ｘ、ｙ、ｚの組成が上記式で規定する範囲からはずれるものであった。ＮＯ．６〜ＮＯ．８およびＮＯ．２〜ＮＯ．４は、いずれもＺｒ（Ｎ（ＣＨ３）（Ｃ２Ｈ５））４（テトラキスメチルエチルアミノジルコニウム）を用いるものであるが、成膜条件によって、得られる膜の組成が変動することがわかる。このことから、上記条件を満たすＺｒＯｘＣｙＮｚ（からなる組成の金属化合物膜は、単に成膜ガスを適切に選択することのみでは実現することは困難であり、成膜ガスの選択、成膜条件の最適化によりはじめて形成できるものであることが明らかにされた。成膜条件としては、成膜温度、成膜圧力、成膜速度、成膜ガスを供給する時間等を挙げられ、これらの条件の組み合わせを最適化することにより、上記金属化合物膜を得ることができる。
【００９１】
ＮＯ．１〜ＮＯ．５と同条件で作成した膜について、パーティクルチェッカーで測定したところ、ＮＯ．１では膜中にパーティクルが混入していることが確認された。ＮＯ．２〜ＮＯ．５およびＮＯ．６〜ＮＯ．８では、パーティクルの混入は認められなかった。
【００９２】
次に、上記サンプルのうちＮＯ．１、３、５、８について、容量および漏れ電流を測定し比較した。結果を図１４に示す。図中、各サンプルについて、それぞれ複数の測定結果が示されているが、これは膜厚を変えて成膜し、複数の測定を行ったものである。ＮＯ．３のサンプルは他のものに比べて漏れ電流が小さいことが明らかになった。ＮＯ．２、４についても同様の測定を行ったところ、ＮＯ．１、５、８に対し漏れ電流が小さいという結果が得られた。
【００９３】
【表１】
Figure 2004296582
【００９４】
【発明の効果】
以上説明したように本発明によれば、ＺｒやＨｆを含む高誘電率材料からなる膜を有する半導体素子において、膜中の漏れ電流を低減し、素子の信頼性を向上させることができる。本発明を容量素子に適用した場合、高容量で漏れ電流の少ない容量素子が提供される。また本発明をトランジスタに適用した場合、シリコン酸化膜換算膜厚が薄く、信頼性の高いゲート絶縁膜を備えたトランジスタが提供される。
【図面の簡単な説明】
【図１】実施の形態に係る容量素子の構造を示す図である。
【図２】従来の容量素子の構造を示す図である。
【図３】実施の形態に係る容量素子の製造方法を説明するための図である。
【図４】実施の形態に係る容量素子の製造方法を説明するための図である。
【図５】実施の形態に係る容量素子の製造方法を説明するための図である。
【図６】実施の形態に係る容量素子の製造方法を説明するための図である。
【図７】実施の形態に係る容量素子の製造方法を説明するための図である。
【図８】図８（ａ）は酸化膜、図８（ｂ）は酸窒化膜を成膜する際のシークエンスの例である。
【図９】リモートプラズマの概念図である。
【図１０】実施の形態に係るデカップリングコンデンサの構造を示す図である。
【図１１】実施の形態に係るトランジスタの構造を示す図である。
【図１２】実施の形態に係るトランジスタの製造方法を説明するための図である。
【図１３】実施の形態に係るトランジスタの製造方法を説明するための図である。
【図１４】実施例で評価した容量素子の特性を示す図である。
【符号の説明】
２１ 基板
２２ 素子分離領域
２３ ゲート電極
２４ ドレイン拡散層
２５ サイドウォール
３１ 容量コンタクト
３４ 下部電極
３５ 容量膜
３６ 上部電極
３７ タングステン膜
１２１ 基板
１２２ 素子分離領域
１２３ ゲート電極
１２４ ソース・ドレイン領域
１２６ 層間絶縁膜
１２７ セルコンタクト
１２８ セルコンタクト
１２９ ビット線
１３０ 層間絶縁膜
１３１ 容量コンタクト
１３２ 層間絶縁膜
１３３ シリンダー
１４０ 下部電極
１４２ 容量膜
１４４ 上部電極
１４６ タングステン膜
１５１ 基板
２０１ 最上層配線（接地線）
２０２ 最上層配線（電源線）
２０３ コンタクトプラグ
２０４ コンタクトプラグ
２０５ 層間膜
２０６ 下部電極
２０７ 容量膜
２０８ 上部電極
２１０ デカップリングコンデンサ
４００ シリコン基板
４０２ シリコン窒化膜
４０４ 金属化合物膜
４０６ ゲート電極
４１０ サイドウォール
４１２ ドレイン領域

Claims (16)

  1. 半導体基板と、その上部に設けられた金属化合物膜とを有し、
    前記金属化合物膜は、下記式
    ＭＯｘＣｙＮｚ
    （但し、ｘ、ｙ、ｚは、０＜ｘ、０．１≦ｙ≦１．２５、０．０１≦ｚ、ｘ＋ｙ＋ｚ＝２を満たす。Ｍは、少なくともＨｆまたはＺｒを含む。）
    で表される組成を有することを特徴とする半導体装置。
  2. 半導体基板と、その上部に設けられた、一対の電極およびこれらに狭まれた容量膜を有する容量素子とを備え、
    前記容量膜は、下記式
    ＭＯｘＣｙＮｚ
    （但し、ｘ、ｙ、ｚは、０＜ｘ、０．１≦ｙ≦１．２５、０．０１≦ｚ、ｘ＋ｙ＋ｚ＝２を満たす。Ｍは、少なくともＨｆまたはＺｒを含む。）
    で表される組成の金属化合物膜を含むことを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記半導体基板上に形成されたゲート電極、および、前記半導体基板中に設けられ表面がシリサイド化されたソース領域およびドレイン領域を有するトランジスタと、
    前記トランジスタの前記ソース領域および前記ドレイン領域と前記容量素子とを接続する接続プラグと、
    をさらに備えることを特徴とする半導体装置。
  4. 半導体基板と、該半導体基板の主面に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟んで前記半導体基板の主面に形成されたソース領域およびドレイン領域とを有し、
    前記ゲート絶縁膜が、下記式
    ＭＯｘＣｙＮｚ
    （但し、ｘ、ｙ、ｚは、０＜ｘ、０．１≦ｙ≦１．２５、０．０１≦ｚ、ｘ＋ｙ＋ｚ＝２を満たす。Ｍは、少なくともＨｆまたはＺｒを含む。）
    で表される組成の金属化合物膜を含むことを特徴とする半導体装置。
  5. 請求項１乃至４いずれかに記載の半導体装置において、
    前記式が、さらに、
    ０．７≦ｘ≦１．８５、０．０５≦ｚ≦０．２
    を満たすことを特徴とする半導体装置。
  6. 請求項１乃至５いずれかに記載の半導体装置において、
    前記金属化合物膜は、化学的気相成長法により形成された膜であることを特徴とする半導体装置。
  7. 請求項１乃至５いずれかに記載の半導体装置において、
    前記金属化合物膜は、原子層成長法により形成された膜であることを特徴とする半導体装置。
  8. 半導体基板の上部に、原子層成長法により、下記式
    ＭＯｘＣｙＮｚ
    （但し、ｘ、ｙ、ｚは、０＜ｘ、０．１≦ｙ≦１．２５、０．０１≦ｚ、ｘ＋ｙ＋ｚ＝２を満たす。Ｍは、少なくともＨｆまたはＺｒを含む。）
    で表される組成の金属化合物膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
  9. 半導体基板の上部に第一の電極、容量膜および第二の電極を形成する工程を含む半導体装置の製造方法であって、
    前記容量膜を形成する工程は、原子層成長法により、下記式
    ＭＯｘＣｙＮｚ
    （但し、ｘ、ｙ、ｚは、０＜ｘ、０．１≦ｙ≦１．２５、０．０１≦ｚ、ｘ＋ｙ＋ｚ＝２を満たす。Ｍは、少なくともＨｆまたはＺｒを含む。）
    で表される組成の金属化合物膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    半導体基板上にゲート電極を形成する工程と、
    前記ゲート電極を挟んで前記半導体基板の主面に不純物を導入し、ソース領域およびドレイン領域を形成する工程と、
    前記ソース領域および前記ドレイン領域の表面をシリサイド化する工程と、
    前記ゲート電極、前記ソース領域および前記ドレイン領域を覆うように層間絶縁膜を形成した後、該層間絶縁膜を選択的に除去して前記ソース領域および前記ドレイン領域に到達するコンタクトホールを形成し、次いで前記コンタクトホールを金属膜で埋め込むことにより接続プラグを形成する工程と、
    をさらに含み、
    前記接続プラグと前記第一の電極とが接続するように前記第一の電極を形成し、
    前記容量膜を２００℃以上４００℃以下の温度で形成し、前記第一の電極および前記第二の電極を５００℃以下の温度で形成することを特徴とする半導体装置の製造方法。
  11. 半導体基板上にゲート絶縁膜を形成する工程と、
    該ゲート絶縁膜上にゲート電極膜を形成する工程と、
    前記ゲート絶縁膜および前記ゲート電極膜を所定の形状に加工し、ゲート電極を形成する工程と、
    前記ゲート電極を挟んで前記半導体基板の主面に不純物を導入し、ソース領域およびドレイン領域を形成する工程と、
    を含み、
    前記ゲート絶縁膜を形成する工程は、原子層成長法により、下記式
    ＭＯｘＣｙＮｚ
    （但し、ｘ、ｙ、ｚは、０＜ｘ、０．１≦ｙ≦１．２５、０．０１≦ｚ、ｘ＋ｙ＋ｚ＝２を満たす。Ｍは、少なくともＨｆまたはＺｒを含む。）
    で表される組成の金属化合物膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
  12. 請求項８乃至１１いずれかに記載の半導体装置の製造方法において、
    前記式が、
    ０．７≦ｘ≦１．８５、０．０５≦ｚ≦０．２
    を満たすことを特徴とする半導体装置の製造方法。
  13. 請求項８乃至１２いずれかに記載の半導体装置の製造方法において、
    原子層成長法により前記金属化合物膜を形成する際、成膜ガスの原料として、Ｍ（ＮＲＲ’）４
    （但し、Ｍは、少なくともＨｆまたはＺｒを含む。ＲおよびＲ’はそれぞれ独立に炭化水素基を示す。）
    を用いることを特徴とする半導体装置の製造方法。
  14. 請求項８乃至１３いずれかに記載の半導体装置の製造方法において、
    原子層成長法により前記金属化合物膜を形成する際、酸化剤ガスとして、ＮＯ、Ｎ２Ｏ、ＮＯ２、Ｈ２Ｏ、Ｏ２およびＯ３からなる群から選択される一または二以上のガスを用いることを特徴とする半導体装置の製造方法。
  15. 請求項８乃至１４いずれかに記載の半導体装置の製造方法において、
    前記金属化合物膜を形成した後、窒素または窒素を含む雰囲気中でアニールを行い、前記金属化合物膜中に窒素を導入する工程を含むことを特徴とする半導体装置の製造方法。
  16. 請求項１５に記載の半導体装置の製造方法において、
    リモートプラズマを用いて、金属化合物膜中に窒素を導入する前記工程を実施することを特徴とする半導体装置の製造方法。
JP2003084314A 2003-03-26 2003-03-26 半導体装置の製造方法 Expired - Fee Related JP4907839B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2003084314A JP4907839B2 (ja) 2003-03-26 2003-03-26 半導体装置の製造方法
US10/807,248 US20040217478A1 (en) 2003-03-26 2004-03-24 Semiconductor device and manufacturing process therefor
US11/324,536 US7943475B2 (en) 2003-03-26 2006-01-04 Process for manufacturing a semiconductor device comprising a metal-compound film

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003084314A JP4907839B2 (ja) 2003-03-26 2003-03-26 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2004296582A true JP2004296582A (ja) 2004-10-21
JP4907839B2 JP4907839B2 (ja) 2012-04-04

Family

ID=33307875

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003084314A Expired - Fee Related JP4907839B2 (ja) 2003-03-26 2003-03-26 半導体装置の製造方法

Country Status (2)

Country Link
US (2) US20040217478A1 (ja)
JP (1) JP4907839B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100093353A (ko) * 2009-02-16 2010-08-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
US7977257B2 (en) 2008-03-27 2011-07-12 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3863391B2 (ja) * 2001-06-13 2006-12-27 Ｎｅｃエレクトロニクス株式会社 半導体装置
US7588988B2 (en) 2004-08-31 2009-09-15 Micron Technology, Inc. Method of forming apparatus having oxide films formed using atomic layer deposition
US7390756B2 (en) 2005-04-28 2008-06-24 Micron Technology, Inc. Atomic layer deposited zirconium silicon oxide films
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US7964470B2 (en) 2006-03-01 2011-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Flexible processing method for metal-insulator-metal capacitor formation
KR20070110748A (ko) * 2006-05-15 2007-11-20 주식회사 하이닉스반도체 커패시터 형성 방법
KR101417728B1 (ko) * 2008-03-12 2014-07-11 삼성전자주식회사 지르코늄 유기산질화막 형성방법 및 이를 이용하는 반도체장치 및 그 제조방법
US9425192B2 (en) * 2008-12-11 2016-08-23 Altera Corporation Integrated circuit decoupling capacitors

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196368A (ja) * 1999-11-04 2001-07-19 Lucent Technol Inc 薄膜誘電体を備えた電界効果デバイスおよびコンデンサを作製する方法およびその結果得られるデバイス
WO2002079211A1 (en) * 2001-03-30 2002-10-10 Advanced Technology Materials, Inc. Metalloamide and aminosilane precursors for cvd formation of dielectric thin films
JP2002343790A (ja) * 2001-05-21 2002-11-29 Nec Corp 金属化合物薄膜の気相堆積方法及び半導体装置の製造方法
JP2003055093A (ja) * 2001-08-03 2003-02-26 Asm Microchemistry Oy イットリウム酸化物およびランタン酸化物薄膜を堆積する方法
JP2003060198A (ja) * 2001-08-10 2003-02-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003086769A (ja) * 2001-09-07 2003-03-20 Mitsubishi Electric Corp 半導体装置及びその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE236788T1 (de) * 1999-07-27 2003-04-15 Univ North Carolina State Strukturierte trennfolie zwischen zwei laminierten oberflächen
JP3988176B2 (ja) * 1999-10-27 2007-10-10 三菱マテリアル株式会社 切粉に対する表面潤滑性にすぐれた表面被覆超硬合金製スローアウエイチップ形状切削工具
US6527866B1 (en) * 2000-02-09 2003-03-04 Conductus, Inc. Apparatus and method for deposition of thin films
KR20020048720A (ko) * 2000-12-18 2002-06-24 박종섭 구리를 사용한 대머신 금속배선 형성 방법
JP2002231656A (ja) * 2001-01-31 2002-08-16 Hitachi Ltd 半導体集積回路装置の製造方法
JP5194328B2 (ja) * 2001-02-01 2013-05-08 ソニー株式会社 半導体装置及びその製造方法
JP3863391B2 (ja) * 2001-06-13 2006-12-27 Ｎｅｃエレクトロニクス株式会社 半導体装置
US6904582B1 (en) * 2002-02-28 2005-06-07 Dupont Photomasks, Inc. Photomask for reducing power supply voltage fluctuations in an integrated circuit and integrated circuit manufactured with the same
JP2003303820A (ja) 2002-04-10 2003-10-24 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR100513719B1 (ko) 2002-08-12 2005-09-07 삼성전자주식회사 하프늄 산화막 형성용 전구체 및 상기 전구체를 이용한하프늄 산화막의 형성방법
US7425493B2 (en) * 2002-08-17 2008-09-16 Samsung Electronics Co., Ltd. Methods of forming dielectric structures and capacitors
US7037863B2 (en) * 2002-09-10 2006-05-02 Samsung Electronics Co., Ltd. Post thermal treatment methods of forming high dielectric layers over interfacial layers in integrated circuit devices
JP2004104025A (ja) 2002-09-12 2004-04-02 Fujitsu Ltd 膜形成方法
JP4046588B2 (ja) * 2002-10-10 2008-02-13 Ｎｅｃエレクトロニクス株式会社 キャパシタの製造方法
KR100463633B1 (ko) 2002-11-12 2004-12-29 주식회사 아이피에스 하프늄 화합물을 이용한 박막증착방법
US7183165B2 (en) * 2002-11-25 2007-02-27 Texas Instruments Incorporated Reliable high voltage gate dielectric layers using a dual nitridation process
JP3920235B2 (ja) * 2003-03-24 2007-05-30 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4502189B2 (ja) * 2004-06-02 2010-07-14 ルネサスエレクトロニクス株式会社 薄膜の形成方法および半導体装置の製造方法
JP4718795B2 (ja) * 2004-06-02 2011-07-06 ルネサスエレクトロニクス株式会社 気相成長装置内の処理方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196368A (ja) * 1999-11-04 2001-07-19 Lucent Technol Inc 薄膜誘電体を備えた電界効果デバイスおよびコンデンサを作製する方法およびその結果得られるデバイス
WO2002079211A1 (en) * 2001-03-30 2002-10-10 Advanced Technology Materials, Inc. Metalloamide and aminosilane precursors for cvd formation of dielectric thin films
JP2002343790A (ja) * 2001-05-21 2002-11-29 Nec Corp 金属化合物薄膜の気相堆積方法及び半導体装置の製造方法
JP2003055093A (ja) * 2001-08-03 2003-02-26 Asm Microchemistry Oy イットリウム酸化物およびランタン酸化物薄膜を堆積する方法
JP2003060198A (ja) * 2001-08-10 2003-02-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003086769A (ja) * 2001-09-07 2003-03-20 Mitsubishi Electric Corp 半導体装置及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7977257B2 (en) 2008-03-27 2011-07-12 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
KR20100093353A (ko) * 2009-02-16 2010-08-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101599724B1 (ko) 2009-02-16 2016-03-04 삼성전자 주식회사 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
JP4907839B2 (ja) 2012-04-04
US7943475B2 (en) 2011-05-17
US20060121671A1 (en) 2006-06-08
US20040217478A1 (en) 2004-11-04

Similar Documents

Publication Publication Date Title
KR102105113B1 (ko) 접촉 저항 감소를 위한 이중 금속 비아
TWI446522B (zh) 半導體裝置及其製造方法
JP6218384B2 (ja) タングステンゲート電極を備えた半導体装置の製造方法
US7943475B2 (en) Process for manufacturing a semiconductor device comprising a metal-compound film
US8350335B2 (en) Semiconductor device including off-set spacers formed as a portion of the sidewall
US20060046380A1 (en) Integrated circuit capacitors having composite dielectric layers therein containing crystallization inhibiting regions and methods of forming same
US11699621B2 (en) Method for patterning a lanthanum containing layer
JP2002524859A (ja) 三元窒化物−炭化物バリア層
TWI299879B (en) Capacitor for a semiconductor device and manufacturing method thereof
JP2006161163A (ja) チタン窒化膜形成方法及びそのチタン窒化膜を利用した金属−絶縁体−金属キャパシタの下部電極形成方法
US20080164582A1 (en) Semiconductor devices and methods of manufacture thereof
US10424504B2 (en) Method for forming improved liner layer and semiconductor device including the same
KR20060006133A (ko) 질화 티타늄막 형성방법 및 이를 이용한 커패시터 제조방법
US20060046378A1 (en) Methods of fabricating MIM capacitor employing metal nitride layer as lower electrode
JP4916092B2 (ja) 半導体装置の製造方法
US8633119B2 (en) Methods for manufacturing high dielectric constant films
US11955528B2 (en) Methods of forming FinFET devices
US7300852B2 (en) Method for manufacturing capacitor of semiconductor element
KR20110004670A (ko) 반도체 소자 및 그 제조 방법
US8633114B2 (en) Methods for manufacturing high dielectric constant films
JP2009218421A (ja) 半導体装置およびその製造方法
TW202310176A (zh) 製造半導體裝置的方法
CN109786254B (zh) 后栅极工艺中的选择性高k形成
US20230013102A1 (en) Semiconductor device structure and methods of forming the same
US20230029739A1 (en) Semiconductor Device With A Core-Shell Feature And Method For Forming The Same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060206

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080828

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100308

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100420

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100621

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100727

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111205

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120112

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150120

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees