JP2003303820A

JP2003303820A - 半導体装置の製造方法

Info

Publication number: JP2003303820A
Application number: JP2002107534A
Authority: JP
Inventors: Yoshihisa Harada; 佳尚原田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-04-10
Filing date: 2002-04-10
Publication date: 2003-10-24

Abstract

(57)【要約】【課題】熱的安定性に優れたhigh-kゲート絶縁膜を実
現する。【解決手段】基板１１の上にＨｆＯ₂よりなるhigh-k
膜１４をＣＶＤ法を用いて堆積した後、high-k膜１４の
上にゲート電極１５を形成し、その後、ソース・ドレイ
ン領域又はゲート電極１５に注入された不純物に対する
活性化アニール処理を行なう。high-k膜１４の堆積温度
をｘ［℃］とし、活性化アニール処理の温度をｙ［℃］
としたときに、ｘ及びｙは、ｙ ≦ ０．５・ｘ＋
８２５の関係を満たす。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高誘電体からなる
ゲート絶縁膜を有する半導体装置の製造方法に関するも
のである。

【０００２】

【従来の技術】近年の半導体装置における高集積化及び
高速化に対する技術進展に伴い、ＭＯＳＦＥＴの微細化
が進められている。微細化に伴いゲート絶縁膜の薄膜化
を進めると、トンネル電流によるゲートリーク電流の増
大等の問題が顕在化してくる。この問題を抑制するため
に、ＨｆＯ₂、ＺｒＯ₂、Ｌａ₂Ｏ₃、ＴｉＯ₂又はＴａ
₂Ｏ₅等の高誘電率材料を用いたゲート絶縁膜（以下、hi
gh-kゲート絶縁膜と称する）により、薄いＳｉＯ₂換算
膜厚（以下、ＥＯＴ（Equivalent Oxide Thickness）と
称する）を実現しながら物理的膜厚を厚くするという手
法が研究されている。

【０００３】また、昨今のシステムＬＳＩにおいては、
演算処理を行なう内部回路、入出力を受け持つ周辺回
路、及びＤＲＡＭ等の複数の機能を持つ回路を１つのチ
ップに集積することが一般的になっている。このような
システムＬＳＩを構成するＭＯＳＦＥＴに対しては、駆
動力を高く維持しつつリーク電流を小さくできることが
求められており、そのため、例えば将来の70nmデザイン
ルールのＣＭＯＳＦＥＴにおいては、high-kゲート絶縁
膜の導入が期待されている。

【０００４】従来のhigh-kゲート絶縁膜の形成方法とし
て、例えば特開昭63ー236335号公報に記載された方法は
次の通りである。まず、固体原料であるＨＦ（ＯＣ
₃Ｈ₇）₄を100〜200℃程度に加熱して液体状態にすると
共に、該液状の原料中にＡｒ又はＮ₂等の不活性ガス
（キャリアガス）を吹き込んでバブリングを行なう。こ
れにより、原料を気体状態にして該原料ガスをキャリア
ガスと共に反応炉内に導入し、13.3〜1330Pa程度（ 0.1
〜10torr程度）の減圧下において、反応炉内に載置され
た基板上にＨｆＯ₂膜（ハフニウム酸化膜）を400〜600
℃程度の成長温度で気相成長（ＣＶＤ（Chemical Vapor
Deposition ））させる。このとき、ハフニウム酸化膜
の成長速度又は膜質の向上のためにＯ₂ガスを反応炉内
に導入すると共に、反応炉内の圧力維持のためＡｒガス
等のベースガスを反応炉内に導入する。また、反応炉内
に導入される各ガスの流量（標準状態）は、原料輸送の
ためのキャリアガスの流量が例えば100〜200ml/minであ
り、Ｏ₂ガスの流量が1000ml/minであり、ベースガスが
例えば1000ml/minである。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
high-kゲート絶縁膜の形成方法を用いて、５ｎｍ程度よ
りも薄い極薄のhigh-kゲート絶縁膜を形成すると、ＣＶ
Ｄ堆積膜としての熱的安定性が劣化したり、ゲートリー
ク電流が増大したり、又は、比誘電率が所望値よりも低
下したりするという問題が生じる。これらの問題は、い
ずれも、ＨｆＯ₂等の高誘電率材料を極薄ゲート絶縁膜
として使用するという新たな技術の方向性によって新た
に生じたものであり、５ｎｍ程度以上の厚膜で応用され
ていた従来のhigh-kゲート絶縁膜においては見られなか
ったものである。

【０００６】前記に鑑み、本発明は、熱的安定性に優れ
たhigh-kゲート絶縁膜を実現することを第１の目的と
し、ゲートリーク電流が小さく且つ比誘電率が高いhigh
-kゲート絶縁膜を実現することを第２の目的とする。

【０００７】

【課題を解決するための手段】前記の第１の目的を達成
するために、本願発明者は、極薄のhigh-kゲート絶縁膜
の熱的安定性が劣化する原因を検討してみた。その結
果、以下のような知見を得た。すなわち、high-kゲート
絶縁膜の形成後には、ゲート電極の形成、ソース・ドレ
イン領域を形成するための不純物の注入（又はゲート電
極に対する不純物の注入）、及び、不純物を活性化する
ためのアニール処理（以下、活性化アニール処理と称す
る）が順次行なわれる。そして、この活性化アニール処
理の高温度によって、high-kゲート絶縁膜を構成する材
料とゲート電極を構成する材料との間で反応が生じる結
果、high-kゲート絶縁膜に欠陥が発生し、該欠陥に起因
してhigh-kゲート絶縁膜の熱的安定性の劣化が生じてい
ることが判明した。

【０００８】そこで、本願発明者は、high-kゲート絶縁
膜の形成において、熱的安定性という新たな観点を導入
する必要性に鑑み、さらなる検討を積み重ねた結果、熱
的安定性を十分保証できる、high-kゲート絶縁膜の堆積
温度と活性化アニール温度との関係を見出すに至った。

【０００９】また、前記の第２の目的を達成するため
に、本願発明者は、極薄のhigh-kゲート絶縁膜におい
て、ゲートリーク電流が増大したり、又は、比誘電率が
所望値よりも低下したりする原因を検討してみた。その
結果、以下のような知見を得た。すなわち、反応炉内に
原料ガスを導入することによってウェハ上にhigh-kゲー
ト絶縁膜を気相成長させる場合、high-kゲート絶縁膜の
成長速度又は膜質の向上のために反応炉内には酸素含有
ガス（例えばＯ₂ガス）が導入される。このとき、酸素
含有ガスの流量比（＝（反応炉内に導入される酸素含有
ガスの流量）／（反応炉内に導入される全てのガスの流
量））がある下限値よりも小さくなると、原料ガスに含
まれるカーボン等が残留不純物としてhigh-kゲート絶縁
膜中に残留し、その結果、この残留不純物を介してゲー
トリーク電流が発生していることが判明した。また、酸
素含有ガスの流量比がある上限値よりも大きくなると、
過剰な酸素がhigh-kゲート絶縁膜を通過したり又は該膜
中に残留すること等によって、ウェハつまりシリコン基
板が必要以上に酸化される。その結果、基板とhigh-kゲ
ート絶縁膜との間に形成される低誘電率の界面層（例え
ばＳｉＯ₂層）の厚さが増加するため、該界面層を含め
たゲート絶縁膜のＥＯＴが大きくなってしまうこと、つ
まり、ゲート絶縁膜の比誘電率が所望値よりも低下して
しまうことが判明した。これは、極薄のhigh-kゲート絶
縁膜の形成においては、従来の厚膜のhigh-kゲート絶縁
膜の形成では大きな問題にならなかったシリコン基板表
面の酸化、つまり界面層の形成を極力抑制する必要性が
あることを意味する。

【００１０】そこで、本願発明者は、high-kゲート絶縁
膜の気相成長における酸素含有ガスの流量比の好ましい
範囲（半導体装置の性能を飛躍的に改善できる範囲）
を、ＥＯＴ及びリーク電流という新たな観点に基づいて
限定することを新規に着想するに至った。言い換える
と、低誘電率の界面層の厚さを薄く抑制してＥＯＴを低
く維持すると共にゲートリーク電流を理想的に抑制する
ため、酸素含有ガスの流量比を所定の範囲に限定するこ
とを着想した。

【００１１】本発明は、以上の知見に基づきなされたも
のであって、具体的には、前記の第１の目的を達成する
ため、本発明に係る半導体装置の製造方法は、基板上
に、一の金属と酸素とを含む高誘電率絶縁膜を堆積する
工程と、高誘電率絶縁膜の上に電極を形成する工程と、
電極を形成する工程よりも後に、基板に対して熱処理を
行なう工程とを備え、高誘電率絶縁膜の堆積温度をｘ
［℃］とし且つ熱処理の温度をｙ［℃］としたときに、
ｘ及びｙは、ｙ ≦ ０．５・ｘ＋８２５の関係を
満たす。

【００１２】本発明の半導体装置の製造方法によると、
ｙ ≦ ０．５・ｘ＋８２５（ｘは高誘電率絶縁膜
（以下、high-k膜と称する）の堆積温度［℃］であり、
ｙはhigh-k膜上に電極を形成した後に行なわれる熱処理
（以下、電極形成後熱処理と称する）の温度［℃］であ
る）の制約条件下で、high-k膜の堆積及び電極形成後熱
処理のそれぞれを行なう。このため、high-k膜の堆積温
度ｘに応じて、電極形成後熱処理の温度ｙ、例えばソー
ス・ドレイン領域又は電極に注入された不純物を活性化
するための活性化アニール処理の温度（一般的にはこの
温度が電極形成工程以降におけるプロセス最高温度とな
る）を抑制できる。従って、電極形成後熱処理時に、hi
gh-k膜を構成する材料と電極を構成する材料との間で反
応が生じる事態を回避でき、それによりhigh-k膜に欠陥
が発生することを防止できるので、high-k膜の熱的安定
性を向上させることができる。

【００１３】前記の第２の目的を達成するため、本発明
の半導体装置の製造方法において、高誘電率絶縁膜を堆
積する工程は、基板が載置された反応炉内に、一の金属
と炭素とを含む原料ガス、酸素含有ガス、及び不活性ガ
スを供給する工程を含み、原料ガスの組成をＭ_1-aＳｉ_a
Ｃ_pＨ_qＮ_rＯ_s（但しＭは一の金属を表し、１＞ａ≧０、
ｐ＞０、ｑ≧０、ｒ≧０、ｓ≧０である）とし、且つ反
応炉内に供給される全てのガスの流量に対する酸素含有
ガスの流量の比をｚとしたときに、ｚ、ｐ、ｑ、ｒ及び
ｓは、０．０１０４・（１＋ｐ＋ｑ＋ｒ／４ーｓ／２） ≦
ｚ ≦０．０２９２・（１＋ｐ＋ｑ＋ｒ／４ーｓ／２）の関係を満たすことが好ましい。

【００１４】このようにすると、反応炉内に炭素含有原
料ガスＭ_1-aＳｉ_aＣ_pＨ_qＮ_rＯ_sを導入して基板上にhigh
-k膜を堆積するときに酸素含有ガスの流量比を所定の上
限値（=0.0292(1+p+q+r/4-s/2)）以下にするため、過剰
な酸素がhigh-k膜中を拡散する事態を回避できる。この
ため、基板が必要以上に酸化されることを防止できるの
で、基板とhigh-k膜との間に形成される低誘電率の界面
層（例えばＳｉＯ₂層）の厚さを薄くできる。従って、
界面層を合わせたhigh-k膜のＥＯＴを低く維持できるの
で、界面層を合わせたhigh-k膜の比誘電率が所望値より
小さくなることを防止できる。また、反応炉内に炭素含
有原料ガスを導入して基板上にhigh-k膜を堆積するとき
に酸素含有ガスの流量比を所定の下限値（=0.0104(1+p+
q+r/4-s/2)）以上にするため、原料ガスに含まれる炭素
と、酸素含有ガスに含まれる酸素とが気相中で結合して
ＣＯガス又はＣＯ₂ガスが生成される反応が十分に生じ
る。このため、未反応の炭素が不純物としてhigh-k膜中
に残留することを抑制できるので、該不純物が伝導パス
となって生じるゲートリーク電流を低減できる。

【００１５】また、反応炉内に炭素含有原料ガスを導入
して基板上にhigh-k膜を堆積する場合、ｚ、ｐ、ｑ、ｒ
及びｓは、ｚ ≦ ０．０２２９・（１＋ｐ＋ｑ＋ｒ／４ーｓ／
２）の関係を満たすことが好ましい。

【００１６】このようにすると、過剰な酸素がhigh-k膜
中を拡散することをより確実に回避できるため、基板酸
化に起因して基板とhigh-k膜との間に形成される界面層
の厚さを確実に薄くできる。このため、所望のＥＯＴを
実現できるhigh-k膜の物理的膜厚（界面層の物理的膜厚
を含む）を十分に大きくできるので、界面層を合わせた
high-k膜の比誘電率を高く維持しながら、ゲートリーク
電流を理想的に低減できる。

【００１７】また、反応炉内に炭素含有原料ガスを導入
して基板上にhigh-k膜を堆積する場合、原料ガス及び高
誘電率絶縁膜はそれぞれシリコンを含んでいてもよい。
或いは、高誘電率絶縁膜を堆積する工程は、反応炉内に
シリコン含有ガスを供給する工程を含み、高誘電率絶縁
膜はシリコンを含んでいてもよい。また、炭素含有原料
ガスは、ＨｆＣ₁₆Ｈ₃₆Ｏ₄（Hf t-butoxide ）、ＺｒＣ
₁₆Ｈ₃₆Ｏ₄（Zr t-butoxide ）、Ｃ₁₆Ｈ₄₀Ｎ₄Ｈｆ（TD
EA-Hf ）、Ｃ₁₆Ｈ₄₀Ｎ₄Ｚｒ（TDEA-Zr）、Ｃ₈Ｈ₂₄Ｎ₄Ｈ
ｆ（TDMA-Hf ）、Ｃ₈Ｈ₂₄Ｎ₄Ｚｒ（TDMA-Zr ）、Ｈｆ
［ＯＣ（ＣＨ₃）₂ＣＨ₂ＯＣＨ₃］₄（Hf(MMP)₄）、又は
Ｚｒ［ＯＣ（ＣＨ₃）₂ＣＨ₂ＯＣＨ₃］₄（Zr(MMP)₄）で
あってもよい。

【００１８】本発明の半導体装置の製造方法において、
一の金属はハフニウム又はジルコニウムであってもよ
い。

【００１９】このようにすると、ハフニウム酸化膜若し
くはハフニウムシリケート膜又はジルコニウム酸化膜若
しくはジルコニウムシリケート膜を確実に形成できる。

【００２０】

【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置の製造方法について
図面を参照しながら説明する。

【００２１】図１（ａ）〜（ｄ）は、第１の実施形態に
係る半導体装置の製造方法の各工程を示す断面図であ
る。

【００２２】まず、図１（ａ）に示すように、例えば S
i(100)基板等の基板１１上に、素子分離用の絶縁膜１２
を形成し、それにより、素子形成領域Ｒを区画する。次
に、基板１１に対して標準ＲＣＡ洗浄及び希釈ＨＦ洗浄
を行なった後、例えば７００℃の温度下で基板１１をＮ
Ｈ₃ガスに１０〜３０秒間程度さらすことによって、図
１（ｂ）に示すように、基板１１の素子形成領域Ｒの上
に、厚さ１ｎｍ程度弱のＳｉ₃Ｎ₄膜（シリコン窒化膜）
１３を形成する。

【００２３】次に、図１（ｃ）に示すように、基板１１
の素子形成領域Ｒの上に、Ｓｉ₃Ｎ₄膜１３を介して、例
えばＨｆＯ₂よりなる厚さ数ｎｍ程度のhigh-k膜１４を
例えばＣＶＤ法により形成する。Ｓｉ₃Ｎ₄膜１３及びhi
gh-k膜１４は、厚さ３〜５ｎｍ程度の極薄のゲート絶縁
膜を構成する。

【００２４】ここで、high-k膜１４の詳細な形成方法に
ついて図２を参照しながら説明する。図２は、第１の実
施形態に係る半導体装置の製造方法におけるhigh-k膜形
成に用いられるＣＶＤ装置の反応炉の断面構成を示す模
式図である。図２に示すように、反応炉５０の内部に
は、複数の基板１１（Ｓｉ₃Ｎ₄膜１３の図示は省略）を
載置するための基板保持機構５１が設けられている。ま
た、反応炉５０には、プロセスガスを導入するための第
１〜第３の導入口５２〜５４が設けられていると共に、
使用後のプロセスガスを排気するための排気口５５が設
けられている。high-k膜１４の形成にあたっては、ま
ず、バブラー（バブリング用容器：図示省略）に貯留さ
れた液体状のＨｆ含有原料、例えばHf t-butoxide （Ｈ
ｆＣ₁₆Ｈ₃₆Ｏ ₄）の中に、Ｎ₂ガス等の不活性ガスより
なるキャリアガスを吹き込んでバブリングを行なう。こ
れにより生成された気体状態のHf t-butoxide 、つまり
原料ガスをキャリアガスと共に例えば第１の導入口５２
から反応炉５０内に導入する。このとき、high-k膜１４
の成長速度又は膜質を向上させるために、例えば乾燥Ｏ
₂ガス等の酸素含有ガスを第２の導入口５３から反応炉
５０内に導入する。また、反応炉５０内の圧力を制御す
るために、例えばＡｒガス又はＮ₂ガス等の不活性ガス
よりなるベースガスを第３の導入口５４から反応炉５０
内に導入してもよい。そして、前述の原料ガス及び酸素
含有ガス等の各プロセスガスを反応炉５０内で混合する
と共にＣＶＤ（Chemical Vapor Deposition ）処理を使
用して、反応炉５０内に載置された基板１１上にhigh-k
膜１４を例えば 200〜 550℃程度の温度下で堆積する。
その後、使用済みのプロセスガスを反応炉５０内から排
気口５５を介して排気する。以上のように形成されたhi
gh-k膜１４に対して組成分析を行なったところ、high-k
膜１４は、Ｈｆ及びＯを主要な元素とするＨｆＯ₂とい
う組成を持つと共にその内部に３．０質量％以下の微量
なＣ及びＨを含有することが判明した。すなわち、high
-k膜１４はＨｆＯ₂膜である。これは、Hf t-butoxide
よりなる原料ガスがＨｆ、Ｏ、Ｃ及びＨを含有するこ
と、及び前述のＣＶＤ処理においてキャリアガス等とし
て用いられるＮ₂ガスは５００℃程度の温度下では非常
に不活性であることによる。

【００２５】次に、Ｎ₂雰囲気中において、high-k膜１
４に対して例えば600〜800℃程度の温度下で蒸着後アニ
ール（以下、ＰＤＡ（Post Deposition Anneal）と称す
る）処理を行なう。その後、例えばＳｉＨ₄を用いて基
板１１上に、ゲート電極となるPoly−Si膜を例えば 540
℃程度の蒸着温度で形成した後、 n-MOS構造を形成する
ためにPoly−Si膜に対して例えば５×１０¹⁵ｃｍー2のド
ーズ量でＰイオンを注入する。その後、イオン注入され
たPoly−Si膜をパターン化して、図１（ｄ）に示すよう
に、ゲート電極１５をhigh-k膜１４の上に形成する。こ
れにより、ＭＯＳキャパシタ構造が完成する。

【００２６】その後、図示は省略しているが、ソース・
ドレイン領域を形成するための不純物注入を行なった
後、該ソース・ドレイン領域又はゲート電極１５に注入
された不純物に対する活性化アニール処理を行なうため
に、例えば乾燥Ｎ₂雰囲気中において、基板１１に対し
て 900℃程度以上の温度下で３０秒間程度ＲＴＰ（Rapi
d Thermal process ）を行なう。

【００２７】第１の実施形態の特徴は、high-k膜１４つ
まりＨｆＯ₂膜の堆積温度（以下、ＣＶＤ堆積温度と称
することもある）をｘ［℃］とし、前述の活性化アニー
ル処理の温度（以下、活性化アニール温度と称する）を
ｙ［℃］としたときに、ｘ及びｙは、ｙ ≦ ０．５・
ｘ＋８２５の関係を満たすことである。尚、一般
的に、活性化アニール温度は、トランジスタ製造時のゲ
ート電極形成工程以降におけるプロセス最高温度であ
る。

【００２８】ここで、図１（ａ）〜（ｄ）に示す方法に
より形成されたＭＯＳキャパシタにおけるゲート絶縁膜
（つまりＳｉ₃Ｎ₄膜１３及びhigh-k膜（ＨｆＯ₂膜）１
４の積層膜）の熱的安定性と、ＣＶＤ堆積温度及び活性
化アニール温度の組み合わせ条件との相関について、図
３を参照しながら説明する。尚、図３において、ＣＶＤ
堆積温度を横軸に、活性化アニール温度を縦軸に示すと
共に、熱的安定性が良い、ＣＶＤ堆積温度及び活性化ア
ニール温度の組み合わせ条件を○（ＯＫ）で、熱的安定
性が悪い、ＣＶＤ堆積温度及び活性化アニール温度の組
み合わせ条件を黒丸（ＮＧ）で示す。

【００２９】尚、熱的安定性の評価は次のように行なっ
ている。すなわち、ＣＶＤ堆積温度及び活性化アニール
温度の組み合わせ条件を色々変えながら形成されたＭＯ
Ｓキャパシタに対して、ＬＣＲ（inductance - capacit
ance - resistance ）メータを用いてＣＶ（capacitanc
e - voltage ）測定が行なわれる。そして、測定結果に
基づいて、ゲート電極の空乏化又は基板の量子化効果等
に起因する容量を考慮して、シミュレーションプログラ
ムによるＣＶカーブのフィッティングを行なうことによ
り、ゲート絶縁膜のＥＯＴが算出される。ここで、ゲー
ト絶縁膜の熱的安定性が良い場合、測定されたＣＶカー
ブは理想的な形状を示す。すなわち、ゲート電圧Ｖｇを
大きくしてキャパシタを蓄積（Accumulation）状態にす
るに従って、容量はゲート絶縁膜のＥＯＴと対応する理
想的な値を示すようになり、ゲート電圧Ｖｇの変化に対
して次第に飽和していく。一方、ゲート絶縁膜の熱的安
定性が悪い場合、ある温度以上の活性化アニール処理に
おいて、ゲート絶縁膜を構成する材料とゲート電極を構
成する材料とが急激に反応して電流のリークパスが形成
される結果、熱的安定性の良いゲート絶縁膜と比べて２
桁から３桁も大きいゲートリーク電流が生じるので、測
定されたＣＶカーブは異常な形状を示す。具体的には、
ゲート電圧Ｖｇを大きくすると容量が発散する。

【００３０】図３に示すように、活性化アニール温度
（ｙ）［℃］が（０．５×ＣＶＤ堆積温度（ｘ）［℃］
＋８２５［℃］）以下となる範囲内で、ゲート絶縁膜の
熱的安定性が良い。また、ゲート電極の形成後に同一の
温度で活性化アニール処理を行なった場合にも、ゲート
絶縁膜となるＨｆＯ₂膜のＣＶＤ堆積温度の違いによっ
て、ゲート絶縁膜の熱的安定性が変化する。逆に、Ｈｆ
Ｏ₂膜が同一のＣＶＤ堆積温度で形成されている場合に
も、活性化アニール温度の違いによってゲート絶縁膜の
熱的安定性が変化する。このことを、図４（ａ）及び
（ｂ）を参照しながら説明する。

【００３１】図４（ａ）は、ゲート絶縁膜となるＨｆＯ
₂膜を２００℃の温度下で５分間かけてＣＶＤ法により
堆積した後、ＨｆＯ₂膜に対してＰＤＡ処理を行ない、
その後、ＨｆＯ₂膜上にPoly-Si 電極を形成した後、Po
ly-Si 電極に対してＰイオンを注入し、その後、９００
℃の温度下で３０秒間かけて活性化アニール処理を行な
った後における、ＭＯＳキャパシタのＣＶカーブの測定
結果を示している。一方、図４（ｂ）は、ゲート絶縁膜
となるＨｆＯ₂膜を２００℃の温度下で５分間かけてＣ
ＶＤ法により堆積した後、ＨｆＯ₂膜に対してＰＤＡ処
理を行ない、その後、ＨｆＯ₂膜上にPoly-Si電極を形
成した後、Poly-Si電極に対してＰイオンを注入し、そ
の後、９５０℃の温度下で３０秒間かけて活性化アニー
ル処理を行なった後における、ＭＯＳキャパシタのＣＶ
カーブの測定結果を示している。尚、図４（ａ）及び
（ｂ）においては、基板側がゲート電極側に対して高電
位となるときのゲート電圧Ｖｇを負符号で示している。
また、図４（ａ）及び（ｂ）に示すＣＶカーブの測定結
果は、ＭＯＳキャパシタにおける複数の測定ポイントに
ついて得られたものである。

【００３２】図４（ａ）及び（ｂ）に示すように、ＣＶ
Ｄ堆積温度が同じ２００℃であっても、活性化アニール
温度が９００℃であるときのＣＶカーブは、容量が次第
に飽和する理想的な形状を示す一方、活性化アニール温
度が９５０℃であるときのＣＶカーブは、容量が発散す
る異常な形状を示す。言い換えると、図４（ａ）に示す
ＣＶカーブを有するゲート絶縁膜は熱的安定性が良く、
図４（ｂ）に示すＣＶカーブを有するゲート絶縁膜は熱
的安定性が悪い。すなわち、ゲート絶縁膜となるＨｆＯ
₂膜のＣＶＤ堆積温度によって決まる上限値を活性化ア
ニール温度が越えると、ＨｆＯ₂膜中に急激に欠陥が形
成されてリークパスが形成される結果、ＨｆＯ₂膜は容
量を蓄積できなくなってゲート絶縁膜としての機能を突
然失う。

【００３３】ここで、ｘ及びｙが、ｙ≦０．５・ｘ＋８
２５（ｘはＨｆＯ₂膜のＣＶＤ堆積温度であり、ｙは活
性化アニール温度である）の関係を満たすことによっ
て、ゲート絶縁膜の熱的安定性が向上する理由は、次の
ように考えられる。すなわち、一般的に、ＣＶＤ堆積温
度（ｘ）が高い程、膜質の良い緻密なＨｆＯ₂膜が形成
される。逆に、ＣＶＤ堆積温度（ｘ）が低い程、比較的
空孔の多い疎なＨｆＯ₂膜が形成される。この場合、Ｐ
ＤＡ処理によって、ＨｆＯ₂膜をある程度緻密化するこ
とができるが、ＨｆＯ₂膜中の空孔を完全に除去するこ
とはできない。このようなＨｆＯ₂膜上に電極材料膜を
堆積した後、高温の活性化アニール処理を行なうと、Ｈ
ｆＯ₂膜中又はＨｆＯ₂膜と電極材料膜との間に残留す
る空孔を介して電極材料の拡散が非常に顕著に生じる結
果、ＨｆＯ₂膜中に欠陥が発生する。すなわち、低いＣ
ＶＤ堆積温度で形成された、比較的空孔の多いＨｆＯ₂
膜は、ゲート絶縁膜としての熱的安定性が劣化してしま
う。逆に、高いＣＶＤ堆積温度で形成された、膜質の良
い緻密なＨｆＯ₂膜においては、前述の電極材料の拡散
反応が格段に抑制されるため、活性化アニール処理時に
もＨｆＯ₂膜中に欠陥が発生しくくなるので、熱的安定
性が向上する。従って、図３に示す測定データからも明
らかなように、ＣＶＤ法により形成されたＨｆＯ₂膜を
有する極薄のゲート絶縁膜における熱的安定性の良し悪
しが変化する境界は、ｙ＝０．５・ｘ＋８２５という右
肩上がりの直線で表される。

【００３４】すなわち、第１の実施形態によると、ｙ≦
０．５・ｘ＋８２５の制約条件下でＨｆＯ₂膜つまりhi
gh-k膜１４の堆積、及び活性化アニール処理を行なう。
このため、high-k膜１４の堆積温度ｘに応じて、活性化
アニール温度、つまりゲート電極１５の形成工程以降に
おけるプロセス最高温度を抑制できる。従って、活性化
アニール処理時に、high-k膜１４を構成する材料とゲー
ト電極１５を構成する材料との間で反応が生じる事態を
回避でき、それによりhigh-k膜１４に欠陥が発生するこ
とを防止できるので、high-k膜１４の熱的安定性つまり
ゲート絶縁膜の熱的安定性を向上させることができる。

【００３５】図５は、第１の実施形態に係る半導体装置
の製造方法を用いて形成された、つまり本発明の「ｙ≦
０．５・ｘ＋８２５」の条件下で図１（ａ）〜（ｄ）に
示す方法を用いて形成された、ＭＯＳキャパシタ試料の
高分解能断面ＴＥＭ（transmission electron microsco
pe）像を模式的に示している。図５に示すように、基板
（基板１１）上に絶縁膜（Ｓｉ₃Ｎ₄膜１３及びhigh-k膜
（ＨｆＯ₂膜）１４）及び電極（ゲート電極１５）が順
次形成されたＭＯＳ構造において、high-k膜１４とゲー
ト電極１５との界面は滑らかであり、欠陥は生じていな
い。

【００３６】図６は、「ｙ＞０．５・ｘ＋８２５」の条
件下で図１（ａ）〜（ｄ）に示す方法を用いて形成され
たＭＯＳキャパシタ試料（比較例）の高分解能断面ＴＥ
Ｍ像を模式的に示している。図６に示すように、基板上
に絶縁膜（下層となるＳｉ₃Ｎ₄膜及び上層となるhigh-
k膜（ＨｆＯ₂膜））及び電極（ゲート電極）が順次形
成されたＭＯＳ構造において、絶縁膜（正確にはＨｆＯ
₂膜）に、厚さが局所的に薄くなった欠陥部分が生じて
いる。このため、比較例においては、該欠陥に起因する
トンネル電流を主とするゲートリーク電流が極端に増大
する結果、ＭＯＳキャパシタとして機能することが不可
能になる。

【００３７】図７は、「ｙ＞０．５・ｘ＋８２５」の条
件下で図１（ａ）〜（ｄ）に示す方法を用いて形成され
たＭＯＳキャパシタ試料（比較例）における前述の欠陥
（図６参照）による不良発生率（不良率）と、絶縁膜
（下層となるＳｉ₃Ｎ₄膜及び上層となるＨｆＯ₂膜）の
物理的膜厚との相関を示している。尚、不良率は、絶縁
膜の面積１０００μｍ²当たりについて算出されたもの
である。図７に示すように、絶縁膜の物理的膜厚が５ｎ
ｍ程度よりも小さくなると、欠陥による不良発生率が顕
著になる。尚、絶縁膜の物理的膜厚が５ｎｍ程度以上で
ある場合、絶縁膜における欠陥部分（ＨｆＯ₂膜の薄膜
化部分）の厚さも比較的大きくなると考えられ、その結
果、該欠陥が不良発生率に及ぼす影響は小さくなると考
えられる。

【００３８】すなわち、ｙ≦０．５・ｘ＋８２５が成り
立つ条件下で行なわれる、第１の実施形態に係る半導体
装置の製造方法によると、物理的膜厚が５ｎｍ程度より
も小さいhigh-kゲート絶縁膜を形成する場合に特に顕著
な熱的安定性向上効果が得られる。

【００３９】尚、第１の実施形態において、high-k膜１
４としてＨｆＯ₂膜を形成したが、これに代えて、特性
が類似したＺｒＯ₂膜等を形成してもよい。また、Ｈｆ
Ｏ₂膜中に、Ｓｉ、Ａｌ、Ｔａ、Ｔｉ又はＬａ等の、酸
化物が絶縁性を有する元素を混入させてもよい。また、
ＨｆＯ₂膜中に、拡散防止機能を有するＮ含有層を設け
てもよい。ＨｆＯ₂膜中にＳｉを混入させる場合、言い
換えると、Ｈｆシリケート膜を形成する場合、Ｈｆ含有
原料よりなる原料ガスにＳｉを添加して反応炉内に導入
してもよいし、Ｈｆ含有原料よりなる原料ガスとは別に
Ｓｉ含有ガスを反応炉内に導入してもよい。

【００４０】また、第１の実施形態において、ゲート絶
縁膜は、Ｓｉ₃Ｎ₄膜１３及びhigh-k膜１４の積層膜であ
ったが、これに限られず、ゲート絶縁膜は、high-k膜１
４の単層膜であってもよいし、又は、high-k膜１４と他
の絶縁膜との積層膜であってもよい。後者の場合、high
-k膜１４が上層であってもよいし、又は、下層であって
もよい。

【００４１】また、第１の実施形態において、ゲート電
極１５としてPoly-Si 電極を用いたが、これに代えて、
他の材料よりなる電極、例えばメタルゲート電極を用い
てもよい。

【００４２】また、第１の実施形態において、high-k膜
１４となるＨｆＯ₂膜を、Hf t-butoxide よりなる原料
ガスを用いたＣＶＤ法により堆積したが、high-k膜１４
の堆積方法は特に限定されるものではない。high-k膜１
４としてＨｆＯ₂膜をＣＶＤ法により堆積する場合のＨ
ｆ含有原料としては、Hf t-butoxide に限られず、例え
ばTDEA-Hf （Ｃ₁₆Ｈ₄₀Ｎ₄Ｈｆ）、TDMA-Hf （Ｃ₈Ｈ₂₄
Ｎ₄Ｈｆ）又はHf(MMP)₄（Ｈｆ［ＯＣ（ＣＨ₃）₂ＣＨ₂Ｏ
ＣＨ₃］₄）等を用いてもよい。また、high-k膜１４と
してＺｒＯ₂膜をＣＶＤ法により堆積する場合のＺｒ含
有原料としては、Zr t-butoxide （ＺｒＣ₁₆Ｈ
₃₆Ｏ₄）、TDEA-Zr（Ｃ₁₆Ｈ₄₀Ｎ₄Ｚｒ）、TDMA-Zr（Ｃ₈
Ｈ₂₄Ｎ₄Ｚｒ）又はZr(MMP)₄（Ｚｒ［ＯＣ（ＣＨ₃）₂Ｃ
Ｈ₂ＯＣＨ₃］₄）等を用いてもよい。また、high-k膜１
４の堆積方法として、ＣＶＤ法に代えて、例えばプラズ
マＣＶＤ法又はＪＶＤ（Jet Vapor Deposition）法等を
用いてもよい。また、high-k膜１４としてＨｆＯ₂膜を
形成する場合、例えばHf t-butoxide又はTDEA-Hf 等の
Ｈｆ含有原料よりなる原料ガスと、Ｏ₂、Ｈ₂Ｏ、Ｎ
Ｏ、Ｎ₂Ｏ又はＮＨ₃等の置換ガスとに基板を交互にさ
らすＣＶＤ法を用いてもよい。

【００４３】また、第１の実施形態において、酸素含有
ガスとしてＯ₂を用いたが、これに代えて、ＮＯ、Ｎ₂
Ｏ、Ｈ₂Ｏ又はＯ₃等を用いてもよい。

【００４４】また、第１の実施形態において、high-k膜
１４の堆積温度（ｘ［℃］）と、活性化アニール処理の
温度（ｙ［℃］）との間に制約条件「ｙ≦０．５・ｘ＋
８２５」を設けたが、該制約条件は、基本的に、high-k
膜１４の堆積温度と、ゲート電極形成工程以降における
プロセス最高温度（第１の実施形態では活性化アニール
温度）との間に設けられるものである。言い換えると、
該制約条件は、基本的に、high-k膜１４の堆積温度と、
ゲート電極形成工程以降における全ての熱処理の温度と
の間に設けられていることになる。従って、ゲート電極
形成工程以降におけるプロセス最高温度が活性化アニー
ル温度以外の他の熱処理温度である場合には、high-k膜
１４の堆積温度と、該他の熱処理温度との間に同様の制
約条件を設ける必要がある。

【００４５】また、第１の実施形態において、high-k膜
１４をゲート絶縁膜として形成したが、これに代えて、
他の用途、例えば容量絶縁膜として形成してもよい。

【００４６】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置の製造方法について、第１の
実施形態と同様に図１（ａ）〜（ｄ）を参照しながら説
明する。

【００４７】まず、図１（ａ）に示すように、例えば S
i(100)基板等の基板１１上に、素子分離用の絶縁膜１２
を形成し、それにより、素子形成領域Ｒを区画する。次
に、基板１１に対して標準ＲＣＡ洗浄及び希釈ＨＦ洗浄
を行なった後、例えば７００℃の温度下で基板１１をＮ
Ｈ₃ガスに１０〜３０秒間程度さらすことによって、図
１（ｂ）に示すように、基板１１の素子形成領域Ｒの上
に、厚さ１ｎｍ程度弱のＳｉ₃Ｎ₄膜（シリコン窒化膜）
１３を形成する。

【００４８】次に、図１（ｃ）に示すように、基板１１
の素子形成領域Ｒの上に、Ｓｉ₃Ｎ₄膜１３を介して、例
えばＨｆＯ₂よりなる厚さ数ｎｍ程度のhigh-k膜１４を
例えばＣＶＤ法により形成する。Ｓｉ₃Ｎ₄膜１３及びhi
gh-k膜１４は、厚さ３〜５ｎｍ程度の極薄のゲート絶縁
膜を構成する。ここで、high-k膜１４の詳細な形成方法
について、第１の実施形態と同様に図２を参照しながら
説明する。まず、バブラー（図示省略）に貯留された液
体状のＨｆ含有原料、例えばHf t-butoxide の中に、Ｎ
₂ガス等の不活性ガスよりなるキャリアガスを吹き込ん
でバブリングを行なう。これにより生成された気体状態
のHf t-butoxide 、つまり原料ガスをキャリアガスと共
に例えば第１の導入口５２から反応炉５０内に導入す
る。このとき、high-k膜１４の成長速度又は膜質を向上
させるために、例えば乾燥Ｏ₂ガス等の酸素含有ガスを
第２の導入口５３から反応炉５０内に導入する。また、
反応炉５０内の圧力を制御するために、例えばＡｒガス
又はＮ₂ガス等の不活性ガスよりなるベースガスを第３
の導入口５４から反応炉５０内に導入してもよい。そし
て、前述の原料ガス及び酸素含有ガス等の各プロセスガ
スを反応炉５０内で混合すると共にＣＶＤ処理を使用し
て、反応炉５０内に載置された基板１１上にhigh-k膜１
４を例えば 200〜 550℃程度の温度下で堆積する。その
後、使用済みのプロセスガスを反応炉５０内から排気口
５５を介して排気する。以上のように形成されたhigh-k
膜１４は、微量なＣ及びＨを含有するＨｆＯ₂膜であ
る。

【００４９】次に、Ｎ₂雰囲気中において、high-k膜１
４に対して例えば600〜800℃程度の温度下でＰＤＡ処理
を行なう。その後、例えばＡｒガスを用いたスパッタリ
ング等のＰＶＤ（Physical Vapor Deposition ）法を用
いて基板１１上にＴｉＮ（下層）／Ａｌ（上層）積層膜
を形成した後、該積層膜をパターン化して、図１（ｄ）
に示すように、ゲート電極１５をhigh-k膜１４の上に形
成する。これにより、ＭＯＳキャパシタ構造が完成す
る。その後、図示は省略しているが、ソース・ドレイン
領域を形成するための不純物注入を行なった後、該不純
物に対する活性化アニール処理を行なうために、例えば
乾燥Ｎ₂雰囲気中において、基板１１に対して 900℃程
度以上の温度下で３０秒間程度ＲＴＰを行なう。

【００５０】第２の実施形態の特徴は、Hf t-butoxide
よりなる原料ガス及び酸素含有ガス等を反応炉５０内に
導入して基板１１上にhigh-k膜１４を堆積する工程にお
いて、反応炉５０内に供給される全てのガスの流量に対
する酸素含有ガスの流量の比（以下、酸素分圧比と称す
ることもある）をｚとしたときに、０．２５ ≦ ｚ
≦ ０．７０が成り立つことである。

【００５１】ここで、図１（ａ）〜（ｄ）に示す方法に
より形成されたＭＯＳキャパシタにおけるゲート絶縁膜
（つまりＳｉ₃Ｎ₄膜１３及びhigh-k膜（ＨｆＯ₂膜）１
４の積層膜）の比誘電率Ｋ及びゲートリーク電流Ｊｇ
（正確にはゲートリーク電流密度（単位：Ａ／ｃ
ｍ²））のそれぞれと、high-k膜１４の堆積時における
酸素分圧比との相関について、図８を参照しながら説明
する。尚、図８において、酸素分圧比と比誘電率Ｋとの
相関を◆印を用いて示すと共に、酸素分圧比とゲートリ
ーク電流Ｊｇとの相関を▲印を用いて示す。また、酸素
分圧比は、high-k膜１４の堆積時に反応炉５０内に導入
された酸素含有ガスの総流量を、high-k膜１４の堆積時
に反応炉５０内に導入された全てのプロセスガスの総流
量によって除することにより求めている。但し、第２の
実施形態においては、high-k膜１４の堆積にＣＶＤ法を
用いることを前提としているが、これに代えて、スパッ
タ法又はＡＬＤ（Atomic Layer Deposition ）法等を用
いて、原料ガス（Ｈｆ含有ガス）と酸素含有ガスとを時
間的に交互に反応炉内に供給する場合にも、各ガスの供
給時間及び単位時間当たりの流量を考慮して、成膜時に
おける酸素含有ガスの総流量を、成膜時における全ての
プロセスガスの総流量によって除することにより酸素分
圧比を定義することができる。

【００５２】また、ゲート絶縁膜の比誘電率Ｋの算出方
法は次の通りである。すなわち、まず、ＭＯＳキャパシ
タに対してＣＶ測定を行なうと共に、測定結果に基づい
て、ゲート電極の空乏化（デプレション効果）又は基板
の量子化効果等に起因する容量を考慮して、シミュレー
ションプログラムによるＣＶカーブのフィッティングを
行なうことにより、ゲート絶縁膜のＥＯＴを算出する。
また、ゲート絶縁膜の物理的膜厚（Ｔｐｈ）をエリプソ
メトリー法（偏光法）を用いて測定する。ここで、ＥＯ
Ｔ＝（ＳｉＯ₂膜の比誘電率３．９）／（ゲート絶縁膜
の比誘電率Ｋ）×Ｔｐｈの関係式に、ＥＯＴ、Ｔｐｈ及
びＳｉＯ₂膜の比誘電率のそれぞれと対応する数値を代
入することによって、ゲート絶縁膜の比誘電率Ｋを求め
ることができる。また、ゲートリーク電流Ｊｇの値とし
ては、ＭＯＳキャパシタにおいてゲート絶縁膜のＥＯＴ
が１ｎｍである場合にゲート電極（ＴｉＮ／Ａｌ積層構
造）に対してー１Ｖのゲート電圧を印加したときのリー
ク電流値を用いている。

【００５３】図８に示す、ゲート絶縁膜の比誘電率Ｋと
酸素分圧比との相関から次のような知見が得られる。す
なわち、酸素分圧比が０．７以下の場合、比誘電率Ｋは
約１３程度のほぼ一定の値になる。これは、一般的なＨ
ｆシリケートの比誘電率１２程度と近い値である。一
方、酸素分圧比が０．７を越えると、比誘電率Ｋの値は
急激に減少する。その理由は以下の通りである。すなわ
ち、反応炉内に導入された酸素含有ガス中の酸素が、原
料ガス中のＨｆに対して過剰に存在するようになると、
酸素はＨｆＯ₂を形成するために寄与する以外に、Ｈｆ
Ｏ₂膜の堆積時に膜内を拡散してSi基板まで到達し、Si
基板が酸化されてSi基板とＨｆＯ₂膜との間に低誘電率
の界面層（例えばＳｉＯ₂層）が付加的に形成されてし
まう。そして、酸素分圧比の増加に伴って、この低誘電
率界面層の膜厚が増加するため、該界面層を含めたゲー
ト絶縁膜全体の比誘電率Ｋが低下することになる。

【００５４】従って、ＨｆＯ₂膜を有する極薄のゲート
絶縁膜（以下、high-Kゲート絶縁膜と称することもあ
る）に関しては、この低誘電率界面層の膜厚をできるだ
け薄くすることが望まれる。また、膜全体としての比誘
電率Ｋを高くすることがhigh-Kゲート絶縁膜においては
必須である。すなわち、これらの条件を満たすために
は、酸素分圧比を０．７以下にする必要がある。尚、こ
の０．７という数値は、基本的に、原料ガス中のＨｆと
酸素含有ガス中の酸素との反応によって決まるため、原
料ガスの種類（第１の実施形態ではHf t-butoxide ）が
同じである限り、ＨｆＯ₂膜の堆積温度を変えても、こ
の０．７という数値は変わらない。ＨｆＯ₂膜の堆積温
度を低くした場合には、酸素分圧比が０．７を越える場
合における比誘電率Ｋの減少の度合いが若干緩やかにな
るが、比誘電率Ｋの減少が開始する変化点となる酸素分
圧比が０．７であることには変わりはない。すなわち、
通常のＣＶＤ法で用いられているような温度範囲におい
ては、ゲート絶縁膜の比誘電率Ｋを高く維持するために
酸素分圧比を０．７以下にすることが望まれる。

【００５５】また、図８に示す、ゲートリーク電流Ｊｇ
と酸素分圧比との相関から次のような知見が得られる。
すなわち、酸素分圧比が０．２５よりも小さくなると、
ゲートリーク電流Ｊｇの値は、理想的なリーク電流値で
ある１０ー3Ａ／ｃｍ²のオーダーから急激に増大し始め
て、理想的なリーク電流値と比べて約３桁（１０００
倍）も高い１Ａ／ｃｍ²のオーダーに達してしまう。そ
の理由は、本願発明者による残留カーボンの分析結果か
ら以下のように考えられる。すなわち、酸素分圧比が
０．２５よりも小さい場合、原料ガスに含まれる炭素
と、酸素含有ガスに含まれる酸素とが気相中で結合して
ＣＯガス又はＣＯ₂ガスが生成される反応が十分に起こ
らない。言い換えると、未反応の炭素がＣＯガス又はＣ
Ｏ₂ガスとしてＨｆＯ₂膜から完全には脱離しない。こ
のため、未反応の炭素が不純物としてＨｆＯ₂膜中に大
量に残留する結果、該不純物が伝導パスとなって生じる
ゲートリーク電流Ｊｇが増大してしまう。尚、ＨｆＯ₂
膜中に大量に残留した炭素は、high-Kゲート絶縁膜の信
頼性寿命にも悪影響を及ぼす。

【００５６】従って、ゲートリーク電流Ｊｇが小さいhi
gh-Kゲート絶縁膜の実現のためには、酸素分圧比を０．
２５以上にする必要がある。尚、この０．２５という数
値は、基本的に、原料ガス中の炭素と酸素含有ガス中の
酸素との反応によって決まるため、原料ガスの種類（第
１の実施形態ではHf t-butoxide ）が同じである限り、
ＨｆＯ₂膜の堆積温度を変えても、この０．２５という
数値は変わらない。すなわち、通常のＣＶＤ法で用いら
れているような温度範囲においては、ゲート絶縁膜のゲ
ートリーク電流Ｊｇを抑制するために酸素分圧比を０．
２５以上にすることが望まれる。

【００５７】以上に述べた、ゲート絶縁膜の比誘電率Ｋ
と酸素分圧比との相関から得られた知見、及び、ゲート
リーク電流Ｊｇと酸素分圧比との相関から得られた知見
を総合すると、次のように結論できる。すなわち、Hf t
-butoxide という炭素含有Ｈｆ原料を使用する場合、ゲ
ートリーク電流が小さく且つ比誘電率が高いhigh-kゲー
ト絶縁膜を実現する酸素分圧比（ＨｆＯ₂膜の堆積時に
おける、反応炉内に供給される全てのガスの流量に対す
る酸素含有ガスの流量の比）の好ましい範囲は、０．２
５以上で且つ０．７以下の範囲である。

【００５８】ところで、ITRS（International Technolo
gy Roadmap for Semiconductors）1999 Editionの 107
ページの Table31に記載されているように、システムＬ
ＳＩにおいては、ゲートリーク電流の値が１×１０ー3Ａ
／ｃｍ²以下のスペックを満たさなければならない。図
８に示す、ゲートリーク電流Ｊｇと酸素分圧比との相関
において前述のスペックを満たそうとすると、酸素分圧
比を０．２５以上で且つ０．５５以下の範囲に設定する
必要がある。このようにすると、ゲートリーク電流Ｊｇ
は、１０ー3〜１０ー4Ａ／ｃｍ²という理想的なリーク電
流値のオーダーを示す。その理由は次の通りである。す
なわち、酸素分圧比が０．２５以上で且つ０．５５以下
の範囲であると、炭素含有Ｈｆ原料を使用した場合に
も、炭素がＣＯガス又はＣＯ₂ガスとしてＨｆＯ₂膜か
ら脱離するため、未反応の炭素が不純物としてＨｆＯ₂
膜中に残留しにくくなるので、該不純物が伝導パスとな
って生じるゲートリーク電流Ｊｇの値が理想的に抑制さ
れる。

【００５９】尚、図８に示すように、酸素分圧比が０．
５５よりも大きくなると、ゲートリーク電流Ｊｇは１０
ー3Ａ／ｃｍ²のオーダーから徐々に増大し始め、酸素分
圧比が０．７を越えると、ゲートリーク電流Ｊｇは１０
ー2Ａ／ｃｍ²以上のオーダーを示し、理想的なリーク電
流値の範囲から大きく外れてしまう。その理由は次の通
りである。すなわち、酸素分圧比が０．７を越えるよう
な比較的高い値である場合、Ｈｆ原料に含まれる炭素が
ＣＯガス等としてＨｆＯ₂膜から脱離するため、ＨｆＯ
₂膜中に残留する炭素不純物に起因したゲートリーク電
流Ｊｇの増大は起こらない。しかしながら、この場合、
前述のように、過剰な酸素が堆積時のＨｆＯ₂膜中を拡
散するため、Si基板の酸化に起因してSi基板とＨｆＯ₂
膜との間に付加的に形成される低誘電率界面層（例えば
ＳｉＯ₂層）の膜厚が増大してしまう。その結果、該界
面層を含めたゲート絶縁膜全体の比誘電率Ｋが低下して
しまうと共に、ゲート絶縁膜全体の特性がよりＳｉＯ₂
の特性に近づいてしまう。また、所望のＥＯＴを実現で
きるhigh-kゲート絶縁膜の物理的膜厚（界面層の物理的
膜厚を含む）が小さくなってしまうので、ゲートリーク
電流Ｊｇが増大してしまう。

【００６０】従って、Hf t-butoxide という炭素含有Ｈ
ｆ原料を使用する場合、比誘電率が高いhigh-kゲート絶
縁膜を実現しながらゲートリーク電流を理想的に低減で
きる酸素分圧比の最良の範囲は、０．２５以上で且つ
０．５５以下の範囲である。

【００６１】以下、前述の酸素分圧比の好ましい範囲に
おける下限値及び上限値（第１の上限値）、並びに、前
述の酸素分圧比の最良の範囲における上限値（第２の上
限値）を一般化した場合について説明する。原料ガス
（炭素含有）の組成をＭ_1-aＳｉ_aＣ_pＨ_qＮ_rＯ_s（但し
ＭはＨｆ等の金属を表し、１＞ａ≧０、ｐ＞０、ｑ≧
０、ｒ≧０、ｓ≧０である）とすると、反応炉内におけ
る原料ガスの反応（基本的に燃焼反応）は次の様に表せ
る。

【００６２】Ｍ_1-aＳｉ_aＣ_pＨ_qＮ_rＯ_s ＋（１＋ｐ＋ｑ
＋ｒ／４ーｓ／２）・Ｏ₂→Ｍ_1-aＳｉ_aＯ₂＋（ｑ／
２）・Ｈ₂Ｏ＋ｐ・ＣＯ₂＋（ｒ／２）・Ｎ₂Ｏ原料ガスがHf t-butoxide よりなる場合、前述の反応式
は次のようになる。

【００６３】ＨｆＣ₁₆Ｈ₃₆Ｏ₄＋２４・Ｏ₂→ＨｆＯ₂
＋１８・Ｈ₂Ｏ＋１６・ＣＯ₂ ここで、２４・Ｏ₂が下限値０．２５と対応しているの
で、酸素分圧比の下限値の一般式は、０．２５×（１＋ｐ＋ｑ＋ｒ／４ーｓ／２）÷２４＝
０．０１０４・（１＋ｐ＋ｑ＋ｒ／４ーｓ／２）と表せ
る。

【００６４】具体的には、原料ガスがTDEA-Hf （テトラ
キスジエチルアミドハフニウム（Tetrakis diethylamid
o hafnium）：Ｃ₁₆Ｈ₄₀Ｎ₄Ｈｆ）よりなる場合、酸素分
圧比の下限値は０．２９になる。また、原料ガスがTDMA
-Hf （テトラキスジメチルアミノハフニウム（Tetrakis
dimethylamino hafnium）：Ｃ₈Ｈ₂₄Ｎ₄Ｈｆ）よりなる
場合、酸素分圧比の下限値は０．１７になる。また、原
料ガスが、Hf(MMP)₄（テトラキス１メトキシ２メチル２
プロポキシハフニウム（Tetrakis 1-Methoxy-2-methyl-
2-propoxy hafnium ）：Ｈｆ［ＯＣ（ＣＨ₃）₂ＣＨ₂Ｏ
ＣＨ₃］₄）よりなる場合、酸素分圧比の下限値は０．
２９になる。

【００６５】同様に、２４・Ｏ₂が第１の上限値０．７
と対応しているので、酸素分圧比の第１の上限値の一般
式は、０．７×（１＋ｐ＋ｑ＋ｒ／４ーｓ／２）÷２４＝０．
０２９２・（１＋ｐ＋ｑ＋ｒ／４ーｓ／２）と表せる。

【００６６】具体的には、原料ガスがTDEA-Hf よりなる
場合、酸素分圧比の第１の上限値は０．８２になる。ま
た、原料ガスがTDMA-Hf よりなる場合、酸素分圧比の第
１の上限値は０．４７になる。また、原料ガスがHf(MM
P)₄よりなる場合、酸素分圧比の第１の上限値は０．８
２になる。

【００６７】同様に、２４・Ｏ₂が第２の上限値０．５
５と対応しているので、酸素分圧比の第２の上限値の一
般式は、０．５５×（１＋ｐ＋ｑ＋ｒ／４ーｓ／２）÷２４＝
０．０２２９・（１＋ｐ＋ｑ＋ｒ／４ーｓ／２）と表せ
る。

【００６８】具体的には、原料ガスがTDEA-Hf よりなる
場合、酸素分圧比の第２の上限値は０．６４になる。ま
た、原料ガスがTDMA-Hf よりなる場合、酸素分圧比の第
２の上限値は０．３７になる。また、原料ガスがHf(MM
P)₄よりなる場合、酸素分圧比の第２の上限値は０．６
４になる。

【００６９】以上に説明したように、第２の実施形態に
よると、反応炉５０内に炭素含有原料ガスＭ_1-aＳｉ_aＣ
_pＨ_qＮ_rＯ_sを導入して基板１１上にhigh-k膜１４を堆積
するときに酸素分圧比（反応炉内に供給される全てのガ
スの流量に対する酸素含有ガスの流量の比）を第１の上
限値（=0.0292(1+p+q+r/4-s/2)）以下にするため、過剰
な酸素がhigh-k膜１４中を拡散する事態を回避できる。
このため、基板１１が必要以上に酸化されることを防止
できるので、基板１１とhigh-k膜１４との間に形成され
る低誘電率の界面層（例えばＳｉＯ₂層）の厚さを薄く
できる。従って、界面層を合わせたゲート絶縁膜（Ｓｉ
₃Ｎ₄膜１３及びhigh-k膜１４）のＥＯＴを低く維持でき
るので、界面層を合わせたゲート絶縁膜の比誘電率が所
望値より小さくなることを防止できる。また、酸素分圧
比を下限値（=0.0104(1+p+q+r/4-s/2)）以上にするた
め、原料ガスに含まれる炭素と、酸素含有ガスに含まれ
る酸素とが気相中で結合してＣＯガス又はＣＯ₂ガスが
生成される反応が十分に生じる。このため、未反応の炭
素が不純物としてhigh-k膜１４中に残留することを抑制
できるので、該不純物が伝導パスとなって生じるゲート
リーク電流を低減できる。

【００７０】また、第２の実施形態によると、酸素分圧
比を下限値（=0.0104(1+p+q+r/4-s/2 ）以上で且つ第２
の上限値（=0.0229(1+p+q+r/4-s/2)）以下の範囲にさら
に制限することによって、比誘電率が高いhigh-kゲート
絶縁膜を実現しながらゲートリーク電流を理想的に低減
することができる。

【００７１】尚、第２の実施形態において、high-k膜１
４としてＨｆＯ₂膜を形成したが、これに代えて、特性
が類似したＺｒＯ₂膜等を形成してもよい。また、Ｈｆ
Ｏ₂膜中に、Ｓｉ、Ａｌ、Ｔａ、Ｔｉ又はＬａ等の、酸
化物が絶縁性を有する元素を混入させてもよい。また、
ＨｆＯ₂膜中に、拡散防止機能を有するＮ含有層を設け
てもよい。ＨｆＯ₂膜中にＳｉを混入させる場合、言い
換えると、Ｈｆシリケート膜を形成する場合、Ｈｆ含有
原料よりなる原料ガスにＳｉを添加させて反応炉内に導
入してもよいし、Ｈｆ含有原料よりなる原料ガスとは別
にＳｉ含有ガスを反応炉内に導入してもよい。

【００７２】また、第２の実施形態において、ゲート絶
縁膜は、Ｓｉ₃Ｎ₄膜１３及びhigh-k膜１４の積層膜であ
ったが、これに限られず、ゲート絶縁膜は、high-k膜１
４の単層膜であってもよいし、又は、high-k膜１４と他
の絶縁膜との積層膜であってもよい。後者の場合、high
-k膜１４が上層であってもよいし、又は、下層であって
もよい。

【００７３】また、第２の実施形態において、ゲート電
極１５として、ＴｉＮ／Ａｌ積層構造のメタルゲート電
極を用いたが、これに代えて、Ｔｉ、ＳｉＧｅ、Ｔａ、
ＴａＮ、ＴａＳｉ_xＮ_y（但しｘ≧０、ｙ≧０）、Ｒｕ、
ＲｕＯ₂、ＲｕＯ、ＷＮ、Ｍｏ、ＭｏＯ又はＭｏＮ等よ
りなるメタルゲート電極を用いてもよい。また、メタル
ゲート電極に代えてPoly-Si 電極を用いてもよい。

【００７４】また、第２の実施形態において、high-k膜
１４となるＨｆＯ₂膜を、Hf t-butoxide よりなる原料
ガスを用いたＣＶＤ法により堆積したが、high-k膜１４
の堆積方法は特に限定されるものではない。high-k膜１
４としてＨｆＯ₂膜をＣＶＤ法により堆積する場合のＨ
ｆ含有原料としては、Hf t-butoxide に限られず、例え
ばTDEA-Hf 、TDMA-Hf 又はHf(MMP)₄等を用いてもよい。
また、high-k膜１４としてＺｒＯ₂膜をＣＶＤ法により
堆積する場合のＺｒ含有原料としては、Zr t-butoxide
、TDEA-Zr 、TDMA-Zr 、又はZr(MMP)₄等を用いてもよ
い。また、high-k膜１４の堆積方法として、ＣＶＤ法に
代えて、例えばプラズマＣＶＤ法又はＪＶＤ法等を用い
てもよい。また、high-k膜１４としてＨｆＯ₂膜を形成
する場合、例えばHf t-butoxide又はTDEA-Hf 等のＨｆ
含有原料よりなる原料ガスと、Ｏ₂、Ｈ₂Ｏ、ＮＯ、Ｎ
₂Ｏ又はＮＨ₃等の置換ガスとに基板を交互にさらすＣ
ＶＤ法を用いてもよい。

【００７５】また、第２の実施形態において、酸素含有
ガスとしてＯ₂を用いたが、これに代えて、ＮＯ、Ｎ₂
Ｏ、Ｈ₂Ｏ又はＯ₃等を用いてもよい。

【００７６】また、第２の実施形態において、第１の実
施形態と同様に、high-k膜１４の堆積温度（ｘ［℃］）
と、ゲート電極形成工程以降におけるプロセス最高温度
（ｙ［℃］：例えば活性化アニール温度）との間に制約
条件「ｙ≦０．５・ｘ＋８２５」を設けてもよい。この
ようにすると、熱的安定性に優れ、ゲートリーク電流が
小さく且つ比誘電率が高いhigh-kゲート絶縁膜を実現す
ることができる。

【００７７】また、第２の実施形態において、high-k膜
１４をゲート絶縁膜として形成したが、これに代えて、
他の用途、例えば容量絶縁膜として形成してもよい。

【００７８】

【発明の効果】本発明によると、high-k膜の堆積温度に
応じて電極形成後熱処理の温度を抑制できるため、電極
形成後熱処理時に、high-k膜を構成する材料と電極を構
成する材料との間で反応が生じる事態を回避できるの
で、high-k膜に欠陥が発生することを防止でき、それに
よってhigh-k膜の熱的安定性を向上させることができ
る。

【図面の簡単な説明】

【図１】（ａ）〜（ｄ）は本発明の第１及び第２の実施
形態に係る半導体装置の製造方法の各工程を示す断面図
である。

【図２】本発明の第１及び第２の実施形態に係る半導体
装置の製造方法におけるhigh-k膜形成に用いられるＣＶ
Ｄ装置の反応炉の断面構成を示す模式図である。

【図３】図１（ａ）〜（ｄ）に示す方法により形成され
たＭＯＳキャパシタにおけるゲート絶縁膜の熱的安定性
と、ＣＶＤ堆積温度及び活性化アニール温度の組み合わ
せ条件との相関を示す図である。

【図４】（ａ）は、ゲート絶縁膜となるＨｆＯ₂膜を２
００℃の温度下で５分間かけてＣＶＤ法により堆積した
後、ＨｆＯ₂膜に対してＰＤＡ処理を行ない、その後、
ＨｆＯ₂膜上にPoly-Si 電極を形成した後、Poly-Si 電
極に対してＰイオンを注入し、その後、９００℃の温度
下で３０秒間かけて活性化アニール処理を行なった後に
おける、ＭＯＳキャパシタのＣＶカーブの測定結果を示
す図であり、（ｂ）は、ゲート絶縁膜となるＨｆＯ₂膜
を２００℃の温度下で５分間かけてＣＶＤ法により堆積
した後、ＨｆＯ₂膜に対してＰＤＡ処理を行ない、その
後、ＨｆＯ ₂膜上にPoly-Si 電極を形成した後、Poly-S
i 電極に対してＰイオンを注入し、その後、９５０℃の
温度下で３０秒間かけて活性化アニール処理を行なった
後における、ＭＯＳキャパシタのＣＶカーブの測定結果
を示す図である。

【図５】本発明の第１の実施形態に係る半導体装置の製
造方法を用いて形成されたＭＯＳキャパシタ試料の高分
解能断面ＴＥＭ像を模式的に示す図である。

【図６】比較例として「ｙ＞０．５・ｘ＋８２５」の条
件下で図１（ａ）〜（ｄ）に示す方法を用いて形成され
たＭＯＳキャパシタ試料の高分解能断面ＴＥＭ像を模式
的に示す図である。

【図７】比較例として「ｙ＞０．５・ｘ＋８２５」の条
件下で図１（ａ）〜（ｄ）に示す方法を用いて形成され
たＭＯＳキャパシタ試料における欠陥による不良発生率
と、絶縁膜の物理的膜厚との相関を示す図である。

【図８】図１（ａ）〜（ｄ）に示す方法により形成され
たＭＯＳキャパシタにおけるゲート絶縁膜の比誘電率及
びゲートリーク電流のそれぞれと、high-k膜の堆積時に
おける酸素分圧比との相関を示す図である。

【符号の説明】

１１基板１２素子分離用の絶縁膜１３Ｓｉ₃Ｎ₄膜１４ high-k膜１５ゲート電極５０反応炉５１基板保持機構５２第１の導入口５３第２の導入口５４第３の導入口５５排気口Ｒ素子形成領域

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 4K030 AA11 BA10 BA22 BA29 BA42 BA48 DA09 FA10 JA10 LA02 5F058 BA11 BA20 BC03 BC20 BF02 BF27 BF29 BH01 BJ01 5F140 AA00 AA19 AA24 AC32 AC39 BA01 BA20 BD01 BD07 BD11 BD12 BD13 BD17 BE10 BE16 BE17 BE19 BF01 BF04 BF10 BF11 BF15 BG28 BG32 BG44 BG56 BK13 BK21 CB01

Claims

【特許請求の範囲】

【請求項１】基板上に、一の金属と酸素とを含む高誘
電率絶縁膜を堆積する工程と、前記高誘電率絶縁膜の上に電極を形成する工程と、前記電極を形成する工程よりも後に、前記基板に対して
熱処理を行なう工程とを備え、前記高誘電率絶縁膜の堆積温度をｘ［℃］とし且つ前記
熱処理の温度をｙ［℃］としたときに、ｘ及びｙは、ｙ ≦ ０．５・ｘ＋８２５の関係を満たすことを
特徴とする半導体装置の製造方法。
【請求項２】前記高誘電率絶縁膜を堆積する工程は、
前記基板が載置された反応炉内に、前記一の金属と炭素
とを含む原料ガス、酸素含有ガス、及び不活性ガスを供
給する工程を含み、前記原料ガスの組成をＭ_1-aＳｉ_aＣ_pＨ_qＮ_rＯ_s（但しＭ
は前記一の金属を表し、１＞ａ≧０、ｐ＞０、ｑ≧０、
ｒ≧０、ｓ≧０である）とし、且つ前記反応炉内に供給
される全てのガスの流量に対する前記酸素含有ガスの流
量の比をｚとしたときに、ｚ、ｐ、ｑ、ｒ及びｓは、０．０１０４・（１＋ｐ＋ｑ＋ｒ／４ーｓ／２） ≦
ｚ ≦０．０２９２・（１＋ｐ＋ｑ＋ｒ／４ーｓ／２）の関係を満たすことを特徴とする請求項１に記載の半導
体装置の製造方法。
【請求項３】ｚ、ｐ、ｑ、ｒ及びｓは、ｚ ≦ ０．０２２９・（１＋ｐ＋ｑ＋ｒ／４ーｓ／
２）の関係を満たすことを特徴とする請求項２に記載の半導
体装置の製造方法。
【請求項４】前記原料ガス及び高誘電率絶縁膜はそれ
ぞれシリコンを含むことを特徴とする請求項２に記載の
半導体装置の製造方法。
【請求項５】前記高誘電率絶縁膜を堆積する工程は、
前記反応炉内にシリコン含有ガスを供給する工程を含
み、前記高誘電率絶縁膜はシリコンを含むことを特徴とする
請求項２に記載の半導体装置の製造方法。
【請求項６】前記原料ガスは、ＨｆＣ₁₆Ｈ₃₆Ｏ₄（Hf
t-butoxide ）、ＺｒＣ₁₆Ｈ₃₆Ｏ₄（Zr t-butoxide
）、Ｃ₁₆Ｈ₄₀Ｎ₄Ｈｆ（TDEA-Hf ）、Ｃ₁₆Ｈ₄₀Ｎ ₄Ｚｒ
（TDEA-Zr）、Ｃ₈Ｈ₂₄Ｎ₄Ｈｆ（TDMA-Hf ）、Ｃ₈Ｈ₂₄Ｎ
₄Ｚｒ（TDMA-Zr ）、Ｈｆ［ＯＣ（ＣＨ₃）₂ＣＨ₂ＯＣＨ
₃］₄（Hf(MMP)₄）、又はＺｒ［ＯＣ（ＣＨ ₃）₂ＣＨ₂Ｏ
ＣＨ₃］₄（Zr(MMP)₄）であることを特徴とする請求項
２に記載の半導体装置の製造方法。
【請求項７】前記一の金属はハフニウム又はジルコニ
ウムであることを特徴とする請求項１に記載の半導体装
置の製造方法。