KR100538805B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 하부전극과의 산화로 인한 저유전율층 형성을 방지하면서 높은 유전율 및 우수한 누설전류 특성을 확보할 수 있는 새로운 다층 유전막을 구비한 반도체 소자의 캐패시터 제조방법을 제공한다.
본 발명은 반도체 기판 상에 하부전극을 형성하는 단계; 하부전극 상부에 원자층증착에 의해 하프늄산화박막과 실리콘산화박막을 순차적으로 교대로 증착하여 다층의 유전막을 형성하는 단계; 유전막을 열처리하여 치밀화하는 단계; 및 유전막 상부에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.
Description
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 다층 유전막 구조를 가지는 반도체 소자의 캐패시터 제조방법에 관한 것이다.
일반적으로, 반도체 소자의 캐패시터는 하부전극으로서 폴리실리콘막을 사용하는 SIS(Poly Si-Insulator-Poly Si) 및 MIS(Metal-Insulator-Poly Si) 구조와 상 ·하부전극으로서 TiN막 또는 Ru막을 사용하는 TIT(TiN-Insulator-TiN) 또는 RIR(Ru-Insulator-Ru)구조가 주를 이루고 있다. 또한, 원자층증착(Atomic Layer Deposition; ALD) 기술의 발달에 의해 캐패시터의 유전막으로서 스텝커버리지가 우수하고 증착온도가 낮은 알루미나(Al2O3) 박막 및 하프늄산화(HfO2) 박막에 대한 연구가 집중되고 있다. Al2O3 박막은 유전율을 낮지만 누설전류특성이 우수한 반면, HfO2 박막은 유전율은 높지만 누설전류 특성이 열악하기 때문에, 최근에는 유전막으로서 이들 막을 교대로 적층한 다층 유전막을 적용하고 있다.
도 1a 및 도 1b는 유전막으로서 이러한 다층 유전막을 적용한 종래의 캐패시터 제조방법을 나타낸 단면도로서, 하부전극으로서 폴리실리콘막을 사용하는 MIS나 SIS 구조를 나타낸다.
도 1a에 나타낸 바와 같이, 소정의 공정이 완료되고 상부에 산화막(11)이 형성된 반도체 기판(10)에 도핑된 폴리실리콘막으로 하부전극(12)을 형성한 다음, SC1(NH4OH＋H2O2＋H2O) 용액에 의해 하부전극(12)의 표면을 세정하여 하부전극(12) 표면에 6 내지 8Å 두께의 얇은 케미컬 산화막(13)을 형성한다. 그 후, 도 1b에 도시된 바와 같이, ALD에 의해 제 1 유전막으로서의 HfO2박막(14)과 제 2 유전막으로서의 Al2O3박막(15)을 순차적으로 교대로 증착하여, 에컨대 3층의 HfO2박막-Al
2O3박막으로 이루어진 유전막(100)을 형성한 후, 유전막(100)의 치밀화를 위한 열처리를 수행한 다음, 도시되지는 않았지만 유전막(100) 상부에 도핑된 폴리실리콘막 또는 금속막으로 상부전극을 형성한다.
그러나, 사용하는 전구체에 따라 다소 차이는 있겠지만, ALD에 의한 다층의 HfO2박막-Al2O3박막을 상술한 MIS 및 SIS 구조 뿐만 아니라 TIT 또는 RIR 구조의 캐패시터에 적용하게 되면, 산화원으로서 공급되는 O3 개스에 의해 하부전극(12)과 유전막(100) 사이의 계면에서 산화로 인하여 케미컬 산화막(13)과 함께 계면산화막 두께가 증가하여 저유전율층(13A)이 형성됨에 따라 유전특성이 저하되는 문제가 발생하게 된다. 특히, TMA 소스를 사용하는 Al2O3 박막의 경우에는 안정한 증착온도가 400℃ 이상으로 하부전극 산화의 주요인이 되고 있으며, 산화를 최소화하기 위하여 증착온도를 낮추게 되면 Al2O3 박막의 막질 저하로 인하여 결국 전체 유전특성을 악화시키게 된다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 하부전극과의 산화로 인한 저유전율층 형성을 방지하면서 높은 유전율 및 우수한 누설전류 특성을 확보할 수 있는 새로운 다층 유전막을 구비한 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판 상에 하부전극을 형성하는 단계; 하부전극 상부에 원자층증착에 의해 하프늄산화박막과 실리콘산화박막을 순차적으로 교대로 증착하여 다층의 유전막을 형성하는 단계; 유전막을 열처리하여 치밀화하는 단계; 및 유전막 상부에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.
여기서, 하프늄산화박막은 10 내지 100Å의 두께로 증착하고, 실리콘산화박막은 1 내지 20Å의 두께로 증착하되, 실리콘산화박막은 TCS 및 HCD를 전구체로 사용하고 산화원으로서 H2O를 사용하여 상온 내지 200℃의 온도에서 증착한다.
또한, 열처리는 N2 및 에어 분위기에서 노어닐링이나 급속열처리로 수행하는데, 이때 노어닐링은 400 내지 900℃의 온도에서 5 내지 30분 동안 수행하고, 급속열처리는 600 내지 900℃의 온도에서 30 내지 120초 동안 수행한다.
또한, 유전막을 형성하기 전에 상기 하부전극의 표면을 세정한다.
또한, 하부전극은 도핑된 폴리실리콘막으로 이루어지고, 상부전극은 도핑된 폴리실리콘막이나 금속막으로 이루어지거나, 하부 및 상부전극이 각각 TiN막 또는 Ru막으로 이루어질 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도로서, SIS 구조 캐패시터의 경우를 나타낸다.
도 2a에 도시된 바와 같이, 소정의 공정이 완료되고 상부에 산화막(21)이 형성된 반도체 기판(20)에 화학기상증착(Chemcial Vapor Deposition; CVD)에 의해 도핑된 폴리실리콘막을 증착하여 하부전극(22)을 형성한다. 그 다음, SC1 용액에 의해 하부전극(22)의 표면을 세정하여, 도 2b에 도시된 바와 같이, 하부전극(22) 표면에 얇은 케미컬 산화막(23)을 형성한다. 여기서, SC1 용액에 의한 세정은 30 내지 120초 동안 수행한다.
도 2c에 도시된 바와 같이, ALD에 의해 제 1 유전막으로서의 HfO2박막(24)과 제 2 유전막으로서의 실리콘산화(SiO2)박막(25)을 순차적으로 교대로 증착하여, 예컨대 3층의 HfO2박막-SiO2박막으로 이루어진 유전막(200)을 형성한다. 여기서, HfO2박막(24)은 통상의 상용화된 전구체를 사용하고 산화원으로서 O3 개스를 사용하여 10 내지 100Å의 두께로 증착하고, SiO2박막(25)은 TCS 및 HCD를 전구체로 사용하고 산화원으로서 H2O를 사용하여 상온 내지 200℃의 온도에서 1 내지 20Å의 두께로 증착한다. 이때, 제 1 유전막으로서 종래의 Al2O3박막 대신 SiO2박막(25)을 적용함에 따라 증착시 하부전극(22)과 유전막(200) 사이의 계면에서 산화가 방지되어 계면 산화막 두께가 증가되지 않으므로 저유전율층 형성이 방지된다. 즉, SiO2박막(25)은 Al2O3박막과 마찬가지로 HfO2 박막 사이에 위치하여 격자 오정렬(lattice mismatch)에 의한 HfO2박막의 결정화를 억제하여 HfO2 박막의 높은 유전율을 확보할 수 있을 뿐만 아니라 누설전류 특성이 우수하고 Al2O3박막에 비해 증착온도가 매우 낮기 때문에 계면산화를 효과적으로 방지할 수 있다.
그 다음, 유전막(200)의 치밀화를 위하여 N2 및 에어(air) 분위기에서 노어닐링(furnace annealing)이나 급속열처리(Rapid Thermal Process; RTP)에 의해 유전막(200)을 열처리한다. 바람직하게, 노어닐링은 400 내지 900℃의 온도에서 5 내지 30분 동안 수행하고, RTP는 600 내지 900℃의 온도에서 30 내지 120초 동안 수행한다. 그 후, 도 2d에 도시된 바와 같이, 유전막(200) 상부에 CVD에 의해 도핑된 폴리실리콘막을 증착하여 상부전극(26)을 형성한다.
상기 실시예에 의하면, ALD에 의한 다층의 HfO2박막-SiO2박막으로 유전막을 형성함에 따라 고유전율 및 우수한 누설전류 특성을 확보하면서 유전막과 하부전극 사이의 계면산화를 방지할 수 있으므로 캐패시터의 전체 유전특성을 향상시킬 수 있다.
한편, 상기 실시예에서는 유전막을 3층의 HfO2박막-SiO2박막으로 형성하였지만, 2층의 HfO2박막-SiO2박막으로 형성하거나, HfO2박막-SiO2박막-HfO
2박막 또는 2층의 HfO2박막-SiO2박막에 HfO2박막을 더 적층하여 형성할 수도 있다.
또한, 상기 실시예에서는 SIS 구조의 캐패시터에 대해서만 설명하였지만 MIS 구조나 TIT 또는 RIR 구조의 캐패시터에 대해서도 동일하게 적용할 수 있는데, 이중 TIT 구조 캐패시터의 경우에 대해서는 도 3a 내지 도 3c를 참조하여 좀 더 상세하게 설명한다.
도 3a에 나타낸 바와 같이, 소정의 공정이 완료되고 상부에 산화막(31), 폴리실리콘막(32) 및 티타늄실리사이드(TiSix)막(33)이 순차적으로 형성된 반도체 기판(30)에 CVD 또는 ALD에 의해 TiN막을 증착하여 하부전극(34)을 형성한다. 그 다음, 하부전극(34) 표면의 결함 등을 제거하도록 BOE나 HF를 이용하여 하부전극(34)의 표면을 세정한다.
도 3b에 도시된 바와 같이, 제 1 실시예에서 동일한 방법으로 ALD에 의해 제 1 유전막으로서의 HfO2박막(35)과 제 2 유전막으로서의 SiO2박막(35)을 순차적으로 교대로 증착하여, 예컨대 3층의 HfO2박막-SiO2박막으로 이루어진 유전막(300)을 형성한 후, 유전막(300)의 치밀화를 위하여 열처리를 수행한다. 그 다음, 도 3c에 도시된 바와 같이, 유전막(300) 상부에 CVD 또는 ALD에 의해 TiN막을 증착하여 상부전극(26)을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 ALD에 의한 다층의 HfO2박막-SiO2박막으로 유전막을 형성함에 따라 고유전율 및 우수한 누설전류 특성을 확보하면서 유전막과 하부전극 사이의 계면산화를 방지할 수 있으므로 캐패시터의 전체 유전특성을 향상시킬 수 있다.
도 1a 및 도 1b는 종래의 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
20, 30 : 반도체 기판 21, 31 : 산화막
22, 34 : 하부전극 23 : 케미컬 산화막
24, 35 : HfO2박막 25, 36 : SiO2박막
26, 37 : 상부전극 33 : 폴리실리콘막
34 : TiSix막 200, 300 : 유전막
Claims (10)
- 반도체 기판 상에 하부전극을 형성하는 단계;상기 하부전극 상부에 원자층증착에 의해 하프늄산화박막과 실리콘산화박막을 순차적으로 교대로 증착하여 다층의 유전막을 형성하는 단계;상기 유전막을 열처리하여 치밀화하는 단계; 및상기 유전막 상부에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 하프늄산화박막은 10 내지 100Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 실리콘산화박막은 1 내지 20Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 3 항에 있어서,상기 실리콘산화박막은 TCS 및 HCD를 전구체로 사용하고 산화원으로서 H2O를 사용하여 상온 내지 200℃의 온도에서 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 열처리는 N2 및 에어 분위기에서노어닐링이나 급속열처리로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 5 항에 있어서,상기 노어닐링은 400 내지 900℃의 온도에서 5 내지 30분 동안 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 5 항에 있어서,상기 급속열처리는 600 내지 900℃의 온도에서 30 내지 120초 동안 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 유전막을 형성하기 전에 상기 하부전극의 표면을 세정하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 하부전극은 도핑된 폴리실리콘막으로 이루어지고, 상기 상부전극은 도핑된 폴리실리콘막이나 금속막으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 하부 및 상부전극은 각각 TiN막 또는 Ru막으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0043144A KR100538805B1 (ko) | 2003-06-30 | 2003-06-30 | 반도체 소자의 캐패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0043144A KR100538805B1 (ko) | 2003-06-30 | 2003-06-30 | 반도체 소자의 캐패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050003018A KR20050003018A (ko) | 2005-01-10 |
| KR100538805B1 true KR100538805B1 (ko) | 2005-12-23 |
Family
ID=37218265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0043144A KR100538805B1 (ko) | 2003-06-30 | 2003-06-30 | 반도체 소자의 캐패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100538805B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100722989B1 (ko) | 2005-11-10 | 2007-05-30 | 주식회사 하이닉스반도체 | 캐패시터 및 그 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100753079B1 (ko) * | 2005-12-06 | 2007-08-31 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 형성 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100722989B1 (ko) | 2005-11-10 | 2007-05-30 | 주식회사 하이닉스반도체 | 캐패시터 및 그 제조 방법 |
| US7616426B2 (en) | 2005-11-10 | 2009-11-10 | Hynix Semiconductor Inc. | Capacitor and method for fabricating the same |
| US7835134B2 (en) | 2005-11-10 | 2010-11-16 | Hynix Semiconductor Inc. | Capacitor and method for fabricating the same |
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| Publication number | Publication date |
|---|---|
| KR20050003018A (ko) | 2005-01-10 |
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