KR20230006206A - 커패시터 및 이를 포함하는 디램 소자 - Google Patents
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Abstract
커패시터는 하부 전극, 상기 하부 전극 상에 구비되고, 유전막들 및 상기 유전막들 사이에 배치되는 적어도 하나의 삽입막 구조물을 포함하는 유전막 구조물, 상기 유전막 구조물 상에 구비되는 상부 전극을 포함한다. 상기 삽입막 구조물은 지르코늄 산화막들 및 적어도 하나의 삽입막을 포함하고, 상기 삽입막은 상기 지르코늄 산화막들 사이에 배치될 수 있다. 상기 커패시터는 높은 정전용량을 가지고 누설 전류가 감소될 수 있다.
Description
본 발명은 커패시터 및 이를 포함하는 디램 소자에 관한 것이다. 보다 자세하게, 본 발명은 높은 정전용량을 가지고 낮은 누설 전류를 가지는 커패시터 및 이를 포함하는 디램 소자에 관한 것이다.
디램 소자의 경우, 하나의 메모리 셀 내에 트랜지스터 및 커패시터가 포함될 수 있고 상기 커패시터는 높은 정전용량을 가지는 것이 요구된다. 그러나, 디램 소자의 고집적화에 따라, 상기 커패시터는 높은 정전 용량 및 낮은 누설 전류를 가지는 것이 어렵다.
본 발명의 과제는 높은 정전용량 및 낮은 누설 전류를 가지는 커패시터를 제공하는데 있다.
본 발명의 과제는 높은 정전용량 및 낮은 누설 전류를 가지는 커패시터를 포함하는 디램 소자를 제공하는데 있다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 커패시터는, 하부 전극, 상기 하부 전극 상에 구비되고, 유전막들 및 상기 유전막들 사이에 배치되는 적어도 하나의 삽입막 구조물을 포함하는 유전막 구조물, 상기 유전막 구조물 상에 구비되는 상부 전극을 포함한다.
상기 삽입막 구조물은 지르코늄 산화막들 및 적어도 하나의 삽입막을 포함하고, 상기 삽입막은 상기 지르코늄 산화막들 사이에 배치될 수 있다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 커패시터는, 하부 전극, 상기 하부 전극 상에 구비되고, 유전막들 및 상기 유전막들 사이에 배치되는 적어도 하나의 삽입막 구조물을 포함하는 유전막 구조물 및 상기 유전막 구조물 상에 구비되는 상부 전극을 포함하고, 상기 삽입막 구조물은 적어도 제1 지르코늄 산화막, 알루미늄 산화막 및 제2 지르코늄 산화막이 순차적으로 적층된 구조를 포함하고, 상기 유전막 구조물 내에는 복수의 알루미늄 산화막이 포함될 수 있다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 디램 소자는, 기판에 게이트 구조물, 제1 불순물 영역 및 제2 불순물 영역을 포함하는 셀 트랜지스터가 구비된다. 상기 제1 불순물 영역과 전기적으로 연결되는 비트 라인 구조물이 구비된다. 상기 비트 라인 구조물 상에, 상기 제2 불순물 영역과 전기적으로 연결되는 커패시터가 구비된다. 상기 커패시터는, 하부 전극, 상기 하부 전극 상에 구비되고, 유전막들 및 상기 유전막들 사이에 배치되는 적어도 하나의 삽입막 구조물을 포함하고, 20Å 내지 60Å의 두께를 가지는 유전막 구조물이 구비된다. 상기 유전막 구조물 상에 상부 전극이 구비된다. 상기 삽입막 구조물은 적어도 제1 지르코늄 산화막, 알루미늄 산화막 및 제2 지르코늄 산화막이 순차적으로 적층된 구조를 포함하고, 상기 유전막 구조물 내에는 복수의 알루미늄 산화막이 포함된다.
예시적인 실시예들에 따른 커패시터의 유전막 구조물은 상기 삽입막 구조물을 포함함으로써 유전막 구조물에 포함되는 유전막들의 결정화도가 개선되고 누설 전류가 감소될 수 있다. 따라서, 상기 커패시터는 높은 정전용량 및 낮은 누설 전류를 가질 수 있다.
도 1 및 2는 예시적인 실시예들에 따른 커패시터를 나타내는 단면도 및 확대된 단면도이다.
도 3은 예시적인 실시예들에 따른 커패시터를 나타내는 확대된 단면도이다.
도 4는 예시적인 실시예들에 따른 커패시터를 나타내는 확대된 단면도이다.
도 5는 예시적인 실시예들에 따른 커패시터를 나타내는 확대된 단면도이다.
도 6은 예시적인 실시예들에 따른 커패시터를 나타내는 확대된 단면도이다.
도 7은 예시적인 실시예들에 따른 커패시터를 나타내는 확대된 단면도이다.
도 8은 예시적인 실시예들에 따른 커패시터를 나타내는 확대된 단면도이다.
도 9는 예시적인 실시예들에 따른 커패시터를 나타내는 확대된 단면도이다.
도 10은 예시적인 실시예들에 따른 커패시터를 나타내는 확대된 단면도이다.
도 11 내지 도 15는 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 16 내지 도 17은 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 18 및 도 19는 본 발명의 일실시예에 의한 커패시터를 포함하는 디램 소자를 나타내는 평면도 및 단면도이다.
도 20은 본 발명에 따른 커패시터 및 본 발명과 비교하기 위한 커패시터에서 등가 산화막 두께 별로 누설 전류를 비교하는 그래프이다.
도 21은 본 발명에 따른 커패시터 및 본 발명과 비교하기 위한 커패시터에서 등가 산화막 두께 별로 누설 전류 값을 나타내는 그래프이다.
도 3은 예시적인 실시예들에 따른 커패시터를 나타내는 확대된 단면도이다.
도 4는 예시적인 실시예들에 따른 커패시터를 나타내는 확대된 단면도이다.
도 5는 예시적인 실시예들에 따른 커패시터를 나타내는 확대된 단면도이다.
도 6은 예시적인 실시예들에 따른 커패시터를 나타내는 확대된 단면도이다.
도 7은 예시적인 실시예들에 따른 커패시터를 나타내는 확대된 단면도이다.
도 8은 예시적인 실시예들에 따른 커패시터를 나타내는 확대된 단면도이다.
도 9는 예시적인 실시예들에 따른 커패시터를 나타내는 확대된 단면도이다.
도 10은 예시적인 실시예들에 따른 커패시터를 나타내는 확대된 단면도이다.
도 11 내지 도 15는 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 16 내지 도 17은 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 18 및 도 19는 본 발명의 일실시예에 의한 커패시터를 포함하는 디램 소자를 나타내는 평면도 및 단면도이다.
도 20은 본 발명에 따른 커패시터 및 본 발명과 비교하기 위한 커패시터에서 등가 산화막 두께 별로 누설 전류를 비교하는 그래프이다.
도 21은 본 발명에 따른 커패시터 및 본 발명과 비교하기 위한 커패시터에서 등가 산화막 두께 별로 누설 전류 값을 나타내는 그래프이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이고,도 2는 도 1에 도시된 커패시터를 나타내는 확대된 단면도이다. 도 3은 예시적인 실시예들에 따른 커패시터를 나타내는 확대된 단면도이다.
도 1은 필러 형상의 하부 전극을 갖는 커패시터의 수직 단면도이다. 도 2는 도 1의 A 부위를 확대한 단면도이다. 도 3에 도시된 커패시터는 유전막 구조물 내에 포함되는 삽입막 구조물의 수를 제외하고는 도 1 및 도 2의 커패시터와 유사하다.
도 1 및 도 2를 참조하면, 커패시터(180)는 하부 전극(110), 유전막 구조물(140) 및 상부 전극(150)을 포함할 수 있다.
예시적인 실시예에서, 상기 커패시터(180)는 기판(100) 상에 형성되는 하부 구조물(102) 상에 형성될 수 있다. 도시하지는 않았지만, 상기 하부 구조물(102)은 트랜지스터, 콘택, 도전 라인 및 이들을 덮는 층간 절연막을 포함할 수 있다.
각각의 하부 전극(110) 및 상부 전극(150)은 금속, 금속 질화물 또는 도전성 산화물을 포함할 수 있다. 예를들어, 상기 하부 전극(110) 및 상부 전극(150)은 티타늄 질화물(TiN), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 루테늄 (Ru), 텅스텐, 텅스텐 질화물, Nb, NbN, ITO(indium tin oxide), Ta doped SnO2, Nb doped SnO2, Sb doped SnO2, V doped SnO2 에서 선택된 적어도 하나를 포함할 수 있다. 상기 하부 전극(110) 및 상부 전극(150)은 서로 동일하거나 또는 서로 다를 수 있다.
상기 하부 전극(110) 다양한 입체 구조를 가질 수 있다.
예시적인 실시예에서, 상기 하부 전극(110)은 실린더나 필러(pillar) 형태와 같이 3차원 구조를 가질 수도 있다. 도 1에 도시된 것과 같이, 상기 하부 전극(110)이 필러 형상을 가질 수 있다. 이와는 다르게, 도시하지는 않았지만, 상기 하부 전극은 실린더 형상을 가질 수도 있다.
예시적인 실시예에서, 상기 하부 전극(110)은 평판 형상의 2차원 형상을 가질 수 있고, 이 경우 커패시터는 도 2에 도시된 확대도와 유사한 형상을 가질 수 있다. 상기 커패시터(180)의 커패시턴스는 상기 하부전극(110)의 표면적 크기에 따라 결정되므로, 정전용량을 높일 수 있다면 다양한 변형구조를 가질 수 있다.
상기 유전막 구조물(140)은 상기 하부 전극(110) 및 상부 전극(150) 사이에 개재될 수 있다. 상기 유전막 구조물(140)은 상기 하부 전극(110)의 표면을 덮도록 상기 하부 전극(110)과 면접촉할 수 있고, 상기 하부 전극(110)의 형상 프로파일을 따라 배치될 수 있다. 예를들어, 상기 하부 전극(110)이 평판과 같이 2차원 형상을 갖는 경우, 상기 유전막 구조물(140)은 상기 하부 전극(110)의 상부면 상에 구비되어 2차원 형상을 가질 수 있다. 또는, 상기 하부 전극(110)이 필러 또는 실린더 형상을 갖는 경우, 상기 유전막 구조물(140)은 상기 하부 전극(110)의 표면을 따라 구비되어 3차원 형상을 가질 수 있다.
상기 커패시터(180)가 높은 정전용량을 가지기 위해서는 상기 유전막구조물(140)은 높은 유전율을 가지도록 설계되어야 한다. 그러나, 상기 유전막 구조물을 높은 유전율을 가지는 물질로 형성하는 경우 통상적으로 누설 전류가 증가되므로, 상기 유전율과 누설 전류는 트레이드 오프 관계에 있다. 때문에, 상기 커패시터(180)가 높은 정전용량을 가지면서 낮은 누설 전류를 가지는 것이 용이하지 않다.
예시적인 실시예에서, 상기 커패시터(180)가 높은 정전용량을 가지기 위해서 상기 유전막 구조물(140)은 등가 산화막의 두께(equivalent oxide thickness, EOT)가 5Å 이하, 바람직하게는 3.7 Å 이하가 되도록 설계될 수 있다.
상기 유전막 구조물(140)은 복수의 유전막들이 적층되는 구조를 가질 수 있다. 예시적인 실시예에서, 상기 유전막 구조물(140)은 30Å 내지 60Å의 두께를 가질 수 있다. 일 예로, 상기 유전막 구조물(140)은 45Å 내지 55Å의 두께를 가질 수 있다.
상기 유전막 구조물(140)이 30Å보다 얇으면 누설 전류가 커질 수 있다. 상기 유전막 구조물(140)이 60Å보다 두꺼우면 커패시터는 목표한 정전용량을 달성하기가 어려울 수 있고, 고 집적화된 반도체 소자에 사용하기 어려울 수 있다. 이하에서, 각각의 막의 두께는 상기 막 아래의 하부 구조물의 표면으로부터 수직한 방향으로의 막의 두께를 의미할 수 있다.
상기 커패시터(180)의 유전막 구조물(140)은 유전막들(120a, 120b, 120c) 및 복수의 삽입막 구조물(136a, 136b)을 포함할 수 있다. 각각의 상기 유전막들(120a, 120b, 120c)은 동일한 유전 물질일 수 있으며, 상기 유전막 구조물(140)에 포함되는 주요 유전 물질로 제공될 수 있다.
상기 유전막 구조물(140)에서, 상, 하로 이웃하게 배치되는 2개의 유전막 사이에는 각각 삽입막 구조물이 배치될 수 있다. 따라서, 상기 삽입막 구조물(136a, 136b)에 의해 상기 유전막들이 상, 하로 분리될 수 있다.
상기 유전막(120a, 120b, 120c)은 저유전율을 가지는 금속 산화물을 포함할 수 있으며, 예를들어, HfO2, ZrO2, TiO2, TaO2, La2O3 중에서 선택된 적어도 하나를 포함할 수 있다. 즉, 상기 유전막(120a, 120b, 120c)은 단일의 금속 산화물을 포함하거나 또는 복수의 금속 산화물이 적층되는 구조를 가질 수도 있다. 일 예로, 상기 유전막(120a, 120b, 120c)은 하프늄 산화물(HfO2)을 포함할 수 있다.
상기 삽입막 구조물(136a, 136b)은 제1 지르코늄 산화막(130), 삽입막(132), 제2 지르코늄 산화막(134)이 순차적으로 적층되는 구조를 가질 수 있다. 상기 제1 지르코늄 산화막(130) 및 제2 지르코늄 산화막(134)이 각각 상기 삽입막(132)의 상, 하부면과 직접 접촉할 수 있다. 하나의 삽입막 구조물(136a, 136b) 내에는 하나의 삽입막(132)이 구비될 수 있다.
상기 삽입막 구조물(136a, 136b)은 유전막 구조물(140)에 포함되는 막들의 결정화도를 개선시키고 누설 전류를 감소시키기 위하여 제공될 수 있다.
즉, 상기 삽입막 구조물(136a, 136b)에서, 상기 삽입막(132)은 상기 유전막 구조물(140)에서의 누설 전류를 감소시키기 위하여 제공될 수 있다. 상기 지르코늄 산화막(130, 134)은 상기 유전막 구조물(140)에 포함되는 막들(예를들어, 유전막들)의 결정화도를 개선시키기 위하여 상기 삽입막(132)의 상, 하부에 제공될 수 있다. 상기 제1 및 제2 지르코늄 산화막(130, 134)사이에 상기 삽입막(132)이 구비됨으로써, 상기 제1 및 제2 지르코늄 산화막(130, 134)은 상기 삽입막(132)에 의해 서로 상, 하로 분리될 수 있다. 상기 삽입막(132)의 상, 하부에 제1 및 제2 지르코늄 산화막(130, 134)이 각각 구비되는 경우, 상기 삽입막이 단독으로 유전막들 사이에 개재되는 구조에 비해 유전막 구조물(140)에 포함되는 막들의 결정화도가 더 높아질 수 있다. 따라서, 상기 삽입막 구조물(136a, 136b)을 포함하는 상기 유전막 구조물(140)은 높은 유전율을 가질 수 있다. 또한, 상기 삽입막(132)이 포함됨에 따라 상기 유전막 구조물(140)에서 발생되는 누설 전류가 억제될 수 있다.
예시적인 실시예에서, 상기 삽입막(132)은 알루미늄 산화물(Al2O3), MgO, BeO, Y2O3, La2O3, CaO, SiO2 중에서 선택된 하나일 수 있다. 일 예로, 상기 삽입막(132)은 Al2O3일 수 있다. 이하의 설명에서 상기 삽입막은 알루미늄 산화물(Al2O3) 인 것으로 설명한다.
예시적인 실시예에서, 상기 삽입막(132)은 상기 제1 및 제2 지르코늄 산화막(130, 134)의 두께보다 얇은 두께를 가질 수 있다.
상기 유전막 구조물(140) 내에 상기 삽입막 구조물(136a, 136b)이 복수개가 구비될 수 있고, 상기 복수의 삽입막 구조물(136a, 136b)은 서로 이격되도록 배치될 수 있다.
상기 유전막 구조물(140)에 포함되는 삽입막들(132)의 두께가 증가되는 경우, 유전막 구조물(140)의 전체 유전율이 감소될 수 있다. 또한, 유전막 내에 두꺼운 삽입막이 포함되면, 상기 삽입막에 의해 상, 하에 배치된 유전막들이 완전히 분리되어 상기 유전막의 결정화도가 감소될 수 있어서 유전막 구조물의 유전율이 더욱 감소될 수 있다.
때문에, 상기 삽입막(132)은 누설 전류가 억제될 수 있는 최소 두께로 형성되는 것이 바람직할 수 있다. 예시적인 실시예에서, 상기 유전막 구조물(140) 내에 포함되는 각 삽입막들(132)의 두께의 합은 1Å 내지 3Å일 수 있다. 상기 유전막 구조물(140)에 포함되는 각 삽입막들의 두께의 합이 1Å보다 얇으면 누설 전류가 억제되기 어렵고, 상기 유전막 구조물(140)에 포함되는 각 삽입막들의 두께의 합이 3Å보다 두꺼우면 유전막 구조물의 전체 유전율이 감소될 수 있다. 일 예로 상기 각 삽입막들(132)의 두께의 합은 1Å 내지 2Å일 수 있다.
한편, 상기 유전막 구조물(140) 내에 포함되는 각 삽입막들(132)의 두께의 합이 상기 범위 내에서 고정되므로, 상기 유전막 구조물(140) 내에 포함되는 상기 삽입막 구조물(136a, 136b)의 수가 증가되면 각 삽입막 구조물(136a, 136b) 내에 포함되는 삽입막(132)의 두께는 얇아질 수 있다.
즉, 상기 유전막 구조물(140) 내에 상기 삽입막 구조물(136a, 136b)이 복수개가 구비되면, 상기 유전막 구조물(140) 내에 상기 삽입막(132)이 복수개가 구비될 수 있다. 이 때, 상기 삽입막 구조물(136a, 136b) 내의 각각의 삽입막(132)의 두께는 얇아지지만, 상기 삽입막(132)의 두께의 합은 상기 범위를 유지하므로 상기 삽입막 구조물들(136a, 136b)에 의해 상기 유전막 구조물(140)의 누설 전류가 개선될 수 있다. 또한, 상기 삽입막 구조물(136a, 136b) 내에 포함되는 각각의 삽입막(132)의 두께가 얇아지기 때문에 유전막 구조물(140) 내에 포함되는 유전막들 및 지르코늄 산화막들의 결정화도가 높아질 수 있어서 유전막 구조물(140)의 유전율이 높아질 수 있다.
이하에서, 상기 유전막 구조물(140) 내의 유전막들은 하부 전극 상으로부터 배치되는 순서대로 제1 내지 제n 유전막으로 칭하고, 삽입막 구조물들은 하부 전극 상으로부터 배치되는 순서대로 제1 내지 제n 삽입막 구조물로 칭하면서 설명한다.
도 2에 도시된 커패시터(180)는 상기 유전막 구조물(140) 내에 상기 삽입막 구조물(136a, 136b)이 2개가 구비될 수 있다. 상기 유전막 구조물(140) 내에는 상기 삽입막 구조물의 수와 동일한 수의 삽입막(132)이 포함될 수 있다. 따라서, 도 2에 도시된 커패시터의 상기 유전막 구조물(140) 내에는 2개의 삽입막(132)이 포함될 수 있다.
도 2에 도시된 것과 같이, 상기 유전막 구조물(140)은 하부 전극(110)의 상부면에서 순차적으로 제1 유전막(120a), 제1 삽입막 구조물(136a), 제2 유전막(120b), 제2 삽입막 구조물(136b) 및 제3 유전막(120c)이 순차적으로 적층되는 구조를 가질 수 있다.
상기 제1 및 제2 삽입막 구조물(136a, 136b) 내에 포함되는 각 삽입막들(132)의 두께의 합이 1Å 내지 3Å일 수 있으므로, 하나의 삽입막 구조물(136a, 136b) 내에 포함되는 삽입막(132)의 두께는 예를들어 0.5Å 내지 1.5Å일 수 있다.
도 3에 도시된 커패시터(180a)는 상기 유전막 구조물(140a) 내에 상기 삽입막 구조물(136a, 136b)이 3개가 구비될 수 있다. 따라서, 도 3에 도시된 커패시터(180a)의 상기 유전막 구조물(140a) 내에는 3개의 삽입막(132)이 포함될 수 있다.
도 3에 도시된 것과 같이, 상기 유전막 구조물(140a)은 하부 전극(110) 상부면에서 순차적으로 제1 유전막(120a), 제1 삽입막 구조물(136a), 제2 유전막(120b), 제2 삽입막 구조물(136b), 제3 유전막(120c), 제3 삽입막 구조물(136c) 및 제4 유전막(120d)이 순차적으로 적층되는 구조를 가질 수 있다.
상기 제1 내지 제3 삽입막 구조물(136a, 136b, 136c) 내에 포함되는 각 삽입막들(132)의 두께의 합이 1Å 내지 3Å일 수 있으므로, 하나의 삽입막 구조물(136a, 136b, 136b) 내에 포함되는 삽입막(132)의 두께는 예를들어 0.3Å 내지 1Å일 수 있다.
각각의 상기 삽입막 구조물(136a, 136b) 내의 제1 및 제2 지르코늄 산화막(130, 134)은 각각 3Å 내지 20Å의 두께를 가질 수 있다. 각각의 제1 및 제2 지르코늄 산화막(130, 134)이 3Å보다 얇은 경우, 유전막 구조물(140a) 내에 포함되는 막들의 결정화도가 높아지기 어려울 수 있다. 상기 제1 및 제2 지르코늄 산화막(130, 134) 중 적어도 하나가 20Å보다 두꺼운 경우 전체 유전막 구조물(140a)의 두께가 증가되어, 커패시터는 목표한 정전용량을 달성하기가 어려울 수 있다.
도 2 및 도 3에서는 상기 유전막 구조물 내에 각각 2개 및 3개의 삽입막 구조물이 포함되는 것으로 도시하였으나, 유전막 구조물 내에 포함되는 삽입막 구조물의 수는 이에 한정되지 않을 수 있고 4개 이상일 수도 있다. 다만, 상기 유전막 구조물 내에 삽입막 구조물의 수가 증가되더라도 상기 유전막 구조물의 전체 두께는 30Å 내지 60Å의 두께를 가질 수 있다.
상기 커패시터의 유전막 구조물 내에 복수의 삽입막 구조물이 포함됨에 따라 상기 유전막 구조물에 포함되는 막들의 결정화도가 개선되고, 이에 따라 상기 커패시터는 높은 정전 용량을 가질 수 있다. 또한, 상기 커패시터에서 누설 전류가 감소될 수 있다.
도 4는 예시적인 실시예들에 따른 커패시터를 나타내는 확대된 단면도이다. 도 5는 예시적인 실시예들에 따른 커패시터를 나타내는 확대된 단면도이다.
도 4에 도시된 커패시터는 상부 계면막이 더 포함되는 것을 제외하고는 도 1 및 도 2에 도시된 커패시터와 동일하거나 유사하다. 도 5에 도시된 커패시터는 상부 계면막이 더 포함되는 것을 제외하고는 도 3에 도시된 커패시터와 동일하거나 유사하다.
도 4를 참조하면, 커패시터(180b)는 하부 전극(110)/유전막 구조물(141)/ 상부 전극(150)의 적층 구조를 가질 수 있다. 상기 유전막 구조물(141)은 유전막들(120a, 120b, 120c) 및 2개의 삽입막 구조물(136a, 136b)이 구비되고, 최상부의 유전막(120c) 상에 상부 계면막(138)이 더 구비될 수 있다. 예시적인 실시예에서, 상기 상부 계면막(138)의 두께는 각층의 삽입막(132)의 두께보다 두꺼울 수 있다.
상기 유전막 구조물(141)은 하부 전극(110)의 상부면에서 순차적으로 제1 유전막(120a), 제1 삽입막 구조물(136a), 제2 유전막(120b), 제2 삽입막 구조물(136b), 제3 유전막(120c) 및 상부 계면막(138)이 순차적으로 적층되는 구조를 가질 수 있다. 상기 삽입막 구조물(136a, 136b)은 제1 지르코늄 산화막(130), 삽입막(132), 제2 지르코늄 산화막(134)이 순차적으로 적층되는 구조를 가질 수 있다. 상기 상부 계면막(138)은 상기 제3 유전막(120c) 및 상부 전극(150) 사이에 구비될 수 있다.
예시적인 실시예에서, 상기 상부 계면막(138)은 Al2O3, MgO, BeO, Y2O3, La2O3, CaO, SiO2 중에서 선택된 하나를 포함할 수 있다. 일 예로, 상기 상부 계면막(138) 및 삽입막(132)은 동일한 물질을 포함할 수 있다. 일 예로, 상기 상부 계면막(138)은 알루미늄 산화물(Al2O3)을 포함할 수 있다. 상기 상부 계면막(138)이 더 구비됨으로써, 누설 전류가 감소될 수 있다.
도 5를 참조하면, 커패시터(180c)는 하부 전극(110)/유전막 구조물(141a)/ 상부 전극(150)의 적층 구조를 가질 수 있다. 상기 유전막 구조물(141a)은 유전막들(120a, 120b, 120c, 120d) 및 3개의 삽입막 구조물(136a, 136b, 136c)이 구비되고, 최상부의 유전막(120d) 상에 상부 계면막(138)이 더 구비될 수 있다.
따라서, 상기 유전막 구조물(141a)은 하부 전극(110)의 상부면에서 순차적으로 제1 유전막(120a), 제1 삽입막 구조물(136a), 제2 유전막(120b), 제2 삽입막 구조물(136b), 제3 유전막(120c), 제3 삽입막 구조물(136c), 제4 유전막(120d) 및 상부 계면막(138)이 순차적으로 적층되는 구조를 가질 수 있다. 상기 상부 계면막(138)은 상기 제4 유전막(120d) 및 상부 전극(150) 사이에 구비될 수 있다.
도 6은 예시적인 실시예들에 따른 커패시터를 나타내는 확대된 단면도이다. 도 7은 예시적인 실시예들에 따른 커패시터를 나타내는 확대된 단면도이다.
도 7에 도시된 커패시터는 유전막 구조물 내에 포함되는 삽입막 구조물에 포함되는 삽입막의 수를 제외하고는 도 6의 커패시터와 유사하다.
도 6을 참조하면, 커패시터(182)는 하부 전극(110), 유전막 구조물(170) 및 상부 전극(150)을 포함할 수 있다.
예시적인 실시예에서, 상기 유전막 구조물(170)은 30Å 내지 60Å의 두께를 가질 수 있다. 일 예로, 상기 유전막 구조물(170)은 45Å 내지 55Å의 두께를 가질 수 있다.
상기 커패시터(182)의 유전막 구조물(170)은 유전막들(120a, 120b) 및 삽입막 구조물(164)을 포함하고, 상기 삽입막 구조물(164)은 상기 유전막(120a, 120b)이 상, 하로 분리되도록 상기 유전막들(120a, 120b) 사이에 구비될 수 있다.
상기 유전막(120a, 120b)은 저유전율을 가지는 금속 산화물을 포함할 수 있으며, 예를들어, HfO2, ZrO2,TiO2, TaO2, La2O3 중에서 선택된 적어도 하나를 포함할 수 있다. 즉, 상기 유전막(120a, 120b)은 단일의 금속 산화물을 포함하거나 또는 복수의 금속 산화물이 적층되는 구조를 가질 수도 있다. 일 예로, 상기 유전막(120a, 120b)은 하프늄 산화물(HfO2)을 포함할 수 있다.
예시적인 실시예에서, 상기 유전막 구조물(170)에는 하나의 삽입막 구조물(164)이 포함될 수 있다. 상기 삽입막 구조물(164)은 지르코늄 산화막(160a, 160b, 160c) 내에 적어도 2개의 삽입막(162a, 162b)을 포함할 수 있다. 그러므로, 상기 유전막 구조물(140) 내에 하나의 삽입막 구조물(164)이 포함되더라도, 상기 유전막 구조물(140) 내에는 2개 이상의 삽입막(162a, 162b)이 포함될 수 있다.
상기 각각의 삽입막들(162a, 162b)은 상기 지르코늄 산화막(160a, 160b, 160c)을 상, 하로 분리하도록 배치될 수 있다. 상기 삽입막들(162a, 162b)은 상기 지르코늄 산화막(160a, 160b, 160c) 내에서 서로 이격될 수 있다. 각각의 삽입막들(162a, 162b)은 상기 지르코늄 산화막들(160a, 160b, 160c) 사이에 배치될 수 있다.
예시적인 실시예에서, 상기 삽입막(162a, 162b)은 알루미늄 산화물(Al2O3), MgO, BeO, Y2O3, La2O3, CaO, SiO2 중에서 선택된 하나일 수 있다. 일 예로, 상기 삽입막(162a, 162b)은 Al2O3일 수 있다. 이하의 설명에서 상기 삽입막(162a, 162b)은 Al2O3 인 것으로 설명한다.
예시적인 실시예에서, 상기 삽입막(162a, 162b)은 각 층의 지르코늄 산화막(160a, 160b, 160c)의 두께보다 얇은 두께를 가질 수 있다. 예시적인 실시예에서, 상기 삽입막 구조물(164)내의 각 층의 지르코늄 산화막(160a, 160b, 160c)은 3Å 내지 20Å의 두께를 가질 수 있다.
예시적인 실시예에서, 상기 유전막 구조물(170) 내에 포함되는 각 삽입막들(162a, 162b)의 두께의 합은 1Å 내지 3Å일 수 있으며, 일 예로 상기 각 삽입막들(162a, 162b)의 두께의 합은 1Å 내지 2Å일 수 있다.
상기 유전막 구조물(170) 내에 하나의 삽입막 구조물(164)이 구비되는 경우, 상기 삽입막 구조물(164)은 상기 유전막 구조물(170)의 수직 두께의 중심 부위보다 높게 위치하면 상기 유전막 구조물(170)에 포함되는 막들의 결정화도가 더 높아질 수 있다. 따라서, 상기 유전막 구조물(170) 내에 하나의 삽입막 구조물(164)이 구비되는 경우에 상기 삽입막 구조물(164)은 상기 유전막 구조물(170)의 수직 두께의 중심 부위보다 높게 위치하는 것이 바람직할 수 있다.
도 6에 도시된 커패시터(182)는 상기 유전막 구조물(170) 내에 하나의 삽입막 구조물(164)이 구비되고, 상기 삽입막 구조물(164)에는 지르코늄 산화막 내에 2개의 삽입막(162a, 162b)이 포함될 수 있다. 따라서, 도 6에 도시된 커패시터(182)의 상기 유전막 구조물(170) 내에는 2개의 삽입막(162a, 162b)이 포함될 수 있다.
도 6에 도시된 것과 같이, 상기 삽입막 구조물(164)은 제1 지르코늄 산화막(160a), 제1 삽입막(162a), 제2 지르코늄 산화막(160b), 제2 삽입막(162b), 제3 지르코늄 산화막(160c)이 적층되는 구조를 가질 수 있다. 이 경우, 상기 삽입막 구조물(164) 내에 포함되는 각 삽입막들의 두께의 합이 1Å 내지 3Å일 수 있으므로, 하나의 삽입막의 두께는 예를들어 0.5Å 내지 1.5Å일 수 있다.
도 7에 도시된 커패시터(182a)는 상기 유전막 구조물(172) 내에 하나의 삽입막 구조물(166)이 구비되고, 상기 삽입막 구조물(166)에는 지르코늄 산화막 내에 3개의 삽입막(162a, 162b, 162c)이 포함될 수 있다. 따라서, 도 7에 도시된 커패시터(182a)의 상기 유전막 구조물(172) 내에는 3개의 삽입막(162a, 162b, 162c)이 포함될 수 있다.
도 7에 도시된 것과 같이, 상기 삽입막 구조물(166)은 제1 지르코늄 산화막(160a), 제1 삽입막(162a), 제2 지르코늄 산화막(160b), 제2 삽입막(162b), 제3 지르코늄 산화막(160c), 제3 삽입막(162c), 제4 지르코늄 산화막(160d)이 적층되는 구조를 가질 수 있다. 이 경우, 상기 삽입막 구조물(166) 내에 포함되는 각 삽입막들(162a, 162b, 162c)의 두께의 합이 1Å 내지 3Å일 수 있으므로, 하나의 삽입막(162a, 162b, 162c)의 두께는 예를들어 0.3Å 내지 1Å일 수 있다.
도 6 및 도 7에는 상기 삽입막 구조물 내에 각각 2개 및 3개의 삽입막 구조물이 포함되는 것으로 도시하였으나, 상기 삽입막 구조물 내에 포함되는 삽입막 구조물의 수는 이에 한정되지 않을 수 있고 4개 이상일 수도 있다.
도 8은 예시적인 실시예들에 따른 커패시터를 나타내는 확대된 단면도이다.
도 8에 도시된 커패시터는 상부 계면막(138)이 더 포함되는 것을 제외하고는 도 6에 도시된 커패시터와 동일하거나 유사하다.
도 8을 참조하면, 커패시터(182b)는 하부 전극(110)/유전막 구조물(171)/ 상부 전극(150)의 적층 구조를 가질 수 있다.
상기 유전막 구조물(171)은 하부 전극(110)의 상부면에서 순차적으로 제1 유전막(120a), 삽입막 구조물(164), 제2 유전막(120b) 및 상부 계면막(138)이 순차적으로 적층되는 구조를 가질 수 있다. 상기 삽입막 구조물(164)은 제1 지르코늄 산화막(160a), 제1 삽입막(162a), 제2 지르코늄 산화막(160b), 제2 삽입막(162b), 제3 지르코늄 산화막(160c)이 적층되는 구조를 가질 수 있다. 상기 상부 계면막(138)은 상기 제2 유전막(120b) 및 상부 전극(150) 사이에 구비될 수 있다.
예시적인 실시예에서, 도시하지는 않았지만, 커패시터는 상기 도 7에 도시된 커패시터 구조에서 상기 제2 유전막(120b) 및 상부 전극(150) 사이에 상기 상부 계면막이 더 구비될 수도 있다.
도 9는 예시적인 실시예들에 따른 커패시터를 나타내는 확대된 단면도이다.
도 9에 도시된 커패시터는 유전막 구조물 내에 포함되는 삽입막 구조물의 수를 제외하고는 도 6의 커패시터와 유사하다.
도 9를 참조하면, 커패시터(182c)에서 유전막 구조물(170a)는 삽입막 구조물(164a, 164b)이 복수개가 포함될 수 있다.
도시된 것과 같이, 유전막 구조물(170a) 내에는 삽입막 구조물(164a, 164b)이 2개가 구비될 수 있다. 상기 유전막 구조물(170a)은 하부 전극(110) 상부면에서 순차적으로 제1 유전막(120a), 제1 삽입막 구조물(164a), 제2 유전막(120b), 제2 삽입막 구조물(164b) 및 제3 유전막(120c)이 순차적으로 적층되는 구조를 가질 수 있다. 각각의 제1 및 제2 삽입막 구조물(164a, 164b)은 제1 지르코늄 산화막(160a), 제1 삽입막(162a), 제2 지르코늄 산화막(160b), 제2 삽입막(162b), 제3 지르코늄 산화막(160c)이 적층되는 구조를 가질 수 있다. 즉, 각각의 제1 및 제2 삽입막 구조물(164a, 164b) 내에는 2개의 삽입막이 구비되므로, 상기 유전막 구조물(170a) 내에는 4개의 삽입막이 포함될 수 있다.
상기 제1 및 제2 삽입막 구조물(164a, 164b) 내에 포함되는 각 삽입막들(162a, 162b)의 두께의 합이 1Å 내지 3Å일 수 있으므로, 하나의 삽입막(132)의 두께는 예를들어 0.25Å 내지 0.75Å일 수 있다.
도 10은 예시적인 실시예들에 따른 커패시터를 나타내는 확대된 단면도이다.
도 10에 도시된 커패시터는 상부 계면막이 더 포함되는 것을 제외하고는 도 9에 도시된 커패시터와 유사하거나 동일하다.
도 10을 참조하면, 커패시터는 도 9에 도시된 커패시터의 제3 유전막(120c)과 상부 전극 사이에 상부 계면막(138)이 더 포함될 수 있다.
이하에서는 하부 전극이 필러 형상을 갖는 커패시터의 제조 방법의 일 예를 설명한다.
도 11 내지 도 15는 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 11을 참조하면, 기판(100) 상에 홀(106)을 포함하는 몰드막(104)을 형성한다. 상기 홀(106)은 하부 전극을 형성하기 위한 부위에 형성될 수 있다.
상기 몰드막(104)을 형성하기 이 전에, 상기 기판(100) 상에는 트랜지스터, 콘택 플러그 및 도전 라인을 포함하는 하부 회로들 및 상기 하부 회로들을 덮는 층간 절연막을 포함하는 하부 구조물(102)을 더 형성할 수 있다.
상기 홀(106) 내부를 채우면서 상기 몰드막(104) 상에 하부 전극막을 형성한다. 상기 몰드막(104)의 상부면이 노출되도록 상기 하부 전극막을 연마하여 상기 홀(106) 내에 하부 전극(110)을 형성한다.
예시적인 실시예에서, 상기 하부 전극막은 물리 기상 증착(Physical vapor deposition, PVD), 화학 기상 증착(chemical vapor deposition, CVD) 및 원자층 증착(atomic layer deposition, ALD) 공정과 같은 증착 공정에 의해 증착할 수 있다. 또한, 상기 연마 공정은 화학 기계적 연마 공정 및/또는 에치백 공정을 포함할 수 있다.
일부 예시적인 실시예에서, 상기 하부 구조물(102) 상에 하부 전극막을 형성하고, 상기 하부 전극막을 사진 식각 공정을 통해 패터닝하여 상기 하부 전극(110)을 형성할 수 있다. 이 경우, 상기 몰드막은 형성되지 않을 수 있다.
도 12를 참조하면, 상기 몰드막(104)을 제거한다. 따라서, 필러 형상의 하부 전극(110)의 측벽 및 상부면이 노출될 수 있다.
상기 하부 전극(110)의 측벽 및 상부면과 하부 구조물(102) 상에 균일한 두께로 제1 유전막(120a)을 형성한다. 상기 제1 유전막(120a)은 저유전율을 가지는 금속 산화물을 포함할 수 있으며, 예를들어, HfO2, ZrO2,TiO2, TaO2, La2O3 중에서 선택된 적어도 하나를 포함할 수 있다.
예시적인 실시예에서, 상기 제1 유전막(120a)은 원자층 증착 공정을 통해 형성할 수 있다.
도 13을 참조하면, 상기 제1 유전막(120a) 상에 제1 삽입막 구조물(136a)을 형성한다. 상기 제1 삽입막 구조물(136a)은 제1 지르코늄 산화막(130), 삽입막(132), 제2 지르코늄 산화막(134)이 순차적으로 적층되는 구조를 가질 수 있다. 상기 삽입막(132)은 예를들어, Al2O3을 포함할 수 있다.
구체적으로, 상기 제1 유전막(120a) 상에 상기 제1 지르코늄 산화막(130)을 형성한다. 예시적인 실시예에서, 상기 제1 지르코늄 산화막(130)은 원자층 증착 공정을 통해 형성할 수 있다. 일 예로, 상기 제1 지르코늄 산화막(130)은 지르코늄 전구체 유입, 퍼지, 산화제 유입 및 퍼지로 구성된 하나의 싸이클을 1회 또는 복수회 수행하여 형성할 수 있다. 상기 산화제는 O3, H2O 또는 O2를 포함할 수 있다.
상기 제1 지르코늄 산화막(130) 상에 삽입막(132)으로 제공되는 알루미늄 산화막을 형성한다. 예시적인 실시예에서, 상기 알루미늄 산화막은 원자층 증착 공정을 통해 형성할 수 있다.
일 예로, 상기 알루미늄 산화막은 알루미늄 전구체 유입, 퍼지, 산화제 유입 및 퍼지로 구성된 하나의 싸이클을 1회 또는 복수회 수행하여 형성할 수 있다. 상기 산화제는 O3, H2O 또는 O2를 포함할 수 있다. 상기 공정에 의해, 예를들어 1Å이하의 얇은 두께의 알루미늄 산화막을 형성할 수 있다.
다른 예로, 상기 알루미늄 산화막은 지르코늄 전구체 유입, 알루미늄 전구체 유입, 퍼지, 산화제 유입 및 퍼지로 구성된 하나의 싸이클을 1회 또는 복수회 수행하여 형성할 수 있다. 이와 같이, 상기 알루미늄 전구체를 유입하기 이 전에 지르코늄 전구체를 유입하는 경우, 상기 알루미늅 전구체가 흡착되는 양이 감소될 수 있다. 따라서, 상기 알루미늄 전구체를 유입하기 이 전에 지르코늄 전구체를 유입하지 않는 경우에 비해, 하나의 싸이클에 의해 형성되는 알루미늄 산화막의 두께가 감소될 수 있다. 상기 알루미늄 전구체를 유입하기 이 전에 지르코늄 전구체를 유입하는 경우, 얇은 두께의 알루미늄 산화막을 형성할 수 있고, 예를들어 0.8Å이하의 알루미늄 산화막을 형성할 수 있다.
상기 알루미늄 산화막 상에 상기 제2 지르코늄 산화막(134)을 형성한다. 예시적인 실시예에서, 상기 제2 지르코늄 산화막(134)은 원자층 증착 공정을 통해 형성할 수 있다. 일 예로, 상기 제2 지르코늄 산화막(134)은 지르코늄 전구체 유입, 퍼지, 산화제 유입 및 퍼지로 구성된 하나의 싸이클을 1회 또는 복수회 수행하여 형성할 수 있다.
각각의 상기 제1 지르코늄 산화막(130), 알루미늄 산화막 및 제2 지르코늄 산화막(134)의 증착 공정은 200℃ 내지 500℃의 온도에서 수행할 수 있다. 상기 제1 지르코늄 산화막(130), 알루미늄 산화막 및 제2 지르코늄 산화막(134)의 증착 공정을 500℃이상에서 수행하면, 막들이 안정적으로 성장하기 어려울 수 있다. 또한, 상기 제1 지르코늄 산화막(130), 알루미늄 산화막 및 제2 지르코늄 산화막(134)의 증착 공정을 200℃이하에서 수행하면 각 전구체들이 열분해가 되지 않아서 막의 증착이 용이하지 않을 수 있다. 바람직하게는, 상기 제1 지르코늄 산화막(130), 알루미늄 산화막 및 제2 지르코늄 산화막(134)의 증착 공정은 200℃ 내지 400℃의 온도에서 수행할 수 있다.
상기 공정에 의해, 상기 제1 삽입막 구조물(136a)이 형성될 수 있다.
도 14를 참조하면, 상기 제1 삽입막 구조물(136a) 상에 제2 유전막(120b), 제2 삽입막 구조물(136b) 및 제3 유전막(120c)을 순차적으로 형성한다.
상기 제2 유전막(120b) 및 제3 유전막(120c)은 상기 제1 유전막(120a)과 실질적으로 동일한 방법으로 형성할 수 있다. 상기 제2 삽입막 구조물(136b)은 상기 제1 삽입막 구조물(136a)과 실질적으로 동일한 방법으로 형성할 수 있다. 따라서, 도 1 및 도 2에 도시된 것과 같은 유전막 구조물(140)이 형성될 수 있다.
일부 예시적인 실시예에서, 상기 제3 유전막(120c) 상에 상부 계면막을 더 형성할 수 있다. 상기 상부 계면막은 원자층 적층 방법으로 형성할 수 있다. 따라서, 도 4에 도시된 것과 같은 유전막 구조물이 형성될 수 있고, 후속 공정을 통해 도 4에 도시된 것과 같은 커패시터가 형성될 수 있다.
일부 예시적인 실시예에서, 상기 제3 유전막(120c) 상에 제3 삽입막 구조물, 제4 유전막을 더 형성할 수 있다. 상기 제3 유전막 및 제4 유전막은 상기 제1 유전막(120a)과 실질적으로 동일한 방법으로 형성할 수 있다. 상기 제3 삽입막 구조물은 제1 삽입막 구조물과 동일한 방법으로 형성할 수 있다. 상기 공정에 의해, 도 3에 도시된 것과 같은 유전막 구조물이 형성될 수 있고, 후속 공정을 통해 도 3에 도시된 것과 같은 커패시터가 형성될 수 있다.
일부 예시적인 실시예에서, 상기 제4 유전막 상에 상부 계면막을 더 형성할 수 있다. 따라서, 도 5에 도시된 것과 같은 유전막 구조물이 형성될 수 있고, 후속 공정을 통해 도 5에 도시된 것과 같은 커패시터가 형성될 수 있다.
도 15를 참조하면, 상기 유전막 구조물(140) 상에 상부 전극(150)을 형성 한다.
예시적인 실시예에서, 상기 상부 전극(150)은 상기 하부 전극(110)과 동일한 물질 또는 상기 하부 전극(110)과 다른 물질로 형성될 수 있다.
예시적인 실시예에서, 상기 상부 전극(150)은 물리 기상 증착(Physical vapor deposition, PVD), 화학 기상 증착(chemical vapor deposition, CVD) 및 원자층 증착(atomic layer deposition, ALD) 공정과 같은 증착 공정에 의해 증착할 수 있다.
예시적인 실시예에서, 상기 상부 전극(150)을 형성한 다음, 열처리 공정을 더 포함할 수 있다. 상기 열처리 공정을 통해 상기 유전막 구조물(140) 내에 포함되는 막들이 추가적으로 결정화될 수 있다.
도 16 내지 도 17은 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
먼저, 도 11을 참조로 설명한 공정을 수행한 다음, 상기 몰드막을 제거한다.
도 16을 참조하면, 필러 형상의 하부 전극(110)의 표면 상에 제1 유전막(120a)을 형성한다. 상기 제1 유전막(120a) 상에 제1 삽입막 구조물(164)을 형성한다. 상기 제1 삽입막 구조물(164)은 지르코늄 산화막 내에 적어도 2개의 삽입막을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 삽입막 구조물(164)은 제1 지르코늄 산화막(160a), 제1 삽입막(162a), 제2 지르코늄 산화막(160b), 제2 삽입막(162b) 및 제3 지르코늄 산화막(160c)이 순차적으로 적층되는 구조를 가질 수 있다.
예시적인 실시예에서, 각각의 제1 내지 제3 지르코늄 산화막(160a, 160b, 160c)은 원자층 증착 공정을 통해 형성할 수 있다. 일 예로, 각각의 제1 내지 제3 지르코늄 산화막(160a, 160b, 160c)은 지르코늄 전구체 유입, 퍼지, 산화제 유입 및 퍼지로 구성된 하나의 싸이클을 1회 또는 복수회 수행하여 형성할 수 있다. 상기 산화제는 O3, H2O 또는 O2를 포함할 수 있다.
각각의 제1 및 제2 삽입막(162a, 162b)은 알루미늄 산화막으로 형성할 수 있다. 예시적인 실시예에서, 상기 알루미늄 산화막은 원자층 증착 공정을 통해 형성할 수 있다.
일 예로, 상기 알루미늄 산화막은 알루미늄 전구체 유입, 퍼지, 산화제 유입 및 퍼지로 구성된 하나의 싸이클을 1회 또는 복수회 수행하여 형성할 수 있다.
다른 예로, 상기 알루미늄 산화막은 지르코늄 전구체 유입, 알루미늄 전구체 유입, 퍼지, 산화제 유입 및 퍼지로 구성된 하나의 싸이클을 1회 또는 복수회 수행하여 형성할 수 있다.
상기 공정에 의해, 상기 지르코늄 산화막 내에 2개의 삽입막이 포함되는 제1 삽입막 구조물(164)이 형성될 수 있다.
일부 예시적인 실시예에서, 도 7에 도시된 것과 같이, 상기 지르코늄 산화막 내에 3개 이상의 삽입막이 포함되도록 제1 삽입막 구조물을 형성할 수도 있다.
도 17을 참조하면, 상기 제1 삽입막 구조물(164) 상에 제2 유전막(120b)을 형성하여 유전막 구조물(170)을 형성한다. 상기 유전막 구조물(170)은 도 6에 도시된 것과 동일한 유전막 구조물(170)일 수 있다.
일부 예시적인 실시예에서, 상기 제2 유전막(120b) 상에 상부 계면막을 더 형성할 수 있다. 따라서, 도8에 도시된 것과 같은 유전막 구조물이 형성될 수 있다.
일부 예시적인 실시예에서, 상기 제2 유전막(120b) 상에 제2 삽입막 구조물 및 제3 유전막을 더 형성할 수 있다. 상기 제2 삽입막 구조물은 도 16을 참조로 설명한 제1 삽입막 구조물의 형성 방법과 동일한 방법으로 형성할 수 있다. 상기 공정에 의해, 도 9에 도시된 것과 같은 유전막 구조물이 형성될 수 있다. 일부 예시적인 실시예에서, 상기 제3 유전막 상에 상부 계면막을 더 형성함으로써, 도 10에 도시된 것과 같은 유전막 구조물이 형성될 수 있다.
이 후, 상기 유전막 구조물(170) 상에 상부 전극(150)을 형성 한다.
예시적인 실시예에서, 상기 상부 전극(150)을 형성한 다음, 열처리 공정을 더 포함할 수 있다. 상기 열처리 공정을 통해 상기 유전막 구조물(140) 내에 포함되는 막들이 추가적으로 결정화될 수 있다.
도 18 및 도 19는 본 발명의 일실시예에 의한 커패시터를 포함하는 디램 소자를 나타내는 평면도 및 단면도이다.
도 18 및 도 19에서는 디램 메모리 소자가 개시되지만, 상기 커패시터를 데이터 저장부로 이용하는 모든 메모리 소자에 본 발명이 동일하게 적용될 수 있다.
도 19는 도 18의 I-I' 부위의 단면도이다.
이하의 설명에서, 게이트 구조물의 연장 방향을 제1 방향, 비트 라인 구조물의 연장 방향을 제2 방향, 액티브 영역의 길이 방향을 제3 방향이라 할 수 있다. 상기 제3 방향은 상기 제1 방향에 대해 각도를 가지는 사선 방향일 수 있다.
도 18 및 도 19를 참조하면, 상기 디램 소자는 기판(200) 상에 형성되는 셀 트랜지스터, 커패시터(180) 및 비트 라인 구조물(260)을 포함한다. 하나의 셀 트랜지스터 및 하나의 커패시터는 하나의 단위 셀을 구성할 수 있다.
상기 기판(200)은 액티브 영역(201) 및 필드 영역을 포함할 수 있다. 상기 필드 영역은 상기 기판(200)에 포함되는 소자 분리용 트렌치 내부에 소자 분리막(220)이 형성된 영역일 수 있다. 상기 액티브 영역(201)은 상기 필드 영역 이외의 영역일 수 있다.
상기 기판(200)에는 상기 기판(200) 상부면과 평행한 제1 방향으로 연장되는 게이트 트렌치(202)가 구비될 수 있다. 상기 게이트 트렌치(202) 내부에는 게이트 구조물(210)이 구비될 수 있다.
예시적인 실시예에서, 상기 게이트 구조물(210)은 게이트 절연막(204), 게이트 전극(206) 및 캡핑 절연 패턴(208)을 포함할 수 있다. 상기 게이트 구조물(210)은 상기 기판(200) 표면과 수평하고 상기 제1 방향과 수직한 제2 방향을 따라 복수 개로 형성될 수 있다.
상기 게이트 절연막(204)은 실리콘 산화물을 포함할 수 있다. 상기 게이트 전극(206)은 금속 물질 및/또는 폴리실리콘을 포함할 수 있다. 상기 캡핑 절연 패턴(208)은 실리콘 질화물을 포함할 수 있다.
상기 게이트 구조물들(210) 사이의 액티브 영역의 기판(200) 상부에는 소오스/드레인 영역으로 제공되는 불순물 영역(230)이 구비될 수 있다.
예를들어, 상기 기판(200)에는 비트 라인 구조물(260)과 전기적으로 연결되는 제1 불순물 영역(230a) 및 커패시터(180)와 전기적으로 연결되는 제2 불순물 영역(230b)이 구비될 수 있다.
상기 액티브 영역(201), 소자 분리막(220) 및 게이트 구조물(210) 상에, 패드 절연 패턴(240) 및 제1 식각 저지 패턴(242)이 구비될 수 있다. 예를 들어, 상기 패드 절연 패턴(240)은 실리콘 산화물과 같은 산화물이 포함될 수 있고, 상기 제1 식각 저지 패턴(242)은 예를 들어, 실리콘 질화물과 같은 질화물이 포함될 수 있다.
상기 패드 절연 패턴(240) 및 제1 식각 저지 패턴(242)에는 상기 게이트 구조물들(210) 사이의 일부 기판(200) 부위를 노출하는 리세스가 구비될 수 있다. 상기 리세스부 저면에는 상기 제1 불순물 영역(230a)의 상부면이 노출될 수 있다.
상기 리세스부 내에는 제1 도전 패턴(248)이 구비될 수 있다. 상기 제1 도전 패턴(248)은 예를 들어, 불순물이 도핑된 폴리실리콘이 포함될 수 있다. 즉, 상기 제1 도전 패턴(248)은 상기 제1 불순물 영역(230a)과 접할 수 있다.
상기 제1 도전 패턴(248) 상에는, 제2 도전 패턴(250)이 적층될 수 있다. 상기 제2 도전 패턴(250)은 예를 들어, 불순물이 도핑된 폴리실리콘이 포함될 수 있다. 상기 제1 및 제2 도전 패턴(248, 250)은 실질적으로 동일한 물질을 포함하므로, 하나의 패턴으로 병합될 수 있다. 상기 제2 도전 패턴(250) 상에, 베리어 금속 패턴(252), 금속 패턴(254) 및 하드 마스크 패턴(256)이 적층될 수 있다.
상기 제1 도전 패턴(248), 제2 도전 패턴(250), 베리어 금속 패턴(252), 금속 패턴(254) 및 하드 마스크 패턴(256)의 적층 구조는 비트 라인 구조물(260)로 제공될 수 있다.
예를들어, 상기 제1 도전 패턴(248)은 비트 라인 콘택으로 제공되고, 상기 제2 도전 패턴(250), 베리어 금속 패턴(252) 및 금속 패턴(254)은 비트 라인으로 제공될 수 있다. 상기 비트 라인 구조물(260)은 상기 제2 방향을 따라 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 비트 라인 구조물(260)의 측벽에는 스페이서(262)가 구비될 수 있다.
상기 비트 라인 구조물들(260) 사이를 채우는 제1 층간 절연막(264)이 구비될 수 있다.
상기 제1 층간 절연막(264), 제1 식각 저지 패턴(242) 및 패드 절연 패턴(240)을 관통하여 상기 제2 불순물 영역(230b)과 접촉하는 콘택 플러그(270)가 구비될 수 있다. 상기 콘택 플러그(270)는 상기 비트 라인 구조물들(260) 사이에 배치될 수 있다.
상기 콘택 플러그(270) 상에는 커패시터(180)가 구비될 수 있다.
상기 커패시터(180)는 하부 전극(110), 유전막 구조물(140) 및 상부 전극(150)을 포함할 수 있다.
상기 유전막 구조물(140)은 유전막들(120a, 120b, 120c) 사이에 및 삽입막 구조물(136a, 136b)이 삽입되는 구조를 가지고, 상기 삽입막 구조물(136a, 136b)은 적어도 제1 지르코늄 산화막, 삽입막, 제2 지르코늄 산화막이 순차적으로 적층되는 구조를 가질 수 있다. 또한, 상기 유전막 구조물(140) 내에는 복수의 서로 이격되는 삽입막이 구비될 수 있다.
예시적인 실시예에서, 상기 유전막 구조물(140)은 하부 전극(110)의 상부면에서 순차적으로 제1 유전막(120a), 제1 삽입막 구조물(136a), 제2 유전막(120b), 제2 삽입막 구조물(136b) 및 제3 유전막(120c)이 순차적으로 적층되는 구조를 가질 수 있다. 도 19에는 도 1을 참조로 설명한 것과 동일한 구조를 가지는 커패시터(180)가 도시된다.
일부 예시적인 실시예에서, 도시하지는 않았지만, 상기 커패시터는 도 6 지 도 10을 참조로 설명한 커패시터들 중 하나의 구조를 가질 수 있다.
상기 상부 전극(150) 상에는 플레이트 전극(190)이 더 포함될 수 있다. 상기 플레이트 전극(190)은 도핑된 폴리실리콘을 포함할 수 있다.
상기 디램 소자에서, 상기 커패시터는 정전용량이 증가되고 누설 전류가 감소될 수 있다. 따라서, 상기 디램 소자는 우수한 전기적 특성을 가질 수 있다.
비교 실험
도 20은 본 발명에 따른 커패시터 및 본 발명과 비교하기 위한 커패시터에서 등가 산화막 두께 별로 누설 전류를 비교하는 그래프이다.
본 발명에 따른 커패시터의 제1 샘플은 도 6을 참조로 설명한 구조를 가질 수 있다. 즉, 도 6에 도시된 것과 같이, 본 발명에 따른 커패시터는 하부 전극(110), 유전막 구조물(164) 및 상부 전극(150)이 적층될 수 있다. 상기 유전막 구조물(164)은 유전막들(120a, 120b) 및 하나의 삽입막 구조물(164)을 포함하고, 하나의 삽입막 구조물 내에는 2개의 이격된 삽입막(162a, 162b)이 포함될 수 있다. 상기 유전막들(120a, 120b)은 하프늄 산화막일 수 있다. 상기 삽입막 구조물(164)은 제1 지르코늄 산화막, 제1 알루미늄 산화막, 제2 지르코늄 산화막, 제2 알루미늄 산화막, 제3 지르코늄 산화막이 적층된 구조일 수 있다.
구체적으로, 본 발명에 따른 커패시터의 제1 샘플에서, 상기 유전막 구조물은 제1 하프늄 산화막, 제1 지르코늄 산화막, 제1 알루미늄 산화막, 제2 지르코늄 산화막, 제2 알루미늄 산화막, 제3 지르코늄 산화막 및 제2 하프늄 산화막이 적층된 구조를 가질 수 있다.
본 발명과 비교하기 위한 커패시터의 비교 샘플은 하부 전극, 유전막구조물 및 상부 전극이 적층될 수 있다. 상기 유전막 구조물은 제1 하프늄 산화막, 하나의 알루미늄 산화막 및 제2 하프늄 산화막이 적층된 구조를 가질 수 있다.
도 20은 본 발명에 따른 커패시터의 제1 샘플 및 커패시터의 비교 샘플에서 등가 산화막 두께 별로 누설 전류 불량의 수를 나타낸다.
도 20을 참조하면, 동일한 등가 산화막 두께에서 볼 때 본 발명에 따른 커패시터의 제1 샘플의 누설 전류의 불량의 수는 커패시터의 비교 샘플의 누설 전류의 불량의 수보다 작음을 알 수 있다. 따라서, 본 발명에 따른 커패시터는 누설 전류 불량이 감소됨을 알 수 있다.
도 21은 본 발명에 따른 커패시터 및 본 발명과 비교하기 위한 커패시터에서 등가 산화막 두께 별로 누설 전류 값을 나타내는 그래프이다.
본 발명에 따른 커패시터의 제2 샘플은 도 2를 참조로 설명한 구조를 가질 수 있다. 즉, 도 2에 도시된 것과 같이, 본 발명에 따른 커패시터는 하부 전극(110), 유전막 구조물(140) 및 상부 전극(150)이 적층될 수 있다. 상기 유전막 구조물(140)은 유전막들(120a, 120b, 120c) 및 2개의 삽입막 구조물(136a, 136b)을 포함하고, 하나의 삽입막 구조물 내에는 하나의 삽입막(132)이 포함될 수 있다. 상기 유전막들(120a, 120b, 120c)은 하프늄 산화막일 수 있다. 각각의 상기 삽입막 구조물(136a, 136b)은 제1 지르코늄 산화막, 제1 알루미늄 산화막, 제2 지르코늄 산화막이 적층된 구조일 수 있다.
구체적으로, 본 발명에 따른 커패시터의 제2 샘플에서, 상기 유전막 구조물은 제1 하프늄 산화막, 제1 지르코늄 산화막, 제1 알루미늄 산화막, 제2 지르코늄 산화막을 포함하는 제1 삽입막 구조물, 제2 하프늄 산화막, 제1 지르코늄 산화막, 제1 알루미늄 산화막, 제2 지르코늄 산화막을 포함하는 제2 삽입막 구조물 및 제3 하프늄 산화막이 적층된 구조를 가질 수 있다.
본 발명과 비교하기 위한 커패시터의 비교 샘플은 하부 전극, 유전막구조물 및 상부 전극이 적층될 수 있다. 상기 유전막 구조물은 제1 하프늄 산화막, 하나의 알루미늄 산화막 및 제2 하프늄 산화막이 적층된 구조를 가질 수 있다.
도 21을 참조하면, 동일한 누설 전류를 가지는 경우, 본 발명에 따른 커패시터의 샘플 2에서 작은 등가 산화막 두께를 가질 수 있다. 즉, 본 발명에 따른 커패시터는 등가 산화막 두께가 감소되어 높은 커패시턴스를 가지면서도 누설 전류를 목표한 수준으로 유지할 수 있다.
140, 140a, 141, 141a, 170, 171, 172 : 유전막 구조물
120a, 120b, 120c, 120d : 유전막들
136a, 136b, 136c, 164, 166 : 삽입막 구조물
130, 134, 160a, 160b, 160c, 160d : 지르코늄 산화막
132. 162a, 162b, 162c : 삽입막 138 : 상부 계면막
110 : 하부 전극 150 : 상부 전극
120a, 120b, 120c, 120d : 유전막들
136a, 136b, 136c, 164, 166 : 삽입막 구조물
130, 134, 160a, 160b, 160c, 160d : 지르코늄 산화막
132. 162a, 162b, 162c : 삽입막 138 : 상부 계면막
110 : 하부 전극 150 : 상부 전극
Claims (10)
- 하부 전극;
상기 하부 전극 상에 구비되고, 유전막들 및 상기 유전막들 사이에 배치되는 적어도 하나의 삽입막 구조물을 포함하는 유전막 구조물; 및
상기 유전막 구조물 상에 구비되는 상부 전극을 포함하고,
상기 삽입막 구조물은 지르코늄 산화막들 및 적어도 하나의 삽입막을 포함하고, 상기 삽입막은 상기 지르코늄 산화막들 사이에 배치되는 커패시터. - 제1항에 있어서, 상기 삽입막은 Al2O3, MgO, BeO, Y2O3, La2O3, CaO, 및 SiO2 중에서 선택된 하나인 커패시터.
- 제1항에 있어서, 상기 유전막 구조물 내에는 복수의 삽입막이 포함되는 커패시터.
- 제1항에 있어서, 상기 유전막 구조물 내에는 서로 이격되면서 배치되는 복수의 삽입막 구조물이 포함되는 커패시터.
- 제1항에 있어서, 상기 유전막 구조물 내에는 하나의 삽입막 구조물이 포함되고, 상기 하나의 삽입막 구조물 내에는 서로 이격되면서 배치되는 복수의 삽입막이 포함되는 커패시터.
- 제1항에 있어서, 상기 유전막 구조물은 20Å 내지 60Å의 두께를 가지는 커패시터.
- 제1항에 있어서, 상기 유전막 구조물에 포함되는 상기 삽입막의 두께의 합은 1Å 내지 3Å인 커패시터.
- 제1항에 있어서, 상기 유전막은 HfO2, ZrO2, TiO2, TaO2, 및 La2O3 중에서 선택된 적어도 하나를 포함하는 커패시터.
- 제1항에 있어서, 상기 유전막 구조물에는 상부 계면막이 더 포함되고, 상기 상부 계면막은 최상부 유전막 및 상기 상부 전극 사이에 구비되는 커패시터.
- 하부 전극;
상기 하부 전극 상에 구비되고, 유전막들 및 상기 유전막들 사이에 배치되는 적어도 하나의 삽입막 구조물을 포함하는 유전막 구조물; 및
상기 유전막 구조물 상에 구비되는 상부 전극을 포함하고,
상기 삽입막 구조물은 적어도 제1 지르코늄 산화막, 알루미늄 산화막 및 제2 지르코늄 산화막이 순차적으로 적층된 구조를 포함하고,
상기 유전막 구조물 내에는 복수의 알루미늄 산화막이 포함되는 커패시터.
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