JP2004047503A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2004047503A JP2004047503A JP2002198993A JP2002198993A JP2004047503A JP 2004047503 A JP2004047503 A JP 2004047503A JP 2002198993 A JP2002198993 A JP 2002198993A JP 2002198993 A JP2002198993 A JP 2002198993A JP 2004047503 A JP2004047503 A JP 2004047503A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- insulating film
- intermediate layer
- film
- gate insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 120
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 229910021478 group 5 element Inorganic materials 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims description 51
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 28
- 229910052782 aluminium Inorganic materials 0.000 claims description 10
- 239000002994 raw material Substances 0.000 claims description 9
- 229910052715 tantalum Inorganic materials 0.000 claims description 6
- 229910052720 vanadium Inorganic materials 0.000 claims description 5
- 229910052758 niobium Inorganic materials 0.000 claims description 4
- 229910021193 La 2 O 3 Inorganic materials 0.000 claims description 3
- 229910052706 scandium Inorganic materials 0.000 claims description 3
- 229910052727 yttrium Inorganic materials 0.000 claims description 3
- 229910052776 Thorium Inorganic materials 0.000 claims description 2
- 239000000463 material Substances 0.000 abstract description 13
- 229910052710 silicon Inorganic materials 0.000 description 38
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 31
- 239000010703 silicon Substances 0.000 description 31
- 238000009792 diffusion process Methods 0.000 description 19
- 239000012535 impurity Substances 0.000 description 17
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 229910052760 oxygen Inorganic materials 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 229910052757 nitrogen Inorganic materials 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 239000007789 gas Substances 0.000 description 3
- 229910021480 group 4 element Inorganic materials 0.000 description 3
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910052770 Uranium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010924 continuous production Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】絶縁膜の材料としてＡｌ２Ｏ３等を用いる場合であっても、フラットバンド電圧のシフトを抑制し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板上に形成された、ＩＩＩ族元素及びＶ族元素の一方である第１の元素を含む酸化物より成る中間層と、中間層上に形成された、ＩＩＩ族元素及びＶ族元素の他方である第２の元素の酸化物より成る絶縁膜と、絶縁膜上に形成された電極とを有している。第１の元素を含む酸化物より成る中間層が形成されているため、ゲート絶縁膜の材料としてＡｌ２Ｏ３等を用いた場合であっても、界面準位密度を低く抑えることができる。従って、フラットバンド電圧の大きなシフトを防止し得る半導体装置及びその製造方法を提供することができる。
【選択図】 図１
【解決手段】半導体基板上に形成された、ＩＩＩ族元素及びＶ族元素の一方である第１の元素を含む酸化物より成る中間層と、中間層上に形成された、ＩＩＩ族元素及びＶ族元素の他方である第２の元素の酸化物より成る絶縁膜と、絶縁膜上に形成された電極とを有している。第１の元素を含む酸化物より成る中間層が形成されているため、ゲート絶縁膜の材料としてＡｌ２Ｏ３等を用いた場合であっても、界面準位密度を低く抑えることができる。従って、フラットバンド電圧の大きなシフトを防止し得る半導体装置及びその製造方法を提供することができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特にＭＯＳ構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来より、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の絶縁膜としては、ＳｉＯ２膜が広く用いられてきた。そして、半導体装置の微細化に伴って、ＳｉＯ２膜の薄膜化が進められてきた。しかし、ＳｉＯ２膜の薄膜化は３ｎｍ程度が限界といわれている。このため、ＳｉＯ２より誘電率の高い材料を用いてゲート絶縁膜を構成することが検討されている。
【０００３】
従来の半導体プロセスとの整合性が良好であり、しかも、誘電率がＳｉＯ２より高い材料として、Ａｌ２Ｏ３が注目されている。
【０００４】
ゲート絶縁膜の材料としてＡｌ２Ｏ３が用いられた提案されている半導体装置について、図１３を用いて説明する。図１３は、提案されている半導体装置を示す断面図である。
【０００５】
図１３に示すように、シリコン基板１０６には、素子領域１０８を画定する素子分離領域１１０が形成されている。素子領域１０８内のシリコン基板１０６上には、Ａｌ２Ｏ３より成るゲート絶縁膜１１４が形成されている。ゲート絶縁膜１１４上には、ポリシリコンより成るゲート電極１１６が形成されている。ゲート電極１１６上には、キャップ膜１１８が形成されている。ゲート電極１１６の両側のシリコン基板１０６には、エクステンションソースドレインの浅い領域を構成する不純物拡散領域１２０ａが形成されている。ゲート電極１１６の側面には、サイドウォール絶縁膜１２２が形成されている。側面にサイドウォール絶縁膜１２２が形成されたゲート電極１１６の両側には、エクステンションソースドレインの深い領域を構成する不純物拡散領域１２０ｂが形成されている。不純物拡散領域１２０ａと不純物拡散領域１２０ｂとにより、エクステンションソースドレイン構造のソース／ドレイン拡散層１２０が構成されている。こうして、提案されている半導体装置が構成されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、ゲート絶縁膜１１４の材料としてＡｌ２Ｏ３を用いた場合には、フラットバンド電圧が大きくシフトしてしまう。図１４は、Ｃ−Ｖ特性を示すグラフである。横軸はゲートバイアスを示しており、縦軸は静電容量を示している。図１４から分かるように、ゲート絶縁膜の材料としてＡｌ２Ｏ３を用いた場合には、ゲート絶縁膜の材料としてＳｉＯ２を用いた場合と比較して、フラットバンド電圧が約０．４Ｖもシフトしまう。
【０００７】
しかも、フラットバンド電圧のシフトは、Ａｌ２Ｏ３膜の膜厚が薄くなるほど大きくなる傾向がある。図１５は、Ａｌ２Ｏ３膜の膜厚とフラットバンド電圧のシフトとの関係を示すグラフである。横軸は酸化膜換算膜厚を示しており、縦軸はフラットバンド電圧のシフトを示している。測定条件は、以下の通りである。即ち、基板としてｐ型のシリコン基板を用い、絶縁膜として窒素が添加されたＡｌ２Ｏ３膜を用い、電極としてポリシリコン膜を用いた。測定温度は、−２５℃とした。図１５から分かるように、Ａｌ２Ｏ３膜の膜厚が薄くなるほどフラットバンド電圧のシフトは大きくなる傾向がある。
【０００８】
フラットバンド電圧が大きくシフトしてしまうと、所望のしきい値電圧が得られなくなる。このため、ゲート絶縁膜の材料として、Ａｌ２Ｏ３等を用いた場合であっても、フラットバンド電圧のシフトを抑制し得る技術が待望されていた。
【０００９】
本発明の目的は、絶縁膜の材料としてＡｌ２Ｏ３等を用いる場合であっても、フラットバンド電圧のシフトを抑制し得る半導体装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的は、半導体基板上に形成された、ＩＩＩ族元素及びＶ族元素の一方である第１の元素を含む酸化物より成る中間層と、前記中間層上に形成された、ＩＩＩ族元素及びＶ族元素の他方である第２の元素の酸化物より成る絶縁膜と、前記絶縁膜上に形成された電極とを有することを特徴とする半導体装置により達成される。
【００１１】
また、上記目的は、半導体基板上に、ＩＩＩ族元素及びＶ族元素の一方である第１の元素を含む酸化物より成る中間層を形成する工程と、前記中間層上に、ＩＩＩ族元素及びＶ族元素の他方である第２の元素の酸化物より成る絶縁膜を形成する工程と、前記絶縁膜上に電極を形成する工程とを有することを特徴とする半導体装置の製造方法により達成される。
【００１２】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法を図１乃至図４を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。
【００１３】
（半導体装置）
まず、本実施形態による半導体装置について、図１を用いて説明する。
【００１４】
図１に示すように、シリコン基板６には、素子領域８を画定する素子分離領域１０が形成されている。
【００１５】
素子領域８におけるシリコン基板１０上には、例えば厚さ１ｎｍの中間層１２が形成されている。中間層１２は、少なくともＴａを含む酸化物より成るものである。具体的には、中間層１２として、ＡｌとＴａとＳｉとＯ（酸素）とを含む膜が用いられている。中間層１２の厚さは、例えば１ｎｍとなっている。
【００１６】
中間層１２上には、例えば膜厚４ｎｍのＡｌ２Ｏ３より成るゲート絶縁膜１４が形成されている。
【００１７】
ゲート絶縁膜１４上には、例えば厚さ１００〜２００ｎｍのポリシリコンより成るゲート電極１６が形成されている。
【００１８】
ゲート電極１６の両側のシリコン基板１０には、エクステンションソースドレインの浅い領域を構成する不純物拡散領域２０ａが形成されている。
【００１９】
ゲート電極１６の側面には、例えばＳｉＯ２より成るサイドウォール絶縁膜２２が形成されている。
【００２０】
側面にサイドウォール絶縁膜２２が形成されたゲート電極１６の両側のシリコン基板１０には、エクステンションソースドレインの深い領域を構成する不純物拡散領域２０ｂが形成されている。
【００２１】
不純物拡散領域２０ａと不純物拡散領域２０ｂとにより、エクステンションソースドレイン構造のソース／ドレイン拡散層２０が形成されている。
【００２２】
こうして本実施形態による半導体装置が構成されている。
【００２３】
本実施形態による半導体装置は、シリコン基板６とＡｌ２Ｏ３より成るゲート絶縁膜１４との間に、少なくともＴａを含む酸化物より成る中間層１４が形成されていることに主な特徴がある。
【００２４】
ゲート絶縁膜としてＡｌ２Ｏ３を用いた提案されている半導体装置では、基板はＩＶ族元素であるＳｉにより構成されている一方、ゲート絶縁膜にはＩＩＩ族元素であるＡｌが含まれているため、シリコン基板とゲート絶縁膜との界面にＡｌによる未結合手が生じ、界面準位密度が高くなってしまっていた。界面準位密度が高くなると、表面ポテンシャルに応じて、界面に電荷が蓄積される。しかし、最も重要なのは未結合手等によって生じた膜中の電荷であり、これがフラットバンド電圧の大きなシフトを招いてしまっていた。
【００２５】
これに対し、本実施形態では、シリコン基板６とＡｌ２Ｏ３より成るゲート絶縁膜１６との間に、少なくともＴａを含む酸化物より成る中間層が形成されている。ゲート絶縁膜１４に含まれているＡｌはＩＩＩ族元素であるのに対し、中間層１２に含まれているＴａはＶ族元素であるため、本実施形態によれば、Ａｌによる未結合手が生じるのを防止することができる。従って、本実施形態によれば、ゲート絶縁膜１４の材料としてＡｌ２Ｏ３を用いた場合であっても、固定電荷量を低く抑えることができ、フラットバンド電圧の大きなシフトを防止することができる。
【００２６】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図２乃至図４を用いて説明する。図２乃至図４は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００２７】
まず、図２（ａ）に示すように、例えば面方位（００１）のシリコン基板６を用意する。
【００２８】
次に、例えばＬＯＣＯＳ法又はＳＴＩ法により、シリコン基板６に、素子領域８を画定する素子分離領域１０を形成する。
【００２９】
次に、例えば０．５％のＨＦ水溶液を用いて、犠牲酸化膜を除去する。
【００３０】
次に、図２（ｂ）に示すように、全面に、例えばＭＯＣＶＤ法により、少なくともＴａを含む中間層１２を形成する。具体的には、中間層１２として、ＡｌとＴａとＳｉとＯとを含む膜を形成する。中間層１２の厚さは、例えば１ｎｍとする。中間層１２を形成する際には、減圧下にて、Ｔａの原料ガスとＡｌの原料ガスとＯ２ガスとを供給する。Ｔａの原料としては、例えば、Ｐｅｎｔ−Ｅｔｏｃｈｉｓｉ−Ｔａｎｔａｌａｔｅ（ＰＥＴ）を用いる。Ａｌの原料としては、例えば、Ｔｒｉ−Ｅｔｈｅｌｅ−Ａｌｕｍｉｎｕｍ（ＴＥＡ）を用いる。
【００３１】
次に、全面に、例えばＭＯＣＶＤにより、Ａｌ２Ｏ３より成るゲート絶縁膜１４を形成する。ゲート絶縁膜１４の膜厚は、例えば４ｎｍとする。Ａｌの原料としては、上記と同様に、例えば、Ｔｒｉ−Ｅｔｈｅｌｅ−Ａｌｕｍｉｎｕｍ（ＴＥＡ）を用いる。なお、中間層１２とゲート絶縁膜１４とは、連続した工程で形成すればよい。
【００３２】
次に、Ｎ２雰囲気中で、８００℃、１０秒の熱処理を行う。
【００３３】
次に、図２（ｃ）に示すように、全面に、例えばＣＶＤ法により、膜厚１００〜２００ｎｍのポリシリコン膜１６を形成する。ポリシリコン膜１６は、後工程においてパターニングされてゲート電極となるものである。ポリシリコン膜１６を形成する際の成膜条件は、例えば６５０℃とする。
【００３４】
次に、図３（ａ）に示すように、フォトリソグラフィ技術を用い、ポリシリコン膜１６をパターニングする。ポリシリコン膜１６をパターニングする際には、例えばドライエッチングを用いる。こうして、ポリシリコンより成るゲート電極１６が形成される。
【００３５】
次に、図３（ｂ）に示すように、ゲート電極１６をマスクとして、イオン注入法により、ゲート電極１６の両側のシリコン基板６に不純物を導入する。これにより、エクステンションソースドレインの浅い領域を構成する不純物拡散領域２０ａが形成される。
【００３６】
次に、全面に、例えば膜厚１３０ｎｍのシリコン窒化酸化膜を形成する。この後、シリコン窒化酸化膜を異方性エッチングする。これにより、ゲート電極の側面に、シリコン窒化酸化膜より成るサイドウォール絶縁膜２２が形成される（図４（ａ）参照）。
【００３７】
次に、側面にサイドウォール絶縁膜２２が形成されたゲート電極１６をマスクとして、イオン注入法により、シリコン基板６に不純物を導入する。これにより、エクステンションソースドレインの深い領域を構成する不純物拡散領域２０ｂが形成される。こうして、不純物拡散領域２０ａと不純物拡散領域２０ｂとにより構成されたエクステンションソースドレイン構造のソース／ドレイン拡散層２０が形成される。
【００３８】
こうして本実施形態による半導体装置が製造される。
【００３９】
（評価結果）
次に、本実施形態による半導体装置の評価結果について説明する。
【００４０】
まず、ＣＶ特性を測定することにより、フラットバンド電圧のシフトΔＶｆｂを求めた。この結果、フラットバンド電圧のシフトΔＶｆｂは、０．２Ｖと小さく抑えられており、良好であった。
【００４１】
また、コンダクタンス法により、界面準位密度を求めた。この結果、界面準位密度は、５×１０１０ｃｍ−２／ｅＶと低く抑えられており、良好であった。
【００４２】
これらのことから、本実施形態によれば、ゲート絶縁膜の材料としてＡｌ２Ｏ３を用いた場合であっても、界面準位密度が低く、フラットバンド電圧のシフトの小さい半導体装置を提供し得ることがわかる。
【００４３】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法を図５乃至図８を用いて説明する。図５は、本実施形態による半導体装置を示す断面図である。図１乃至図４に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００４４】
（半導体装置）
まず、本実施形態による半導体装置について図５を用いて説明する。
【００４５】
本実施形態による半導体装置は、シリコン基板６とゲート絶縁膜１４との間に中間層１２が形成されているのみならず、ゲート絶縁膜１４とゲート電極１６との間にも中間層１２ａ形成されていることに主な特徴がある。
【００４６】
図５に示すように、本実施形態では、ゲート絶縁膜１４とゲート電極１６との間にも、中間層１２ａが形成されている。中間層１２ａとしては、例えば中間層１２と同様のものを用いることができる。
【００４７】
ポリシリコンより成るゲート電極はＩＶ族元素であるＳｉにより構成されている一方、Ａｌ２Ｏ３より成るゲート絶縁膜にはＶ族元素であるＡｌが含まれているため、ゲート絶縁膜とゲート電極とが接している場合には、ゲート絶縁膜とゲート電極との界面にＡｌによる未結合手が生じ、固定電荷量が多くなる要因となる。
【００４８】
本実施形態によれば、シリコン基板６とゲート絶縁膜１４との間に中間層１２が形成されているのみならず、ゲート絶縁膜１４とゲート電極１６との間にも中間層１２ａが形成されているため、シリコン基板６とゲート絶縁膜１４との界面における固定電荷を低減し得るのみならず、ゲート絶縁膜１４とゲート電極１６との界面における固定電荷をも低減し得る。従って、本実施形態によれば、フラットバンド電圧のシフトをより抑制し得る半導体装置を提供することができる。
【００４９】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図６乃至図８を用いて説明する。
【００５０】
まず、ゲート絶縁膜１４を形成する工程までは、図２（ａ）及び図２（ｂ）を用いて上述した半導体装置の製造方法と同様であるので説明を省略する（図６（ａ）及び図６（ｂ）参照）。
【００５１】
次に、図６（ｂ）に示すように、全面に、ＭＯＣＶＤ法により、中間層１２ａを形成する。中間層１２ａの形成方法は、例えば、上述した中間層１２の形成方法と同様とする。
【００５２】
この後の図６（ｃ）乃至図８（ｂ）に示す半導体装置の製造方法は、図２（ｃ）乃至図４（ｂ）を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する。
【００５３】
こうして本実施形態による半導体装置が製造される。
【００５４】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法を図９乃至図１２を用いて説明する。図９は、本実施形態による半導体装置を示す断面図である。図１乃至図８に示す第１又は第２実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００５５】
（半導体装置）
まず、本実施形態による半導体装置について図９を用いて説明する。
【００５６】
本実施形態による半導体装置は、シリコン基板６とゲート絶縁膜１４との間には中間層１２が形成されておらず、ゲート絶縁膜１４とゲート絶縁膜１６との間にのみ中間層１２ａが形成されていることに主な特徴がある。
【００５７】
図９に示すように、本実施形態では、シリコン基板１０上に、ゲート絶縁膜１４が直接形成されている。
【００５８】
ゲート絶縁膜１４とゲート電極１６との間には、中間層１２ａが形成されている。
【００５９】
このように、シリコン基板８とゲート絶縁膜１４との界面に中間層１２を形成することなく、ゲート絶縁膜１４とゲート電極１６との間にのみ中間層１２ａを形成してもよい。
【００６０】
本実施形態による半導体装置では、シリコン基板６とゲート絶縁膜１４との間に中間層１２が形成されていないため、シリコン基板６とゲート絶縁膜１４との界面における固定電荷は低減し得ないが、ゲート絶縁膜１４とゲート電極１６との間には中間層１２ａが形成されているため、ゲート絶縁膜１４とゲート電極１６との界面における固定電荷については低減し得る。従って、本実施形態によっても、フラットバンド電圧のシフトを抑制することは可能である。
【００６１】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図１０乃至図１２を用いて説明する。
【００６２】
まず、犠牲酸化膜を除去する工程までは、図２（ａ）を用いて上述した半導体装置の製造方法と同様であるので説明を省略する。
【００６３】
次に、図１０（ｂ）に示すように、中間層１２を形成することなく、全面に、ゲート絶縁膜１４を形成する。ゲート絶縁膜１４の形成方法は、例えば上記と同様とする。
【００６４】
次に、全面に、中間層１２ａを形成する。中間層１２ａの形成方法は、例えば上記と同様とする。
【００６５】
この後の図１０（ｃ）乃至図１２（ｂ）に示す半導体装置の製造方法は、図２（ｃ）乃至図４（ｂ）を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する。
【００６６】
こうして本実施形態による半導体装置が製造される。
【００６７】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００６８】
例えば、上記実施形態では、中間層としてＡｌとＴａとＳｉとＯとを含む膜を用いる場合を例に説明したが、中間層はＡｌとＴａとＳｉとＯとを含む膜に限定されるものではなく、Ｖ族元素を含む酸化物より成る膜を広く用いることができる。例えば、中間層として、ＡｌとＶ（バナジウム）とＳｉとＯとを含む膜、ＡｌとＮｂとＳｉとＯとを含む膜、ＡｌとＵとＳｉとＯとを含む膜等を用いてもよい。Ｖ、Ｎｂ、ＵはいずれもＶ族元素であるため、ＩＩＩ族元素であるＡｌによる未結合手の生成を防止することが可能である。
【００６９】
また、上記実施形態では、中間層にＡｌが含まれていたが、中間層にＡｌが含まれていなくてもよい。
【００７０】
また、上記実施形態では、中間層に窒素が含まれていない場合を例に説明したが、中間層にＮを含ませてもよい。中間層に窒素を含ませることにより、ゲート電極中に導入されたＢ（ボロン）等のドーパント不純物がシリコン基板側に突き抜けてしまうのを防止することが可能となる。中間層に窒素を含ませる場合、中間層中における窒素の体積密度は例えば１％以下とすればよい。
【００７１】
また、上記実施形態では、Ａｌ２Ｏ３より成るゲート絶縁膜の膜厚を４ｎｍとしたが、ゲート絶縁膜の膜厚は４ｎｍに限定されるものではない。ただし、Ａｌ２Ｏ３より成るゲート絶縁膜の膜厚が５ｎｍより薄くなるとフラットバンド電圧のシフトが顕著になる傾向があるため、本発明は、Ａｌ２Ｏ３より成るゲート絶縁膜の膜厚が５ｎｍ以下の場合に特に有効である。
【００７２】
また、上記実施形態では、ゲート絶縁膜としてＡｌ２Ｏ３膜を用いる場合を例に説明したが、ゲート絶縁膜はＡｌ２Ｏ３膜に限定されるものではない。本発明の原理は、ゲート絶縁膜が、ＩＩＩ族元素を含む酸化物より成る膜である場合に広く適用することができる。例えば、ゲート絶縁膜が、Ｓｃ２Ｏ３膜、Ｙ２Ｏ３膜、Ｌａ２Ｏ３膜等であってもよい。ゲート絶縁膜に含まれるＳｃ、Ｙ、ＬａはいずれもＩＩＩ族元素である一方、中間層にＶ族元素が含まれているため、未結合手の発生を防止することができ、固定電荷を低減することができる。
【００７３】
また、上記実施形態では、ゲート絶縁膜としてＩＩＩ族元素を含む酸化物より成る膜を用いる場合を例に説明したが、ゲート絶縁膜としてＶ族元素を含む酸化物より成る膜を用いてもよい。ゲート絶縁膜としてＶ族元素を含む酸化物より成る膜を用いる場合には、中間層としてＩＩＩ族元素を含む酸化物より成る膜を用いればよい。例えば、ＩＩＩ族元素を含む酸化物より成る中間層としては、例えばＴｈを含む酸化物より成る膜等を用いることが可能である。
【００７４】
また、上記実施形態では、本発明の原理をＭＯＳ型トランジスタに適用する場合を例に説明したが、本発明の原理はＭＯＳ型トランジスタのみならず、他のあらゆる半導体装置に適用することが可能である。例えば、本発明の原理は、ＭＯＳダイオードの絶縁膜に適用することが可能である。即ち、ＭＯＳダイオードの絶縁膜として例えばＩＩＩ族元素を含む酸化物より成る膜を用い、絶縁膜と半導体基板との間や絶縁膜と電極との間に例えばＶ族元素を含む酸化物より成る中間層を形成すればよい。また、ＭＯＳダイオードの絶縁膜として、例えばＶ族元素を含む酸化物より成る膜を用い、絶縁膜と半導体基板との間や絶縁膜と電極との間に例えばＩＩＩ族元素を含む酸化物より成る中間層を形成してもよい。また、本発明の原理は、フローティングゲート型のトランジスタのトンネル絶縁膜にも適用することが可能である。即ち、トンネル絶縁膜として例えばＩＩＩ族元素を含む酸化物より成る膜を用い、トンネル絶縁膜と半導体基板との間やトンネル絶縁膜と電極との間に例えばＶ族元素を含む酸化物より成る中間層を形成すればよい。また、トンネル絶縁膜として、例えばＶ族元素を含む酸化物より成る膜を用い、トンネル絶縁膜と半導体基板との間やトンネル絶縁膜と電極との間に例えばＩＩＩ族元素を含む酸化物より成る膜を形成すればよい。
【００７５】
また、上記実施形態では、シリコン基板を用いる場合を例に説明したが、シリコン基板に限定されるものではなく、本発明の原理は、ＩＶ族元素より成る半導体基板を用いる場合に広く適用することが可能である。例えば、シリコンゲルマニウム基板等を用いる場合にも本発明の原理を適用することが可能である。
【００７６】
（付記１） 半導体基板上に形成された、ＩＩＩ族元素及びＶ族元素の一方である第１の元素を含む酸化物より成る中間層と、
前記中間層上に形成された、ＩＩＩ族元素及びＶ族元素の他方である第２の元素の酸化物より成る絶縁膜と、
前記絶縁膜上に形成された電極と
を有することを特徴とする半導体装置。
【００７７】
（付記２） 付記１記載の半導体装置において、
前記絶縁膜と前記電極との間に形成され、前記第１の元素を含む酸化物より成る他の中間層を更に有する
ことを特徴とする半導体装置。
【００７８】
（付記３） 付記１又は２記載の半導体装置において、
前記中間層及び／又は前記他の中間層は、前記第１の元素と前記第２の元素とを含む酸化物より成る
ことを特徴とする半導体装置。
【００７９】
（付記４） 付記１乃至３のいずれかに記載の半導体装置において、
前記絶縁膜の膜厚は、５ｎｍ以下である
ことを特徴とする半導体装置。
【００８０】
（付記５） 付記１乃至４のいずれかに記載の半導体装置において、
前記第２の元素は、Ａｌ、Ｓｃ、Ｙ又はＬａである
ことを特徴とする半導体装置。
【００８１】
（付記６） 付記５記載の半導体装置において、
前記絶縁膜は、Ａｌ２Ｏ３膜、Ｓｃ２Ｏ３膜、Ｙ２Ｏ３膜又はＬａ２Ｏ３膜である
ことを特徴とする半導体装置。
【００８２】
（付記７） 付記１乃至６のいずれかに記載の半導体装置において、
前記第１の元素は、Ｔａ、Ｖ、Ｎｂ、Ｔｈ又はＵである
ことを特徴とする半導体装置。
【００８３】
（付記８） 付記１乃至７のいずれかに記載の半導体装置において、
前記中間層及び／又は前記他の中間層は、更に窒素を含む
ことを特徴とする半導体装置。
【００８４】
（付記９） 半導体基板上に形成された、ＩＩＩ族元素及びＶ族元素の一方である元素の酸化物より成る絶縁膜と、
前記絶縁膜上に形成された、ＩＩＩ族元素及びＶ族元素の他方である元素を含む酸化物より成る中間層と、
前記中間層上に形成された電極と
を有することを特徴とする半導体装置。
【００８５】
（付記１０） 半導体基板上に、ＩＩＩ族元素及びＶ族元素の一方である第１の元素を含む酸化物より成る中間層を形成する工程と、
前記中間層上に、ＩＩＩ族元素及びＶ族元素の他方である第２の元素の酸化物より成る絶縁膜を形成する工程と、
前記絶縁膜上に電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【００８６】
（付記１１） 付記１０記載の半導体装置の製造方法において、
前記中間層を形成する工程では、前記第１の元素を含む第１の原料と前記第２の元素を含む第２の原料とを用いて、前記第１の元素と前記第２の元素とを含む酸化物より成る前記中間層を形成し、
前記絶縁膜を形成する工程では、前記第２の原料を用いて前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【００８７】
（付記１２） 付記１０又は１１記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程の後、前記電極を形成する工程の前に、前記第１の原料と前記第２の原料とを用いて、前記第１の元素と前記第２の元素とを含む酸化物より成る他の中間層を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【００８８】
【発明の効果】
以上の通り、本発明によれば、半導体基板とＩＩＩ族元素及びＶ族元素の一方である元素の酸化物より成るゲート絶縁膜との間に、ＩＩＩ族元素及びＶ族元素の他方である元素を含む酸化物より成る中間層が形成されているため、ゲート絶縁膜の材料としてＡｌ２Ｏ３等を用いた場合であっても、固定電荷を低減することができる。従って、本発明によれば、フラットバンド電圧の大きなシフトを防止し得る半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置を示す断面図である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５】本発明の第２実施形態による半導体装置を示す断面図である。
【図６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図７】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図９】本発明の第３実施形態による半導体装置を示す断面図である。
【図１０】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１１】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１２】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１３】提案されている半導体装置を示す断面図である。
【図１４】Ｃ−Ｖ特性を示すグラフである。
【図１５】Ａｌ２Ｏ３膜の膜厚とフラットバンド電圧のシフトとの関係を示すグラフである。
【符号の説明】
６…シリコン基板
８…素子領域
１０…素子分離領域
１２、１２ａ…中間層
１４…ゲート絶縁膜
１６…ゲート電極
２０…ソース／ドレイン拡散層
２０ａ、２０ｂ…不純物拡散領域
２２…サイドウォール絶縁膜
１０６…シリコン基板
１０８…素子領域
１１０…素子分離領域
１１４…ゲート絶縁膜
１１６…ゲート電極
１１８…キャップ膜
１２０…ソース／ドレイン拡散層
１２０ａ、１２０ｂ…不純物拡散領域
１２２…サイドウォール絶縁膜
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特にＭＯＳ構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来より、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の絶縁膜としては、ＳｉＯ２膜が広く用いられてきた。そして、半導体装置の微細化に伴って、ＳｉＯ２膜の薄膜化が進められてきた。しかし、ＳｉＯ２膜の薄膜化は３ｎｍ程度が限界といわれている。このため、ＳｉＯ２より誘電率の高い材料を用いてゲート絶縁膜を構成することが検討されている。
【０００３】
従来の半導体プロセスとの整合性が良好であり、しかも、誘電率がＳｉＯ２より高い材料として、Ａｌ２Ｏ３が注目されている。
【０００４】
ゲート絶縁膜の材料としてＡｌ２Ｏ３が用いられた提案されている半導体装置について、図１３を用いて説明する。図１３は、提案されている半導体装置を示す断面図である。
【０００５】
図１３に示すように、シリコン基板１０６には、素子領域１０８を画定する素子分離領域１１０が形成されている。素子領域１０８内のシリコン基板１０６上には、Ａｌ２Ｏ３より成るゲート絶縁膜１１４が形成されている。ゲート絶縁膜１１４上には、ポリシリコンより成るゲート電極１１６が形成されている。ゲート電極１１６上には、キャップ膜１１８が形成されている。ゲート電極１１６の両側のシリコン基板１０６には、エクステンションソースドレインの浅い領域を構成する不純物拡散領域１２０ａが形成されている。ゲート電極１１６の側面には、サイドウォール絶縁膜１２２が形成されている。側面にサイドウォール絶縁膜１２２が形成されたゲート電極１１６の両側には、エクステンションソースドレインの深い領域を構成する不純物拡散領域１２０ｂが形成されている。不純物拡散領域１２０ａと不純物拡散領域１２０ｂとにより、エクステンションソースドレイン構造のソース／ドレイン拡散層１２０が構成されている。こうして、提案されている半導体装置が構成されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、ゲート絶縁膜１１４の材料としてＡｌ２Ｏ３を用いた場合には、フラットバンド電圧が大きくシフトしてしまう。図１４は、Ｃ−Ｖ特性を示すグラフである。横軸はゲートバイアスを示しており、縦軸は静電容量を示している。図１４から分かるように、ゲート絶縁膜の材料としてＡｌ２Ｏ３を用いた場合には、ゲート絶縁膜の材料としてＳｉＯ２を用いた場合と比較して、フラットバンド電圧が約０．４Ｖもシフトしまう。
【０００７】
しかも、フラットバンド電圧のシフトは、Ａｌ２Ｏ３膜の膜厚が薄くなるほど大きくなる傾向がある。図１５は、Ａｌ２Ｏ３膜の膜厚とフラットバンド電圧のシフトとの関係を示すグラフである。横軸は酸化膜換算膜厚を示しており、縦軸はフラットバンド電圧のシフトを示している。測定条件は、以下の通りである。即ち、基板としてｐ型のシリコン基板を用い、絶縁膜として窒素が添加されたＡｌ２Ｏ３膜を用い、電極としてポリシリコン膜を用いた。測定温度は、−２５℃とした。図１５から分かるように、Ａｌ２Ｏ３膜の膜厚が薄くなるほどフラットバンド電圧のシフトは大きくなる傾向がある。
【０００８】
フラットバンド電圧が大きくシフトしてしまうと、所望のしきい値電圧が得られなくなる。このため、ゲート絶縁膜の材料として、Ａｌ２Ｏ３等を用いた場合であっても、フラットバンド電圧のシフトを抑制し得る技術が待望されていた。
【０００９】
本発明の目的は、絶縁膜の材料としてＡｌ２Ｏ３等を用いる場合であっても、フラットバンド電圧のシフトを抑制し得る半導体装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的は、半導体基板上に形成された、ＩＩＩ族元素及びＶ族元素の一方である第１の元素を含む酸化物より成る中間層と、前記中間層上に形成された、ＩＩＩ族元素及びＶ族元素の他方である第２の元素の酸化物より成る絶縁膜と、前記絶縁膜上に形成された電極とを有することを特徴とする半導体装置により達成される。
【００１１】
また、上記目的は、半導体基板上に、ＩＩＩ族元素及びＶ族元素の一方である第１の元素を含む酸化物より成る中間層を形成する工程と、前記中間層上に、ＩＩＩ族元素及びＶ族元素の他方である第２の元素の酸化物より成る絶縁膜を形成する工程と、前記絶縁膜上に電極を形成する工程とを有することを特徴とする半導体装置の製造方法により達成される。
【００１２】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法を図１乃至図４を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。
【００１３】
（半導体装置）
まず、本実施形態による半導体装置について、図１を用いて説明する。
【００１４】
図１に示すように、シリコン基板６には、素子領域８を画定する素子分離領域１０が形成されている。
【００１５】
素子領域８におけるシリコン基板１０上には、例えば厚さ１ｎｍの中間層１２が形成されている。中間層１２は、少なくともＴａを含む酸化物より成るものである。具体的には、中間層１２として、ＡｌとＴａとＳｉとＯ（酸素）とを含む膜が用いられている。中間層１２の厚さは、例えば１ｎｍとなっている。
【００１６】
中間層１２上には、例えば膜厚４ｎｍのＡｌ２Ｏ３より成るゲート絶縁膜１４が形成されている。
【００１７】
ゲート絶縁膜１４上には、例えば厚さ１００〜２００ｎｍのポリシリコンより成るゲート電極１６が形成されている。
【００１８】
ゲート電極１６の両側のシリコン基板１０には、エクステンションソースドレインの浅い領域を構成する不純物拡散領域２０ａが形成されている。
【００１９】
ゲート電極１６の側面には、例えばＳｉＯ２より成るサイドウォール絶縁膜２２が形成されている。
【００２０】
側面にサイドウォール絶縁膜２２が形成されたゲート電極１６の両側のシリコン基板１０には、エクステンションソースドレインの深い領域を構成する不純物拡散領域２０ｂが形成されている。
【００２１】
不純物拡散領域２０ａと不純物拡散領域２０ｂとにより、エクステンションソースドレイン構造のソース／ドレイン拡散層２０が形成されている。
【００２２】
こうして本実施形態による半導体装置が構成されている。
【００２３】
本実施形態による半導体装置は、シリコン基板６とＡｌ２Ｏ３より成るゲート絶縁膜１４との間に、少なくともＴａを含む酸化物より成る中間層１４が形成されていることに主な特徴がある。
【００２４】
ゲート絶縁膜としてＡｌ２Ｏ３を用いた提案されている半導体装置では、基板はＩＶ族元素であるＳｉにより構成されている一方、ゲート絶縁膜にはＩＩＩ族元素であるＡｌが含まれているため、シリコン基板とゲート絶縁膜との界面にＡｌによる未結合手が生じ、界面準位密度が高くなってしまっていた。界面準位密度が高くなると、表面ポテンシャルに応じて、界面に電荷が蓄積される。しかし、最も重要なのは未結合手等によって生じた膜中の電荷であり、これがフラットバンド電圧の大きなシフトを招いてしまっていた。
【００２５】
これに対し、本実施形態では、シリコン基板６とＡｌ２Ｏ３より成るゲート絶縁膜１６との間に、少なくともＴａを含む酸化物より成る中間層が形成されている。ゲート絶縁膜１４に含まれているＡｌはＩＩＩ族元素であるのに対し、中間層１２に含まれているＴａはＶ族元素であるため、本実施形態によれば、Ａｌによる未結合手が生じるのを防止することができる。従って、本実施形態によれば、ゲート絶縁膜１４の材料としてＡｌ２Ｏ３を用いた場合であっても、固定電荷量を低く抑えることができ、フラットバンド電圧の大きなシフトを防止することができる。
【００２６】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図２乃至図４を用いて説明する。図２乃至図４は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００２７】
まず、図２（ａ）に示すように、例えば面方位（００１）のシリコン基板６を用意する。
【００２８】
次に、例えばＬＯＣＯＳ法又はＳＴＩ法により、シリコン基板６に、素子領域８を画定する素子分離領域１０を形成する。
【００２９】
次に、例えば０．５％のＨＦ水溶液を用いて、犠牲酸化膜を除去する。
【００３０】
次に、図２（ｂ）に示すように、全面に、例えばＭＯＣＶＤ法により、少なくともＴａを含む中間層１２を形成する。具体的には、中間層１２として、ＡｌとＴａとＳｉとＯとを含む膜を形成する。中間層１２の厚さは、例えば１ｎｍとする。中間層１２を形成する際には、減圧下にて、Ｔａの原料ガスとＡｌの原料ガスとＯ２ガスとを供給する。Ｔａの原料としては、例えば、Ｐｅｎｔ−Ｅｔｏｃｈｉｓｉ−Ｔａｎｔａｌａｔｅ（ＰＥＴ）を用いる。Ａｌの原料としては、例えば、Ｔｒｉ−Ｅｔｈｅｌｅ−Ａｌｕｍｉｎｕｍ（ＴＥＡ）を用いる。
【００３１】
次に、全面に、例えばＭＯＣＶＤにより、Ａｌ２Ｏ３より成るゲート絶縁膜１４を形成する。ゲート絶縁膜１４の膜厚は、例えば４ｎｍとする。Ａｌの原料としては、上記と同様に、例えば、Ｔｒｉ−Ｅｔｈｅｌｅ−Ａｌｕｍｉｎｕｍ（ＴＥＡ）を用いる。なお、中間層１２とゲート絶縁膜１４とは、連続した工程で形成すればよい。
【００３２】
次に、Ｎ２雰囲気中で、８００℃、１０秒の熱処理を行う。
【００３３】
次に、図２（ｃ）に示すように、全面に、例えばＣＶＤ法により、膜厚１００〜２００ｎｍのポリシリコン膜１６を形成する。ポリシリコン膜１６は、後工程においてパターニングされてゲート電極となるものである。ポリシリコン膜１６を形成する際の成膜条件は、例えば６５０℃とする。
【００３４】
次に、図３（ａ）に示すように、フォトリソグラフィ技術を用い、ポリシリコン膜１６をパターニングする。ポリシリコン膜１６をパターニングする際には、例えばドライエッチングを用いる。こうして、ポリシリコンより成るゲート電極１６が形成される。
【００３５】
次に、図３（ｂ）に示すように、ゲート電極１６をマスクとして、イオン注入法により、ゲート電極１６の両側のシリコン基板６に不純物を導入する。これにより、エクステンションソースドレインの浅い領域を構成する不純物拡散領域２０ａが形成される。
【００３６】
次に、全面に、例えば膜厚１３０ｎｍのシリコン窒化酸化膜を形成する。この後、シリコン窒化酸化膜を異方性エッチングする。これにより、ゲート電極の側面に、シリコン窒化酸化膜より成るサイドウォール絶縁膜２２が形成される（図４（ａ）参照）。
【００３７】
次に、側面にサイドウォール絶縁膜２２が形成されたゲート電極１６をマスクとして、イオン注入法により、シリコン基板６に不純物を導入する。これにより、エクステンションソースドレインの深い領域を構成する不純物拡散領域２０ｂが形成される。こうして、不純物拡散領域２０ａと不純物拡散領域２０ｂとにより構成されたエクステンションソースドレイン構造のソース／ドレイン拡散層２０が形成される。
【００３８】
こうして本実施形態による半導体装置が製造される。
【００３９】
（評価結果）
次に、本実施形態による半導体装置の評価結果について説明する。
【００４０】
まず、ＣＶ特性を測定することにより、フラットバンド電圧のシフトΔＶｆｂを求めた。この結果、フラットバンド電圧のシフトΔＶｆｂは、０．２Ｖと小さく抑えられており、良好であった。
【００４１】
また、コンダクタンス法により、界面準位密度を求めた。この結果、界面準位密度は、５×１０１０ｃｍ−２／ｅＶと低く抑えられており、良好であった。
【００４２】
これらのことから、本実施形態によれば、ゲート絶縁膜の材料としてＡｌ２Ｏ３を用いた場合であっても、界面準位密度が低く、フラットバンド電圧のシフトの小さい半導体装置を提供し得ることがわかる。
【００４３】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法を図５乃至図８を用いて説明する。図５は、本実施形態による半導体装置を示す断面図である。図１乃至図４に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００４４】
（半導体装置）
まず、本実施形態による半導体装置について図５を用いて説明する。
【００４５】
本実施形態による半導体装置は、シリコン基板６とゲート絶縁膜１４との間に中間層１２が形成されているのみならず、ゲート絶縁膜１４とゲート電極１６との間にも中間層１２ａ形成されていることに主な特徴がある。
【００４６】
図５に示すように、本実施形態では、ゲート絶縁膜１４とゲート電極１６との間にも、中間層１２ａが形成されている。中間層１２ａとしては、例えば中間層１２と同様のものを用いることができる。
【００４７】
ポリシリコンより成るゲート電極はＩＶ族元素であるＳｉにより構成されている一方、Ａｌ２Ｏ３より成るゲート絶縁膜にはＶ族元素であるＡｌが含まれているため、ゲート絶縁膜とゲート電極とが接している場合には、ゲート絶縁膜とゲート電極との界面にＡｌによる未結合手が生じ、固定電荷量が多くなる要因となる。
【００４８】
本実施形態によれば、シリコン基板６とゲート絶縁膜１４との間に中間層１２が形成されているのみならず、ゲート絶縁膜１４とゲート電極１６との間にも中間層１２ａが形成されているため、シリコン基板６とゲート絶縁膜１４との界面における固定電荷を低減し得るのみならず、ゲート絶縁膜１４とゲート電極１６との界面における固定電荷をも低減し得る。従って、本実施形態によれば、フラットバンド電圧のシフトをより抑制し得る半導体装置を提供することができる。
【００４９】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図６乃至図８を用いて説明する。
【００５０】
まず、ゲート絶縁膜１４を形成する工程までは、図２（ａ）及び図２（ｂ）を用いて上述した半導体装置の製造方法と同様であるので説明を省略する（図６（ａ）及び図６（ｂ）参照）。
【００５１】
次に、図６（ｂ）に示すように、全面に、ＭＯＣＶＤ法により、中間層１２ａを形成する。中間層１２ａの形成方法は、例えば、上述した中間層１２の形成方法と同様とする。
【００５２】
この後の図６（ｃ）乃至図８（ｂ）に示す半導体装置の製造方法は、図２（ｃ）乃至図４（ｂ）を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する。
【００５３】
こうして本実施形態による半導体装置が製造される。
【００５４】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法を図９乃至図１２を用いて説明する。図９は、本実施形態による半導体装置を示す断面図である。図１乃至図８に示す第１又は第２実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００５５】
（半導体装置）
まず、本実施形態による半導体装置について図９を用いて説明する。
【００５６】
本実施形態による半導体装置は、シリコン基板６とゲート絶縁膜１４との間には中間層１２が形成されておらず、ゲート絶縁膜１４とゲート絶縁膜１６との間にのみ中間層１２ａが形成されていることに主な特徴がある。
【００５７】
図９に示すように、本実施形態では、シリコン基板１０上に、ゲート絶縁膜１４が直接形成されている。
【００５８】
ゲート絶縁膜１４とゲート電極１６との間には、中間層１２ａが形成されている。
【００５９】
このように、シリコン基板８とゲート絶縁膜１４との界面に中間層１２を形成することなく、ゲート絶縁膜１４とゲート電極１６との間にのみ中間層１２ａを形成してもよい。
【００６０】
本実施形態による半導体装置では、シリコン基板６とゲート絶縁膜１４との間に中間層１２が形成されていないため、シリコン基板６とゲート絶縁膜１４との界面における固定電荷は低減し得ないが、ゲート絶縁膜１４とゲート電極１６との間には中間層１２ａが形成されているため、ゲート絶縁膜１４とゲート電極１６との界面における固定電荷については低減し得る。従って、本実施形態によっても、フラットバンド電圧のシフトを抑制することは可能である。
【００６１】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図１０乃至図１２を用いて説明する。
【００６２】
まず、犠牲酸化膜を除去する工程までは、図２（ａ）を用いて上述した半導体装置の製造方法と同様であるので説明を省略する。
【００６３】
次に、図１０（ｂ）に示すように、中間層１２を形成することなく、全面に、ゲート絶縁膜１４を形成する。ゲート絶縁膜１４の形成方法は、例えば上記と同様とする。
【００６４】
次に、全面に、中間層１２ａを形成する。中間層１２ａの形成方法は、例えば上記と同様とする。
【００６５】
この後の図１０（ｃ）乃至図１２（ｂ）に示す半導体装置の製造方法は、図２（ｃ）乃至図４（ｂ）を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する。
【００６６】
こうして本実施形態による半導体装置が製造される。
【００６７】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００６８】
例えば、上記実施形態では、中間層としてＡｌとＴａとＳｉとＯとを含む膜を用いる場合を例に説明したが、中間層はＡｌとＴａとＳｉとＯとを含む膜に限定されるものではなく、Ｖ族元素を含む酸化物より成る膜を広く用いることができる。例えば、中間層として、ＡｌとＶ（バナジウム）とＳｉとＯとを含む膜、ＡｌとＮｂとＳｉとＯとを含む膜、ＡｌとＵとＳｉとＯとを含む膜等を用いてもよい。Ｖ、Ｎｂ、ＵはいずれもＶ族元素であるため、ＩＩＩ族元素であるＡｌによる未結合手の生成を防止することが可能である。
【００６９】
また、上記実施形態では、中間層にＡｌが含まれていたが、中間層にＡｌが含まれていなくてもよい。
【００７０】
また、上記実施形態では、中間層に窒素が含まれていない場合を例に説明したが、中間層にＮを含ませてもよい。中間層に窒素を含ませることにより、ゲート電極中に導入されたＢ（ボロン）等のドーパント不純物がシリコン基板側に突き抜けてしまうのを防止することが可能となる。中間層に窒素を含ませる場合、中間層中における窒素の体積密度は例えば１％以下とすればよい。
【００７１】
また、上記実施形態では、Ａｌ２Ｏ３より成るゲート絶縁膜の膜厚を４ｎｍとしたが、ゲート絶縁膜の膜厚は４ｎｍに限定されるものではない。ただし、Ａｌ２Ｏ３より成るゲート絶縁膜の膜厚が５ｎｍより薄くなるとフラットバンド電圧のシフトが顕著になる傾向があるため、本発明は、Ａｌ２Ｏ３より成るゲート絶縁膜の膜厚が５ｎｍ以下の場合に特に有効である。
【００７２】
また、上記実施形態では、ゲート絶縁膜としてＡｌ２Ｏ３膜を用いる場合を例に説明したが、ゲート絶縁膜はＡｌ２Ｏ３膜に限定されるものではない。本発明の原理は、ゲート絶縁膜が、ＩＩＩ族元素を含む酸化物より成る膜である場合に広く適用することができる。例えば、ゲート絶縁膜が、Ｓｃ２Ｏ３膜、Ｙ２Ｏ３膜、Ｌａ２Ｏ３膜等であってもよい。ゲート絶縁膜に含まれるＳｃ、Ｙ、ＬａはいずれもＩＩＩ族元素である一方、中間層にＶ族元素が含まれているため、未結合手の発生を防止することができ、固定電荷を低減することができる。
【００７３】
また、上記実施形態では、ゲート絶縁膜としてＩＩＩ族元素を含む酸化物より成る膜を用いる場合を例に説明したが、ゲート絶縁膜としてＶ族元素を含む酸化物より成る膜を用いてもよい。ゲート絶縁膜としてＶ族元素を含む酸化物より成る膜を用いる場合には、中間層としてＩＩＩ族元素を含む酸化物より成る膜を用いればよい。例えば、ＩＩＩ族元素を含む酸化物より成る中間層としては、例えばＴｈを含む酸化物より成る膜等を用いることが可能である。
【００７４】
また、上記実施形態では、本発明の原理をＭＯＳ型トランジスタに適用する場合を例に説明したが、本発明の原理はＭＯＳ型トランジスタのみならず、他のあらゆる半導体装置に適用することが可能である。例えば、本発明の原理は、ＭＯＳダイオードの絶縁膜に適用することが可能である。即ち、ＭＯＳダイオードの絶縁膜として例えばＩＩＩ族元素を含む酸化物より成る膜を用い、絶縁膜と半導体基板との間や絶縁膜と電極との間に例えばＶ族元素を含む酸化物より成る中間層を形成すればよい。また、ＭＯＳダイオードの絶縁膜として、例えばＶ族元素を含む酸化物より成る膜を用い、絶縁膜と半導体基板との間や絶縁膜と電極との間に例えばＩＩＩ族元素を含む酸化物より成る中間層を形成してもよい。また、本発明の原理は、フローティングゲート型のトランジスタのトンネル絶縁膜にも適用することが可能である。即ち、トンネル絶縁膜として例えばＩＩＩ族元素を含む酸化物より成る膜を用い、トンネル絶縁膜と半導体基板との間やトンネル絶縁膜と電極との間に例えばＶ族元素を含む酸化物より成る中間層を形成すればよい。また、トンネル絶縁膜として、例えばＶ族元素を含む酸化物より成る膜を用い、トンネル絶縁膜と半導体基板との間やトンネル絶縁膜と電極との間に例えばＩＩＩ族元素を含む酸化物より成る膜を形成すればよい。
【００７５】
また、上記実施形態では、シリコン基板を用いる場合を例に説明したが、シリコン基板に限定されるものではなく、本発明の原理は、ＩＶ族元素より成る半導体基板を用いる場合に広く適用することが可能である。例えば、シリコンゲルマニウム基板等を用いる場合にも本発明の原理を適用することが可能である。
【００７６】
（付記１） 半導体基板上に形成された、ＩＩＩ族元素及びＶ族元素の一方である第１の元素を含む酸化物より成る中間層と、
前記中間層上に形成された、ＩＩＩ族元素及びＶ族元素の他方である第２の元素の酸化物より成る絶縁膜と、
前記絶縁膜上に形成された電極と
を有することを特徴とする半導体装置。
【００７７】
（付記２） 付記１記載の半導体装置において、
前記絶縁膜と前記電極との間に形成され、前記第１の元素を含む酸化物より成る他の中間層を更に有する
ことを特徴とする半導体装置。
【００７８】
（付記３） 付記１又は２記載の半導体装置において、
前記中間層及び／又は前記他の中間層は、前記第１の元素と前記第２の元素とを含む酸化物より成る
ことを特徴とする半導体装置。
【００７９】
（付記４） 付記１乃至３のいずれかに記載の半導体装置において、
前記絶縁膜の膜厚は、５ｎｍ以下である
ことを特徴とする半導体装置。
【００８０】
（付記５） 付記１乃至４のいずれかに記載の半導体装置において、
前記第２の元素は、Ａｌ、Ｓｃ、Ｙ又はＬａである
ことを特徴とする半導体装置。
【００８１】
（付記６） 付記５記載の半導体装置において、
前記絶縁膜は、Ａｌ２Ｏ３膜、Ｓｃ２Ｏ３膜、Ｙ２Ｏ３膜又はＬａ２Ｏ３膜である
ことを特徴とする半導体装置。
【００８２】
（付記７） 付記１乃至６のいずれかに記載の半導体装置において、
前記第１の元素は、Ｔａ、Ｖ、Ｎｂ、Ｔｈ又はＵである
ことを特徴とする半導体装置。
【００８３】
（付記８） 付記１乃至７のいずれかに記載の半導体装置において、
前記中間層及び／又は前記他の中間層は、更に窒素を含む
ことを特徴とする半導体装置。
【００８４】
（付記９） 半導体基板上に形成された、ＩＩＩ族元素及びＶ族元素の一方である元素の酸化物より成る絶縁膜と、
前記絶縁膜上に形成された、ＩＩＩ族元素及びＶ族元素の他方である元素を含む酸化物より成る中間層と、
前記中間層上に形成された電極と
を有することを特徴とする半導体装置。
【００８５】
（付記１０） 半導体基板上に、ＩＩＩ族元素及びＶ族元素の一方である第１の元素を含む酸化物より成る中間層を形成する工程と、
前記中間層上に、ＩＩＩ族元素及びＶ族元素の他方である第２の元素の酸化物より成る絶縁膜を形成する工程と、
前記絶縁膜上に電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【００８６】
（付記１１） 付記１０記載の半導体装置の製造方法において、
前記中間層を形成する工程では、前記第１の元素を含む第１の原料と前記第２の元素を含む第２の原料とを用いて、前記第１の元素と前記第２の元素とを含む酸化物より成る前記中間層を形成し、
前記絶縁膜を形成する工程では、前記第２の原料を用いて前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【００８７】
（付記１２） 付記１０又は１１記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程の後、前記電極を形成する工程の前に、前記第１の原料と前記第２の原料とを用いて、前記第１の元素と前記第２の元素とを含む酸化物より成る他の中間層を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【００８８】
【発明の効果】
以上の通り、本発明によれば、半導体基板とＩＩＩ族元素及びＶ族元素の一方である元素の酸化物より成るゲート絶縁膜との間に、ＩＩＩ族元素及びＶ族元素の他方である元素を含む酸化物より成る中間層が形成されているため、ゲート絶縁膜の材料としてＡｌ２Ｏ３等を用いた場合であっても、固定電荷を低減することができる。従って、本発明によれば、フラットバンド電圧の大きなシフトを防止し得る半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置を示す断面図である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５】本発明の第２実施形態による半導体装置を示す断面図である。
【図６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図７】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図９】本発明の第３実施形態による半導体装置を示す断面図である。
【図１０】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１１】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１２】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１３】提案されている半導体装置を示す断面図である。
【図１４】Ｃ−Ｖ特性を示すグラフである。
【図１５】Ａｌ２Ｏ３膜の膜厚とフラットバンド電圧のシフトとの関係を示すグラフである。
【符号の説明】
６…シリコン基板
８…素子領域
１０…素子分離領域
１２、１２ａ…中間層
１４…ゲート絶縁膜
１６…ゲート電極
２０…ソース／ドレイン拡散層
２０ａ、２０ｂ…不純物拡散領域
２２…サイドウォール絶縁膜
１０６…シリコン基板
１０８…素子領域
１１０…素子分離領域
１１４…ゲート絶縁膜
１１６…ゲート電極
１１８…キャップ膜
１２０…ソース／ドレイン拡散層
１２０ａ、１２０ｂ…不純物拡散領域
１２２…サイドウォール絶縁膜
Claims (10)
- 半導体基板上に形成された、ＩＩＩ族元素及びＶ族元素の一方である第１の元素を含む酸化物より成る中間層と、
前記中間層上に形成された、ＩＩＩ族元素及びＶ族元素の他方である第２の元素の酸化物より成る絶縁膜と、
前記絶縁膜上に形成された電極と
を有することを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記絶縁膜と前記電極との間に形成され、前記第１の元素を含む酸化物より成る他の中間層を更に有する
ことを特徴とする半導体装置。 - 請求項１又は２記載の半導体装置において、
前記中間層及び／又は前記他の中間層は、前記第１の元素と前記第２の元素とを含む酸化物より成る
ことを特徴とする半導体装置。 - 請求項１乃至３のいずれか１項に記載の半導体装置において、
前記絶縁膜の膜厚は、５ｎｍ以下である
ことを特徴とする半導体装置。 - 請求項１乃至４のいずれか１項に記載の半導体装置において、
前記第２の元素は、Ａｌ、Ｓｃ、Ｙ又はＬａである
ことを特徴とする半導体装置。 - 請求項５記載の半導体装置において、
前記絶縁膜は、Ａｌ２Ｏ３膜、Ｓｃ２Ｏ３膜、Ｙ２Ｏ３膜又はＬａ２Ｏ３膜である
ことを特徴とする半導体装置。 - 請求項１乃至６のいずれか１項に記載の半導体装置において、
前記第１の元素は、Ｔａ、Ｖ、Ｎｂ、Ｔｈ又はＵである
ことを特徴とする半導体装置。 - 半導体基板上に、ＩＩＩ族元素及びＶ族元素の一方である第１の元素を含む酸化物より成る中間層を形成する工程と、
前記中間層上に、ＩＩＩ族元素及びＶ族元素の他方である第２の元素の酸化物より成る絶縁膜を形成する工程と、
前記絶縁膜上に電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項８記載の半導体装置の製造方法において、
前記中間層を形成する工程では、前記第１の元素を含む第１の原料と前記第２の元素を含む第２の原料とを用いて、前記第１の元素と前記第２の元素とを含む酸化物より成る前記中間層を形成し、
前記絶縁膜を形成する工程では、前記第２の原料を用いて前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。 - 請求項８又は９記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程の後、前記電極を形成する工程の前に、前記第１の原料と前記第２の原料とを用いて、前記第１の元素と前記第２の元素とを含む酸化物より成る他の中間層を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002198993A JP2004047503A (ja) | 2002-07-08 | 2002-07-08 | 半導体装置及びその製造方法 |
| US10/614,227 US6949805B2 (en) | 2002-07-08 | 2003-07-08 | Semiconductor device having low interface state density and method for fabricating the same |
| US11/208,548 US20050280006A1 (en) | 2002-07-08 | 2005-08-23 | Semiconductor device having low interface state density and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002198993A JP2004047503A (ja) | 2002-07-08 | 2002-07-08 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004047503A true JP2004047503A (ja) | 2004-02-12 |
Family
ID=29997115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002198993A Pending JP2004047503A (ja) | 2002-07-08 | 2002-07-08 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6949805B2 (ja) |
| JP (1) | JP2004047503A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008521215A (ja) * | 2004-11-15 | 2008-06-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体構造およびそれを形成する方法（金属酸化物の付着を介して形成されたしきい電圧制御層を含む窒素含有電界効果トランジスタ・ゲート・スタック） |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7507629B2 (en) * | 2004-09-10 | 2009-03-24 | Gerald Lucovsky | Semiconductor devices having an interfacial dielectric layer and related methods |
| US20080241575A1 (en) * | 2007-03-28 | 2008-10-02 | Lavoie Adrein R | Selective aluminum doping of copper interconnects and structures formed thereby |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4602192A (en) * | 1983-03-31 | 1986-07-22 | Matsushita Electric Industrial Co., Ltd. | Thin film integrated device |
| US6020243A (en) * | 1997-07-24 | 2000-02-01 | Texas Instruments Incorporated | Zirconium and/or hafnium silicon-oxynitride gate dielectric |
| US6060406A (en) * | 1998-05-28 | 2000-05-09 | Lucent Technologies Inc. | MOS transistors with improved gate dielectrics |
| US6200891B1 (en) * | 1998-08-13 | 2001-03-13 | International Business Machines Corporation | Removal of dielectric oxides |
| US6060755A (en) * | 1999-07-19 | 2000-05-09 | Sharp Laboratories Of America, Inc. | Aluminum-doped zirconium dielectric film transistor structure and deposition method for same |
| US6407435B1 (en) * | 2000-02-11 | 2002-06-18 | Sharp Laboratories Of America, Inc. | Multilayer dielectric stack and method |
| US6312565B1 (en) * | 2000-03-23 | 2001-11-06 | Agere Systems Guardian Corp. | Thin film deposition of mixed metal oxides |
| US6844604B2 (en) * | 2001-02-02 | 2005-01-18 | Samsung Electronics Co., Ltd. | Dielectric layer for semiconductor device and method of manufacturing the same |
| JP2002314072A (ja) * | 2001-04-19 | 2002-10-25 | Nec Corp | 高誘電体薄膜を備えた半導体装置及びその製造方法並びに誘電体膜の成膜装置 |
| US6642131B2 (en) * | 2001-06-21 | 2003-11-04 | Matsushita Electric Industrial Co., Ltd. | Method of forming a silicon-containing metal-oxide gate dielectric by depositing a high dielectric constant film on a silicon substrate and diffusing silicon from the substrate into the high dielectric constant film |
| US6562491B1 (en) * | 2001-10-15 | 2003-05-13 | Advanced Micro Devices, Inc. | Preparation of composite high-K dielectrics |
-
2002
- 2002-07-08 JP JP2002198993A patent/JP2004047503A/ja active Pending
-
2003
- 2003-07-08 US US10/614,227 patent/US6949805B2/en not_active Expired - Fee Related
-
2005
- 2005-08-23 US US11/208,548 patent/US20050280006A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008521215A (ja) * | 2004-11-15 | 2008-06-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体構造およびそれを形成する方法（金属酸化物の付着を介して形成されたしきい電圧制御層を含む窒素含有電界効果トランジスタ・ゲート・スタック） |
Also Published As
| Publication number | Publication date |
|---|---|
| US6949805B2 (en) | 2005-09-27 |
| US20050280006A1 (en) | 2005-12-22 |
| US20040004248A1 (en) | 2004-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7407860B2 (en) | Method of fabricating a complementary semiconductor device having a strained channel p-transistor | |
| TWI604613B (zh) | 包含延伸環繞一個或多個通道區之閘極電極的電晶體 | |
| KR101057651B1 (ko) | 반도체 소자의 제조방법 | |
| US9548356B2 (en) | Shallow trench isolation structures | |
| US8946721B2 (en) | Structure and method for using high-K material as an etch stop layer in dual stress layer process | |
| US6787423B1 (en) | Strained-silicon semiconductor device | |
| US8030173B2 (en) | Silicon nitride hardstop encapsulation layer for STI region | |
| US20040094805A1 (en) | Semiconductor device and method of manufacturing the same | |
| US20090159934A1 (en) | Field effect device with reduced thickness gate | |
| JP4551795B2 (ja) | 半導体装置の製造方法 | |
| US7265401B2 (en) | Semiconductor device having high dielectric constant gate insulating layer and its manufacture method | |
| JP2003249657A (ja) | 半導体装置の製造方法 | |
| JP2002506579A (ja) | 側部誘電体絶縁型半導体装置の形成方法およびこの方法により製造されるｍｏｓ半導体装置 | |
| US6524938B1 (en) | Method for gate formation with improved spacer profile control | |
| JP2006120949A (ja) | 半導体装置及びその製造方法 | |
| US20060138570A1 (en) | Semiconductor device and fabricating method thereof | |
| JP2004047503A (ja) | 半導体装置及びその製造方法 | |
| US6998304B2 (en) | Method for integrated manufacturing of split gate flash memory with high voltage MOSFETS | |
| JP2005064052A (ja) | 半導体装置の製造方法 | |
| US6743690B2 (en) | Method of forming a metal-oxide semiconductor transistor | |
| JP4532857B2 (ja) | シャロートレンチ分離構造を有する半導体装置の製造方法 | |
| JP3107157B2 (ja) | 半導体装置およびその製造方法 | |
| JPH113935A (ja) | 半導体装置およびその製造方法 | |
| JP2004221309A (ja) | 半導体装置及びその製造方法 | |
| JP2002368007A (ja) | 金属酸化膜半導体製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050404 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060718 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081028 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081226 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090210 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090616 |