JPS61112377A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61112377A JPS61112377A JP23315684A JP23315684A JPS61112377A JP S61112377 A JPS61112377 A JP S61112377A JP 23315684 A JP23315684 A JP 23315684A JP 23315684 A JP23315684 A JP 23315684A JP S61112377 A JPS61112377 A JP S61112377A
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- polycrystalline silicon
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- silicon
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置の製造方法に係り、特に微細なエミ
ッタ幅を有する高速性能の秀れた自己整合トランジスタ
の製造に好適な半導体装置の製造方法に関する。
ッタ幅を有する高速性能の秀れた自己整合トランジスタ
の製造に好適な半導体装置の製造方法に関する。
従来の自己整合トランジスタは特開昭５６−８３０６３
などに述へられているようにエミッタ領域をパターン中
央に設け、その周囲にベースコンタクトを形成する方法
によって形成されている。このようなト・ランジスタは
、エミッタ幅を微細化した場合。
などに述へられているようにエミッタ領域をパターン中
央に設け、その周囲にベースコンタクトを形成する方法
によって形成されている。このようなト・ランジスタは
、エミッタ幅を微細化した場合。
必要なエミッタ面積を得るためにエミッタ長が長くなる
。このために素子寸法は大きくなり、小型化し、高速化
することが困難であった。
。このために素子寸法は大きくなり、小型化し、高速化
することが困難であった。
本発明の目的は上記従来の問題を解決し、ベース面積を
特に増加せずに微′ｍ幅を有するエミッタ長の長い自己
整合トランジスタ形成することのできる半導体装置の製
造方法を提供することにある。
特に増加せずに微′ｍ幅を有するエミッタ長の長い自己
整合トランジスタ形成することのできる半導体装置の製
造方法を提供することにある。
自己整合トランジスタはエミッタパターンを中心にその
外周にベースコンタクト領域を形成する方法が従来取ら
れてきたが、この構造で微細化した場合、エミッタ面積
の確保が回想になる。本発明は従来とは逆にパターン中
央にベースコンタクトを形成し、その外周にエミッタ領
域を形成した構造のトランジスタを自己整合により形成
する。
外周にベースコンタクト領域を形成する方法が従来取ら
れてきたが、この構造で微細化した場合、エミッタ面積
の確保が回想になる。本発明は従来とは逆にパターン中
央にベースコンタクトを形成し、その外周にエミッタ領
域を形成した構造のトランジスタを自己整合により形成
する。
すなわち、段差のある表面に多結晶シリコンを被着し、
方向性のあるエツチング技術により全面エッチした場合
、段差部に多結晶シリコンを残すことができる特徴を利
用して、エミッタとベースコンタクトを自己整合によっ
て形成することを可能としたものである。
方向性のあるエツチング技術により全面エッチした場合
、段差部に多結晶シリコンを残すことができる特徴を利
用して、エミッタとベースコンタクトを自己整合によっ
て形成することを可能としたものである。
以下、本発明の一実施例を第１図および第２図により説
明する。
明する。
第１図（ａ）に示すように半導体基板１の表面に二酸化
珪素膜２．窒化珪素膜３、多結晶シリコン４．窒化珪素
膜５を重ねて形成し、第１のマスクを用いてホトレジス
トパターンを形成し、窒化珪素膜５と多結晶シリコン４
の所望部分をエツチングして除去する。次に同図（ｂ）
に示すように露出している多結晶シリコン４の側面を酸
化し。
珪素膜２．窒化珪素膜３、多結晶シリコン４．窒化珪素
膜５を重ねて形成し、第１のマスクを用いてホトレジス
トパターンを形成し、窒化珪素膜５と多結晶シリコン４
の所望部分をエツチングして除去する。次に同図（ｂ）
に示すように露出している多結晶シリコン４の側面を酸
化し。
酸化膜６を形成する６その後、全面に不純物を添加した
第２の多結晶シリコン７を被着し、第２のパターンを用
いたホトエツチングによって所望部分を除去し、上記第
１のパターンによってエツチングされた部分をおおうよ
うに形成する０次に同゛ 図（ｃ）に示すように窒化珪
素膜５の露出された部分を除去し、多結晶シリコン４の
酸化によって形成した酸化＠６を除去して、その下に現
われた窒化珪素膜３をエツチングして除去する。次に多
結晶シリコン７を除去するが、この多結晶シリコンには
高濃度の不純物を添加しであるので、弗化水素酸と硝酸
と氷酢酸を混合したエッチ液を用いて除去することが可
能である。多結晶シリコン７を除去後、露出した二酸化
珪素膜２をエツチングして除去すると同図（ｄ）に示す
構造が得られる。
第２の多結晶シリコン７を被着し、第２のパターンを用
いたホトエツチングによって所望部分を除去し、上記第
１のパターンによってエツチングされた部分をおおうよ
うに形成する０次に同゛ 図（ｃ）に示すように窒化珪
素膜５の露出された部分を除去し、多結晶シリコン４の
酸化によって形成した酸化＠６を除去して、その下に現
われた窒化珪素膜３をエツチングして除去する。次に多
結晶シリコン７を除去するが、この多結晶シリコンには
高濃度の不純物を添加しであるので、弗化水素酸と硝酸
と氷酢酸を混合したエッチ液を用いて除去することが可
能である。多結晶シリコン７を除去後、露出した二酸化
珪素膜２をエツチングして除去すると同図（ｄ）に示す
構造が得られる。
同図において、基板シリコン１が露出した微細な溝がエ
ミッタ形成領域で、その幅は主に側面酸化膜６の厚さに
より決定するために精度良く形成することができる。
ミッタ形成領域で、その幅は主に側面酸化膜６の厚さに
より決定するために精度良く形成することができる。
次に第２図（ａ）に示すように多結晶シリコン８を全面
に被着する。その後、上記多結晶シリコン８を方向性の
ある反応性イオンエッチ技術により、上方から均一にエ
ツチングすると同図（ｂ）に示すように段差部のみに多
結晶シリコン８を残すことができる０次に上記多結晶シ
リコン膜４゜８中４： ／＜ −Ｘ 、’Ｆ″″″８”
−”＊＊＊ ｔ−！ ｌｒ ＞ゞ １・、込み
し、熱処理を行なうとベース層９とエミッタ層１０を形
成できる。次にベースコンタクト形成領域にグラフトベ
ース用の不純物を直接シリコン基板１にイオン打込みし
てグラフトベース層１１を形成する。その後、同図（ｃ
）に示すようにエミッタ電極として使用する部分の多結
晶シリコン４を残して、他の部分後エツチングする。次
に多結晶シリコンを酸化して酸化膜１２を形成する。
に被着する。その後、上記多結晶シリコン８を方向性の
ある反応性イオンエッチ技術により、上方から均一にエ
ツチングすると同図（ｂ）に示すように段差部のみに多
結晶シリコン８を残すことができる０次に上記多結晶シ
リコン膜４゜８中４： ／＜ −Ｘ 、’Ｆ″″″８”
−”＊＊＊ ｔ−！ ｌｒ ＞ゞ １・、込み
し、熱処理を行なうとベース層９とエミッタ層１０を形
成できる。次にベースコンタクト形成領域にグラフトベ
ース用の不純物を直接シリコン基板１にイオン打込みし
てグラフトベース層１１を形成する。その後、同図（ｃ
）に示すようにエミッタ電極として使用する部分の多結
晶シリコン４を残して、他の部分後エツチングする。次
に多結晶シリコンを酸化して酸化膜１２を形成する。
同図（ｄ）はベースコンタクト領域の窒化珪素膜３と二
酸化珪素膜１およびエミッタコンタクト領域の多結晶シ
リコンの酸化膜１２をエツチングし、アルミ配線を行な
った状態を示す。
酸化珪素膜１およびエミッタコンタクト領域の多結晶シ
リコンの酸化膜１２をエツチングし、アルミ配線を行な
った状態を示す。
以上、説明した方法によりトランジスタが形成できたが
、説明を簡単にするためにコレクタやアイソレーション
などは省略しである。また、エミッタ・ベース層などの
形成は第２図（ｂ）で行なったが、特にここで行なう必
要は無く、より早い時点で行なっても問題はない。
、説明を簡単にするためにコレクタやアイソレーション
などは省略しである。また、エミッタ・ベース層などの
形成は第２図（ｂ）で行なったが、特にここで行なう必
要は無く、より早い時点で行なっても問題はない。
本発明によれば、比較的簡単な方法で従来構造に比較し
て長いエミッタ長を持つ微細なエミッタ幅の自己整合ト
ランジスタを形成することができＬＳＩを高速化する上
でその効果は非常に大きい。
て長いエミッタ長を持つ微細なエミッタ幅の自己整合ト
ランジスタを形成することができＬＳＩを高速化する上
でその効果は非常に大きい。
たとえば、ＩＸ２μＭのマスクを用い従来構造で０．５
Ｘ １．５μイのエミッタを形成した場合、その面積は
０．７５μＭになるのに対して、本発明の構造でエミッ
タ・ベース間隔を０．３μｍ取り、０．２μｍの環状エ
ミッタを形成した場合、平均長さは９．２μｍになり、
面積は１．８μ−に増加する。また、ホトエツチング工
程における寸法誤差に起因するエミッタ面積のバラツキ
は前記マスクで±０．１μｍの誤差があるとすれば従来
構造では±２５％のエミッタ面積のバラツキになるのに
対し、本発明の構造ではホトエツチング誤差よりも少な
い±８％になる。
Ｘ １．５μイのエミッタを形成した場合、その面積は
０．７５μＭになるのに対して、本発明の構造でエミッ
タ・ベース間隔を０．３μｍ取り、０．２μｍの環状エ
ミッタを形成した場合、平均長さは９．２μｍになり、
面積は１．８μ−に増加する。また、ホトエツチング工
程における寸法誤差に起因するエミッタ面積のバラツキ
は前記マスクで±０．１μｍの誤差があるとすれば従来
構造では±２５％のエミッタ面積のバラツキになるのに
対し、本発明の構造ではホトエツチング誤差よりも少な
い±８％になる。
したがって、本発明により精度の高い、高速性
能の良い自己整合トランジスタを実現させることができ
る。
能の良い自己整合トランジスタを実現させることができ
る。
第１図および第２図は本発明の一実施例を説明するため
の工程図である。 １・・・シリコン基板、２，６．１２・・・二酸化珪素
膜、３．５・・・窒化珪素膜、４，７．８・・・多結晶
シリコン、９・・ベース層、１０・・・エミッタ層、１
１・・・グ×１図
の工程図である。 １・・・シリコン基板、２，６．１２・・・二酸化珪素
膜、３．５・・・窒化珪素膜、４，７．８・・・多結晶
シリコン、９・・ベース層、１０・・・エミッタ層、１
１・・・グ×１図
Claims (1)
- エミッタ層と前記エミッタ層の周辺に形成した引出し
電極を方向性のあるエッチングにより残した多結晶シリ
コンによつて接続することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23315684A JPS61112377A (ja) | 1984-11-07 | 1984-11-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23315684A JPS61112377A (ja) | 1984-11-07 | 1984-11-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61112377A true JPS61112377A (ja) | 1986-05-30 |
Family
ID=16950594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23315684A Pending JPS61112377A (ja) | 1984-11-07 | 1984-11-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61112377A (ja) |
-
1984
- 1984-11-07 JP JP23315684A patent/JPS61112377A/ja active Pending
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