JPS62281475A - 電界効果型トランジスタの作製方法 - Google Patents
電界効果型トランジスタの作製方法Info
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- JPS62281475A JPS62281475A JP12512486A JP12512486A JPS62281475A JP S62281475 A JPS62281475 A JP S62281475A JP 12512486 A JP12512486 A JP 12512486A JP 12512486 A JP12512486 A JP 12512486A JP S62281475 A JPS62281475 A JP S62281475A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の詳細な説明
〔産業上の利用分野〕
本発明は、薄膜構造の電界効果型トランジスタの作製方
法に関する。
法に関する。
本発明は、薄膜構造の電界効果型トランジスタの作製方
法であり、チャンネル形成領域を薄膜化するために用い
たマスクのエツチング除去を、全面に形成した流動性絶
縁物より成る絶縁層と共に行うことにより、基板へのエ
ツチングを防止し、これによりゲート電極の断線を防止
することができるようにしたものである。
法であり、チャンネル形成領域を薄膜化するために用い
たマスクのエツチング除去を、全面に形成した流動性絶
縁物より成る絶縁層と共に行うことにより、基板へのエ
ツチングを防止し、これによりゲート電極の断線を防止
することができるようにしたものである。
第2図はil+!電界効果型トランジスタ(lO)の1
例であり、第2図Aは平面図、第2図Bはそのx−x’
線断面図、第2図CはそのY−Y’線断面図である。こ
のトランジスタは、絶縁基板、例えば表面に5t(h
Iilが形成された基板(1)上にソース領域(8)と
ドレイン領域(9)となる多結晶Si層+2)が形成さ
れ、この上に5i02より成るゲート絶縁膜(6)を介
して多結晶Siのゲート電極(7)が形成されて成る。
例であり、第2図Aは平面図、第2図Bはそのx−x’
線断面図、第2図CはそのY−Y’線断面図である。こ
のトランジスタは、絶縁基板、例えば表面に5t(h
Iilが形成された基板(1)上にソース領域(8)と
ドレイン領域(9)となる多結晶Si層+2)が形成さ
れ、この上に5i02より成るゲート絶縁膜(6)を介
して多結晶Siのゲート電極(7)が形成されて成る。
なお、このトランジスタ(10)において、ゲート電極
(7)直下のチャンネル形成領域を薄くし、ソース領域
(8)とドレイン@域(9)を厚(形成して、ソース及
びドレイン抵抗を減らせる構造としている。
(7)直下のチャンネル形成領域を薄くし、ソース領域
(8)とドレイン@域(9)を厚(形成して、ソース及
びドレイン抵抗を減らせる構造としている。
次にこのトランジスタ(10)の製法の1例を説明する
。なお、第3図において、A−Eの添字lは第2図B(
即ち第2図Aのx−x’線断面図)、そして添字2は第
2図C(即ち第2図AのY−Y’線断面図)に対応する
。但し、B2のみは平面図である。
。なお、第3図において、A−Eの添字lは第2図B(
即ち第2図Aのx−x’線断面図)、そして添字2は第
2図C(即ち第2図AのY−Y’線断面図)に対応する
。但し、B2のみは平面図である。
先ず第3図A1とA2に示すように、基板(11上に島
状の多結晶Si層(2)を形成した後、この上に5i0
2層(3)を形成する。
状の多結晶Si層(2)を形成した後、この上に5i0
2層(3)を形成する。
次に第3図81と82に示すように、ホトレジストを使
用して5i(h層(3)を窓あけし、開口部(4)を形
成する。
用して5i(h層(3)を窓あけし、開口部(4)を形
成する。
次に第3図01とC2に示すように、5i02層(3)
をマスクにしてウェットエツチングを施し、チャンネル
形成@域(5)を薄膜化する。
をマスクにしてウェットエツチングを施し、チャンネル
形成@域(5)を薄膜化する。
次に第3図D1とB2に示すように、5i02層(3)
をエツチング除去して多結晶Si層(2)を残す。
をエツチング除去して多結晶Si層(2)を残す。
次に第3図E1とB2示すように、薄膜化したチャンネ
ル形成領域(5)の一部にゲート絶縁薄膜(6)を介し
て多結晶Siのゲート電極(7)を形成した後、ソース
領域(8)とドレイン領域(9)に不純物をドープして
電界効果型トランジスタ(10)を作製する。
ル形成領域(5)の一部にゲート絶縁薄膜(6)を介し
て多結晶Siのゲート電極(7)を形成した後、ソース
領域(8)とドレイン領域(9)に不純物をドープして
電界効果型トランジスタ(10)を作製する。
第3図B1とB2に示すように、5t02層(3)に開
口部(4)を形成する際、マスクとなるホトレジストの
パターンには若干の余裕があるため多結晶Si層(2)
横の5i02層(3)も一部エッチングされて基板(1
)面が露出する。(11)がこれにより形成された5i
(h層(3)の孔部である。このため、 5t02層(
3)の除去工程において、第3図D1とB2に示すよう
にこの孔部(11)の下の基板(1)も同時にエツチン
グされてマスクである5iO21’51f31の厚さと
同じ深さの孔部(12)が生じる。そして、第3図E1
とB2に示すように多結晶Siより成るゲート電極(7
)形成の際、ゲート長が短くなる程、この孔部(12)
において断線が生じ易くなるという問題点があった。
口部(4)を形成する際、マスクとなるホトレジストの
パターンには若干の余裕があるため多結晶Si層(2)
横の5i02層(3)も一部エッチングされて基板(1
)面が露出する。(11)がこれにより形成された5i
(h層(3)の孔部である。このため、 5t02層(
3)の除去工程において、第3図D1とB2に示すよう
にこの孔部(11)の下の基板(1)も同時にエツチン
グされてマスクである5iO21’51f31の厚さと
同じ深さの孔部(12)が生じる。そして、第3図E1
とB2に示すように多結晶Siより成るゲート電極(7
)形成の際、ゲート長が短くなる程、この孔部(12)
において断線が生じ易くなるという問題点があった。
本発明は、上記問題点を解決することができる電界効果
型トランジスタの作製方法を提供するものである。
型トランジスタの作製方法を提供するものである。
本発明においては、絶縁基板(21)上に島状半導体層
(22)を形成する工程と、所定のマスク(23)を用
いて半導体層(22)のチャンネル形成領域(25)を
n膜化する工程と、全面に流動性絶縁物(26)を塗布
して表面が略平坦な絶縁層(27)を形成した後、この
絶縁層(27)を焼結する工程と、少な(ともチャンネ
ル形成領域(25)が露出するまで焼結した絶縁層(2
7)とマスク(23)を除去する工程と、露出したチャ
ンネル形成領域(25)にゲート電極(30)を形成す
る工程を有して成る。
(22)を形成する工程と、所定のマスク(23)を用
いて半導体層(22)のチャンネル形成領域(25)を
n膜化する工程と、全面に流動性絶縁物(26)を塗布
して表面が略平坦な絶縁層(27)を形成した後、この
絶縁層(27)を焼結する工程と、少な(ともチャンネ
ル形成領域(25)が露出するまで焼結した絶縁層(2
7)とマスク(23)を除去する工程と、露出したチャ
ンネル形成領域(25)にゲート電極(30)を形成す
る工程を有して成る。
本発明によれば、マスク(23)に形成された孔部(2
8)も埋まるように全面に流動性絶縁物(26)を塗布
して表面が平坦な絶縁層(27)を形成した後、この絶
縁J’!(27)と共にマスク(23)をエツチングし
てチャンネル形成領域(25)を露出させるようにする
ため、絶縁基板(21)へのエツチングを防止すること
ができる。
8)も埋まるように全面に流動性絶縁物(26)を塗布
して表面が平坦な絶縁層(27)を形成した後、この絶
縁J’!(27)と共にマスク(23)をエツチングし
てチャンネル形成領域(25)を露出させるようにする
ため、絶縁基板(21)へのエツチングを防止すること
ができる。
従ってその後チャンネル形成領域(25)のゲート絶縁
膜(2つ)上及びこれより基板(21)側に延長するよ
うにゲート電極(30)を形成する際、断線することな
くゲート電極を形成できる。
膜(2つ)上及びこれより基板(21)側に延長するよ
うにゲート電極(30)を形成する際、断線することな
くゲート電極を形成できる。
第1図を参照して本発明の1実施例を説明する。
なお、A−Fの添字1と2は第3図における添字の1と
2に対応する。
2に対応する。
先ず第1図A1とA2に示すように、表面に5i(h層
等が形成された基板(21)上に島状の多結晶Si層(
22)をCVD法で形成した後、この上に5i02層(
23)を形成する。
等が形成された基板(21)上に島状の多結晶Si層(
22)をCVD法で形成した後、この上に5i02層(
23)を形成する。
次に第1図81とB2に示すように、マスクとなるレジ
ストを用いて5iCh層(23)をエツチングし、開口
部(24)を形成する。この際、従来例と同様に多結晶
Si層(22)の横に孔部(28)が生じる。
ストを用いて5iCh層(23)をエツチングし、開口
部(24)を形成する。この際、従来例と同様に多結晶
Si層(22)の横に孔部(28)が生じる。
次に第1図01とC2に示すように、5t(h層(23
)をマスクとして多結晶5iji! (22)をエツチ
ングし、チャンネル形成領域(25)を薄膜化する。
)をマスクとして多結晶5iji! (22)をエツチ
ングし、チャンネル形成領域(25)を薄膜化する。
次に第1図D1とB2に示すように、全面に流動性絶縁
物例えばSOG (スピン・オン・ガラス)(26)を
塗布して表面が略平坦な絶縁層(27)を形成した後、
この絶縁層(27)を約1000℃で焼結する。この後
のエツチング工程をウェットエツチングで行う場合、絶
縁層(27)のエツチング速度がSiO2層(23)と
略等しくなるようにこの焼結温度を設定するのが好まし
い。従って、このような条件設定ができない場合は、R
TEC反応性イオンエツチング)のようなドライエツチ
ングで行う必要がある。
物例えばSOG (スピン・オン・ガラス)(26)を
塗布して表面が略平坦な絶縁層(27)を形成した後、
この絶縁層(27)を約1000℃で焼結する。この後
のエツチング工程をウェットエツチングで行う場合、絶
縁層(27)のエツチング速度がSiO2層(23)と
略等しくなるようにこの焼結温度を設定するのが好まし
い。従って、このような条件設定ができない場合は、R
TEC反応性イオンエツチング)のようなドライエツチ
ングで行う必要がある。
次に第1図E1とB2に示すように、HF溶液を使用し
て全面エツチングを施し、チャンネル形成領域(25)
を露出させる。図示するように、多結晶S1層(22)
の横の孔部(28)には300(26)が充堰されてい
るため、平坦なエツチング面が得られる。従って、Si
O2層(23)除去の際のエツチングによって基$j(
21)までエツチングされて孔部が生じる虞れはなくな
る。
て全面エツチングを施し、チャンネル形成領域(25)
を露出させる。図示するように、多結晶S1層(22)
の横の孔部(28)には300(26)が充堰されてい
るため、平坦なエツチング面が得られる。従って、Si
O2層(23)除去の際のエツチングによって基$j(
21)までエツチングされて孔部が生じる虞れはなくな
る。
次に第1図F1とF2に示すように、チャンネル形成領
域(25)の上に5i02のゲート絶縁膜(29)を介
して例えば多結晶Stのゲート電極(30)を形成した
後、ソース領域(31)とドレイン領域(32)に不純
物をドープして本実施例に係る電界効果型トランジスタ
(33)を得る。この状態でゲート配線した場合、平坦
な配線が得られる。
域(25)の上に5i02のゲート絶縁膜(29)を介
して例えば多結晶Stのゲート電極(30)を形成した
後、ソース領域(31)とドレイン領域(32)に不純
物をドープして本実施例に係る電界効果型トランジスタ
(33)を得る。この状態でゲート配線した場合、平坦
な配線が得られる。
また、5i02層(23)及び5OG(26)を除去し
た場合であっても、段差は従来の半分であり、断線の虞
れはなくなる。第1図F3は平面図である。
た場合であっても、段差は従来の半分であり、断線の虞
れはなくなる。第1図F3は平面図である。
本発明によれば、チャンネル形成領域を薄膜化するため
のマスクのエツチングを、全面に形成した流動性絶縁物
より成る絶縁層と共に行うため、絶縁X扱までエツチン
グされて孔部が生じる虞れはなくなる。従って、ゲート
長が短(なっても、従来のような基板における孔部の形
成によるゲート電極の断線の発生はなくなる。
のマスクのエツチングを、全面に形成した流動性絶縁物
より成る絶縁層と共に行うため、絶縁X扱までエツチン
グされて孔部が生じる虞れはなくなる。従って、ゲート
長が短(なっても、従来のような基板における孔部の形
成によるゲート電極の断線の発生はなくなる。
第1図A−Fは実施例の工程図、第2図A−Cは従来例
の説明に供する図、第3図A−Eは従来例の工程図であ
る。 (21)はSiO2基板、(22)は多結晶Si層、(
23)は5i02層、(25)はチャンネル形成領域、
(26)はSOG、(27)は絶縁層、(30)はゲー
ト電極である。
の説明に供する図、第3図A−Eは従来例の工程図であ
る。 (21)はSiO2基板、(22)は多結晶Si層、(
23)は5i02層、(25)はチャンネル形成領域、
(26)はSOG、(27)は絶縁層、(30)はゲー
ト電極である。
Claims (1)
- 【特許請求の範囲】 絶縁基板上の島状半導体層に電界効果型トランジスタを
作製する方法において、 所定のマスクを用いて上記半導体層のチャンネル形成領
域を薄膜化する工程と、 全面に流動性絶縁物を塗布して表面が略平坦な絶縁層を
形成した後、上記絶縁層を焼結する工程と、 少なくとも上記チャンネル形成領域が露出するまで上記
焼結した絶縁層と上記マスクを除去する工程と、 上記露出したチャンネル形成領域にゲート電極を形成す
る工程 を有する電界効果型トランジスタの作製方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12512486A JPS62281475A (ja) | 1986-05-30 | 1986-05-30 | 電界効果型トランジスタの作製方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12512486A JPS62281475A (ja) | 1986-05-30 | 1986-05-30 | 電界効果型トランジスタの作製方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62281475A true JPS62281475A (ja) | 1987-12-07 |
Family
ID=14902440
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12512486A Pending JPS62281475A (ja) | 1986-05-30 | 1986-05-30 | 電界効果型トランジスタの作製方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62281475A (ja) |
-
1986
- 1986-05-30 JP JP12512486A patent/JPS62281475A/ja active Pending
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