JP4838492B2 - Ｂｐｓｇ堆積のための方法及び装置 - Google Patents

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Description

発明の背景
発明の分野
[0001]本発明は、一般に、半導体製造のための基板処理の分野に関し、より具体的には、半導体ウェーハ上へのシリコンボロンリンガラス（ＢＰＳＧ）膜の堆積中のドーパント濃度を制御して、該半導体ウェーハ上の窒化物層の消耗を低減するための改良された方法に関する。
関連技術の説明
[0002]シリコン酸化物は、半導体デバイスの製造において、絶縁層として広く使用されている。長年にわたって、テトラエチルオルソシリケート（ＴＥＯＳ）等の液体源を用いて堆積した、シリコンボロンリンガラス（ＢＰＳＧ）膜等のボロン及びリンをドープしたシリケート膜は、ガラスリフローに対する、その優れたギャップ充填性のため、シリコン酸化膜の中で優先性を増している。
[0003]ＢＰＳＧ膜は、通常、熱化学気相成長またはプラズマ化学気相成長（ＣＶＤ）プロセスにより、制御された雰囲気で加熱されたリアクタまたはチャンバ内で行われた、オゾン（Ｏ３）等の酸素含有源と、ＴＥＯＳ等のシリコン含有源との反応によって、シリコンウェーハまたは基板上に堆積される。ＢＰＳＧ膜の場合、トリエチル硼素（ＴＥＢ）の形をとるボロンおよびトリエチル燐酸塩（ＴＥＰＯ）の形をとるリン等のドーパントも、オゾン／ＴＥＯＳ反応中に反応チャンバ内に導入される。通常、熱ＣＶＤプロセス及びプラズマＣＶＤプロセスにおける反応速度は、次のうち、すなわち、温度、圧力、反応ガスの流量及び高周波（ＲＦ）出力のうちの一つまたはそれ以上を制御することにより制御することができる。
[0004]反応物、例えば、ＴＥＯＳ、ＴＥＢ、ＴＥＰＯは、通常、気相成長によって高度な均一性を実現するために、精密液体注入（ｐｒｅｃｉｓｉｏｎ ｌｉｑｕｉｄ ｉｎｊｅｃｔｉｏｎ；ＰＬＩ）システムにより、固体または液体の状態から気体または蒸気の状態に変換される。一旦生成された該前駆体の蒸気は、上記反応チャンバの方へ向けられて、上記基板上に堆積層を形成する。現在の精密液体注入システムは、ドーパントのＴＥＢやＴＥＰＯの上記反応チャンバ内への制御を不正確なものにする。また、それらのドーパントは、通常、現在のＰＬＩ装置を使用して、同時に堆積チャンバ内に導入される。
[0005]一般に、ＢＰＳＧ膜は、集積回路の製造中に、エッチストップまたはスペーサとして機能するシリコン窒化物（Ｓｉ３Ｎ４）の層／膜をおおって半導体デバイス／基板上に堆積される。堆積後、該ＢＰＳＧ膜は、通常、該ＢＰＳＧ層を平坦化し、かつ該ＢＰＳＧ層／膜内に存在する可能性があるいかなるボイドも充填するために、約８００〜９００℃の温度で、ウェット（例えば、スチーム）アニールによるリフロー工程をうける。該スチームアニール段階の間、上記ＢＰＳＧ層内に存在するボロン及びリンドーパントは、該層内で拡散し始め、一般に、窒化物層の近傍に、高濃度の遊離したリン原子を生じる。上記スチームアニールプロセスによる水蒸気との反応における初期のＢＰＳＧ膜内の遊離したリンが、窒化物を取り除くためのエッチング剤としてよく知られている燐酸（Ｈ３ＰＯ４）を形成することが、研究によって分かっている。特に、他の材料との境界における、調和しないドーパント濃度は、調和しない処理及び不完全なデバイス形成を結果として生じる。
[0006]従って、基板上での、ボロン及びリンドーパント濃度堆積を選択的に制御する方法、より具体的には、シリコン窒化物層の消耗を低減するために、リンドーパント堆積特性および／または該リンドーパントの窒化物面からの距離を制御するための方法に対する要求がある。
発明の概要
[0007]半導体ウェーハ上へのシリコンボロンリンガラス膜の堆積中にドーパント濃度を制御して、該半導体ウェーハ上の窒化物の消耗を低減するための方法及び装置について記載する。本発明の一実施形態においては、上記方法は、窒化物層を有する基板を反応チャンバ内に配置し、シリコン源、酸素源及びボロン源を該反応チャンバ内に供給すると共に、リン源を該反応チャンバ内に供給することを遅らせて、ボロンシリケートガラス層を上記窒化物層上に形成することにより開始する。該方法は、シリコン、酸素、ボロン及びリンの源を上記反応チャンバ内に供給して、上記ボロンシリケートガラス層上にシリコンボロンリン膜を形成することによって続けられる。
発明の詳細な説明
[0008]本発明を、限定するものではなく実施例として添付図面に示す。
[0016]本発明は、集積回路の製造中に、上記窒化物の消耗を低減する新規な方法及び装置について記載する。以下の詳細な説明において、装置の構成等の多くの特定の細部や時間及び温度等のプロセスの詳細は、本発明の完全な理解を可能にするために記載する。当業者は、本発明の範囲から逸脱することなく、開示した明細書に対する代替の構成及びプロセスを使用できる可能性を認識するであろう。さらに、周知の半導体処理設備及び技術については、本発明を不必要に邪魔しないように、詳細には記載していない。
[0017]本発明は、半導体ウェーハ上へのシリコンボロンリンガラス膜の堆積中に、ドーパント濃度を選択的に制御して窒化物層の消耗を低減する新規な方法及び装置について記載する。本発明によれば、窒化シリコンバリア層を有するシリコン基板／ウェーハが、反応チャンバ内に配置される。シリコン源、酸素源、ボロン源及びリン源は、該反応チャンバシステムへ供給される。本発明の一実施形態において、該反応チャンバシステムは、反応物（例えば、ＴＥＯＳ、ＴＥＢ）のうちのいくつかを、基板処理のための反応チャンバ内に個別に供給するまたは注入すると共に、様々な種類のシリコンガラス膜、例えば、ボロンリッチなシリコンガラス膜、ボロン／リンドープシリコンガラス膜等を上記基板上に制御して堆積するために、他の反応物（例えば、ＴＥＰＯ）を供給または注入することを遅らせることができるガス分配システムを含む。また、該ガス分配システムは、上記チャンバ内に上記反応物を導入する前の該反応物のフローを安定化する。
[0018]本発明の一実施形態において、上記方法は、上記シリコン、酸素及びボロン源を上記反応チャンバ内に注入することによって続けられると共に、リン源の注入は、上記基板上の上記窒化バリア層をおおってホウケイ酸ガラス（ＢＳＧ）またはボロンリッチのシリコンガラス膜を堆積するために、所定時間、遅らせる。該所定時間の最後に、上記ＢＳＧ膜をおおってシリコンボロンリンガラス（ＢＰＳＧ）膜を堆積するために、上記リン源が上記チャンバ内に注入されると共に、上記シリコン、酸素及びボロン源の上記チャンバ内への注入が続けられる。堆積後、上記基板上に堆積されたボロンリッチのシリコンガラス層／膜およびＢＰＳＧ層／膜は、ＢＰＳＧ膜のリフローを容易にするために（例えば、膜層を平坦化するために、および膜内のギャップ／ボイドを充填するために）、および窒化物の消耗を制御するために、蒸気又は水の湿潤雰囲気内、または、Ｈ２とＯ２とのその場での反応によって形成された湿潤雰囲気内で、約７５０℃〜１０５０℃の範囲の温度で（バッチ処理のために）加熱する急速昇降温加熱処理（ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓｉｎｇ；ＲＴＰ）またはファーネスを使用してアニールされる。ＢＰＳＧ膜と蒸気窒化物バリア層との間に堆積された蒸気ボロンリッチのシリコン膜は、窒化物とリンとの間のスチームアニール中の反応を遅らせて、基板処理中の該窒化物の消耗を低減するための拡散層として作用する。
[0019]図１は、本発明の一実施形態に係る、半導体ウェーハ／基板５０へのＢＰＳＧ膜の堆積中に、ドーパント濃度を選択的に制御して窒化物の消耗を低減するマルチチャンバシステム１０等の、具体例としての基板処理システムの図を概略的に示す。クラスタツールとしても知られているマルチチャンバシステム１０は、真空状態を遮断することなく、かつ上記ウェーハを湿気やマルチチャンバシステム１０の外部の他の汚染物質にさらすことなく、そのチャンバ間で複数の基板を処理する能力を有する。マルチチャンバシステム１０の利点は、マルチチャンバシステム１０内の異なるチャンバ１２、１４、１６、１８を、全体のプロセスにおける異なる目的のために使用することができるということである。例えば、チャンバ１２は、各々、半導体ウェーハ／基板５０上へのボロンリンシリコン酸化物膜の堆積のために使用することができ、チャンバ１４は、堆積後に、該ドープされたシリコン酸化物膜をアニールするのに使用することができ、さらに、チャンバ１６は、ＲＴＰ後の、基板冷却チャンバとして使用することができる。他のチャンバ１８は、上記プロセス中の他の目的、例えば、補助チャンバ、例えば、マルチチャンバシステム１０に対する基板のローダ／アンローダとして機能してもよい。上記プロセスは、マルチチャンバシステム１０内で連続して進行してもよく、従って、プロセスの異なる役割のための（マルチチャンバシステム内にない）様々な独立した個々のチャンバの間でウェーハを移送する際にしばしば起きる、ウェーハの汚染を防ぐことができる。同一のマルチチャンバシステム１０内で上記堆積及び加熱工程を実行することで、ドープされた絶縁膜の厚さ、均一性及び湿度の良好な制御を実現できる。
[0020]引き続き図１について説明すると、システムコントローラ２０は、上記基板処理システム、例えば、マルチチャンバＣＶＤ装置１０の全ての動きを制御する。本発明の一実施形態においては、システムコントローラ２０は、ハードディスクドライブ（メモリ２２）と、フロッピーディスクドライブと、プロセッサ２４とを含む。プロセッサ２４は、シングルボードコンピュータ（ｓｉｎｇｌｅ ｂｏａｒｄ ｃｏｍｐｕｔｅｒ；ＳＢＣ）と、アナログ及びディジタル入力／出力基板と、インターフェース基板と、ステッパモータ制御基板とを含む。ＣＶＤ装置１０の様々な部分は、ボード、カードケージ及びコネクタの寸法及び種類を規定するＶＭＥ（Ｖｅｒｓａ Ｍｏｄｕｌａｒ Ｅｕｒｏｐｅａｎ）規格に適合する。また、ＶＭＥ規格は、１６ビットデータバス及び２ビットアドレスバスを有するバス構造を規定する。
[0021]システムコントローラ２０は、メモリ２２のようなコンピュータが読み取り可能なメディアに蓄積されたコンピュータプログラムであるシステムコントロールソフトウェアを実行する。好ましくは、メモリ２２はハードディスクドライブであるが、メモリ２２は、他のタイプのメモリであってもよい。上記コンピュータプログラムは、タイミング、ガスの混合、チャンバの圧力、チャンバ温度、ランプ出力レベル、サセプタの位置及び特定のプロセスのその他のパラメータを命令する命令セットを含む。当然、例えば、フロッピーディスクや他の適当なドライブを含む他のメモリデバイスに蓄積されたプログラム等の他のコンピュータプログラムも、コントローラ２０を操作するのに用いることができる。ＣＲＴモニタ及びキーボード等の入力／出力装置２６は、ユーザとコントローラ２０との間をインターフェースするのに使用される。
[0022]図２、３は、基板処理に使用するマルチチャンバシステム１０のチャンバ１２、１４、１６の具体例としての実施形態を示す。具体的には、図２は、ドープされたシリコン酸化物膜層を基板上に堆積するＣＶＤチャンバ１２と、プロセスガス分配システムとを示し、図３は、ドープされたシリコン酸化物膜の堆積後の急速昇降温加熱処理（ＲＴＰ）のためのチャンバ１４を示す。これら２つのチャンバについて、以下、詳細に検討する。
[0023]マルチチャンバシステム１０の構成、配置、ハードウェア要素等及びそれに伴って、図２に示すチャンバ１２、１４、１６、１８は、それらに限定するものではないが、実施する特定の大気中より低い化学気相成長（ｓｕｂ−ａｔｍｏｓｐｈｅｒｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＳＡＣＶＤ）プロセス、半導体製造の顧客により指定された基板プロセス仕様、技術的な進歩／最適化等を含む多くの考慮すべき事柄により、変更してもよいことに注意すべきである。従って、図２、３に示す全てのチャンバハードウェア要素が、マルチチャンバシステム１０の各チャンバ１２、１４、１６及び１８に含まれるわけではない。
[0024]図２は、本発明の実施形態による、ドープされたシリコン酸化物膜層を基板５０上に堆積するマルチチャンバシステム１０のチャンバ１２等の具体例としてのＣＶＤチャンバと、ＢＰＳＧガラス膜の堆積中にドーパント濃度を選択的に制御して窒化物の消耗を低減するプロセスガス分配システム１０８の構成を概略的に示す。
[0025]一般に、ＣＶＤチャンバ／リアクタ装置１０は、チャンバ１０２と、ガス分配部１０６を有するチャンバ蓋１０４と、一つまたはそれ以上の処理ガスをチャンバ１０２内に供給するようにガス分配部１０６に流体的に接続されているガス分配システム１０８と、該チャンバ内に設けられた基板支持部材１１０と、チャンバ１０２のガス流出口１１４に接続された真空排気装置１１２と、ＣＶＤ装置１０の動作を制御するために接続されたシステムコントローラ２０とを含む。ＣＶＤ装置の例としては、それらに限定するものではないが、アプライドマテリアルズ社のＣｘＺ Ｇｉｇａｆｉｌｌ ＣＶＤチャンバ／システム、Ｕｌｔｉｍａ ＨＤＰ−ＣＶＤチャンバ／システム及びＤｘＺチャンバ／システムが挙げられる。
[0026]通常、セラミック、窒化アルミニウム、またはアルミニウムで形成されている基板支持部材１１０は、該基板支持部材の内部に配置された抵抗加熱コイル等のヒータを含み、また、真空チャックまたは静電チャック等の、基板を確実に保持するための基板チャック機構を含んでもよい。ガス分配部１０６は、基板支持部材１１０の上に配置された基板の上に、均一なプロセスガスの分配を実現するために、シャワーヘッドタイプのガス分配部または複数の注入ノズルを備えてもよい。抵抗加熱コイルおよび／または熱流体流路等の温度制御システムは、上記蓋及びガス分配部１０６と熱的に接続して配置することができる。該温度制御システムは、ガス分配部１０６の温度を、処理中、所望の範囲内に維持する。ガス分配部１０６は、追加的なマスフローコントローラ（ＭＦＣ）を介して追加的なガス源１２０に流体的に接続されている。
[0027]排気装置１１２は、チャンバ１０２からのガスを排気し、かつ該チャンバ内の真空度を維持するために接続された、ターボ分子ポンプ等の、一つまたはそれ以上の真空ポンプ１２４を含む。該一つまたはそれ以上の真空ポンプ１２４は、ゲートバルブ等のバルブを介してガス流出口１１４の排気に接続されている。一つまたはそれ以上の冷却トラップ１２６は、上記チャンバから排気された特定のガスを除去するためまたは凝縮するために、排気ライン上に設けられている。
[0028]ガス分配システム１０８は、上記チャンバ内で、上記基板上に所望の膜を形成するための一つまたはそれ以上の液体前駆体源に接続された、一つまたはそれ以上の気化器を含む。図２は、３つの液体前駆体を気化する３つの気化器２０２、２０４、２０６を有する、本発明のガス分配システム１０８の一実施形態を概略的に示す。この実施形態は、３つの気化器を使って説明しているが、本発明が、任意の数の気化器を使用したガス分配システムの他の実施形態も意図することを理解されたい。各気化器２０２、２０４、２０６は、液体前駆体源２２２、２２４、２２６に接続された、気化すべき液体前駆体を供給する注入バルブ２１２、２１４、２１６を含む。液体前駆体源２２２、２２４、２２６は、一つまたはそれ以上の前駆体の液体及び溶剤液のアンプルを含んでもよい。各アンプルは、液体フローメータ（ＬＦＭ）２３２、２３４、２３６を介して上記気化器の注入バルブに接続されている。状況に応じて、遮断弁が、各ＬＦＭと各気化器との間に設けられている。
[0029]各気化器２０２、２０４、２０６は、キャリアガス入力２４２、２４４、２４６と、ガス出力２５２、２５４、２５６とを含む。図２に示すように、各気化器は、上記気化器のキャリアガス入力２４２、２４４、２４６を接続した入力バルブ２６２、２６４、２６６と、該気化器のガス出力２５２、２５４、２５６に接続された出力バルブ２７２、２７４、２７６とを含む。該入力及び出力バルブは、バルブ入力間及びバルブ出力間で、ほぼ同時の切換え（例えば、約１０秒以内）を実現できるように、三方弁を含んでもよい。入力バルブ２６２、２６４、２６６は、キャリアガスの源間の選択を容易にし、かつプロセスキャリアガス源２０８に接続された第１の入力２８１、２８４、２８７と、切換えキャリアガス源２１０に接続された第２の入力２８２、２８５、２８８とを含む。入力バルブ２６２、２６４、２６６の出力２８３、２８６、２８９は、以下に説明するように、入力接続２８１／２８２、２８４／２８５、２８７／２８８の間で切り換えるためにシステムコントローラ２０に接続されて、該システムコントローラによって制御される。
[0030]出力バルブ２７２、２７４、２７６は、以下に示すように、気化器２０２、２７４、２７６の気化されたガス出力２５２、２５４、２５６に接続された入力２９３、２９６、２９９を含み、出力接続２９１／２９２、２９４／２９５、２９７／２９８の間で切り換えるために、システムコントローラ２０に接続されて、該コントローラによって制御される第１の出力２９１、２９４、２９７を含む。
[0031]図２に示すように、プロセスキャリアガス源２０８は、各入力バルブ２６２、２６４、２６６の第１の入力２８１、２８４、２８７へのヘリウム（Ｈｅ）ガス源２０８ａと窒素（Ｎ２）ガス源２０８ｂとを含む。ＭＦＣｓ２０９ａ、２０９ｂは、全体で６ｓｌｍ（標準リットル毎分）の上記チャンバ内へのプロセスキャリアガス（例えば、全体で、４ｓｌｍのヘリウムガス及び２ｓｌｍの窒素ガス）を供給するために設けることができる。
[0032]切換えキャリアガス源２１０は、所望量の切換えキャリアガスを、各入力バルブ２６２、２６４、２６６の第２の入力２８２、２８５、２８８に供給する固定フロー絞り弁２１１を介して接続されている。固定フロー絞り弁２１１は、以下に示すように、気化器２６２、２６４、２６６が切換えモードで作動しているときに、十分な切換えキャリアガスを供給して液体前駆体の気化を容易にする。別法として、上記切換えキャリアガス源は、上記気化器に供給される切換えキャリアガスの量を制御するために、ＭＦＣを介して各入力バルブの上記第２の入力に接続することができる。図２に示すように、切換えキャリアガス源２１０は、窒素ガス源を含む。本発明は、上記気化器に対して、ヘリウムおよび／または窒素をキャリアガス（プロセスまたは切換え）として使用して説明しているが、本発明は、ヘリウム、窒素、アルゴン、クリプトン、キセノン及びそれらの組合せを含む様々なキャリアガスの使用も意図している。
[0033]以下に述べることは、一つの気化器に対する上記ガス分配システムの動作について説明しているが、上記処理システムの他の気化器も同様に動作することを理解されたい。気化器２０２に接続された入力バルブ２６２及び出力バルブ２７２は、同時に作動して、プロセスモードと切換えモードとの間で、気化器２０２の入力及び出力を切り換える。気化プロセスを始めるには、液体前駆体源２２２から気化器２０２の注入弁２１２へのフローを可能にするために、上記ＬＦＭが開かれ、切換えキャリアガス源２１０に接続された第２の入力２８２からキャリアガスを受容するために、気化器２０２の入力バルブ２１２が切り換えられる。同時に、気化器２０２の出力バルブ２７２が第２の出力２９２に切り換えられ、気化器２０２は、切換えモードで作動するように規定される。上記ＬＦＭは、該ＬＦＭを通過する液体フローが安定する前に、固有の遅れ（例えば、立ち上がり時間）を有するので、上記気化器からの気化したガス出力は、この初期の気化期間中、上記排気装置の前ラインへ向けられる。すなわち、上記プロセスガスは、上記ＬＦＭの立ち上がり時間によって生じた一定していない濃度を有し、かつ後に上記チャンバ内の基板上に堆積される膜が、該ＬＦＭの立ち上がり時間を反映する濃度特性を示さないので、該プロセスガスは、この初期の期間中には、上記チャンバ内に導入されない。
[0034]上記ＬＦＭを通過する液体フローが、一旦安定すると、気化器２０２の入力バルブ２６２は、プロセスキャリアガス源２０８に接続された第１の入力２８１からのキャリアガスを受容するために切り換えられ、気化器２０２の出力バルブ２７２は、第１の出力２９１に切り換えられて気化器出力２９１に向けられ、気化器２０２は、プロセスモードで作動するように規定される。該プロセスモードにおいては、気化器２０２は、安定した量の気化した前駆体を生成し、また、結果として生じる成長膜は、矛盾しない濃度特性を示す。
[0035]図３を見ると、絶縁膜堆積後のウェーハの急速昇降温処理（ＲＴＰ）のための、マルチチャンバシステム１０の一部であるチャンバ１４の実施形態が示されている。以下に説明するＲＴＰチャンバの実施形態１４は、一般に、４つの主要な構成要素を含む。第１の構成要素は、放射状熱源またはランプヘッド１３０からなる。第２及び第３の構成要素は、温度測定装置１３２と、ランプヘッド１３０を駆動するクローズドループ制御装置１３４とで構成されている。第４の構成要素は、ウェーハ処理チャンバ１３６である。高反射コーティングは、半導体処理に影響を及ぼさない材料を使用して、チャンバの底部プレート１３８に施される。図３が、ＲＴＰウェーハ処理チャンバ１３６、ランプヘッド１３０及び温度測定装置１３２の一部について詳述していることに注意されたい。
[0036]ガスの取扱い、低圧動作及びウェーハの交換のための準備は、ＲＴＰウェーハ処理チャンバ１３６内で行われる。（一点鎖線で示す）ウェーハ５０は、ウェーハ５０の外縁部のみに接触するシリコンカーバイド支持リング１４０によって、チャンバ１３６内で支持される。該リングは、上記チャンバの底部内に伸び、ベアリング（図示せず）により支持されている石英シリンダ１４２上に取り付けられている。該ベアリングは、ウェーハ５０及びアセンブリ（例えば、リング、石英シリンダ等）を回転させるために使用される外部モータ（図示せず）に磁気結合されている。光ファイバ１４４に接続された温度測定プローブは、図３に示すように、上記チャンバの底部内に設けられている。このＲＴＰチャンバシステムの構造は、該チャンバの材質を変更し、プロセスの要求及びウェーハの種類を受け入れるように設計する柔軟性をもたらすが、上記放射状熱源及び温度測定及び制御装置のデザインは、本質的に変わらない。次に、これらの構成要素の詳細について説明する。
[0037]ランプヘッド１３０は、水ジャケットハウジングまたはアセンブリ１４８内のハニカムチューブ１４６で形成されている。各チューブ１４６は、反射部と、ハニカムライトパイプ装置１５０を形成するタングステンハロゲンランプアセンブリとを含む。視準ライトパイプからなるこの密接してパックされた六辺形の構成は、良好な空間分解能を伴う高出力密度を有する放射状エネルギ源を実現できる。ウェーハの回転は、ランプ間の変動を滑らかにするのに利用され、それによってランプ性能を整合させる必要をなくす。
[0038]図３の説明を続けると、石英窓１５２は、ランプヘッド１３０をチャンバ１３６から分離する。一般に、約４ミリメータ（ｍｍ）の薄い窓が使用され、それにより、吸収熱量を最少化することにより「熱塑性復原力」を低減する。窓１５２は、ランプヘッド１３０との接触により冷却される。低減された圧力動作の場合、窓１５２は、アダプタプレート（図示せず）と置き換えてもよい。
[0039]製造環境における信頼性のあるウェーハ処理のためのランプヘッド１３０のデザインの重要な態様は、放射状熱源としての堅牢性である。ランプヘッド装置１３０は、ランプ１５０を、その定格値以下で良好に動作できるような十分な余裕をもって設計される。このデザインにおける多数のランプ（実施形態は、２００ｍｍウェーハの場合、通常、１８７のランプを有する）の使用は、ランプの余剰を生じる。動作中に、いずれか一つの領域においてランプが故障した場合、マルチポイントクローズドループ制御は、温度設定ポイントを維持する。ウェーハの回転を利用することにより、プロセスのパフォーマンスが低下しないように、発生する可能性がある局部強度変動が平均化される。
[0040]堆積されたＢＰＳＧ膜層の急速昇降温処理は、湿潤雰囲気（例えば、スチーム、Ｈ２Ｏ）、Ｈ２とＯ２とのその場での反応により形成された湿潤雰囲気またはそれらを組み合せたものにおいて実行することができる。図３に示すように、一実施形態においては、水素供給部１５４及び酸素供給部１５６は、ＲＴＰチャンバ１４に接続されている。上述したように、堆積されたＢＳＧ及びＢＰＳＧ層／膜のアニールは、図３に示す具体例としてのＲＴＰチャンバを使用して、あるいは、（バッチ処理のための）ファーネス加熱を用いて実行することができる。
[0041]図１及び図４を参照すると、マルチチャンバシステム１０は、マルチチャンバＣＶＤ装置の全ての動作を制御するシステムコントローラ２０をさらに含む。本発明の一実施形態においては、システムコントローラ２０は、ハードディスクドライブ（メモリ２２）と、フロッピーディスクドライブと、プロセッサ２４とを含む。ＣＲＴモニタ及びキーボード等の入力／出力装置２６は、ユーザとコントローラ２０との間をインターフェースするのに使用される。
[0042]システムコントローラ２０は、メモリ２２のようなコンピュータが読み取り可能なメディアに蓄積されたコンピュータプログラムであるシステムコントロールソフトウェアを実行する。好ましくは、メモリ２２はハードディスクドライブであるが、メモリ２２は、他のタイプのメモリであってもよい。上記コンピュータプログラムは、タイミング、ガスの混合、チャンバの圧力、チャンバ温度、ランプ出力レベル、サセプタの位置及び特定のプロセスのその他のパラメータを命令する命令セットを含む。当然、例えば、フロッピーディスクや他の適当なドライブを含む他のメモリデバイスに蓄積されたプログラム等の他のコンピュータプログラムも、コントローラ２０を操作するのに用いることができる。
[0043]ボロンリッチなシリコンガラス膜及びＢＰＳＧ膜を堆積及びリフロー（例えば、アニール）するプロセスは、メモリ２２に蓄積され、かつコントローラ２０によって実行されるコンピュータプログラムプロダクトを使用して実施することができる。コンピュータプログラムコードは、６８０００アセンブリ言語、Ｃ、Ｃ＋＋、パスカル、フォートラン、または他の言語等の従来のコンピュータが読み取り可能なプログラミング言語で書き込むことが可能である。適切なプログラムコードは、従来のテキストエディタを用いて、単一のファイルまたは複数のファイルに入力されて、該コンピュータのメモリ装置等のコンピュータが使用可能なメディアに蓄積または組み入れられる。入力したコードテキストが、高級言語である場合には、該コードはコンパイルされ、その結果生じるコンパイラコードは、プリコンパイルされたウィンドウズライブラリルーチンのオブジェクトコードとリンクされる。該リンクされたコンパイルオブジェクトコードを実行するために、システムユーザは、該オブジェクトコードを呼び出して、コンピュータシステムに該コードをメモリにロードさせ、ＣＰＵは、そこから該コードを読み出して実行し、該プログラム内で識別されたタスクを実行する。また、本発明によるボロンリッチなまたはボロンリンドープトアモルファスまたは多結晶シリコン膜の堆積及びリフローを実行するのに必要な、反応ガスの流量及び組成、温度及び圧力等のプロセスパラメータもメモリ２２に蓄積される。
[0044]図４は、図１のマルチチャンバシステムのシステムコントローラ２０のメモリ２２に蓄積されたシステムコントロールコンピュータプログラムの階層の実施形態を示す。該システムコントロールプログラムは、チャンバ管理サブルーチン３０を含む。また、チャンバ管理サブルーチン３０は、選択されたプロセスのセットを実行するのに必要なチャンバ構成要素の動作を制御する様々なチャンバ構成要素サブルーチンの実行を制御する。チャンバ構成要素サブルーチンの実施例は、プロセス反応ガス制御サブルーチン３２である。当業者は、どのプロセスが、プロセスチャンバ１２、１４、１６、１８内で実行されるよう所望されているかによって、他のチャンバ制御サブルーチンを含むことができることを容易に認識するであろう。動作中、チャンバ管理サブルーチン３０は、実行している特定のプロセスセットにしたがって、上記プロセス構成要素サブルーチンを選択的にスケジュールし、あるいは呼び出す。一般に、チャンバ管理サブルーチン３０は、様々なチャンバ構成要素をモニタするステップと、実行すべき上記プロセスセットのためのプロセスパラメータに基づいて、どの構成要素が操作を必要としているかを判断するステップと、該モニタステップ及び判断ステップに応答して、チャンバ構成要素サブルーチンを実行させるステップとを含む。
[0045]反応ガス制御サブルーチン３２は、反応ガスの組成及び流量を制御するプログラムコードを有する。反応ガス制御サブルーチン３２は、安全遮断弁の開／閉位置を制御し、また、所望のガス流量を得るために、上記マスフローコントローラを増減する。反応ガス制御サブルーチン３２は、全てチャンバ構成要素サブルーチンであり、かつ所望のガス流量に関連するチャンバ管理サブルーチンプロセスパラメータから受け取る際に、チャンバ管理サブルーチン３０によって呼び出される。通常、反応ガス制御サブルーチン３２は、上記ガス供給ラインを開いて、（i）必要なマスフローコントローラを読み取るステップと、（ii）該読み取ったものを、チャンバ管理サブルーチン３０から受け取った所望の流量と比較するステップと、（iii）必要に応じて、上記ガス供給ラインの流量を調節するステップとを繰り返すことによって作動する。さらに、反応ガス制御サブルーチン３２は、危険な流量に対するガス流量をモニタするステップと、危険な状態が検知されたときに、上記安全遮断弁を作動させるステップとを含む。
[0046]圧力制御サブルーチン３４は、上記絞り弁の開口サイズを調節することによりチャンバ１２、１４、１６および／または１８内の圧力を制御するプログラムコードを備え、全体のプロセスガスフロー、上記プロセスチャンバのサイズ、および上記排気装置のためのポンピング設定圧力に対して所望のレベルに該チャンバ圧力を制御する。圧力制御サブルーチン３４が、上記チャンバに接続された一つまたはそれ以上の従来の圧力マノメータを読み取ることにより、チャンバ１２、１４、１６および／または１８内の圧力を測定するように作動したときに、該測定値を目標の圧力と比較し、該目標の圧力に対応する記憶された圧力テーブルからＰＩＤ（比例、積分及び微分）値を得て、該圧力テーブルから得られた該ＰＩＤ値にしたがって上記絞り弁を調節する。別法として、圧力制御サブルーチン３４は、チャンバ１２、１４、１６および／または１８を所望の圧力に調節する特定の開口サイズまで上記絞り弁を開閉するように書き込むことができる。
[0047]ランプ制御サブルーチン３６は、基板５０を加熱するのに使用される、チャンバ１２、１４内の基板支持部材（例えば、サセプタ）及びランプに供給されるパワーを制御するためのプログラムコードを含む。また、ランプ制御サブルーチン３６は、温度パラメータによっても呼び出される。ランプ制御サブルーチン３６は、上記基板支持部材（図２の部材１１０）に向けられた温度測定素子の電圧出力を測定することにより該温度を測定し、測定した温度を目標温度と比較して、該目標温度を得るために、上記ランプに印加されるパワーを増加または減少させる。
[0048]出願人は、絶縁膜を基板上に形成して窒化物の消耗を低減するプロセスのコードをプログラム内に蓄積した。上記コンピュータが読み取り可能なプログラムは、シリコン源、酸素源及びボロン源を上記反応チャンバ内に供給するガス分配システムを制御すると共に、該反応チャンバ内へのリン源の供給を遅らせて、該チャンバ内に配置された基板上に存在する窒化物層の上に、ホウケイ酸ガラス層を形成する命令を含む。該コンピュータが読み取り可能なプログラムは、さらに、リン、シリコン、酸素及びボロン源を上記反応チャンバ内に供給して、上記ホウケイ酸ガラス層上にシリコンボロンリンガラス層を形成する命令を含む。
[0049]図５、図６を参照すると、本発明の一実施形態による、半導体ウェーハ上へのシリコンボロンリンガラス膜の堆積中に、ドーパント濃度を選択的に制御して、窒化物の消耗を低減する方法が記載されている。本発明によれば、窒化シリコンバリア層（図６の部材５４）を有するシリコン基板／ウェーハ（図６の部材５２）が、反応チャンバ内に配置される（図５のブロック５０２参照）。
[0050]シリコン源、酸素源、ボロン源及びリン源は、上記反応チャンバシステム内に選択的に供給される。上述したように、該反応チャンバシステムは、プロセスモードまたは切換えモードで作動することができるガス分配システム（図２の部材１０８）を含む。そのため、該反応チャンバシステムは、基板上にボロンリッチなガラス膜を制御して堆積するために、選択された反応物（例えば、ＴＥＯＳ、ＴＥＢ）のうちのいくつかを注入し、他の反応物（例えば、ＴＥＰＯ）を注入することを遅らせることができる。また、上記反応チャンバシステムは、ドープされたＢＰＧＳ膜を上記基板上に制御して堆積する基板処理のために、全ての反応物（例えば、ＴＥＯＳ、ＴＥＢ、ＴＥＰＯ等）を上記反応チャンバに注入することができる。また、上記ガス分配システムは、反応物を上記チャンバ内に導入する前に、反応物のフローを安定化する（図５のブロック５０３）。
[0051]図５のブロック５０４において、上記方法は、安定化されたシリコン、酸素及びボロン源を上記反応チャンバに供給または注入すると共に、上記リン源（例えば、ＴＥＰＯ）を上記チャンバに供給または注入することを、所定時間遅らせて、ホウケイ酸ガラス（ＢＳＧ）またはボロンリッチなシリコンガラス膜（図６の５６）を上記基板上の窒化物バリア層の上に形成または成長させることにより続けられる。本発明の一実施形態においては、上記リン源を上記チャンバに注入することを遅らせるための上記所定時間は、約３〜３０秒の範囲、好ましくは、約１０秒である。
[0052]次に、（図５のブロック５０６）上記リン源が上記チャンバに注入されると共に、上記シリコン、酸素及びボロン源を該チャンバに注入することが継続されて、上記ホウケイ酸ガラス膜上にシリコンボロンリンガラス（ＢＰＳＧ）膜（図６の５８）を堆積する。
[0053]堆積後、上記ボロンリッチなシリコンガラス膜及びその上に堆積したＢＰＳＧ膜を有する上記基板（図６の５０）は、該ＢＰＳＧ膜のリフロー（例えば、膜層の平坦化、および膜中のギャップ／ボイドの充填）、および窒化物の消耗（図５のブロック５０８）を容易にするために、炉内において、スチームまたは水の湿潤雰囲気中、または、Ｈ２とＯ２のその場での反応によって生成された湿潤雰囲気中で、約７５０℃〜１０５０℃の範囲の温度でアニールされる。上記ＢＰＳＧ膜をアニール／リフローすることは、基板処理に使用されるどのような種類の熱炉でも実行することができ、好ましくは、上述したＲＴＰチャンバで行われる。ＢＰＳＧ膜と上記窒化物バリア層との間に堆積された上記ボロンリッチなシリコン膜は、窒化物とリンとの間のスチームアニール中の反応を遅らせる拡散層として作用する。
[0054]具体例としての実施形態のプロセス方法において、２００ｍｍシステムの場合、ＴＥＢの流量は、好ましくは、毎分約１００〜３００ｍｇ（ｍｇｍ）の範囲であり、好ましくは、約２００ｍｇｍである。ＴＥＰＯの流量は、所望のドーパント濃度により、約１０〜１５０ｍｇｍの範囲であり、好ましくは、約１０ｍｇｍであり、上記ＴＥＯＳの流量は、約２００〜１０００ｍｇｍの範囲であり、好ましくは約６００ｍｇｍである。気化したＴＥＯＳ、ＴＥＢ及びＴＥＰＯガスは、その後、約２０００〜８０００立方センチメートル（ｓｃｃｍ）の範囲、好ましくは約６０００ｓｃｃｍの速度で流れるヘリウムキャリアガスと混合される。Ｏ３の形態をとる酸素は、約２０００〜６０００ｓｃｃｍの範囲の流量で導入され、好ましくは、約４０００ｓｃｃｍの流量で導入される。該オゾン混合物は、約５〜２０重量パーセント（重量％）の酸素を含む。
[0055]上記の条件は、リンの上記窒化物バリア層との反応を防ぐのに十分な厚さを有するＢＳＧまたはボロンリッチな層／膜をもたらす。一実施形態においては、該ＢＳＧ層は、７５〜１５０オングストローム（Å）の範囲の厚さを有する。リンの上記反応チャンバへの注入を遅らせるための上記所定時間のような堆積時間を制御することにより、上記堆積されたＢＳＧ膜の厚さは、容易に制御することができる。
[0056]また、上記の条件は、２０００〜６０００（Å／ｍｉｎ）の速度で堆積されるＢＰＳＧ膜をもたらす。メタル形成前の層間絶縁膜（ｐｒｅ−ｍｅｔａｌ ｄｉｅｌｅｃｔｒｉｃ）用途のための該ＢＰＳＧ層／膜の厚さは、２０００〜２００００Åの範囲であってもよい。上記堆積時間を制御することにより、堆積されたＢＰＳＧ膜の厚さは、容易に制御することができる。結果として生じるＢＰＳＧ膜は、約２〜５重量％の範囲のボロン濃度レベルと、約２〜９重量％の範囲のリン濃度レベルを有し、該ＢＰＳＧ膜／層中のボロン及びリンの濃度の全重量パーセントは、約１０重量％になる。一実施形態においては、結果として生じるＢＰＳＧ膜は、約３重量％のボロン濃度レベルと、約７重量％のリン濃度レベルを有する。
[0057]図７を参照すると、本発明の方法及び装置を用いて、発明者により行われた実験は、ＴＥＰＯ源の注入遅れ時間が増すにつれて（上記ＢＳＧ膜の厚さが増すにつれて）窒化物の消耗が低減されることを示している。特定の基板処理システム及びＣＶＤ膜堆積方法の場合、約１０秒の所定のＴＥＰＯ注入遅れ時間は、ボイドがなくギャップが充填された状態の、堆積されかつリフローされたＢＰＳＧ膜に対する目標の要求である１５〜２０オングストローム（Å）の窒化物の消耗を十分に満たす。
[0058]上記リン源の上記反応チャンバ時間内への供給を遅らせるための、あるいは、該リン源を遅らせて注入するための上記所定時間は、通常、所望の窒化物層の消耗量及び上記シリコンボロンリンガラス層内のリン及びボロン源の濃度に関して選択されることに注意すべきである。また、シリコンボロンリンガラス膜の堆積（およびそれに伴って、上記窒化物層上への最初のＢＳＧ膜の形成）中に、リン源を、他の反応物及びキャリアガスと共に上記ＣＶＤチャンバ内に注入することを遅らせる上記所定時間は、それらに限定するものではないが、集積回路の製造者によって用いられる特定の基板処理方法（例えば、反応物／キャリア注入流量、反応物の種類）、使用される上記ＣＶＤチャンバシステムの特定の特性（例えば、堆積速度、アニール温度の昇降温性能、上記ガス分配システムの構成）、および集積回路製造において公知のその他の要因を含む多くの要因に依存する。
[0059]リンが、堆積のために上記チャンバに導入される上記遅れ時間を調整することにより、ボロンリッチな層を、窒化物とリンとの間で、スチームアニール中の反応を遅らせる拡散層として機能する上記ＢＰＳＧと窒化物層との間の積層物内に形成することができる。
[0060]したがって、半導体ウェーハ上へのシリコンボロンリンガラス膜の堆積中に、ドーパント濃度を選択的に制御して窒化物の消耗を低減する方法及び装置について説明してきた。特定の装置、パラメータ、方法及び材料を含む特定の実施形態について記載してきたが、当業者は、本開示を読んで、上記開示した実施形態に対する様々な変更例をはっきりと理解するであろう。従って、そのような実施形態が、広い本発明の実例にすぎず、かつ本発明を限定するものではなく、また本発明が、図示及び記載した特定の実施形態に限定されないことを理解すべきである。
本発明の一実施形態による、窒化物の消耗を低減するための、基板上へのドープされたシリコン酸化物膜の制御された堆積のための、具体例としてのマルチチャンバシステムの図を概略的に示す。 図１のマルチチャンバシステムの一部である、基板上へのドープされたシリコン酸化物膜の制御された堆積のためのチャンバ及びプロセスガス分配システムの具体例としての一実施形態を示す。 図１のマルチチャンバシステムにおける、ドープしたシリコン酸化物層の堆積後の基板のリフローのための、瞬時熱処理チャンバ等の熱処理チャンバの具体例としての一実施形態を示す。 図１のマルチチャンバシステムのシステムコントローラのメモリ内に蓄積されたシステムコントロールコンピュータプログラムの階層構造の具体例としての一実施形態を示す。 本発明の一実施形態に係る、半導体ウェーハ上へのシリコンボロンリンガラス膜の堆積中に、ドーパント濃度を選択的に制御して、窒化物の消耗を低減する方法を概略的に示す。 本発明の一実施形態に係る、窒化物層を有し、かつＢＳＧ膜及び窒化物の消耗を低減するように制御されて堆積されたＢＰＳＧ膜を有する基板の単純化した断面図である。 本発明の方法及び装置を用いて得られた、窒化物の消耗対ＴＥＰＯ注入遅延時間の実験結果を示す。
符号の説明
１０…マルチチャンバシステム、１２、１４、１６、１８…チャンバ、２０…システムコントローラ、２２…メモリ、２４…プロセッサ、２６…入力／出力装置、５０…ウェーハ、５２…、５４…、５６…、５８…、１３０…ランプヘッド、１３２…温度測定装置、１３４…クローズドループ制御装置、１３６…ウェーハ処理チャンバ、１３８…底部プレート、１４０…シリコンカーバイド支持リング、１４２…石英シリンダ、１４４…光ファイバ、１４６…チューブ、１４８…アセンブリ、１５０…ハニカムライトパイプ装置、１５２…窓、１５４…水素供給部、１５６…酸素供給部。

Claims (4)

  1. 集積回路の製造中に、窒化物の消耗を制御する方法であって、
    窒化物層を有する基板を反応チャンバ内に配置するステップ、
    シリコン源、酸素源、ボロン源及びリン源を供給するステップ、
    前記シリコン、酸素、ボロン及びリン源を前記反応チャンバ内に注入すると共に、前記リン源を前記反応チャンバ内に注入することを所定時間遅らせて、前記窒化物層上にボロンリッチなケイ酸ガラス膜を堆積するステップ、
    前記所定時間後に、前記リン源を前記チャンバ内に注入すると共に、前記シリコン、酸素及びボロン源を前記チャンバ内に注入することを継続して、前記ボロンリッチなケイ酸ガラス膜上に、約２〜９重量％のリンを含有するシリコンボロンリンガラス膜を堆積するステップと、
    リン源を遅らせて注入するための所定時間は所望の窒化物層の消耗量に関して選択され、窒化物層の一部を消耗させるために前記シリコンボロンリンガラス膜をアニールするステップを含む方法。
  2. 前記窒化物層上に前記ボロンリッチなケイ酸ガラス膜を堆積するための前記所定時間が、約３〜３０秒の範囲である、請求項１に記載の方法。
  3. 所望の窒化物層の消耗量は１５〜２０オングストロームの範囲である請求項１に記載の方法。
  4. 窒化物層上にボロンリッチなケイ酸ガラス膜を堆積する所定時間は約１０秒である請求項１に記載の方法。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4071968B2 (ja) * 2002-01-17 2008-04-02 東芝三菱電機産業システム株式会社 ガス供給システム及びガス供給方法
JP4074461B2 (ja) * 2002-02-06 2008-04-09 東京エレクトロン株式会社 成膜方法および成膜装置、半導体装置の製造方法
JP3973605B2 (ja) * 2002-07-10 2007-09-12 東京エレクトロン株式会社 成膜装置及びこれに使用する原料供給装置、成膜方法
US20050186339A1 (en) * 2004-02-20 2005-08-25 Applied Materials, Inc., A Delaware Corporation Methods and apparatuses promoting adhesion of dielectric barrier film to copper
US8735394B2 (en) 2005-02-18 2014-05-27 Abraxis Bioscience, Llc Combinations and modes of administration of therapeutic agents and combination therapy
CN105288630A (zh) 2005-02-18 2016-02-03 阿布拉科斯生物科学有限公司 治疗剂的组合和给予方式以及联合治疗
US20060234441A1 (en) * 2005-04-13 2006-10-19 Promos Technologies Inc. Method for preparing a deep trench
US20070104868A1 (en) * 2005-11-08 2007-05-10 Kim Sung R Method and apparatus for manufacturing semiconductor device
CN1978701A (zh) * 2005-12-05 2007-06-13 中芯国际集成电路制造(上海)有限公司 改善介电层过程形成的集成电路的击穿电压的方法和装置
CN101202226B (zh) * 2006-12-11 2010-05-12 上海华虹Nec电子有限公司 一种改善金属前介质pmd填充特性的集成方法
US7883745B2 (en) * 2007-07-30 2011-02-08 Micron Technology, Inc. Chemical vaporizer for material deposition systems and associated methods
CA2753621A1 (en) * 2009-03-02 2010-09-10 The University Of British Columbia Antibodies and epitopes specific to misfolded prion protein
KR20130028727A (ko) 2010-03-29 2013-03-19 아브락시스 바이오사이언스, 엘엘씨 치료제의 약물 전달 및 유효성 향상 방법
SG10201906075VA (en) 2010-03-29 2019-08-27 Abraxis Bioscience Llc Methods of treating cancer
US20110265951A1 (en) * 2010-04-30 2011-11-03 Applied Materials, Inc. Twin chamber processing system
SG186112A1 (en) 2010-06-04 2013-01-30 Abraxis Bioscience Llc Methods of treatment of pancreatic cancer
EP2794733B1 (en) 2011-12-21 2019-05-15 Basf Se Method for manufacturing cmp composition and application thereof
US9006020B2 (en) 2012-01-12 2015-04-14 First Solar, Inc. Method and system of providing dopant concentration control in different layers of a semiconductor device
US20130284090A1 (en) * 2012-04-26 2013-10-31 Ganesh Balasubramanian Compensating concentration uncertainity
DE102012025429A1 (de) * 2012-12-21 2014-06-26 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Dotierung von Halbleitersubstraten sowie dotiertes Halbleitersubstrat
US9455136B2 (en) * 2015-01-23 2016-09-27 Infineon Technologies Austria Ag Controlling the reflow behaviour of BPSG films and devices made thereof
KR102298603B1 (ko) 2015-05-19 2021-09-06 삼성전자주식회사 산화막 및 집적회로 소자와 이들의 제조 방법
CN105668998B (zh) * 2016-01-11 2019-11-05 苏州工业园区纳米产业技术研究院有限公司 一种p5000机台bpsg工艺的改进设备
US11009455B2 (en) 2018-07-31 2021-05-18 Applied Materials, Inc. Precursor delivery system and methods related thereto
US11618949B2 (en) * 2019-11-08 2023-04-04 Applied Materials, Inc. Methods to reduce material surface roughness

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02304947A (ja) * 1989-05-05 1990-12-18 American Teleph & Telegr Co <Att> 半導体デバイスの製造方法
JPH0513406A (ja) * 1991-06-28 1993-01-22 Ricoh Co Ltd Ｌｓｉ素子用のｂｐｓｇリフロー膜
JPH09106985A (ja) * 1995-10-12 1997-04-22 Sony Corp 平坦化層間絶縁膜の形成方法
WO1997024755A1 (en) * 1995-12-29 1997-07-10 Lam Research Corporation Semiconductor structure using modulation doped silicate glasses
JPH10154706A (ja) * 1996-11-13 1998-06-09 Applied Materials Inc 浅いトレンチ分離のための方法及び装置
WO1999057329A1 (en) * 1998-05-05 1999-11-11 Applied Materials, Inc. A sub-atmospheric chemical vapor deposition system with dopant bypass
WO2000031788A1 (en) * 1998-11-25 2000-06-02 Applied Materials, Inc. Bpsg reflow method
JP2001168092A (ja) * 1999-01-08 2001-06-22 Toshiba Corp 半導体装置およびその製造方法
KR20010055915A (ko) * 1999-12-13 2001-07-04 윤종용 반도체 제조방법의 층간절연막 형성방법
JP2002043314A (ja) * 2000-06-15 2002-02-08 Samsung Electronics Co Ltd 絶縁膜およびその製造方法、ならびに半導体装置およびその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4557950A (en) * 1984-05-18 1985-12-10 Thermco Systems, Inc. Process for deposition of borophosphosilicate glass
US5094984A (en) * 1990-10-12 1992-03-10 Hewlett-Packard Company Suppression of water vapor absorption in glass encapsulation
US5356722A (en) * 1992-06-10 1994-10-18 Applied Materials, Inc. Method for depositing ozone/TEOS silicon oxide films of reduced surface sensitivity
US5656556A (en) * 1996-07-22 1997-08-12 Vanguard International Semiconductor Method for fabricating planarized borophosphosilicate glass films having low anneal temperatures
US5994209A (en) * 1996-11-13 1999-11-30 Applied Materials, Inc. Methods and apparatus for forming ultra-shallow doped regions using doped silicon oxide films
US6030445A (en) * 1997-05-15 2000-02-29 Advanced Delivery & Chemical Systems, Ltd. Multi-component mixtures for manufacturing of in situ doped borophosphosilicate
US6110556A (en) * 1997-10-17 2000-08-29 Applied Materials, Inc. Lid assembly for a process chamber employing asymmetric flow geometries
US6121164A (en) * 1997-10-24 2000-09-19 Applied Materials, Inc. Method for forming low compressive stress fluorinated ozone/TEOS oxide film
JP3050193B2 (ja) * 1997-11-12 2000-06-12 日本電気株式会社 半導体装置及びその製造方法
US6117244A (en) * 1998-03-24 2000-09-12 Applied Materials, Inc. Deposition resistant lining for CVD chamber
US6159870A (en) * 1998-12-11 2000-12-12 International Business Machines Corporation Borophosphosilicate glass incorporated with fluorine for low thermal budget gap fill
EP1139403A1 (en) * 2000-03-27 2001-10-04 Infineon Technologies AG Method for depositing a doped silicon oxide
US7011710B2 (en) * 2000-04-10 2006-03-14 Applied Materials Inc. Concentration profile on demand gas delivery system (individual divert delivery system)

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02304947A (ja) * 1989-05-05 1990-12-18 American Teleph & Telegr Co <Att> 半導体デバイスの製造方法
JPH0513406A (ja) * 1991-06-28 1993-01-22 Ricoh Co Ltd Ｌｓｉ素子用のｂｐｓｇリフロー膜
JPH09106985A (ja) * 1995-10-12 1997-04-22 Sony Corp 平坦化層間絶縁膜の形成方法
WO1997024755A1 (en) * 1995-12-29 1997-07-10 Lam Research Corporation Semiconductor structure using modulation doped silicate glasses
JPH10154706A (ja) * 1996-11-13 1998-06-09 Applied Materials Inc 浅いトレンチ分離のための方法及び装置
WO1999057329A1 (en) * 1998-05-05 1999-11-11 Applied Materials, Inc. A sub-atmospheric chemical vapor deposition system with dopant bypass
WO2000031788A1 (en) * 1998-11-25 2000-06-02 Applied Materials, Inc. Bpsg reflow method
JP2001168092A (ja) * 1999-01-08 2001-06-22 Toshiba Corp 半導体装置およびその製造方法
KR20010055915A (ko) * 1999-12-13 2001-07-04 윤종용 반도체 제조방법의 층간절연막 형성방법
JP2002043314A (ja) * 2000-06-15 2002-02-08 Samsung Electronics Co Ltd 絶縁膜およびその製造方法、ならびに半導体装置およびその製造方法

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