KR20010055915A - 반도체 제조방법의 층간절연막 형성방법 - Google Patents

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Abstract

목적 : 층간절연막 증착초기에 보론과 포스포러스의 소스가스가 안정화되어 플로우되는 시간 차이에 의해 하부막질 상에 BSG층을 먼저 형성시킨 후 층간절연막을 완성함으로써 보이드 형성 및 하부막질의 식각을 방지할 수 있는 반도체 제조방법의 층간절연막 형성방법에 대해 개시한다.
구성 : 본 발명의 반도체 제조방법의 층간절연막 형성방법은, 에치스토퍼를 형성시키는 단계와; 소스가스들이 안정화되는 시간에 차이를 두어 소정 두께의 제1 절연막인 BSG층을 먼저 형성시키는 단계와; 제1 절연막 상에, 소스가스들에 의해 제2 절연막인 BPSG층을 형성시키는 단계와; 웨트 플로우시키는 단계;를 포함하여 이루어진 것을 특징으로 한다.
효과 : 에치스토퍼와 층간절연막인 BPSG층 사이에 BSG층이 형성됨으로써 웨트 플로우시 발생하는 인산(H3PO4)에 의해 에치스토퍼가 식각되는 것을 방지할 수 있다. 또한, 보론과 포스포러스의 소스가스를 시간차를 두고 안정화시켜 공급함으로써 보이드 형성을 방지할 수 있다. 결국, 반도체소자의 특성을 향상시켜 수율을 향상시킬 수 있다.

Description

반도체 제조방법의 층간절연막 형성방법{Method for fabricating Inter layer dielectric in the manufacturing semiconductor}
본 발명은 반도체 제조방법에 관한 것으로, 특히 층간절연막 증착초기에 보론과 포스포러스의 소스가스가 안정화되어 플로우되는 시간 차이에 의해 하부막질 상에 BSG층을 먼저 형성시킨 후 층간절연막을 완성함으로써 보이드 형성 및 하부막질의 식각을 방지할 수 있는 반도체 제조방법의 층간절연막 형성방법에 관한 것이다.
층간절연막(Inter Layer Dielectric)을 증착할 때 초기에는 보론(B)과 포스포러스(P)가 거의 플로우되지 않는 상태에서 막질이 증착되어 후속 공정인 층간절연막 플로우시 BPSG와의 유속 차이에 의해 보이드가 형성되는 문제가 있다.
이러한 문제를 해결하기 위한 방안으로 보론과 포스포러스의 소스인 트리에틸보레이트(TEB), 트리에틸포스페이트(TEPO)를 플로우하여 안정화시키는 방법이 도입되었다. 그러나, 이 경우도 하부막질인 실리콘 질화막이 식각되어 활성영역의 실리콘 기판이 산화되는 문제점이 발생한다.
이는, 층간절연막 증착 초기에 플로우된 TEPO, TEB에 의해서 포스포러스와 보론이 실리콘 질화막과의 계면에 존재하다가 후속하는 웨트 플로우(wet flow)시, 주입되는 H2및 02가스에 의해 인산(H3PO4)이 형성된다. 상기 인산은 실리콘 질화막의 식각물질로서, 결국 계면 상의 인산은 실리콘 질화막을 식각하게 되고, 만약 완전히 식각이 이루어진다면 O2가스에 의해 실리콘 기판이 산화되는 것이다. 이는 도 3과 도 4에 잘 나타나 있다.
도 3은 종래의 층간절연막 형성방법을 수행한 결과물을 개략적으로 나타낸 단면도이고, 도 4는 종래의 층간절연막 형성에 사용되는 소스가스의 안정화 과정을 나타낸 그래프이다.
도 3을 참조하면, 기판(10) 상에 소정의 공정을 수행한 결과물인 패턴(20) 상에 실리콘 질화막(30)이 형성되어 있고, 상기 실리콘 질화막(30) 상에 층간절연막인 BPSG층(40)이 형성되어 있다.
이 때, 상기 층간절연막이 형성될 시에는, 도 4에 도시된 바와 같이, 초기에는 보론과 포스포러스가 거의 플로우되지 않는 상태에서 막질이 증착되어 후속 공정인 층간절연막 플로우시 BPSG와의 유속의 차이에 의해 보이드가 형성될 수 있음을 알 수 있다.
또한, 증착된 층간절연막인 BPSG와 에치스토퍼인 실리콘 질화막 사이에는 포스포러스가 존재하게 되어 이후에 진행하는 웨트 플로우시 인산이 발생하게 되며, 상기 발생된 인산이 실리콘 질화막을 식각할 수 있는 구조로 되어 있음을 알 수 있다.
이와 같이, 종래에는 층간절연막 형성시 보이드 형성 및 인산에 의한 실리콘 질화막의 식각에 따른 실리콘 기판의 산화가 진행되어 반도체소자의 특성을 열화시키는 문제점이 있었다.
따라서, 본 발명의 목적은 층간절연막 증착초기에 보론과 포스포러스의 소스가스가 안정화되어 플로우되는 시간 차이에 의해 하부막질 상에 BSG층을 먼저 형성시킨 후 층간절연막을 완성함으로써 보이드 형성 및 하부막질의 식각을 방지할 수 있는 반도체 제조방법의 층간절연막 형성방법을 제공하는데 있다.
도 1은 본 발명의 일 실시예에로서, 층간절연막 형성방법을 수행한 결과물을 개략적으로 나타낸 단면도,
도 2는 본 발명의 층간절연막 형성에 사용되는 소스가스의 안정화 과정을 나타낸 그래프,
도 3은 종래의 층간절연막 형성방법을 수행한 결과물을 개략적으로 나타낸 단면도,
도 4는 종래의 층간절연막 형성에 사용되는 소스가스의 안정화 과정을 나타낸 그래프이다.
**도면의 주요부분에 대한 부호의 설명**
100 : 기판 200 : 패턴
300 : 실리콘 질화막 400 : BPSG층
500 : BSG층
상기한 목적을 달성하기 위해 본 발명의 반도체 제조방법의 층간절연막 형성방법은, 소정의 공정을 수행한 웨이퍼 상에 에치스토퍼를 형성시키는 단계와; 상기 에치스토퍼 상에, 적어도 서로 다른 두개 이상의 소스가스를 플로우시키되 상기 소스가스들이 안정화되는 시간에 차이를 두어 소정 두께의 제1 절연막을 먼저 형성시키는 단계와; 상기 제1 절연막 상에, 상기 소스가스들에 의해 제2 절연막을 형성시키는 단계와; 상기 결과물 상에, 공정온도가 800℃ ∼ 900℃, 공정시간이 10초 ∼ 60초 범위내에서 설정된 조건으로 O2및 H2를 플로우시키는 단계;를 포함하여 이루어진 것을 특징으로 한다.
이 때, 상기 제1 절연막은 10Å ∼ 150Å 범위로 증착된 BSG층이며, 상기 제2 절연막은 BPSG층인 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명한다.
도 1은 본 발명의 일 실시예에로서, 층간절연막 형성방법을 수행한 결과물을 개략적으로 나타낸 단면도이고, 도 2는 본 발명의 층간절연막 형성에 사용되는 소스가스의 안정화 과정을 나타낸 그래프이다.
도 1을 참조하면, 기판(100) 상에 소정의 공정을 수행한 결과물인 패턴(200) 상에 실리콘 질화막(300)이 형성되어 있고, 상기 실리콘 질화막(300) 상에 층간절연막인 BPSG층(400)이 형성되어 있다. 이 때, 실리콘 질화막(300)은 100Å 정도 증착하고, 상기 층간절연막을 9.5kÅ 정도 증착한다. 여기서, 상기 실리콘 질화막은 이후에 에치스토퍼로 작용하게 된다. 상기한 구조는 종래와 동일함을 알 수 있다.
상기와 같은 구조에서는 인산에 의해 실리콘 질화막(300)이 식각되므로, 본 발명의 특징부로서, 상기 실리콘 질화막(300)과 층간절연막인 BPSG층(400) 사이에 BSG층(500)을 더 형성시키고 있다.
상기 BSG층(500)을 형성시키기 위해, 상기 층간절연막 증착 초기에 보론의 소스가스인 TEB를 안정화시킨 상태에서 플로우시킨다. 이는 도 2에 잘 도시되어 있다.
도 2에 도시된 바와 같이, TEB는 이미 안정화되어 200 sccm 정도로 플로우시키고, 대략 9초 뒤에 TEPO가 안정화되어 40 sccm 정도로 플로우됨을 알 수 있다. 여기에 TEOS가 초기부터 안정화되어 600 sccm 정도로 플로우되고 있다.
상기한 조건에 의해 실리콘 질화막 상에 BSG층이 먼저 형성됨을 알 수 있다. 상기 BSG층은 대략 100Å 내외로 증착시킨다. 이후, 상기 TEOS, TEB 및 TEPO에 의해 BPSG층이 형성된다.
한편, 상기 결과물에 웨트 플로우시키게 되는데, 상기 웨트 플로우는, 공정온도가 830℃에서, 공정시간은 30초 동안 O2와 H2를 플로우시켜 진행한다. 이 때, 종래에는 실리콘 질화막과 BPSG층의 계면상에 존재하는 P에 의해 인산이 형성되어 상기 실리콘 질화막이 식각되었으나, 본 발명은 상기한 공정 과정에 의해 상기 실리콘 질화막 상에 BSG층이 형성되어 상기 BSG층과 BPSG층의 계면상에 P가 존재한다 하더라도 인산이 상기 BSG층을 식각하지 못하므로 하부막질인 실리콘 질화막이 보호됨을 알 수 있다.
또한, 상기 층간절연막 증착 초기에 보론의 소스가스인 TEB를 안정화시킨 상태에서 플로우시킨 후, TEPO를 안정화시켜 플로우시킴으로써 보이드 형성을 억제할 수 있음을 알 수 있다.
이와 같이, 층간절연막을 형성하는 소스가스의 안정화시간에 차이를 두어 보이드 형성 및 에치스토퍼의 식각을 방지할 수 있음을 알 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 제조방법의 층간절연막 형성방법은, 에치스토퍼와 층간절연막인 BPSG층 사이에 BSG층이 형성됨으로써 웨트 플로우시 발생하는 인산에 의해 에치스토퍼가 식각되는 것을 방지할 수 있다.
또한, 보론과 포스포러스의 소스가스를 시간차를 두고 안정화시켜 공급함으로써 보이드 형성을 방지할 수 있다. 결국, 반도체소자의 특성을 향상시켜 수율을향상시킬 수 있다.
본 발명은 상술한 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식을 가진 자에 의하여 많은 변형이 가능함은 명백하다.

Claims (3)

  1. 소정의 공정을 수행한 웨이퍼 상에 에치스토퍼를 형성시키는 단계와;
    상기 에치스토퍼 상에, 적어도 서로 다른 두개 이상의 소스가스를 플로우시키되 상기 소스가스들이 안정화되는 시간에 차이를 두어 소정 두께의 제1 절연막을 먼저 형성시키는 단계와;
    상기 제1 절연막 상에, 상기 소스가스들에 의해 제2 절연막을 형성시키는 단계와;
    상기 결과물 상에, 공정온도가 800℃ ∼ 900℃, 공정시간이 10초 ∼ 60초 범위내에서 설정된 조건으로 O2및 H2를 플로우시키는 단계;
    를 포함하여 이루어진 것을 특징으로 하는 반도체 제조방법의 층간절연막 형성방법.
  2. 제 1 항에 있어서, 상기 제1 절연막은 10Å ∼ 150Å 범위로 증착된 BSG층인 것을 특징으로 하는 반도체 제조방법의 층간절연막 형성방법.
  3. 제 1 항에 있어서, 상기 제2 절연막은 BPSG층인 것을 특징으로 하는 반도체 제조방법의 층간절연막 형성방법.
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* Cited by examiner, † Cited by third party
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CN100398695C (zh) * 2001-07-20 2008-07-02 应用材料有限公司 硼磷硅酸盐玻璃沉积的方法和设备
US7638161B2 (en) 2001-07-20 2009-12-29 Applied Materials, Inc. Method and apparatus for controlling dopant concentration during BPSG film deposition to reduce nitride consumption
JP4838492B2 (ja) * 2001-07-20 2011-12-14 アプライド マテリアルズ インコーポレイテッド Ｂｐｓｇ堆積のための方法及び装置

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