KR100522423B1 - 고압 공정을 이용한 실리콘산화막 형성 방법 - Google Patents

고압 공정을 이용한 실리콘산화막 형성 방법 Download PDF

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Abstract

본 발명은 갭-필 특성을 향상시키면서도 공정의 신뢰성을 확보할 수 있는 고압 공정에 의한 실리콘산화막 형성 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판을 식각하여 복수의 트렌치를 형성하는 단계; SiH4와 O2를 소스 가스로 하며, SiH4와 O2를 제1플로우율로 사용하는 HDP CVD 공정을 실시하여 상기 트렌치의 프로파일을 따라 제1실리콘산화막을 형성하는 단계; 상기 제1플로우율 보다 높은 제2플로우율을 사용하는 HDP CVD 공정을 실시하여 상기 제1실리콘산화막이 형성된 프로파일을 따라 제2실리콘산화막을 형성하는 단계; 및 상기 제2플로우율 보다 높은 제3플로우율을 사용하는 HDP CVD 공정을 실시하여 상기 제2실리콘산화막이 상에 상기 트렌치를 갭-필하는 제3실리콘산화막을 형성하는 단계를 포함하는 고압 공정을 이용한 실리콘산화막 형성 방법을 제공한다.

Description

고압 공정을 이용한 실리콘산화막 형성 방법{METHOD FOR FABRICATION OF SILICON OXIDE USING HIGH PRESSURE PROCESS}
본 발명은 반도체소자의 절연막 형성 방법에 관한 것으로, 특히 갭-필(Gap-fill) 특성을 향상시킬 수 있는 고압 공정(High pressure process)에 의한 실리콘산화막 형성 방법에 관한 것이다.
반도체소자를 이루기 위해서는 기판 내에 트랜지스터, 비트라인 또는 금속배선 등의 복수의 단위소자가 집적되어야 하며, 이들은 특정 동작을 위한 회로 구성을 위해 전기적으로 접속되는 것 이외에는 서로 절연되어야 한다. 이렇듯 단위소자 간의 절연을 위해서 절연막이 사용되고 있으며, 그 대표적인 예가 실리콘산화막이다.
이러한 실리콘산화막 계열의 절연막으로는 BPSG(Boro Phospho Silicate Glass)막, BSG(Boro Silicate Glass)막, PSG(Phospho Silicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, SiH4와 O2를 이용한 고압 공정에 의한 실리콘산화막 또는 USG(Undoped Silicate Glass)막 등을 단독 또는 조합하여 사용하였다.
한편, 반도체소자의 고집적화가 진행됨에 따라 각 패턴과 패턴 사이의 간격은 줄어드는 반면 그 수직 높이는 증가하게 되고, 이에 따라 종횡비(Aspect ratio)는 증가하게 된다. 종횡비의 증가는 실리콘산화막 등의 절연막 증착시 좁은 틈새를 매립하는데 있어서, 갭-필 불량을 초래할 수 있다.
최근에는 갭-필(Gap-fill) 향상을 위한 SiH4와 O2를 이용한 저압 공정에 의한 실리콘산화막 예컨대, HDP(High Density Plasma) 산화막이 갭-필이 요구되는 필드산화막 또는 층간절연막 등에 주로 사용하고 있다.
하지만, 이러한 HDP CVD(Chemical Vapor Deposition) 장비를 사용하여 갭-필시에도 반도체소자의 스킴(Scheme)이 작아짐에 따라 갭-필에 한계가 있으며, 증착 균일도(Uniformity)도 나빠지게 된다.
그러나, 갭-필 특성을 향상시키기 위해 공정시의 압력을 낮추게 되면 공급되는 파워도 불안하게 되어 공정의 신뢰성(Reliability)에 문제가 발생하게 된다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 갭-필 특성을 향상시키면서도 공정의 신뢰성을 확보할 수 있는 고압 공정에 의한 실리콘산화막 형성 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 기판을 식각하여 복수의 트렌치를 형성하는 단계; SiH4와 O2를 소스 가스로 하며, SiH4와 O2를 제1플로우율로 사용하는 HDP CVD 공정을 실시하여 상기 트렌치의 프로파일을 따라 제1실리콘산화막을 형성하는 단계; 상기 제1플로우율 보다 높은 제2플로우율을 사용하는 HDP CVD 공정을 실시하여 상기 제1실리콘산화막이 형성된 프로파일을 따라 제2실리콘산화막을 형성하는 단계; 및 상기 제2플로우율 보다 높은 제3플로우율을 사용하는 HDP CVD 공정을 실시하여 상기 제2실리콘산화막이 상에 상기 트렌치를 갭-필하는 제3실리콘산화막을 형성하는 단계를 포함하는 고압 공정을 이용한 실리콘산화막 형성 방법을 제공한다.
또한, 상기의 목적을 달성하기 위하여 본 발명은, 기판 상에 돌출된 소정의 패턴을 일정 간격으로 형성하는 단계; SiH4와 O2를 소스 가스로 하며, SiH4 와 O2를 제1플로우율로 사용하는 HDP CVD 공정을 실시하여 상기 패턴이 형성된 프로파일을 따라 제1실리콘산화막을 형성하는 단계; 상기 제1플로우율 보다 높은 제2플로우율을 사용하는 HDP CVD 공정을 실시하여 상기 제1실리콘산화막이 형성된 프로파일을 따라 제2실리콘산화막을 형성하는 단계; 및 상기 제2플로우율 보다 높은 제3플로우율을 사용하는 HDP CVD 공정을 실시하여 상기 제2실리콘산화막이 상에 상기 패턴 사이를 갭-필하는 제3실리콘산화막을 형성하는 단계를 포함하는 고압 공정을 이용한 실리콘산화막 형성 방법을 제공한다.
본 발명에서는 갭-필 능력을 향상시키기 위해 증착시에 관여하는 O2 및 SiH4 등의 가스의 플로우 양을 미세하게 제어할 수 있는 MFC(Mass flow controller)를 설치하여 증착율을 낮추며 챔버 내의 파워를 안정하게 유지시킬 수 있게 챔버 압력을 높인다. 또한, 적은 양의 가스를 챔버의 중앙부로 공급시킬 수 있게 노즐(Nozzle)의 홀을 작게 함으로써, 기판에 증착되는 실리콘산화막의 균일도를 향상시킨다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 1a 내지 도 1e는 본 발명의 일실시예에 따른 반도체 소자의 소자분리 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 고압 공정에 의한 실리콘산화막 형성 공정을 살펴 본다.
도 1a를 참조하면, 기판(100)에 국부적으로 트렌치(t)가 형성되어 있는 바, 도 1a의 공정을 구체적으로 살펴본다.
먼저, 기판(100) 표면을 산화시켜 산화막을 형성한 다음, 전면에 질화막을 증착한다. 이어서, 트렌치 형성을 위한 마스크 패턴(도시하지 않음)을 형성하고 이를 마스크로 질화막과 산화막을 식각하여 패드 질화막(102)/패드 산화막(101)의 적층 구조를 갖는 패드(P)를 형성한 후 마스크 패턴을 제거한다.
여기서, 패드 산화막(101) 형성 공정은 생략할 수도 있으나, 질화막은 기판(100)과 직접 접촉될 경우 스트레스를 유발하므로 이를 완충하기 위해 패드 산화막(101)을 형성하는 것이 바람직하다.
이어서, 패드(P)를 식각마스크로 기판(100)을 식각하여 기판(100)에 국부적으로 트렌치(t)를 형성한다. 여기서, 트렌치(t)가 형성된 영역은 필드영역이며, 트렌치(t)가 형성되지 않은 영역은 액티브영역이다.
한편, 트렌치(t)가 형성된 프로파일을 따라 라이너를 형성할 수도 있는 바, 여기서는 그 공정을 생략한다. 라이너는 라이너 질화막과 라이너 산화막의 이중 구조를 적용한 것이나, 라이너 산화막을 생략한 라이너 질화막의 단독 구조를 형성할 수도 있다.
또한, 라이너 형성 전에 노출된 기판(100) 표면을 산화시켜 산화막을 형성할 수도 있으며, 이러한 산화막 형성 공정 역시 생략한다.
이어서, 도 1b에 도시된 바와 같이, SiH4와 O2를 소스 가스로 하는 고압 공정을 실시하여 트렌치(t)가 형성된 프로파일을 따라 제1실리콘산화막(103a)을 형성한다.
한편, 제1실리콘산화막(103a) 형성 공정은 트렌치(t)를 갭-필하는 첫번째 단계로 갭-필의 특성을 좌우하는 가장 중요한 단계이다. 따라서, O2와 SiH4의 비를 1.2:1 ∼ 2:1로 하며 챔버의 압력은 안정적인 파워를 낼 수 있도록 3mTorr ∼ 5mTorr로 하여 트렌치(t)의 저면을 충분히 채운다(Bottom up).
이 때, O2와 SiH4의 플로우 양은 아주 적게 조절하는 바, O2와 SiH 4의 합한 양이 10SCCM이 되도록 조절하며, 20SCCM을 넘지 않도록 한다. 제1실리콘산화막(103a)의 증착 두께 및 O2와 SiH4의 플로우 양은 적용되는 구조에 따라 달라진다.
이러한 플로우 조절을 위해서 챔버 내에 MFC를 장착하여 증착율을 낮추어 갭-필에 유리하도록 트렌치(t) 저면의 증착 두께를 높일 수 있다. 한편, 종래에는 O2와 SiH4의 합한 양이 100SCCM 이상으로 조절하였다.
이어서, 도 1c에 도시된 바와 같이, SiH4와 O2를 소스 가스로 하는 고압 공정을 실시하여 제1실리콘산화막(103a) 상에 제2실리콘산화막(103b)을 형성한다.
제2실리콘산화막(103b) 증착 시에는 가스 플로우 양을 제1실리콘산화막(103a) 증착 시보다 조금 더 늘려 증착한다. O2와 SiH4의 비를 1.2:1 ∼ 2:1로 하며 챔버의 압력은 안정적인 파워를 낼 수 있도록 3mTorr ∼ 4.5mTorr로 한다.
즉, 제2실리콘산화막(103b) 증착 시에는 가스 플로우 양을 제1실리콘산화막(103a) 증착 시보다 조금 더 늘려 막 균일도와 TAT(Turn Around Time)를 감소시킨다. 또한, 트렌치(t)에 대한 갭-필을 어느 정도 이루기 위해 프로파일에 따라서 바이어스 파워를 조절하여 레시피를 적용할 수 있다.
종래의 방식에서는 챔버의 압력을 1.5mTorr ∼ 2mTorr로 유지하였으나, 본 발명에서는 약 3mTorr ∼ 5mTorr로 보다 높은 압력을 사용함으로써, 공급되는 파워를 보다 안정적으로 유지할 수 있다. 이로 인해 챔버는 반사형 파워 에러(Reflective power error)를 방지한다.
압력을 높이는 방법으로는, 챔버의 조절판 밸브(Throttle valve) 만을 이용하거나 He, H2 또는 O2 등의 가스를 추가함으로써 가능하다.
이어서, 도 1d에 도시된 바와 같이, SiH4와 O2를 소스 가스로 하는 고압 공정을 실시하여 제2실리콘산화막(103b) 상에 제3실리콘산화막(103c)을 형성하여 트렌치(t)를 완전히 갭-필한다.
제3실리콘산화막(103c) 증착 시에는 가스 플로우 양을 제2실리콘산화막(103b) 증착 시보다 더 늘려 증착한다. O2와 SiH4의 비를 1.2:1 ∼ 2:1로 하며 챔버의 압력은 안정적인 파워를 낼 수 있도록 3mTorr ∼ 4.5mTorr로 한다. 이 때, 기판(100)의 중심부를 두껍게 하기 위해 바이어스를 사용하지 않는다.
즉, 제3실리콘산화막(103c) 증착 시에는 가스 플로우 양을 제2실리콘산화막(103b) 증착 시보다 조금 더 늘려 막 균일도와 TAT를 감소시킨다.
따라서, 보이드(Void) 등의 발생없이 트렌치(t)에 대한 제1실리콘산화막(103a)과 제2실리콘산화막(103b) 및 제3실리콘산화막(103c)의 양호한 갭-필 특성을 확보할 수 있다.
한편, 전술한 실시예에서는 3단계의 실리콘산화막 증착 공정을 그 예로 하였으나, 증착 단계를 더 늘릴 수도 있다.
이어서, 도 1e에 도시된 바와 같이, 기판(100)이 노출되는 타겟으로 전면식각 또는 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정을 실시하여 제3실리콘산화막(103c)/제2실리콘산화막(103b)/제1실리콘산화막(103a)의 적층된 구조를 갖는 STI 구조의 필드절연막(FOX)을 형성한다.
현재 사용되고 있는 HDP CVD 장비를 이용하여 갭-필이 필요한 부분에 실리콘산화막을 증착시 한계가 있으나, 전술한 바와 같이 이루어지는 본 발명은 공정시 사용하는 가스를 아주 적게 제어하여 증착율을 낮추고, 그 증착율을 조절하면서 다단계로 증착 공정을 실시하여 갭-필 특성을 향상시킬 수 있으며, 저압 공정에서 문제가 되는 반사 파워 에러 문제도 고압 공정을 사용함으로써 해결할 수가 있으며, 증착 가스의 노즐의 홀을 작게 만들어 기판의 중앙부까지 공정 가스가 도달할 수 있게 하여 증착 시에 기판의 중심부에서 막이 얇게 증착되는 문제를 해결할 수 있음을 실시예를 통해 알아 보았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 예에서는 실리콘산화막의 갭-필시 STI 구조의 소자분리 형성 공정을 그 예로 하였으나, 이외에도 기판 상에 돌출된 패턴 예컨대, 비트라인, 게이트전극 패턴, 금속배선 또는 절연막 패턴 등 갭-필이 요구되는 다양한 패턴에 이용이 가능하다.
전술한 본 발명은, 실리콘산화막의 갭-필 특성을 확보하면서도 공정의 신뢰성을 확보할 수 있어, 반도체소자의 수율 및 생산성을 향상시킬 수 있는 효과가 있다.
도 1a 내지 도 1e는 본 발명의 일실시예에 따른 반도체 소자의 소자분리 공정을 도시한 단면도.
*도면의 주요 부분에 대한 부호의 설명*
100 : 기판 101 : 패드 산화막
102 : 패드 질화막 P : 패드
103a : 제1실리콘산화막 103b : 제2실리콘산화막
103c : 제3실리콘산화막

Claims (7)

  1. 기판을 식각하여 복수의 트렌치를 형성하는 단계;
    SiH4와 O2를 소스 가스로 하며, SiH4와 O2를 제1플로우율로 사용하는 HDP CVD 공정을 실시하여 상기 트렌치의 프로파일을 따라 제1실리콘산화막을 형성하는 단계;
    상기 제1플로우율 보다 높은 제2플로우율을 사용하는 HDP CVD 공정을 실시하여 상기 제1실리콘산화막이 형성된 프로파일을 따라 제2실리콘산화막을 형성하는 단계; 및
    상기 제2플로우율 보다 높은 제3플로우율을 사용하는 HDP CVD 공정을 실시하여 상기 제2실리콘산화막이 상에 상기 트렌치를 갭-필하는 제3실리콘산화막을 형성하는 단계
    를 포함하는 고압 공정을 이용한 실리콘산화막 형성 방법.
  2. 기판 상에 돌출된 소정의 패턴을 일정 간격으로 형성하는 단계;
    SiH4와 O2를 소스 가스로 하며, SiH4와 O2를 제1플로우율로 사용하는 HDP CVD 공정을 실시하여 상기 패턴이 형성된 프로파일을 따라 제1실리콘산화막을 형성하는 단계;
    상기 제1플로우율 보다 높은 제2플로우율을 사용하는 HDP CVD 공정을 실시하여 상기 제1실리콘산화막이 형성된 프로파일을 따라 제2실리콘산화막을 형성하는 단계; 및
    상기 제2플로우율 보다 높은 제3플로우율을 사용하는 HDP CVD 공정을 실시하여 상기 제2실리콘산화막이 상에 상기 패턴 사이를 갭-필하는 제3실리콘산화막을 형성하는 단계
    를 포함하는 고압 공정을 이용한 실리콘산화막 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제3실리콘산화막을 형성하는 단계를 복수회로 반복하여 실시하는 것을 특징으로 하는 특징으로 하는 고압 공정을 이용한 실리콘산화막 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제1실리콘산화막 내지 상기 제3실리콘산화막을 형성하는 단계는, MFC(Mass Flow Controller)가 장착된 챔버에서 실시하며, 상기 O2와 상기 SiH4를 1.2:1 내지 2:1의 플로우율 비로 사용하는 것을 특징으로 하는 고압 공정을 이용한 실리콘산화막 형성 방법.
  5. 제 4 항에 있어서,
    상기 제1실리콘산화막을 형성하는 단계에서, 챔버의 압력을 3mTorr 내지 5mTorr로 유지하는 것을 특징으로 하는 고압 공정을 이용한 실리콘산화막 형성 방법.
  6. 제 4 항에 있어서,
    상기 제2실리콘산화막과 상기 제3실리콘산화막을 형성하는 단계에서, 챔버의 압력을 3mTorr 내지 4.5mTorr로 유지하는 것을 특징으로 하는 고압 공정을 이용한 실리콘산화막 형성 방법.
  7. 제 2 항에 있어서,
    상기 패턴은,
    비트라인, 게이트전극 패턴, 금속배선 또는 절연막 패턴 중 어느 하나를 포함하는 것을 특징으로 하는 고압 공정을 이용한 실리콘산화막 형성 방법.
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