KR20040076697A - 고밀도 플라즈마 화학기상증착 공정 - Google Patents

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Abstract

고밀도 플라즈마 화학기상증착 공정을 제공한다. 이 공정은 공정챔버 내에 반도체기판을 로딩하는 것을 구비한다. 상기 공정 챔버 내로 실리콘 소스 가스, 산소 가스, 질소성분 없는 화학적 식각가스(nitrogen free chemical etching gas) 및 수소 가스를 포함하는 제1 메인 공정 가스들을 주입한다. 그 결과, 상기 반도체기판 상부에 고밀도 플라즈마가 생성되고 상기 반도체기판은 상기 고밀도 플라즈마에 기인하여 550℃ 내지 650℃의 높은 온도로 가열된다. 이에 따라, 상기 반도체기판 상에 신뢰성 있는 실리콘 산화막이 형성된다. 상기 제1 메인 공정 가스들은 상기 실리콘 소스 가스, 산소 가스, 질소성분 없는 화학적 식각가스(nitrogen free chemical etching gas) 및 수소 가스와 아울러서 헬리움 가스를 포함하는 제2 메인 공정가스들로 대체될 수도 있다.

Description

고밀도 플라즈마 화학기상증착 공정{High density plasma chemical vapor deposition process}
본 발명은 반도체소자의 제조공정에 관한 것으로, 특히 고밀도 플라즈마 화학기상증착 공정에 관한 것이다.
반도체소자의 집적도가 증가함에 따라, 서로 이웃하는 배선들 사이의 갭 영역은 점점 좁아지고 있다. 이에 따라, 상기 갭 영역은 높은 어스펙트 비율(high aspect ratio)을 갖는다. 이러한 높은 어스펙트 비율을 갖는 갭 영역은 후속공정에서 형성되는 층간절연막과 같은 물질막으로 완전히 채워져야 한다. 상기 층간절연막은 일반적으로 저압 화학기상증착 공정을 사용하여 형성한다. 이 경우에, 상기저압 화학기상증착 공정을 사용하여 상기 높은 어스펙트 비율을 갖는 갭 영역을 채우는 데 한계가 있다. 이에 따라, 최근에 우수한 갭 충진(gap filling) 특성을 보이는 고밀도 플라즈마 CVD 기술이 고집적 반도체소자의 제조에 널리 사용되고 있다. 상기 고밀도 플라즈마 CVD 공정은 번갈아가면서 반복적으로(alternately and repeatedly) 실시되는 증착 공정 및 스퍼터 식각 공정으로 이루어진다.
상기 고밀도 플라즈마 CVD 공정이 미국특허공개번호(US patent publication number) US 2001/0019903 A1에 "유도결합 플라즈마 화학기상증착(inductively coupled plasma CVD)"라는 제목으로 셔플보담 등(shufflebotham et al.)에 의해 개시된 바 있다. 셔플보담 등에 따르면, 반도체기판 상에 서로 인접한 도전성 배선들을 형성하고, 상기 도전성 배선들을 갖는 반도체기판을 공정 챔버 내에 설치된 척(chuck) 상에 로딩시킨다. 이어서, 상기 공정 챔버 내로 사일레인(SiH4) 가스, SiF4가스 또는 다이사일레인(Si2H6) 가스 등과 같은 실리콘 함유 가스(silicon-containing gas)와 아울러서 수소, 산소, 질소, 암모니아(NH3) 가스 또는 NF3가스와 같은 반응가스(reactant gas)를 상기 공정 챔버 내로 주입시키어 상기 반도체기판 상에 상기 도전성 배선들 사이의 갭 영역을 채우는 물질막을 형성한다. 상기 물질막을 형성하기 전에, 상기 척은 80℃ 내지 200℃의 온도를 유지한다. 이에 따라, 낮은 스트레스를 갖는 물질막이 형성된다.
그러나, 셔플보담에 따르면, 상기 물질막은 불소원자들을 함유할 수 있다. 이는 상기 SiF4가스 또는 NF3가스와 같은 불소 함유 가스(fluorine-based gas)로부터 분해된(dissociated) 불소원자들이 상기 공정 챔버의 배출구(outlet)를 통하여 완전히 배출되지(exhausted) 않을 수 있기 때문이다. 상기 반응가스로서 수소 가스를 사용하는 경우에, 상기 수소 가스 내의 수소원자들은 상기 불소원자들과 반응하여 불산(HF; hydrofluoric acid)을 생성시킨다. 그럼에도 불구하고, 상기 불산은 200℃이하의 낮은 온도에서 기화되지 않는다. 이에 따라, 상기 수소가스를 상기 반응가스로서 사용할지라도, 상기 불소원자들은 여전히 상기 물질막 내에 잔존할 수 있다. 이러한 불소원자들은 상기 물질막 내에 허파 형태의 결함들을 생성시킬 수 있다. 이에 더하여, 상기 수소가스를 상기 반응가스로서 사용하는 경우에, 상기 수소가스 내의 수소원자들 역시 상기 물질막 내에 잔존할 수 있다. 이러한 수소원자들은 후속의 열공정 동안 상기 물질막 내에 버블결함들(bubble defects)을 생성시킬 수 있다.
또한, 상기 공정챔버는 일반적으로 알루미늄 산화물(Al2O3)로 형성된다. 이에 따라, 상기 물질막의 형성 동안, 상기 불소 함유 가스(fluorine-based gas)로부터 분해된 불소원자들은 상기 공정 챔버와 반응하여 상기 공정챔버를 식각한다. 결과적으로, 상기 공정 챔버 내의 반도체기판은 알루미늄원자들에 의해 오염될 수 있다. 이에 더하여, 상기 반응가스로서 질소 또는 질소 함유 가스(nitrogen-based gas)를 사용하는 경우에, 상기 질소원자들은 상기 물질막, 예컨대 실리콘 산화막과 반응하여 실리콘 옥시나이트라이드막 또는 실리콘 질화막을 생성한다. 이에 따라, 상기 물질막은 국부적으로 불균일한 식각률을 보일 수 있다. 결과적으로, 상기 물질막을 식각하여 콘택홀을 형성하는 경우에, 상기 콘택홀은 비정상적인 프로파일을 갖거나 완전히 오픈되지 않을 수 있다.
한편, 일본특허공개번호들(Japanese patent publication numbers) 10092816 A 및 10229081 A는 반도체기판 상에 저유전상수(low dielectric constant)를 갖는 실리콘 산화막, 즉 불소함유 실리콘 산화막(a fluorine doped silicon oxide layer)을 형성하는 공정을 개시한다. 상기 불소함유 실리콘 산화막은 SiF4가스를 사용하여 형성된다. 이 경우에, 상기 반도체기판은 상기 실리콘 산화막이 상기 SiF4가스로부터 분해된 불소원자들을 함유하도록 하기 위하여 400℃이하의 낮은 온도를 유지한다.
본 발명이 이루고자 하는 기술적 과제는 불소의 조성비(composition rate)를 최소화시킬 수 있는 고밀도 플라즈마 CVD 공정을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 수소의 조성비를 최소화시킬 수 있는 고밀도 플라즈마 CVD 공정을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 질소의 조성비를 최소화시킬 수 있는 고밀도 플라즈마 CVD 공정을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 불소, 수소 및 질소의 조성비들을 최소화시킬 수 있고 갭 충진(gap filling) 특성을 개선시킬 수 있는 고밀도 플라즈마 CVD 공정을 제공하는 데 있다.
도 1은 본 발명의 실시예들에 사용되는 고밀도 플라즈마 CVD 장비를 보여주는 개략도(schematic view)이다.
도 2는 본 발명의 실시예들을 설명하기 위한 공정 순서도(process flow chart)이다.
도 3은 본 발명의 실시예들을 설명하기 위한 단면도이다.
상기 기술적인 과제들을 이루기 위하여 본 발명은 갭 영역을 충진(fill up)시킬 수 있는 신뢰성 있는(reliable) 실리콘 산화막을 형성하기 위한 고밀도 플라즈마 CVD 공정을 제공한다. 상기 고밀도 플라즈마 CVD 공정은 반도체기판을 공정 챔버 내로 로딩시키는 것을 포함한다. 상기 공정 챔버 내로 실리콘 소스 가스, 산소 가스, 질소성분 없는 화학적 식각가스(nitrogen free chemical etching gas) 및 수소가스를 포함하는 제1 메인 공정 가스들을 주입한다. 그 결과, 상기 반도체기판 상부에 고밀도 플라즈마가 생성되고, 상기 반도체기판은 상기 고밀도 플라즈마에 기인하여 550℃ 내지 650℃ 정도의 높은 온도로 가열된다. 이에 따라, 상기 공정가스들이 반응하여 상기 반도체기판 상에 실리콘 산화막이 형성된다.
상기 고밀도 플라즈마는 상기 제1 메인 공정가스들을 주입하는 동안 상기 공정 챔버의 외부에 설치된 유도코일(induction coil) 및 상기 반도체기판에 각각 플라즈마 전력(plasma power) 및 바이어스 전력(bias power)를 인가함으로써 생성된다. 상기 플라즈마 전력 및 바이어스 전력은 각각 2500와트 내지 5000와트 및 800와트 내지 4000와트인 것이 바람직하다.
상기 실리콘 소스 가스는 사일레인(SiH4) 가스 또는 다이사일레인(Si2H6) 가스일 수 있다. 또한, 상기 질소성분 없는 화학적 식각가스(nitrogen free chemical etching gas)는 SiF4가스인 것이 바람직하다. 상기 실리콘 소스가스는 상기 실리콘 산화막의 형성에 요구되는 실리콘 원자들을 제공하기 위한 가스이고, 상기 질소성분없는 화학적 식각가스는 상기 실리콘 산화막의 화학적 식각에 요구되는 불소이온들을 제공하기 위한 가스이다. 상기 화학적 식각에 사용된 상기 불소이온들의 대부분은 상기 수소가스들로부터 분해된 수소이온들과 반응하여 불산을 형성하고, 상기 불산은 상기 반도체기판의 높은 온도에 기인하여 완전히 기화된다. 이에 따라, 상기 기화된 불산 가스는 상기 공정챔버의 배출구(outlet)를 통하여 배기된다(exhausted).
한편, 상기 제1 메인 공정 가스들 대신에 상기 실리콘 소스 가스, 상기 산소 가스, 상기 질소성분 없는 화학적 식각가스(nitrogen free chemical etching gas) 및 상기 수소가스와 아울러서 헬리움 가스를 포함하는 제2 메인 공정 가스들을 상기 챔버 내부로 주입시킬 수도 있다. 상기 헬리움 가스는 스퍼터링 식각 공정에 기여하는 헬리움 원자들을 제공한다. 따라서, 상기 제2 메인 공정 가스들을 사용하는 경우에, 화학적 식각 공정과 아울러서 물리적인 식각 공정이 동시에 실시된다.
결과적으로, 본 발명에 따르면, 상기 실리콘 산화막 내에 함유되는 불소원자들, 질소원자들 및 수소원자들의 양들(amounts)을 최소화시킬 수 있다. 이에 따라, 개선된 갭 충진 특성(improved gap filling characteristic)은 물론 개선된 신뢰성을 갖는 실리콘 산화막을 형성하는 것이 가능하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 사용되는 고밀도 플라즈마 CVD 장비를 도시한 개략도이다.
도 1을 참조하면, 도움(dome) 형태의 공정 챔버(1) 내에 척(3)이 설치된다. 상기 공정 챔버(1)는 유도코일(induction coil; 5)에 의해 둘러싸여진다. 상기 척(3) 및 상기 유도코일(5)은 각각 바이어스 전원(bias power source; 7) 및 플라즈마 전원(plasma power source; 9)에 접속된다.
도 2 및 도 3은 각각 본 발명의 실시예들을 설명하기 위한 공정 순서도(process flow chart) 및 단면도이다.
도 1 내지 도 3을 참조하면, 반도체기판(30) 상에 층간절연막(31)을 형성한다. 상기 층간절연막(31) 상에 서로 이웃하는 적어도 2개의 배선 패턴들(interconnection patterns; 36)을 형성한다. 상기 배선 패턴들(36)의 각각은 차례로 적층된 배선(33) 및 캐핑막 패턴(35)을 포함할 수 있다. 결과적으로, 상기 배선 패턴들(36)을 갖는 반도체기판은 표면 단차(surface step diffrence)를 갖는다. 다시 말해서, 상기 배선 패턴들(36) 사이에 소정의 어스펙트 비율을 갖는 갭 영역(G)이 형성된다. 상기 배선 패턴들(36)은 상기 반도체기판(30) 상에 직접적으로 형성될 수도 있다. 이 경우에, 상기 층간절연막(31)을 형성하는 공정은 생략되고, 상기 반도체기판(30)의 소정영역은 상기 배선 패턴들(36) 사이의 갭 영역(G)에 의해 노출될 수 있다.
상기 갭 영역(G)을 갖는 반도체기판을 도 1에 보여진 상기 공정챔버(1) 내의 상기 척(3) 상에 로딩시킨다(도 2의 단계 11). 이어서, 상기 공정 챔버(1) 내의 공기를 진공펌프(도시하지 않음)를 사용하여 배출시키어 상기 공정 챔버(1) 내의 공간(space)을 진공상태로 만든다(도 2의 단계 13). 상기 플라즈마 전원(9) 및 상기바이어스 전원(7)을 턴온시키어 상기 유도코일(5) 및 상기 척(3)에 각각 플라즈마 전력 및 바이어스 전력을 인가한다(도 2의 단계 15). 상기 플라즈마 전력은 2500와트 내지 5000와트인 것이 바람직하고, 상기 바이어스 전력은 800와트 내지 4000와트인 것이 바람직하다. 또한, 상기 공정 챔버(1) 내로 공정 가스들을 주입시키어 상기 척(3)의 상부에 고밀도 플라즈마를 생성시킨다(도 2의 단계 25). 이 경우에, 상기 공정 챔버(1) 내의 압력은 2mTorr 내지 4mTorr인 것이 바람직하다. 그 결과, 상기 척(3) 상의 상기 반도체기판은 상기 고밀도 플라즈마에 기인하여 약 550℃ 내지 650℃의 온도로 가열되고, 상기 반도체기판 상에 물질막이 형성된다.
상기 공정가스들의 주입(25)은 다양한 방법들을 사용하여 실시될 수 있다.
본 발명의 제1 실시예에 따르면, 상기 공정가스들의 주입(25)은 상기 공정 챔버(1) 내부로 실리콘 소스 가스(silicon source gas), 산소 가스, 질소성분 없는 화학적 식각가스(nitrogen free chemical etching gas) 및 수소 가스로 이루어진 제1 메인 공정가스들만을 주입함으로써 성취될 수 있다(도 2의 단계 19A). 상기 실리콘 소스 가스는 사일레인(SiH4) 가스 또는 다이사일레인(Si2H6) 가스일 수 있고, 상기 질소성분 없는 화학적 식각가스는 SiF4가스인 것이 바람직하다. 상기 제1 메인 공정가스들은 상기 공정 챔버(1) 내에서 서로 반응한다. 그 결과, 상기 반도체기판 상에서 증착공정 및 식각공정이 번갈아가면서 반복적으로 실시되어 최종적으로 실리콘 산화막을 형성한다.
구체적으로, 상기 실리콘 소스 가스는 상기 산소 가스와 반응하여 상기 반도체기판 상에 초기의 얇은 실리콘 산화막(도 3의 37)을 형성한다. 상기 초기의 실리콘 산화막(37)은 도 3에 도시된 바와 같이 상기 배선패턴들(36)의 상부 코너 상에 오버행들(overhangs; 37A)을 가질 수 있다. 이러한 오버행들(37A)은 상기 화학적 식각가스로부터 분해된 불소이온들에 의해 화학적으로 식각된다. 결과적으로, 상기 제1 메인 공정가스들이 공급되는 동안, 증착공정 및 식각공정이 번갈아가면서 반복적으로 실시되어 상기 갭 영역(G)을 완전히 채우는 실리콘 산화막을 형성한다.
한편, 상기 증착공정 및 식각공정이 실시되는 동안, 상기 수소가스로부터 분해된 수소이온들은 상기 화학적 식각가스로부터 분해된 상기 불소이온들과 결합하여 불산(hydrofluoric acid; HF)을 생성시킨다. 이에 더하여, 상기 불산은 상기 반도체기판 상에서 완전히 기화된다. 이는, 상기 반도체기판이 상기 불산을 기화시키기에 충분한 높은 온도(600℃)를 갖기 때문이다. 이에 따라, 상기 불산 가스는 상기 공정 챔버(1)로부터 배출되므로, 종래기술에 비하여 상기 불소이온들 및 수소이온들이 상기 반도체기판 내부로 침투하는 양을 현저히 감소시킬 수 있다. 또한, 상기 공정 챔버(1) 내에 잔존하는 상기 불소 이온들의 양이 감소하므로 상기 공정 챔버(1)가 상기 불소이온들에 의해 부식되는 것을 방지할 수 있다. 더 나아가서, 상기 제1 메인 공정가스들의 모두는 질소를 함유하지 않으므로, 순수한(pure) 실리콘 산화막을 얻을 수 있다. 따라서, 상기 실리콘 산화막을 식각하여 콘택홀을 형성하는 경우에, 상기 콘택홀은 정상적인 프로파일을 보일 수 있다.
상기 제1 메인 공정가스들의 주입(19A) 전에, 상기 공정 챔버(1) 내부로 예비 공정가스들(preliminary process gases)을 주입할 수도 있다(도 2의 단계 17A).상기 예비 공정가스들은 실리콘 소스 가스, 산소 가스 및 헬리움 가스를 포함한다. 이에 따라, 상기 예비 공정가스들의 주입 동안, 상기 실리콘 소스 가스는 상기 산소가스와 반응하여 도 3에 보여진 상기 초기 실리콘 산화막(37)을 형성한다. 한편, 상기 헬리움 가스로부터 분해된 헬리움 이온들은 도 3에서 보여진 상기 오버행들(37A)을 물리적으로 식각한다. 상기 예비 공정가스들의 어느 것도 수소를 함유하지 않는다. 이에 따라, 상기 예비 공정가스들의 주입(17A)은 상기 갭 영역(G)이 상기 반도체기판(30)을 노출시키는 경우에 적용하는 것이 바람직하다. 이는 상기 수소이온들이 반도체기판(30)에 침투하는 경우에 상기 반도체기판(30)에 형성되는 모스 트랜지스터들이 불안정한 전기적 특성(예컨대 문턱전압)을 보이기 때문이다.
더 나아가서, 상기 제1 메인 공정가스들의 주입(19A) 후에, 상기 공정 챔버(1) 내부로 제2 메인 공정가스들을 추가로 주입할 수 있다(도 2의 단계 21A). 상기 제2 메인 공정가스들은 상기 제1 메인 공정가스들과 아울러서 헬리움 가스로 이루어진다. 즉, 상기 제2 메인 공정가스들을 추가로 주입하는 동안, 화학적 식각공정과 아울러서 물리적 식각공정이 동시에 실시된다.
상기 제2 메인 공정가스들을 주입한 후에, 상기 공정 챔버(1) 내로 제3 메인 공정가스들을 주입할 수 있다(도 2의 단계 23A). 상기 제3 메인 공정가스들은 실리콘 소스 가스, 산소 가스 및 수소 가스로 이루어진다. 즉, 상기 제3 메인 공정가스들을 사용하는 경우에, 증착공정만이 실시된다. 이에 따라, 상기 제3 메인 공정가스들을 주입하는 동안 증착률(deposition rate)을 현저히 증가시킬 수 있다. 이에따라, 상기 제3 메인 공정가스들은 상기 제1 메인 공정가스들 또는 상기 제1 및 제2 메인 공정가스들을 사용하여 상기 갭 영역(G)의 어스펙트 비율을 감소시킨 후에 주입하는 것이 바람직하다. 또한, 상기 제3 메인 공정가스들을 주입하는 동안, 불소 이온들은 더 이상 생성되지 않는 반면에 수소 이온들은 지속적으로 생성된다. 이에 따라, 상기 제3 메인 공정가스들을 주입하는 동안 상기 공정 챔버(1) 내에 잔존하는 불소 이온들을 완전히 퍼지시킬 수 있다. 또한, 상기 수소 이온들은 상기 고밀도 플라즈마 환경 하에서 상기 실리콘 산화막과 같은 하지막(underlying layer)의 표면으로부터 50Å의 깊이를 갖는 벌크 영역 내로 침투할 수 있다. 이에 따라, 상기 실리콘 산화막 내에 잔존하는 불소 원자들을 제거하는 것이 가능하다.
이에 더하여, 상기 제3 메인 공정가스들을 주입한 후에, 상기 공정챔버(1) 내로 상기 예비 공정가스들을 다시 주입할 수도 있다(도 2의 17B).
본 실시예에서, 상기 예비 공정가스들을 주입하는 단계들(17A, 17B), 상기 제2 메인 공정가스들을 주입하는 단계(21A) 및 상기 제3 메인 공정가스들을 주입하는 단계(23A)들중 적어도 어느 하나를 생략할 수 있다.
한편, 본 발명의 제2 실시예에 따르면, 상기 공정가스들의 주입(25)은 상기 제2 메인 공정가스들만을 주입함으로써 성취될 수 있다(도 2의 단계 19B). 이에 더하여, 상기 제2 메인 공정가스들을 주입하기 전에, 상기 제1 실시예 처럼 상기 예비 공정가스들을 주입할 수도 있다(17A).
더 나아가서, 상기 제2 메인 공정가스들을 주입한 후에, 상기 공정 챔버(1) 내로 상기 제1 메인 공정가스들, 상기 제3 메인 공정가스들 및 상기 예비 공정가스들을 차례로 주입할 수 있다(도 2의 단계 21B, 23B, 17B).
본 실시예에서, 상기 예비 공정가스들을 주입하는 단계들(17A, 17B), 상기 제1 메인 공정가스들을 주입하는 단계(21B) 및 상기 제3 메인 공정가스들을 주입하는 단계(23B)들중 적어도 어느 하나를 생략할 수 있다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 공정가스들의 어느 것도 질소을 함유하지 않는다. 이에 따라, 균일하고 순수한 물질막을 형성할 수 있다. 결과적으로, 상기 물질막을 패터닝하는 경우에 정상적인 프로파일을 얻을 수 있다. 또한, 화학적 에천트(chemical etchant)의 역할을 하는 불소이온들을 수소 가스 및 600℃ 정도의 고온을 사용하여 완전히 기화시킬 수 있으므로 물질막 내에 함유되는 불소 및 수소의 양들을 현저히 감소시킬 수 있다. 이에 따라, 상기 불소 및 수소에 기인하는 결함들이 생성되는 것을 방지할 수 있다. 이에 더하여, 공정 챔버 내에 잔존하는 상기 불소의 양은 수소에 의해 현저히 감소된다. 이에 따라, 상기 공정 챔버가 상기 불소에 기인하여 부식되는 것을 방지할 수 있다.

Claims (24)

  1. 반도체기판을 준비하고,
    상기 반도체기판을 공정 챔버 내로 로딩시키고,
    상기 공정 챔버 내로 실리콘 소스 가스, 산소 가스, 질소성분 없는 화학적 식각가스(nitrogen free chemical etching gas) 및 수소 가스를 포함하는 제1 메인 공정 가스들을 주입하여 상기 반도체기판 상부에 고밀도 플라즈마를 생성시킴과 동시에 상기 반도체기판 상에 실리콘 산화막을 형성하는 것을 포함하되, 상기 반도체기판은 상기 고밀도 플라즈마에 기인하여 550℃ 내지 650℃의 높은 온도로 가열되는 것을 특징으로 하는 고밀도 플라즈마 CVD 공정.
  2. 제 1 항에 있어서,
    상기 고밀도 플라즈마는 상기 제1 메인 공정가스들을 주입하는 동안 상기 공정 챔버의 외부에 설치된 유도코일(induction coil) 및 상기 반도체기판에 각각 플라즈마 전력(plasma power) 및 바이어스 전력(bias power)를 인가함으로써 생성되는 것을 특징으로 하는 고밀도 플라즈마 CVD 공정.
  3. 제 2 항에 있어서,
    상기 플라즈마 전력 및 상기 바이어스 전력은 각각 2500와트 내지 5000와트 및 800와트 내지 4000와트인 것을 특징으로 하는 고밀도 플라즈마 CVD 공정.
  4. 제 1 항에 있어서,
    상기 실리콘 소스 가스는 사일레인(SiH4) 가스 또는 다이사일레인(Si2H6) 가스이고, 상기 질소성분 없는 화학적 식각가스는 SiF4가스인 것을 특징으로 하는 고밀도 플라즈마 CVD 공정.
  5. 제 1 항에 있어서,
    상기 제1 메인 공정가스들을 주입하기 전에,
    상기 공정 챔버 내로 상기 실리콘 소오스 가스 및 상기 산소 가스와 아울러서 헬리움 가스를 포함하는 예비 공정 가스들을 주입하여 상기 반도체기판 상부에 상기 고밀도 플라즈마를 생성시킴과 동시에 상기 반도체기판 상에 초기 실리콘 산화막을 형성하는 것을 더 포함하는 것을 특징으로 하는 고밀도 플라즈마 CVD 공정.
  6. 제 1 항에 있어서,
    상기 제1 메인 공정가스들을 주입한 후에,
    상기 공정 챔버 내로 상기 실리콘 소오스 가스 및 상기 산소 가스와 아울러서 헬리움 가스를 포함하는 예비 공정 가스들을 주입하는 것을 더 포함하는 것을 특징으로 하는 고밀도 플라즈마 CVD 공정.
  7. 제 1 항에 있어서,
    상기 제1 메인 공정 가스들을 주입한 후에,
    상기 공정 챔버 내로 상기 실리콘 소오스 가스, 상기 산소 가스, 상기 질소성분 없는 화학적 식각가스 및 상기 수소 가스와 아울러서 헬리움 가스를 포함하는 제2 메인 공정가스들을 주입하는 것을 더 포함하는 것을 특징으로 하는 고밀도 플라즈마 CVD 공정.
  8. 제 7 항에 있어서,
    상기 제2 메인 공정 가스들을 주입한 후에,
    상기 공정 챔버 내로 상기 실리콘 소오스 가스 및 상기 산소 가스와 아울러서 헬리움 가스를 포함하는 예비 공정 가스들을 주입하는 것을 더 포함하는 것을 특징으로 하는 고밀도 플라즈마 CVD 공정.
  9. 제 7 항에 있어서,
    상기 제2 메인 공정 가스들을 주입한 후에,
    상기 공정 챔버 내로 상기 실리콘 소오스 가스, 상기 산소 가스 및 상기 수소 가스를 포함하는 제3 메인 공정 가스들을 주입하는 것을 더 포함하는 것을 특징으로 하는 고밀도 플라즈마 CVD 공정.
  10. 제 9 항에 있어서,
    상기 제3 메인 공정가스들을 주입한 후에,
    상기 공정 챔버 내로 상기 실리콘 소오스 가스 및 상기 산소 가스와 아울러서 헬리움 가스를 포함하는 예비 공정 가스들을 주입하는 것을 더 포함하는 것을 특징으로 하는 고밀도 플라즈마 CVD 공정.
  11. 제 1 항에 있어서,
    상기 제1 메인 공정 가스들을 주입한 후에,
    상기 공정 챔버 내로 상기 실리콘 소오스 가스, 상기 산소 가스 및 상기 수소 가스를 포함하는 제3 메인 공정가스들을 주입하는 것을 더 포함하는 것을 특징으로 하는 고밀도 플라즈마 CVD 공정.
  12. 제 11 항에 있어서,
    상기 제3 메인 공정가스들을 주입한 후에,
    상기 공정 챔버 내로 상기 실리콘 소오스 가스 및 상기 산소 가스와 아울러서 헬리움 가스를 포함하는 예비 공정 가스들을 주입하는 것을 더 포함하는 것을 특징으로 하는 고밀도 플라즈마 CVD 공정.
  13. 반도체기판을 준비하고,
    상기 반도체기판을 공정 챔버 내로 로딩시키고,
    상기 공정 챔버 내로 실리콘 소스 가스, 산소 가스, 질소성분 없는 화학적식각가스(nitrogen free chemical etching gas), 헬리움 가스 및 수소 가스를 포함하는 제1 메인 공정 가스들을 주입하여 상기 반도체기판 상부에 고밀도 플라즈마를 생성시킴과 동시에 상기 반도체기판 상에 실리콘 산화막을 형성하는 것을 포함하되, 상기 반도체기판은 상기 고밀도 플라즈마에 기인하여 550℃ 내지 650℃의 높은 온도로 가열되는 것을 특징으로 하는 고밀도 플라즈마 CVD 공정.
  14. 제 13 항에 있어서,
    상기 고밀도 플라즈마는 상기 제1 메인 공정가스들을 주입하는 동안 상기 공정 챔버의 외부에 설치된 유도코일(induction coil) 및 상기 반도체기판에 각각 플라즈마 전력(plasma power) 및 바이어스 전력(bias power)를 인가함으로써 생성되는 것을 특징으로 하는 고밀도 플라즈마 CVD 공정.
  15. 제 14 항에 있어서,
    상기 플라즈마 전력 및 상기 바이어스 전력은 각각 2500와트 내지 5000와트 및 800와트 내지 4000와트인 것을 특징으로 하는 고밀도 플라즈마 CVD 공정.
  16. 제 13 항에 있어서,
    상기 실리콘 소스 가스는 사일레인(SiH4) 가스 또는 다이사일레인(Si2H6) 가스이고, 상기 질소성분 없는 화학적 식각가스는 SiF4가스인 것을 특징으로 하는 고밀도 플라즈마 CVD 공정.
  17. 제 13 항에 있어서,
    상기 제1 메인 공정가스들을 주입하기 전에,
    상기 공정 챔버 내로 상기 실리콘 소오스 가스, 상기 산소 가스 및 상기 헬리움 가스를 포함하는 예비 공정 가스들을 주입하여 상기 반도체기판 상부에 상기 고밀도 플라즈마를 생성시킴과 동시에 상기 반도체기판 상에 초기 실리콘 산화막을 형성하는 것을 더 포함하는 것을 특징으로 하는 고밀도 플라즈마 CVD 공정.
  18. 제 13 항에 있어서,
    상기 제1 메인 공정가스들을 주입한 후에,
    상기 공정 챔버 내로 상기 실리콘 소오스 가스, 상기 산소 가스 및 상기 헬리움 가스를 포함하는 예비 공정 가스들을 주입하는 것을 더 포함하는 것을 특징으로 하는 고밀도 플라즈마 CVD 공정.
  19. 제 13 항에 있어서,
    상기 제1 메인 공정 가스들을 주입한 후에,
    상기 공정 챔버 내로 상기 실리콘 소오스 가스, 상기 산소 가스, 상기 질소성분 없는 화학적 식각가스 및 상기 수소 가스를 포함하는 제2 메인 공정가스들을 주입하는 것을 더 포함하는 것을 특징으로 하는 고밀도 플라즈마 CVD 공정.
  20. 제 19 항에 있어서,
    상기 제2 메인 공정 가스들을 주입한 후에,
    상기 공정 챔버 내로 상기 실리콘 소오스 가스, 상기 산소 가스 및 상기 헬리움 가스를 포함하는 예비 공정 가스들을 주입하는 것을 더 포함하는 것을 특징으로 하는 고밀도 플라즈마 CVD 공정.
  21. 제 19 항에 있어서,
    상기 제2 메인 공정 가스들을 주입한 후에,
    상기 공정 챔버 내로 상기 실리콘 소오스 가스, 상기 산소 가스 및 상기 수소 가스를 포함하는 제3 메인 공정 가스들을 주입하는 것을 더 포함하는 것을 특징으로 하는 고밀도 플라즈마 CVD 공정.
  22. 제 21 항에 있어서,
    상기 제3 메인 공정가스들을 주입한 후에,
    상기 공정 챔버 내로 상기 실리콘 소오스 가스, 상기 산소 가스 및 상기 헬리움 가스를 포함하는 예비 공정 가스들을 주입하는 것을 더 포함하는 것을 특징으로 하는 고밀도 플라즈마 CVD 공정.
  23. 제 13 항에 있어서,
    상기 제1 메인 공정 가스들을 주입한 후에,
    상기 공정 챔버 내로 상기 실리콘 소오스 가스, 상기 산소 가스 및 상기 수소 가스를 포함하는 제3 메인 공정가스들을 주입하는 것을 더 포함하는 것을 특징으로 하는 고밀도 플라즈마 CVD 공정.
  24. 제 23 항에 있어서,
    상기 제3 메인 공정가스들을 주입한 후에,
    상기 공정 챔버 내로 상기 실리콘 소오스 가스, 상기 산소 가스 및 상기 헬리움 가스를 포함하는 예비 공정 가스들을 주입하는 것을 더 포함하는 것을 특징으로 하는 고밀도 플라즈마 CVD 공정.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100861851B1 (ko) * 2004-07-15 2008-10-07 도쿄엘렉트론가부시키가이샤 실리콘 산화막 형성 방법 및 장치

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004128281A (ja) * 2002-10-03 2004-04-22 Tokyo Electron Ltd 基板処理方法および基板処理装置
US6903031B2 (en) * 2003-09-03 2005-06-07 Applied Materials, Inc. In-situ-etch-assisted HDP deposition using SiF4 and hydrogen
KR100555539B1 (ko) * 2003-12-17 2006-03-03 삼성전자주식회사 고밀도 플라즈마 화학기상증착 공정에 의한 갭 충전방법및 그 충전방법을 포함하는 집적 회로 소자의 제조방법
KR101165849B1 (ko) * 2005-06-30 2012-07-13 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
US8021992B2 (en) * 2005-09-01 2011-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. High aspect ratio gap fill application using high density plasma chemical vapor deposition
EP2096191B1 (en) * 2006-11-02 2015-04-01 Asahi Glass Company, Limited Ethylene-tetrafluoroethylene copolymer molded product and method for producing the same
US20080299775A1 (en) * 2007-06-04 2008-12-04 Applied Materials, Inc. Gapfill extension of hdp-cvd integrated process modulation sio2 process
US7867921B2 (en) * 2007-09-07 2011-01-11 Applied Materials, Inc. Reduction of etch-rate drift in HDP processes
US7745350B2 (en) * 2007-09-07 2010-06-29 Applied Materials, Inc. Impurity control in HDP-CVD DEP/ETCH/DEP processes
US7972968B2 (en) * 2008-08-18 2011-07-05 Applied Materials, Inc. High density plasma gapfill deposition-etch-deposition process etchant
JP5661523B2 (ja) * 2011-03-18 2015-01-28 東京エレクトロン株式会社 成膜方法及び成膜装置
US8497211B2 (en) 2011-06-24 2013-07-30 Applied Materials, Inc. Integrated process modulation for PSG gapfill
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5753044A (en) * 1995-02-15 1998-05-19 Applied Materials, Inc. RF plasma reactor with hybrid conductor and multi-radius dome ceiling
US6846745B1 (en) * 2001-08-03 2005-01-25 Novellus Systems, Inc. High-density plasma process for filling high aspect ratio structures

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100861851B1 (ko) * 2004-07-15 2008-10-07 도쿄엘렉트론가부시키가이샤 실리콘 산화막 형성 방법 및 장치

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