KR101161098B1 - 낮은 에칭 레이트 유전체 라이너들을 이용한 갭충진 향상 - Google Patents

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Abstract

트렌치를 충진하는 방법이 개시되며, 이는 불소-포함 에칭 화학물질들에서 실리콘 산화물 대 유전체 라이너 에칭 레이트의 높은 비율로 유전체 라이너를 증착하는 단계를 포함한다. 실리콘 산화물은 트렌치 내에 증착되고, 트렌치의 최상부 근처에 갭을 재개방하거나 넓히기 위하여 에칭된다. 유전체 라이너는 에칭 프로세스 동안에 하부 기판을 보호하여, 갭이 넓어지게 할 수 있다. 실리콘 산화물은 트렌치를 실질적으로 충진하기 위하여 트렌치 내에 다시 증착된다.

Description

낮은 에칭 레이트 유전체 라이너들을 이용한 갭충진 향상 {GAPFILL IMPROVEMENT WITH LOW ETCH RATE DIELECTRIC LINERS}
본 출원은 2008년 10월 16일자로 Kwon 등에 의하여 출원된, "GAPFILL IMPROVEMENT WITH HIGH LOW ETCH RATE DIELECTRIC LINERS"라는 제목의 미국 가출원 번호 제61/106,076호의 이익을 청구한다. 이 출원은 모두 "BORON NITRIDE AND BORON NITRIDE-DERIVED MATERIALS DEPOSITION METHOD"라는 제목인 미국 특허 출원 일련 번호 제11/765,257 및 미국 가출원 일련 번호 제 61/042,638와 관련된다. 3개 출원들 모두의 내용들은 본 명세서에 모든 목적으로 참조로서 통합된다.
본 출원은 박막들 및 코팅들의 증착, 패터닝, 및 처리에 사용되는 장비, 프로세스들, 및 물질들을 수반하는 제조 기술 해법들과 관련되며, 각각의 예들은 반도체 및 유전체 물질들 및 소자들, 실리콘-기반 웨이퍼들 및 평판 디스플레이들(TFT들과 같은)을 수반하는 애플리케이션들(이에 제한되는 것은 아님)을 포함한다.
집적 회로들의 밀도를 증가시키는 것은 속도를 증가시키고 새로운 애플리케이션들을 가능하게 할 수 있다. 증가된 밀도는 인접 회로 엘리먼트들과 도전 라인들 사이에 원치 않는 전기적 상호작용들을 증가시킬 수 있다. 통상적으로 원치 않는 상호작용들은 물리적으로 그리고 전기적으로 엘리먼트들을 절연시키기 위하여 전기적 절연 물질로 충진되는 트렌치들을 제공함으로써 방지된다. 그러나, 회로 밀도들이 증가함에 따라, 이러한 트렌치들의 폭들은 감소되어, 이들의 종횡비들이 증가되어, 보이드들을 남기지 않고 트렌치들을 충진하는 것이 점차 더 어려워졌다. 완전히 충진되지 않는 트렌치는 절연의 정도를 손상시킬(compromise) 수 있기 때문에 바람직하지 않고, 따라서, 최대 작동 주파수를 제한하거나, 다른 방식으로 집적 회로의 동작에 악영향을 미친다.
그러한 갭충진 애플리케이션들에서 사용되는 공통 기술들은 화학-기상 증착("CVD") 기술들이다. 종래의 열적 CVD 프로세스들은 원하는 막을 생성하기 위하여 열-유도 화학 반응들이 발생하는 기판 표면에 반응성 가스들을 공급한다. 플라즈마-향상 CVD("PECVD") 기술들은 플라즈마를 생성하는 기판 표면 근처의 반응성 영역으로의 무선-주파수("RF") 에너지의 인가에 의하여 반응 가스들의 해리 및/또는 여기를 촉진한다. 플라즈마의 종들의 높은 반응성은 화학적 반응이 발생하기 위해 요구되는 에너지를 감소시키고, 따라서, 종래의 열적 CVD 프로세스들과 비교할 때 그러한 CVD 프로세스들에 대하여 요구되는 온도를 낮춘다. 이러한 장점들은 고밀도-플라즈마("HDP") CVD 기술들에 의하여 추가로 이용될 수 있으며, 여기서 이온화된 반응물들이 전체 반응 집단의 더 높은 퍼센트를 형성하도록 낮은 진공 압력들에서 조밀한 플라즈마가 형성된다. 이러한 기술들 각각은 "CVD 기술들" 산하에서 폭넓게 영향을 받는 한편, 이러한 기술들 각각은 소정의 특정 애플리케이션들에 대하여 기술들을 덜 또는 더 적합하게 만드는 특징적 특성들을 갖는다.
트렌치들이 더 큰 종횡비 및 좁은 폭을 갖는 몇몇 예시들에서, 트렌치들은 순차적으로 물질을 증착하고, 이것의 일부를 다시 에칭하고, 부가적인 물질을 증착하는 것을 수반하는 "증착/에칭/증착" 프로세스를 사용하는 이러한 CVD 기술들 각각을 통해 충진되었다. 에칭 단계는 부분적으로 충진된 트렌치를 재형상화하고, 부분적으로 충진된 트렌치를 개방하는 작용을 하여, 부분적으로 충진된 트렌치가 폐쇄되고 내부 보이드를 남기기 이전에 더 많은 물질이 증착될 수 있다. 에칭 단계는 증착된 물질을 뚫고 들어가, 특히 비아들 또는 트렌치들의 최상부들 근처의 하부층들을 손상시킬 수 있다. 얕은 트렌치 절연(STI)의 경우에, 하부 반도체 및/또는 보호 실리콘 질화물 배리어층이 손상될 수 있어, 소자 불안정성을 야기할 수 있다. 소자 안정성은 일반적으로 에칭 단계가 너무 많은 물질을 제거하도록 허용될 때 위험 상황에 있다.
트렌치를 충진하는 방법이 설명되며, 불소-함유 에칭 화학물질들에서 높은 비율의 실리콘 산화물 대 유전체 라이너 에칭 레이트로 유전체 라이너를 증착하는 단계를 포함한다. 실리콘 산화물은 트렌치 내에 증착되고, 트렌치의 최상부 근처에 갭을 재개방하거나 넓게 하기 위하여 에칭된다. 유전체 라이너는 에칭 프로세스 동안에 하부 기판을 보호하여, 갭이 더 넓어질 수 있다. 실질적으로 트렌치를 충진하기 위하여 실리콘 산화물이 트렌치 내에 다시 증착된다.
일 실시예에서, 반도체 기판의 트렌치에 유전체 물질을 증착하는 방법은, 상기 트렌치의 바닥부 표면 및 측벽 표면 위에 붕소 질화물을 포함하는 라이너(liner)층을 형성하는 단계, 상기 유전체 물질이 적어도 부분적으로 상기 트렌치를 충진하도록 상기 라이너층 위에 실리콘 산화물을 포함하는 상기 유전체 물질을 증착하는 단계를 포함한다. 방법은 에칭제를 이용하여 상기 증착된 유전체 물질의 일부를 에칭하는 단계, 상기 라이너층보다 높은 에칭 레이트로 상기 유전체 물질을 제거하는 단계를 더 포함한다.
다른 실시예에서, 반도체 기판의 트렌치를 충진하는 유전체 물질에 형성되는 보이드를 제거하는 방법은 상기 보이드에 개구를 노출시키기 위하여 상기 유전체 물질의 최상부 부분을 에칭하는 단계를 포함하며, 여기서 상기 에칭하는 단계는 또한 상기 유전체 물질에 의하여 커버된 붕소 질화물을 포함하는 라이너층의 일부를 노출시킨다. 방법은 부가적인 유전체 물질로 보이드를 충진함으로써 상기 보이드를 제거하도록 상기 노출된 보이드에 부가적인 유전체 물질을 증착시키는 단계를 더 포함한다.
또 다른 실시예에서, 기판의 표면에 갭을 충진하기 위하여 막을 증착하는 방법은 상기 기판의 상기 표면상에 유전체 라이너를 형성하는 단계를 포함하며, 여기서 실리콘 산화물 대 유전체 라이너의 에칭 비율은 약 50보다 크다. 방법은 상기 유전체 라이너상에 유전체의 제1 층을 증착하는 단계, 상기 기판의 상기 표면을 에칭하는 단계, 및 상기 갭을 실질적으로 충진하기 위하여 유전체의 제2 층을 증착하는 단계를 더 포함한다.
부가적인 실시예들 및 특징들은 후속하는 설명에서 부분적으로 진술되며, 부분적으로 명세서의 검토시 본 기술분야의 당업자들에게 명백해질 것이거나, 또는 개시되는 실시예들의 실행에 의하여 학습될 수 있다. 개시되는 실시예들의 특징들 및 장점들은 명세서에 설명되는 수단들, 결합들, 방법들에 의하여 실현되고 획득될 수 있다.
개시되는 실시예들의 성질 및 장점들의 추가적인 이해는 명세서 및 도면들의 나머지 부분들을 참고하여 실현될 수 있다.
도 1은 개시되는 실시예들에 따른 실리콘 산화물 갭충진 증착 프로세스의 흐름도이다.
도 2a-e는 개시되는 실시예들에 따른 증착 프로세스 동안에 기판상의 피쳐들의 횡단면도들이다.
도 3a-b는 개시되는 실시예들에 따른 배리어층의 횡단면도들이다.
도 4는 붕소 질화물막 및 붕소 산화물막을 형성하는 방법의 흐름도이다.
첨부되는 도면들에서, 유사한 컴포넌트들, 및/또는 피쳐들은 동일한 참조 라벨을 가질 수 있다. 추가로, 동일한 타입의 다양한 컴포넌트들이 후속하는 점선에 의한 기준 라벨 및 동일한 컴포넌트들 사이에서 구분하는 제2 라벨에 의하여 구분될 수 있다. 제1 기준 라벨만이 본 명세서에서 사용된다면, 설명은 제2 기준 라벨과 무관하게 동일한 제1 기준 라벨을 갖는 유사한 컴포넌트들 중 임의의 것에 적용가능하다.
트렌치를 충진하는 방법이 설명되고, 불소-함유 에칭 화학물질들에서 높은 비율의 실리콘 산화물 대 유전체 라이너 에칭 레이트로 유전체 라이너를 증착하는 단계를 포함한다. 실리콘 산화물은 트렌치 내에 증착되고, 트렌치의 최상부 근처에 갭을 재개방하거나 넓히기 위하여 에칭된다. 유전체 라이너는 에칭 프로세스 동안에 하부 기판을 보호하여, 갭은 더 넓어질 수 있다. 실리콘 산화물은 트렌치를 충진하기 위하여 다시 트렌치 내에 증착된다.
발명의 실시예들은 기판의 표면에 트렌치를 충진하기 위하여 막을 증착하는 방법에 관한 것이다. 주어진 폭의 트렌치들에 대하여, 실시예들은 다단계 증착 및 에칭 프로세스를 사용하며, 여기서 막 내에 갭을 넓히거나 재개방하기 위하여 증착 프로세스들 사이에서 에칭 프로세스가 이루어질 수 있다. 실리콘 산화물에 대하여 낮은 HF 에칭 레이트를 갖는 유전체 라이너 막은 기판 표면의 트렌치상에 컨포멀하게 증착되고, 이어서 시퀀스의 실리콘 산화물 프로세싱 단계들의 순서를 나타내는 실리콘 산화물 증착/에칭/증착 시퀀스를 수반한다. 유전체 라이너층에 의하여 제공되는 표면 피쳐들의 향상된 보호는 훨씬 더 높은 종횡비 트렌치들이 최종적으로 소자 동작에 영향을 미칠 수 있는 손상이 트렌치들의 벽들에 가해지기 이전에, 보이드들 없이 충진되는 것을 가능하게 한다. 특히, 본 발명의 실시예들은 약 45nm 이하로 트렌치들을 충진하기 위하여 사용될 수 있으며, 예를 들어, 얕은-트렌치-절연과 같은 다양한 상이한 갭충진 애플리케이션들에 대하여 적합하다.
발명의 더 나은 이해와 인지를 위해, 도 1 및 도 2에 대한 참조가 이제 이루어지며, 도 2는 개시된 실시예들에 따른 실리콘 산화물 갭충진 증착 프로세스의 흐름도 및 횡단면도들이다. 표면상에 트렌치(210)를 갖는 기판(200)이 프로세싱 챔버로 전달될 때 프로세스가 시작된다(단계(105) 및 도 2a). 트렌치는 동종의 물질의 2개 벽들의 존재에 의하여 생성될 수 있거나, 또는 도시되는 바와 같이 상이한 물질들(205, 206)의 벽들로부터 형성될 수 있다. 몇몇 경우들에서, 벽들이 지지 기판 물질 자체로 형성된다. 상대적으로 낮은 에칭 레이트를 갖는 붕소 질화물과 같은 컨포멀한 라이너층이 기판상에 증착된다(도 2b를 초래하는 단계(110)). 얇은 컨포멀한 라이너(250)는 트렌치(210)의 폭과 비교하여 얇다. 본 명세서에서 사용되는 것처럼, 상대적으로 낮은 에칭 레이트를 갖는 물질은 불소-기반 에칭 프로세스에서 공통 실리콘 질화물보다 더 느리게 에칭되는 물질을 설명한다.
라이너(250)의 증착에 후속하여, 트렌치(210)를 충진하는 프로세스가 실리콘 산화물층의 증착으로 시작된다(도 2c를 초래하는 단계(115)). 실리콘 산화물(275)의 층은 트렌치(210)의 일부를 충진한다. 실리콘 산화물(275)의 층의 두께는 측면들 또는 바닥부보다 트렌치(210)의 최상부 근처에 보다 빠르게 성장할 수 있다. 이것은 트렌치(210) 위에 좁아진 갭 또는 심지어 트렌치(210)의 폐쇄된 보이드(미도시)를 초래할 수 있다. 트렌치에 남아있고 완성된 소자 또는 집적 회로에 통합되는 폐쇄된 보이드는 소자 성능을 손상시키거나 수율에 영향을 미칠 수 있다.
증착 프로세스는 정지되고, 기판은 물질의 후속 증착 동안에 트렌치(210)에 보이드들의 형성을 감소시키기 위하여 다시 에칭된다(도 2d를 초래하는 단계(210)). 실시예들에서, 라이너는 동일하거나 유사한 불소-기반 에칭 프로세스에 대해 실리콘 질화물보다 낮은 에칭 레이트를 나타내는 붕소 질화물이다. 실리콘 질화물이 공통의 대안적 라이너 물질이다. 개시되는 실시예들에 따른 라이너들의 더 낮은 에칭 레이트는 에칭 프로세스가 더 오래 지속되게 허용하여, 트렌치(210)가 더욱 액세싱하기 쉬워진다. 대안적으로 또는 이와 결합하여, 라이너의 더 낮은 에칭 레이트는 에칭 프로세스가 라이너 및 실리콘 산화물 모두의 제거에서 더욱 공격적이 되도록 허용한다. 그러한 변형은 에칭 플라즈마 파라미터들의 변화, 불소 화학물질 또는 본 기술분야에 공지되는 다른 에칭 프로세스 파라미터들의 변화로부터 초래될 수 있다. 더 긴 및/또는 더욱 공격적인 에칭은 소자의 성능이 손상되는 포인트에 대하여 라이너 또는 최상부 측벽 물질(205, 206)을 손상시키지 않고 상대적으로 더 많은 실리콘 산화물을 제거할 수 있다. 에칭 프로세스는 플라즈마를 갖는 또는 플라즈마 없는 불소-포함 가스들을 수반할 수 있다. 에칭은 실리콘 산화물층(275)의 높은 포인트들로부터 더 많은 물질을 제거하고 다음 단계의 갭 충진을 개선하기 위하여 트렌치(210)의 바닥부로부터 더 적은 물질을 제거할 수 있다. 에칭된 기판으로의 실리콘 산화물의 제2 증착은 그 후 2개의 측벽들 사이에 트렌치(210)를 충진한다(도 2e를 초래하는 단계(125)).
도 1 및 2에 의하여 표현되는 예시적인 프로세스는 한번의 에칭을 둘러싼(surrounding) 2번의 증착들을 수반하는 프로세스(예를 들어, 간략히 "증착/에칭/증착"으로 지칭됨)를 보여주나, 프로세스는 각각의 에칭에 선행하는 및 후속하는 증착을 갖는 임의의 횟수의 에칭 프로세스들을 수반할 수 있다(예를 들어, 증착/에칭/증착/에칭/증착). 증착 및 에칭 프로세스들의 인접한 쌍은 서로 접하지 않을 수 있다. 실제로, 프로세스들의 쌍 사이에 갭이 존재할 수 있으며, 몇몇 경우들에서, 웨이퍼는 2개의 프로세스들 사이에서 하나의 프로세싱 챔버로부터 제거되어 다른 프로세싱 챔버로 이송될 수 있다.
붕소 질화물과 같은 상대적으로 낮은 에칭 레이트 물질의 단일 층 라이너(350-1)가 도 3a에 횡단면으로 도시된다. 물질(354)의 하나의 층을 표시하는 라이너의 확대된 횡단면도가 또한 도시된다. 단일 층 라이너의 화학적 조성은 통상적인 라이너 물질과 상이하고, 연관된 에칭 레이트는 낮다. 프로세스 플로우에 도입될 때, 물질(예를 들어, 붕소)이 단일 층 라이너 밖으로 침출되고(leach out), 소자 성능 또는 프로세스 플로우에 악영향을 미칠 수 있는 몇번의 기회가 존재한다. 실리콘 질화물은 기판의 하부 부분으로 또는 밖으로 침출되는 물질의 확산에 대한 가능한 배리어일 수 있는 것으로 공지된다. 개시되는 실시예들에 따른 라이너들은 다수의 애플리케이션들에서 배리어층과 유사한 실용성을 제공할 수 있다. 붕소 확산에 민감할 수 있는 다른 애플리케이션들에서, 하나 이상의 실리콘 질화물 라이너들은 라이너 위 또는 아래 영역으로 이러한 새로운 라이너들로부터의 물질의 확산을 방지하거나 억제하기 위하여 도 1의 프로세스 플로우로 통합될 수 있다.
라이너 아래 영역으로의 확산을 감소시키기 위하여, 실리콘 질화물의 층은 단계(105)와 단계(110) 사이에서 증착될 수 있다. 실리콘 질화물의 층을 증착하는 단계는 또한 새로운 라이너 물질로부터의 화학물질들의 라이너 위의 영역으로의 확산을 감소시키기 위하여 단계(110)와 단계(115) 사이에 삽입될 수 있다. 실리콘 질화물의 이러한 삽입된 층들은 일반적으로 본 명세서에서 배리어층들 또는 확산 배리어층들로서 지칭될 수 있으며, 실리콘 질화물과 다른 물질들로 이루어질 수 있다. 따라서, 실시예들에서, 이중층들 및 삼중층들을 포함하는 복합층들은 실리콘 산화물 증착 이전에 라이너들로서 사용하기 위하여 형성될 수 있다. 복합층의 층들 중 적어도 하나의 층은 발명의 실시예들에 따라 종래 기술의 실리콘 질화물층들에 대하여 상대적으로 낮은 에칭 레이트를 나타낼 수 있다. 도 3b는 삼중층 라이너(350-2)의 횡단면도이다. 또한 실리콘 질화물(352), 붕소 질화물(354)의 바닥부층 및 실리콘 질화물(356)의 최상부층을 포함하는 물질의 3개 층들을 표시하는 라이너의 확대된 횡단면도가 보여진다.
이제 트렌치를 충진하기 위한 증착/에칭/증착 시퀀스를 참조하여, 주어진 시퀀스의 2개의 증착 기술들은 동일한 증착 기술들 또는 레시피들일 수 있다. 그러나, 이들은 서로와 상이할 수도 있다. 대표적인 산화물 증착 방법들로는 CVD, HDP-CVD, SACVD, eHARP, HTUSG 및 O3-TEOS가 있다. 스핀-온 글라스(SOG: spin-on glass)와 같은 유동성(flowable) 기술들은 향상된 갭충진 능력들을 가질 수 있으나, 점도 및 다른 SOG 프로세스 파라미터들에 좌우되어 개시되는 실시예들에 따라 프로세스 시퀀스들로부터 여전히 이익을 얻을 수 있다.
개시되는 실시예들에 따른 방법들은 광범위한 불소-함유 건식 에칭 및 습식 에칭 프로세스들에 대한 실용성을 제공한다. 2개의 대표적인 불소-함유 건식-에칭 프로세스들에 대한 에칭 비율들이 표 1에 도시된다. 2개의 불소 에칭 프로세스들을 사용하는 산화물 에칭 레이트 대 실리콘 질화물 에칭 레이트의 비율들이 하나의 열에 보여진다. 유사하게, 2개의 불소 에칭들에 대한 실리콘 산화물 대 붕소 질화물 에칭 레이트 비율들은 마지막 열에 보여진다. 실리콘 산화물은 산화물 에칭에서 붕소 질화물보다 훨씬 더 빠르게 에칭되기 때문에, 붕소 질화물로 구성된 라이너의 일부는 유사한 두께의 실리콘 질화물 라이너의 적어도 일부가 동일한 산화물 에칭 프로세스에 의하여 제거될 때 유지될 수 있다. 이러한 2개의 불소 에칭 프로세스들은 2개의 선구물질들, NH3 및 NF3를 수반하며, "에칭 1"은 실리콘 산화물의 에칭 레이트를 증가시키기 위하여 "에칭 2"보다 더 높은 NF3 농도를 수반한다.
실리콘 산화물에 대한 에칭 비율들
실리콘 질화물 붕소 질화물
에칭 1 19.9 147
에칭 2 39.2 126
개시되는 유전체 라이너들은 상대적으로 낮은 에칭 레이트 물질의 단일층들 또는 그러한 단일층들과 실리콘 질화물을 결합하는 다중층들일 수 있다. 유전체 라이너들은 상이한 실시예들에서, 10 nm 미만, 5 nm 미만, 2 nm 미만, 또는 1 nm 미만일 수 있다. 이러한 두께들은 복합 라이너층들에 포함되는 임의의 배리어층(들)의 두께(들)를 포함한다. 복합 라이너층들은 상이한 실시예들에서 적어도 또는 약 25%, 적어도 또는 약 50%, 또는 적어도 또는 약 75%의 낮은 에칭 레이트 물질로 만들어진다.
실시예들에 따른 실리콘 산화물, 실리콘 질화물 및 유전체 라이너들 사이에 비교를 용이하게 하기 위하여, 기준 에칭은 실온 1% HF 수용액이도록 선택된다. 달리 언급되지 않는 한, 실리콘 산화물 대 유전체 라이너 에칭 비율들은 이러한 기준 에칭을 참고하여 본 명세서에서 주어질 것이다. 실리콘 산화물 에칭 레이트 대 실리콘 질화물 라이너 에칭 레이트의 비율은 1 내지 50 일 수 있다. 본 발명을 참고하여, 실리콘 산화물 에칭 레이트 대 유전체 라이너 에칭 레이트의 비율은 상이한 실시예들에서 약 50 이상, 약 75 이상, 또는 약 100 이상일 수 있다. 복합 라이너층을 참고하여, 에칭 레이트들의 비율은 복합 라이너층 내에 상대적으로 낮은 에칭 레이트층의 에칭 레이트를 사용하여 계산된다.
개시되는 실시예들에 따라 상대적으로 낮은 에칭 레이트 물질들은 붕소 질화물층들로 제한되지 않는다. 유사한 실용성을 제공하는 다른 물질들이 개시되는 실시예들에 포함된다. 유사한 증착 방법들이 붕소 및/또는 탄소를 포함하고 유사한 실리콘 질화물 대 유전체 라이너 에칭 비율들을 보이는 라이너들을 형성하는데 사용될 수 있다. 라이너들은 상이한 실시예들에서 약 5% 이상이거나, 약 10% 이상이거나, 또는 약 20% 이상인 붕소의 원자 농도를 가질 수 있다. 대안적으로, 또는 붕소 농도들과 결합하여, 라이너들은 상이한 실시예들에서 약 5% 이상이거나, 약 10% 이상이거나, 또는 약 20% 이상인 탄소의 원자 농도를 가질 수 있다. 더 높은 붕소 및/또는 탄소 농도들은 더 낮은 HF 에칭 레이트와 상관된다. 예시적인 막들은 붕소 질화물(BN), 붕소 산화물(B2O3), 실리콘 탄화물(SiC), 붕소 탄화물(BC), 탄소 질화물(CN), 실리콘 붕소 질화물(SiBN), 붕소 실리콘 산화물(BSixOy), 인 붕소 질화물(PBN), 실리콘 탄소 질화물(SiCN) 및 붕소 탄소 실리콘 질화물(BCSiN) 막들이다.
붕소-포함 라이너층을 증착하는 예시적인 방법은 도 4의 흐름도를 참고하여 설명될 것이다. 실시예는 붕소 질화물 및 붕소 산화물을 증착하는 방법들에 집중할 것이다. 단계(405)에 도시되는 바와 같이, 붕소-함유 선구물질이 챔버에 주입된다. 단계(410)에서, 붕소-함유막이 붕소-함유 선구물질로부터 챔버에서 기판상에 증착된다. 그 후, 단계(415)에서, 붕소-함유막은 (예를 들어, 막의 질소 또는 산소 함량을 증가시키기 위하여) 막 조성을 변경하도록 처리된다. 붕소-함유막을 처리하는 단계는 질소-함유 또는 산소-함유 선구물질에 붕소-함유막을 노출시키는 단계를 포함한다.
단계(405)를 참고하여, 붕소-함유 선구물질이 주입되는 챔버는 임의의 화학 기상 증착 챔버 또는 플라즈마-강화 화학 기상 증착 챔버일 수 있다. 사용될 수 있는 챔버들의 실시예들은 PRODUCER? SE 및 PRODUCER? GT PECVD 챔버들을 포함하며, 이들 모두는 캘리포니아 산타 클라라의 Applied Materials, Inc.로부터 이용가능하다. 본 명세서에 제공되는 프로세싱 조건들이 2개의 절연된 프로세싱 영역들을 갖는 300mm PRODUCER? SE 챔버에 대하여 제공되며, 프로세싱 영역당 하나의 기판을 갖는다. 따라서, 각각의 기판 프로세싱 영역 및 기판당 경험되는 유량들은 챔버로의 유량들의 절반이다.
붕소-함유막이 증착되는 기판은 실리콘, 실리콘-함유, 또는 유리 기판일 수 있다. 기판은 베어(bare) 기판이거나, 또는 피쳐들이 내부에 형성되고/형성되거나 상부에 물질이 증착되는 하나 이상의 층들을 가질 수 있다.
붕소-함유 선구물질은 디보란(B2H6), 보라진(B3N3H6), 또는 보라진의 알킬-치환 유도체일 수 있다. 붕소-함유 선구물질은 약 5 sccm 내지 약 50 slm, 이를테면, 약 10 sccm 내지 약 1 slm의 유량으로 챔버로 주입될 수 있다. 통상적으로, 붕소-함유 선구물질은 희석 가스로서 질소(N2), 수소(H2), 아르곤(Ar) 또는 이들의 조합물과 함께 챔버로 주입된다. 희석 가스는 약 5 sccm 내지 약 50 slm, 이를테면 약 1 slm 내지 약 10 slm의 유량으로 챔버로 주입될 수 있다.
실시예들에서, 붕소-함유막은 질소-함유 화합물 및/또는 산소-함유막을 주입함으로써 도 4의 단계(415)에서 형성될 수 있다. 사용될 수 있는 질소-함유 화합물들의 실시예들은 암모니아(NH3), 히드라진(N2H4)을 포함한다. 산소-함유 화합물들의 실시예들은 산소(O2), 산화 질소(NO), 아산화질소(N2O), 이산화탄소(CO2), 및 물(H2O)을 포함한다. 마찬가지로 실리콘-함유 화합물들, 탄소-함유 화합물들, 인-함유 화합물들 등을 포함하는 다른 화합물들이 사용될 수 있다. 화합물들의 조합들이 또한 사용될 수 있다. 몇몇 예시들에서, 붕소-함유 선구물질이 챔버에 있는 동안 이러한 화합물들이 존재할 수 있다(도 4에 미도시). 대안적으로, 화합물은 붕소-함유 선구물질의 주입 이전에 또는 이후에 챔버로 주입될 수 있다. 사용될 수 있는 실리콘-함유 화합물들의 실시예들은 시레인, 트리실릴아민(TSA), 트리메틸시레인(TMS), 및 헥사메틸시클로트리실라잔(HMCTZ)과 같은 실라잔들을 포함한다. 사용될 수 있는 탄소-함유 화합물들은 일반식 CxHy를 갖는 탄화수소 화합물들, 이를테면 알칸들, 알켄들, 및 알킨들을 포함한다. 사용될 수 있는 인-함유 화합물의 일예로는 포스핀(PH3)이 있다.
붕소-함유막은 챔버에 플라즈마의 존재 또는 부재하에서 붕소-함유 선구물질로부터 챔버에서 기판상에 증착될 수 있다.
챔버 내에 플라즈마의 존재하에 붕소-함유막의 증착을 위하여, 증착 동안에 챔버의 기판 지지부의 온도는 약 100℃ 내지 약 1000℃, 예를 들어, 약 300℃ 내지 약 500℃로 설정될 수 있으며, 챔버의 압력은 약 10 mTorr 내지 약 760 Torr, 예를 들어, 약 2 Torr 내지 약 10 Torr일 수 있다. 붕소-함유, 질소-함유, 탄소-함유, 산소-함유, 및 실리콘-함유 화합물들의 조합물은 약 5 sccm 내지 약 50 slm, 이를테면 10 sccm 내지 약 1 slm의 유량으로 동시에 챔버에 주입될 수 있다.
챔버에서 플라즈마의 존재하에 붕소-함유막의 증착을 위해, 증착 동안에 챔버의 기판 지지부의 온도는 약 100℃ 내지 약 1000℃, 예를 들어, 약 300℃ 내지 약 500℃로 설정될 수 있으며, 챔버의 압력은 약 10 mTorr 내지 약 760 Torr, 예를 들어, 약 2 Torr 내지 약 10 Torr일 수 있다. 플라즈마는 챔버의 기판 지지 전극 및/또는 샤워헤드 전극으로 전달되는 RF 전력에 의하여 제공될 수 있다. RF 전력은 약 100 kHz 내지 약 1 MHz, 이를테면 약 300 kHz 내지 약 400 kHz의 단일 저주파수에서 약 2 W 내지 약 5000 W, 이를테면 약 30 W 내지 약 1000 W의 전력 레벨에서, 또는 약 1 MHz 초과, 이를테면 약 1 MHz 초과 약 60 MHz 이하의, 예컨대 13.6 MHz의 단일 고주파수에서 약 2 W 내지 약 5000 W, 이를테면 약 30 W 내지 약 1000 W의 전력 레벨에서 제공될 수 있다. 대안적으로, RF 전력은 약 2 W 내지 약 5000 W, 이를테면 약 30 W 내지 약 1000 W의 전력 레벨에서 약 100 kHz 내지 약 1 MHz, 이를테면 약 300 kHz 내지 약 400 kHz의 제1 주파수 및 약 2 W 내지 약 5000 W, 이를테면 약 30 W 내지 약 1000 W의 전력 레벨에서 약 1 MHz 초과, 이를테면 약 1 MHz 내지 약 60 MHz, 예컨대 약 13.6 MHz의 제2 주파수를 포함하는 혼합 주파수에서 제공될 수 있다.
도 4를 참고하여, 붕소-함유막이 증착된 이후에, 붕소-함유막은 막에 질소 또는 산소를 통합함으로써 자신의 조성을 변경하고 붕소 질화물 또는 붕소 산화물막을 형성하도록 처리된다. 붕소 질화물 또는 붕소 산화물막은 약 2 Å 내지 약 5000 Å의 두께를 가질 수 있다. 처리는 플라즈마 프로세스, 자외선(UV) 경화 프로세스, 열적 어닐링 프로세스, 및 이들의 조합들로 구성되는 그룹으로부터 선택되고, 질소를 막으로 통합하고 붕소 질화물막을 형성하기 위하여 질소-함유 선구물질에 붕소-함유막을 노출시키는 단계를 포함한다. 질소-함유 선구물질은 예를 들어, 질소 가스(N2), 암모니아(NH3), 또는 히드라진(N2H4)일 수 있다. 질소-함유 선구물질은 아르곤, 헬륨, 수소, 또는 제논과 같은 희석 가스로 희석될 수 있다. 산소-함유 선구물질에 붕소-함유막을 노출시키는 것은 막의 산소의 통합 및 붕소 산화물막의 형성을 허용한다. 산소-함유 선구물질은 산소 가스(O2), 아산화질소(N2O) 또는 이산화탄소(CO2)일 수 있다.
처리가 플라즈마 프로세스를 포함하는 실시예들에서, 플라즈마 프로세스는 붕소-함유막이 증착된 동일한 챔버 또는 상이한 챔버에서 수행될 수 있다. 플라즈마는 챔버의 기판 지지 전극 및/또는 샤워헤드 전극에 전달되는 RF 전력에 의하여 제공될 수 있다. RF 전력은 약 100 kHz 내지 약 1 MHz, 이를테면 약 300 kHz 내지 약 400 kHz의 단일 저주파수에서 약 2 W 내지 약 5000 W, 이를테면 약 30 W 내지 약 1000 W의 전력 레벨에서, 또는 약 1 MHz 초과, 이를테면 약 1 MHz 내지 약 60 MHz, 예컨대 약 13.6 MHz의 단일 고주파수에서 약 2 W 내지 약 5000 W, 이를테면 약 30 W 내지 약 1000 W의 전력 레벨에서 제공될 수 있다. 대안적으로, RF 전력은 약 2 W 내지 약 5000 W, 이를테면 약 30 W 내지 약 1000 W의 전력 레벨에서 약 100 kHz 내지 약 1 MHz, 이를테면 약 300 kHz 내지 약 400 kHz의 제1 주파수 및 약 2 W 내지 약 5000 W, 이를테면 약 30 W 내지 약 1000 W의 전력 레벨에서 약 1 MHz 초과, 이를테면 약 1 MHz 내지 약 60 MHz, 예컨대 약 13.6 MHz의 제2 주파수를 포함하는 혼합 주파수에서 제공될 수 있다. 질소-함유 선구물질은 처리 동안에 약 5 sccm 내지 약 50 slm, 이를테면 약 100 sccm 내지 약 500 sccm의 유량으로 챔버로 주입될 수 있다. 질소-함유 선구물질은 약 1초 내지 약 2시간, 이를테면 약 1초 내지 약 60초와 같은 시간 기간 동안 챔버로 흘려질 수 있다. 처리 동안에, 챔버 압력은 약 10 mTorr 내지 약 760 Torr일 수 있으며, 챔버의 기판 지지부의 온도는 약 20℃ 내지 약 1000℃일 수 있다. 고주파수 RF 전력이 증가되면, NH3 유량들이 증가되고, 막들의 에칭 레이트를 조정하는데 사용될 수 있는 플라즈마 프로세스의 처리 시간들이 더 길어진다.
처리가 UV 경화 프로세스를 포함하는 실시예들에서, UV 경화 프로세스는 붕소-함유막이 증착된 증착 챔버를 포함하는 통합된 툴의 일부인 챔버에서 또는 증착 챔버와 동일한 챔버에서 수행될 수 있다. 예를 들어, UV 경화 프로세스는 붕소-함유막이 증착되는 PECVD 챔버를 포함하는 PRODUCER? 플랫폼의 일부인 NANOCURE™ 챔버에서 수행될 수 있다.
사용될 수 있는 예시적인 UV 경화 프로세스 조건들은 약 10 mTorr 내지 약 760 Torr의 챔버 압력 및 약 20℃ 내지 약 1000℃의 기판 지지부 온도를 포함한다. 질소-함유 선구물질은 처리 동안에 약 5 sccm 내지 약 50 sccm의 유량으로 챔버로 주입될 수 있다. 질소-함유 선구물질은 약 1초 내지 약 2시간, 이를테면 약 1초 내지 약 10분의 시간 기간 동안 챔버로 흘려질 수 있다. UV 방사는 수은 마이크로파 아크 램프들, 펄스형 제논 플래시 램프들, 또는 고효율 UV광 방사 다이오드 어레이들과 같은 임의의 UV 소스에 의하여 제공될 수 있다. UV 방사는 예를 들어, 약 170 nm 내지 약 400 nm의 파장을 가질 수 있다. 처리는 약 1 Watt/cm2 내지 약 1000 Watts/cm2의 자외선 방사에 붕소-함유막을 노출시키는 단계를 포함할 수 있으며, 자외선 방사는 약 0.5 eV 내지 약 10 eV, 이를테면 약 1 eV 내지 약 6 eV의 광자 에너지를 제공할 수 있다.
통상적으로, UV 경화 프로세스는 막으로부터 수소를 제거하며, 이는 수소가 막을 통해 기판의 반도체 영역들로 확산하고, 기판상에 형성되는 소자의 신뢰성을 저하시킬 수 있기 때문에 바람직하다. UV 경화 프로세스는 또한 통상적으로 막의 밀도를 증가시키고 에칭 레이트를 감소시킨다.
처리가 열적 프로세스를 포함하는 실시예들에서, 열적 프로세스는 붕소-함유막이 증착되는 동일한 챔버에서 또는 상이한 챔버에서 수행될 수 있다. 질소-함유 선구물질은 처리 동안에 약 5 sccm 내지 약 50 slm, 이를테면 약 10 sccm 내지 약 1 slm의 유량으로 챔버로 주입될 수 있다. 질소-함유 선구물질은 약 1초 내지 약 10시간, 이를테면 10초 내지 약 20분과 같은 시간 기간 동안 챔버로 흘려질 수 있다. 처리 동안에 챔버 압력은 약 10 mTorr 내지 약 760 Torr일 수 있으며, 챔버의 기판 지지부의 온도는 약 20℃ 내지 약 1000℃일 수 있다.
기판은 도 4와 관련하여 개시되는 실시예들에서 순차적으로 붕소-함유 선구물질 및 질소-함유 선구물질에 노출되는 반면, 대안적인 실시예들에서, 기판은 기판은 붕소-함유 선구물질 및 질소-함유 선구물질(및/또는 산소-함유 선구물질)에 동시에 노출된다. 일반적으로, 동시적인 노출은 더 높은 막 성장 속도를 허용하고, 박막의 두께를 제어하는 능력을 감소시킨다. 그러한 실시예들에서, 붕소-함유 선구물질 및 질소-함유 또는 산소-함유 선구물질은 챔버로 주입되고, 그 후, 챔버의 기판상에 붕소 질화물 또는 붕소 산화물막을 화학적 기상 증착시키도록 반응된다. 선택적으로, 실리콘-함유 화합물, 탄소-함유 화합물, 인-함유 화합물, 또는 이들의 조합물이 또한 도핑된 붕소 질화물막을 증착하기 위하여 동시에 챔버로 주입될 수 있다. 붕소-함유 선구물질, 질소-함유 또는 산소-함유 선구물질, 및 선택적 다른 화합물들의 반응은 챔버에서 플라즈마의 존재하에 또는 플라즈마 없이 수행될 수 있다.
다음의 논의는 예시적인 낮은 에칭 레이트 물질로서 붕소 질화물을 성장시키기 위한 특정 프로세스 조건들을 논의한다. 붕소-함유 선구물질 및 질소-함유 선구물질은 도 4의 실시예들에 대하여 상기 개시되는 선구물질들 중 임의의 것일 수 있다. 유사하게, 챔버 및 기판은 도 4의 실시예들에 대하여 상기 각각 개시되는 챔버들 및 기판들 중 임의의 것일 수 있다.
붕소-함유 선구물질은 희석 가스로서 질소(N2), 수소(H2), 아르곤(Ar) 또는 이들의 조합물과 함께 챔버로 주입될 수 있다. 붕소-함유 선구물질은 약 5 sccm 내지 약 50 slm, 이를테면 약 10 sccm 내지 약 1 slm의 유량으로 챔버로 주입될 수 있다. 질소-함유 선구물질은 약 5 sccm 내지 약 50 slm, 이를테면 약 10 sccm 내지 약 1 slm의 유량으로 챔버로 주입될 수 있다. 희석 가스는 약 5 sccm 내지 약 50 slm, 이를테면 약 1 slm 내지 약 10 slm의 유량으로 챔버로 주입될 수 있다.
붕소-함유 선구물질 및 질소-함유 선구물질이 플라즈마의 존재 하에 반응하는 실시예들에서, 증착 동안에, 약 10 mTorr 내지 약 760 Torr, 이를테면 약 2 Torr 내지 약 10 Torr의 챔버 압력 및 약 100℃ 내지 약 1000℃, 이를테면 약 300℃ 내지 약 500℃의 기판 지지부 온도가 사용될 수 있다. 챔버의 샤워헤드와 기판 지지부 사이의 공간은 약 100 mils 내지 약 10000 mils일 수 있다. 플라즈마는 챔버의 기판 지지부 전극 및/또는 샤워헤드 전극에 전달되는 RF 전력에 의하여 제공될 수 있다. RF 전력은 약 100 kHz 내지 약 1 MHz, 이를테면 약 300 kHz 내지 약 400 kHz의 단일 저주파수에서 약 2 W 내지 약 5000 W, 이를테면 약 30 W 내지 약 1000 W의 전력 레벨에서, 또는 약 1 MHz 초과, 이를테면 약 1 MHz 내지 약 60 MHz, 예컨대 약 13.6 MHz의 단일 고주파수에서 약 2 W 내지 약 5000 W, 이를테면 약 30 W 내지 약 1000 W의 전력 레벨에서 제공될 수 있다. 대안적으로, RF 전력은 약 2 W 내지 약 5000 W, 이를테면 약 30 W 내지 약 1000 W의 전력 레벨에서 예컨대, 약 100 kHz 내지 약 1 MHz, 이를테면 약 300 kHz 내지 약 400 kHz의 제1 주파수 및 약 2 W 내지 약 5000 W, 이를테면 약 30 W 내지 약 1000 W의 전력 레벨에서 약 1 MHz 초과, 이를테면 약 1 MHz 내지 약 60 MHz, 예컨대 13.6 MHz의 제2 주파수를 포함하는 혼합 주파수에서 제공될 수 있다.
붕소 질화물을 제외한 저 유전체 에칭 레이트 물질들이 또한 앞서 설명되고 청구항들에서 진술되는 본 특허의 대상이다. 붕소-함유 선구물질 및 질소-함유, 산소-함유, 탄소-함유 및/또는 실리콘-함유 선구물질이 플라즈마의 부재하에 반응되는 실시예들에서, 약 10 mTorr 내지 약 760 Torr의 챔버 압력 및 약 100℃ 내지 약 1000℃의 기판 지지부 온도가 증착 동안에 사용될 수 있다. 기판 지지부와 챔버의 샤워헤드 사이의 공간은 약 50 mils 내지 약 5000 mils일 수 있다.
본 명세서에서 사용될 때, "기판"은 상부에 층들이 형성되는 또는 형성되지 않는 지지 기판일 수 있다. 지지 기판은 다양한 도핑 농도들 및 프로파일들의 절연체 또는 반도체일 수 있으며, 예를 들어, 집적 회로들의 제작에서 사용되는 타입의 반도체 기판일 수 있다. "여기된(excited) 상태"에 있는 가스는 가스 분자들의 적어도 일부가 진동-여기된, 해리된 및/또는 이온화된 상태에 있는 가스를 설명한다. 가스는 둘 이상의 가스들의 조합일 수 있다. 트렌치라는 용어는 에칭된 기하학적 구조가 큰 수평 종횡비를 갖는다는 암시 없이 명세서 전반에 걸쳐 사용된다. 표면 위로부터 보여질 때, 트렌치들은 원형, 타원형, 다각형, 직사각형, 또는 다양한 다른 형태들을 나타낼 수 있다.
다수의 실시예들이 개시되었으나, 개시되는 실시예들의 정신을 벗어나지 않고 다양한 변형들, 대안적 구조들, 및 동등물들이 사용될 수 있다는 것이 본 기술분야의 당업자들에 의해 인지될 것이다. 부가적으로, 불필요하게 본 발명을 모호하게 하는 것을 방지하기 위하여 다수의 공지된 프로세스들 및 엘리먼트들은 설명되지 않았다. 따라서, 상기 설명은 발명의 범위를 제한하는 것으로 취해져서는 안 된다.
값들의 범위가 제공되는 경우, 문맥이 명백하게 달리 진술되지 않는 한, 상기 범위의 상한치와 하한치 사이에서 하한치의 소수점 첫째 자리 단위로 각각의 사이 값(intervening value)이 또한 특정하게 개시되었다는 것이 이해될 것이다. 진술된 범위의 임의의 진술된 값 또는 사이 값과 진술된 범위의 임의의 다른 전술된 값 또는 사이 값 사이의 각각의 더 작은 범위가 포함된다. 이러한 더 작은 범위들의 상한치 및 하한치들은 독립적으로 범위에 포함되거나 범위로부터 배제될 수 있으며, 더 작은 범위들에 제한들 중 하나가 포함되거나, 둘 모두가 포함되거나, 또는 둘 모두 포함되지 않는 각각의 범위가 또한 발명에 포함되어, 진술된 범위의 임의의 특정한 배제된 제한치의 대상이 된다. 진술된 범위가 제한치들 중 하나 또는 둘 모두를 포함하는 경우, 이러한 포함된 제한치들 중 하나 또는 둘 모두를 배제시키는 범위들이 또한 포함된다.
본 설명 및 첨부되는 청구항들에서 사용될 때, 단수 형태 "a", "an", 및 "the"는 문맥이 명백하게 다르게 진술하지 않는 한 다수의 지시 대상들을 포함한다. 따라서, 예를 들어, "프로세스"에 대한 참조는 다수의 그러한 프로세스들을 포함하며, "유전체 물질"에 대한 참조는 하나 이상의 유전체 물질들 및 본 기술분야의 당업자들에게 공지되는 그들의 동등물들 등에 대한 참조를 포함한다.
또한, 본 설명 및 하기의 청구항들에서 사용될 때 포함("comprise," "comprising," "include," "including," 및 "includes")이라는 단어들은 진술된 피쳐들, 정수들, 컴포넌트들, 단계들의 존재를 명시하도록 의도되나, 이들은 하나 이상의 다른 피쳐들, 정수들, 컴포넌트들, 단계들, 동작들, 또는 그룹들의 존재 또는 부가를 불가능하게 하지 않는다.

Claims (26)

  1. 반도체 기판의 트렌치에 유전체 물질을 증착하는 방법으로서,
    이중층을 포함하는 라이너(liner)층을 형성하는 단계 ― 상기 이중층은 상기 트렌치의 바닥부 표면 및 측벽 표면 위에 실리콘 질화물층 및 붕소 질화물층을 포함함 ― ;
    상기 라이너층 위에 실리콘 산화물을 포함하는 상기 유전체 물질을 증착하는 단계 ― 상기 유전체 물질은 상기 트렌치를 부분적으로 또는 전체적으로 충진함 ― ; 및
    에칭제(etchant)를 이용하여 상기 증착된 유전체 물질의 일부분을 에칭하는 단계 ― 상기 에칭제는 상기 라이너층보다 높은 에칭 레이트로 상기 유전체 물질을 제거함 ―
    를 포함하는, 반도체 기판의 트렌치에 유전체 물질을 증착하는 방법.
  2. 제1항에 있어서,
    상기 라이너층은 실리콘 질화물층들의 쌍 사이에 형성되는 붕소 질화물층을 포함하는 삼중층인, 반도체 기판의 트렌치에 유전체 물질을 증착하는 방법.
  3. 제1항에 있어서,
    상기 증착된 유전체 물질의 일부분을 에칭하는 단계는 상기 트렌치의 상기 유전체 물질에 형성되는 보이드(void)를 노출시키는, 반도체 기판의 트렌치에 유전체 물질을 증착하는 방법.
  4. 제3항에 있어서,
    상기 방법은 상기 트렌치에 상기 유전체 물질의 제2 부분을 증착하는 단계를 더 포함하며, 상기 유전체 물질의 상기 제2 부분은 상기 노출된 보이드를 부분적으로 또는 전체적으로 충진하는, 반도체 기판의 트렌치에 유전체 물질을 증착하는 방법.
  5. 제1항에 있어서,
    상기 증착된 유전체 물질의 일부분을 에칭하는 단계는 상기 트렌치에 상기 유전체 물질에 의하여 형성되는 갭을 넓히는, 반도체 기판의 트렌치에 유전체 물질을 증착하는 방법.
  6. 제1항에 있어서,
    상기 증착된 유전체 물질의 일부분을 에칭하는 단계는 반응성 불소를 포함하는 건식 에칭을 수반하는, 반도체 기판의 트렌치에 유전체 물질을 증착하는 방법.
  7. 제1항에 있어서,
    상기 증착된 유전체 물질의 일부분을 에칭하는 단계는 NH3 및 NF3를 포함하는 프로세스 가스에서 상기 유전체 물질을 건식 에칭하는 단계를 포함하는, 반도체 기판의 트렌치에 유전체 물질을 증착하는 방법.
  8. 제1항에 있어서,
    상기 에칭제는 질소 삼불화물(NF3)로부터 형성되는 반응성 불소 종들을 포함하는, 반도체 기판의 트렌치에 유전체 물질을 증착하는 방법.
  9. 반도체 기판의 트렌치를 충진하는 유전체 물질에 형성되는 보이드를 제거하는 방법으로서,
    상기 보이드의 개구를 노출시키기 위하여 상기 유전체 물질의 최상부 부분을 에칭하는 단계 ― 상기 에칭하는 단계는 또한 이중층을 포함하는 라이너층의 일부분을 노출시키며, 상기 이중층은 상기 유전체 물질에 의하여 커버된 실리콘 질화물층 및 붕소 질화물층을 포함함 ― ; 및
    부가적인 유전체 물질로 충진함으로써 상기 보이드를 제거하도록 상기 노출된 보이드에 상기 부가적인 유전체 물질을 증착시키는 단계
    를 포함하는, 반도체 기판의 트렌치를 충진하는 유전체 물질에 형성되는 보이드를 제거하는 방법.
  10. 기판의 표면에 갭을 충진하기 위하여 막을 증착하는 방법으로서,
    상기 기판의 상기 표면 상에 유전체 라이너를 형성하는 단계 ― 실리콘 산화물 대 유전체 라이너 에칭 비율은 50보다 큼 ― ;
    상기 유전체 라이너상에 유전체의 제1 층을 증착하는 단계;
    상기 기판의 상기 표면을 에칭하는 단계; 및
    상기 갭을 충진하기 위하여 유전체의 제2 층을 증착하는 단계
    를 포함하는, 기판의 표면에 갭을 충진하기 위하여 막을 증착하는 방법.
  11. 제10항에 있어서,
    상기 산화물 대 유전체 라이너 에칭 비율은 75보다 큰, 기판의 표면에 갭을 충진하기 위하여 막을 증착하는 방법.
  12. 제10항에 있어서,
    상기 산화물 대 유전체 라이너 에칭 비율은 100보다 큰, 기판의 표면에 갭을 충진하기 위하여 막을 증착하는 방법.
  13. 제10항에 있어서,
    상기 유전체 라이너는 붕소 질화물을 포함하는, 기판의 표면에 갭을 충진하기 위하여 막을 증착하는 방법.
  14. 제10항에 있어서,
    상기 유전체 라이너는 5%보다 큰 붕소 원자 농도를 갖는, 기판의 표면에 갭을 충진하기 위하여 막을 증착하는 방법.
  15. 제10항에 있어서,
    상기 유전체 라이너는 5%보다 큰 탄소 원자 농도를 갖는, 기판의 표면에 갭을 충진하기 위하여 막을 증착하는 방법.
  16. 제10항에 있어서,
    상기 유전체 라이너는 10%보다 큰 붕소 원자 농도를 갖는, 기판의 표면에 갭을 충진하기 위하여 막을 증착하는 방법.
  17. 제10항에 있어서,
    상기 유전체 라이너는 10%보다 큰 탄소 원자 농도를 갖는, 기판의 표면에 갭을 충진하기 위하여 막을 증착하는 방법.
  18. 제10항에 있어서,
    상기 유전체 라이너는 20%보다 큰 붕소 원자 농도를 갖는, 기판의 표면에 갭을 충진하기 위하여 막을 증착하는 방법.
  19. 제10항에 있어서,
    상기 유전체 라이너는 20%보다 큰 탄소 원자 농도를 갖는, 기판의 표면에 갭을 충진하기 위하여 막을 증착하는 방법.
  20. 제10항에 있어서,
    상기 유전체 라이너는 붕소 탄화물, 붕소 산화물, 실리콘 탄화물, 붕소 질화물, 붕소 탄소 질화물, 인 붕소 질화물, 탄소 질화물, 실리콘 붕소 질화물, 붕소 실리콘 산화물 및 실리콘 탄소 질화물로 이루어진 그룹으로부터 선택되는 물질을 포함하는, 기판의 표면에 갭을 충진하기 위하여 막을 증착하는 방법.
  21. 제10항에 있어서,
    상기 유전체 라이너는 붕소 질화물의 컨포멀한(conformal) 층이며, 상기 방법은, 상기 붕소 질화물의 컨포멀한 층을 형성하기 이전에 실리콘 질화물의 층을 형성하는 단계를 더 포함하는, 기판의 표면에 갭을 충진하기 위하여 막을 증착하는 방법.
  22. 제10항에 있어서,
    상기 유전체의 제1 층을 증착하기 이전에, 실리콘 질화물의 층을 형성하는 단계를 더 포함하는, 기판의 표면에 갭을 충진하기 위하여 막을 증착하는 방법.
  23. 제10항에 있어서,
    상기 유전체 라이너는 붕소 질화물의 컨포멀한 층이며, 상기 방법은, 상기 붕소 질화물의 컨포멀한 층을 증착하기 이전에 실리콘 질화물의 제1 층을, 그리고 상기 유전체의 제1 층을 증착하기 이전에 실리콘 질화물의 제2 층을 형성하는 단계를 더 포함하는, 기판의 표면에 갭을 충진하기 위하여 막을 증착하는 방법.
  24. 제10항에 있어서,
    상기 기판을 에칭하는 단계는 NH3 및 NF3를 포함하는 프로세스 가스에서 상기 기판을 건식 에칭하는 단계를 포함하는, 기판의 표면에 갭을 충진하기 위하여 막을 증착하는 방법.
  25. 삭제
  26. 삭제
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