KR100322890B1 - 반도체장치의 절연막 형성방법 - Google Patents

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Abstract

본 발명은 반도체장치의 절연막 형성방법에 관한 것으로서, 반도체장치의 크기가 작아짐에 따라 셀내의 게이트전극간 간격이 축소되어 에스팩트율이 증가함으로써 절연막(50)을 증착할 때 ALE(Atomic Layer Epitaxy) 방법을 적용하여 실리콘층을 형성한 후 산화시키는 공정을 반복하여 실리콘산화막으로 절연막(50)을 형성함으로써 게이트전극간에 발생하는 보이드를 억제할 수 있는 이점이 있다.

Description

반도체장치의 절연막 형성방법{METHOD FOR FORMING OXIDE LAYER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체장치의 절연막 형성방법에 관한 것으로서, 보다 상세하게는 반도체장치의 크기가 작아짐에 따라 셀내의 게이트전극간 간격이 축소되어 에스팩트율이 증가함으로써 절연막을 증착할 때 ALE(Atomic Layer Epitaxy) 방법을 적용하여 실리콘층을 형성한 후 산화시키는 공정을 반복하여 실리콘산화막으로 절연막을 형성함으로써 게이트전극간에 발생하는 보이드를 억제할 수 있도록 한 반도체장치의 절연막 형성방법에 관한 것이다.
현재 반도체장치의 고집적화로 인하여 콘택홀 사이즈를 비롯한 패턴 사이즈가 점점 축소가 되기 때문에 셀 내의 게이트전극간 간격이 축소됨에 따라 게이트전극간 거리와 게이트 높이간의 비인 에스팩트율이 증가하게 되어 게이트전극간 절연을 위해 BPSG를 증착하고 고온의 열공정을 이용하여 리플로우(reflow) 및 고밀도화(densification)를 진행하고 있는데 도 1과 같이 게이트전극간 사이가 완전히 채워지지 않아 'A'와 같이 보이드가 형성되는 문제점이 있다.
따라서, 현재는 이런 보이드 문제로 인하여 고온의 RTP공정을 추가로 진행하고 있기도 하다. 그러나 이러한 고온의 열공정은 반도체장치의 축소시 요구되고 있는 저온처리 경향에 위배되고 있어 이 또한 반도체장치의 축소에 문제가 되고 있다.
즉, 폴리간 갭필을 위해서는 에스팩트율 확보를 위하여 폴리간 간격을 확보하든지 아니면 고온의 열공정을 이용하여 폴리 사이를 갭필하느냐하는 어려운 문제에 직면해 있다.
따라서, 이러한 문제점을 해결하기 위해 BPSG필름을 대체할 다른 필름이 요구되고 있어 현재에는 이를 대체할 물질로 SOG(Spin On Glass) 또는 HSQ(Hydrogen Silses Quioxane) 등이 연구되고 있으나 만족할 만한 수준은 아니라는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 반도체장치의 크기가 작아짐에 따라 셀내의 게이트전극간 간격이 축소되어 에스팩트율이 증가함으로써 절연막을 증착할 때 ALE(Atomic Layer Epitaxy) 방법을 적용하여 실리콘층을 형성한 후 산화시키는 공정을 반복하여 실리콘산화막으로 절연막을 형성함으로써 게이트전극간에 발생하는 보이드를 억제할 수 있도록 한 반도체장치의 절연막 형성방법에 관한 것이다.
도 1은 종래의 방법에 의해 형성된 반도체장치의 절연막을 나타낸 단면도이다.
도 2내지 도 4는 본 발명에 의한 반도체장치의 절연막 형성방법을 설명하기 위한 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 기판 20 : 게이트전극
25 : 스페이서 30 : ALE막
32 : 실리콘층 40 : BPSG막
50 : 절연막
상기와 같은 목적을 실현하기 위한 본 발명은 기판상부에 게이트전극을 형성한 후 게이트전극 측벽에 질화막 스페이서를 형성하는 단계와, 소정영역상에 소오스/드레인 영역을 형성하는 단계와, 상기 구조 전체에 실리콘층을 증착하고 Ar가스를 퍼지한 후 산화공정을 진행한 후 다시 Ar가스를 퍼지하여 ALE막을 형성하는 단계와, 게이트전극간 간격을 완전히 채울 때까지 ALE막 형성공정을 반복한 후 결과물 전면에 BPSG막을 형성하는 단계와, BPSG막을 형성한 후 리플로우 시켜 평탄화한 후 CMP공정으로 평탄화 공정을 수행하여 절연막을 형성하는 단계로 이루어진 것을특징으로 한다.
위와 같이 이루어진 본 발명은 게이트전극을 형성한 후 게이트전극간 거리를 ALE 방법에 의해 실리콘층을 형성하고 산화시키는 공정을 반복하여 산화실리콘층으로 게이트전극간 거리를 채운후 BPSG막을 리플로우시켜 절연막을 형성함으로써 게이트전극간 거리를 완전히 채울 수 있어 보이드 발생을 억제할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 2내지 도 4는 본 발명에 의한 절연막 형성방법을 설명하기 위한 단면도들이다.
도 2에 도시된 바와 같이 기판(10)위로 게이트전극(20)을 형성한 후 전면에 300∼500Å 정도의 스페이서용 질화막을 LPCVD방법으로 증착한 후 RIE로 식각하여 약 5∼10°의 각을 갖는 스페이서(25)를 형성한다. 그런다음, 소오스/드레인 영역을 형성하고 게이트전극(20)간 절연을 위해 세정공정을 진행한다.
그런다음, 웨이퍼 기준 50∼150 BASE를 가진 튜브타입의 챔버에서 600∼750℃의 온도를 유지하면서, 전면에 SiH4, Si2H6를 소오스 가스를 0.1∼1 Torr의 압력으로 약 20∼500 sccm을 흘려주면서 약 10∼30Å의 두께로 실리콘층(32)을 증착한다.
실리콘층(32)을 증착한 후 고순도의 Ar을 챔버로 퍼지하고 O2를 1∼100 Torr의 압력으로 플로우율을 50∼500 sccm 정도로 유지하면서 건식산화공정을 수행하여 실리콘층(32)을 산화시킨다.
이때 건식산화공정을 대신하여 습식산화공정을 진행할 경우에는 챔버의 압력을 1∼50 Torr로 하고, H2와 O2의 비율을 2:1로 하고, 플로우율을 100∼500 sccm 정도로 유지하면서 고온의 토치로 H2O를 증기로 형성한 후 챔버로 유입시키면서 실리콘층(32)을 산화시킨다.
이렇게 산화공정을 진행한 후 고순도의 Ar을 챔버로 퍼지한 후 다시 실리콘층(32)을 위와 동일한 조건으로 10∼30Å의 두께로 증착한 후 Ar을 챔버로 퍼지한 후 다시 산화공정을 진행한다.
위와 같이 실리콘층(32)을 형성한 후 산화공정을 반복하여 게이트전극간 사이의 빈공간을 채운다.
따라서, 실리콘층(32)을 형성하고 산화시키는 공정의 반복은 게이트전극(20)간 사이의 간격에 따라 반복회수가 결정된다. 즉, 게이트전극(20)간 사이의 공간을 채울 때까지 ALE 공정을 수행하게 된다.
즉, 게이트전극(20) 간격이 1500Å일 때 이것을 ALE공정으로 채울 경우 30Å 두께의 실리콘층(32)의 형성하고 산화시키는 공정을 25회 반복한다는 것을 의미한다.
다음 도 3과 같이 ALE막(30) 상부 전면을 BPSG막(40)으로 증착하고 리플로우시켜 평탄화를 시킨다.
그런다음 도 4와 같이 CMP공정을 수행하여 평탄화를 수행하여 절연막(50)을 완성하게 된다.
상기한 바와 같이 본 발명은 게이트전극간 간격이 축소되어 에스팩트율이 큰 절연막을 증착할 때 ALE(Atomic Layer Epitaxy) 방법을 적용하여 실리콘층을 형성한 후 산화시키는 공정을 반복하여 차근차근 실리콘산화막을 쌓아 절연막을 형성함으로써 게이트전극간에 발생하는 보이드를 억제할 수 있는 이점이 있다.

Claims (6)

  1. 기판상부에 게이트전극을 형성한 후 게이트전극 측벽에 질화막 스페이서를 형성하는 단계와,
    소정영역에 소오스/드레인 영역을 형성하는 단계와,
    상기 구조 전체에 실리콘층을 증착하고 Ar가스를 퍼지한 후 산화공정을 진행한 후 다시 Ar가스를 퍼지하여 ALE막을 형성하는 단계와,
    게이트전극간 간격을 완전히 채울 때까지 ALE막 형성공정을 반복한 후 결과물 전면에 BPSG막을 형성하는 단계와,
    BPSG막을 형성한 후 리플로우 시켜 평탄화한 후 CMP공정으로 평탄화 공정을 수행하여 절연막을 형성하는 단계
    로 이루어진 것을 특징으로 하는 반도체장치의 절연막 형성방법.
  2. 제 1항에 있어서, 상기 스페이서를 형성하는 단계는
    상기 게이트전극 전면에 300∼500Å 정도의 질화막을 LPCVD방법으로 증착한 후 RIE로 식각하여 약 5∼10°의 각을 갖도록 형성하는 것
    을 특징으로 하는 반도체장치의 절연막 형성방법.
  3. 제 1항에 있어서, 상기 실리콘층 증착 공정은
    웨이퍼 기준 50∼150 BASE를 가진 튜브타입의 챔버에서 600∼750℃의 온도를유지하면서, 전면에 SiH4, Si2H6를 소오스 가스를 0.1∼1 Torr의 압력으로 약 20∼500 sccm을 흘려주면서 약 10∼30Å의 두께로 증착하는 것
    을 특징으로 하는 반도체장치의 절연막 형성방법.
  4. 제 1항에 있어서, 상기 산화층 형성공정은
    건식산화공정이나 습식공정으로 진행하는 것
    을 특징으로 하는 반도체장치의 절연막 형성방법.
  5. 제 4항에 있어서, 상기 건식산화공정은
    O2를 1∼100 Torr의 압력으로 플로우율을 50∼500 sccm 정도로 유지하면서 진행하는 것
    을 특징으로 하는 반도체장치의 절연막 형성방법.
  6. 제 4항에 있어서, 상기 습식산화공정은
    챔버의 압력을 1∼50 Torr로 하고, H2와 O2의 비율을 2:1로 하고, 플로우율을 100∼500 sccm 정도로 유지하면서 고온의 토치로 H2O를 증기로 형성한 후 챔버로 유입시키면서 진행하는 것
    을 특징으로 하는 반도체장치의 절연막 형성방법.
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