JP4230561B2 - Ｔｅｏｓ／オゾン−シリコン酸化物の表面感度の除去のための方法 - Google Patents

Ｔｅｏｓ／オゾン−シリコン酸化物の表面感度の除去のための方法 Download PDF

Info

Publication number
JP4230561B2
JP4230561B2 JP12348098A JP12348098A JP4230561B2 JP 4230561 B2 JP4230561 B2 JP 4230561B2 JP 12348098 A JP12348098 A JP 12348098A JP 12348098 A JP12348098 A JP 12348098A JP 4230561 B2 JP4230561 B2 JP 4230561B2
Authority
JP
Japan
Prior art keywords
chamber
layer
pressure
silicon oxide
oxide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP12348098A
Other languages
English (en)
Other versions
JPH10312996A (ja
Inventor
シー． ニューエン バング
ヴェンカタラナン シャンカー
リャオ ルビー
ワイ−マン リー ピーター
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JPH10312996A publication Critical patent/JPH10312996A/ja
Application granted granted Critical
Publication of JP4230561B2 publication Critical patent/JP4230561B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0272—Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • C23C16/402—Silicon dioxide
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45557—Pulsed pressure or control pressure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2
    • H01L21/31612—Deposition of SiO2 on a silicon body

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は集積回路の製造に関する。特に、本発明は、集積回路の製造に用いられる、減圧化学気相堆積（ＳＡＣＶＤと呼ぶ）によって堆積されたシリコン酸化物（これもＳＡＣＶＤアンドープト(undoped）シリコンガラス（ＵＳＧ）と呼ぶ）膜の表面感度(surface sensitivity)を低減するための方法及び装置を含む技術を提供する。
【０００２】
【従来の技術】
現在の半導体デバイス製造における基本的なステップの１つに、気体の化学反応により半導体基板上に薄膜を形成するステップが挙げられる。このような堆積方法は、化学気相堆積法ないしＣＶＤと呼ばれる。従来の熱ＣＶＤプロセスでは、反応性ガスを基板表面に供給して、所望の膜を生成するための熱誘導化学反応が発生される。熱ＣＶＤプロセスが行われる高い温度では、メタル層を有するデバイス構造に損傷を与えることがある。
【０００３】
特定の熱ＣＶＤプロセスが、比較的損傷のない低温でメタル層上に絶縁膜を堆積するために開発されてきており、そのプロセスは、テトラエチルオルトシラン（tetraethylorthosilane）（ＴＥＯＳと呼ぶ）及びオゾン前駆ガスからシリコン酸化物を堆積することを含んでいる。このようなＴＥＯＳ／オゾン−シリコン酸化膜は、約１００〜７００トールの注意深く制御された圧力状態の下で堆積され得るので、一般的に減圧ＣＶＤ（ＳＡＣＶＤ）膜と呼ばれる。オゾンとＴＥＯＳは反応性が高いので、化学反応が起こるために要求される外部のエネルギが低減され、従ってそのようなＳＡＣＶＤプロセスに要求される温度も低減される。
【０００４】
比較的低温でメタル層上にシリコン酸化物層を堆積する他のＣＶＤ法の中には、プラズマ励起ＣＶＤ（ＰＥＣＶＤ：plasma enhanced CVD）法がある。プラズマＣＶＤ法は、基板表面に近い反応領域に高周波（ＲＦ）エネルギーを印加して、反応ガスの分解及び／又は励起を促進し、高い反応性を有する種のプラズマを生成するものである。遊離された種の反応性が高いため、化学反応を引き起こすために要するエネルギーが低減でき、そのためこれらＰＥＣＶＤプロセスに必要な温度を下げることができる。
【０００５】
半導体デバイスの幾何的関係は、半導体デバイスが初めて導入された数十年前に比べて劇的に小さくなってきた。それ以降、集積回路は、２年でサイズが半分の法則（しばしば「ムーアの法則」と呼ばれる）に概ね従ってきており、これは２年毎に１つのチップにフィットするデバイスの数が倍になることを意味している。今日のウエハ製造プラントでは、特徴のサイズが０．５ミクロン、更に０．３５ミクロンの集積回路を製造しており、明日のプラントではこれよりも小さな表面形状サイズのデバイスを間もなく製造することになるだろう。
【０００６】
【発明が解決しようとする課題】
デバイスのサイズがより一層小さくなり集積密度が高くなるにつれて、ますます重要となってきた一つの問題は、堆積される絶縁シリコン酸化物層の、隣接メタルラインの間のギャップ等の近接したギャップを埋め込む能力である（膜の“ギャップ”埋込能力と呼ぶ）。
【０００７】
ＳＡＣＶＤ層の特性は、そのＳＡＣＶＤ層が堆積される下層の面に強く依存している。ＳＡＣＶＤ層がシリコン酸化物層（蒸気酸化物層（steam oxide layer）或いはＰＥＣＶＤライニング層等）上に、或いはメタル表面上に堆積されると、下層に対する表面感度のためにＳＡＣＶＤ層は一般的に劣化する。ＣＶＤシリコン酸化物層の品質は、蒸気の存在下で基板を加熱することによってシリコン基板の表面上に成長された蒸気酸化物程良くはない。ＳＡＣＶＤ層の表面感度は、熱成長蒸気酸化物のウエットエッチ速度と比較したウエットエッチ速度の増加と、シリコン基板に直接堆積されたＳＡＣＶＤ層の堆積速度及び表面形態（morphology）と比較した堆積速度及び表面形態の粗さの減少によって示される。
【０００８】
ウエットエッチ速度比（ＷＥＲＲと呼ぶ）は、熱成長蒸気酸化物上に堆積されたＳＡＣＶＤ層に対するＰＥＣＶＤライニング層上に堆積されたＳＡＣＶＤ層のウエットエッチ速度の比である。ＣＶＤ層は通常、蒸気層より多孔性であり、蒸気酸化物よりもより速くエッチング除去される傾向がある。堆積速度比（ＤＲＲ）は、露出（bare）シリコン基板上に直接堆積されたＳＡＣＶＤ層の堆積速度に対するＰＥＣＶＤライニング層上に堆積されたＳＡＣＶＤ層の堆積速度比である。従って表面感度は、高ＷＥＲＲ及び低ＤＲＲによって示される。表面感度は、“露出層効果”とも呼ばれる。なぜならばＳＡＣＶＤ層の品質の劣化は堆積されるベースの層の特性に依存しているからである。
【０００９】
２．０以上のアスペクト比までのギャップを埋め込むためと、ＳＡＣＶＤ層の表面感度を低減するためとにに首尾よく使用されるプロセスは、２層のシリコン酸化物誘電膜の堆積である。第一番目に、薄いＰＥＣＶＤシリコン酸化物層（“ＰＥＣＶＤラインニング層”）が基板の段差のある表面形状（隣接メタルライン等）の上に堆積される。第二番目に、ＳＡＣＶＤ−ＴＥＯＳ／オゾン−シリコン酸化物層（“ＳＡＣＶＤ層”）が堆積される。ＰＥＣＶＤライニング層は、上層のＳＡＣＶＤ層のためのイニシャルライニング層及び拡散バリアとして機能する。ライニング層は、メタル層間のギャップを埋め込むＳＡＣＶＤ層よりも通常品質が低い。全堆積シーケンスはインサイチュプロセスで行われる。
【００１０】
種々の技術が２層のシリコン酸化物ギャップ埋込膜のＳＡＣＶＤ層の感度を低減するために使用されてきた。アプライド マテリアルズ インコーポレイテッドによって開発された一つの方法は、ＰＥＣＶＤライニング層を、ＳＡＣＶＤ層の堆積に先だって比較的高圧力（≧１．５トール）において、混合ＲＦ周波数（１３．５６ＭＨｚ及び３５０ＫＨｚ）で励起されたＮ2プラズマによって処理することである。
【００１１】
ＳＡＣＶＤシリコン酸化層の表面感度を低減するために使用される他の技術は、プロセスガスとしてＴＥＯＳ及びオゾンを、低圧及び高オゾン濃度で用いて形成されたライニングシリコン酸化物層上に層を堆積することである。
【００１２】
【課題を解決するための手段】
本発明は、ＳＡＣＶＤシリコン酸化物層表面感度を低減するための方法及び装置を、下層の基板に提供することによって上記ニーズを処理する。
【００１３】
本発明の一つの見地によると、ＴＥＯＳ及びＯ3を含む第一のプロセスガスがチャンバ内に導入され、圧力がベース圧力から約４５０トールまでランプ変化(ramped）されて、ランプ増加（ramp-up）ライニング層が形成される。ランプ増加層の形成に続いて、ＴＥＯＳ及びＯ3を含む堆積プロセスガスが、減圧状態のチャンバ内に導入され、熱エネルギが供給され、ＳＡＣＶＤシリコン酸化層がランプ増加層上に堆積される。
【００１４】
他の見地によると、オゾンの流れが圧力がランプ増加されている間停止され、ランプ増加層の堆積が所望の厚さで停止される。
【００１５】
更なる見地によると、プロセスガスの流速が変化され、上に堆積されるＳＡＣＶＤ層の表面感度へのランプ増加層の効果が変えられる。
【００１６】
本発明の更なる見地によると、ランプ増加層の形成中の堆積圧力のランプ増加率が、変化され、上に堆積されるＳＡＣＶＤ層表面感度へのランプ増加層の効果が変えられる。
【００１７】
本発明の目的及び利点の更なる理解のために、添付図面と共に以下の詳細な説明を参考されたい。
【００１８】
【発明の実施の形態】
Ｉ．代表的なＣＶＤ装置
本発明の好ましい実施形態においては、熱ＣＶＤプロセスが低減された表面感度を有する酸化層の堆積に用いられる。好ましい実施形態は、熱ＣＶＤチャンバ内で実施されるであろう。しかし、この酸化層はＰＥＣＶＤ層上に堆積されることもできる。従ってチャンバは、熱ＣＶＤプロセス及びプラズマ強化ＣＶＤプロセスを行うと説明される。熱プロセス中、ＲＦパワーは０に設定される。
【００１９】
本発明の方法を実行することができる好適なＣＶＤ装置の一つを図１及び図２に示す。これらの図は化学気相堆積装置１０の垂直断面図であって、そのシステム１０には真空チャンバ又はプロセスチャンバ１５が設けられ、そのチャンバ１５には、チャンバ壁１５ａ及びチャンバ蓋アセンブリ１５ｂが設けられている。チャンバ壁１５ａ及びチャンバ蓋アセンブリ１５ｂを、図３及び図４に分解斜視図として示す。
【００２０】
リアクタ１０にはガス分散マニホールド１１が設けられており、そのガス分散マニホールドは、プロセスガスをプロセスチャンバ内の中心にある加熱されたペデスタル１２に載置されている基板（図示せず）に分散する。処理中に、基板（例えば半導体ウエハ）はペデスタル１２の平らな（又は僅かに凸曲線状の）面１２ａに配置される。ペデスタルは、下方のローディング／オフローディング位置（図１に示す）と、マニホールド１１に近接している上方の処理位置（図１では点線で示し、図２では実線で表わしている）との間を制御可能な状態で移動する。センタボード（図示せず）はセンサを有し、ウエハの位置に関する情報を提供する。
【００２１】
堆積ガス及びキャリアガスは、従来の平坦で円形なガス分散面板１３ａの穿孔１３ｂ（図４に示す）を通ってチャンバ１５に導入される。更に詳細には、堆積プロセスガスは、吸込みマニホールド１１（図２に矢印４０で示す）を通り、従来の穿孔されたブロッカ板４２を通り、そして分散面板１３ａの孔１３ｂを通ってチャンバに流入される。
【００２２】
堆積ガス及びキャリアガスは、マニホールドに達する前にガス供給ライン８を通して混合システム９に供給されて混合され、それからマニホールド１１に送られる。通常、各プロセスガスの供給ラインには、（ｉ）プロセスガスのチャンバ流入を自動的に又は手動で遮断するために用いることができる数個の安全遮断バルブ（図示せず）と、（ｉｉ）供給ラインを通るガスの流れを測定する質量流量コントローラ（これも図示せず）とが設けられている。有毒ガスがプロセスで使用される場合は、数個の安全遮断バルブが従来の配置で各供給ラインに置かれる。
【００２３】
リアクタ１０で行われる堆積プロセスは、熱処理プロセス又はプラズマ励起プロセスのどちらかであろう。プラズマ励起プロセスにおいて、ＲＦパワー供給源４４は、ガス分散面板１３ａとペデスタルとの間に電力を供給し、プロセスガス混合物を励起して、面板１３ａとペデスタルとの間の円柱形領域にプラズマを形成する（この領域を本明細書では「反応領域」と呼ぶ）。プラズマの成分は、反応し、所望の膜がペデスタル１２に支持されている半導体ウエハの表面に堆積される。ＲＦパワー供給源４４は、混合周波数ＲＦパワー供給源であり、通常、１３．５６ＭＨｚの高ＲＦ周波（ＲＦ１）、３６０ＫＨｚの低周波（ＲＦ２）を供給し、真空チャンバ１５に導入された反応種の分解を促進する。
【００２４】
堆積プロセス中、排出路２３及び遮断バルブ２４を取り囲んでいるチャンバ本体の壁部１５ａを含むプロセスチャンバ１０の全体がプラズマによって加熱される。プラズマがオンされていないときは、高温の液体がプロセスチャンバの壁１５ａを通って循環し、チャンバは高温に維持される。チャンバ壁１５ａを加熱するために用いられる流体は、典型的な流体の種類、すなわち水ベースのエチレングリコール又はオイルベースの伝熱流体を含んでいる。この加熱によって、望ましくない反応生成物の凝縮が有益に低減又は排除される。またこの加熱によって、低温の真空通路の壁に凝縮して、ガスが流れていないときにプロセスチャンバに移動して戻った場合にプロセスを汚染する可能性のある、プロセスガスの揮発性生成物及び他の汚染物質が一層排除される。
【００２５】
層に堆積されなかったガス混合物の残余物（反応生成物を含む）は、チャンバから真空ポンプ（図示せず）によって排気される。特にガスは、反応領域を包囲している環状のスロット形オリフィス１６を通して、環状の排気プリナム１７に排気される。環状のスロット１６及びプリナム１７はチャンバの円筒形側壁１５ａ（壁にある上部絶縁ライニング１９を含む）の頂部と、円形チャンバ蓋２０の底部との間の隙間によって画されている。３６０゜の円対称で均一なスロットオリフィス１６及びプリナム１７は、ウエハ上にプロセスガスの均一な流れを達成し、ウエハ上に均一な膜を堆積するのに重要である。ガスは、排気プリナム１７から排気プリナム１７の横延長部２１の下を流れ、のぞき窓２２を過ぎ、下方に延びるガス路２３を通り、真空遮断バルブ２４（本体は下部チャンバ壁１５ａと一体になっている）を過ぎ、フォアライン(foreline)（図示せず）を通して外部真空ポンプ（図示せず）に連結されている排出口２５に入る。
【００２６】
好ましくはアルミニウムのペデスタル１２のウエハ支持プラタ(platter)は、平行な同心円をなすように構成されているダブルフルターンシングルループ埋込みヒータ部材を用いて加熱される。このヒータ部材の外側部分は支持プラタの外周に隣接して通され、内側部分は小さな半径を有している方の同心円の軌跡上に通される。ヒータ用の電熱線はペデスタル１２のステムを通過する。
【００２７】
一般的に、チャンバライニング、ガス吹込みマニホールド面板及び他の多様なリアクタハードウエアのどれもが又は全てがアルミニウム又は陽極処理されたアルミニウム等の材料から作られている。このようなＣＶＤ装置の例が、「ＣＶＤプロセスチャンバ」という名称のZhao等に付与された米国特許第5,558,717号明細書に記載されている。第5,558,717号の特許は、譲受人であるアプライドマテリアルズインコーポレイテッドに譲渡され、本明細書に全体として援用されている。
【００２８】
ウエハがロボットブレード（図示せず）によって、チャンバ１０の側部の挿入／取出し口２６を通してチャンバの本体の中に及び中から移送されると、加熱ペデスタルアセンブリ１２及びウエハリフトピン１２ｂはリフト機構及びモータ３２によって上下動される。ペデスタル１２は、モータ３２によって処理位置１４と低いウエハローディング位置との間を上下動される。モータ、供給ライン８に連結されているバルブ又は流量コントローラ、ガス送出し装置、スロットルバルブ、ＲＦパワー供給源４４並びにチャンバ及び基板の加熱システムは、コントロールライン３６（数本のみが図示されている）を介してそれら全てがシステムコントローラ３４によって制御されている。コントローラ３４は、光センサからのフィードバックによってスロットルバルブ及びサセプタ等の可動式機械アセンブリの位置を決定し、コントローラ３４の制御の下、適切なモータによって移動される。
【００２９】
好ましい実施形態において、システムコントローラは、ハードディスクドライブ（メモリ３８）、フロッピディスクドライブ及びプロセッサ３７を有している。プロセッサは、シングルボードコンピュータ（ＳＢＣ）、アナログインプット／アウトプットボード及びデジタルインプット／アウトプットボード、インターフェースボード並びにステッパモータコントロラボードを有している。ＣＶＤシステム１０の様々な部分が、ベルサモジューラヨーロピアンズ(Versa Modular Europeans（ＶＭＥ）)規格に従っており、その規格によってボード、カードケージ及びコネクタの寸法及び型が定められている。１６ビットデータバス及び２４ビットアドレスバスを有するバス構造もＶＭＥ規格によって定められている。
【００３０】
システムコントローラ３４によって、ＣＶＤ装置の全ての動きが制御されている。システムコントローラはシステムコントロールソフトウエアを実行する。そのソフトウエアは、メモリ３８等のコンピュータ読取り可能媒体に記憶されているコンピュータプログラムである。メモリ３８は、好ましくはハードディスクドライブであるが、他の種類のものであってもよい。コンピュータプログラムは、命令集合を含んでおり、その命令集合は、特定のプロセスのタイミング、ガスの混合、チャンバ圧、チャンバ温度、ＲＦ電力レベル、サセプタ位置及び他のパラメータを指示するものである。例えばフロッピディスク又は他の適当なドライブといった他のメモリ素子に記憶されているコンピュータプログラムも、コントローラ３４を操作するのに用いることができる。
【００３１】
図５に示すように、使用者とコントローラ３４とのインターフェースは、ＣＲＴモニタ５０ａ及びライトペン５０ｂによってなされる。この図５は１以上のチャンバを含むことのできるマルチチャンバシステムのＣＶＤシステム１０及びシステムモニタの略図である。好ましい実施形態で、２つのモニタ５０ａが使用されており、１つはオペレータ用にクリーンルーム壁に取り付けられており、他方はサービス技術者用に壁の裏側に取り付けられている。両モニタ５０ａは同時に同じ情報を表示するが、ライトペン５０ｂは１つのみが可能である。ライトペン５０ｂの先端にあるライトセンサは、ＣＲＴディスプレイによって発せられた光を検出する。特定の表示面又は機能を選択するために、オペレータはディスプレイ表示面の指定された領域に触れ、ペン５０ｂのボタンを押す。接触領域は特に明るい色に変化するか、新しいメニュー又は表示面がディスプレイされ、ライトペンとディスプレイ表示面との間で通信できたことが確認される。勿論、使用者がコントローラ３４と通信するために、キーボード、マウス又は他の指示若しくは通信装置等の他の装置を、ライトペン５０ｂの代わりに又はライトペン５０ｂに加えて使用することもできる。
【００３２】
膜を堆積するプロセスは、コントローラ３４で実行されるコンピュータプログラムプロダクトを用いて実施され得る。コンピュータプログラムコードは、例えば68000アセンブリ言語、Ｃ、Ｃ＋＋、パスカル、フォートランといった従来のどのコンピュータ読取り可能プログラミング言語によっても書かれることができる。プログラムコードとしては、単一のファイル又は複数のファイルに入力されており、従来のテキストエディタを使用して、コンピュータのメモリシステム等のコンピュータ使用可能媒体で具現化又はストアされているものが好適である。入力されたコードテキストが高級言語の場合、コードはコンパイル或いは翻訳され、その結果生じたコンパイラコードは次に、コンパイルされたウインドライブラリルーチンのオブジェクトコードとリンクする。システム使用者は、リンクされ且つコンパイルされたオブジェクトコードを実行するために、オブジェクトコードを呼び出し、そのコードをコンピュターシステムによってメモリにロードさせる。ＣＰＵは次にそのコードを読取ってコードを実行し、プログラムで識別されたタスクを行わせる。
【００３３】
図６は、特定の実施形態に従った、システムコントロールソフトウエア、コンピュータプログラム７０の階層的コントロール構造を示したブロック図である。使用者は、ＣＲＴモニタに表示されたメニュー又は表示面に応じてプロセスセット番号及びプロセスチャンバ番号を、ライトペンを用いてプロセス選択サブルーチン７３に入力する。プロセスセットは、特定のプロセスを実行するのに必要なパラメータの所定の組合わせであり、予め決められたセット番号で識別される。プロセス選択サブルーチン７３は、（ｉ）所望のプロセスチャンバ、（ｉｉ）所望のプロセスを実行するようにプロセスチャンバを操作するのに必要な所望のプロセスパラメータのセットとを識別する。特定のプロセスを行うためのパラメータは、例えば、プロセスガスの組成及び流量、温度、圧力、ＲＦパワーレベル並びにＲＦ周波の低周波数といったプラズマ条件、冷却ガス圧及びチャンバ壁温度等のプロセス条件と関係しており、そのプロセス条件は使用者にレシピの形で提供されている。プロセスレシピによって特定されたパラメータは、ライトペン／ＣＲＴモニタインターフェースを用いて入力される。プロセスをモニタする信号は、システムコントローラのアナログ入力ボード及びデジタル入力ボードによって提供され、プロセスを制御する信号は、ＣＶＤ装置１０のアナログ出力ボード及びデジタル出力ボードに出力される。
【００３４】
プロセスシーケンササブルーチン７５は、識別されたプロセスチャンバ及びプロセスパラメータのセットをプロセス選択サブルーチン７３から読み込むためと、多様なプロセスチャンバの制御操作のためとのプログラムコードを含んでいる。多数の使用者がプロセス組合せ番号及びプロセスチャンバ番号を入力することができ、或いは一人の使用者が多数のプロセス組合せ番号及びプロセスチャンバ番号を入力することができ、シーケンササブルーチン７５によって、選択されたプロセスが所望の順序にスケジュールされるように操作される。好ましくは、シーケンササブルーチン７５は以下のステップを行うプログラムコードを含んでいる。(i)プロセスチャンバの作動状況をモニタしてチャンバが使用されているか否かを決定するステップ、(ii)何のプロセスが使用されているチャンバ内で行われているかを決定するステップ、(iii)実行されるプロセスの型及びプロセスチャンバのアベイラビリティ(availability)をベースにして所望のプロセスを実行するステップ。プロセスチャンバが使用可能かをモニタする従来の方法はポーリングであった。シークエンササブルーチン７５は、どのプロセスが実行されるかをスケジュールするときに、どのプロセスを優先させるかといったスケジュールを決定するために、選択したプロセスに対する、所望のプロセス状況と対比した使用プロセスチャンバの現状況若しくは使用者が入力した各々の特定のリクエストの「年代(age)」、又はシステムプログラマが含めることを望む他の関連あるファクタを考慮する。
【００３５】
シークエンササブルーチン７５によって、どのプロセスチャンバ及びプロセスセットの組合わせが次に実行されるかが決定されると、シークエンササブルーチン７５は、特定のプロセスセットパラメータをチャンバ管理サブルーチン７７ａ〜ｃに渡してプロセスセットを開始する。チャンバ管理サブルーチン７７ａ〜ｃは、複数の処理タスクを、シークエンササブルーチン７５によって決定されたプロセスセットに従ってプロセスチャンバ１５内で制御するものである。例えば、チャンバ管理サブルーチン７７ａはプロセスチャンバ１５内のスパッタ及びＣＶＤプロセスの操作を制御するプログラムコードを含んでいる。チャンバ管理サブルーチン７７は、また多様なチャンバ構成要素サブルーチンを実行を制御し、それらのサブルーチンは、選択されたプロセスセットを実行するのに必要なチャンバ構成要素の操作を制御する。チャンバ構成要素サブルーチンの例としては、基板位置決めサブルーチン８０、プロセスガス制御サブルーチン８３、圧力制御サブルーチン８５、ヒータ制御サブルーチン８７及びプラズマ制御サブルーチン９０がある。当業者は、チャンバ１５内でどのようなプロセスの実行が望まれるかによって、他のチャンバ制御サブルーチンが含まれ得ることを容易に認識するであろう。操作中に、チャンバ管理サブルーチン７７ａは、実行される特定のプロセスセットに従って、プロセス構成要素サブルーチンを選択的にスケジュールするか又は呼び出す。チャンバ管理サブルーチン７７ａは、シークエンササブルーチン７５がどのプロセスチャンバ１５及びプロセスセットが次に実行されるかをスケジュールしたのと同様にプロセス構成要素サブルーチンをスケジュールする。通常、チャンバ管理サブルーチン７７ａは、個々の構成要素をモニタするステップと、実行されるプロセスセットのプロセスパラメータをベースにしてどの構成要素に操作が必要かを決定するステップと、モニタステップ及び決定ステップに応答してチャンバ構成要素サブルーチンを実行するステップとを含んでいる。
【００３６】
特定のチャンバ構成要素サブルーチンを図６を参照して説明する。基板位置決めサブルーチン８０はチャンバ構成要素を制御するプログラムコードを含んでおり、そのプログラムコードは基板をサセプタ１２上にロードするためと、基板と基板をチャンバ１５内で望ましい高さに持ち上げてガス分散マニホールド１１との間の間隔を制御するため（これは任意事項である）に用いられるものである。基板がプロセスチャンバ１５内にロードされると、サセプタ１２は基板を受けるように下げられ、その後サセプタ１２はチャンバ内で所望の高さに持ち上げられ、ＣＶＤプロセス中にガス分散マニホールドから第１の距離又は間隔で基板は維持される。操作中、チャンバ管理サブルーチン７７ａから転送されたサポート高さに関するプロセスセットパラメータに応じて、基板位置決めサブルーチン８０はサセプタの移動を制御する。
【００３７】
プロセスガス制御サブルーチン８３は、プロセスガス組成及び流量を制御するプログラムコードを有する。プロセスガス制御サブルーチン８３は、安全遮断バルブの開閉位置を制御し、また所望のガス流量を得るために質量流量コントローラの流量をランプ変化させる。プロセスガス制御サブルーチン８３は、全てのチャンバ構成要素サブルーチンと同様にチャンバ管理サブルーチン７７ａによって呼び出され、チャンバ管理サブルーチンから所望のガス流量に関するプロセスパラメータを受け取る。基本的に、プロセスガス流量制御サブルーチン８３は、ガス供給ラインを開けて、繰り返して(i)必要な質量流量コントローラを読取ること、(ii)読取り値を、チャンバ管理サブルーチン７７ａから受け取った所望のガス流量と比較すること、(iii)必要に応じてガス供給ラインの流量調整することの操作を行う。更に、プロセスガス制御サブルーチン８３は、ガス流量を危険流量に対してモニタするステップと、危険な状態が検出されたら安全遮断バルブを動作させるステップとを含んでいる。
【００３８】
プロセスの中には、反応プロセスガスがチャンバ内に導入される前にチャンバ内の圧力を安定させるために、ヘリウム又はアルゴン等の不活性ガスがチャンバ１５に流入されるものもある。プロセスガス制御サブルーチン８３は、これらのプロセスに対しては不活性ガスをチャンバ内の圧力を安定するために必要な時間チャンバ１５に流入するステップを含むようにプログラムされ、そして上述のステップは実行される。更に、プロセスガスが、例えばテトラエチルオルソシラン（ＴＥＯＳ）といった液体前駆物質から気化される場合、プロセスガス制御サブルーチン８３は、ヘリウム等の送出しガスをバブラ(bubbler)アセンブリ内の液体前駆物質に通して泡立てるステップ又はヘリウム等のキャリアガスを液体噴射装置に導入するステップを含むように書込まれる。このタイプのプロセスにバブラが使用されると、プロセスガス制御サブルーチン８３は送出しガスの流れ、バブラ内の圧力及びバブラ温度を、所望のプロセスガス流量を得るように調整する。上述したように、所望のプロセスガス流量はプロセスパラメータとしてプロセスガス制御サブルーチン８３に転送される。更に、プロセスガス制御サブルーチン８３は、所望のプロセスガス流量を得るために必要な送出しガス流量、バブラ圧及びバブラ温度を、所定のガス流量に対する必要な値を含んでいる記憶された表にアクセスすることによって得るためのステップを含んでいる。一旦必要な値が得られると、それに応じて送出しガス流量、バブラ圧及びバブラ温度がモニタされ、必要な値と比較され、調整される。
【００３９】
圧力制御サブルーチン８５は、チャンバの排気装置のスロットルバルブの開口部の大きさを調整することによって、チャンバ１５内の圧力を制御するためのプログラムコードを含んでいる。スロットルバルブの開口部の大きさは、全プロセスガス流、プロセスチャンバの大きさ及び排気装置のポンピングの設定圧力に対応して、チャンバ圧を所望のレベルに制御するように設定されている。圧力制御サブルーチン８５が呼び出されると、所望の又は目標の圧力レベルが、チャンバ管理サブルーチン７７ａからパラメータとして受入れられる。圧力制御サブルーチン８５は、チャンバに連結された１以上の従来圧力計を読むことによってチャンバ１５内の圧力を測定し、測定値を目標圧力と比較し、ＰＩＤ（比例、積分及び微分）値を目標圧力に対応させて記憶圧力表から得て、スロットルバルブを圧力表から得られたＰＩＤ値に従って調整するように作動する。また、圧力制御サブルーチン８５は、開口部がチャンバ１５を所望の圧力に調整する特定の大きさになるようにスロットルバルブを開閉するように書込まれることもできる。
【００４０】
ヒータ制御サブルーチン８７は、基板２０を加熱するのに用いられる加熱ユニットへの電流を制御するプログラムコードを含んでいる。加熱制御サブルーチン８７はまたチャンバ管理サブルーチン７７ａによって呼び出され、目標値又は設定値の温度パラメータを受信する。ヒータ制御サブルーチン８７は、サセプタ１２に配置されている熱電対の電圧出力を測定することによって温度を測定し、測定温度を設定温度と比較し、加熱ユニットに加えられる電流を増減し、設定温度を得る。温度は、記憶換算表の対応する温度を測定電圧から調べることにより、又は４次の多項式(a fourth order polynominal)を用いて温度を計算することによって得られる。埋込み型ループ状体がサセプタ１２を加熱するのに用いられる場合、ヒータ制御サブルーチン８７は、ループ状体に加えられる電流の増減を漸次制御する。漸次的な増減は、ランプの寿命と信頼性とを増加する。加えて、プロセス安全コンプライアンスを検出するように組込みフェールセーフモードを含めることができ、プロセスチャンバ１５が適当に準備されていない場合、加熱ユニットの操作を停止することができる。
【００４１】
プラズマ制御サブルーチン９０は、チャンバ１５内のプロセス電極に印加されるＲＦパワーレベルの低周波数及び高周波数をセットするためと、低周波数を使用される周波数にセットするためのプログラムコードを含んでいる。前に説明したチャンバ構成要素サブルーチンと同様に、プラズマ制御サブルーチン９０はチャンバ管理サブルーチン７７ａによって呼び出される。
【００４２】
上述のリアクタの記載は、主に説明するためのものであり、電子サイクロトロン共鳴（ＥＣＲ）プラズマＣＶＤ装置、誘導結合式ＲＦ高密度プラズマ装置等の他のプラズマＣＶＤ装置が用いられ得る。加えて、上述の装置の変形、例えばサセプタの設計、ヒータの設計、ＲＦパワー周波数、ＲＦパワーの接続位置及び他の部分の変更等を行うことも可能である。例えば、ウエハは石英ランプによって支持されて加熱されることも可能である。本発明の層及びその層を形成するための方法は、特定の装置及び特定のプラズマ励起方法に限定されない。
【００４３】
II．代表的な構造体
図７は、本発明に従った集積回路１００の簡略化した断面図である。図７に示如く、集積回路１００はＮＭＯＳトランジスタ１０３とＰＭＯＳトランジスタ１０６とを有しており、これらは、フィールド酸化物領域１２０によって分離し電気的に絶縁される。トランジスタ１０３と１０６はそれぞれ、ソース領域１１２と、ドレイン領域１１５と、ゲート領域１１８とを有している。
【００４４】
プリメタル誘電層１２１が、トランジスタ１０３とトランジスタ１０６をメタル層Ｍ１から隔て、コンタクト１２４によりメタル層Ｍ１とこれらトランジスタの間を接続している。メタル層Ｍ１は、集積回路１００に含まれる４つのメタル層Ｍ１〜Ｍ４の中の１つである。メタル層Ｍ１〜Ｍ４のそれぞれは、メタル間誘電層１２７（ＩＭＤ１、ＩＭＤ２、ＩＭＤ３）によりそれぞれ、隣接メタル層から隔てられている。ＩＭＤ層１２７はＰＥＣＶＤライニング層１３０、ＳＡＣＶＤギャップ埋込層１３３及びキャップ層１３６を含むであろう。隣接メタル層は、バイア１２６によって選択された開口部に接続される。メタル層Ｍ４の上には、平坦化されたパッシベーション層１３９が堆積される。ＩＭＤ層１２７と同様に、パッシベーション層１３９も、ライニング層１４２、ギャップ埋込層１４５及びキャップ層１４８を含むであろう。
【００４５】
本発明の層は、集積回路１００に示す誘電層の各々に有益性が見いだされるであろう。本発明の誘電層は、集積回路に含まれる場合のあるダマシーン層(damascene layers)に用いることもできる。ダマシーン層では、ブランケット層が基板上に形成され、選択的に基板までのエッチングがなされた後メタルで充填され、エッチバック又は研磨がなされて、Ｍ１のようなメタルコンタクトを形成する。メタル層を堆積した後、第２のブランケット層を堆積し、選択的にエッチングする。そして、エッチング領域をメタルで充填し、エッチバック又は研磨を行いバイア１２６を形成する。
【００４６】
この簡略化した集積回路１００は、例示の目的のみのためのものであることが理解されよう。いわゆる当業者は、本発明の方法を用いてマイクロプロセッサ、アプリケーションスペシフィック集積回路（ＡＳＩＣＳ）、メモリデバイス等のその他の集積回路を製造することができる。
【００４７】
III．ＳＡＣＶＤシリコン酸化層の表面感度の低減
本発明は、上記の代表的チャンバ等の基板処理チャンバ内において、インサイチュプロセスで基板上に形成されたＳＡＣＶＤ層の表面感度の低減に用いられることができる。
【００４８】
本発明に従って形成されたシリコン酸化物層を図８に示す。第一実施形態の、層を形成する方法を図９のフローチャートで明らかにして、図１０のグラフによって説明する。図８，図９，図１０について述べると、シリコン酸化物層２００が基板２１０（例えば、０．５ミクロン以下の幅“ｗ”及び高さ“ｈ”のギャップ２１１を有するメタル、蒸気酸化物、又はライニングＰＥＣＶＤ層）上に堆積される。ランプ増加層２２０が基板を被覆し、ＳＡＣＶＤ層２３０がランプ増加層上に堆積される。
【００４９】
表１は、ＣＶＤ装置内で、図１から図６に示したシリコン二酸化物層を形成するレシピを示したものである。
【００５０】
【表１】
Figure 0004230561
ランプ増加層２２０の堆積に先立って、チャンバはベース圧力に安定化される。安定化段階中に、排気システム真空ポンプのスロットルは全開にされて、可能な限り最低値（通常数ミリトールのオーダ）でベース圧力が確立される。安定化中、ＴＥＯＳ流れが安定化されて、基板はプロセス温度近くに加熱される。
【００５１】
オゾンをチャンバに導入し、排気率を低減するように所望の設定でスロットルバルブを閉鎖することによって、ランプ増加層の堆積が開始される。図１０に示すように、低減された排気率によって、チャンバ内の圧力はほぼ一定のランプ増加率での増加を開始する。圧力は所定の目標値（この場合４５０トール）に増加し、圧力制御サブルーチン８５は圧力を目標値に維持する。オゾン及びＴＥＯＳの堆積プロセスガスは、圧力がベース圧力から目標堆積圧力までランプ変化している間反応して、ランプ増加層２２０を形成する。
【００５２】
ＩＶでより十分に説明するが、テスト結果は、ランプ増加圧力が減少するとＳＡＣＶＤの表面感度の低減率が増加することを示す。しかし、ランプ増加層２２０の厚さは圧力ランプ増加率が減少すると増加する。なぜならば、目標圧力に到達するために要求される時間が増加するからである。
【００５３】
例えば、実験をベースにすると、圧力ランプ増加率は、約５トール／秒以下の低速に制御されなくてはならない。しかし、この低速では、目標圧力を達成するために要求される時間の量によって、ランプ変化膜厚は２０００オングストロームよりも厚くなる。この厚さは、約０．５０ミクロンの幾何学形状に対して許容可能な代替例としては大き過ぎる。理由はギャップが、高品質ＳＡＣＶＤ層２３０の代わりにランプ変化膜２２０によって埋め込まれてしまうためである。しかし、他の幾何学形状に対しては、このような大きなランプ変化膜厚も可能であろう。
【００５４】
図１０も代替プロセスを示したものであり、（図９及び図１１のフローチャートによって、図９のステップＡ及びステップＢを図１１に示した状態で説明されたもの）表面感度を、低いランプ増加率を用いることとランプ増加層２２０の厚さも低減することによって低減したものである。安定化ステップも同様である。しかし、圧力がランプ増加中、ランプ増加の完了に先だってオゾンの流量は停止され（ステップＡ）、ランプ変化膜２２０の堆積が所望の厚さで停止される。圧力は、目標堆積圧力が達成されるまでランプ変化を続ける。オゾンの流れは、次にＴＥＯＳと反応するように推奨され（recommended）、薄いランプ変化層２２０の上に高品質ＳＡＣＶＤシリコン酸化物層２３０を形成する。
【００５５】
例えば、圧力ランプ増加中、ランプ変化率は約５トール／秒に維持され、ＴＥＯＳ／Ｏ3プロセスガスは、チャンバ内の圧力が約１００トールになるまで反応させられる。Ｏ3の流れが停止されてランプ変化層２２０の形成が止まり、ランプ変化率が目標堆積圧力を達成するように増加される。目標堆積圧力が達成されると、Ｏ3の流れが再始動され、ＳＡＣＶＤ層２３０が堆積される。
【００５６】
IV．例、テスト結果、及び測定値
実験１：ランプ増加率の変化をベースにした圧力ランプ増加の評価
表１に示したレシピは、ランプ増加率に対する変化以外は、この評価で堆積される全てのＳＡＣＶＤ−ＵＳＧ膜に共通とされた。ベース圧力から堆積圧力までの圧力ランプ変化率が、３０トール／秒（スロットル全閉）、１５トール／秒、１０トール／秒及び５トール／秒のものについて評価された。
【００５７】
圧力ランプ増加膜の結果及び検討
圧力ランプ増加中に堆積された膜が、４５０トールに達するとすぐにレシピを停止することによって評価された。圧力を堆積圧力にランプ変化する時間は、評価された多様なランプ増加率に対する数々の試験において一貫させた。これらの膜は、露出シリコン基板及び１ｋオングストロームＰＥ−ＴＥＯＳ基板の両方の上に堆積された。全てのウエハは、アプライド マテリアルズのサンタクララアプリケーション実験室のシステム４４７６のユニバーサルチャンバＢ内で処理された。チャンバには以下のハードウエアが装備されていた。すなわち、１５０ｎｍポケットを有するＴＩＳＡＢＢ薄板サセプタ、１００ＳＸブロッカ、陽極処理された面板、及び標準排気板である。オゾンがＡｓｔｅｘオゾネータによって発生され、オゾン濃度はＩＮ ＵＳＡモニタで測定された。これらの二つの基板の堆積厚さは以下の表２で比較される。データを図１２に図で示す
【表２】
Figure 0004230561
ＰＥ−ＴＥＯＳ基板に対するＳＡＣＶＤ−ＵＳＧ膜の表面感度の排除におけるこれらの中間膜の有効性は、膜のウエットエッチング率を室温で１００：１のＨＦ溶液で熱成長蒸気酸化物と比較することによって定量される。
【００５８】
堆積ステップの持続時間は、全ての圧力ランプ増加率に対して２６７秒に固定された。これらの中間“ランプ増加”膜を有するＳＡＣＶＤ−ＵＳＧ膜は、露出シリコン及びＰＥ−ＴＥＯＳ基板の両方に堆積された。表３は、露出シリコン及びＰＥ−ＴＥＯＳ基板上の異なったランプ増加率を有するＳＡＣＶＤ−ＵＳＧ膜のウエットエッチング率を比較したものである。データを図１３にグラフで示す。
【００５９】
【表３】
Figure 0004230561
５トール／秒ランプ増加率の膜以外の全てのＳＡＣＶＤ−ＵＳＧ膜は、エッチング後に曇っているように見えた。酸でのエッチング後におけるＳＡＣＶＤ−ＵＳＧ膜の曇りのいかなるサインも、表面感度が存在して排除されていなかった印である。表面感度が存在すると、ＳＡＣＶＤ−ＵＳＧ膜の品質は非常に多孔性となり、酸性溶液でエッチングされるた場合に高いウエットエッチング率をもたらすであろう。
【００６０】
５Ｔ／秒の非常に低いランプ率も、ＳＡＣＶＤ−ＵＳＧのＰＥ−ＴＥＯＳ膜に対する表面感度を排除するように見えるが、この中間層の厚さも約２２００オングストロームと比較的厚い。この膜が堆積されると、≦０．４５μｍの間隔の全ギャプはこの中間膜によって埋め込まれ、ＳＡＣＶＤ−ＵＳＧによっては埋め込まれない。
【００６１】
この比較において、圧力ランプ増加率は唯一の調べられたパラメータであった。実験＃１の結論は、非常に低いランプ変化率が、表面感度を排除することができるということであったので、実験＃２は他の処理パラメータを変化させることの効果を調べるために行われた。０3流及び濃度が理想的に固定されたままであるので、評価されたパラメータはＴＥＯＳ流である。現行のＳＡＣＶＤ−ＵＳＧレシピのＴＥＯＳ流は、３２５ｍｇｍである。１．５ｇＬＦＭの最低制御可能流は、ほぼ１００ｍｇｍである。
【００６２】
結論
バリア基板材料に対するＳＡＣＶＤ−ＵＳＧ表面感度は、Ｏ3及びＴＥＯＳを反応させつつベース圧力から堆積圧力まで低速でランプ変化させることによって最小化され得る。ランプ率は、すくなことも５トール／秒の低速で制御されるべきである。
【００６３】
実験＃２：ＲＳ−１の実験計画法（ＤＯＥ）を用いた圧力ランプ増加評価
実験計画法（ＤＯＥ）の全要因が展開されて、バリア基板材料に対するＳＡＣＶＤ−ＵＳＧ膜の表面感度を排除するためのランプ増加膜の最適化が更に調べられた。ランプ増加圧力範囲は、ベース圧力から４５０トールの堆積圧力までに維持された。
【００６４】
全てのウエハは、サンタクララアプリケーション実験室においてシステム４３２２のユニバーサルチャンバＡで処理された。全ての膜は２００ｍｍウエハ上に堆積された。チャンバには以下のハードウエアが装備されていた。すなわち、Ｔ１ＳＡＢＢ薄板サセプタ、１００ＥＨブロッカ、陽極処理された面板、プリナム排気板である。オゾンは、アステックス（Ａｓｔｅｘ）オゾン発生器で発生され、オゾン濃度はＩＮ−ＵＳＡモニタで測定された。
【００６５】
ＤＯＥの全要因（２4）が以下のパラメータに従って続けられた。すなわち、ＴＥＯＳ流、ヘリウム流、間隔及び圧力ランプ増加率である。オゾン流が５０００ｓｃｃｍで、濃度が１２．５ｗｔ％のＳＡＣＶＤ−ＵＳＧ堆積状態で維持された。オゾン発生器の最適な性能を得るためには、オゾン状態のサイクリングは推奨されないので、これらの状態は変化されなかった。ＤＯＥの中央点のプロセスは、変化される各パラメータの高低値の平均である。４つの中央点の全状態は、最初及び最後の実験として実行された２つのセットとともに実行された。１つのウエハが各実験に対して実行された。従って、ウエハ品質は結果に寄与しないと仮定された。
【００６６】
再生粒子ウエハが本実験に用いられた。
【００６７】
ＳＡＣＶＤ−ＵＳＧを有する複合ランプ変化膜及びランプ増加のみの膜が露出シリコン及び熱的成長蒸気酸化物膜の両方に堆積された。蒸気酸化物ウエハは、約２０００オングストロームの厚さに成長され、ランプ増加ＳＡＣＶＤ−ＵＳＧ堆積を加圧する前に、予め測定された。蒸気酸化物上のＳＡＣＶＤ−ＵＳＧは、ＰＥ−ＴＥＯＳ上のものよりも激しい表面感度を示すので、蒸気酸化物基板が、ＰＥ−ＴＥＯＳの代わりに用いられた。本実験の目的は、全ての基板に適応できる表面感度を排除する普遍的な方法を決定することである。膜厚及びウエットエッチング率が、基板上の、独立ランプ膜と複合ランプ及びＳＡＣＶＤ−ＵＳＧ膜とに対して測定された。全ウエハが、１００：１のＨＦ溶液で、室温で、ＳＡＣＶＤ−ＵＳＧ膜に対しては１２分、ランプ変化のみの膜に対しては３０秒〜２分、熱成長蒸気酸化物でエッチングされた。ＤＯＥにおいて変化されたパラメータの概要及び応答パラメータを以下の表４に概略的に示す。
【００６８】
【表４】
Figure 0004230561
これらのパラメータはＳＡＣＶＤ−ＵＳＧ堆積の前の“ランプ増加”ステップに組み込まれた。ＳＡＣＶＤ−ＵＳＧオゾン流及び濃度堆積状態が、上記の値で維持された。堆積レシピの初めの５つのステップを以下の表５に概略的に示す。変化された値は変数“Ｘ”として示した。実際のＤＯＥセットアップを表６に概略的に示す。
【００６９】
【表５】
Figure 0004230561
【表６】
Figure 0004230561
圧力ランプ増加ＤＯＥに対する結果及び検討
各応答パラメータの低減効果順の各パラメータの効果を以下の表７に示す。
【００７０】
【表７】
Figure 0004230561
熱成長蒸気酸化物バリア上のＳＡＣＶＤ−ＵＳＧ膜と複合ランプ変化膜とのウエットエッチング率の比は、圧力ランプ増加状態が、ＳＡＣＶＤ−ＵＳＧ表面感度を首尾よく排除或いは少なくとも最小化したか否かを決定するための、主要な選考応答として使用された。参考として、１００：１のＨＦレシピのＢＫＭ−ＳＡＣＶＤ−ＵＳＧのＷＥＲＲは、≦６．５である。蒸気酸化物基板上のＳＡＣＶＤ−ＵＳＧ膜及び複合ランプ変化膜の完全にエッチング除去されなかったただ２つの状態は、最小間隔（１８ミル）、最高ＴＥＯＳ流（６００ミル）、及び最低ランプ増加率（５トール／秒）のものであった。ウエットエッチングは、ヘリウム流に対して独立であるように見える熱成長蒸気酸化物をもたらした。しかし、最高ヘリウム流（４０００ｓｃｃｍ）を伴った状態及び上述した状態に対して露出シリコン上では、ウエットエッチング率の比がわずかに良好であった（６．７対７．９）。しかし、この状態も４０００オングストロームの最厚ランプ変化膜をもたらした。これは、ギャップがＳＡＣＶＤ−ＵＳＧではなく酸化物で埋め込まれるであろうために０．５ミクロンの幾何学形状に対して厚過ぎる。しかし、この実験は、実験＃１の、以前の結果を確認した。ランプ変化率が遅くなり、結果の膜堆積が厚くなると、バリア基板材料に対するＳＡＣＶＤ−ＵＳＧの表面感度が良好に低減される。
【００７１】
ＲＳ−１統計ソフトウエアのモデル予測をベースにした結果としての応答値及び最適状態を以下の表８に示す。
【００７２】
【表８】
Figure 0004230561
ＲＳ−１実験計画法の結果は、実験＃１の結果を確認した。ＳＡＣＶＤ−ＵＳＧの表面感度は低速ランプ率を用いることによって最小化されることができる。
【００７３】
本発明は、好ましい実施形態及び特定の実施例に従って説明された。実施例では４５０トールが目標圧力であったが、膜の所望の特性によって他の目標堆積圧力を利用することができる。同様に、全てのレシピパラメータを、当業者に既知のように、異なったチャンバ或いは異なった基板特性を補償するように変えることができる。特定のシステムコントローラ及びプロセス制御ソフトウエアが詳細に説明されたが、多くの明らかとなる変形例が存在するであろう。更に、好ましい実施形態で、システムコントローラで実行されるコンピュータコードは、ハードディスクドライブの磁気媒体内にストアされている。コードは、ＣＤ−ＲＯＭ或いは他のタイプのＲＯＭ或いはコンピュータコードをストアすることの可能ないかなる他のタイプのメディア等の、いかなるコンピュータ媒体にもストアされることができるであろう。更に、好ましい実施形態のストア記録媒体はコンピュータの近傍にあるが、記録媒体は、遠隔にあっても、或いは光ファイバケーブル、電話線又はインターネットを介して接続されていてもよい。他の変形例及び代替例が当業者に明らかであろう。従って、添付請求項以外、発明を制限することを意図するものではない。
【図面の簡単な説明】
【図１】本発明に従った化学気相堆積装置の一実施形態の垂直断面図である。
【図２】本発明に従った化学気相堆積装置の一実施形態の垂直断面図である。
【図３】図１に示すＣＶＤチャンバの部分的な分解斜視図である。
【図４】図１に示すＣＶＤチャンバの部分的な分解斜視図である。
【図５】１以上のチャンバを含むことの可能なマルチチャンバシステム内のシステムモニタ及びＣＶＤ装置１０の簡略図である。
【図６】本発明に従った、システム制御ソフトウエア（コンピータプログラム７０）の階層的制御構造のブロック図である。
【図７】本発明の方法に従って製造された集積回路６００の簡略断面図である。
【図８】好ましい発明の実施形態を用いて形成された膜の断面図である。
【図９】本発明の方法の一実施形態に従った膜の形成に試みられたステップを説明したフローチャートである。
【図１０】好ましい実施形態のプロセス中の時間の関数として圧力を示したグラフである。
【図１１】図４のフローチャートで示したステップに加えられる、本発明の他の好ましい実施形態で用いられるステップを示した図である。
【図１２】多様なランプ変化圧に対するランプ変化層の厚さを示したグラフであり、露出シリコンに堆積された層の厚さの、ＰＥ−ＴＥＯＳに堆積された層の厚さの比を示した図である。
【図１３】ウエットエッチ速度を示した図である。
【符号の説明】
１０…化学気相堆積装置、１２…ペデスタル、１４…処理位置、１５…チャンバ、２４…遮断バルブ、３４…コントローラ、３７…プロセッサ、３８…メモリ、４４…ＲＦパワー供給源、５０ａ…ＣＲＴモニタ、５０ｂ…ライトペン、７３…プロセス選択サブルーチン、７５…シークエンササブルーチン、７７…チャンバ管理サブルーチン、８０…基板位置決めサブルーチン、８３…プロセスガス制御サブルーチン、８５…圧力制御サブルーチン、８７…ヒータ制御サブルーチン、９０…プラズマ制御サブルーチン、１００…集積回路、１０３…ＮＭＯＳトランジスタ、１０６…ＰＭＯＳトランジスタ、１１２…ソース領域、１１５…ドレイン領域、１１８…ゲート領域、１２１…プリメタル層、１２４…コンタクト、１２６…バイア、１３０…パッシベーション層、２００…シリコン酸化物層、２１０…基板、２１１…ギャップ、２２０…ランプ増加層、２３０…ＳＡＣＶＤ層。

Claims (4)

  1. 真空チャンバ内の基板の表面にわたり堆積されたシリコン酸化物層の表面感度を低減する方法であって、
    前記基板を前記真空チャンバ内に導入するステップと、
    ＴＥＯＳを前記チャンバ内に流し、前記真空チャンバ内にベース圧力を確立するステップと、
    ｉ）前記ＴＥＯＳの流れに沿って前記チャンバにオゾンの流れを加える工程、（ｉｉ）実質的に一定の率で、前記ベース圧力から目標減圧圧力まで前記チャンバ内で圧力を増加する工程、（ｉｉｉ）前記目標減圧圧力に達する前に前記チャンバ内にオゾンの流れを終了する工程により、熱減圧化学気相堆積（ＳＡＣＶＤ）を用いて前記基板の前記表面にわたり第１のシリコン酸化物層を堆積するステップと、
    ｉ）前記目標堆積圧が得られた後、オゾンの流れを再スタートする工程、ｉｉ）バルクシリコン酸化物層の堆積中、前記チャンバ内で前記目標減圧堆積圧力を維持する工程により、熱ＳＡＣＶＤ処理を用いて、前記第１のシリコン酸化物層にわたりバルクシリコン酸化物層を堆積するステップと、
    を備える、前記方法。
  2. 前記基板の表面は、蒸気酸化物層を備え、前記第１のシリコン酸化物層は、前記蒸気酸化物層上に堆積される、請求項１に記載の方法。
  3. 前記基板の表面は、プラズマ強化ＣＶＤシリコン酸化物層を備え、前記第１のシリコン酸化物層は、前記プラズマ強化ＣＶＤシリコン酸化物層上に堆積される、請求項１に記載の方法。
  4. 前記基板の表面は、金属層を備え、前記第１のシリコン酸化物層は、前記金属層上に堆積される請求項１に記載の方法。
JP12348098A 1997-05-05 1998-05-06 Ｔｅｏｓ／オゾン−シリコン酸化物の表面感度の除去のための方法 Expired - Fee Related JP4230561B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/851830 1997-05-05
US08/851,830 US6149974A (en) 1997-05-05 1997-05-05 Method for elimination of TEOS/ozone silicon oxide surface sensitivity

Publications (2)

Publication Number Publication Date
JPH10312996A JPH10312996A (ja) 1998-11-24
JP4230561B2 true JP4230561B2 (ja) 2009-02-25

Family

ID=25311797

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12348098A Expired - Fee Related JP4230561B2 (ja) 1997-05-05 1998-05-06 Ｔｅｏｓ／オゾン−シリコン酸化物の表面感度の除去のための方法

Country Status (5)

Country Link
US (2) US6149974A (ja)
JP (1) JP4230561B2 (ja)
KR (1) KR100518156B1 (ja)
SG (1) SG71777A1 (ja)
TW (1) TW385504B (ja)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6869487B1 (en) * 1997-05-09 2005-03-22 Semitool, Inc. Process and apparatus for treating a workpiece such as a semiconductor wafer
JP3911902B2 (ja) * 1999-04-16 2007-05-09 東京エレクトロン株式会社 処理装置及び金属部品の表面処理方法
JP4505915B2 (ja) * 2000-01-13 2010-07-21 東京エレクトロン株式会社 成膜方法
JP2003534865A (ja) * 2000-06-09 2003-11-25 ザ、ボード、オブ、トラスティーズ、オブ、ザ、リーランド、スタンフォード、ジュニア、ユニバーシティ 哺乳動物の体温調節持続状態を操作する方法および装置
US7148153B2 (en) * 2000-06-20 2006-12-12 Agere Systems Inc. Process for oxide fabrication using oxidation steps below and above a threshold temperature
US6582522B2 (en) * 2000-07-21 2003-06-24 Applied Materials, Inc. Emissivity-change-free pumping plate kit in a single wafer chamber
US6802906B2 (en) * 2000-07-21 2004-10-12 Applied Materials, Inc. Emissivity-change-free pumping plate kit in a single wafer chamber
US6503851B2 (en) * 2000-08-31 2003-01-07 Micron Technology, Inc. Use of linear injectors to deposit uniform selective ozone TEOS oxide film by pulsing reactants on and off
US6368986B1 (en) * 2000-08-31 2002-04-09 Micron Technology, Inc. Use of selective ozone TEOS oxide to create variable thickness layers and spacers
US6524867B2 (en) * 2000-12-28 2003-02-25 Micron Technology, Inc. Method for forming platinum-rhodium stack as an oxygen barrier
US6746591B2 (en) 2001-10-16 2004-06-08 Applied Materials Inc. ECP gap fill by modulating the voltate on the seed layer to increase copper concentration inside feature
JP3985899B2 (ja) * 2002-03-28 2007-10-03 株式会社日立国際電気 基板処理装置
JP4154471B2 (ja) * 2002-11-15 2008-09-24 富士通株式会社 半導体装置の製造方法
US20050136684A1 (en) * 2003-12-23 2005-06-23 Applied Materials, Inc. Gap-fill techniques
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7390746B2 (en) * 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US8123968B2 (en) 2005-08-25 2012-02-28 Round Rock Research, Llc Multiple deposition for integration of spacers in pitch multiplication process
KR20070070867A (ko) * 2005-12-29 2007-07-04 동부일렉트로닉스 주식회사 화학기상증착 방법
US7371695B2 (en) * 2006-01-04 2008-05-13 Promos Technologies Pte. Ltd. Use of TEOS oxides in integrated circuit fabrication processes
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
KR20100039847A (ko) * 2007-06-15 2010-04-16 어플라이드 머티어리얼스, 인코포레이티드 기판 갭내에 희생 산화물 라이너를 형성시키기 위한 산소 ｓａｃｖｄ
US20090325391A1 (en) * 2008-06-30 2009-12-31 Asm International Nv Ozone and teos process for silicon oxide deposition
US8404583B2 (en) * 2010-03-12 2013-03-26 Applied Materials, Inc. Conformality of oxide layers along sidewalls of deep vias
JP5774532B2 (ja) * 2012-03-28 2015-09-09 東京エレクトロン株式会社 連続処理システム、連続処理方法、及び、プログラム
US8956704B2 (en) 2012-05-21 2015-02-17 Novellus Systems, Inc. Methods for modulating step coverage during conformal film deposition
JP6017396B2 (ja) * 2012-12-18 2016-11-02 東京エレクトロン株式会社 薄膜形成方法および薄膜形成装置
US9728450B2 (en) 2015-06-25 2017-08-08 International Business Machines Corporation Insulating a via in a semiconductor substrate
US10192775B2 (en) 2016-03-17 2019-01-29 Applied Materials, Inc. Methods for gapfill in high aspect ratio structures
US11133178B2 (en) 2019-09-20 2021-09-28 Applied Materials, Inc. Seamless gapfill with dielectric ALD films
US11101128B1 (en) * 2020-03-12 2021-08-24 Applied Materials, Inc. Methods for gapfill in substrates

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4260647A (en) * 1979-06-13 1981-04-07 Rca Corporation Method of depositing an abrasive layer
US4835114A (en) * 1986-02-19 1989-05-30 Hitachi, Ltd. Method for LPCVD of semiconductors using oil free vacuum pumps
JP2588388B2 (ja) * 1986-08-08 1997-03-05 株式会社 半導体エネルギー研究所 被膜作製方法
US4892753A (en) * 1986-12-19 1990-01-09 Applied Materials, Inc. Process for PECVD of silicon oxide using TEOS decomposition
US4872947A (en) * 1986-12-19 1989-10-10 Applied Materials, Inc. CVD of silicon oxide using TEOS decomposition and in-situ planarization process
US5000113A (en) * 1986-12-19 1991-03-19 Applied Materials, Inc. Thermal CVD/PECVD reactor and use for thermal chemical vapor deposition of silicon dioxide and in-situ multi-step planarized process
US5158644A (en) * 1986-12-19 1992-10-27 Applied Materials, Inc. Reactor chamber self-cleaning process
US5182231A (en) * 1988-04-07 1993-01-26 Hitachi, Ltd. Method for modifying wiring of semiconductor device
GB2219434A (en) * 1988-06-06 1989-12-06 Philips Nv A method of forming a contact in a semiconductor device
DE69024578T2 (de) 1989-09-28 1996-09-19 Applied Materials Inc Integrierte Schaltungsstruktur mit einer zusammengesetzten Borphosphorsilikatglasschicht auf einer Halbleiterscheibe und verbesserte Herstellungsmethode dafür
US5098865A (en) * 1989-11-02 1992-03-24 Machado Jose R High step coverage silicon oxide thin films
FR2660440B1 (fr) * 1990-04-03 1992-10-16 Commissariat Energie Atomique Composant optique integre protege contre l'environnement et son procede de fabrication.
US5120680A (en) * 1990-07-19 1992-06-09 At&T Bell Laboratories Method for depositing dielectric layers
JPH053258A (ja) * 1990-09-25 1993-01-08 Kawasaki Steel Corp 層間絶縁膜の形成方法
US5040046A (en) * 1990-10-09 1991-08-13 Micron Technology, Inc. Process for forming highly conformal dielectric coatings in the manufacture of integrated circuits and product produced thereby
JP2640174B2 (ja) * 1990-10-30 1997-08-13 三菱電機株式会社 半導体装置およびその製造方法
JPH04341568A (ja) * 1991-05-16 1992-11-27 Toshiba Corp 薄膜形成方法及び薄膜形成装置
US5426076A (en) * 1991-07-16 1995-06-20 Intel Corporation Dielectric deposition and cleaning process for improved gap filling and device planarization
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
JPH05235184A (ja) * 1992-02-26 1993-09-10 Nec Corp 半導体装置の多層配線構造体の製造方法
US5286518A (en) * 1992-04-30 1994-02-15 Vlsi Technology, Inc. Integrated-circuit processing with progressive intermetal-dielectric deposition
US5356722A (en) * 1992-06-10 1994-10-18 Applied Materials, Inc. Method for depositing ozone/TEOS silicon oxide films of reduced surface sensitivity
JP3688726B2 (ja) * 1992-07-17 2005-08-31 株式会社東芝 半導体装置の製造方法
EP0582724A1 (de) * 1992-08-04 1994-02-16 Siemens Aktiengesellschaft Verfahren zur lokal und global planarisierenden CVD-Abscheidung von SiO2-Schichten auf strukturierten Siliziumsubstraten
US5271972A (en) * 1992-08-17 1993-12-21 Applied Materials, Inc. Method for depositing ozone/TEOS silicon oxide films of reduced surface sensitivity
US5393708A (en) * 1992-10-08 1995-02-28 Industrial Technology Research Institute Inter-metal-dielectric planarization process
JP3190745B2 (ja) * 1992-10-27 2001-07-23 株式会社東芝 気相成長方法
JP2684942B2 (ja) * 1992-11-30 1997-12-03 日本電気株式会社 化学気相成長法と化学気相成長装置および多層配線の製造方法
US5502006A (en) * 1993-11-02 1996-03-26 Nippon Steel Corporation Method for forming electrical contacts in a semiconductor device
JPH0878406A (ja) * 1994-09-08 1996-03-22 Sony Corp 酸化膜の成膜方法
JPH0964031A (ja) * 1995-08-25 1997-03-07 Fujitsu Ltd 半導体装置の製造方法
US6009827A (en) * 1995-12-06 2000-01-04 Applied Materials, Inc. Apparatus for creating strong interface between in-situ SACVD and PECVD silicon oxide films

Also Published As

Publication number Publication date
SG71777A1 (en) 2000-04-18
JPH10312996A (ja) 1998-11-24
TW385504B (en) 2000-03-21
US6149974A (en) 2000-11-21
KR100518156B1 (ko) 2005-11-25
US6319324B1 (en) 2001-11-20
KR19980086699A (ko) 1998-12-05

Similar Documents

Publication Publication Date Title
JP4230561B2 (ja) Ｔｅｏｓ／オゾン−シリコン酸化物の表面感度の除去のための方法
US6020035A (en) Film to tie up loose fluorine in the chamber after a clean process
JP4138052B2 (ja) フッ化ケイ酸ガラス膜の膜安定性向上のための方法及び装置
US6733955B1 (en) Methods for forming self-planarized dielectric layer for shallow trench isolation
JP4351304B2 (ja) 化学的及び物理的エッチバックを使用してギャップ埋込み能力を改善する方法
US6190233B1 (en) Method and apparatus for improving gap-fill capability using chemical and physical etchbacks
EP0874391B1 (en) Process for depositing a Halogen-doped SiO2 layer
US6566278B1 (en) Method for densification of CVD carbon-doped silicon oxide films through UV irradiation
US5908672A (en) Method and apparatus for depositing a planarized passivation layer
US6523494B1 (en) Apparatus for depositing low dielectric constant oxide film
US6614181B1 (en) UV radiation source for densification of CVD carbon-doped silicon oxide films
JP2002517089A5 (ja)
WO1999016930A1 (en) Method and apparatus for deposition of carbon
EP1097473A1 (en) Plasma process to deposit silicon nitride with high film quality and low hydrogen content
US6451686B1 (en) Control of semiconductor device isolation properties through incorporation of fluorine in peteos films
JP2005518087A (ja) Ｂｐｓｇ膜のｃｖｄの為の方法
US6753270B1 (en) Process for depositing a porous, low dielectric constant silicon oxide film
EP1054444A1 (en) Process for depositing a porous, low dielectric constant silicon oxide film
WO1999045165A1 (en) Method of forming phosphosilicate glass having a high wet-etch rate

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050428

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080410

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080415

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080715

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080718

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080722

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080902

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081024

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081118

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081204

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111212

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111212

Year of fee payment: 3

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D02

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111212

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121212

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121212

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131212

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees