KR100518156B1 - 테트라에틸오르토실란및오존실리콘산화물의표면감도감소방법및장치 - Google Patents

테트라에틸오르토실란및오존실리콘산화물의표면감도감소방법및장치 Download PDF

Info

Publication number
KR100518156B1
KR100518156B1 KR10-1998-0015752A KR19980015752A KR100518156B1 KR 100518156 B1 KR100518156 B1 KR 100518156B1 KR 19980015752 A KR19980015752 A KR 19980015752A KR 100518156 B1 KR100518156 B1 KR 100518156B1
Authority
KR
South Korea
Prior art keywords
pressure
chamber
substrate
teos
program code
Prior art date
Application number
KR10-1998-0015752A
Other languages
English (en)
Other versions
KR19980086699A (ko
Inventor
방 씨. 누엔
샌카 벤카타라난
루비 리아오
피터 바이-만 리
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR19980086699A publication Critical patent/KR19980086699A/ko
Application granted granted Critical
Publication of KR100518156B1 publication Critical patent/KR100518156B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0272—Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • C23C16/402—Silicon dioxide
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45557—Pulsed pressure or control pressure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2
    • H01L21/31612—Deposition of SiO2 on a silicon body

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

본 발명은 기판 위에 형성되며, 압력이 증착 목표치로 증가하는 동안 램프층을 증착하고 상기 램프층위에 SACVD 층을 더 증착시킨 TEOS 및 O3 SACVD 실리콘 산화물 층의 표면 감도를 감소시키기 위한 방법 및 장치에 관한 것으로, 제 1실시예에서 오존의 흐름은 램프층의 두께를 제어하기 위해 압력 증가시에 중단된다.

Description

테트라에틸오르토실란 및 오존 실리콘 산화물의 표면 감도 감소 방법 및 장치{METHOD AND APPARATUS FOR ELIMINATION OF TEOS/OZONE SILICON OXIDE SURFACE SENSITIVITY}
본 발명은 집적 회로의 제조에 관한 것이다. 특히, 본 발명은 집적 회로 제조에 이용되는, 대기압 이하(sub-atmospheric)의 화학 증착법(이후, SACVD라 지칭함)에 의해 증착된 실리콘 산화물(또한, SACVD 도핑처리되지 않은 실리콘 글래스(USG)로 지칭함) 박막의 표면 감도(sensitivity)를 감소시키기 위한 방법 및 장치에 관한 것이다.
현대의 반도체 장치의 제조에 있어서 주요한 단계중의 하나는 가스 화학 반응에 의해 반도체 기판상에 박막을 형성하는 단계이다. 이러한 증착 공정은 화학 증착 또는 "CVD"로 지칭된다. 종래의 열적 "CVD" 공정은 소정의 막을 제조하기 위해 열적 유도 화학 반응이 발생하는 기판 표면에 반응성 가스를 공급한다. 고온에서 작동하는 일부 열적 CVD 공정은 금속층을 갖는 소자 구조물에 손상을 줄 수 있다.
손상을 주지 않는 비교적 낮은 온도에서 금속층위로 절연층을 증착하기 위해 개선된 특정 열적 CVD 공정은 테트라에틸오르토실란(tetraethylorthosilane; 이 후, "TEOS"라 지칭함) 및 오존 전구 가스(precursor gas)의 증착 단계를 포함한다. 상기 TEOS/오존 실리콘 산화물 막은 100 내지 700 torr 의 제어된 압력 조건하에서 증착되며, 대기압 이하의(subatmospheric) CVD(SACVD)막으로 지칭된다. 오존을 함유한 TEOS의 고 반응성은 화학 반응이 발생되기 위해 필요한 외부 에너지를 감소시키고, 그에 따라 상기 SACVD 공정에 요구되는 온도를 감소키긴다.
비교적 낮은 온도에서 금속층위로 실리콘 산화물층을 증착하는 또 다른 CVD 방법은 플라즈마 강화(plasma-enhanced) CVD(PECVD)기법을 포함한다. 플라즈마 강화 CVD 기법은 기판 표면에 근접한 반응 영역에 무선주파수(RF) 에너지를 인가함으로써 반응성 가스의 여기 및 해리를 증진시켜, 높은 반응성을 갖는 플라즈마를 발생시킨다. 방출된 반응물의 높은 반응성은 화학 반응이 발생되는데 필요한 에너지를 감소시키고 상기 PECVD 공정에 요구되는 온도를 감소시킨다.
반도체 소자는 상기 소자가 몇 십년 전에 처음 도입되어진 이후로 그 크기가 감소되고 있다. 그 이후로, 집적 회로는 2년 주기마다 크기가 반으로 감소하는 법칙(Moore's 법칙으로 칭해지기도 한다)을 따른다. 오늘날의 웨이퍼 제조 공정은 피쳐(feature)의 크기가 0.5에서 0.35 마이크론의 크기를 갖는 소자를 생산해내고 있으며, 앞으로는 보다 적은 기하학적 크기를 갖는 소자를 생산할 것이다.
소자의 크기가 보다 작아지고 집적 밀도가 증가함에 따라, 인접한 금속 라인 사이의 간극과 같은 인접하게 이격된 간극을 채우기 위해(막의 "간극 충전" 능력으로 지칭됨) 절연 실리콘 산화물 층을 증착하는 능력이 점차 중요한 요소가 된다.
SACVD 층의 특성은 그 층이 증착된 하부 표면에 따라 달라진다. SACVD 층이 스팀(steam) 산화물 또는 PECVD 라이닝(lining)층과 같은 실리콘 산화물 층 또는 금속 표면위로 증착될 때, SACVD 층의 품질은 하부층의 표면 감도로 인해 악화된다. CVD 실리콘 산화물층의 품질은 스팀의 존재하에 기판을 가열시킴으로써 실리콘 기판의 표면위에 성장한 "스팀 산화물"의 품질만큼 좋지 못하다. SACVD 층의 표면 감도는 열적으로 성장한 스팀 산화물의 습식 에칭 속도에 대한 습식 에칭속도의 증가와, 실리콘 기판상에 직접 증착된 SACVD 층의 증착 속도 및 표면 형태에 대한 증착 속도 및 거친 표면 형태의 감소로서 나타난다.
습식 에칭 속도 비(WERR :wet etch rate ratio) 는 PECVD 라이닝층 위에 증착된 SACVD 층의 습식 에칭 속도 대 열적으로 성장한 스팀 산화물의 습식 에칭 속도의 비이다. 통상적으로, CVD 층은 스팀 층보다 더 다공성을 가지며, 스팀 산화물 보다 더 빨리 에칭되는 경향이 있다. 증착 속도 비(DRR : deposition rate ratio)는 PECVD 라이닝층 위로 증착된 SACVD 층의 증착 속도 대 노출된 실리콘 기판위에 직접 증착된 SACVD 층의 증착 속도의 비이다. 따라서, 표면 감도는 높은 WERR 과 낮은 DRR 에 의해 나타난다. 표면 감도는, SACVD 층의 품질의 악화가 증착된 기저층의 특성에 따라 달라지기 때문에, "기저 층 효과"로 또한 지칭된다.
2.0 또는 그 이상의 종횡비에 이르는 간극을 성공적으로 충전하고 SACVD 층의 표면 감도를 감소시키기 위해 사용되는 하나의 공정은 두 개의 층의 실리콘 산화물 유전체 막을 증착하는 것이다. 먼저, 얇은 PECVD 실리콘 산화물 층("PECVD 라이닝층")이 기판의 (인접한 금속 라인과 같은) 계단형 형상위로 증착된다. 둘째, SACVD TEOS/오존 실리콘 산화물 층("SACVD 층")이 증착된다. PECVD 라이닝층은 상부의 SACVD 층에 대한 초기 라이닝층 및 확산 방벽으로 작용한다. 라이닝층은 SACVD 층보다 품질이 떨어지나, 금속 라인들 사이의 간극을 채우는 상부 SACVD 층의 표면 감도를 낮춘다. 전체 증착 순차는 현장에서의 공정에서 이루어진다.
두 개의 층의 실리콘 산화물 간극 충전 막의 SACVD 층의 감도를 낮추기 위해 다양한 기술이 사용된다. 어플라이드 머티어리얼스 인코포레이티드로부터 개선된 한 방법은 SACVD 층의 증착 이전에 비교적 높은 압력(≥ 1.5 torr)에서 혼합 RF 주파수(13.56MHz 및 350KHz)에 의해 여기된 N2 플라즈마로 PECVD 라이닝층을 처리하는 것이다.
SACVD 실리콘 산화물층의 표면 감도를 낮추기 위해 이용되는 또 다른 기술은 낮은 압력 및 높은 오존 농도의 가공 처리 가스로서 TEOS와 오존을 사용하여 형성된 라이닝층 실리콘 산화물 층위로 상기 SACVD 실리콘 산화물 층을 증착하는 것이다.
본 발명은 하부 기판에 대한 SACVD 실리콘 산화물층의 표면 감도를 낮추기 위한 방법 및 장치를 제공함으로써 상기 요건들을 충족시킨다.
본 발명의 일 실시예에 따라, TEOS 및 오존을 포함한 제 1 가공처리 가스는 챔버 내부로 유입되며, 램프-업 라이닝층(ramp-up lining layer)을 형성하기 위해 상기 압력은 기저 압력에서 450 torr에 이르기까지 증가한다. 램프-업 층의 형성에 이어서, TEOS 및 오존을 포함하는 증착 공정 가스는 대기압 이하의 압력에서 챔버 내부로 유입되며, 램프층위로 SACVD 실리콘 산화물 층을 증착하기 위해 열 에너지가 공급된다.
본 발명의 또 다른 실시예에 따라, 오존 흐름은 소정의 두께에서 램프-업층의 증착을 멈추기 위해 압력 증가 중에 정지된다.
본 발명의 또 다른 실시예에 따라, 공정 가스의 흐름 속도는 증착된 SACVD 층의 표면 감도에 미치는 램프-업 층의 영향을 변화시키기 위해 변경된다.
본 발명의 또 다른 실시예에 따라, 램프-업층이 형성되는 동안 증착 압력의 증가 속도가 변경되어 증착된 SACVD 층의 표면 감도에 미치는 램프-업 층의 영향을 변화시킨다.
본 발명의 목적 및 잇점을 보다 쉽게 이해하기 위해, 첨부된 도면을 참조하여 보다 자세히 설명되어질 것이다.
I. 예시적인 CVD 시스템
본 발명의 바람직한 실시예에서, 열적 CVD 공정은 표면 감도가 감소된 산화물 층을 증착하기 위해 이용된다. 바람직한 실시예는 열적 CVD 챔버 내에서 수행될 수 있다. 그러나, 상기 산화물 층은 PECVD 층위로 증착될 수 있다. 따라서, 챔버는 열적 및 플라즈마 강화 CVD 공정을 수행하는 것으로 기술된다. 열적 공정 단계시에, RF 전력은 0으로 설정된다.
본 발명에 따른 방법을 실시할 수 있는 CVD 장치가 도 1A 및 1B에 도시되어 있으며, 챔버 벽(15a) 및 챔버 뚜껑 조립체(15b)를 포함하는 진공 또는 처리 챔버(15)를 갖는 화학 증착 시스템(10)이 수직 횡단면도로서 도시되어 있다. 챔버 벽(15a) 및 챔버 뚜껑 조립체(15b)는 도 1C 및 도 1D에 분해되어 도시되어 있다.
반응로(10)는 가공 처리 챔버 내의 중심에 있는 가열된 받침대(12) 상에 놓여있는 (도시되지 않은) 기판에 공정 가스를 분포시키기 위한 가스 분포 다기관(11)를 포함하고 있다. 처리중에, (반도체 웨이퍼와 같은) 기판은 받침대(12)의 평면(또는 약간 볼록한) 표면(12a)상에 위치된다. 받침대(12)는 (도 1a에 도시되어진) 낮은 적재/하역 위치와 다기관에(11) 인접한 (도 1a의 점선 14또는 도 1b에 도시되어진) 상부 처리 위치 사이에서 제어가능하게 이동될 수 있다. (도시되지 않은) 중심판은 웨이퍼의 위치 정보를 제공하기 위한 센서를 포함한다.
증착 및 캐리어 가스는 종래의 평평한 원형 가스 분포판(13a)의 천공 구멍(13b)(도 1 d)을 통해 특히, 증착 공정 가스는 유입 다기관(11)을 통해, 그리고 통상적인 천공 블로커 플레이트(42)를 통해, 그리고 가스 분포판(13a)내의 관통 구멍(13b)을 통해 챔버 내부로(도 1 b에 화살표 40으로 도시되어진) 도입된다.
다기관에 도달하기 이전에, 증착 및 캐리어 가스는 가스 공급 라인(8)을 통해 혼합 시스템(9)내로 공급되고, 그 시스템내에서 조합된 후 다기관(11)으로 보내진다. 일반적으로, 각각의 공정 가스의 공급 라인은 (i) 챔버 내부로의 공정 가스의 흐름을 자동 또는 수동으로 차단하는데 사용될 수 있는 (도시되지 않은) 몇 개의 안전 차단 밸브, 및 (ii) 공급 라인을 통한 가스의 흐름을 측정하는 (도시되지 않은)질량 흐름 제어기를 포함한다. 독성 가스가 공정에서 사용될 때, 몇몇 안전 차단 밸브는 종래의 구성에 따라 각각의 가스 공급 라인상에 위치된다.
반응로(10) 내에서 행해진 증착 공정은 열적 공정 또는 플라즈마 강화 공정일 것이다. 플라즈마 강화 공정에서, RF 전력 공급원(44)은 면판(faceplate)(13a)과 받침대(12) 사이의 원형 영역내에서 플라즈마가 형성되도록 공정 가스 혼합물을 여기시키기 위해 가스 분포 면판(13a)과 받침대 사이에 전력을 인가한다. (상기 영역은 "반응 영역"으로 지칭된다.) 플라즈마의 성분들이 반응하여 받침대(12) 상에 지지된 반도체 웨이퍼의 표면상에 소정의 필름을 증착한다. RF 전력 공급원(44)은 진공 챔버(15) 내부로 도입된 반응물의 분해를 강화시키기 위해 13.56 MHz 의 높은 RF 주파수(RF1)와 360 MHz의 낮은 RF 주파수(RF2)의 전력을 공급하는 혼합 주파수 RF 전력 공급원이다.
증착 공정시에, 플라즈마는 배기 통로(23) 및 차단 밸브(24)를 둘러싸고 있는 챔버 몸체(15)의 벽을 포함한, 전체 반응로(10)를 가열시킨다. 열 증착 공정동안, 가열된 받침대(12)는 반응로(10)의 가열을 초래한다. 플라즈마가 작동되지 않을 때 , 고온의 액체는 상승된 온도에서 챔버를 유지시키기 위해 반응로(10)의 벽(15)을 통해 순환된다. 챔버 벽(15A)을 가열시키는데 사용되는 유체는 일반적인 타입의 유체, 예를 들어 수성(water-based) 에틸렌 글리콜 또는 유성(oil-based) 열 전달 유체를 포함한다. 상기 가열은 바람직하지 못한 반응물 제품의 응축을 감소시키거나 제거한다. 또한, 냉각 진공 통로의 벽상에 응축되거나 가스 흐름이 없는 동안 공정 챔버 내부로 되돌아가는 경우 공정을 오염시킬 수 있는 공정 가스 또는 오염 인자의 휘발성 물질의 제거를 개선시킨다.
반응 생성물을 포함하여, 층 내에 증착되지 않은 가스 혼합물의 잔여물은 (도시되지 않은)진공 펌프에 의해 챔버로부터 배기된다. 특히, 반응 영역을 둘러싼 환형의 슬롯 형상의 오리피스(16)를 통해 환형의 배기 플리넘(plenum)(17)내로 가스가 배출된다. 환형의 슬롯(16) 및 플리넘(17)은 (벽위에 상부 절연 라이닝(19)을 포함한) 챔버 원통형 측벽(15a)의 상층과 원형의 챔버 뚜껑(20)의 바닥 사이의 간극에 의해 형성된다. 슬롯 오리피스(16) 및 플리넘(17)의 360ㅀ원형 대칭 및 균일성은 웨이퍼상에 균일한 필름을 증착하기 위해 웨이퍼 위로 공정 가스의 균일한 흐름을 달성하는데 중요하다. 배기 플리넘(17)으로부터, 가스는, 배기 플리넘(17)의 측면 연장 부분(21) 아래를 지나고, 관찰 포트(port)를 지나, 하향으로 연장하는 가스 통로(23)을 통해, (본체가 하부 챔버벽(15a)으로 일체화된) 진공 차단 밸브(24)를 지나, (도시되지 않은) 전방 라인을 통해 (도시되지 않은) 외부 진공 펌프에 연결된 배기 출구(25) 내부로 들어간다.
받침대(12)의 웨이퍼 지지 플래터(바람직하게, 알루미늄)는 평행한 동심원들을 형성하도록 구성된 두 개의 원형 단일-루프 내장형 가열기 부재를 사용하여 가열된다. 가열기 부재의 외측부는 지지 플래터의 주변부에 인접하여 연장하며, 내측부는 보다 작은 반경을 갖는 동심원의 경로상에서 연장된다. 가열기 부재의 배선은 받침대(12)의 스템(stem)을 통과한다.
일반적으로, 챔버 라이닝의 일부 또는 전부, 가스 유입구 다기관 면판, 및 다양한 다른 반응기들은 알루미늄, 양극 처리된 알루미늄, 또는 세라믹과 같은 재료로 제조된다. 이러한 CVD 장치의 실시예는 미국 특허 5,558,717호에 설명되어 있다.
(도 1a의) 리프트 기구 및 모터(32)는 가열기 받침대 조립체(12)를 상승 또는 하강시키고, 웨이퍼가 챔버(10)의 측면 내에서 삽입/제거 개구(26)를 통해 챔버 몸체의 내부 또는 외부로 (도시되지 않은) 로봇 블레이드에 의해 전달됨에 따라, 그 웨이퍼는 핀(12b)을 상승시킨다. 모터(32)는 처리 위치(14)와 하부 웨이퍼 하중 위치 사이의 받침대(12)를 상승 또는 하강시킨다. 모터, 공급 라인(8)에 연결된 밸브 또는 흐름 제어기, 가스 전달 시스템, 조절 밸브, RF 전원(44), 및 챔버 및 기판 가열 시스템은 도시된 일부의 제어 라인(36)위로 (도 1b의) 시스템 제어기(34)에 의해 모두 제어된다. 제어기(34)는 광학 센서로부터의 피드백에 따라, 스로틀 밸브 및 받침대와 같은 이동 가능한 기계 조립체의 위치를 결정하는데, 받침대는 제어기(34)에 의해 제어되는 적절한 모터에 의해 움직인다.
바람직한 실시예에서, 시스템 제어기는 하드 디스크 드라이브(메모리 38), 플로피 디스크 드라이브 및 프로세서(37)를 포함한다. 프로세서는 단일 보드 컴퓨터(SBC), 아날로그 및 디지털 입력 및 출력 보드, 인터페이스 보드 및 스테퍼 모터 제어기 보드를 포함한다. CVD 시스템(10)의 다양한 부품은 보드, 카드 케이지, 및 연결기 크기 및 형태를 규정하는 VME(Versa Modular European)를 따른다. VME 표준값은 16 비트 데이터 모선 및 24 비트 어드레스 모선도 규정한다.
시스템 제어기(34)는 CVD 기계의 모든 활동을 제어한다. 이러한 시스템 제어기는 시스템 제어 소프트웨어를 실행하며, 메모리(38)와 같은 컴퓨터 판독 매체 내에 저장된 컴퓨터 프로그램이다. 메모리(38)는 하드 디스크 드라이브인 것이 바람직하나, 다른 종류의 메모리여도 된다. 컴퓨터 프로그램은 타이밍, 가스 혼합물, 챔버압, 챔버 온도, RF 전력 레벨, 받침대 위치, 및 특정 공정의 다른 변수를 지시하는 명령 세트를 포함한다. 플로피 디스크 또는 서로 다른 적절한 수단을 포함하는 다른 메모리 장치에 저장된 다른 컴퓨터 프로그램은 제어기(34)를 작동하기 위해 사용된다.
사용자와 제어기(34) 사이의 인터페이스는 도 1(e)에 도시된 CRT 모니터(50a)와 라이트펜(50b)을 통해 이루어지는데, 도 1(e)는 기판 처리 시스템 내의 시스템 모니터와 CVD 시스템(10)을 개략적으로 도시한 도면이며, 이 시스템은 하나 이상의 챔버를 포함할 수 있다. 바람직한 실시예에서, 두 개의 모니터(50a)가 사용되며, 하나는 작업자를 위해 청정실 내에 장착되며, 다른 하나는 서비스 엔지니어를 위해 벽 뒤에 장착된다. 모니터(50a)는 동일한 정보를 동시에 나타내나, 하나의 라이트 펜(50b)만이 활성화된다. 라이트펜(50b) 끝부분의 광센서는 CRT에 의해 방전된 빛을 탐지한다. 특정 스크린 또는 기능을 선택하기 위해서는, 작업자는 디스플레이 스크린의 지정된 영역을 접촉하고 상기 펜(50b) 상의 버튼을 누른다. 접촉된 영역은 색이 하이라이트되거나, 새로운 메뉴 또는 스크린을 나타내어, 라이트펜과 디스플레이 스크린 사이에 통신이 이루어지게 한다. 라이트펜(50b)에 추가로 또는 대신, 키보드, 마우스, 또는 다른 지시 및 통신 장치가 사용되어, 사용자들이 제어기(34)와 소통하게 하게 한다.
필름을 증착하기 위한 공정은 제어기(34)에 의해 실행된 컴퓨터 프로그램 제품을 사용하여 시행될 수 있다. 컴퓨터 프로그램 코드는 종래의 컴퓨터로 판독 가능한 프로그램 언어 중에서 쓰여질 수 있다. 예를 들어 68000 어셈블리 언어, C, C++, 파스칼, 포트란 등이다. 적절한 프로그램 코드는 종래의 텍스트 에디터를 사용하여 하나 또는 여럿의 파일로 입력되며 컴퓨터의 메모리 시스템과 같이 컴퓨터로 사용 가능한 매체 내에 저장되거나 포함된다. 입력된 코드 텍스트가 고수준의 언어라면, 코드는 다른 기계어로 번역하고, 최종적인 컴파일러 코드는 미리 기계어로 번역된 윈도우(WINDOWTM) 라이브러리 루틴의 목적 코드와 연결된다. 연결되고 번역된 목적 코드를 실행하기 위해, 시스템 사용자는 목적 코드를 호출하여, 컴퓨터 시스템이 메모리 내에 코드를 로딩하게 한다. 이때 CPU는 프로그램에 의해 식별된 작업을 시행하기 위해 코드를 판독하고 실행한다.
도 1(f)는 본 발명의 특정 실시예에 따른 컴퓨터 프로그램(70)인 시스템 제어 소프트웨어의 제어 구조를 단계별로 도시한 블록선도이다. 라이트펜 계면을 사용하여, 사용자는 CRT 모니터 상에 나타난 메뉴 또는 스크린에 대해 공정 선택기 서브루틴(process selector subroutine)에 공정 세트 수와 공정 챔버 수를 입력한다. 공정 세트는 특정한 공정을 수행하는데 필요한 소정 공정 변수의 세트이며, 미리 정의된 세트 수에 의해 구별된다. 공정 선택기 서브루틴(73)은 (i)공정 챔버, 및 (ii)소정의 공정을 시행하기 위해 공정 챔버를 작동시키는데 필요한 공정 세트를 식별한다. 특정 공정을 시행하기 위한 공정 변수는 처리 가스 조성 및 유량, 온도, 압력, RF전력 수치 및 저주파 RF 주파수와 같은 플라즈마 조건 등과 같은 공정 조건에 관한 것이다. 이러한 변수들은 레시피의 형태로 사용자에게 제공되며 라이트펜/CRT 모니터 인터페이스를 이용하여 입력된다.
상기 공정을 측정하기 위한 신호는 시스템 제어기의 아날로그 및 디지털 입력 보드에 의해 제공되며, 공정 제어 신호는 CVD 시스템(10)의 아날로그 및 디지털 출력 보드 상에 출력된다.
공정 순차 서브루틴(process sequencer subroutine, 75)은 공정 선택기 서브루틴(73)으로부터 식별된 공정 챔버 및 공정 변수 세트를 수용하기 위한 프로그램 코드 및 다양한 공정 챔버의 작동을 제어하기 위한 프로그램 코드를 포함한다. 다수의 사용자들이 공정 세트 수 및 공정 챔버 수를 입력할 수 있거나, 한 명의 사용자가 다수의 공정 세트 수 및 공정 챔버 수를 입력할 수 있으며, 순차 서브루틴(75)은 소정의 순차 내에서 선택된 공정을 작성하기 위해 작동된다. 바림직하게, 순차 서브루틴(75)은 (i)챔버가 사용되는지를 결정하기 위해 공정 챔버의 작동을 측정하는 단계와, (ii)공정이 사용되는 챔버 내에서 수행되는지를 결정하는 단계와, (iii)수행될 공정 챔버의 이용 가능성과 공정 형태를 기초로 소정의 공정을 시행하는 단계를 포함한다. 공정 챔버를 측정하는 종래의 방법은 폴링(polling)과 같은 방법이 사용된다. 시행될 공정을 예정할 때 순차 서브루틴(75)은, 선택된 공정에 대해 요구되는 조건과 비교하여 현재 사용되는 공정 챔버의 조건, 요청을 입력한 각 사용자의 "연령(age)", 또는 시스템 프로그래머가 작업 우선권을 결정할 때 포함하기 원하는 다른 요소를 고려할 수 있다.
순차 서브루틴(75)은, 일단 어떤 공정 챔버와 공정 세트 조합이 다음에 시행될지를 결정하면, 챔버 매니저 서브루틴(77a-c)에 특정 공정 세트 변수(particular process set parameter)를 보냄으로써 공정 세트를 실행하며, 순차 서브루틴(75)에 의해 결정된 공정 세트에 따라 공정 챔버(15) 내의 다수의 처리 작업이 제어된다. 예를 들어, 챔버 매니저 서브루틴(77a)은 공정 챔버(15) 내의 스퍼터링/CVD 공정 작업을 제어하기 위한 프로그램 코드를 포함한다. 챔버 매니저 서브루틴(77)은 선택된 공정 세트를 실행하기 위해 필요한 챔버 부품의 작업을 제어하는 다양한 챔버 요소 서브루틴(chamber component subroutine)의 실행도 제어한다. 챔버 요소 서브루틴의 실시예는 기판 위치 선정 서브루틴(80), 처리 가스 제어 서브루틴(83), 압력 제어 서브루틴(85), 가열기 제어 서브루틴(87), 및 플라즈마 제어 서브루틴(90)이다. 당업자라면 다른 챔버 제어 서브루틴이 공정 챔버(15) 내에서 시행될 공정에 따라 포함될 수 있음을 용이하게 이해할 것이다. 작동 중에, 챔버 매니저 서브루틴(77a)은 시행될 특정 공정에 따라 공정 부품 서브루틴을 선택적으로 진행하거나 지정한다. 챔버 매니저 서브루틴(77a)은, 공정 챔버(15) 및 공정 세트가 다음에 시행될 지에 대해 순차 서브루틴(75) 스케줄과 유사한 방식으로 공정 부품 서브루틴을 수행한다. 일반적으로, 챔버 매니저 서브루틴(77a)은 다양한 챔버 부품을 측정하는 단계와, 시행될 공정 세트용 공정 변수에 기초하여 작동될 부품을 결정하는 단계와, 상기 측정 및 결정 단계에 대해 챔버 요소 서브루틴을 실행하는 단계를 포함한다.
특정 챔버 요소 서브루틴의 작동이 도 1(f)을 참조하여 설명될 것이다. 기판 위치 선정 서브루틴(80)은 프로그램 코드를 포함하여, 받침대(12) 상에 기판을 적재하고, 선택적으로는 기판과 가스 분배 다기관(11) 사이의 공간을 제어하기 위해 챔버(15) 내 소정의 높이에 기판을 상승시키는데 사용되는 챔버 부품을 제어한다. 기판이 공정 챔버(15) 내부로 적재될 때, 받침대(12)는 기판을 수용하기 위해 하강하며, 그후 받침대(12)는 CVD 공정 시 가스 분배관으로부터 제 1 거리 또는 공간에 기판을 유지시키기 위해 챔버 내에서 소정의 높이로 상승한다. 작동 중에, 기판 위치선정 서브루틴(80)은 챔버 매니저 서브루틴(77a)으로부터 이송되는 높이를 지지하기 위해 관련된 공정 세트 변수에 대한 받침대(12)의 이동을 제어한다.
처리 가스 제어 서브루틴(83)은 처리 가스 조성 및 유량을 제어하기 위한 프로그램 코드를 가진다. 처리 가스 제어 서브루틴(83)은 안전 차단 밸브의 개방/밀폐된 위치를 제어하고, 소정의 가스 유량을 얻기 위해 질량 유동 제어기를 통해 유량을 상승/하강시킨다. 처리 가스 제어 서브루틴(83)은 다른 모든 챔버 요소 서브루틴과 마찬가지로, 챔버 매니저 서브루틴(77a)에 의해 호출되어 소정의 가스 유량에 관련된 챔버 매니저 서브루틴 공정 변수를 수용한다. 일반적으로, 처리 가스 제어 서브루틴(83)은 가스 공급 라인을 개방함으로써 (i)필요한 질량 유동 제어기를 판독하며 (ii) 챔버 매니저 서브루틴(77a)으로부터 수용된 소정의 유량과 상기 판독을 비교하고 (iii)필요에 따라 가스 공급 라인의 유량을 조절하는 단계를 반복적으로 작동한다. 더욱이, 처리 가스 제어 서브루틴(83)은 위험한 속도의 가스 유량을 측정하는 단계와 위험한 상태가 탐지될 때 안전 차단 밸브를 활성화시키는 단계를 포함한다.
일부 공정에 있어서, 헬륨이나 아르곤과 같은 비활성 가스는 반응성 처리 가스가 유입되기 이전에 챔버 내부의 압력을 안정시키기 위해 챔버(15) 내부로 유입된다. 이러한 공정에서, 처리 가스 제어 서브루틴(83)은 챔버 내의 압력을 안정시키기 위해 필요한 시간 동안 챔버(15) 내부로 비활성 가스를 흐르도록 하는 단계를 포함하며, 이후 전술한 단계가 시행될 것이다. 부가적으로, 처리 가스가 테트라에틸오르토시레인("TEOS")과 같은 액체 전구체로부터 증발되면, 공정 가스 제어 서브루틴(83)은 버블러 조립체 내의 액체 전구체를 통해 헬륨과 같은 전달 가스를 거품이 생기도록 하거나 액체 주입 시스템에 헬륨이나 질소 같은 캐리어 가스를 유입시키는 단계를 포함한다. 이러한 형태의 공정에서 버블러가 사용될 때, 처리 가스 제어 서브루틴(83)은 소정의 가스 유량을 얻기 위해 전달 가스의 흐름, 버블러 내의 압력, 및 버블러의 온도를 조절한다. 전술한 바와 같이, 소정의 처리 가스 유량은 공정 변수에 따라 처리 가스 제어 서브루틴(83)으로 전달된다. 더욱이, 처리 가스 제어 서브루틴(83)은 주어진 처리 가스 유량에 필요한 수치를 포함하는 저장된 테이블에 접근함으로써 소정의 처리 가스 유량의 필요한 전달 가스 유량, 버블러 압력, 및 버블러 온도를 얻기 위한 단계를 포함한다. 필요한 수치가 얻어지면, 전달 가스의 유량, 버블러 압력 및 버블러 온도는 측정되고, 필요한 값과 비교되며 조절된다.
압력 제어 서브루틴(85)은 챔버 배기 시스템 내의 조절 밸브의 개구 크기를 조절함으로써 챔버(15) 내의 압력을 조절하기 위한 프로그램 코드를 포함한다. 조절 밸브의 개구 크기는 배기 시스템용 전체 처리 가스 유동, 공정 챔버의 크기, 및 펌핑 설정점 압력과 관련하여 소정의 수치에 챔버 압력을 조절하도록 설정된다. 압력 제어 서브루틴(85)이 호출될 때, 목표물의 압력 수치는 챔버 매니저 서브루틴(77a)으로부터 변수로 수용된다. 압력 제어 서브루틴(85)은 챔버에 연결된 하나 이상의 종래의 압력계를 판독함으로써 챔버(15) 내의 압력을 측정하고, 목표물의 압력에 측정된 수치를 비교하고, 목표물 압력에 대응하는 저장된 압력 테이블로부터 PID(비례, 적분 및 미분(proportional, integral and differential)) 수치를 얻고, 압력 테이블로부터 얻어진 PID 수치에 따른 조절 밸브를 조절하도록 작동한다. 또 압력 서브루틴(85)은 챔버(15)를 소정의 압력으로 조절하기 위해 조절 밸브를 특정 개구 크기로 개봉하거나 밀폐할 때 쓰일 수 있다.
가열기 제어 서브루틴(87)은 기판(20)을 가열시키기 위해 사용되는 가열 유닛 내의 전류를 조절하기 위한 프로그램 코드를 포함한다. 가열기 제어 서브루틴(87)은, 받침대(12) 내에 위치된 열전쌍의 전압 출력을 측정하고, 측정된 온도를 설정점 온도와 비교하고, 가열 유닛에 인가되는 전류를 증가시키거나 감소시킴으로써 설정점 온도를 얻는다. 이러한 온도는, 저장된 전환 테이블 내의 대응 온도를 찾거나 4차 다항식을 사용하여 계산함으로써, 측정된 전압으로부터 얻어진다. 받침대(12)를 가열시키는데 내장된 루프(embedded loop)가 사용될 때, 가열기 제어 서브루틴(87)은 루프에 적용되는 전류의 증감을 제어한다. 추가로, 내장형 안전 모드(built-in safe mode)가 포함되어, 공정의 안전성을 검출하고, 공정 챔버(15)가 적절히 설정되지 않으면, 가열 유닛의 동작을 막을 수 있다.
플라즈마 제어 서브루틴(90)은 챔버(15) 내 공정 전극에 인가되는 저주파 및 고주파 RF 전력 레벨의 설정 및 채용되는 RF 주파수의 설정을 위한 프로그램 코드를 포함한다. 플라즈마 제어 서브루틴(90)은 마그네트론에 적용되는 전력값을 설정하고 조절하기 위한 프로그램 코드를 포함한다. 전술한 챔버 요소 서브루틴과 유사하게, 플라즈마 제어 서브루틴(90)은 챔버 매니저 서브루틴(77a)에 의해 호출된다.
전술한 반응기는 예시적인 목적으로만 설명되어 있으며, 전자 사이클로트론 공명(ECR) 플라즈마 CVD 장치와 같은 다른 장치와, 유도 결합된 RF 고밀도 플라즈마 CVD 장치 등도 본 발명에 사용되어 개선된 장치를 제공한다. 더욱이, 받침대 설계, 가열기 설계, RF 전력 주파수, RF 전력 연결기 및 그외 위치 등의 변경과 같은, 전술한 시스템의 변형이 가능하다. 예를 들어 웨이퍼는 석영 램프에 의해 지지되고 가열된다. 본 발명에 따른 층 또는 층의 형성 방법은 임의의 특정 장치 또는 특정 플라즈마 여기 방법에 의해 제한되지 않는다.
II. 예시적인 구조
도 2는 본 발명에 따른 집적 회로(100)의 단면을 개략적으로 도시한 횡단면도이다. 도 2에 도시되어진 것과 같이, 집적 회로(100)는 NMOS 및 PMOS 트랜지스터(103, 106)을 포함하고 있으며, 필드 산화물 영역(120)에 의해 서로 전기적으로 절연되어 있다. 각각의 트랜지스터(103,106)는 소오스 영역(112), 게이트 영역(115), 및 드레인 영역(118)을 포함한다.
전금속(premetal) 유전층(121)은, 접촉부(124)에 의해 금속층(M1)과 트랜지스터가 연결된 상태로, 금속층(M1)으로부터 트랜지스터(103,106)를 분리시킨다. 금속층(M1)은 집적 회로(100) 내에 포함된 4개의 금속층(M1-M4)중의 하나이다. 각각의 금속층(M1-M4)은 각각의 금속간 절연층(127)(IMD1, IMD2, IMD3, IMD4)에 의해 인접한 금속층으로부터 분리된다. IMD층(127)들은 PECVD 라이닝층(130), SACVD 간극 충전 층(133), 및 캡 층(136)을 포함한다. 인접한 금속층들은 선택된 개구에서 바이어스(126에 의해 연결된다. 평면화된 표면 안정층(139)은 금속층(M4) 위로 증착된다. IMD 층(127)과 같이, 표면안정층(139)은 라이닝층(142), 간극 충전층(145), 및 캡 층(148)을 포함할 수 있다.
본 발명에 따른 층은 집적 회로(100) 내에 도시된 각각의 유전층에서 사용됨을 알 수 있다. 본 발명에 따른 층은 일부 집적 회로내에 포함된 상감 층에 또한 사용된다. 상감 층내에서, 블랭킷(blanket) 층은 기판 위로 증착되며, 기판을 통해 선택적으로 에칭되며, 그 후 금속으로 채워지고 M1과 같은 금속 접촉부를 형성하기 위해 에칭 또는 연마된다. 상기 금속층이 증착된 후에, 제 2 블랭킷 증착은 수행되며 선택적으로 에칭된다. 그 후, 에칭된 영역은 금속으로 채워지고 바이어스(126)를 형성하기 위해 에칭 또는 연마된다.
단순화된 집적 회로(200)는 단지 예시적인 것이다. 마이크로프로세서, 특정 용도용 주문형 집적 회로(ASICs), 메모리 디바이스 등의 다른 집적 회로를 제조하기 위해서도 본 발명을 사용할 수 있다는 것을 당업자들은 인지할 것이다.
III. SACVD 실리콘 산화물 층의 표면 감도 감소
본 발명은 전술한 챔버와 같은 기판 처리 챔버내의 현장(in situ)에서의 공정 중에 기판상에 형성되는 SACVD 층의 표면 감도를 감소시키는데 사용되어질 것이다.
본 발명에 따라 형성된 실리콘 산화물 층은 도 3에 도시되어 있다. 제 1 바람직한 실시예인 층의 형성 방법은 도 4의 순서도에 나타나 있으며, 도 5의 그래프에 의해 예시되어 있다. 도3, 도 4, 및 도 5를 참조하면, 실리콘 산화물 층(200)은 0.5 미크론보다 적은 높이"h"와 폭 "w"를 갖는 갭(211)을 구비한 라이닝 PECVD층, 금속 또는 스팀 산화물 등과 같은 기판(210)위에 증착된다. 램프-업 층(ramp-up layer)(220)이 기판을 피복하고, 상기 램프-업 층 위에 SACVD 층(230)이 증착된다.
표 1은 CVD 장치내에서, 도 1에 도시된 실리콘 이산화물층을 형성하기 위한 방법을 나타내고 있다.
표 1. 압력 램프업(ramp-up) 평가를 위한 부분 증착 방법
단계 수, 명칭 1. 안 정 화 2.TEOS 시작 3. TEOS 안정화 4. 증 착
챔버 선택 모든 챔버 모든 챔버 모든 챔버 모든 챔버
단계 종료 제어 시간 제어 시간 제어 시간 제어 시간 제어
압력 스로틀 완전개방 스로틀 완전개방 스로틀 완전개방 스로틀 완전개방
압력 램프 속도 5 Torr/sec
HF RF 전력 0W 0W OW OW
LF RF 전력 0W 0W 0W 0W
서셉터 온도 415℃ 415℃ 415℃ 400℃
서셉터 스페이싱 600 mils 600 mils 600 mils 250 mils
가스 명칭& 흐름 02 3000 02 3000 02 3000 03 5000
He(PLIS) 4000 He(PLIS) 4000 He(PLIS) 4000 He(PLIS) 4000
램프-업 층(220)의 증착 이전에, 챔버는 기저 압력으로 안정화된다. 안정화 단계동안, 배기 시스템 진공 펌프의 스로틀(throttle)이 완전히 개방되어, 몇 millitorr 정도의 최저 가능 수치의 기저 압력이 설정된다. 안정화 단계중에, TEOS 흐름은 안정화되며 기판은 공정 온도 부근까지 가열된다.
램프-업 층의 증착은 챔버 내부로 오존을 유입시키고 배기 속도를 감소시키기 위해 소정의 설정치로 스로틀을 폐쇄함으로써 개시된다. 도 5에 도시되어진 것과 같이, 감소된 배기 속도는 챔버내의 압력이 거의 일정한 램프-업 속도로 증가되도록 할 것이다. 상기 압력이 내정된 목표치, 이 경우에 있어서는 450 torr 로 증가되었을 때, 압력 제어 서브루틴(85)은 목표 압력 수치에서 압력을 유지시킨다. 압력이 기저 압력으로부터 목표 증착 압력까지 증대되는 동안, 오존 및 TEOS 의 증착 공정 가스가 반응하여, 램프-업 층(220)을 형성한다.
이하의 문단 Ⅳ에서 보다 상세히 기술하는 바와 같이, 시험 결과는, 램프-업 압력이 감소함에 따라 SACVD의 표면 감도가 보다 더 감소됨을 나타낸다. 그러나, 압력 목표치에 도달하는데 필요한 시간이 증가함으로 인해, 압력 램프-업 속도가 감소함에 따라 램프-업 층(220)의 두께가 증가한다.
예를 들어, 실험치에 근거하여, 압력 램프-업 속도는 5 torr/sec 또는 그 이하로 느리게 제어되어야 한다. 그러나, 상기 낮은 속도에서 램프 막 두께는 압력 목표치를 얻기 위해 요구되는 시간량으로 인해 2000Å 이상이다. 간극이 고 품질의 SACVD 층(230)대신에 램프 막(램프업 층 막)(220)에 의해 채워짐으로 인해, 상기 두께는 너무 두꺼워서 대략 0.5 미크론의 기하학적 형상에 대해 수용될 수 없다. 그러나 다른 기하학적 형상에서, 상기 두꺼운 램프 막의 두께가 허용될 수 있을 것이다.
도 5는 느린 램프-업 속도를 이용하여 표면 감도를 감소시키고 상기 램프-업층(220)의 두께를 또한 감소시키는(도 4 및 도 6에 순서도에 나타나 있으며, 도 4의 A 및 B 단계는 도 6에 설정되어 있는) 대안의 공정을 나타내고 있다. 안정화 단계는 동일하다. 그러나, 압력의 램프-업 중에, 소정의 두께에서 램프 막(220)의 증착을 정지시키기 위해 램프-업 완료 이전에 오존 흐름이 정지된다(단계 A). 목표 증착 압력에 도달할 때까지 압력은 계속 상승된다. 얇은 램프 막(220)상에 고품질의 SACVD 실리콘 산화물 층(230)을 형성하기 위해, 오존의 유동이 재시작되어(단계B) 증착 압력에서 TEOS 와 반응한다.
예를 들어, 압력이 일정하게 증가하는 동안, 약 5torr/sec에서 램프 속도가 유지되며 TEOS/O3 공정 가스는 챔버 내의 압력이 약 100 torr에 달할 때까지 반응된다. 이 때, 상기 램프-업 층(220)의 형성을 정지시키기 위해 O3 흐름이 중단되며 램프 속도는 목표 증착 압력을 달성하기 위해 증가된다. 목표 증착 압력이 얻어졌을 때, O3 흐름이 재시작되고 SACVD 층(230)이 증착된다.
Ⅳ. 실시예, 시험 결과, 및 측정치
실험 # 1: 램프-업 속도의 변동에 따른 압력 램프-업 평가
표 1에 기재된 것은 상기 램프-업 속도에 대한 변화를 제외하고 본 평가에서 증착된 모든 SACVD USG 막에 공통된다. 기저 압력으로부터 증착 압력에 이르기까지 30 torr/sec (스로틀이 완전히 폐쇄된 경우), 15 torr/sec, 10 torr/sec, 및 5 torr/sec의 압력 램프 속도가 평가된다.
압력 램프-업 막의 결과 및 이에 대한 고찰
압력이 450 torr에 이르자마자 상기 방법을 정지시킴으로써, 압력이 증가되는 동안 증착되는 막을 평가한다. 압력이 증착 압력에 이르는 시간은 평가된 다양한 램프-업 속도에 대한 몇번의 시도에서 일치된다. 상기 막은 실리콘 및 1 KÅPE TEOS 기판위에 증착된다. 모든 웨이퍼는 어플라이드 머티어리얼스사의 산타 클라라 실험실에서 시스템 4476 의 유니버셜(Universal) 챔버(B)내에서 처리된다. 상기 챔버는 150 mm 포켓을 갖는 TISABB 박판 서셉터, 100SX 블로커, 양극화된 면판, 및 표준 펌핑 판 등의 하드웨어로 이루어지진다. 오존은 아스텍스(Astex) 오존발생기에 의해 발생되고 오존 농도는 IN USA 모니터로 측정된다. 상기 두 개의 기판상의 증착 두께는 표 2에 나타나 있다. 상기 데이터는 도 7에 그래프로 도시되어 있다.
표 2
압력 램프 속도(Torr/sec) 기저 압력으로부터 증착 압력까지의 램프 시간(sec) 실리콘상의 두께(Å) PE TEOS 기판상의 두께(Å) 실리콘 대 PE TEOS 기판상의 두께 재생율(%)
30 17 1250 250 20
15 26 1605 600 37
10 38 2103 1074 51
5 76 3216 2202 68
PE TEOS 기판에 대한 SACVD USG 막의 표면 감도를 제거하는 상기 중간 막의 효과는 실온에서 100 : 1의 HF 용액내에서 열적으로 성장한 스팀 산화물에 대한 막의 습식 에칭 속도 비를 비교하여 정량화되었다.
증착 단계의 지속시간은 모든 압력 램프-업 속도에 대해 267 초로 설정된다. 중간 "램프-업" 막을 갖는 상기 SACVD USG 막은 실리콘 및 PE TEOS 기판상에 증착된다. 표 3은 서로 상이한 램프-업 속도에서 실리콘 및 PE TEOS 기판상의 SACVD USG 의 습식 에칭 속도 비를 비교한 것이다. 상기 데이터는 도 8에 그래프로 도시되어 있다.
표 3
압력 램프-업 속도(torr/sec) 실리콘 상의 압력 램프-업에서의 WERR SA 막 1KÅPE TEOS상의 압력 램프-업에서의 WERR SA 막
30 6.49 25.84
15 6.40 19.23
10 6.43 10.7
5 6.46 7.12
식각제 용액 : 실온에서 100 : 1의 HF, 12분간 침지
5 torr/sec의 램프-업 속도의 막을 제외하고 모든 SACVD USG 막은 에칭 단계 이후에 불투명하게 나타난다. 산성(acid)에서 에칭된 이후에 SACVD USG 막에서의 불투명은 표면 감도가 존재하고 제거되지 않음을 나타낸다. 표면 감도가 존재할 때, SCAVD USG 막의 품질은 상당한 다공성을 가지고 있으며, 산성 용액에서 에칭될 때 높은 습식 에칭 속도를 초래한다.
5T/sec 의 매우 느린 램프 속도가 PE TEOS 막에 대한 SACVD USG 의 표면 감도를 제거한다고 하더라도, 이러한 중간층의 두께는 대략 2200Å으로 비교적 두껍다. 이러한 막이 증착되면, ≤0.45 ㎛ 간격에 대한 전체 간극은 SACVD USG 가 아닌 중간층으로 채워질 것이다.
상기 평가에서, 압력 램프업 속도는 조사된 유일한 변수이다. 실험 # 1로부터의 결과는 매우 느린 램프 속도가 표면 감도를 제거할 수 있다는 것이므로, 실험 # 2는 다른 공정 변수의 변경에 따른 영향을 조사하기 위해 행해진다. O3 흐름 및 농도가 이상적으로 고정되어 있으므로, 평가된 변수는 TEOS 흐름이다. SACVD USG 방법내의 TEOS 흐름은 325 mgm이다. 실험 # 2는 보다 낮은 TEOS 흐름을 사용하여 조사하기 위해 진행된다. 1.5 g LFM의 가장 낮은 제어가능한 흐름은 대략 100 mgm 이다.
결론
장벽 기판 재료에 대한 SACVD USG 표면 감도는, 기저 압력으로부터 증착압력까지 서서히 증가시키는 동시에 O3 및 TEOS를 반응시킴으로서 최소화될 수 있다. 그 램프 속도는 적어도 5 torr/sec 의 저속으로 제어되어야 한다.
실험 # 2: RS-1 실험 계획(Design of Experiments; DOE)을 이용한 압력 램프-업 평가
완전 계승(full factorial) 실험 계획(DOE)은 방벽 기판 재료에 대한 SACVD USG 막의 표면감도를 제거하기 위한 램프-업 막의 최적화를 보다 더 조사하기 위해 개발되었다. 램프-업 압력 범위는 기저압에서 450 torr까지의 증착압으로 유지된다.
모든 웨이퍼는 산타 클라라 응용실험실내의 시스템 4322상의 유니버샬 챔버 A에서 처리된다. 모든 필름은 200 mm 웨이퍼상에 증착된다. 이러한 챔버는 다음과 같은 하드웨어를 구비한다: 즉, T1SABB 박판 서셉터, 100EH 블로커, 양극화된 면판, 플리넘 펌핑 판. 오존은 아스텍스(Astex) 오존 발생기에 의해 발생되고 오존 농도는 USA 모니터로 측정된다.
완전 계승(24) DOE는 TEOS 흐름, 헬륨 흐름, 간격, 및 압력 램프 속도등의 계수 에 대해 작동된다. 오존 흐름 및 오존 농도는 각각 5000 sccm 및 12.5 중량% 의 SACVD USG 증착 조건에서 유지된다. 오존 발생기의 최적의 성능에 대해 오존 조건의 사이클링이 바람직하지 못하기 때문에 이러한 조건들은 변경되지 않는다. DOE 에서의 중심점(centerpoint) 공정은 변화되는 각각의 변수의 높은 값과 낮은 값의 평균값이다. 총 4개의 중심점 조건은 최초 및 최종 실험치로서의 두 세트로서 실험된다. 한 웨이퍼가 각각의 실험에 대해 작동되며, 따라서 웨이퍼의 품질이 결과에 영향을 미치지 못한다는 가정이 설정되었다. 재생된 입자 웨이퍼가 상기 실험에서 사용된다.
램프-업 만의 막과 SACVD USG를 갖는 복합 램프 막은 노출된 실리콘 및 열적으로 성장한 스팀 산화물 기판 상에서 증착된다. 스팀 산화물 웨이퍼는 약 2000 Å의 두께에서 성장하며 압력 램프-업 SACVD USG 증착 이전에 먼저 측정된다. 스팀 산화물 기판은 PE TEOS 대신에 사용되는데, 이는 SACVD USG 가 PE TEOS에서 보다 스팀 산화물 상에서 더 심한 표면 감도를 갖기 때문이다. 상기 실험의 목적은 모든 기판에 적용가능한 범용적인 표면 감도 제거 방법을 제공하는 것이다. 막의 두께 및 습식 에칭 속도는 양 기판상에서 독립형의 램프 막과 복합 램프 및 SACVD USG 막 모두에 대해 측정된다. 모든 웨이퍼는, SACVD USG 막에 대해서는 12분간 실온 상태에서 그리고 램프 막에 대해서는 30초 내지 2분 동안 실온상태에서 100 : 1 의 HF 용액에서 열적 성장 스팀 산화물 기준대상과 함께 에칭된다. DOE 내에서 변화되는 변수 및 응답 변수에 대한 개요가 표 4에 도시되어 있다.
표 4. DOE 변수 및 응답 계수의 개요
DOE 변수 고 (High) 저(Low) 중심(Center)
1. 헬륨 흐름(sccm) 4000 1000 2500
2. 간격 600 180 390
3. TEOS 흐름(mgm) 600 150 375
4. 압력 램프 속도 (Torr/sec) 30(스로틀 완전폐쇄) 5 18
노출된 실리콘 기판상에서의 측정된 응답 열적 성장 스팀 산화물 기판상에서의 측정된 응답
1. 램프 막의 두께 1. 램프 막의 두께
2. 램프 막+ SACVD USG 의 두께 2. 램프 막+ SACVD USG 의 두께
3. 램프 막의 습식 에칭 속도 3. 램프 막의 습식 에칭 속도
4. 램프 막+ SACVD USG 의 습식 에칭 속도 4. 램프 막+ SACVD USG 의 습식 에칭 속도
이러한 변수들은 SACVD USG 증착에 앞서서 "램프-업" 단계 내에 통합된다. SACVD USG 오존 흐름 및 농도 증착 조건은 전술한 수치에서 유지된다. 상기 증착법의 최초 5 단계는 표 5에 나타나 있다. 변화되어진 수치는 변수 "X"로 나타낸다. 실제적인 DOE 구성은 표 6에 나타나 있다.
표 5. 압력 램프-업 DOE를 위한 부분 증착법
단계수, 명칭 1. 안정화 2. TEOS 개시 3.TEOS안정화 4. 램프-업 5.SACVD USG 증착
챔버 선택 모두 모두 모두 모두 모두
단계 종료 제어 시간 시간 시간 압력〉445 Torr 시간
압력 스로틀 완전개방 스로틀 완전개방 스로틀 완전개방 서어보 450 Torr 서어보 450 Torr
압력 램프속도 X Torr/sec
HF RF 전력 0W 0W 0W 0W 0W
LF RF 전력 0W 0W 0W 0W 0W
SUSC. 온도 415℃ 415℃ 415℃ 400℃ 400℃
서셉터 간격 600 mils 600 mils 600 mils X mils 250 mils
가스 명칭&흐름 O2 3000 02 3000 02 3000 02 5000 02 5000
He(PLIS)4000 He(PLIS)1000 He(PLIS)4000 He(PLIS)XXXX He(PLIS)4000
TEOS 4000mgm TEOS 325 mgm TEOS XXX mgm TEOS 325mgm
표 6. 압력 램프-업 DOE 구성
실험 # 1. 헬륨 흐름 2. 간격 3. TEOS 흐름 4. 램프 속도
1 2500 390 375 18
2 1000 600 600 5
3 1000 180 150 30
4 2500 390 375 18
5 4000 600 150 30
6 1000 600 150 5
7 1000 600 600 30
8 1000 180 600 5
9 4000 180 150 5
10 4000 600 150 5
11 1000 180 150 5
12 4000 180 600 5
13 4000 180 150 30
14 4000 600 600 5
15 2500 390 375 18
16 1000 600 150 30
17 4000 180 600 30
18 4000 600 600 30
19 1000 180 600 30
20 2500 390 375 18
압력 램프-업 DOE에 대한 결과 및 그에 대한 고찰
각 응답 계수의 효과를 감소시키기 위한 각 변수의 영향을 표 7의 하단에 기술하였다.
표 7. DOE 내의 응답에 미치는 계수의 효과
응답 공정 변수의 영향 공정 변수에 영향 없음
노출된 실리콘상의 램프 두께 TEOS〉램프〉간격 〉〉헬륨
노출된 실리콘상의 램프+SACVD USG 복합 두께 TEOS 〉간격〉램프 〉〉헬륨
스팀 산화물상의 램프 두께 TEOS 〉 램프 〉간격 헬륨
스팀 산화물상의 램프+SACVD USG 복합 두께 TEOS 〉 램프 〉간격 헬륨
노출된 실리콘 상의 WERR 램프 TEOS 〉〉 헬륨 〉간격 램프 속도
노출된 실리콘상의WERR 램프+SACVD USG 간격 〉램프〉TEOS 〉헬륨
스팀 산화물상의 WERR 램프 TEOS 〉〉 간격 〉 램프 헬륨
스팀 산화물상의 WERR램프+ SACVD USG 간격 〉〉 TEOS 〉램프 헬륨
WERR = 실온에서 100 : 1의 HF 용액내의 열적 성장 스팀 산화물을 기준으로 한 습식 에칭 속도 비
열적 성장 스팀 산화물 장벽상의 복합 램프 및 SACVD USG 막의 습식 에칭 속도 비는, 압력 램프-업 조건이 SACVD USG 표면 감도를 성공적으로 제거하거나 적어도 최소화하였는지를 결정하기 위한 주요 판단 응답으로 사용된다. 참고로, 100 : 1 HF 내의 BKM SACVD USG 수단의 습식 에칭 속도 비는 ≤6.5이다. 스팀 산화물 기판상의 복합 램프 및 SACVD USG 막이 완전히 에칭되지 않는 두가지 조건은 가장 좁은 간격(180 mils)에 대하여, 가장 높은 TEOS 흐름(600 mils) 및, 가장 느린 램프-업 속도(5 torr/sec)이다. 열적 성장 스팀 산화물에 대한 습식 에칭 결과는 헬륨 흐름에 무관한 것으로 보인다. 그러나, 노출된 실리콘 상에서, 습식 에칭 속도 비는 가장 높은 헬륨 흐름(4000 sccm) 조건과 전술한 조건들에서 약간 높다(6.7 VS 7.9). 그러나, 상기 조건은 4000Å의 가장 두꺼운 램프막을 초래한다. 간극이 SACDV USG 이외의 산화물로 채워질 것이므로, 0.5 ㎛ 이하의 형상에 대해 상기 두께는 너무 크다. 그러나, 이 실험은 실험 # 1에 의한 상기 결과를 확인한다. 램프 속도가 느려지고 최종적인 막의 증착이 두꺼워질 수록, 장벽층 재료에 대한 SACVD USG 의 표면 감도는 보다 더 감소된다.
RS-1 통계 소프트웨어의 모델 예상에 기초한 최적의 조건 및 최종적인 응답 수치는 표 8에 요약되어 있다.
표 8. 압력 램프 공정에 대한 RS-1 모델 예상
최적 조건 :
He= 2718 sccm 간격 =180 mils TEOS =422 mgm 램프 속도 =5 torr/sec
모델 예상 및 모델링 품질 : 응답 모델 예상 R2
노출된 실리콘상의 램프막 두께 2654 Å 0.9905
노출된 실리콘상의 램프막 및SACVD ESG의 두께 11224Å 0.9838
스팀 산화물상의 램프막 두께 1316Å 0.9823
스팀 산화물상의 램프막 및 SACVD USG 의 두께 9031Å 0.9239
노출된 실리콘상의 WERR 램프 막 9.0 0.7308
노출된 실리콘상의 WERR 램프막및 SACVD USG 6.9 0.7695
스팀 산화물상의 WERR 램프막 10 0.8172
스팀 산화물상의 WERR 램프막 및 SACVD USG 11.9 0.5278
R2 는 각각의 응답 계수에 대한 모델의 정확성을 나타낸다.
RS-1 실험 계획(DOE)의 결과는 실험 # 1 의 결과를 확인시킨다. SACVD USG의 표면 감도는 느린 램프 속도를 이용해 최소화될 수 있다.
본 발명은 바람직한 실시예 및 특정 실시예를 참조하여 기술되어졌다. 목표 증착 압력이 실시예에서는 450 torr 였지만, 막의 소정의 특성에 따라 다른 목표 증착 압력이 이용될 수 있다. 유사하게, 모든 방법의 계수는 당업계에 공지되어진 것과 같이 다른 챔버 또는 다른 기판 특성을 보상하기 위해 변경될 수 있다. 특정 시스템 제어기 및 공정 제어 소프트웨어가 상세히 기술되어져 있으나, 또 다른 변형예가 있을 수 있다. 또한, 바람직한 실시예에서 시스템 제어기에 의해 실행된 컴퓨터 코드는 하드 디스크 드라이브 내의 자기 매체내에 저장된다. 상기 코드는 CD ROM 또는 다른 형태의 ROM 또는 컴퓨터 코드를 저장할 수 있는 다른 매체내에 저장될 수 있다. 더욱이, 바람직한 실시예에서 기억장치 매체가 컴퓨터 부근에 있다 하더라도, 저장 매체는 원격에 있을 수 있으며 광섬유, 전화선, 또는 인터넷을 통해 컴퓨터에 결합될 수 있다. 본 기술 분야의 숙련된 당업자들은 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역을 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명으로 인해 집적 회로 제조에 이용되는 실리콘 산화물 막을 증착하는 SACVD 의 표면 감도를 감소시킬 수 있다.
도 1(a) 및 도 1(b)는 본 발명에 따른 화학 증착 장치의 실시예를 도시한 수직 횡단면도.
도 1(c) 및 도 1(d)는 도 1(a)에 도시되어진 CVD 챔버의 부품을 도시한 분해도.
도 1(e)는 하나 이상의 챔버를 포함하는 다중챔버 시스템에서 모니터와 CVD 시스템(10)을 도시한 단순 개략도.
도 1(f)는 특정 실시예에 따른 시스템 제어 소프트웨어, 컴퓨터 프로그램(70)의 제어 구조를 단계별로 도시한 블록선도.
도 2는 본 발명의 방법에 따라 제조된 반도체 장치를 개략적으로 도시한 횡단면도.
도 3은 본 발명의 특정 실시예에 따라 형성된 막의 횡단면도.
도 4는 본 발명 방법의 일 실시예에 따라 막을 형성할 때의 단계를 도시한 순서도.
도 5는 바람직한 실시예의 공정중에 시간 대 압력의 함수를나타낸 그래프. 도 6은 본 발명의 또 다른 바람직한 실시예에서 이용되는 도 4의 흐름도에 부가되는 단계를 도시한 순서도.
도 7은 다양한 램프압에 대한 램프층의 두께와 PE TEOS 기판상에 증착된 층에 노출된 실리콘상에 증착된 층의 두께의 비를 도시한 그래프.
도 8은 습식 에칭 속도를 도시한 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 반응로 15 : 처리 챔버
17 : 플리넘 24 : 진공 차단 밸브
34 : 시스템 제어기 38 : 메모리
44 : RF 전력 공급원 50a: CRT 모니터
50b: 라이트펜 100 : 집적 회로
103 : NMOS 트랜지스터 106 : PMOS 트랜지스터
112 : 소오스 영역 115 : 게이트 영역
118 : 드레인 영역 124 : 접촉부

Claims (18)

  1. 진공 챔버내에서 대기압 이하의 화학 증착법(SACVD)에 의해 기판의 주 표면위에 증착된 제 2 실리콘 산화물층의 표면 감도를 감소시키기 위한 방법으로서:
    상기 진공 챔버 내부로 상기 기판을 도입하는 단계와;
    상기 진공 챔버내에 낮은 기저 압력을 발생시키는 단계와;
    상기 챔버 내부로 TEOS 및 O3를 포함하는 공정 가스 혼합물을 유입시키는 단계와;
    상기 낮은 기저 압력으로부터 대기압 이하의 목표 증착 압력까지 실질적으로 일정한 속도로 압력을 증가시키는 단계와;
    압력이 증가되는 동안, 상기 제 1 공정 가스 혼합물의 TEOS 및 O3 를 반응시키기 위한 열 에너지를 공급하여 상기 기판상에 램프 층을 형성하는 단계와;
    상기 챔버내의 압력이 증가되기 시작한 이후에 예정된 시간에서 챔버 내부로의 O3 흐름을 중단시키는 단계와;
    상기 챔버 내의 압력이 목표 증착 압력과 동일해졌을 때 상기 목표 증착 압력을 유지하는 단계와;
    상기 목표 증착 압력이 얻어졌을 때 O3 흐름을 재시작시키는 단계; 및
    압력이 상기 목표 증착 압력과 동일할 때 상기 공정 가스 혼합물을 반응시키기 위한 열 에너지를 공급하여 상기 램프층위에 SACVD 층을 형성하는 단계를 포함하는 실리콘 산화물층의 표면 감도를 감소시키기 위한 방법.
  2. 제 1항에 있어서, 상기 O3 흐름의 중단 단계는 상기 챔버내의 압력이 약 100 torr일 때 O3 흐름을 중단시키는 단계를 더 포함하는 실리콘 산화물층의 표면 감도를 감소시키기 위한 방법.
  3. 제 1 항에 있어서, 상기 기판 도입 단계는 스팀 실리콘 산화물의 주 표면을 갖도록 상기 기판을 선택하는 단계를 더 포함하는 실리콘 산화물층의 표면 감도를 감소시키기 위한 방법.
  4. 제 1 항에 있어서, 상기 기판 도입 단계는 플라즈마 강화 CVD 실리콘 산화물의 주 표면을 갖도록 상기 기판을 선택하는 단계를 더 포함하는 실리콘 산화물층의 표면 감도를 감소시키기 위한 방법.
  5. 제 1 항에 있어서, 상기 기판 도입 단계는 금속의 주 표면을 갖도록 상기 기판을 선택하는 단계를 더 포함하는 실리콘 산화물층의 표면 감도를 감소시키기 위한 방법.
  6. 제 1 항에 있어서, 상기 목표 압력 유지 단계는 상기 목표 압력을 약 450 torr에서 유지시키는 단계를 더 포함하는 실리콘 산화물층의 표면 감도를 감소시키기 위한 방법.
  7. 제 1 항에 있어서, 상기 챔버 내부로 공정 가스를 유입하는 단계는 표면 감도를 감소시키기 위해 TEOS의 흐름 속도를 변화시키는 단계를 더 포함하는 실리콘 산화물층의 표면 감도를 감소시키기 위한 방법.
  8. 기판의 주 표면상에 박막을 증착하기 위한 기판 처리 장치로서,
    진공 챔버와;
    상기 기판을 가열시키기 위한 열 에너지를 공급하는 기판 가열 시스템과;
    상기 진공 챔버로 공정 가스를 전달하기 위한 가스 공급 시스템과;
    상기 진공 챔버내의 압력을 감소시키기 위한 진공 시스템과;
    상기 가스 공급 시스템, 상기 기판 가열 시스템, 및 상기 진공 시스템을 제어하기 위한 컴퓨터를 포함하는 시스템 제어기와; 그리고
    상기 기판 처리 장치의 작동을 지시하기 위해 물리적으로 구현된 컴퓨터 판독 프로그램 코드를 갖는 컴퓨터-사용가능 매체를 포함하는 상기 제어기에 연결된 메모리를 포함하며,
    상기 컴퓨터 판독 프로그램 코드는:
    상기 가스 공급 시스템이 TEOS 및 O3을 포함하는 공정 가스 혼합물을 상기 챔버 내부로 유입시키도록 하고 상기 진공 시스템이 상기 챔버내의 압력을 낮은 기저 압력으로 감소시키도록 하는 컴퓨터 판독 프로그램 코드와;
    상기 기판의 주 표면위로 램프 실리콘 산화물층을 증착하기 위해, 상기 진공 시스템이 상기 낮은 기저 압력으로부터 대기압이하의 목표 증착 압력까지 실질적으로 일정한 램프-업 속도로 챔버내의 압력을 증가시키도록 하고 상기 기판 가열 시스템이 공정 혼합물내의 TEOS 및 O3 를 반응시키기 위한 열 에너지를 공급하도록 하는 컴퓨터 판독 프로그램 코드와;
    상기 대기압 이하의 목표 증착 압력에 도달하기 이전에 상기 램프 실리콘 산화물층의 증착을 중지시키기 위해, 압력이 증가되기 시작한 후 예정된 시간에 상기 가스 공급 시스템이 O3 흐름을 중단시키도록 하는 컴퓨터 판독 프로그램 코드; 및
    목표 압력에 도달했을 때 상기 진공 시스템이 목표 증착 압력에서 상기 챔버 내의 압력을 유지시키도록 하고, 상기 목표 증착 압력에 도달하였을 때 상기 가스 공급 시스템이 O3 흐름을 재시작시키도록 하고, 상기 램프 실리콘 산화물 층위로 SACVD 층을 형성하기 위해 상기 압력이 목표 증착 압력과 동일할 때 상기 공정 혼합물내의 TEOS 및 O3 가 반응하도록 상기 기판 가열 시스템이 열 에너지를 공급하게 하는 컴퓨터 판독 프로그램 코드를 포함하는 기판 처리 장치.
  9. 제 8항에 있어서, 상기 가스 공급 시스템이 O3 흐름을 중단시키도록 하는 상기 컴퓨터 판독 프로그램 코드는
    상기 챔버내의 압력이 약 100 torr일 때 상기 가스 공급 시스템이 O3의 흐름을 중단시키도록 하는 컴퓨터 판독 프로그램 코드를 더 포함하는 기판 처리 장치.
  10. 진공 챔버내에서 대기압 이하의 화학 증착법(SACVD)에 의해 기판의 주 표면위에 증착된 제 2 실리콘 산화물층의 표면 감도를 감소시키기 위한 방법으로서:
    상기 진공 챔버 내부로 상기 기판을 도입하는 단계와;
    상기 진공 챔버내에 낮은 기저 압력을 발생시키는 단계와;
    상기 챔버 내부로 TEOS 및 O3를 포함하는 공정 가스 혼합물을 유입시키는 단계와;
    상기 낮은 기저 압력으로부터 대기압 이하의 목표 증착 압력까지 실질적으로 일정한 속도로 압력을 증가시키는 단계와;
    상기 기판상에 램프 층을 형성하기 위해, 압력을 높이면서 상기 제 1 공정 가스 혼합물의 TEOS 및 O3 를 반응시키기 위한 열 에너지를 공급하는 단계와;
    상기 챔버 내의 압력이 목표 증착 압력과 동일해졌을 때 상기 목표 증착 압력을 유지하는 단계와; 그리고
    압력이 상기 목표 증착 압력과 동일할 때 상기 공정 가스 혼합물을 반응시키기 위한 열 에너지를 공급하여 상기 램프층위에 SACVD 층을 형성하는 단계를 포함하는 실리콘 산화물층의 표면 감도를 감소시키기 위한 방법.
  11. 제 10 항에 있어서, 상기 기판 도입 단계는 스팀 실리콘 산화물의 주 표면을 갖도록 상기 기판을 선택하는 단계를 더 포함하는 실리콘 산화물층의 표면 감도를 감소시키기 위한 방법.
  12. 제 10 항에 있어서, 상기 기판 도입 단계는 플라즈마 강화 CVD 실리콘 산화물의 주 표면을 갖도록 상기 기판을 선택하는 단계를 더 포함하는 실리콘 산화물층의 표면 감도를 감소시키기 위한 방법.
  13. 제 10 항에 있어서, 상기 기판 도입 단계는 금속의 주 표면을 갖도록 상기 기판을 선택하는 단계를 더 포함하는 실리콘 산화물층의 표면 감도를 감소시키기 위한 방법.
  14. 제 10 항에 있어서, 상기 목표 압력 유지 단계는 상기 목표 압력을 약 450 torr에서 유지시키는 단계를 더 포함하는 실리콘 산화물층의 표면 감도를 감소시키기 위한 방법.
  15. 제 10 항에 있어서, 상기 챔버 내부로 공정 가스를 유입하는 단계는 표면 감도를 감소시키기 위해 TEOS의 흐름 속도를 변화시키는 단계를 더 포함하는 실리콘 산화물층의 표면 감도를 감소시키기 위한 방법.
  16. 기판의 주 표면상에 박막을 증착하기 위한 기판 처리 장치로서,
    진공 챔버와;
    상기 기판을 가열하기 위한 열 에너지를 공급하는 기판 가열 시스템과;
    상기 진공 챔버로 공정 가스를 전달하기 위한 가스 공급 시스템과;
    상기 진공 챔버내의 압력을 감소시키기 위한 진공 시스템과;
    상기 가스 공급 시스템, 상기 기판 가열 시스템, 및 상기 진공 시스템을 제어하기 위한 컴퓨터를 포함하는 시스템 제어기와; 그리고
    상기 기판 처리 장치의 작동을 지시하기 위해 물리적으로 구현된 컴퓨터 판독 프로그램 코드를 갖는 컴퓨터-사용가능 매체를 포함하는 상기 제어기에 연결된 메모리를 포함하며,
    상기 컴퓨터 판독 프로그램 코드는:
    상기 가스 공급 시스템이 TEOS 및 O3을 포함하는 공정 가스 혼합물을 상기 챔버 내부로 유입시키도록 하고 상기 진공 시스템이 상기 챔버내의 압력을 낮은 기저 압력으로 감소시키도록 하는 컴퓨터 판독 프로그램 코드와;
    상기 기판의 주 표면위로 램프 실리콘 산화물층을 증착하기 위해, 상기 진공 시스템이 상기 낮은 기저 압력으로부터 대기압이하의 목표 증착 압력까지 실질적으로 일정한 램프-업 속도로 챔버내의 압력을 증가시키도록 하고 상기 기판 가열 시스템이 공정 혼합물내의 TEOS 및 O3 를 반응시키기 위한 열 에너지를 공급하도록 하는 컴퓨터 판독 프로그램 코드와; 그리고
    목표 압력에 도달했을 때 상기 진공 시스템이 목표 증착 압력에서 상기 챔버 내의 압력을 유지시키도록 하고, 상기 램프 실리콘 산화물 층위로 SACVD 층을 형성하기 위해 상기 압력이 목표 증착 압력과 동일할 때 상기 공정 혼합물내의 TEOS 및 O3 가 반응하도록 상기 기판 가열 시스템이 열 에너지를 공급하게 하는 컴퓨터 판독 프로그램 코드를 포함하는 기판 처리 장치.
  17. 제 16항에 있어서, 상기 진공 시스템은 챔버가 배기될 때의 속도를 제어하기 위한 스로틀 밸브를 포함하며, 상기 진공 시스템이 상기 챔버 내의 압력을 낮은 기저 압력으로 감소시키도록 하는 상기 컴퓨터 판독 프로그램 코드는 상기 챔버가 최대 속도로 배기되도록 상기 스로틀 밸브를 설정하는 컴퓨터 판독 프로그램 코드를 포함하는 기판 처리 장치.
  18. 제 16항에 있어서, 상기 가스 공급 시스템이 공정 가스를 상기 진공 챔버 내부로 유입시키도록 하는 상기 컴퓨터 판독 프로그램 코드는 표면 감도를 감소시키기 위해 TEOS 흐름을 변화시키기 위한 컴퓨터 판독 프로그램 코드를 포함하는 기판 처리 장치.
KR10-1998-0015752A 1997-05-05 1998-05-01 테트라에틸오르토실란및오존실리콘산화물의표면감도감소방법및장치 KR100518156B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/851,830 1997-05-05
US8/851,830 1997-05-05
US08/851,830 US6149974A (en) 1997-05-05 1997-05-05 Method for elimination of TEOS/ozone silicon oxide surface sensitivity

Publications (2)

Publication Number Publication Date
KR19980086699A KR19980086699A (ko) 1998-12-05
KR100518156B1 true KR100518156B1 (ko) 2005-11-25

Family

ID=25311797

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0015752A KR100518156B1 (ko) 1997-05-05 1998-05-01 테트라에틸오르토실란및오존실리콘산화물의표면감도감소방법및장치

Country Status (5)

Country Link
US (2) US6149974A (ko)
JP (1) JP4230561B2 (ko)
KR (1) KR100518156B1 (ko)
SG (1) SG71777A1 (ko)
TW (1) TW385504B (ko)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6869487B1 (en) * 1997-05-09 2005-03-22 Semitool, Inc. Process and apparatus for treating a workpiece such as a semiconductor wafer
JP3911902B2 (ja) * 1999-04-16 2007-05-09 東京エレクトロン株式会社 処理装置及び金属部品の表面処理方法
JP4505915B2 (ja) * 2000-01-13 2010-07-21 東京エレクトロン株式会社 成膜方法
IL153321A0 (en) * 2000-06-09 2003-07-06 Univ Leland Stanford Junior Methods and devices for manipulating the thermoregulatory status of a mammal
US7148153B2 (en) * 2000-06-20 2006-12-12 Agere Systems Inc. Process for oxide fabrication using oxidation steps below and above a threshold temperature
US6802906B2 (en) * 2000-07-21 2004-10-12 Applied Materials, Inc. Emissivity-change-free pumping plate kit in a single wafer chamber
US6582522B2 (en) * 2000-07-21 2003-06-24 Applied Materials, Inc. Emissivity-change-free pumping plate kit in a single wafer chamber
US6503851B2 (en) 2000-08-31 2003-01-07 Micron Technology, Inc. Use of linear injectors to deposit uniform selective ozone TEOS oxide film by pulsing reactants on and off
US6368986B1 (en) * 2000-08-31 2002-04-09 Micron Technology, Inc. Use of selective ozone TEOS oxide to create variable thickness layers and spacers
US6524867B2 (en) * 2000-12-28 2003-02-25 Micron Technology, Inc. Method for forming platinum-rhodium stack as an oxygen barrier
US6746591B2 (en) 2001-10-16 2004-06-08 Applied Materials Inc. ECP gap fill by modulating the voltate on the seed layer to increase copper concentration inside feature
JP3985899B2 (ja) * 2002-03-28 2007-10-03 株式会社日立国際電気 基板処理装置
JP4154471B2 (ja) * 2002-11-15 2008-09-24 富士通株式会社 半導体装置の製造方法
US20050136684A1 (en) * 2003-12-23 2005-06-23 Applied Materials, Inc. Gap-fill techniques
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7390746B2 (en) * 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US8123968B2 (en) 2005-08-25 2012-02-28 Round Rock Research, Llc Multiple deposition for integration of spacers in pitch multiplication process
KR20070070867A (ko) * 2005-12-29 2007-07-04 동부일렉트로닉스 주식회사 화학기상증착 방법
US7371695B2 (en) * 2006-01-04 2008-05-13 Promos Technologies Pte. Ltd. Use of TEOS oxides in integrated circuit fabrication processes
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
KR20100039847A (ko) * 2007-06-15 2010-04-16 어플라이드 머티어리얼스, 인코포레이티드 기판 갭내에 희생 산화물 라이너를 형성시키기 위한 산소 ｓａｃｖｄ
US20090325391A1 (en) * 2008-06-30 2009-12-31 Asm International Nv Ozone and teos process for silicon oxide deposition
US8404583B2 (en) * 2010-03-12 2013-03-26 Applied Materials, Inc. Conformality of oxide layers along sidewalls of deep vias
JP5774532B2 (ja) * 2012-03-28 2015-09-09 東京エレクトロン株式会社 連続処理システム、連続処理方法、及び、プログラム
US8956704B2 (en) 2012-05-21 2015-02-17 Novellus Systems, Inc. Methods for modulating step coverage during conformal film deposition
JP6017396B2 (ja) * 2012-12-18 2016-11-02 東京エレクトロン株式会社 薄膜形成方法および薄膜形成装置
US9728450B2 (en) 2015-06-25 2017-08-08 International Business Machines Corporation Insulating a via in a semiconductor substrate
US10192775B2 (en) 2016-03-17 2019-01-29 Applied Materials, Inc. Methods for gapfill in high aspect ratio structures
US11133178B2 (en) 2019-09-20 2021-09-28 Applied Materials, Inc. Seamless gapfill with dielectric ALD films
US11101128B1 (en) * 2020-03-12 2021-08-24 Applied Materials, Inc. Methods for gapfill in substrates

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0677150A (ja) * 1992-06-10 1994-03-18 Applied Materials Inc 表面感受性を低減したオゾン／ｔｅｏｓ酸化シリコン膜の堆積方法
JPH0878406A (ja) * 1994-09-08 1996-03-22 Sony Corp 酸化膜の成膜方法
US5593741A (en) * 1992-11-30 1997-01-14 Nec Corporation Method and apparatus for forming silicon oxide film by chemical vapor deposition
JPH0964031A (ja) * 1995-08-25 1997-03-07 Fujitsu Ltd 半導体装置の製造方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4260647A (en) * 1979-06-13 1981-04-07 Rca Corporation Method of depositing an abrasive layer
US4835114A (en) * 1986-02-19 1989-05-30 Hitachi, Ltd. Method for LPCVD of semiconductors using oil free vacuum pumps
JP2588388B2 (ja) * 1986-08-08 1997-03-05 株式会社 半導体エネルギー研究所 被膜作製方法
US5000113A (en) * 1986-12-19 1991-03-19 Applied Materials, Inc. Thermal CVD/PECVD reactor and use for thermal chemical vapor deposition of silicon dioxide and in-situ multi-step planarized process
US4892753A (en) * 1986-12-19 1990-01-09 Applied Materials, Inc. Process for PECVD of silicon oxide using TEOS decomposition
US5158644A (en) * 1986-12-19 1992-10-27 Applied Materials, Inc. Reactor chamber self-cleaning process
US4872947A (en) * 1986-12-19 1989-10-10 Applied Materials, Inc. CVD of silicon oxide using TEOS decomposition and in-situ planarization process
US5182231A (en) * 1988-04-07 1993-01-26 Hitachi, Ltd. Method for modifying wiring of semiconductor device
GB2219434A (en) * 1988-06-06 1989-12-06 Philips Nv A method of forming a contact in a semiconductor device
DE69024578T2 (de) 1989-09-28 1996-09-19 Applied Materials Inc Integrierte Schaltungsstruktur mit einer zusammengesetzten Borphosphorsilikatglasschicht auf einer Halbleiterscheibe und verbesserte Herstellungsmethode dafür
US5098865A (en) * 1989-11-02 1992-03-24 Machado Jose R High step coverage silicon oxide thin films
FR2660440B1 (fr) * 1990-04-03 1992-10-16 Commissariat Energie Atomique Composant optique integre protege contre l'environnement et son procede de fabrication.
US5120680A (en) * 1990-07-19 1992-06-09 At&T Bell Laboratories Method for depositing dielectric layers
JPH053258A (ja) * 1990-09-25 1993-01-08 Kawasaki Steel Corp 層間絶縁膜の形成方法
US5040046A (en) * 1990-10-09 1991-08-13 Micron Technology, Inc. Process for forming highly conformal dielectric coatings in the manufacture of integrated circuits and product produced thereby
JP2640174B2 (ja) * 1990-10-30 1997-08-13 三菱電機株式会社 半導体装置およびその製造方法
JPH04341568A (ja) * 1991-05-16 1992-11-27 Toshiba Corp 薄膜形成方法及び薄膜形成装置
US5426076A (en) * 1991-07-16 1995-06-20 Intel Corporation Dielectric deposition and cleaning process for improved gap filling and device planarization
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
JPH05235184A (ja) * 1992-02-26 1993-09-10 Nec Corp 半導体装置の多層配線構造体の製造方法
US5286518A (en) * 1992-04-30 1994-02-15 Vlsi Technology, Inc. Integrated-circuit processing with progressive intermetal-dielectric deposition
JP3688726B2 (ja) * 1992-07-17 2005-08-31 株式会社東芝 半導体装置の製造方法
EP0582724A1 (de) * 1992-08-04 1994-02-16 Siemens Aktiengesellschaft Verfahren zur lokal und global planarisierenden CVD-Abscheidung von SiO2-Schichten auf strukturierten Siliziumsubstraten
US5271972A (en) * 1992-08-17 1993-12-21 Applied Materials, Inc. Method for depositing ozone/TEOS silicon oxide films of reduced surface sensitivity
US5393708A (en) * 1992-10-08 1995-02-28 Industrial Technology Research Institute Inter-metal-dielectric planarization process
JP3190745B2 (ja) * 1992-10-27 2001-07-23 株式会社東芝 気相成長方法
US5502006A (en) * 1993-11-02 1996-03-26 Nippon Steel Corporation Method for forming electrical contacts in a semiconductor device
US6009827A (en) * 1995-12-06 2000-01-04 Applied Materials, Inc. Apparatus for creating strong interface between in-situ SACVD and PECVD silicon oxide films

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0677150A (ja) * 1992-06-10 1994-03-18 Applied Materials Inc 表面感受性を低減したオゾン／ｔｅｏｓ酸化シリコン膜の堆積方法
US5593741A (en) * 1992-11-30 1997-01-14 Nec Corporation Method and apparatus for forming silicon oxide film by chemical vapor deposition
JPH0878406A (ja) * 1994-09-08 1996-03-22 Sony Corp 酸化膜の成膜方法
JPH0964031A (ja) * 1995-08-25 1997-03-07 Fujitsu Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
SG71777A1 (en) 2000-04-18
KR19980086699A (ko) 1998-12-05
JPH10312996A (ja) 1998-11-24
US6319324B1 (en) 2001-11-20
US6149974A (en) 2000-11-21
TW385504B (en) 2000-03-21
JP4230561B2 (ja) 2009-02-25

Similar Documents

Publication Publication Date Title
KR100518156B1 (ko) 테트라에틸오르토실란및오존실리콘산화물의표면감도감소방법및장치
US6223685B1 (en) Film to tie up loose fluorine in the chamber after a clean process
US6821577B2 (en) Staggered in-situ deposition and etching of a dielectric layer for HDP CVD
US6733955B1 (en) Methods for forming self-planarized dielectric layer for shallow trench isolation
KR100562206B1 (ko) 최적의낮은유전상수hdp－cvd처리를위한처방단계의시퀀싱
EP0874391B1 (en) Process for depositing a Halogen-doped SiO2 layer
US6566278B1 (en) Method for densification of CVD carbon-doped silicon oxide films through UV irradiation
US6335288B1 (en) Gas chemistry cycling to achieve high aspect ratio gapfill with HDP-CVD
EP0892083B1 (en) Method and apparatus for seasoning a substrate processing chamber
US5862057A (en) Method and apparatus for tuning a process recipe to target dopant concentrations in a doped layer
WO1999016930A1 (en) Method and apparatus for deposition of carbon
US5858464A (en) Methods and apparatus for minimizing excess aluminum accumulation in CVD chambers
WO1999012196A1 (en) Control of semiconductor device isolation properties through incorporation of fluorine in peteos films
US6890597B2 (en) HDP-CVD uniformity control
US6911403B2 (en) Methods of reducing plasma-induced damage for advanced plasma CVD dielectrics
EP1054444A1 (en) Process for depositing a porous, low dielectric constant silicon oxide film

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120830

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20130830

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140828

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee