JPH0621214A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0621214A JPH0621214A JP4176387A JP17638792A JPH0621214A JP H0621214 A JPH0621214 A JP H0621214A JP 4176387 A JP4176387 A JP 4176387A JP 17638792 A JP17638792 A JP 17638792A JP H0621214 A JPH0621214 A JP H0621214A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- oxidation
- silicon
- film
- thermal oxidation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【構成】半導体装置の製造方法において、トレンチ素子
分離、トレンチキャパシタの形成方法に関する。トレン
チコーナーの丸め処理に関して、半導体基板１に溝を形
成し、アモルファスシリコンあるいはエピタキシャル成
長によりシリコン膜３を形成する工程でシリコン表面の
角を丸めた５後、熱酸化あるいはＮＦ3添加の熱酸化を
する工程を行なう。 【効果】アモルファスあるいはエピタキシャルシリコン
の形成で、シリコン表面の角の部分が丸められ、また酸
化による生じる寸法変換差を補うことになるので、寸法
変換差の少ない効果的な丸め処理ができ、微細化に対応
した高信頼性のデバイスが実現できる。
分離、トレンチキャパシタの形成方法に関する。トレン
チコーナーの丸め処理に関して、半導体基板１に溝を形
成し、アモルファスシリコンあるいはエピタキシャル成
長によりシリコン膜３を形成する工程でシリコン表面の
角を丸めた５後、熱酸化あるいはＮＦ3添加の熱酸化を
する工程を行なう。 【効果】アモルファスあるいはエピタキシャルシリコン
の形成で、シリコン表面の角の部分が丸められ、また酸
化による生じる寸法変換差を補うことになるので、寸法
変換差の少ない効果的な丸め処理ができ、微細化に対応
した高信頼性のデバイスが実現できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にトレンチ素子分離、トレンチキャパシタの形
成方法に関する。
関し、特にトレンチ素子分離、トレンチキャパシタの形
成方法に関する。
【０００２】
【従来の技術】シリコン集積回路における集積化の一つ
の手段として、シリコン基板に溝（トレンチ）を形成
し、このトレンチに沿ってキャパシタを形成する方法
（トレンチ・キャパシタ）、あるいはトレンチ内部に絶
縁物を充満させて素子分離領域を形成する方法（トレン
チ・アイソレーション）がある。
の手段として、シリコン基板に溝（トレンチ）を形成
し、このトレンチに沿ってキャパシタを形成する方法
（トレンチ・キャパシタ）、あるいはトレンチ内部に絶
縁物を充満させて素子分離領域を形成する方法（トレン
チ・アイソレーション）がある。
【０００３】トレンチ・キャパシタ、トレンチ・アイソ
レーションの問題点の一つとして、溝のコーナーが角張
っているとその部分に形成される酸化膜であるゲート膜
厚が薄くなるため、耐圧劣化の原因となることが挙げら
れる。
レーションの問題点の一つとして、溝のコーナーが角張
っているとその部分に形成される酸化膜であるゲート膜
厚が薄くなるため、耐圧劣化の原因となることが挙げら
れる。
【０００４】このため溝のコーナーに丸みをつけるラウ
ンド処理が必要となる。従来のラウンド処理技術は熱酸
化工程での粘性流動を利用し、熱酸化工程後、この酸化
膜を除去することでコーナーに丸みをつけるラウンド酸
化によるものであった。
ンド処理が必要となる。従来のラウンド処理技術は熱酸
化工程での粘性流動を利用し、熱酸化工程後、この酸化
膜を除去することでコーナーに丸みをつけるラウンド酸
化によるものであった。
【０００５】この方法の一例を図３（ａ）〜図３（ｄ）
に示す。
に示す。
【０００６】まず図３（ａ）に示すようにシリコン基板
１上にフォトリソグラフィによりフォトレジスト２のパ
ターンを形成する。つぎに異方性エッチングによりトレ
ンチの形成を行い、フォトレジスト２を除去する（図３
（ｂ））。この状態で１１００℃の温度で表面酸化を行
なう。この温度域の酸化ではＳｉＯ2が軟化して流動す
るため応力が緩和され形状がスムーズになる。（図３
（ｃ）） この後、酸化膜４を除去すれば凹凸部のコーナーがラウ
ンド化される。（図３（ｄ））
１上にフォトリソグラフィによりフォトレジスト２のパ
ターンを形成する。つぎに異方性エッチングによりトレ
ンチの形成を行い、フォトレジスト２を除去する（図３
（ｂ））。この状態で１１００℃の温度で表面酸化を行
なう。この温度域の酸化ではＳｉＯ2が軟化して流動す
るため応力が緩和され形状がスムーズになる。（図３
（ｃ）） この後、酸化膜４を除去すれば凹凸部のコーナーがラウ
ンド化される。（図３（ｄ））
【０００７】
【発明が解決しようとする課題】ラウンド酸化技術の問
題点は以下にある。ゲート耐圧劣化を起こさせないよう
な丸みをつけるには、ゲート膜厚の１０倍以上の酸化が
必要である。４ＭＤＲＡＭなどの０．８μｍプロセスで
はゲート膜厚は１８０Å程度である。従ってラウンド酸
化膜厚は１８００Å以上必要となる。この酸化膜はＣＤ
ロスとなって現れる。例えば、４５のシリコンに対し１
００の酸化膜が形成されるとして、１８００Åの酸化で
８１０Åのシリコンが消費される。溝分離においては、
両サイドから消費されるため１６２０Åもの変換差を生
ずる。０．８μｍプロセスではこのＣＤロスは最小ルー
ルに対し約２０％程度で許容誤差内に収まる。しかし、
６４ＭＤＲＡＭ以上のサブハーフミクロン以下のデバイ
スでは、最小ルール０．３５μｍに対し４６％となり微
細化を妨げる要因となるため、ハーフミクロン以下のデ
バイスのキャパシタ形成、素子分離技術において、ＣＤ
ロスの小さいラウンド処理技術が不可欠となる。
題点は以下にある。ゲート耐圧劣化を起こさせないよう
な丸みをつけるには、ゲート膜厚の１０倍以上の酸化が
必要である。４ＭＤＲＡＭなどの０．８μｍプロセスで
はゲート膜厚は１８０Å程度である。従ってラウンド酸
化膜厚は１８００Å以上必要となる。この酸化膜はＣＤ
ロスとなって現れる。例えば、４５のシリコンに対し１
００の酸化膜が形成されるとして、１８００Åの酸化で
８１０Åのシリコンが消費される。溝分離においては、
両サイドから消費されるため１６２０Åもの変換差を生
ずる。０．８μｍプロセスではこのＣＤロスは最小ルー
ルに対し約２０％程度で許容誤差内に収まる。しかし、
６４ＭＤＲＡＭ以上のサブハーフミクロン以下のデバイ
スでは、最小ルール０．３５μｍに対し４６％となり微
細化を妨げる要因となるため、ハーフミクロン以下のデ
バイスのキャパシタ形成、素子分離技術において、ＣＤ
ロスの小さいラウンド処理技術が不可欠となる。
【０００８】本発明は以上の問題点を解決するものでそ
の課題は、トレンチのコーナーのラウンド処理におい
て、ハーフミクロン以下のデバイスにも有効なＣＤロス
の小さな処理を採用することにより、高信頼で、歩留ま
りの向上を図り得る半導体装置の製造方法を提供すると
ころにある。
の課題は、トレンチのコーナーのラウンド処理におい
て、ハーフミクロン以下のデバイスにも有効なＣＤロス
の小さな処理を採用することにより、高信頼で、歩留ま
りの向上を図り得る半導体装置の製造方法を提供すると
ころにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板にトレンチを形成する工程と、該
トレンチ形成後の該半導体基板に、アモルファスシリコ
ンを堆積する工程と、熱酸化をする工程を少なくとも含
むことを特徴としている。
造方法は、半導体基板にトレンチを形成する工程と、該
トレンチ形成後の該半導体基板に、アモルファスシリコ
ンを堆積する工程と、熱酸化をする工程を少なくとも含
むことを特徴としている。
【００１０】また、半導体基板にトレンチを形成する工
程と、該トレンチ形成後の該半導体基板に、エピタキシ
ャル成長によりシリコンを成膜する工程と、熱酸化をす
る工程を少なくとも含むことを特徴としている。
程と、該トレンチ形成後の該半導体基板に、エピタキシ
ャル成長によりシリコンを成膜する工程と、熱酸化をす
る工程を少なくとも含むことを特徴としている。
【００１１】また、半導体基板にトレンチを形成する工
程と、該トレンチ形成後の該半導体基板に、アモルファ
スシリコンを堆積するか、あるいはエピタキシャル成長
によりシリコンを成膜するする工程と、ＮＦ3添加の熱
酸化をする工程を少なくとも含むことを特徴としてい
る。
程と、該トレンチ形成後の該半導体基板に、アモルファ
スシリコンを堆積するか、あるいはエピタキシャル成長
によりシリコンを成膜するする工程と、ＮＦ3添加の熱
酸化をする工程を少なくとも含むことを特徴としてい
る。
【００１２】さらに、該アモルファスシリコン膜は５０
Å以上であることを特徴とし、該エピタキシャル成長に
より成膜されるシリコン膜は５０Å以上であることを特
徴としている。
Å以上であることを特徴とし、該エピタキシャル成長に
より成膜されるシリコン膜は５０Å以上であることを特
徴としている。
【００１３】さらに、該熱酸化による酸化時間は、該ア
モルファスシリコン膜がすべて酸化される時間以上であ
ることを特徴とし、該熱酸化による酸化時間は、該エピ
タキシャル成長により成膜されるシリコン膜がすべて酸
化される時間以上であることを特徴とし、該ＮＦ3添加
の熱酸化による酸化時間は、該アモルファスシリコン膜
あるいは該エピタキシャル成長により成膜されるシリコ
ン膜がすべて酸化される時間以上であることを特徴とし
ている。
モルファスシリコン膜がすべて酸化される時間以上であ
ることを特徴とし、該熱酸化による酸化時間は、該エピ
タキシャル成長により成膜されるシリコン膜がすべて酸
化される時間以上であることを特徴とし、該ＮＦ3添加
の熱酸化による酸化時間は、該アモルファスシリコン膜
あるいは該エピタキシャル成長により成膜されるシリコ
ン膜がすべて酸化される時間以上であることを特徴とし
ている。
【００１４】さらに、該熱酸化はＯ2あるいはＨ2Ｏを用
い、１０００℃以上の温度で酸化を行なうことを特徴と
している。
い、１０００℃以上の温度で酸化を行なうことを特徴と
している。
【００１５】さらに、該熱酸化はＯ2あるいはＨ2Ｏを不
活性ガスで希釈し、１０００℃以上の温度で酸化を行な
うことを特徴としている。
活性ガスで希釈し、１０００℃以上の温度で酸化を行な
うことを特徴としている。
【００１６】さらに、該ＮＦ3添加の熱酸化のＮＦ3添加
量は１００ｐｐｍ以上であることを特徴としている。
量は１００ｐｐｍ以上であることを特徴としている。
【００１７】
【実施例】以下本発明について実施例を挙げて詳細に説
明する。
明する。
【００１８】まず第一の実施例について説明する。図１
（ａ）〜図１（ｆ）は、本発明の第一の実施例を説明す
る工程断面図である。
（ａ）〜図１（ｆ）は、本発明の第一の実施例を説明す
る工程断面図である。
【００１９】まずシリコン基板にキャパシタ形成領域あ
るいは素子分離領域としてトレンチ（溝）を形成する。
この時の形成方法は、図１（ａ）に示すようにシリコン
基板１上にフォトリソグラフィによりフォトレジスト２
のパターンを形成し、つぎに図１（ｂ）に示すように、
異方性エッチングによりトレンチの形成を行い、フォト
レジスト２を除去する。
るいは素子分離領域としてトレンチ（溝）を形成する。
この時の形成方法は、図１（ａ）に示すようにシリコン
基板１上にフォトリソグラフィによりフォトレジスト２
のパターンを形成し、つぎに図１（ｂ）に示すように、
異方性エッチングによりトレンチの形成を行い、フォト
レジスト２を除去する。
【００２０】次にトレンチを形成したシリコン表面に、
化学的気相成長法（ＣＶＤ）によってアモルファスシリ
コン膜３を例えば５００Å形成する。この時、コンフォ
ーマルな成膜条件では、図１（ｃ）に示すようにアモル
ファスシリコン膜３は角の部分で平面部分より薄く形成
され、角が丸められた形状となる。なお表面モホロジー
はフラットとなる。アモルファスシリコンの成膜は、原
料ガスＳｉＨ4、圧力２０Ｐａ、温度５２０℃の条件で
行った。
化学的気相成長法（ＣＶＤ）によってアモルファスシリ
コン膜３を例えば５００Å形成する。この時、コンフォ
ーマルな成膜条件では、図１（ｃ）に示すようにアモル
ファスシリコン膜３は角の部分で平面部分より薄く形成
され、角が丸められた形状となる。なお表面モホロジー
はフラットとなる。アモルファスシリコンの成膜は、原
料ガスＳｉＨ4、圧力２０Ｐａ、温度５２０℃の条件で
行った。
【００２１】さらに図１（ｄ）のようにアモルファスシ
リコン膜３を形成した表面を酸化雰囲気中にてアモルフ
ァスシリコン膜３がすべて酸化される酸化量、シリコン
表面で１１１１Å相当分以上の酸化を行なう。酸化条件
は、１０００℃、蒸気圧雰囲気中で１２００Åの酸化を
行った。図１（ｃ）で示したようにアモルファスシリコ
ンの成膜により凹凸を有するシリコン表面の角は疑似的
に丸められた形状となる。この状態で熱酸化を行えば酸
化膜−シリコン界面はこの形状が転写されるためシリコ
ン基板の凹凸の角は丸められる。さらに１０００℃以上
の温度ではＳｉＯ2の軟化による粘性流動が起るため、
さらに角が丸められる傾向が強まる。なお図１（ｄ）中
には便宜上トレンチ形成時のシリコン界面５を示してお
いた。
リコン膜３を形成した表面を酸化雰囲気中にてアモルフ
ァスシリコン膜３がすべて酸化される酸化量、シリコン
表面で１１１１Å相当分以上の酸化を行なう。酸化条件
は、１０００℃、蒸気圧雰囲気中で１２００Åの酸化を
行った。図１（ｃ）で示したようにアモルファスシリコ
ンの成膜により凹凸を有するシリコン表面の角は疑似的
に丸められた形状となる。この状態で熱酸化を行えば酸
化膜−シリコン界面はこの形状が転写されるためシリコ
ン基板の凹凸の角は丸められる。さらに１０００℃以上
の温度ではＳｉＯ2の軟化による粘性流動が起るため、
さらに角が丸められる傾向が強まる。なお図１（ｄ）中
には便宜上トレンチ形成時のシリコン界面５を示してお
いた。
【００２２】熱酸化工程後、形成された酸化膜４を除去
すれば、トレンチの角の丸め処理は完成する（図１
（ｅ））。
すれば、トレンチの角の丸め処理は完成する（図１
（ｅ））。
【００２３】この後、トレンチに沿ってゲート酸化膜を
形成し、平坦部にゲート酸化膜を形成したものとのゲー
ト耐圧の比較を行った結果、トレンチに形成したゲート
耐圧は、平坦部の９５％以上の値を示し実用上何ら問題
の無いものであった。さらに寸法変換差については、原
理的には酸化により寸法が少なくなる分をアモルファス
シリコンの形成でカバーするため生じないことになる
が、アモルファスシリコンをすべて酸化するための余裕
を見る、あるいは装置特性などで律速する均一性の問題
から、酸化量は多めに見積るためある程度の寸法変換差
は生じる。本実施例での寸法変換差は約５００Åであ
り、従来に比べ半分以下の量でありサブハーフミクロン
以下のデバイスの素子分離に十分使用できるレベルであ
る。
形成し、平坦部にゲート酸化膜を形成したものとのゲー
ト耐圧の比較を行った結果、トレンチに形成したゲート
耐圧は、平坦部の９５％以上の値を示し実用上何ら問題
の無いものであった。さらに寸法変換差については、原
理的には酸化により寸法が少なくなる分をアモルファス
シリコンの形成でカバーするため生じないことになる
が、アモルファスシリコンをすべて酸化するための余裕
を見る、あるいは装置特性などで律速する均一性の問題
から、酸化量は多めに見積るためある程度の寸法変換差
は生じる。本実施例での寸法変換差は約５００Åであ
り、従来に比べ半分以下の量でありサブハーフミクロン
以下のデバイスの素子分離に十分使用できるレベルであ
る。
【００２４】次に第二の実施例について説明する。製造
方法の図面は図２（ａ）〜図２（ｄ）に示した。トレン
チの形成までは第一の実施例と同様であるため省略す
る。トレンチを形成したシリコン表面に、図２（ａ）に
示す如く、シリコン７のエピタキシャル成長を行なう。
本実施例ではＣＶＤにより成膜を行った。原料ガスはＳ
ｉＨ2Ｃｌ2、ＨＣｌでＨ2をキャリアガスとして使用し
た。圧力は４７００Ｐａ、成膜温度は９００℃とした。
成膜量はここでは４００Åとした。この成膜条件は、一
般に選択成長が可能な条件で、成膜によりファセットが
現れる。（１００）基板を用い、矩形方位を［１１０］
とした場合、（３１１）、（４１１）にファセットが現
れる。本実施例では（１００）基板でトレンチによって
形成された側壁が（１１０）面となるようにパターン形
成を行なった。図２（ｂ）において紙面を１つの（１１
０）面とする。この時ファセット８の一つである任意の
（３１１）面と紙面とで作るトレースの［１００］方向
に対する角度ａは約１３゜あるいは４７゜となる。（４
１１）について角度ａは約１０゜あるいは４８゜とな
る。すなわち図２（ｂ）に見るようにエピタキシャル成
長後のシリコン表面は凸の部分でファセットが現われる
から、凸の角が面取りされた格好となる。また凹部につ
いても同様である。
方法の図面は図２（ａ）〜図２（ｄ）に示した。トレン
チの形成までは第一の実施例と同様であるため省略す
る。トレンチを形成したシリコン表面に、図２（ａ）に
示す如く、シリコン７のエピタキシャル成長を行なう。
本実施例ではＣＶＤにより成膜を行った。原料ガスはＳ
ｉＨ2Ｃｌ2、ＨＣｌでＨ2をキャリアガスとして使用し
た。圧力は４７００Ｐａ、成膜温度は９００℃とした。
成膜量はここでは４００Åとした。この成膜条件は、一
般に選択成長が可能な条件で、成膜によりファセットが
現れる。（１００）基板を用い、矩形方位を［１１０］
とした場合、（３１１）、（４１１）にファセットが現
れる。本実施例では（１００）基板でトレンチによって
形成された側壁が（１１０）面となるようにパターン形
成を行なった。図２（ｂ）において紙面を１つの（１１
０）面とする。この時ファセット８の一つである任意の
（３１１）面と紙面とで作るトレースの［１００］方向
に対する角度ａは約１３゜あるいは４７゜となる。（４
１１）について角度ａは約１０゜あるいは４８゜とな
る。すなわち図２（ｂ）に見るようにエピタキシャル成
長後のシリコン表面は凸の部分でファセットが現われる
から、凸の角が面取りされた格好となる。また凹部につ
いても同様である。
【００２５】この状態で図２（ｃ）のようにシリコン膜
７が形成された表面を酸化雰囲気中にてエピタキシャル
成長されたシリコン膜７がすべて酸化される酸化量以上
の酸化を行なう。酸化条件は、１０００℃、蒸気圧雰囲
気中で９００Åの酸化を行った。エピタキシャル成長に
よるシリコン７の成膜により凹凸を有するシリコン表面
の角は疑似的に丸められた形状となる。この状態で熱酸
化を行えば酸化膜−シリコン界面はこの形状が転写され
るためシリコン基板の凹凸の角は丸められる。さらに１
０００℃以上の温度ではＳｉＯ2の軟化による粘性流動
が起るため、さらに角が丸められる傾向が強まる。
７が形成された表面を酸化雰囲気中にてエピタキシャル
成長されたシリコン膜７がすべて酸化される酸化量以上
の酸化を行なう。酸化条件は、１０００℃、蒸気圧雰囲
気中で９００Åの酸化を行った。エピタキシャル成長に
よるシリコン７の成膜により凹凸を有するシリコン表面
の角は疑似的に丸められた形状となる。この状態で熱酸
化を行えば酸化膜−シリコン界面はこの形状が転写され
るためシリコン基板の凹凸の角は丸められる。さらに１
０００℃以上の温度ではＳｉＯ2の軟化による粘性流動
が起るため、さらに角が丸められる傾向が強まる。
【００２６】熱酸化工程後、形成された酸化膜を除去す
れば、トレンチの角の丸め処理は完成する（図２
（ｄ））。
れば、トレンチの角の丸め処理は完成する（図２
（ｄ））。
【００２７】この後、トレンチに沿ってゲート酸化膜を
形成し、平坦部にゲート酸化膜を形成したものとのゲー
ト耐圧の比較を行った結果、トレンチに形成したゲート
耐圧は、平坦部の９５％以上の値を示し実用上何ら問題
の無いものであった。さらに寸法変換差については、原
理的には酸化により寸法が少なくなる分をエピタキシャ
ル成長によるシリコン７の形成でカバーするため生じな
いことになるが、エピタキシャル成長のシリコン７をす
べて酸化するための余裕を見る、あるいは装置特性など
で律速する均一性の問題から、酸化量は多めに見積るた
めある程度の寸法変換差は生じる。本実施例での寸法変
換差は約５００Åであり、従来に比べ半分以下の量であ
りサブハーフミクロン以下のデバイスの素子分離に十分
使用できるレベルである。
形成し、平坦部にゲート酸化膜を形成したものとのゲー
ト耐圧の比較を行った結果、トレンチに形成したゲート
耐圧は、平坦部の９５％以上の値を示し実用上何ら問題
の無いものであった。さらに寸法変換差については、原
理的には酸化により寸法が少なくなる分をエピタキシャ
ル成長によるシリコン７の形成でカバーするため生じな
いことになるが、エピタキシャル成長のシリコン７をす
べて酸化するための余裕を見る、あるいは装置特性など
で律速する均一性の問題から、酸化量は多めに見積るた
めある程度の寸法変換差は生じる。本実施例での寸法変
換差は約５００Åであり、従来に比べ半分以下の量であ
りサブハーフミクロン以下のデバイスの素子分離に十分
使用できるレベルである。
【００２８】本発明者は、第三の実施例として第一の実
施例と酸化方法を変えたものについて行った。酸化方法
は、１０００℃以上の温度で、不活性ガスで希釈する方
法である。一般に粘性流動域での希釈酸化は、酸化速度
が遅くなる分、希釈しない場合に比べ粘性流動の効果が
大きくなる。このため少ない酸化量での丸め処理が可能
となり、アモルファスシリコンの成膜量も少なくするこ
とが可能である。成膜量、酸化量が小さければ、装置特
性などを考慮したマージンの絶対量も少なくなるためよ
り寸法変換差が小さくなる。具体的な製造方法は、図１
に示した第一の実施例と基本的には同じであるためここ
では図面は省略する。本実施例では、アモルファスシリ
コンの成膜は原料ガスＳｉＨ4、圧力２０Ｐａ、温度５
２０℃の条件で成膜量を２００Åとし、酸化条件を１１
００℃、希釈率２０％（Ｎ2雰囲気）とし、平坦部で５
００Åの酸化量となるように時間設定を行い酸化を行っ
た。この場合のゲート耐圧も平坦部のものに対し９５％
以上の値を示した。また寸法変換差は約３００Åであ
り、第一の実施例に比べても少なくサブハーフミクロン
以下のデバイスの素子分離に十分使用できるレベルであ
る。
施例と酸化方法を変えたものについて行った。酸化方法
は、１０００℃以上の温度で、不活性ガスで希釈する方
法である。一般に粘性流動域での希釈酸化は、酸化速度
が遅くなる分、希釈しない場合に比べ粘性流動の効果が
大きくなる。このため少ない酸化量での丸め処理が可能
となり、アモルファスシリコンの成膜量も少なくするこ
とが可能である。成膜量、酸化量が小さければ、装置特
性などを考慮したマージンの絶対量も少なくなるためよ
り寸法変換差が小さくなる。具体的な製造方法は、図１
に示した第一の実施例と基本的には同じであるためここ
では図面は省略する。本実施例では、アモルファスシリ
コンの成膜は原料ガスＳｉＨ4、圧力２０Ｐａ、温度５
２０℃の条件で成膜量を２００Åとし、酸化条件を１１
００℃、希釈率２０％（Ｎ2雰囲気）とし、平坦部で５
００Åの酸化量となるように時間設定を行い酸化を行っ
た。この場合のゲート耐圧も平坦部のものに対し９５％
以上の値を示した。また寸法変換差は約３００Åであ
り、第一の実施例に比べても少なくサブハーフミクロン
以下のデバイスの素子分離に十分使用できるレベルであ
る。
【００２９】さらに本発明者は、第四の実施例として第
二の実施例について酸化方法を変えたものについて行っ
た。酸化方法は、第三の実施例と同様に１０００℃以上
の温度で、不活性ガスで希釈する方法である。具体的な
製造方法は、図２に示した第二の実施例と基本的には同
じであるためここでは図面は省略する。本実施例では、
原料ガスはＳｉＨ2Ｃｌ2、ＨＣｌでＨ2をキャリアガス
として使用した。圧力は４０００Ｐａ、成膜温度は９０
０℃とした。成膜量は平坦部で２００Åとなるように設
定した。酸化条件は１１５０℃、希釈率２０％（Ｎ2雰
囲気）とし、平坦部で４５０Åの酸化量となるように時
間設定を行い酸化を行った。この場合のゲート耐圧も平
坦部のものに対し９５％以上の値を示した。また寸法変
換差は約２５０Åであり、第一の実施例に比べても少な
くサブハーフミクロン以下のデバイスの素子分離に十分
使用できるレベルである。
二の実施例について酸化方法を変えたものについて行っ
た。酸化方法は、第三の実施例と同様に１０００℃以上
の温度で、不活性ガスで希釈する方法である。具体的な
製造方法は、図２に示した第二の実施例と基本的には同
じであるためここでは図面は省略する。本実施例では、
原料ガスはＳｉＨ2Ｃｌ2、ＨＣｌでＨ2をキャリアガス
として使用した。圧力は４０００Ｐａ、成膜温度は９０
０℃とした。成膜量は平坦部で２００Åとなるように設
定した。酸化条件は１１５０℃、希釈率２０％（Ｎ2雰
囲気）とし、平坦部で４５０Åの酸化量となるように時
間設定を行い酸化を行った。この場合のゲート耐圧も平
坦部のものに対し９５％以上の値を示した。また寸法変
換差は約２５０Åであり、第一の実施例に比べても少な
くサブハーフミクロン以下のデバイスの素子分離に十分
使用できるレベルである。
【００３０】第五の実施例としてさらに酸化方法を変え
たものについて示す。酸化は酸素にＮＦ3を添加した雰
囲気で行った。ＮＦ3を添加することで、Ｆによる表面
反応速度の増速と酸化膜応力の緩和効果で比較的低温域
でかつ薄い酸化膜厚で酸化膜の形状がスムーズになり、
丸め処理が可能となる。このためアモルファスシリコン
あるいはエピタキシャル成長によるシリコンの成膜量を
少なくすることが可能で、第三あるいは第四の実施例と
同様に寸法変換差を小さくできる効果を有する。本実施
例では、アモルファスシリコンの成膜は原料ガスＳｉＨ
4、圧力２０Ｐａ、温度５２０℃の条件で成膜量を１０
０Åとし、酸化条件を８００℃、ＮＦ3の添加率３００
ｐｐｍとし、平坦部で２５０Åの酸化量となるように時
間設定を行い酸化を行った。この場合のゲート耐圧も平
坦部のものに対し９５％以上の値を示した。また寸法変
換差は約１５０Åであり、第一の実施例に比べても十分
少なく、サブハーフミクロン以下のデバイスの素子分離
に十分使用できるレベルである。またエピタキシャル成
長によるものについても行った。原料ガスはＳｉＨ2Ｃ
ｌ2、ＨＣｌでＨ2をキャリアガスとして使用した。圧力
は４０００Ｐａ、成膜温度は９００℃とした。成膜量は
平坦部で１５０Åとなるように設定した。酸化条件は８
５０℃、ＮＦ3の添加率２００ｐｐｍとし、平坦部で３
５０Åの酸化量となるように時間設定を行い酸化を行っ
た。この場合のゲート耐圧も平坦部のものに対し９５％
以上の値を示した。また寸法変換差は約２００Åであ
り、第一の実施例に比べても十分少なくサブハーフミク
ロン以下のデバイスの素子分離に十分使用できるレベル
である。
たものについて示す。酸化は酸素にＮＦ3を添加した雰
囲気で行った。ＮＦ3を添加することで、Ｆによる表面
反応速度の増速と酸化膜応力の緩和効果で比較的低温域
でかつ薄い酸化膜厚で酸化膜の形状がスムーズになり、
丸め処理が可能となる。このためアモルファスシリコン
あるいはエピタキシャル成長によるシリコンの成膜量を
少なくすることが可能で、第三あるいは第四の実施例と
同様に寸法変換差を小さくできる効果を有する。本実施
例では、アモルファスシリコンの成膜は原料ガスＳｉＨ
4、圧力２０Ｐａ、温度５２０℃の条件で成膜量を１０
０Åとし、酸化条件を８００℃、ＮＦ3の添加率３００
ｐｐｍとし、平坦部で２５０Åの酸化量となるように時
間設定を行い酸化を行った。この場合のゲート耐圧も平
坦部のものに対し９５％以上の値を示した。また寸法変
換差は約１５０Åであり、第一の実施例に比べても十分
少なく、サブハーフミクロン以下のデバイスの素子分離
に十分使用できるレベルである。またエピタキシャル成
長によるものについても行った。原料ガスはＳｉＨ2Ｃ
ｌ2、ＨＣｌでＨ2をキャリアガスとして使用した。圧力
は４０００Ｐａ、成膜温度は９００℃とした。成膜量は
平坦部で１５０Åとなるように設定した。酸化条件は８
５０℃、ＮＦ3の添加率２００ｐｐｍとし、平坦部で３
５０Åの酸化量となるように時間設定を行い酸化を行っ
た。この場合のゲート耐圧も平坦部のものに対し９５％
以上の値を示した。また寸法変換差は約２００Åであ
り、第一の実施例に比べても十分少なくサブハーフミク
ロン以下のデバイスの素子分離に十分使用できるレベル
である。
【００３１】アモルファスシリコン膜の成膜量に関して
は、例えば第三の実施例において、ゲート耐圧が実用的
なレベル（平坦部のゲート耐圧の９０％以上）になる成
膜量は５０Åであった。なお、このときの酸化量は約１
５０Åとした。
は、例えば第三の実施例において、ゲート耐圧が実用的
なレベル（平坦部のゲート耐圧の９０％以上）になる成
膜量は５０Åであった。なお、このときの酸化量は約１
５０Åとした。
【００３２】エピタキシャル成長によるシリコン膜の成
膜量に関しては、例えば第三の実施例において、ゲート
耐圧が実用的なレベル（平坦部のゲート耐圧の９０％以
上）になる成膜量は５０Åであった。なお、このときの
酸化量は約１２０Åとした。酸化時間に関しては、アモ
ルファスシリコンが残る設定時間、例えば第一の実施例
で５００Åの酸化量相当の時間とした場合、ゲート耐圧
は平坦部のものに対し６０％以下の値となり、実用には
問題があるレベルであった。アモルファスシリコン中の
不純物がゲート耐圧を劣化させる主因となるため、酸化
時間はアモルファスシリコンが全て酸化される酸化量相
当の時間以上が必要である。エピタキシャル成長による
シリコンの成膜についても同様で、酸化時間はエピタキ
シャル成長によるシリコン膜が全て酸化される酸化量相
当の時間以上が必要である。
膜量に関しては、例えば第三の実施例において、ゲート
耐圧が実用的なレベル（平坦部のゲート耐圧の９０％以
上）になる成膜量は５０Åであった。なお、このときの
酸化量は約１２０Åとした。酸化時間に関しては、アモ
ルファスシリコンが残る設定時間、例えば第一の実施例
で５００Åの酸化量相当の時間とした場合、ゲート耐圧
は平坦部のものに対し６０％以下の値となり、実用には
問題があるレベルであった。アモルファスシリコン中の
不純物がゲート耐圧を劣化させる主因となるため、酸化
時間はアモルファスシリコンが全て酸化される酸化量相
当の時間以上が必要である。エピタキシャル成長による
シリコンの成膜についても同様で、酸化時間はエピタキ
シャル成長によるシリコン膜が全て酸化される酸化量相
当の時間以上が必要である。
【００３３】また、第五の実施例におけるＮＦ3添加の
酸化について、ＮＦ3の添加は１００ｐｐｍ以上で効果
が見られた。
酸化について、ＮＦ3の添加は１００ｐｐｍ以上で効果
が見られた。
【００３４】具体的な素子への応用の一例として、トレ
ンチ素子分離として使用する場合は、図１（ｆ）のよう
にシリコン基板表面の凹部をエッチバック法によりＣＶ
Ｄなどによる酸化膜６で埋め込めば素子分離領域が完成
する。なお、この際の埋め方は本発明の意図と関係な
く、特にこれに限定されるものではない。以上のように
形成された素子分離を持つトランジスタは、電解集中の
ない良好なものであった。
ンチ素子分離として使用する場合は、図１（ｆ）のよう
にシリコン基板表面の凹部をエッチバック法によりＣＶ
Ｄなどによる酸化膜６で埋め込めば素子分離領域が完成
する。なお、この際の埋め方は本発明の意図と関係な
く、特にこれに限定されるものではない。以上のように
形成された素子分離を持つトランジスタは、電解集中の
ない良好なものであった。
【００３５】さらに適用例としては、素子分離以外にも
キャパシタ形成も考えられ、特に素子分離に限定される
ものではない。
キャパシタ形成も考えられ、特に素子分離に限定される
ものではない。
【００３６】
【発明の効果】以上説明したように本発明は、トレンチ
の角の丸め処理において以下の効果を有する。
の角の丸め処理において以下の効果を有する。
【００３７】１．従来の高温の熱酸化の粘性流動を利用
した丸め酸化に比べＣＤロスの小さな丸め処理が可能と
なる。そのため凹凸部のコーナーにおける酸化膜の薄膜
化による耐圧劣化防止のために必要なラウンド処理量
（ＣＤロス）が丸め酸化に比べ少ないため、従って寸法
誤差が小さくなり素子性能の均一化が達成される。
した丸め酸化に比べＣＤロスの小さな丸め処理が可能と
なる。そのため凹凸部のコーナーにおける酸化膜の薄膜
化による耐圧劣化防止のために必要なラウンド処理量
（ＣＤロス）が丸め酸化に比べ少ないため、従って寸法
誤差が小さくなり素子性能の均一化が達成される。
【００３８】２．さらに従来のラウンド酸化法では不可
能であったハーフミクロン以下のデバイスのトレンチ・
アイソレーション、トレンチ・キャパシタなどの丸め処
理が可能となる。
能であったハーフミクロン以下のデバイスのトレンチ・
アイソレーション、トレンチ・キャパシタなどの丸め処
理が可能となる。
【００３９】３．ＮＦ3添加の熱酸化においては従来技
術に比してのプロセスの低温化が可能であり、プロセス
の自由度が大きくなる。
術に比してのプロセスの低温化が可能であり、プロセス
の自由度が大きくなる。
【図１】本発明の一実施例を示す工程断面図。
【図２】本発明の別の実施例を示す工程断面図。
【図３】従来例を示す工程断面図。
１・・・シリコン基板 ２・・・フォトレジスト ３・・・アモルファスシリコン膜 ４・・・熱酸化膜 ５・・・トレンチ形成時のシリコン表面 ６・・・ＣＶＤ酸化膜 ７・・・エピタキシャルシリコン膜 ８・・・ファセット
Claims (11)
- 【請求項１】 半導体基板にトレンチを形成する工程
と、該トレンチ形成後の該半導体基板に、アモルファス
シリコンを堆積する工程と、熱酸化をする工程を少なく
とも含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板にトレンチを形成する工程
と、該トレンチ形成後の該半導体基板に、エピタキシャ
ル成長によりシリコンを成膜する工程と、熱酸化をする
工程を少なくとも含むことを特徴とする半導体装置の製
造方法。 - 【請求項３】 半導体基板にトレンチを形成する工程
と、該トレンチ形成後の該半導体基板に、アモルファス
シリコンを堆積するか、あるいはエピタキシャル成長に
よりシリコンを成膜する工程と、ＮＦ3添加の熱酸化を
する工程を少なくとも含むことを特徴とする半導体装置
の製造方法。 - 【請求項４】 該アモルファスシリコン膜は５０Å以上
であることを特徴とする請求項１または３記載の半導体
装置の製造方法。 - 【請求項５】 該エピタキシャル成長により成膜される
シリコン膜は５０Å以上であることを特徴とする請求項
２または３記載の半導体装置の製造方法。 - 【請求項６】 該熱酸化による酸化時間は、該アモルフ
ァスシリコン膜がすべて酸化される時間以上であること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項７】 該熱酸化による酸化時間は、該エピタキ
シャル成長により成膜されるシリコン膜がすべて酸化さ
れる時間以上であることを特徴とする請求項２記載の半
導体装置の製造方法。 - 【請求項８】 該ＮＦ3添加の熱酸化による酸化時間
は、該アモルファスシリコン膜あるいは該エピタキシャ
ル成長により成膜されるシリコン膜がすべて酸化される
時間以上であることを特徴とする請求項３記載の半導体
装置の製造方法。 - 【請求項９】 該熱酸化はＯ2あるいはＨ2Ｏを用い、１
０００℃以上の温度で酸化を行なうことを特徴とする請
求項１または２記載の半導体装置の製造方法。 - 【請求項１０】 該熱酸化はＯ2あるいはＨ2Ｏを不活性
ガスで希釈し、１０００℃以上の温度で酸化を行なうこ
とを特徴とする請求項１または２記載の半導体装置の製
造方法。 - 【請求項１１】 該ＮＦ3添加の熱酸化のＮＦ3添加量は
１００ｐｐｍ以上であることを特徴とする請求項３記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176387A JPH0621214A (ja) | 1992-07-03 | 1992-07-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176387A JPH0621214A (ja) | 1992-07-03 | 1992-07-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621214A true JPH0621214A (ja) | 1994-01-28 |
Family
ID=16012763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4176387A Pending JPH0621214A (ja) | 1992-07-03 | 1992-07-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621214A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6399992B1 (en) | 2000-03-29 | 2002-06-04 | Kabushiki Kaisha Toshiba | Semiconductor device and method of making the same |
| KR100349377B1 (ko) * | 1999-12-30 | 2002-08-21 | 주식회사 하이닉스반도체 | 비정질 실리콘막을 이용한 트렌치 형성방법 |
| WO2002071474A3 (de) * | 2001-03-07 | 2002-11-28 | Infineon Technologies Ag | Verfahren zum verbreitern aktiver halbleitergebiete |
| JP2003051554A (ja) * | 2001-08-03 | 2003-02-21 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| KR100379525B1 (ko) * | 2000-12-18 | 2003-04-10 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| DE10310080B4 (de) * | 2002-03-07 | 2009-05-07 | Ibm International Business Machines Corporation | Verfahren zum Ausbilden tieferer Gräben unabhängig von lithografisch bedingten, kritischen Abmessungen |
| US20120288985A1 (en) * | 2010-01-27 | 2012-11-15 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Method for producing a photovoltaic cell including the preparation of the surface of a crystalline silicon substrate |
| CN113284797A (zh) * | 2020-02-20 | 2021-08-20 | 长鑫存储技术有限公司 | 半导体存储器的制作方法 |
-
1992
- 1992-07-03 JP JP4176387A patent/JPH0621214A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100349377B1 (ko) * | 1999-12-30 | 2002-08-21 | 주식회사 하이닉스반도체 | 비정질 실리콘막을 이용한 트렌치 형성방법 |
| US6682967B2 (en) | 2000-03-29 | 2004-01-27 | Kabushiki Kaisha Toshiba | Semiconductor device and method of making the same |
| US6399992B1 (en) | 2000-03-29 | 2002-06-04 | Kabushiki Kaisha Toshiba | Semiconductor device and method of making the same |
| KR100379525B1 (ko) * | 2000-12-18 | 2003-04-10 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| WO2002071474A3 (de) * | 2001-03-07 | 2002-11-28 | Infineon Technologies Ag | Verfahren zum verbreitern aktiver halbleitergebiete |
| JP4670198B2 (ja) * | 2001-08-03 | 2011-04-13 | 富士電機システムズ株式会社 | 半導体装置の製造方法 |
| JP2003051554A (ja) * | 2001-08-03 | 2003-02-21 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| DE10310080B4 (de) * | 2002-03-07 | 2009-05-07 | Ibm International Business Machines Corporation | Verfahren zum Ausbilden tieferer Gräben unabhängig von lithografisch bedingten, kritischen Abmessungen |
| US20120288985A1 (en) * | 2010-01-27 | 2012-11-15 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Method for producing a photovoltaic cell including the preparation of the surface of a crystalline silicon substrate |
| US8877539B2 (en) * | 2010-01-27 | 2014-11-04 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Method for producing a photovoltaic cell including the preparation of the surface of a crystalline silicon substrate |
| EP2529418B1 (fr) * | 2010-01-27 | 2019-06-26 | Commissariat à l'Énergie Atomique et aux Énergies Alternatives | Procede de realisation d'une cellule photovoltaique avec preparation de surface d'un substrat en silicium cristallin |
| CN113284797A (zh) * | 2020-02-20 | 2021-08-20 | 长鑫存储技术有限公司 | 半导体存储器的制作方法 |
| CN113284797B (zh) * | 2020-02-20 | 2022-10-18 | 长鑫存储技术有限公司 | 半导体存储器的制作方法 |
| US11854797B2 (en) | 2020-02-20 | 2023-12-26 | Changxin Memory Technologies, Inc. | Methods for manufacturing semiconductor memory |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7638436B2 (en) | Semiconductor processing methods of transferring patterns from patterned photoresists to materials | |
| JPH05183121A (ja) | 半導体装置とその製造方法 | |
| JPH0621214A (ja) | 半導体装置の製造方法 | |
| JPH06302684A (ja) | 半導体素子のフィールド酸化膜形成方法 | |
| US6103605A (en) | Process for defining the width of silicon gates using spacers as an etch hard mask | |
| JPS63288043A (ja) | 側面隔離素子の分離方法 | |
| JPH0817813A (ja) | 半導体装置の製造方法 | |
| US6326321B1 (en) | Methods of forming a layer of silicon nitride in semiconductor fabrication processes | |
| US6521509B2 (en) | Semiconductor device and method of manufacturing the same | |
| JPH02271620A (ja) | 半導体装置の製造方法 | |
| JPH01187950A (ja) | 半導体装置の製造方法 | |
| KR20020019287A (ko) | 반도체소자의 트렌치 형성방법 | |
| JPH0621020A (ja) | 半導体装置の製造方法 | |
| KR0167252B1 (ko) | 반도체 집적회로의 소자격리방법 | |
| TWI697958B (zh) | 用於蝕刻遮罩與鰭片結構形成之方法 | |
| JP2001156283A (ja) | 量子細線の製造方法 | |
| KR100203904B1 (ko) | 반도체 소자의 제조방법 | |
| JPH11274288A (ja) | 半導体装置の製造方法 | |
| JPH05218190A (ja) | 半導体装置の製造方法 | |
| JPH10242261A (ja) | 半導体装置の製造方法 | |
| JPH05275648A (ja) | 半導体装置の製造方法 | |
| KR20000027843A (ko) | 반도체장치의 플러그용 전극의 패터닝방법 | |
| JPS6239810B2 (ja) | ||
| JPH0284741A (ja) | 半導体装置の製造方法 | |
| JPH10256246A (ja) | 半導体装置の製造方法 |