JPH05275648A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05275648A JPH05275648A JP4066791A JP6679192A JPH05275648A JP H05275648 A JPH05275648 A JP H05275648A JP 4066791 A JP4066791 A JP 4066791A JP 6679192 A JP6679192 A JP 6679192A JP H05275648 A JPH05275648 A JP H05275648A
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Landscapes
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- Drying Of Semiconductors (AREA)
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Abstract
(57)【要約】
【目的】 少ない工程数で十分な静電容量を得る。
【構成】 Ｐ型半導体基板２１上に導電性薄膜を成長さ
せる。反応性イオンエッチング法でエッチングし、多結
晶シリコン膜３２を形成する。ＴＥＯＳ酸化膜３３を形
成し、それをエッチングして、サイドウォール３４を形
成する。サイドウォール３４をマスクにして多結晶シリ
コン膜３２をエッチングし、ストレージノード３５を形
成する。さらに、サイドウォール３４を除去する。層間
絶縁膜３６を形成する。さらに層間絶縁膜３６上に減圧
ＣＶＤ法で多結晶シリコン膜を成長させて、セルプレー
ト３７を形成する。
せる。反応性イオンエッチング法でエッチングし、多結
晶シリコン膜３２を形成する。ＴＥＯＳ酸化膜３３を形
成し、それをエッチングして、サイドウォール３４を形
成する。サイドウォール３４をマスクにして多結晶シリ
コン膜３２をエッチングし、ストレージノード３５を形
成する。さらに、サイドウォール３４を除去する。層間
絶縁膜３６を形成する。さらに層間絶縁膜３６上に減圧
ＣＶＤ法で多結晶シリコン膜を成長させて、セルプレー
ト３７を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に静電容量を形成する方法に関するものであ
る。
関し、特に静電容量を形成する方法に関するものであ
る。
【０００２】
【従来の技術】従来より、半導体装置で静電容量を形成
する際には種々の方法が用いられているが、近年の微細
化にともないスタック型の構造がよく用いられている。
する際には種々の方法が用いられているが、近年の微細
化にともないスタック型の構造がよく用いられている。
【０００３】以下図面を参照しながら、上記した従来の
半導体装置の製造方法の一例について説明する。
半導体装置の製造方法の一例について説明する。
【０００４】図６は従来の半導体装置の製造方法を利用
して作られた半導体装置の断面構成図である。図６にお
いて、Ｐ型半導体基板１上に選択酸化法により素子分離
２を行う。次にＰ型半導体基板１を酸化してゲート酸化
膜３を形成し、ゲート酸化膜３上に多結晶シリコンゲー
ト４を形成する。その後、例えば燐をイオン注入し、燐
拡散層５を形成する。
して作られた半導体装置の断面構成図である。図６にお
いて、Ｐ型半導体基板１上に選択酸化法により素子分離
２を行う。次にＰ型半導体基板１を酸化してゲート酸化
膜３を形成し、ゲート酸化膜３上に多結晶シリコンゲー
ト４を形成する。その後、例えば燐をイオン注入し、燐
拡散層５を形成する。
【０００５】次に、減圧ＣＶＤ法により酸化珪素膜を形
成する。この後、反応性イオンエッチング（以下、ＲＩ
Ｅと記す）技術を用いて酸化珪素膜をエッチングして多
結晶シリコンゲート４の側壁にサイドウォール６を形成
する。次に砒素のイオン注入と熱処理を行い砒素拡散層
７を形成する。
成する。この後、反応性イオンエッチング（以下、ＲＩ
Ｅと記す）技術を用いて酸化珪素膜をエッチングして多
結晶シリコンゲート４の側壁にサイドウォール６を形成
する。次に砒素のイオン注入と熱処理を行い砒素拡散層
７を形成する。
【０００６】さらに、窒化珪素膜８を形成する。次にホ
トレジストをマスクとして窒化珪素膜８をＲＩＥ法を用
いてエッチングし、所定の箇所にコンタクトホール９を
形成する。さらに、窒化珪素膜８上にＣＶＤ法により多
結晶シリコン膜を成長させる。次にホトレジストマスク
を形成する。この後、ＲＩＥ法を用い多結晶シリコン膜
エッチングし、ストレージノード１０を形成する。
トレジストをマスクとして窒化珪素膜８をＲＩＥ法を用
いてエッチングし、所定の箇所にコンタクトホール９を
形成する。さらに、窒化珪素膜８上にＣＶＤ法により多
結晶シリコン膜を成長させる。次にホトレジストマスク
を形成する。この後、ＲＩＥ法を用い多結晶シリコン膜
エッチングし、ストレージノード１０を形成する。
【０００７】次に、ストレージノード１０上に窒化珪素
膜成長させ容量絶縁膜１１を形成する。さらに容量絶縁
膜１１上に減圧ＣＶＤ法で多結晶シリコン膜を成長し、
セルプレート１２を形成する。
膜成長させ容量絶縁膜１１を形成する。さらに容量絶縁
膜１１上に減圧ＣＶＤ法で多結晶シリコン膜を成長し、
セルプレート１２を形成する。
【０００８】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、半導体装置の高集積化するとストレージ
ノード表面積が減少するため静電容量が十分に確保でき
ないという問題点を有していた。
うな構成では、半導体装置の高集積化するとストレージ
ノード表面積が減少するため静電容量が十分に確保でき
ないという問題点を有していた。
【０００９】本発明は上記問題点に鑑み、少ない工程で
静電容量を十分に確保できる半導体装置の製造方法を提
供するものである。
静電容量を十分に確保できる半導体装置の製造方法を提
供するものである。
【００１０】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置の製造方法は、半導体基板上に導
電性薄膜を形成する工程と、前記導電性薄膜上にフォト
レジストのパターンを形成する工程と、前記パターンを
マスクにして前記導電性薄膜をエッチングし前記導電性
薄膜の途中でエッチングを終了する工程と、前記フォト
レジストのマスクパターンを除去する工程と、前記導電
性薄膜上に絶縁膜を成膜する工程と、前記絶縁膜をエッ
チングし前記導電膜の側壁にサイドウォールを形成する
工程と、前記サイドウォールをマスクパターンにし前記
導電性薄膜をエッチングし王冠状導電性薄膜を形成する
工程を備えている。
に本発明の半導体装置の製造方法は、半導体基板上に導
電性薄膜を形成する工程と、前記導電性薄膜上にフォト
レジストのパターンを形成する工程と、前記パターンを
マスクにして前記導電性薄膜をエッチングし前記導電性
薄膜の途中でエッチングを終了する工程と、前記フォト
レジストのマスクパターンを除去する工程と、前記導電
性薄膜上に絶縁膜を成膜する工程と、前記絶縁膜をエッ
チングし前記導電膜の側壁にサイドウォールを形成する
工程と、前記サイドウォールをマスクパターンにし前記
導電性薄膜をエッチングし王冠状導電性薄膜を形成する
工程を備えている。
【００１１】
【作用】本発明は上記手段がホトレジストのパターンを
マスクにして導電性薄膜をエッチングする工程とその段
差の側壁に酸化珪素膜でサイドウォールを工程とサイド
ウォールをマスクにして導電性薄膜を再びエッチングす
る自己整合の工程を有している。そのため、リソグラフ
ィー回数を増やさず王冠状の導電性薄膜を形成でき同時
に導電性薄膜間にリソグラフィーの解像限界以下のスペ
ースを形成できる。故に、ストレージノードとなる導電
性薄膜の表面積が増える。よって少ない工程数で静電容
量を増やすことができる。
マスクにして導電性薄膜をエッチングする工程とその段
差の側壁に酸化珪素膜でサイドウォールを工程とサイド
ウォールをマスクにして導電性薄膜を再びエッチングす
る自己整合の工程を有している。そのため、リソグラフ
ィー回数を増やさず王冠状の導電性薄膜を形成でき同時
に導電性薄膜間にリソグラフィーの解像限界以下のスペ
ースを形成できる。故に、ストレージノードとなる導電
性薄膜の表面積が増える。よって少ない工程数で静電容
量を増やすことができる。
【００１２】
【実施例】以下本発明の実施例の半導体装置の製造方法
について、図面を参照しながら工程順に説明する。
について、図面を参照しながら工程順に説明する。
【００１３】図１は本発明の実施例における半導体装置
の製造方法の工程順断面図である。図１において、Ｐ型
半導体基板２１上に選択酸化法により素子分離領域２２
を形成する。次にＰ型半導体基板２１を酸化してゲート
酸化膜２３を形成する。さらに、ゲート酸化膜２３上に
多結晶シリコンゲート２４を形成する。その後、例えば
加速電圧３０ＫｅＶで注入量３×１０13／ｃｍ2の条件
で燐をイオン注入し、燐拡散層２５を形成する。
の製造方法の工程順断面図である。図１において、Ｐ型
半導体基板２１上に選択酸化法により素子分離領域２２
を形成する。次にＰ型半導体基板２１を酸化してゲート
酸化膜２３を形成する。さらに、ゲート酸化膜２３上に
多結晶シリコンゲート２４を形成する。その後、例えば
加速電圧３０ＫｅＶで注入量３×１０13／ｃｍ2の条件
で燐をイオン注入し、燐拡散層２５を形成する。
【００１４】次に、テトラオルトシリケートと酸素の混
合ガスを用いて温度７１０℃、圧力０.６Ｔｏｒｒの成
長条件で減圧ＣＶＤ法により酸化膜（以下、ＴＥＯＳ酸
化膜と記す）を形成する。
合ガスを用いて温度７１０℃、圧力０.６Ｔｏｒｒの成
長条件で減圧ＣＶＤ法により酸化膜（以下、ＴＥＯＳ酸
化膜と記す）を形成する。
【００１５】この後、例えばＣＨＦ3とＯ2ガスを用いた
ＲＩＥ技術を用いてＴＥＯＳ酸化膜をエッチングして多
結晶シリコンゲート２４の側壁にサイドウォール２６を
形成する。次に、例えば砒素のイオン注入と熱処理を行
い砒素拡散層２７を形成する。
ＲＩＥ技術を用いてＴＥＯＳ酸化膜をエッチングして多
結晶シリコンゲート２４の側壁にサイドウォール２６を
形成する。次に、例えば砒素のイオン注入と熱処理を行
い砒素拡散層２７を形成する。
【００１６】さらに、例えばジクロルシランガスとアン
モニアガスとを用いて温度７７０℃圧力０.３Ｔｏｒｒ
の成長条件で減圧ＣＶＤ法により膜厚２００Åの窒化珪
素膜２８を形成する。
モニアガスとを用いて温度７７０℃圧力０.３Ｔｏｒｒ
の成長条件で減圧ＣＶＤ法により膜厚２００Åの窒化珪
素膜２８を形成する。
【００１７】次にホトレジストをマスクとして窒化珪素
膜２８を例えばＣＨＦ3とＯ2ガスを用いたＲＩＥ法を用
いてエッチングし、所定の箇所にコンタクトホール２９
を形成する。
膜２８を例えばＣＨＦ3とＯ2ガスを用いたＲＩＥ法を用
いてエッチングし、所定の箇所にコンタクトホール２９
を形成する。
【００１８】さらに、窒化珪素膜２８上にＣＶＤ法によ
り導電性薄膜として例えば多結晶シリコン膜３０を１６
０００Å成長させる。次にホトレジストマスク３１を形
成する（図１）。
り導電性薄膜として例えば多結晶シリコン膜３０を１６
０００Å成長させる。次にホトレジストマスク３１を形
成する（図１）。
【００１９】この後、例えばＣｌ2ガスを用い圧力を３
００ｍＴｏｒｒに保ち、ＲＦ３００Ｗ印加した条件で、
ＲＩＥ法を用い、多結晶シリコン膜３０を３０００Åエ
ッチングし、多結晶シリコン膜３２を形成する。
００ｍＴｏｒｒに保ち、ＲＦ３００Ｗ印加した条件で、
ＲＩＥ法を用い、多結晶シリコン膜３０を３０００Åエ
ッチングし、多結晶シリコン膜３２を形成する。
【００２０】この際のエッチングに関しては、以下に示
す条件が必要である。多結晶シリコン３０の成長膜厚、
すなわちゲート上の多結晶シリコン３０の膜厚をＡと
し、このエッチングする膜厚をＢ、さらに多結晶シリコ
ン３０の最も膜厚の厚いところの厚さをＣとする。
す条件が必要である。多結晶シリコン３０の成長膜厚、
すなわちゲート上の多結晶シリコン３０の膜厚をＡと
し、このエッチングする膜厚をＢ、さらに多結晶シリコ
ン３０の最も膜厚の厚いところの厚さをＣとする。
【００２１】後に行う多結晶シリコン３２のエッチング
においては、王冠状のストレージノード３５の底部（こ
の底部は図４のＤで示している）になる部分、すなわち
図１の膜厚分のＡを残して、多結晶シリコン３０の最も
厚い部分Ｃのみをエッチングする必要がある。ゲート上
の多結晶シリコン３０が、王冠状のストレージノード３
５の底になるので、多結晶シリコン３０の最も厚い部分
の膜厚のＣがゲート上の多結晶シリコン３０の膜厚のＡ
より薄くなるようにエッチングをしておかなければなら
ない。
においては、王冠状のストレージノード３５の底部（こ
の底部は図４のＤで示している）になる部分、すなわち
図１の膜厚分のＡを残して、多結晶シリコン３０の最も
厚い部分Ｃのみをエッチングする必要がある。ゲート上
の多結晶シリコン３０が、王冠状のストレージノード３
５の底になるので、多結晶シリコン３０の最も厚い部分
の膜厚のＣがゲート上の多結晶シリコン３０の膜厚のＡ
より薄くなるようにエッチングをしておかなければなら
ない。
【００２２】以上のことをを数式で表わすと、Ｂ＞（Ｃ
−Ａ）なる関係となる。また、エッチングは多結晶シリ
コン膜３０を垂直形状に行う必要がある。これは、サイ
ドウォールを形成するためである。
−Ａ）なる関係となる。また、エッチングは多結晶シリ
コン膜３０を垂直形状に行う必要がある。これは、サイ
ドウォールを形成するためである。
【００２３】次に、多結晶シリコン３０の膜厚の条件に
ついて記す。この時、先ほどと同じ記号を使って、多結
晶シリコン３０の成長膜厚をＡとし、エッチングする膜
厚をＢとし、多結晶シリコン３０の最も膜厚の厚いとこ
ろの厚さをＣとする。この時多結晶シリコン３０の成長
膜厚Ａは（Ｃ−Ａ）＜Ａなる関係を満たす必要がある。
ついて記す。この時、先ほどと同じ記号を使って、多結
晶シリコン３０の成長膜厚をＡとし、エッチングする膜
厚をＢとし、多結晶シリコン３０の最も膜厚の厚いとこ
ろの厚さをＣとする。この時多結晶シリコン３０の成長
膜厚Ａは（Ｃ−Ａ）＜Ａなる関係を満たす必要がある。
【００２４】逆に、（Ｃ−Ａ）＞Ａの場合、同時に先に
述べたように多結晶シリコン３０のエッチング条件はＢ
＞（Ｃ−Ａ）を満たす必要がある。よってＢ＞（Ｃ−
Ａ）＞Ａとなる。すなわち、Ｂ＞Ａとなり、エッチング
する膜厚が被エッチング膜の膜厚より大きいくなる。こ
のとき、多結晶シリコン３０の最も厚い部分の膜厚Ｃが
ゲート上の多結晶シリコン３０の膜厚Ａより薄くなるよ
うにエッチングできないので、（Ｃ−Ａ）＞Ａで有るよ
うに十分厚い多結晶シリコン３０を成長させなければな
らない。
述べたように多結晶シリコン３０のエッチング条件はＢ
＞（Ｃ−Ａ）を満たす必要がある。よってＢ＞（Ｃ−
Ａ）＞Ａとなる。すなわち、Ｂ＞Ａとなり、エッチング
する膜厚が被エッチング膜の膜厚より大きいくなる。こ
のとき、多結晶シリコン３０の最も厚い部分の膜厚Ｃが
ゲート上の多結晶シリコン３０の膜厚Ａより薄くなるよ
うにエッチングできないので、（Ｃ−Ａ）＞Ａで有るよ
うに十分厚い多結晶シリコン３０を成長させなければな
らない。
【００２５】次に、ホトレジストを除去する。次に、例
えばテトラエチルオルトシリケートと酸素の混合ガスを
用いて温度７１０℃、圧力０．６Ｔｏｒｒの成長条件で
３０００ÅのＴＥＯＳ酸化膜３３を形成する（図２）。
えばテトラエチルオルトシリケートと酸素の混合ガスを
用いて温度７１０℃、圧力０．６Ｔｏｒｒの成長条件で
３０００ÅのＴＥＯＳ酸化膜３３を形成する（図２）。
【００２６】ここで、ＴＥＯＳ酸化膜３３とした。この
膜は、多結晶シリコン３２の形状に沿って成膜される。
ＴＥＯＳ酸化膜３３には、多結晶シリコン３２をエッチ
ングする際に、多結晶シリコン３２とのエッチング選択
比が必要である。よって、減圧ＣＶＤ酸化膜であればよ
い。これにより、後の酸化膜エッチングでサイドウォー
ルを形成でき、多結晶シリコン３２を王冠状に加工でき
る。
膜は、多結晶シリコン３２の形状に沿って成膜される。
ＴＥＯＳ酸化膜３３には、多結晶シリコン３２をエッチ
ングする際に、多結晶シリコン３２とのエッチング選択
比が必要である。よって、減圧ＣＶＤ酸化膜であればよ
い。これにより、後の酸化膜エッチングでサイドウォー
ルを形成でき、多結晶シリコン３２を王冠状に加工でき
る。
【００２７】さらに、例えばＣＨＦ3とＯ2を用い圧力を
３００ｍＴｏｒｒに保ちＲＦ３００Ｗ印加した条件でＲ
ＩＥ法を用いＴＥＯＳ酸化膜３３をエッチングし、サイ
ドウォール３４を形成する（図３）。
３００ｍＴｏｒｒに保ちＲＦ３００Ｗ印加した条件でＲ
ＩＥ法を用いＴＥＯＳ酸化膜３３をエッチングし、サイ
ドウォール３４を形成する（図３）。
【００２８】その後、例えばＣｌ2を用い圧力３００ｍ
Ｔｏｒｒに保ちＲＦ３００Ｗを印加した条件でＲＩＥ法
を用いサイドウォール３４をマスクにして多結晶シリコ
ン膜３２をエッチングし、ストレージノード３５を形成
する。
Ｔｏｒｒに保ちＲＦ３００Ｗを印加した条件でＲＩＥ法
を用いサイドウォール３４をマスクにして多結晶シリコ
ン膜３２をエッチングし、ストレージノード３５を形成
する。
【００２９】このエッチングには酸化膜のエッチレート
が遅く、多結晶シリコンのエッチレートが早くなるよう
な高選択比を実現する条件が必要である。また、異方性
のエッチング条件が必要となる。これによりサイドウォ
ール３４のパターンと同形状に多結晶シリコン３２がエ
ッチングされる。このようにして多結晶シリコン３２を
王冠状に加工することができる。
が遅く、多結晶シリコンのエッチレートが早くなるよう
な高選択比を実現する条件が必要である。また、異方性
のエッチング条件が必要となる。これによりサイドウォ
ール３４のパターンと同形状に多結晶シリコン３２がエ
ッチングされる。このようにして多結晶シリコン３２を
王冠状に加工することができる。
【００３０】さらに、例えばバッファード弗酸（Ｈ
2０：ＨＦ＝５：１）を用いサイドウォール３４を除去
する（図４）。
2０：ＨＦ＝５：１）を用いサイドウォール３４を除去
する（図４）。
【００３１】次に、ストレージノード３５上に例えばジ
クロルシランガスとアンモニアガスとを用いて温度７７
０℃圧力０．３ｍＴｏｒｒの成長条件で減圧ＣＶＤ法を
用い１００Åの窒化珪素膜成長させ容量絶縁膜３６を形
成する。さらに容量絶縁膜３６上に減圧ＣＶＤ法で多結
晶シリコン膜を２０００Å成長し、セルプレート３７を
形成する。ストレージノード３５と容量絶縁膜３６とセ
ルプレート３７の３層構造により、静電容量を形成して
いる（図５）。
クロルシランガスとアンモニアガスとを用いて温度７７
０℃圧力０．３ｍＴｏｒｒの成長条件で減圧ＣＶＤ法を
用い１００Åの窒化珪素膜成長させ容量絶縁膜３６を形
成する。さらに容量絶縁膜３６上に減圧ＣＶＤ法で多結
晶シリコン膜を２０００Å成長し、セルプレート３７を
形成する。ストレージノード３５と容量絶縁膜３６とセ
ルプレート３７の３層構造により、静電容量を形成して
いる（図５）。
【００３２】以上のように本実施例によれば、ホトレジ
スト３１のパターンをマスクにして多結晶シリコン３０
をエッチングする工程とその段差の側壁に酸化珪素膜で
サイドウォール３４を形成する工程とサイドウォール３
４をマスクにして多結晶シリコン３２を再びエッチング
する自己整合の工程を有している。そのため、リソグラ
フィー回数を増やさず王冠状のストレージノード３５を
形成でき同時にストレージノード３５間にリソグラフィ
ーの解像限界以下のスペースを形成できる。故に、スト
レージノード３５の表面積が増える。よって少ない工程
数で静電容量を増やすことができる。
スト３１のパターンをマスクにして多結晶シリコン３０
をエッチングする工程とその段差の側壁に酸化珪素膜で
サイドウォール３４を形成する工程とサイドウォール３
４をマスクにして多結晶シリコン３２を再びエッチング
する自己整合の工程を有している。そのため、リソグラ
フィー回数を増やさず王冠状のストレージノード３５を
形成でき同時にストレージノード３５間にリソグラフィ
ーの解像限界以下のスペースを形成できる。故に、スト
レージノード３５の表面積が増える。よって少ない工程
数で静電容量を増やすことができる。
【００３３】
【発明の効果】本発明は上記手段がホトレジストのパタ
ーンをマスクにして多結晶シリコンをエッチングする工
程とその段差の側壁に酸化珪素膜でサイドウォールを形
成する工程とサイドウォールをマスクにして多結晶シリ
コンを再びエッチングする自己整合の工程を有してい
る。そのため、リソグラフィー回数を増やさず王冠状の
ストレージノードを形成でき同時にストレージノード間
にリソグラフィーの解像限界以下のスペースを形成でき
る。故に、ストレージノードの表面積が増える。よって
少ない工程数で静電容量を増やすことができる。
ーンをマスクにして多結晶シリコンをエッチングする工
程とその段差の側壁に酸化珪素膜でサイドウォールを形
成する工程とサイドウォールをマスクにして多結晶シリ
コンを再びエッチングする自己整合の工程を有してい
る。そのため、リソグラフィー回数を増やさず王冠状の
ストレージノードを形成でき同時にストレージノード間
にリソグラフィーの解像限界以下のスペースを形成でき
る。故に、ストレージノードの表面積が増える。よって
少ない工程数で静電容量を増やすことができる。
【図１】本発明の第１の実施例における半導体装置の製
造方法の第１工程断面図
造方法の第１工程断面図
【図２】本発明の第１の実施例における半導体装置の製
造方法の第２工程断面図
造方法の第２工程断面図
【図３】本発明の第１の実施例における半導体装置の製
造方法の第３工程断面図
造方法の第３工程断面図
【図４】本発明の第１の実施例における半導体装置の製
造方法の第４工程断面図
造方法の第４工程断面図
【図５】本発明の第１の実施例における半導体装置の製
造方法の第５工程断面図
造方法の第５工程断面図
【図６】従来の半導体装置の製造方法の構成図
２１ Ｐ型半導体基板 ２２ 素子分離領域 ２３ ゲート酸化膜 ２４ 多結晶シリコンゲート ２５ 燐拡散層 ２６ サイドウォール ２７ 砒素拡散層 ２８ 窒化珪素膜 ２９ コンタクトホール ３０ 多結晶シリコン ３１ ホトレジスト
Claims (1)
- 【請求項１】半導体基板上に導電性薄膜を形成する工程
と、前記導電性薄膜上にフォトレジストのパターンを形
成する工程と、前記パターンをマスクにして前記導電性
薄膜をエッチングし前記導電性薄膜の途中でエッチング
を終了する工程と、前記フォトレジストのマスクパター
ンを除去する工程と、前記導電性薄膜上に絶縁膜を成膜
する工程と、前記絶縁膜をエッチングし前記導電膜の側
壁にサイドウォールを形成する工程と、前記サイドウォ
ールをマスクパターンにし前記導電性薄膜をエッチング
し王冠状導電性薄膜を形成する工程を備えたことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4066791A JPH05275648A (ja) | 1992-03-25 | 1992-03-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4066791A JPH05275648A (ja) | 1992-03-25 | 1992-03-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275648A true JPH05275648A (ja) | 1993-10-22 |
Family
ID=13326042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4066791A Pending JPH05275648A (ja) | 1992-03-25 | 1992-03-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275648A (ja) |
-
1992
- 1992-03-25 JP JP4066791A patent/JPH05275648A/ja active Pending
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