JPH01187950A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01187950A JPH01187950A JP1311188A JP1311188A JPH01187950A JP H01187950 A JPH01187950 A JP H01187950A JP 1311188 A JP1311188 A JP 1311188A JP 1311188 A JP1311188 A JP 1311188A JP H01187950 A JPH01187950 A JP H01187950A
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Landscapes
- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法に係り、特に半導体装置の素子間
分離方法に関し。
分離方法に関し。
バーズビークの発生を抑制することを目的とし。
半導体装置の素子間分離工程において、半導体基板（１
）上にシリコン窒化膜を含む選択酸化マスク（３）を形
成する工程と。
）上にシリコン窒化膜を含む選択酸化マスク（３）を形
成する工程と。
該選択酸化マスクの周囲の該半導体基板上に酸化膜部分
（４）を形成する工程と。
（４）を形成する工程と。
該半導体基板を酸化して基板酸化膜（５）を形成する工
程と。
程と。
該選択酸化マスクを除去する工程とを有することを特徴
とする半導体装置の製造方法をもって構成とする。
とする半導体装置の製造方法をもって構成とする。
本発明は半導体装置の製造方法に係り、特に半導体装置
の素子間分離方法に関する。
の素子間分離方法に関する。
半導体装置の素子間分離工程において、バーズビークの
発生を抑制することが要求されている。
発生を抑制することが要求されている。
このため、かかる方法を開発する必要がある。
従来、半導体装置の素子間分離工程において。
設計寸法より内側へ酸化膜が食い込んできて、素子領域
を狭める。この食い込んだ部分はバーズビークと呼ばれ
ている。第３図に従来の製造工程を示す。
を狭める。この食い込んだ部分はバーズビークと呼ばれ
ている。第３図に従来の製造工程を示す。
第３図（ａ）参照
半導体基板１上にパッド酸化膜２を成長し、その上にシ
リコン窒化膜を成長する。シリコン窒化膜は半導体基板
上で将来素子領域となるべき部分の上部にレジストでパ
ターニングして、エツチングにより選択酸化マスク３を
形成する。
リコン窒化膜を成長する。シリコン窒化膜は半導体基板
上で将来素子領域となるべき部分の上部にレジストでパ
ターニングして、エツチングにより選択酸化マスク３を
形成する。
第３図（ｂ）参照
選択酸化マスク３を用いて素子間分離のために酸化を行
い、基板酸化膜５を形成する。基板は酸化すると体積が
膨張すると共に酸化部分は選択酸化マスクの下までもぐ
り込んで成長し２選択酸化マスクの端部をもち上げる。
い、基板酸化膜５を形成する。基板は酸化すると体積が
膨張すると共に酸化部分は選択酸化マスクの下までもぐ
り込んで成長し２選択酸化マスクの端部をもち上げる。
第３図（ｃ）参照
選択酸化マスクを除去する。設計寸法では基板上の選択
酸化マスク部分を素子領域としていても。
酸化マスク部分を素子領域としていても。
実際は酸化部分は選択酸化マスクの下までもぐり込んで
バーズビークを形成する。
バーズビークを形成する。
もぐり込んだ寸法をバーズビーク量とすると。
このバーズビーク量はバンド酸化膜２が薄ければ薄いほ
ど小さいが１選択酸化マスクであるシリコン窒化膜の影
響で半導体基板１に大きな内部歪みを発生する。
ど小さいが１選択酸化マスクであるシリコン窒化膜の影
響で半導体基板１に大きな内部歪みを発生する。
逆に、パッド酸化膜２が厚ければそれが緩衝帯となって
シリコン窒化膜の影響は小さくなり、半導体基板１に発
生する内部歪みは小さくなる。しかし、この場合はバー
ズビーク量が大きくなる。
シリコン窒化膜の影響は小さくなり、半導体基板１に発
生する内部歪みは小さくなる。しかし、この場合はバー
ズビーク量が大きくなる。
従って、素子領域の内部歪みを軽減し、かつバーズビー
ク量も小さく抑えるには如何にすべきかという課題を生
じていた。本発明はこの課題に応えることを目的とする
。
ク量も小さく抑えるには如何にすべきかという課題を生
じていた。本発明はこの課題に応えることを目的とする
。
半導体装置の素子間分離工程において、半導体基板（１
）上にシリコン窒化膜を含む選択酸化マスク（３）を形
成する工程と。
）上にシリコン窒化膜を含む選択酸化マスク（３）を形
成する工程と。
該選択酸化マスクの周囲の該半導体基板上に酸化膜部分
（４）を形成する工程と。
（４）を形成する工程と。
該半導体基板を酸化して基板酸化膜（５）を形成する工
程と。
程と。
該選択酸化マスクを除去する工程とを有することを特徴
とする半導体装置の製造方法により、上記課題は解決さ
れる。
とする半導体装置の製造方法により、上記課題は解決さ
れる。
第１図に酸化膜部分と基板酸化膜を示す。図（ａ）は半
導体基板１上に厚さＴ１の酸化膜部分４が形成されてい
る状態を示す。図（ｂ）は半導体基板を酸化してその上
に厚さＴ２の基板酸化膜５を形成した状態を示す。図（
ｂ）に見るように。
導体基板１上に厚さＴ１の酸化膜部分４が形成されてい
る状態を示す。図（ｂ）は半導体基板を酸化してその上
に厚さＴ２の基板酸化膜５を形成した状態を示す。図（
ｂ）に見るように。
半導体基板１上の酸化膜部分４上に形成される酸化膜の
厚さ（ｘ）は半導体基板１上に形成された酸化膜の厚さ
（Ｔ２）とは異なる。
厚さ（ｘ）は半導体基板１上に形成された酸化膜の厚さ
（Ｔ２）とは異なる。
図において厚さ’ｒ、、’ｒ２の膜厚がある適当な温度
と酸化雰囲気の熱酸化によりそれぞれ時間１、．１２経
過後形成されるものとすると、半導体基板ｌ上の膜厚Ｔ
２と酸化膜部分４上の増加膜厚Ｘとの間には次式に示す
関係がある。
と酸化雰囲気の熱酸化によりそれぞれ時間１、．１２経
過後形成されるものとすると、半導体基板ｌ上の膜厚Ｔ
２と酸化膜部分４上の増加膜厚Ｘとの間には次式に示す
関係がある。
２Ｘ＝Ｔ２ Ｘ （ＩＴ石〒７−了
（１＋／石］〕
従って、２ｘはＴ２より小さくなりｔｌがｔｌに対して
十分大きければ、２ＸはＴ２に対して十分小さくなる。
十分大きければ、２ＸはＴ２に対して十分小さくなる。
酸化膜部分４下の増加膜厚は・厳密には酸化膜部分４上
の増加膜厚Ｘと異なるが、大きな差はない。
の増加膜厚Ｘと異なるが、大きな差はない。
それゆえ、膜厚ＴＩの酸化膜部分を選択マスクの周囲に
形成すれば時間ｔ２の酸化後も選択マスクの下では選択
マスクをもち上げるほど酸化が進まず、バーズビーク量
もＴ２程度の量からＸ程度の量へと小さくなる。
形成すれば時間ｔ２の酸化後も選択マスクの下では選択
マスクをもち上げるほど酸化が進まず、バーズビーク量
もＴ２程度の量からＸ程度の量へと小さくなる。
なお１選択酸化マスクは全部をシリコン窒化膜で形成す
るのでなく一部をシリコン窒化膜とし。
るのでなく一部をシリコン窒化膜とし。
一部を例えばポリシリコン膜とすることにより。
素子領域の内部歪みをさらに軽減することができる。
以下添付図により本発明の実施例について説明するが１
本発明はこれに限定されるものでない。
本発明はこれに限定されるものでない。
第２図は本発明の実施例であり、素子間分離を行って素
子領域を形成する製造工程を示す。
子領域を形成する製造工程を示す。
第２図（ａ）参照
半導体基板１上にパッド酸化膜２を２００人、シリコン
窒化膜３１を１０００人、ポリシリコン膜３２を２００
０人、シリコン窒化膜３３を１０００人この順序に成長
する。
窒化膜３１を１０００人、ポリシリコン膜３２を２００
０人、シリコン窒化膜３３を１０００人この順序に成長
する。
第２図（ｂ）参照
将来、素子領域となる部分を残すため、レジストをマス
クとしてエツチングし９選択酸化マスク３を形成する。
クとしてエツチングし９選択酸化マスク３を形成する。
第２図（Ｃ）参照
選択酸化マスクの周囲に幅４０００人、厚さ４０００人
の酸化膜部分４を形成する。形成は次のようにする。ま
ず酸化膜を化学気相成長（ＣＶＤ）法により厚（全面に
堆積し、さらにレジストを塗布した後エッチバック（平
坦化技術の手法）して酸化膜の表面が選択酸化マスクの
表面と平坦につながるようにする。しかる後バターニン
グして必要部分の酸化膜部分４を残す。
の酸化膜部分４を形成する。形成は次のようにする。ま
ず酸化膜を化学気相成長（ＣＶＤ）法により厚（全面に
堆積し、さらにレジストを塗布した後エッチバック（平
坦化技術の手法）して酸化膜の表面が選択酸化マスクの
表面と平坦につながるようにする。しかる後バターニン
グして必要部分の酸化膜部分４を残す。
第２図（ｄ）参照
半導体基板１を酸化して、厚さ３０００人の基板酸化膜
５を形成する。酸化膜部分４の上にも酸化膜の増加があ
るが、この増加分の厚さは基板酸化膜の厚さの半分より
小さい。酸化膜部分４の下でも酸化膜の増加があるが、
その厚さは選択マスクの方向へ行くにつれて小さくなる
。
５を形成する。酸化膜部分４の上にも酸化膜の増加があ
るが、この増加分の厚さは基板酸化膜の厚さの半分より
小さい。酸化膜部分４の下でも酸化膜の増加があるが、
その厚さは選択マスクの方向へ行くにつれて小さくなる
。
第２図（ｅ）参照
全面に酸化膜を化学気相成長（ＣＶＤ）法により厚く全
面に堆積した後、平坦化技術により埋込酸化膜６を形成
する。
面に堆積した後、平坦化技術により埋込酸化膜６を形成
する。
第２図（ｆ）参照
素子領域をマスクしていた選択酸化マスクを除去する。
バーズビーク量は酸化膜部分４上の増加膜厚と同程度で
あるので、前述の弐に従えばバーズビーク量は０．０７
５ μｍ程度である。
あるので、前述の弐に従えばバーズビーク量は０．０７
５ μｍ程度である。
酸化膜部分４を形成しない従来法によると、この量は０
．３ μｍ程度である。
．３ μｍ程度である。
酸化膜部分４の幅と厚さを、従来法による場合に予想さ
れるバーズビーク量以上にとれば、バーズビークを極め
て小さく抑えることができる。
れるバーズビーク量以上にとれば、バーズビークを極め
て小さく抑えることができる。
以上説明した様に１本発明によれば、バーズビークを小
さく抑制して素子領域を設計寸法に近づけることが可能
という効果を奏し、素子の小型化に寄与するところが大
きい。
さく抑制して素子領域を設計寸法に近づけることが可能
という効果を奏し、素子の小型化に寄与するところが大
きい。
第１図は酸化膜部分と基板酸化膜。
第２図は実施例。
第３図は従来の製造工程
である。 図において。
■は半導体基板。
２はバンド酸化膜。
３は選択酸化マスク。
３１はシリコン窒化膜。
３２はポリシリコン膜。
３３はシリコン窒化膜。
４は酸化膜部分。
５は基板酸化膜。
６は埋込酸化膜
曲斐化月更 部分 ヒ λ（イ刀と 煙ｔ５イと１
月笑も １ 口 （α） （ｂ） ／３ 突 おブ夛“１ 第 ２ 口 （々、ｑＪ） （ｅ） 寅 先 イＩ・（ 躬 ２ 図 （ろの７） （ｃＬ） （ｂ） 件来力表壇１謹 第 ３ 図
月笑も １ 口 （α） （ｂ） ／３ 突 おブ夛“１ 第 ２ 口 （々、ｑＪ） （ｅ） 寅 先 イＩ・（ 躬 ２ 図 （ろの７） （ｃＬ） （ｂ） 件来力表壇１謹 第 ３ 図
Claims (1)
- 【特許請求の範囲】 半導体装置の素子間分離工程において、半導体基板（
１）上にシリコン窒化膜を含む選択酸化マスク（３）を
形成する工程と、 該選択酸化マスクの周囲の該半導体基板上に酸化膜部分
（４）を形成する工程と、 該半導体基板を酸化して基板酸化膜（５）を形成する工
程と、 該選択酸化マスクを除去する工程とを有することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1311188A JPH01187950A (ja) | 1988-01-22 | 1988-01-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1311188A JPH01187950A (ja) | 1988-01-22 | 1988-01-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01187950A true JPH01187950A (ja) | 1989-07-27 |
Family
ID=11824042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1311188A Pending JPH01187950A (ja) | 1988-01-22 | 1988-01-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01187950A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5294563A (en) * | 1991-04-30 | 1994-03-15 | Texas Instruments Incorporated | Sidewall-sealed and sandwiched poly-buffered locos isolation methods |
| US5397732A (en) * | 1993-07-22 | 1995-03-14 | Industrial Technology Research Institute | PBLOCOS with sandwiched thin silicon nitride layer |
| US5403770A (en) * | 1993-04-22 | 1995-04-04 | Hyundai Electronics Industries Co., Ltd. | Method for forming a field oxide film in a semiconductor device |
| US5432118A (en) * | 1994-06-28 | 1995-07-11 | Motorola, Inc. | Process for forming field isolation |
| US5696020A (en) * | 1994-11-23 | 1997-12-09 | Electronics And Telecommunications Research Institute | Method for fabricating semiconductor device isolation region using a trench mask |
| US5891789A (en) * | 1996-05-03 | 1999-04-06 | Lg Semicon Co., Ltd. | Method for fabricating isolation layer in semiconductor device |
| US6297130B1 (en) * | 1991-04-30 | 2001-10-02 | Texas Instruments Incorporated | Recessed, sidewall-sealed and sandwiched poly-buffered LOCOS isolation methods |
-
1988
- 1988-01-22 JP JP1311188A patent/JPH01187950A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5294563A (en) * | 1991-04-30 | 1994-03-15 | Texas Instruments Incorporated | Sidewall-sealed and sandwiched poly-buffered locos isolation methods |
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| US5403770A (en) * | 1993-04-22 | 1995-04-04 | Hyundai Electronics Industries Co., Ltd. | Method for forming a field oxide film in a semiconductor device |
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