JPS6041242A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6041242A JPS6041242A JP14903683A JP14903683A JPS6041242A JP S6041242 A JPS6041242 A JP S6041242A JP 14903683 A JP14903683 A JP 14903683A JP 14903683 A JP14903683 A JP 14903683A JP S6041242 A JPS6041242 A JP S6041242A
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- H01—ELECTRIC ELEMENTS
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76245—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using full isolation by porous oxide silicon, i.e. FIPOS techniques
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、微細化に好適でかつ表面段差のない゛素子間
分離構造を有する半導体装置及びその製造１゛方法に関
するものである。
分離構造を有する半導体装置及びその製造１゛方法に関
するものである。
従来の素子間分離の製造方法としては、耐酸化。
膜のパターンを基板」二に形成し、これをマスクに。
してシリコン基板の表面を選択的に熱酸化する選１−□
択酸化法がよく知られている。しかし、この選択。
択酸化法がよく知られている。しかし、この選択。
酸化法およびその方法によって製造された半導体装置に
は次のような欠点がある。
は次のような欠点がある。
まず、第１の欠点は微細化の限界である。即ち；選択酸
化によって形成されるバーズビークの幅が２“選択酸化
膜の厚さと同程度であり、このバーズビ。
化によって形成されるバーズビークの幅が２“選択酸化
膜の厚さと同程度であり、このバーズビ。
−りの領域が素子面積の有効な利用を妨げる。 。
第２の欠点は、長時間の熱酸化を必要とするこ。
とである。例えば、１１１ｍの膜厚の選択酸化膜を形。
成するのに１０００℃のウェット酸化法で５〜７時間５
程度を必要とする。これは生産性の妨げとなるばかりで
なく、積層欠陥の発生、不純物拡散層の不。
程度を必要とする。これは生産性の妨げとなるばかりで
なく、積層欠陥の発生、不純物拡散層の不。
都合な拡散を引き起こす原因となる。
第３の欠点は、必ずしも充分な表面平坦化が図。
れないことである。通常の選択酸化法では、酸化Ｉｌｌ
膜厚の約１乃が、シリコン中に埋置されるため、・表面
段差は酸化膜厚の約１／２となる。この表面段・差を減
少させるため、シリコン基板表面をあらか・しめ一部エ
ッチングした後９選択酸化膜を形成す。
膜厚の約１乃が、シリコン中に埋置されるため、・表面
段差は酸化膜厚の約１／２となる。この表面段・差を減
少させるため、シリコン基板表面をあらか・しめ一部エ
ッチングした後９選択酸化膜を形成す。
ることにより、この選択進化膜をシリコン基板内１コに
全部埋め込むという方法が提案されている。し・かじ、
この方法を用いると１選択酸化膜の周辺部・に、バーズ
ビークの他にバーズヘッドとよばれる・突出部が形成さ
れてしまう。このため、この方法・によっても２表面平
坦化は、必ずしも充分には図、ＩＣ１れない。
全部埋め込むという方法が提案されている。し・かじ、
この方法を用いると１選択酸化膜の周辺部・に、バーズ
ビークの他にバーズヘッドとよばれる・突出部が形成さ
れてしまう。このため、この方法・によっても２表面平
坦化は、必ずしも充分には図、ＩＣ１れない。
本発明はこれらの欠点を除去し、バーズビーク。
がなく、酸化膜厚が厚く、かつ表面段差のない微。
細な素子間分離構造の半導体装置及びその製造力５法を
提供することにある。
提供することにある。
すなわち９本発明は、方向性を有する膜堆積法゛を用い
て素子領域の周辺に微細な幅のパターンを。
て素子領域の周辺に微細な幅のパターンを。
形成し、方向性を有するためにサイドエツチング１０の
ないドライエツチングと、陽極化成による基板・の多孔
質化およびその酸化とによって作製した素・子間分離構
造を有する半導体装置とその製造方法・である。
ないドライエツチングと、陽極化成による基板・の多孔
質化およびその酸化とによって作製した素・子間分離構
造を有する半導体装置とその製造方法・である。
〔発明の実施例〕ｌ）
以下９図面により本発明の詳細な説明する。・第１図ｔ
ａ＋〜ｆｊｌは本発明の半導体装置の製造方法の・実施
例を示す工程図である。まず、第１図ｆａｌに示・す様
に、シリコン基板１の上に熱酸化膜すなわち゛５ｉ０２
膜２を形成し、その上に第１の耐酸化性材料″１１とし
てＣＶＤ Ｓｉ３Ｎ４膜３を、さらに第１の材料とし。
ａ＋〜ｆｊｌは本発明の半導体装置の製造方法の・実施
例を示す工程図である。まず、第１図ｆａｌに示・す様
に、シリコン基板１の上に熱酸化膜すなわち゛５ｉ０２
膜２を形成し、その上に第１の耐酸化性材料″１１とし
てＣＶＤ Ｓｉ３Ｎ４膜３を、さらに第１の材料とし。
てレジストパターン４を形成する。５ｉ０２膜２の膜“
スト４の膜厚は１〜１．５μｍとする。この上にＥＣＲ
’形プラズマ堆積法、イオンビームスパッタ法、７５グ
ネトロンスパツタ法等の方向性をもった膜堆積′法で第
２の材料すなわち５ｉ０２膜５を堆積して第１゜図ｆｂ
ｌの構造を得る。これらの膜堆積法はいずれも゛基板温
度を１００℃以下に保持して良質の５ｉ０２膜が“形成
できるため、第１図ｔｂ＋に示すようにレジスト１“１
４の上に堆積してもレジストパターンの変形の間・題は
生じない。又、方向性を有しているためレジ・スト４の
段差側壁には粗な膜質をもつ薄膜５′が堆・積し、この
膜はライトエツチングによって容易に・除去される。こ
の性質を利用してライトエラチン１）グを施すことによ
って第１図ｆｃｌの構造を得る。し。
スト４の膜厚は１〜１．５μｍとする。この上にＥＣＲ
’形プラズマ堆積法、イオンビームスパッタ法、７５グ
ネトロンスパツタ法等の方向性をもった膜堆積′法で第
２の材料すなわち５ｉ０２膜５を堆積して第１゜図ｆｂ
ｌの構造を得る。これらの膜堆積法はいずれも゛基板温
度を１００℃以下に保持して良質の５ｉ０２膜が“形成
できるため、第１図ｔｂ＋に示すようにレジスト１“１
４の上に堆積してもレジストパターンの変形の間・題は
生じない。又、方向性を有しているためレジ・スト４の
段差側壁には粗な膜質をもつ薄膜５′が堆・積し、この
膜はライトエツチングによって容易に・除去される。こ
の性質を利用してライトエラチン１）グを施すことによ
って第１図ｆｃｌの構造を得る。し。
シスト４の側壁に溝ａが生じその底の幅は０．１〜・０
．２μｍ程度に容易に制御して形成できる。５ｉ０２膜
・５が分離されてできた５ｉ０２膜６，７とレジスト４
・をマスクにしてＲＩＥによってＳｉ３Ｎ４膜３ 、５
ｉ０２膜・１１２、基板シリコン１をエツチングして第
１ 図ｔｄｌの゛構造を得る。シリコン基板１に形成し
た溝の深さ。
．２μｍ程度に容易に制御して形成できる。５ｉ０２膜
・５が分離されてできた５ｉ０２膜６，７とレジスト４
・をマスクにしてＲＩＥによってＳｉ３Ｎ４膜３ 、５
ｉ０２膜・１１２、基板シリコン１をエツチングして第
１ 図ｔｄｌの゛構造を得る。シリコン基板１に形成し
た溝の深さ。
を３μｍとする。エツチングガスとしては例えば ＣＢ
ｒＦ３を用いる。この時、溝すの」一端の幅は、 ５ｉ
０２゜膜６，７とレジスト膜４がエツチングされるため
５０．６μｍ程度に広がる。溝すの下端の幅は０．１〜
０．２μ育である。５１０２膜６と７を除去して第１図
（、ｅ）の構造を得る。レジスト４をマスクとしてＳｉ
３Ｎ４膜３と゛５ｉ０２膜２を除去して第１図中の構造
を得る。レジ。
ｒＦ３を用いる。この時、溝すの」一端の幅は、 ５ｉ
０２゜膜６，７とレジスト膜４がエツチングされるため
５０．６μｍ程度に広がる。溝すの下端の幅は０．１〜
０．２μ育である。５１０２膜６と７を除去して第１図
（、ｅ）の構造を得る。レジスト４をマスクとしてＳｉ
３Ｎ４膜３と゛５ｉ０２膜２を除去して第１図中の構造
を得る。レジ。
スト４を除去した後、この−１−に第２の耐酸化性材１
１料としてＣＶＤ Ｓｉ３Ｎ４膜８を０．３μｍの膜厚
で堆積し。
１料としてＣＶＤ Ｓｉ３Ｎ４膜８を０．３μｍの膜厚
で堆積し。
て第３図１８１の構造を得る。ＲＴＥでエツチングして
・第１図ｉｈｌの構造を得る。陽極化成法によって第１
・図（１）に示す様にＳｉ３Ｎ４膜３と８をマスクにし
て多・孔質シリコン膜９を形成する。多孔質シリコン膜
コ９の厚さはＳｉ３Ｎ４膜８のシリコン基板１内に埋め
。
・第１図ｉｈｌの構造を得る。陽極化成法によって第１
・図（１）に示す様にＳｉ３Ｎ４膜３と８をマスクにし
て多・孔質シリコン膜９を形成する。多孔質シリコン膜
コ９の厚さはＳｉ３Ｎ４膜８のシリコン基板１内に埋め
。
込まれた底よりも浅くなる様に形成する。
多孔質シリコン膜９の生成条件としては、陽極・化成液
に濃度が２０〜５０％の弗酸を用い、電流密度・３０〜
１００ ｍＡ／ｃｍ２の電流を通常使用する。多孔質シ
リコン膜９の酸化工程、その他の熱処理工程に伴。
に濃度が２０〜５０％の弗酸を用い、電流密度・３０〜
１００ ｍＡ／ｃｍ２の電流を通常使用する。多孔質シ
リコン膜９の酸化工程、その他の熱処理工程に伴。
って生ずるウェハの反りや基板内の欠陥の発生を。
防雨するため、プロセスによって最適な多孔質シ。
リコンの形成条件を選択する。これを熱酸化し 。
Ｓｉ３Ｎ４膜３，５ｉ０２膜２を除去して第１図ｉｊｌ
の構造５を得る。この時、既によく知られているように
多。
の構造５を得る。この時、既によく知られているように
多。
孔質シリコンの特性により、低温かつ短時間で厚゛い多
孔質シリコンの酸化膜１０が得られる。絶縁層としての
Ｓｉ３Ｎ４膜８が存在するためＬＯＣＯ８法に゛みられ
るバーズ゛ビークやバーズヘッドは生じない毘勿論、酸
化膜１０とＳｉ基板１の表面が第１図（Ｊ）にお・いて
平坦となる様に、多孔質シリコン膜およびそ・の酸化条
件を設定することも容易である。又、レジスト４のかわ
りに５ｉ０２膜を用いることも勿論可・能である。 １
） 第２図ｆａｔ〜ｔｅ＋は本発明の半導体装置の製造方法
・の他の実施例を示す工程図である。第２図ｔａｌは、
・第１図ｆｄｌに示した試料をリフトオフしてレジスト
・４とその」〕の５ｉ０２膜６を除去し、 ５ｉ０２膜
７をマス・りにして、 Ｓｉ３Ｎ４膜３とその下の５ｉ
０２膜２を除去゛・：した構造である。第３図１ｂ＋は
５ｉ０２膜７を除去した。
孔質シリコンの酸化膜１０が得られる。絶縁層としての
Ｓｉ３Ｎ４膜８が存在するためＬＯＣＯ８法に゛みられ
るバーズ゛ビークやバーズヘッドは生じない毘勿論、酸
化膜１０とＳｉ基板１の表面が第１図（Ｊ）にお・いて
平坦となる様に、多孔質シリコン膜およびそ・の酸化条
件を設定することも容易である。又、レジスト４のかわ
りに５ｉ０２膜を用いることも勿論可・能である。 １
） 第２図ｆａｔ〜ｔｅ＋は本発明の半導体装置の製造方法
・の他の実施例を示す工程図である。第２図ｔａｌは、
・第１図ｆｄｌに示した試料をリフトオフしてレジスト
・４とその」〕の５ｉ０２膜６を除去し、 ５ｉ０２膜
７をマス・りにして、 Ｓｉ３Ｎ４膜３とその下の５ｉ
０２膜２を除去゛・：した構造である。第３図１ｂ＋は
５ｉ０２膜７を除去した。
後、 ＣＶＤ Ｓｉ３Ｎ４膜８を堆積した構造である。
第２゛図１ｃＩ〜ｔｅ＋は前述の実施例の工程（第１図
中）〜Ｉｊｌ） ’と同様にして行う。
中）〜Ｉｊｌ） ’と同様にして行う。
第３図１８１〜ｔｅｌおよび第４図ｆａｌ 〜ｆｃｌは
それぞれ、゛。
それぞれ、゛。
第１図ｆｊｌ又は第２図ｔｅｌに於て、 ５ｔ３Ｎ４膜
ＥＲニジＩＪ：ｌ’ン基板１の界面特性がシリコン領域
面Ａ又はＢに。
ＥＲニジＩＪ：ｌ’ン基板１の界面特性がシリコン領域
面Ａ又はＢに。
製作した素子に隣接し、仮に悪影響を与えるよう゛な場
合に対する改良プロセスである。第１図ｆｊｌの“試料
のＳｉ３Ｎ４膜８を熱リン酸でエツチングして除１０去
し第３図１８１の構造を得る。Ｓｉ３Ｎ４膜８を完全に
除・去したあとの溝がＣである。これを洗浄して熱酸・
化し第３図１ｂ＋の構造を得る（第１図（ｊｌの場合）
。・１１は熱酸化膜である。これにＣＶＤ法によって例
・えばＣＶＤ ５ｉ０２膜又はＣＶＤボＩＪ Ｓｉ膜１
２を堆積し１．−・溝Ｃを埋め込む。」ユ方から基板表
面までエラチン。
合に対する改良プロセスである。第１図ｆｊｌの“試料
のＳｉ３Ｎ４膜８を熱リン酸でエツチングして除１０去
し第３図１８１の構造を得る。Ｓｉ３Ｎ４膜８を完全に
除・去したあとの溝がＣである。これを洗浄して熱酸・
化し第３図１ｂ＋の構造を得る（第１図（ｊｌの場合）
。・１１は熱酸化膜である。これにＣＶＤ法によって例
・えばＣＶＤ ５ｉ０２膜又はＣＶＤボＩＪ Ｓｉ膜１
２を堆積し１．−・溝Ｃを埋め込む。」ユ方から基板表
面までエラチン。
グし第３図１８１の構造を得る。シリコン領域面りに。
素子を製作してもそれは熱酸化膜１１に接するため・良
好な素子特性が得られる。
好な素子特性が得られる。
第４図１８１〜ｆｃｌは、 Ｓｉ３Ｎ４膜８の一部を」
ユ方から除・・１去し、まだ残りのＳｉ３Ｎ４膜１３を
溝の底に残す場合。
ユ方から除・・１去し、まだ残りのＳｉ３Ｎ４膜１３を
溝の底に残す場合。
である。なお、その他は第３図ｆａｔ〜ｆｃｌと同様に
作。
作。
製する。これは素子の接する深さが浅い場合に対。
する製造方法である。本実施例においては、シリコン基
板Ｅと多孔質シリコン酸化膜１０との境界に１介在する
絶縁層８の表面に近い部分がＣＶＤ ５ｉ０２ ’膜又
はＣＶＤボＩＪ Ｓｉ膜１２からなり、残りの部分が。
板Ｅと多孔質シリコン酸化膜１０との境界に１介在する
絶縁層８の表面に近い部分がＣＶＤ ５ｉ０２ ’膜又
はＣＶＤボＩＪ Ｓｉ膜１２からなり、残りの部分が。
耐酸化性材料すなわちＣＶＤ Ｓｉ３Ｎ４膜１３からな
る。。
る。。
熱リン酸に対するＳｉ３Ｎ４膜のエツチング速度は遅。
いため、この方法は工程時間の短縮につながる。１（（
素子は熱酸化膜１４に接するのみであるため良好な。
素子は熱酸化膜１４に接するのみであるため良好な。
素子特性が得られる。」−記の熱酸化膜１１．１４の厚
・さは高々５００Ａで十分である。又、 Ｓｉ３Ｎ４膜
のエツチングは熱リン酸を使用すれば、溝すに対して溝
・Ｃはほぼ同一とみなせる。 １） 上記具体例においては耐酸化性材料として 。
・さは高々５００Ａで十分である。又、 Ｓｉ３Ｎ４膜
のエツチングは熱リン酸を使用すれば、溝すに対して溝
・Ｃはほぼ同一とみなせる。 １） 上記具体例においては耐酸化性材料として 。
ＣＶＤ Ｓｉ３Ｎ４膜を取り」−げて説明したが、他の
耐酸。
耐酸。
化性材料例えばＡｔ２０３等でも使用可能であること・
は言うまでもない。又、以−１ユ述べた具体例の中の・
各寸法や諸条件は一例であって９個々のデバイス・・・
に応じてそれぞれ種々の値をとれる様に設定可能。
は言うまでもない。又、以−１ユ述べた具体例の中の・
各寸法や諸条件は一例であって９個々のデバイス・・・
に応じてそれぞれ種々の値をとれる様に設定可能。
なことは勿論である。又、シリコン基板もｐ型、。
ｎ型どちらでもよい。ただし、ｎ型の場合はよく”知ら
れている通り、陽極化成時にたとえば光照射。
れている通り、陽極化成時にたとえば光照射。
をして正孔を発生させる必要がある。
以」ユ説明した様に９本発明によれば、バーズビーク、
バーズヘッドがなくかつ膜厚の厚い多孔質゛シリコン酸
化膜を有し、隣接するＳｉ面と平坦な構。
バーズヘッドがなくかつ膜厚の厚い多孔質゛シリコン酸
化膜を有し、隣接するＳｉ面と平坦な構。
造の半導体装置を提供でき、かつこのような半導体装置
を高密度に形成できる。したがって、ＬＳＩ。
を高密度に形成できる。したがって、ＬＳＩ。
の素子間分離構造として好適である。又、多孔質。
シリコン酸化膜は低温かつ短時間で厚い酸化膜厚。
が形成できるため９本発明による素子間分離法は。
Ｃ−ＭＯＳ ＬＳＩの高密度化に大きな効果をもつ。
１）
１）
第１図ｆａｌ〜ｔｊ＋は本発明の半導体装置の製造方法
。 の一実施例を示す工程図、第２図ｔａｌ〜ｔｅｌは本発
明の半導体装置の製造方法の別の一実施例を示す工程図
、第３図＋ａｌ 〜ｔｃ）および第４図ｆａｌ 〜ｉｃ
ｌはそれぞ・１゜れ第１図ｆｊｌまたは第２図ｔｅｌの
工程の後に引き続い。 て行われる製造方法の一実施例を示す工程図であ゛る。 １・・・シリコン基板 ２・・５ｉ０２膜３、訃・・Ｃ
ＶＤ Ｓｉ３Ｎ４膜 ４・・・レジスト（第１の材料５
５．６，７・・・Ｓｉｏ２膜（第２〕４」料）９・・・
多孔質シリコン膜 １０・・・多孔質シリコンの熱酸化膜 Ｈ，１，４・・・熱酸化膜 １２・・・ＣＶＤ ５ｉ０２膜又はＣＶＤポリＳｉ膜
１・）１３・・・ＣＶＤ Ｓｉ３Ｎ４膜 Ａ、Ｂ、Ｃ，Ｄ、Ｅ・・・シリコン領域ａ、 ｂ、 ｃ
・・・溝 特許出願人 日本電信電話公社 。 代理人弁理士 中村純之助 。 ２４ １１ と 才３図
。 の一実施例を示す工程図、第２図ｔａｌ〜ｔｅｌは本発
明の半導体装置の製造方法の別の一実施例を示す工程図
、第３図＋ａｌ 〜ｔｃ）および第４図ｆａｌ 〜ｉｃ
ｌはそれぞ・１゜れ第１図ｆｊｌまたは第２図ｔｅｌの
工程の後に引き続い。 て行われる製造方法の一実施例を示す工程図であ゛る。 １・・・シリコン基板 ２・・５ｉ０２膜３、訃・・Ｃ
ＶＤ Ｓｉ３Ｎ４膜 ４・・・レジスト（第１の材料５
５．６，７・・・Ｓｉｏ２膜（第２〕４」料）９・・・
多孔質シリコン膜 １０・・・多孔質シリコンの熱酸化膜 Ｈ，１，４・・・熱酸化膜 １２・・・ＣＶＤ ５ｉ０２膜又はＣＶＤポリＳｉ膜
１・）１３・・・ＣＶＤ Ｓｉ３Ｎ４膜 Ａ、Ｂ、Ｃ，Ｄ、Ｅ・・・シリコン領域ａ、 ｂ、 ｃ
・・・溝 特許出願人 日本電信電話公社 。 代理人弁理士 中村純之助 。 ２４ １１ と 才３図
Claims (1)
- 【特許請求の範囲】 １、 シリコン基板の表面のシリコン領域の周辺に、多
孔質シリコン酸化膜がシリコン基板の表面“からシリコ
ン基板の内部に向かって存在し、かつ゛該シリコン領域
と該多孔質シリコン酸化膜領域との境界に絶縁層が介在
する構造を有する半導体装置において、該絶縁層の少な
（とも一部分が耐酸Ｉｌｌ化性材料からなることを特徴
とする半導体装置。・２、特許請求の範囲第１項記載の
半導体装置に・おいて、介在する前記絶縁層の表面に近
い部分が・酸化シリコンからなり、残りの部分が耐酸化
性材料からなることを特徴とする半導体装置。 ｌ）３
、第１の耐酸化性材料を表面に有するシリコ・ン基板上
に、第１の材料を堆積した後パターン形・成し、この」
二に方向性を有する膜堆積法によって・第２の材料を全
面に堆積し、エツチングによって。 第１の材料のパターンの縁に付着した第２の材料２′１
を除去することにより、第１の材料と第２の材料。 によって溝を形成し、この溝の底に露出した基板゛材料
をエツチングして基板に溝を形成し２次に第゛２の材料
を除去し、第１の利料をマスクにしてこ。 れに覆われていない領域の第１の耐酸化性材料を”除去
し１次に基板に第２の耐酸化性材料を堆積す。 ることにより、基板の溝の「１川こ第２の耐酸化性材。 料を充填するとともに、パターン形成された第１゛の耐
酸化性材料の−にも第２の耐酸化性材料で被覆”し５次
に方向性エツチングを行うことにより、ハｌｌｌターン
形成された第１の耐酸化性材料の側壁なら・びに溝の中
に充填した第２の耐酸化性材料を残し・。 それ以外の領域に堆積された第２の耐酸化性材料゛をエ
ツチングしてシリコン基板を露出し５次に第。 Ｊの耐酸化性材料で被覆していないシリコン基板１１を
陽極化成によって多孔質化し、熱酸化によって・この多
孔質領域を熱酸化膜にする工程を含むことを特徴とする
半導体装置の製造方法。 ４、特許請求範囲第３項記載の半導体装置の製造方法に
おいて、埋め込まれた前記熱酸化膜を形２゛″成後、素
子領域とそれ以外の領域の境界の溝に充填された耐熱性
材料の全部又は一部をエツチングによって除去し、しか
る後、基板を熱酸化し、こ。 の溝の中に薄膜堆積法によって絶縁物又は半導体。 の材料を充填し９表面を平坦にすることを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149036A JPH067573B2 (ja) | 1983-08-15 | 1983-08-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149036A JPH067573B2 (ja) | 1983-08-15 | 1983-08-15 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6041242A true JPS6041242A (ja) | 1985-03-04 |
| JPH067573B2 JPH067573B2 (ja) | 1994-01-26 |
Family
ID=15466253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58149036A Expired - Lifetime JPH067573B2 (ja) | 1983-08-15 | 1983-08-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH067573B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5028559A (en) * | 1989-03-23 | 1991-07-02 | Motorola Inc. | Fabrication of devices having laterally isolated semiconductor regions |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111042A (en) * | 1980-12-27 | 1982-07-10 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1983
- 1983-08-15 JP JP58149036A patent/JPH067573B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111042A (en) * | 1980-12-27 | 1982-07-10 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5028559A (en) * | 1989-03-23 | 1991-07-02 | Motorola Inc. | Fabrication of devices having laterally isolated semiconductor regions |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH067573B2 (ja) | 1994-01-26 |
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