JPH05109650A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05109650A JPH05109650A JP27164091A JP27164091A JPH05109650A JP H05109650 A JPH05109650 A JP H05109650A JP 27164091 A JP27164091 A JP 27164091A JP 27164091 A JP27164091 A JP 27164091A JP H05109650 A JPH05109650 A JP H05109650A
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- Japan
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- insulating film
- film
- electrode
- resist
- electrodes
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】“す”が生じない良好な層間絶縁膜を形成す
る。 【構成】拡散工程済みのＳｉ基板１にＳｉＯ2 ２膜を堆
積したのち、レジスト３をマスクとしてＳｉＯ2 膜２を
ドライエッチングする。つぎにＴｉ４／Ｐｔ５を蒸着し
てから、レジスト３とともに不要のＴｉ４／Ｐｔ５を除
去する。つぎに無電解金めっきを行なってＴｉ４／Ｐｔ
５上のみにＡｕ６を形成する。つぎにＳｉＯ2 膜７を形
成してから、Ｔｉ／Ｐｔ／Ａｕ８からなる上層電極を形
成する。 【効果】電極の間隔が狭く、電極の厚さ／電極の間隔が
２以上でも、電極の断面形状が逆テーパーでも、隙間な
く絶縁膜を埋めることができる。平坦部に形成された絶
縁膜と同等の良好な絶縁膜が電極間にも形成される。
る。 【構成】拡散工程済みのＳｉ基板１にＳｉＯ2 ２膜を堆
積したのち、レジスト３をマスクとしてＳｉＯ2 膜２を
ドライエッチングする。つぎにＴｉ４／Ｐｔ５を蒸着し
てから、レジスト３とともに不要のＴｉ４／Ｐｔ５を除
去する。つぎに無電解金めっきを行なってＴｉ４／Ｐｔ
５上のみにＡｕ６を形成する。つぎにＳｉＯ2 膜７を形
成してから、Ｔｉ／Ｐｔ／Ａｕ８からなる上層電極を形
成する。 【効果】電極の間隔が狭く、電極の厚さ／電極の間隔が
２以上でも、電極の断面形状が逆テーパーでも、隙間な
く絶縁膜を埋めることができる。平坦部に形成された絶
縁膜と同等の良好な絶縁膜が電極間にも形成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に層間絶縁膜の形成方法に関するものである。
関し、特に層間絶縁膜の形成方法に関するものである。
【０００２】
【従来の技術】従来の層間絶縁膜の形成方法について、
図３（ａ）〜（ｄ）を参照して説明する。
図３（ａ）〜（ｄ）を参照して説明する。
【０００３】はじめに図３（ａ）に示すように、拡散工
程済みのＳｉ（シリコン）基板１の全面に厚さ１５０ｎ
ｍのＴｉ（チタン）４および厚さ１２０ｎｍのＰｔ（白
金）を蒸着する。 つぎに図３（ｂ）に示すように、レ
ジスト３をマスクとして電解金めっきを行なって、電極
となる厚さ１．５μｍのＡｕ（金）を得る。
程済みのＳｉ（シリコン）基板１の全面に厚さ１５０ｎ
ｍのＴｉ（チタン）４および厚さ１２０ｎｍのＰｔ（白
金）を蒸着する。 つぎに図３（ｂ）に示すように、レ
ジスト３をマスクとして電解金めっきを行なって、電極
となる厚さ１．５μｍのＡｕ（金）を得る。
【０００４】つぎに図３（ｃ）に示すように、有機洗浄
によりレジスト３を除去し、Ａｕ６をマスクとしてＰｔ
５およびＴｉ４をドライエッチングする。
によりレジスト３を除去し、Ａｕ６をマスクとしてＰｔ
５およびＴｉ４をドライエッチングする。
【０００５】つぎに図３（ｄ）に示すように、全面に層
間絶縁膜となる厚さ２μｍのＳｉＯ2 （酸化シリコン）
膜２を堆積する。
間絶縁膜となる厚さ２μｍのＳｉＯ2 （酸化シリコン）
膜２を堆積する。
【０００６】
【発明が解決しようとする課題】従来の層間絶縁膜の形
成方法では、電極の間隔が０．６μｍ以下あるいは、電
極の厚さ／電極の間隔が２以上になると、層間絶縁膜を
電極間に埋め込むことが困難になる。図３（ｄ）に示す
ように、層間絶縁膜の中に“す”９ができる。
成方法では、電極の間隔が０．６μｍ以下あるいは、電
極の厚さ／電極の間隔が２以上になると、層間絶縁膜を
電極間に埋め込むことが困難になる。図３（ｄ）に示す
ように、層間絶縁膜の中に“す”９ができる。
【０００７】“す”９を防ぐためにコンフォーマルに成
長する条件で層間絶縁膜を形成しても、電極の断面形状
が８３°以下の逆テーパーのところは完全に埋め込むこ
とはできない。
長する条件で層間絶縁膜を形成しても、電極の断面形状
が８３°以下の逆テーパーのところは完全に埋め込むこ
とはできない。
【０００８】さらに電極間で層間絶縁膜の密度が低くな
るなど、膜質が悪くなるという問題があった。
るなど、膜質が悪くなるという問題があった。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の一主面上に第１の絶縁膜を堆積
する工程と、前記第１の絶縁膜の上にレジストパターン
を形成する工程と、前記レジストパターンをマスクとし
て前記第１の絶縁膜を選択エッチングして開口を形成す
る工程と、全面に金属薄膜を堆積してから前記レジスト
パターンとともに不要の前記金属薄膜をリフトオフする
工程と、無電解金めっきにより前記開口の前記金属薄膜
表面に金埋込層を形成する工程と、前記第１の絶縁膜お
よび前記金埋込層の上に第２の絶縁膜を堆積する工程と
を含むものである。
造方法は、半導体基板の一主面上に第１の絶縁膜を堆積
する工程と、前記第１の絶縁膜の上にレジストパターン
を形成する工程と、前記レジストパターンをマスクとし
て前記第１の絶縁膜を選択エッチングして開口を形成す
る工程と、全面に金属薄膜を堆積してから前記レジスト
パターンとともに不要の前記金属薄膜をリフトオフする
工程と、無電解金めっきにより前記開口の前記金属薄膜
表面に金埋込層を形成する工程と、前記第１の絶縁膜お
よび前記金埋込層の上に第２の絶縁膜を堆積する工程と
を含むものである。
【００１０】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｅ）を参照して説明する。
〜（ｅ）を参照して説明する。
【００１１】はじめに図１（ａ）に示すように、拡散工
程済みのＳｉ基板１の全面に厚さ１．５μｍのＳｉＯ2
膜２を堆積する。
程済みのＳｉ基板１の全面に厚さ１．５μｍのＳｉＯ2
膜２を堆積する。
【００１２】つぎに図１（ｂ）に示すように、レジスト
３をマスクとしてドライエッチングを行なう。このとき
開口の表面にＳｉＯ2 膜２が残らないようにする。
３をマスクとしてドライエッチングを行なう。このとき
開口の表面にＳｉＯ2 膜２が残らないようにする。
【００１３】つぎに図１（ｃ）に示すように、全面に厚
さ１５０ｎｍのＴｉ４および厚さ１２０ｎｍｎのＰｔ５
を蒸着する。
さ１５０ｎｍのＴｉ４および厚さ１２０ｎｍｎのＰｔ５
を蒸着する。
【００１４】つぎに図１（ｄ）に示すように、有機洗浄
によりレジスト３とともにＳｉＯ2 膜２上の不要のＴｉ
４およびＰｔ５をリフトオフする。つぎに無電解金めっ
きを行なってＴｉ４／Ｐｔ５上のみに厚さ１．２μｍの
Ａｕ６を形成する。
によりレジスト３とともにＳｉＯ2 膜２上の不要のＴｉ
４およびＰｔ５をリフトオフする。つぎに無電解金めっ
きを行なってＴｉ４／Ｐｔ５上のみに厚さ１．２μｍの
Ａｕ６を形成する。
【００１５】つぎに図１（ｅ）に示すように、厚さ１μ
ｍのＳｉＯ2 膜７を堆積する。つぎに選択エッチングに
よりスルーホールを開口したのち、Ｔｉ／Ｐｔ／Ａｕ８
からなる上層電極を形成する。
ｍのＳｉＯ2 膜７を堆積する。つぎに選択エッチングに
よりスルーホールを開口したのち、Ｔｉ／Ｐｔ／Ａｕ８
からなる上層電極を形成する。
【００１６】つぎに本発明の第２の実施例について、図
２（ａ）〜（ｅ）を参照して説明する。
２（ａ）〜（ｅ）を参照して説明する。
【００１７】はじめに図２（ａ）に示すように、拡散工
程済みのＳｉ基板１の全面に厚さ１．５μｍのＳｉＯ2
膜２を堆積する。
程済みのＳｉ基板１の全面に厚さ１．５μｍのＳｉＯ2
膜２を堆積する。
【００１８】つぎに図２（ｂ）に示すように、レジスト
３をマスクとしてドライエッチングを行なう。このとき
開口の表面にＳｉＯ2 膜２が残らないようにする。
３をマスクとしてドライエッチングを行なう。このとき
開口の表面にＳｉＯ2 膜２が残らないようにする。
【００１９】つぎに図２（ｃ）に示すように、有機洗浄
によりレジスト３を除去してから全面に厚さ１５０ｎｍ
のＴｉ４および厚さ１２０ｎｍｎのＰｔ５を蒸着する。
によりレジスト３を除去してから全面に厚さ１５０ｎｍ
のＴｉ４および厚さ１２０ｎｍｎのＰｔ５を蒸着する。
【００２０】つぎに図２（ｄ）に示すように、ＮＨ3 Ｏ
Ｈ（アンモニア）およびＨ2 Ｏ2 （過酸化水素）３から
なる水溶液により、酸化膜２上のみＴｉ４をオーバーエ
ッチングしてその上のＰｔ５を除去する。つぎに無電解
金めっきを行なってＴｉ４／Ｐｔ５上のみに厚さ１．２
μｍのＡｕ６を形成する。
Ｈ（アンモニア）およびＨ2 Ｏ2 （過酸化水素）３から
なる水溶液により、酸化膜２上のみＴｉ４をオーバーエ
ッチングしてその上のＰｔ５を除去する。つぎに無電解
金めっきを行なってＴｉ４／Ｐｔ５上のみに厚さ１．２
μｍのＡｕ６を形成する。
【００２１】つぎに図２（ｅ）に示すように、厚さ１μ
ｍのＳｉＯ2 膜７を堆積する。つぎに選択エッチングに
よりスルーホールを開口したのち、Ｔｉ／Ｐｔ／Ａｕ８
からなる上層電極を形成する。
ｍのＳｉＯ2 膜７を堆積する。つぎに選択エッチングに
よりスルーホールを開口したのち、Ｔｉ／Ｐｔ／Ａｕ８
からなる上層電極を形成する。
【００２２】本実施例ではレジスト３を除去してからＴ
ｉ／Ｐｔ蒸着を行なうので、Ｔｉ／Ｐｔ膜厚がより均一
になるという効果がある。
ｉ／Ｐｔ蒸着を行なうので、Ｔｉ／Ｐｔ膜厚がより均一
になるという効果がある。
【００２３】
【発明の効果】電極の間隔が０．６μｍ以下でも、電極
の厚さ／電極の間隔が２以上でも、さらに電極の断面形
状が８３°以下の逆テーパーでも、隙間なく絶縁膜を形
成することができるようになった。平坦部に形成されて
いる絶縁膜と全く同等の良好な絶縁膜を、電極間にも形
成することができた。
の厚さ／電極の間隔が２以上でも、さらに電極の断面形
状が８３°以下の逆テーパーでも、隙間なく絶縁膜を形
成することができるようになった。平坦部に形成されて
いる絶縁膜と全く同等の良好な絶縁膜を、電極間にも形
成することができた。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図３】従来技術による層間絶縁膜の形成方法を示す断
面図である。
面図である。
１ Ｓｉ基板 ２ ＳｉＯ2 膜 ３ レジスト ４ Ｔｉ ５ Ｐｔ ６ Ａｕ ７ ＳｉＯ2 膜 ８ Ｔｉ／Ｐｔ／Ａｕ ９ す
Claims (1)
- 【請求項１】 半導体基板の一主面上に第１の絶縁膜を
堆積する工程と、前記第１の絶縁膜の上にレジストパタ
ーンを形成する工程と、前記レジストパターンをマスク
として前記第１の絶縁膜を選択エッチングして開口を形
成する工程と、全面に金属薄膜を堆積してから前記レジ
ストパターンとともに不要の前記金属薄膜をリフトオフ
する工程と、無電解金めっきにより前記開口の前記金属
薄膜表面に金埋込層を形成する工程と、前記第１の絶縁
膜および前記金埋込層の上に第２の絶縁膜を堆積する工
程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27164091A JPH05109650A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27164091A JPH05109650A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109650A true JPH05109650A (ja) | 1993-04-30 |
Family
ID=17502872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27164091A Pending JPH05109650A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05109650A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018046237A (ja) * | 2016-09-16 | 2018-03-22 | 株式会社東芝 | 半導体装置およびその製造方法 |
-
1991
- 1991-10-21 JP JP27164091A patent/JPH05109650A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018046237A (ja) * | 2016-09-16 | 2018-03-22 | 株式会社東芝 | 半導体装置およびその製造方法 |
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