KR20000027843A - 반도체장치의 플러그용 전극의 패터닝방법 - Google Patents
반도체장치의 플러그용 전극의 패터닝방법 Download PDFInfo
- Publication number
- KR20000027843A KR20000027843A KR1019980045879A KR19980045879A KR20000027843A KR 20000027843 A KR20000027843 A KR 20000027843A KR 1019980045879 A KR1019980045879 A KR 1019980045879A KR 19980045879 A KR19980045879 A KR 19980045879A KR 20000027843 A KR20000027843 A KR 20000027843A
- Authority
- KR
- South Korea
- Prior art keywords
- plug
- electrode
- patterning
- semiconductor device
- polycrystalline silicon
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 31
- 238000000059 patterning Methods 0.000 title claims abstract description 21
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000000151 deposition Methods 0.000 claims abstract description 16
- 238000009792 diffusion process Methods 0.000 claims abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 238000005137 deposition process Methods 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 10
- 239000010703 silicon Substances 0.000 abstract description 10
- 230000007547 defect Effects 0.000 abstract description 8
- 239000002245 particle Substances 0.000 abstract description 6
- 238000005530 etching Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- 238000005452 bending Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체장치의 플러그용 전극의 패터닝방법에 관한 것으로, 본 발명에 따르는 플러그용 전극 형성방법은 반도체 장치의 플러그용 전극 증착 공정에 있어서 다결정 실리콘을 증착하는 단계; B 또는 P 이 함유된 도프트 산화막을 증착하는 단계; 및 마스크 및 패터닝하는 단계를 포함함을 특징으로 한다. 본 발명에 따르면, 플러그용 전극 형성과정에서 에치백시 입자의 발생을 줄이고, 표면의 거칠기 및 굴곡 등에 따른 마스크 불량이 최소화되고, 종래의 방법에서 굴곡 부분에 증착되는 반사 방지막의 잔류로 인한 결함과 무관한 공정을 실시할 수 있다는 장점이 있다.
Description
본 발명은 반도체장치의 플러그용 전극의 패터닝 방법에 관한 것이며, 특히 반도체장치 제조과정에서 플러그 폴리용 전극을 패터닝할 때 발생되는 마스크 불량을 억제하는 동시에 전극용 증착 실리콘막 식각시 발생하는 입자성 결함을 현저하게 감소시킬 수 있고 식각 공정의 마진을 충분히 확보할 수 있는 플러그용 전극의 패터닝 방법에 관한 것이다.
반도체장치가 고집적화 됨에 따라 소자의 크기 및 선폭 등의 감소는 필연적인 사항이 되었으며, 이에 따라 미세선폭의 구현 기술은 반도체장치 제작에 핵심 기술이 되고 있다. 특히, 회로의 선폭이 작을수록 좁은 공간에 단차가 크고 크기가 작은 콘택홀을 형성시키는 기술이 요구되고 있는 실정에서 과도하게 단차가 형성되는 콘택부위나 직선적 설계로 인하여 필요부분에 접합시키기 어려운 전극의 연결에 적용될 수 있는 플러그용 전극은 콘택홀 형성 공정의 마진을 최대한 확보해주면서 원하는 소자적 특성을 얻을 수 있다는 장점으로 인하여 고집적 반도체 소자의 제조에 있어서 필수적으로 필요한 공정이 되고 있다.
이러한 플러그용 전극을 형성하기 위한 종래의 방법은 주로 다결정 실리콘을 사용하고 있으며, 이를 도 1을 참조하여 설명하면 다음과 같다.
즉, 도 1A 와 같이 실리콘 기판(11)에 게이트전극(12)을 형성시키고 주변에 형성될 전극과 절연할 목적으로 실리콘 산화막(13)을 형성한 후 플러그용 전극을 형성하기 위해 CVD 공정을 이용하여 비정질 실리콘(14)을 증착한다. 이렇게 비정질 실리콘이 증착된 표면을 식각하여 표면의 굴곡과 단차, 표면 거칠기 등을 개선한 다음 도 1B 와 같이 난반사방지막(16)을 증착한 후 마스크 및 식각 공정을 통해 플러그 전극을 패터닝한다.
따라서, 종래의 플러그용 전극 형성 공정에서는 비정질 실리콘과 결정 실리콘 간의 식각 비율의 차이로 인한 식각후 표면의 거칠기로 인한 마스크의 불량현상이 발생하고, 비정질 실리콘의 막 증착후 후속되는 에치백 공정시 비정질 실리콘의 식각 특성으로 인해 제어하기 어려운 입자들이 상당량 발생되며, 비정질 실리콘의 증착속도가 현저하게 느리다는 문제가 있다.
그러므로, 플러그로 사용되는 폴리 실리콘의 막질을 비정질로 한다는 것은 일단 식각율의 차이에 따른 거친 표면의 발생율이 적어져 마스크 불량이 감소하는 잇점은 있으나, 비정질 실리콘의 증착 속도의 현저한 차이로 인한 수율의 저하, 후속 에치백 공정에서 입자 제어의 어려움 등의 문제점을 안고 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 종래의 비정질 실리콘을 이용하는 플러그용 전극형성방법의 문제점인 증착속도의 저하 및 에치백시 입자가 발생하는 문제점을 해결하기 위해 플러그로 사용할 폴리실리콘 막으로 비정질 실리콘 대신에 완전 결정화된 다결정 실리콘을 증착한 뒤에 B 나 P 가 함유된 도프트 산화막을 증착함으써 에치백시 입자의 발생을 줄이고, 증착속도를 높일 수 있는 플러그용 전극을 패터닝하는 방법을 제공하는 데에 있다.
도 1a 및 도 1b 은 종래의 플러그용 전극 패터닝 방법을 설명하기 위한 단면도이다.
도 2 내지 도 5는 본 발명에 따르는 플러그용 전극 패터닝 공정을 설명하기 위한 단면도이다.
* 도면 중의 주요 부분에 대한 부호설명*
11 : 실리콘 기판 14 : 플러그용 다결정 실리콘막
15 : 산화실리콘막 16 : 도프트 산화막
17 : 산화실리콘막 18 : 감광막
상기 기술적 과제를 달성하기 위한 본 발명에 따르는 플러그용 전극 형성방법은 반도체 장치의 플러그용 전극 증착 공정에 있어서 다결정 실리콘을 증착하는 단계; B 또는 P 이 함유된 도프트 산화막을 증착하는 단계; 및 마스크 및 패터닝하는 단계를 포함함을 특징으로 한다.
본 발명의 플러그용 전극의 패터닝 방법에서 다결정 실리콘으로는 P 도프트 다결정 실리콘 또는 도핑되지 않은 다결정 실리콘을 증착할 수 있다.
본 발명의 플러그용 전극의 패터닝 방법에서 P 도프트 다결정 실리콘을 증착할 경우에는 B 이나 P 의 확산을 막아주는 산화막을 50~1000Å 두께로 증착하는 단계를 추가로 수행하는 것이 바람직하다.
본 발명의 플러그용 전극의 패터닝 방법에서 B 또는 P 이 함유된 도프트 다결정 실리콘막은 200Å 이상 증착하는 것이 바람직하다.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도 2 내지 도 5는 본 발명에 따르는 플러그용 전극의 패터닝방법을 설명하기 위한 단면도이다.
먼저 종래의 방법을 이용하여 실리콘 기판(11) 위에 게이트전극 및 게이트 스페이서 산화막을 형성시킨 다음 CVD 공정으로 Si2H6또는 SiH4가스와 PH3가스를 사용하여 P 도프트 다결정 실리콘막(14)을 200~5000Å 두께로 증착한다.
여기에 B 이나 P 의 확산을 막아주는 산화막(15)을 50~1000Å 두께로 증착한 다음, B 또는 P 이 함유된 도프트 산화막(17)을 200Å 이상 두께로 증착한다. 그 위에 마스크 작업을 위한 CVD 산화막(18)을 50~1000Å 두께로 증착한 다음, 플러그용 전극을 형성시키기 위해 도 2 와 같이 감광막 마스크(19) 작업을 실시한다.
이렇게 형성된 마스크를 따라 도 3과 같이 산화막층(15, 17, 18) 을 식각하여 패터닝하고 감광막(19)을 제거한 다음, 도 4 와 같이 플러그 전극인 다결정 실리콘층(14)을 식각한다.
그 다음으로 도 5 에서와 같이 패터닝된 산화막층(15, 17, 18)을 제거하기 위해 전면 식각을 실시한 뒤, HF 가 함유된 세정을 실시하여 전극에 남아 있는 산화막을 완전히 제거한다.
이후의 공정은 종래의 반도체 장치의 후속 제조공정을 실시한다.
한편, 본 발명은 상술한 실시예에 한정되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 많은 변형, 예를 들어 반도체 장치 제조공정중의 다양한 플러그용 전극을 형성하는 공정에서 구현이 가능하다.
본 발명에 따르면, 종래의 플러그용 전극의 패터닝 방법과 비교하여 실리콘 식각시 입자의 발생을 억제하여 입자성 결함의 발생을 방지할 수 있으며, 표면의 거칠기 및 굴곡 등에 따른 마스크 불량이 최소화되고, 종래의 방법에서 굴곡 부분에 증착되는 반사 방지막의 잔류로 인한 결함과 무관한 공정을 실시할 수 있다는 장점이 있다.
Claims (4)
- 반도체 장치의 플러그용 전극 증착 공정에 있어서, 다결정 실리콘을 증착하는 단계;B 또는 P 이 함유된 도프트 산화막을 증착하는 단계;및 마스크 및 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 플러그용 전극의 패터닝 방법.
- 제 1 항에 있어서, 다결정 실리콘으로는 P 도프트 다결정 실리콘 또는 도핑되지 않은 다결정 실리콘을 사용하는 것을 특징으로 하는 반도체장치의 플러그용 전극의 패터닝 방법.
- 제 1 항에 있어서, 다결정 실리콘으로 P 도프트 다결정 실리콘을 증착한 다음 추가로 B 이나 P 의 확산을 막아주는 산화막을 50~1000Å 두께로 증착하는 것을 특징으로 하는 반도체장치의 플러그용 전극의 패터닝 방법.
- 제 1 항에 있어서, B 또는 P 이 함유된 도프트 다결정 실리콘막은 200Å 이상 증착하는 것을 특징으로 하는 반도체장치의 플러그용 전극의 패터닝 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980045879A KR20000027843A (ko) | 1998-10-29 | 1998-10-29 | 반도체장치의 플러그용 전극의 패터닝방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980045879A KR20000027843A (ko) | 1998-10-29 | 1998-10-29 | 반도체장치의 플러그용 전극의 패터닝방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000027843A true KR20000027843A (ko) | 2000-05-15 |
Family
ID=19556188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980045879A KR20000027843A (ko) | 1998-10-29 | 1998-10-29 | 반도체장치의 플러그용 전극의 패터닝방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000027843A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101674196B1 (ko) * | 2015-07-06 | 2016-11-08 | (주)신우이엔지 | 체결장치 |
-
1998
- 1998-10-29 KR KR1019980045879A patent/KR20000027843A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101674196B1 (ko) * | 2015-07-06 | 2016-11-08 | (주)신우이엔지 | 체결장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100255663B1 (ko) | 알루미늄막의 식각방법 및 반도체장치의 배선층 형성방법 | |
| KR100406580B1 (ko) | 반도체 소자의 콘택 플러그 형성방법 | |
| KR100471401B1 (ko) | 반도체소자의 콘택 패드 형성 방법 | |
| KR20000027843A (ko) | 반도체장치의 플러그용 전극의 패터닝방법 | |
| KR100495909B1 (ko) | 하드마스크의 경사 프로파일을 방지할 수 있는 ＡｒＦ노광원을 이용한 반도체소자 제조 방법 | |
| US5872055A (en) | Method for fabricating polysilicon conducting wires | |
| KR100447219B1 (ko) | 반도체소자의제조방법 | |
| KR100585084B1 (ko) | 반도체 소자의 셀프 얼라인 콘택 식각 방법 | |
| KR0151382B1 (ko) | 반도체 소자의 배선 형성공정 | |
| KR100228275B1 (ko) | 반도체 장치의 제조 방법 | |
| KR100205095B1 (ko) | 반도체 소자의 비트라인 형성방법 | |
| KR0161394B1 (ko) | 반도체장치의 트랜지스터 제조방법 | |
| KR100277857B1 (ko) | 반도체 소자의 제조방법 | |
| KR20010008407A (ko) | 반도체장치의 전극형성방법 | |
| KR100262532B1 (ko) | 반도체 소자의 폴리실리콘 패턴 형성 방법 | |
| KR19980025631A (ko) | 반도체 소자의 제조 방법 | |
| KR20020046777A (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR960006960B1 (ko) | 반도체 소자의 평탄화 방법 | |
| KR0130379B1 (ko) | 반도체장치의 제조방법 | |
| KR100524812B1 (ko) | 불화아르곤 전사법을 이용한 비트라인 형성 방법 | |
| KR100519644B1 (ko) | 반도체 소자의 게이트 형성 방법 | |
| KR20020046778A (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR100465635B1 (ko) | 반도체 소자의 커패시터 형성방법 | |
| KR100477817B1 (ko) | 반도체장치제조방법 | |
| KR100265835B1 (ko) | 반도체소자의금속배선형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |