KR20010008407A - 반도체장치의 전극형성방법 - Google Patents

반도체장치의 전극형성방법 Download PDF

Info

Publication number
KR20010008407A
KR20010008407A KR1019980045874A KR19980045874A KR20010008407A KR 20010008407 A KR20010008407 A KR 20010008407A KR 1019980045874 A KR1019980045874 A KR 1019980045874A KR 19980045874 A KR19980045874 A KR 19980045874A KR 20010008407 A KR20010008407 A KR 20010008407A
Authority
KR
South Korea
Prior art keywords
electrode
forming
plug
semiconductor device
polycrystalline silicon
Prior art date
Application number
KR1019980045874A
Other languages
English (en)
Inventor
전광석
채수진
김동준
우상호
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019980045874A priority Critical patent/KR20010008407A/ko
Publication of KR20010008407A publication Critical patent/KR20010008407A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3215—Doping the layers
    • H01L21/32155—Doping polycristalline - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 반도체장치의 플러그용 전극형성방법에 관한 것으로, 반도체 장치의 플러그용 전극 증착 공정에 있어서, 반도체 장치의 플러그용 전극 증착 공정에 있어서, 실리콘 기판상에 게이트전극 및 절연막을 형성하는 단계; 마스크 및 식각공정을 통해 콘택홀을 형성하고 산화막을 형성하는 단계; 다결정 실리콘막을 570℃ 이상의 온도에서 증착시키는 단계; 600℃ 이상의 고온에서 어닐링하는 단계; 및 에치백 공정을 포함하는 것을 특징으로 한다. 본 발명에 따르면, 플러그용 전극 형성과정에서 에치백시 입자의 발생을 줄이고, 플러그용 폴리실리콘의 증착속도를 높여 생산성을 향상시킬 수 있고, 후속되는 마스크 공정의 불량율을 극소화시킬 수 있다.

Description

반도체장치의 전극형성방법
본 발명은 반도체장치의 플러그용 전극형성방법에 관한 것이며, 특히 반도체장치 제조과정에서 과도하게 단차가 형성되는 콘택부위나 직선적 설계이어서 필요한 부분에 접합시키기 어려운 전극의 연결을 위해 사용할 수 있는 플러그용 전극을 형성시키는 방법에 관한 것이다.
반도체장치가 고집적화 됨에 따라 소자의 크기 및 선폭 등의 감소는 필연적인 사항이 되었으며, 이에 따라 미세선폭의 구현 기술은 반도체장치 제작에 핵심 기술이 되고 있다. 특히, 회로의 선폭이 작을수록 좁은 공간에 단차가 크고 크기가 작은 콘택홀을 형성시키는 기술이 요구되고 있는 실정에서 과도하게 단차가 형성되는 콘택부위나 직선적 설계로 인하여 필요부분에 접합시키기 어려운 전극의 연결에 적용될 수 있는 플러그용 전극은 콘택홀 형성 공정의 마진을 최대한 확보해주면서 줄 수 있고 원하는 소자적 특성을 얻을 수 있다는 장점으로 인하여 고집적 반도체 소자의 제조에 있어서 필수적으로 필요한 공정이 되고 있다.
이러한 플러그용 전극을 형성하기 위한 종래의 방법은 주로 비정질 실리콘을 사용하고 있으며, 이를 도 1을 참조하여 설명하면 다음과 같다.
즉, 도 1a 와 같이 실리콘 기판(11)에 게이트전극(12)을 형성시키고 주변에 형성될 전극과 절연할 목적으로 실리콘 산화막(13)을 형성한 후 플러그로 사용될 비정질 실리콘(14)을 증착한다. 도 1b에서와 같이 비정질 실리콘이 증착된 표면은 전단계 공정의 단차를 따라 형성되므로 바로 마스크 공정을 실시하기 어려울 만큼 표면 굴곡이 존재하거나, 그러한 굴곡에 의해 마스크 공정에서 빛의 난반사를 억제하기 위해 증착시키는 박막이 후속 식각 공정에서 제거되지 않고 남아 플러그 전극과 여타의 전극이 접하는 부분에 불량을 일으킬 소지가 높기 때문에, 도 1b에서 보는 바와 같이 아르곤(Ar)이나 C2F6, CHF3, CF4, Cl2, SF6, O2등의 식각 가스(15)를 사용하여 에치백 공정을 실시하여 표면의 굴곡과 단차, 표면 거칠기 등을 개선하여 도 1c 후속 마스크(16) 제작 공정에서 공정 불량이 발생하는 것을 방지하여, 후속 반도체장치 제조 공정을 진행할 수 있도록 한다.
그런데, 종래의 플러그용 전극 형성 공정에서는 비정질 실리콘과 결정 실리콘 간의 식각 비율의 차이로 인한 식각후 표면의 거칠기로 인한 마스크의 불량현상을 억제하기 위하여 80% 이상의 비정질 실리콘으로 이루어진 550℃이하의 온도에서 저온 비정질 실리콘을 이용하여 플러그 폴리실리콘 막을 형성하여 왔다.
그러나, 비정질 실리콘의 막 증착후 후속되는 에치백 공정시 비정질 실리콘의 식각 특성으로 인해 제어하기 어려운 입자들이 상당량 발생되는 문제가 있다.
그러므로, 플러그로 사용되는 폴리 실리콘의 막질을 비정질로 한다는 것은, 일단 식각율의 차이에 따른 거친 표면의 발생율이 적어져 마스크 불량이 감소하는 잇점은 있으나, 비정질 실리콘의 증착 속도의 현저한 차이로 인한 수율의 저하, 후속 에치백 공정에서 입자 제어의 어려움 등의 문제점을 안고 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 종래의 비정질 실리콘을 이용하는 플러그용 전극형성방법의 문제점인 증착속도의 저하 및 에치백시 입자가 발생하는 문제점을 해결하기 위해 플러그로 사용할 폴리실리콘 막으로 비정질 실리콘 대신에 완전 결정화된 폴리실리콘을 형성함으써 에치백시 입자의 발생을 줄이고, 증착속도를 높일 수 있는 플러그용 전극 형성하는 방법을 제공하는 데에 있다.
도 1 은 종래의 플러그용 전극 형성방법을 설명하기 위한 단면도이다.
도 2 는 본 발명에 따르는 플러그용 전극 형성방법과 종래의 방법을 비교한 도면이다.
도 3 은 본 발명의 실시예에 따라 형성된 플러그용 전극을 나타낸 단면도이다.
* 도면 중의 주요 부분에 대한 부호설명*
11, 21 : 실리콘 기판 13, 23 : 실리콘 산화막
14 : 비정질 실리콘 24 : 다결정 실리콘
상기 기술적 과제를 달성하기 위한 본 발명에 따르는 플러그용 전극 형성방법은 반도체 장치의 플러그용 전극 증착 공정에 있어서, 반도체 장치의 플러그용 전극 증착 공정에 있어서, 실리콘 기판상에 게이트전극 및 절연막을 형성하는 단계; 마스크 및 식각공정을 통해 콘택홀을 형성하고 산화막을 형성하는 단계; 다결정 실리콘막을 570℃ 이상의 온도에서 증착시키는 단계; 600℃ 이상의 고온에서 어닐링하는 단계; 및 에치백 공정을 포함하는 것을 특징으로 한다.
본 발명에서와 같이 어닐링 공정을 600℃ 이상의 고온에서 실시하는 것은, 비정질 실리콘은 TEM 분석을 통해 확인해볼 때, 550℃ 이상의 온도에서는 부분적으로 결정화되기 시작하여 600℃ 이상의 온도에서는 거의 완전히 결정화되는 것으로 나타난다[참고문헌: Ted Kamins, Polycrystalline Silicon for Integrated Circuit Application, pp.52-57]는 점에 착안한 것이다.
본 발명에 따르는 플러그용 전극 형성방법에서 다결정 실리콘 막은 Si2H6또는 SiH4가스와 PH3가스를 사용하여 인시튜로 형성한 인도핑 다결정 실리콘막을 증착할 수 있다.
또한, 본 발명에 따르는 플러그용 전극 형성방법에서, 다결정 실리콘 막은 Si2H6또는 SiH4가스를 사용하여 도핑되지 않은 다결정 실리콘을 증착한 다음, 어닐링시 PH3가 포함된 가스를 사용하여 도핑할 수 있다.
본 발명에 따르는 플러그용 전극 형성방법에서, 다결정 실리콘 막을 화학기상증착법(CVD)을 사용할 수 있다.
본 발명에 따르는 플러그용 전극 형성방법에서 어닐링 단계는 600℃ 이상의 온도에서 30분 이상 고온 열처리를 하는 것이 바람직하다.
또한, 본 발명에 따르는 플러그용 전극 형성방법에서 어닐링 단계는 600℃ 이상의 온도에서 PH3가스로 도핑을 겸할 경우 더욱 완전한 다결정 실리콘을 얻을 수 있다.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도 2 는 본 발명에 따르는 플러그용 전극 형성방법을 설명하기 위하여 종래의 방법과 비교하여 도시한 도면이다.
먼저, 도 3 에서와 같이 실리콘 기판(21)에 게이트전극을 형성시키고 게이트 전극의 스페이서 산화막을 형성시킨 다음 주변에 형성될 전극과 절연할 목적으로 실리콘 산화막(23)을 형성한 후 마스크 및 식각공정을 실시하여 콘택을 형성시키고 스페이서 산화막을 형성시킨다.
여기에 LPCVD 공정으로 Si2H6또는 SiH4가스와 PH3가스를 사용하여 인사이튜(in-situ)로 P 도프트 또는 P 이 도핑되지 않은 다결정 실리콘막(24)을 570℃ 이상의 온도에서 증착한 다음 인사이튜로 600℃ 온도에서 30 분 이상 어닐링하여 플러그용 폴리를 완전 결정화시킨다.
다음으로, 전면 식각 공정을 실시하여 플러그용 전극이 후속 마스크 공정의 불량을 최소화할 수 있도록 일정 부분의 다결정 실리콘 막을 제거하고, 난반사방지막을 형성한 뒤 마스크 및 식각 공정을 거쳐 플러그용 전극이 필요한 부분만 남김으로써 본 발명에 따르는 플러그용 전극을 형성할 수 있다.
한편, 본 발명은 상술한 실시예에 한정되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 많은 변형, 예를 들어 반도체 장치 제조공정중에 사용될 수 있는 다양한 플러그용 전극을 형성하는 공정에서 구현이 가능하다.
본 발명에 따르면, 종래의 플러그용 전극과 비교하여 비정질과 결정 실리콘간의 식각률 차이로 인한 표면 거칠기를 방지할 수 있어 후속 마스크 공정에서 불량을 극소화시킬 수 있으며, 다결정 실리콘의 에치백 공정은 입자의 발생을 억제하여 안정된 결과를 얻을 수 있을 뿐만 아니라 저온에서 증착해야하는 비정질 실리콘에 비하여 증착속도가 빠른 고온 증착방법을 사용하므로 공정에 필요한 시간을 감소시킬 수 있어 생산성이 향상되는 장점이 있다.

Claims (5)

  1. 반도체 장치의 플러그용 전극 증착 공정에 있어서, 실리콘 기판상에 게이트전극 및 절연막을 형성하는 단계;
    마스크 및 식각공정을 통해 콘택홀을 형성하고 산화막을 형성하는 단계;
    다결정 실리콘막을 570℃ 이상의 온도에서 증착시키는 단계;
    600℃ 이상의 고온에서 어닐링하는 단계; 및
    에치백 공정을 포함하는 것을 특징으로 하는 반도체 장치의 플러그용 전극 형성방법.
  2. 제 1 항에 있어서, 다결정 실리콘 막은 Si2H6또는 SiH4가스와 PH3가스를 사용하여 인시튜로 형성한 인도핑 다결정 실리콘막인 것을 특징으로 하는 반도체 장치의 플러그용 전극 형성방법.
  3. 제 1 항에 있어서, 다결정 실리콘 막은 Si2H6또는 SiH4가스를 사용하여 도핑되지 않은 다결정 실리콘을 증착한 다음, 어닐링시 PH3가 포함된 가스를 사용하여 도핑하는 것을 특징으로 하는 반도체 장치의 플러그용 전극 형성방법.
  4. 제 1 항에 있어서, 어닐링 단계는 600℃ 이상의 온도에서 PH3가스로 도핑하는 과정을 겸하는 것을 특징으로 하는 반도체 장치의 플러그용 전극 형성방법.
  5. 제 1 항에 있어서, 다결정 실리콘 막을 화학기상증착법을 사용하는 것을 특징으로 하는 반도체 장치의 플러그용 전극 형성방법.
KR1019980045874A 1998-10-29 1998-10-29 반도체장치의 전극형성방법 KR20010008407A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980045874A KR20010008407A (ko) 1998-10-29 1998-10-29 반도체장치의 전극형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980045874A KR20010008407A (ko) 1998-10-29 1998-10-29 반도체장치의 전극형성방법

Publications (1)

Publication Number Publication Date
KR20010008407A true KR20010008407A (ko) 2001-02-05

Family

ID=19556183

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980045874A KR20010008407A (ko) 1998-10-29 1998-10-29 반도체장치의 전극형성방법

Country Status (1)

Country Link
KR (1) KR20010008407A (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04124857A (ja) * 1990-09-14 1992-04-24 Sony Corp 配線の形成方法
JPH05109648A (ja) * 1991-10-21 1993-04-30 Seiko Epson Corp 半導体装置の製造方法
JPH05166943A (ja) * 1991-12-16 1993-07-02 Sanyo Electric Co Ltd 半導体装置の製造方法
US5599736A (en) * 1995-06-28 1997-02-04 Vanguard International Semiconductor Corporation Fabrication method for polysilicon contact plugs
KR19980035325A (ko) * 1996-11-13 1998-08-05 김영환 반도체 소자의 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04124857A (ja) * 1990-09-14 1992-04-24 Sony Corp 配線の形成方法
JPH05109648A (ja) * 1991-10-21 1993-04-30 Seiko Epson Corp 半導体装置の製造方法
JPH05166943A (ja) * 1991-12-16 1993-07-02 Sanyo Electric Co Ltd 半導体装置の製造方法
US5599736A (en) * 1995-06-28 1997-02-04 Vanguard International Semiconductor Corporation Fabrication method for polysilicon contact plugs
KR19980035325A (ko) * 1996-11-13 1998-08-05 김영환 반도체 소자의 제조방법

Similar Documents

Publication Publication Date Title
US7465617B2 (en) Method of fabricating a semiconductor device having a silicon oxide layer, a method of fabricating a semiconductor device having dual spacers, a method of forming a silicon oxide layer on a substrate, and a method of forming dual spacers on a conductive material layer
KR960002073B1 (ko) 반도체 장치의 제조방법
KR100502673B1 (ko) 반도체소자의 티타늄막 형성방법 및 배리어금속막 형성방법
KR19980071537A (ko) 도핑된 폴리실리콘층 및 폴리실리콘층 구조물의 제조 방법 및 폴리실리콘층을 포함하는 층 및 층 구조물의 구조화 방법
KR100507344B1 (ko) 박막 트랜지스터 및 그의 제조 방법
KR100313943B1 (ko) 반도체 소자의 게이트 전극 형성 방법
KR20010008407A (ko) 반도체장치의 전극형성방법
KR101062835B1 (ko) 이중 하드마스크를 이용한 반도체 소자의 게이트전극 제조방법
KR0161394B1 (ko) 반도체장치의 트랜지스터 제조방법
KR100801727B1 (ko) 반도체 소자의 컨택 형성 방법
KR0171979B1 (ko) 반도체 소자의 게이트 전극 형성 방법
KR970011502B1 (ko) 다결정실리콘 박막트랜지스터의 제조방법
KR100641501B1 (ko) 반도체 디바이스의 금속 라인 형성 방법
KR100866119B1 (ko) 듀얼 게이트 전극 형성방법
KR20000027843A (ko) 반도체장치의 플러그용 전극의 패터닝방법
KR100448238B1 (ko) 반도체 장치 제조 방법
KR100255518B1 (ko) 반도체 소자의 텅스텐 폴리사이드 형성방법
KR100465635B1 (ko) 반도체 소자의 커패시터 형성방법
KR950000659B1 (ko) 실사이드 형성방법
KR100332134B1 (ko) 반도체소자의게이트전극형성방법
KR100321720B1 (ko) 텅스텐폴리사이드구조를가진모스트랜지스터의게이트전극형성방법
KR100494127B1 (ko) 반도체소자의 플러그 형성방법
KR20030049594A (ko) 반도체 소자의 게이트전극 형성방법
JPH0774148A (ja) ドライエッチング方法
KR20000052110A (ko) 자기정렬 콘택의 식각 정지층 식각 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application