KR20030009634A - 트렌치 소자분리 구조체 및 그 형성 방법 - Google Patents

트렌치 소자분리 구조체 및 그 형성 방법 Download PDF

Info

Publication number
KR20030009634A
KR20030009634A KR1020010044173A KR20010044173A KR20030009634A KR 20030009634 A KR20030009634 A KR 20030009634A KR 1020010044173 A KR1020010044173 A KR 1020010044173A KR 20010044173 A KR20010044173 A KR 20010044173A KR 20030009634 A KR20030009634 A KR 20030009634A
Authority
KR
South Korea
Prior art keywords
trench
pattern
liner
forming
film
Prior art date
Application number
KR1020010044173A
Other languages
English (en)
Inventor
안동호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020010044173A priority Critical patent/KR20030009634A/ko
Publication of KR20030009634A publication Critical patent/KR20030009634A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

트렌치 소자분리 구조체 및 그 형성 방법을 제공한다. 반도체기판에 트렌치 및 트렌치의 내벽을 덮는 라이너를 형성한 후, 라이너를 이방성 식각하여 트렌치 하부면을 노출시킨다. 하부면이 노출된 트렌치를 절연막으로 채운 후 어닐 공정을 실시하여 트렌치 하부면을 산화시킨다. 어닐링된 절연막을 식각하여 절연막 패턴을 형성한다. 절연막은 스핀코팅 방법으로 형성되는 SOG막인 것이 바람직하며, 어닐 공정은 700 내지 1000℃의 온도를 갖는 수증기(H20) 분위기에서 실시하는 것이 바람직하다. 이에 따라, 반도체기판의 소정영역에 형성된 트렌치, 트렌치의 측벽에 배치된 라이너 패턴, 트렌치의 하부면에 형성된 실리콘산화막 패턴 및 실리콘산화막 패턴을 덮으면서 라이너 패턴이 형성된 트렌치를 채우는 절연막 패턴을 포함하는 소자분리 구조체가 형성된다.

Description

트렌치 소자분리 구조체 및 그 형성 방법{Trench Isolation Structure And Method Of Forming The Same}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 특히 트렌치 소자분리 구조체 및 그 형성 방법에 관한 것이다.
반도체 장치의 고집적화가 요구됨에 따라, 소자활성 영역의 크기 및 후속 공정에서의 공정 마진(margin)을 좌우하는 소자분리 영역을 미세하게 형성하는 것이 필요하다. 이를 위하여, 트렌치 소자분리 방법이 널리 사용되고 있다.
통상의 트렌치 소자분리 방법은 반도체기판을 식각하여 트렌치를 형성한 후, 상기 트렌치를 채우는 절연 물질을 화학기상증착(chemical vapor deposition, CVD) 방법으로 형성하는 단계를 포함한다. 하지만, 상기 CVD 방법은 반도체 소자의 고집적화로 인한 상기 트렌치의 종횡비 증가때문에, 상기 트렌치 내부에 공극(void)이 발생되는 문제점을 가진다. 이를 극복하고자, 갭필(gapfill) 특성이 우수한 SOG(spin on glass)막을 사용하는 트렌치 소자분리 방법이 제시되었다.
상기 SOG막을 사용하는 트렌치 소자분리 방법은 반도체기판 상에 트렌치 마스크를 형성한 후, 이를 사용하여 상기 반도체기판을 식각함으로써 트렌치를 형성하는 단계를 포함한다. 이후, 상기 결과물 전면에 스핀코팅 방법으로 SOG막을 형성하여 상기 트렌치를 SOG막으로 채운 후, 어닐링(annealing)을 포함하는 치밀화 공정을 통해 상기 SOG막이 산화막의 특성을 갖도록 하는 동시에 그 밀도를 높인다. 상기 SOG막을 전면식각하여 상기 트렌치 마스크를 노출시킨 후, 상기 노출된 트렌치 마스크를 습식식각으로 제거한다.
그런데 반도체 장치의 셀 어레이 영역에서는 상기 SOG막의 치밀화 공정이 제대로 진행되지 않는 문제점을 갖는다. 이에 따라, 상기 트렌치 마스크 제거 공정에서 상기 셀 어레이 영역의 SOG막이 과도하게 리세스되어, 그 상부면이 상기 반도체기판의 상부면보다 낮아지는 현상이 발생하며, 이는 반도체 장치의 특성을 악화시키는 원인이 된다. 이를 극복하기 위한 방법으로는 상기 치밀화 공정의 어닐링을 더 실시하는 방법이 제시되었다. 하지만, 상기 추가적인 어닐링은 상기 트렌치를 산화시키며, 이는 버즈빅(bird's beak) 및 기판 결함의 원인이 된다.
본 발명이 이루고자 하는 기술적 과제는 안정된 소자분리를 위하여, SOG막을 치밀화 시킬 수 있는 트렌치 소자분리 구조체 형성 방법을 제공하는 것이다.
본 발명이 이루고자 하는 또다른 기술적 과제는 치밀화된 SOG막으로 채워진 트렌치 소자분리 구조체를 제공하는 것이다.
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 트렌치 소자분리 구조체 형성 방법을 나타내는 공정단면도들이다.
도 9는 본 발명의 바람직한 실시예에 따른 트렌치 소자분리 구조체를 나타내는 사시도이다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 트렌치의 하부면을 산화시키는 트렌치 소자분리 구조체 형성 방법을 제공한다. 이 방법은 반도체기판의 소정영역에 소자활성영역을 한정하는 트렌치를 형성하고, 상기 트렌치의 내벽을 덮는 라이너를 형성한 후, 상기 라이너를 이방성 식각하여 라이너 패턴을 형성하는 단계를 포함한다. 상기 라이너 패턴 형성을 위한 식각 공정은 상기 트렌치 하부면이 노출될 때까지 실시한다. 상기 하부면이 노출된 트렌치를 절연막으로 채운 후, 그 결과물에 대해 어닐 공정을 실시하여 상기 트렌치 하부면을 산화시킨다. 상기 절연막을 식각하여 절연막 패턴을 형성한다.
상기 절연막은 상기 트렌치를 포함하는 반도체기판 전면에 스핀코팅 방법으로 형성되는 SOG막인 것이 바람직하며, 상기 라이너는 질화막인 것이 바람직하다. 또한, 상기 어닐 공정은 700 내지 1000℃의 온도를 갖는 수증기(H20) 분위기에서 실시하는 것이 바람직하다. 또한, 상기 트렌치를 형성한 후 상기 트렌치 내벽에 열산화막을 더 형성하고, 상기 라이너를 형성한 후 산화막을 더 형성하는 것이 바람직하다.
상기한 또다른 기술적 과제를 달성하기 위하여, 본 발명은 실리콘산화막 및 어닐링된 SOG막이 차례로 적층된 트렌치 소자분리 구조체를 제공한다. 이 트렌치소자분리 구조체는 트렌치를 구비한 반도체기판, 상기 트렌치의 측벽에 형성된 라이너 패턴, 상기 라이너 패턴의 하부면보다 낮은 하부면을 가지면서 상기 트렌치의 하부면에 형성된 실리콘산화막 패턴을 포함한다. 상기 라이너 패턴이 형성된 트렌치는 상기 실리콘산화막 패턴을 덮는 절연막 패턴에 의해 채워진다.
상기 트렌치 측벽과 상기 라이너 패턴 사이에는 열산화막을 더 배치하는 것이 바람직하며, 상기 라이너 패턴과 상기 절연막 패턴 사이에는 산화막을 더 배치하는 것이 바람직하다. 또한 상기 라이너 패턴은 실리콘질화막이며, 상기 절연막 패턴은 어닐링된 SOG막인 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 트렌치 소자분리 구조체 형성 방법을 나타내는 공정단면도들이다.
도 1을 참조하면, 반도체기판(110) 상에 차례로 적층된 패드산화막, 연마저지막 및 하드마스크막을 형성한다. 상기 하드마스크막, 상기 패드질화막 및 상기패드산화막을 차례로 패터닝하여 상기 반도체기판(110)의 소정영역을 노출시킴으로써, 하드마스크 패턴(132), 패드질화막 패턴(130) 및 패드산화막 패턴(120)을 형성한다.
상기 노출되는 반도체기판(110)은 후속공정에서 식각되어 트렌치 형태의 소자분리영역이 되며, 상기 하드마스크 패턴(132) 아래의 반도체기판(110)은 소자활성영역이 된다. 바람직하게는 상기 패터닝 단계에 포함된 사진 공정의 편의를 위해, 상기 하드마스크막 상에 반사방지막(도시하지 않음)을 형성한다. 상기 하드마스크 패턴(132)는 후속 트렌치 식각 공정에서 식각마스크로 사용되는 물질막으로, 실리콘 산화막으로 형성하는 것이 바람직하다.
도 2를 참조하면, 상기 하드마스크 패턴(132)를 식각 마스크로 사용하여 상기 노출된 반도체기판(110)을 식각함으로써, 트렌치(100)를 형성한다. 상기 트렌치(100) 형성을 위한 식각 공정은 실리콘 산화막에 대해 식각 선택성을 갖는 실리콘 식각 레서피를 사용하여 이방성 식각한다.
상기 트렌치(100)의 깊이는 통상적으로 2000 내지 3000Å으로 형성하는 것이 바람직하다. 이에 따라, 비록 상기 실리콘산화막에 대해 식각 선택성을 갖는 식각 레서피를 사용할지라도, 상기 하드마스크 패턴(132)은 상기 트렌치(100) 형성을 위한 식각 공정에서 식각된다. 나아가, 후속 평탄화 공정의 안정화를 위해서는 상기 트렌치(100) 형성을 위한 식각 공정에서 상기 하드마스크 패턴(132)을 완전히 식각하여 제거하는 것이 바람직하다.
상기 트렌치(100) 형성을 위한 이방성 식각 공정은 상기 반도체기판(110)에식각 손상을 발생시킨다. 이러한 식각 손상을 치유하기 위해, 열산화 공정을 통해 상기 트렌치(100) 내벽에 열산화막(140)을 형성하는 것이 바람직하다. 상기 열산화 공정은 상기 트렌치(100)를 포함하는 반도체기판을 900℃의 온도에서 10분동안 산소(O2) 분위기에 노출시키는 방법인 것이 바람직하다.
도 3을 참조하면, 상기 열산화막(140)을 포함하는 반도체기판의 전면에 라이너(150)를 형성한다. 상기 라이너(150)는 저압 화학기상증착 기술을 통해 형성되는 실리콘질화막인 것이 바람직하다.
상기 라이너(150)는 후속 공정에서 산소 또는 소자분리막으로 사용될 SOG막 내에 포함된 탄소 등의 불순물이 상기 반도체기판(110)으로 침투하는 것을 방지하는 역할을 한다. 이를 위해, 상기 라이너(150)는 적어도 55Å 이상의 두께를 갖되, 상기 트렌치(110) 간격의 절반보다 작은 두께를 갖도록 형성하는 것이 바람직하다. 또한, 상기 라이너(150)가 형성된 반도체기판 전면에 산화막을 화학기상증착 방식으로 더 형성할 수도 있다.
도 4를 참조하면, 상기 트렌치(100) 하부면이 노출될 때까지 상기 라이너(150)가 형성된 반도체기판의 전면을 이방성 식각한다. 이에 따라, 상기 열산화막(140)은 식각되어 상기 트렌치(100)의 측벽 만을 덮는 열산화막 패턴(141)을 형성한다. 또한, 상기 라이너(150)는 상기 열산화막 패턴(141), 상기 패드산화막 패턴(120) 및 상기 연마저지막 패턴(130)의 측벽을 덮는 스페이서 형태의 라이너 패턴(151)을 형성한다. 즉, 상기 이방성 식각 공정에 의해 상기 트렌치 하부면뿐만이 아니라 상기 연마저지막 패턴(130)의 상부면도 노출된다.
본 발명은 상기 노출된 트렌치(100) 하부면을 산화시키어, 이때 나타나는 실리콘산화막의 부피 팽창을 SOG막의 치밀화에 이용하려는 방법이다. 따라서, 상기 트렌치(100)의 하부면은 노출될지라도 과도하게 리세스되지 않는 것이 바람직하다. 이를 위해, 상기 라이너 패턴(151) 형성을 위한 이방성 식각 공정은 실리콘에 대해 식각선택성을 갖는 식각 레서피를 사용하는 것이 바람직하다.
도 5를 참조하면, 상기 하부면이 노출된 트렌치를 포함하는 반도체기판 전면에 절연막(160)을 형성한다. 상기 절연막은 스핀 코팅 방법을 사용하여 형성되는 SOG막인 것이 바람직하다. 이에 따라, 상기 절연막(160)은 상기 라이너 패턴(151)이 형성된 트렌치(100)를 공극(void)없이 채우는 동시에 상기 트렌치(100)에 의한 단차를 최소화시킨다.
상기 SOG는 솔벤트(solvent)에 실록산(siloxanes) 또는 실리케이트(silicates)가 혼합된 액체 상태의 물질이다. 따라서, 상기 SOG를 절연막으로 사용하기 위해서는 상기 솔벤트를 증발시키는 열공정이 필요하다.
도 6을 참조하면, 상기 SOG로 이루어진 절연막(160)을 포함하는 반도체기판에 대해 치밀화 공정을 실시한다. 상기 치밀화 공정은 상기 절연막(160)을 포함하는 반도체기판을 10분 내지 2시간 동안 700 내지 1000℃의 온도를 갖는 수증기(H2O gas) 분위기에 노출시키는 공정이다. 이에 따라, 상기 SOG 막내에 포함된 솔벤트는 증발되어 상기 SOG 막의 부피는 수축하고, 그 결과 상기 SOG 막의 밀도는 높아진다. 또한, 상기 수증기는 상기 SOG 막 내부로 침투하여 상기 실록산 또는 실리케이트 등과 결합하여 상기 SOG 막이 실리콘 산화막의 특성을 갖도록 한다.
이때, 종래 기술에서 설명한 바와 같이, 셀 어레이 등과 같이 좁은 트렌치를 갖는 영역에선 상기 솔벤트 증발에 의한 부피 수축이 제대로 이루어지지 않는다. 이에 따라, 상기 절연막(160)은 후속 식각 공정에서 과도하게 식각되는 문제를 갖는다. 하지만, 본 발명의 경우, 상기 치밀화 공정에 의해 상기 노출된 트렌치(160)의 하부면이 상기 수증기의 산소와 반응하여, 상기 트렌치(100)의 하부면에 실리콘 산화막 패턴(170)을 형성한다. 알려진 바와 같이, 실리콘이 산소와 반응하여 실리콘산화물이 되면, 반응 결과물인 실리콘산화물은 최초의 실리콘에 비해 부피가 팽창한다. 따라서, 상기 실리콘 산화막 패턴(170)은 그 팽창한 부피만큼 상기 절연막(160)을 압박하여 상기 절연막(160)의 밀도를 높이게 된다.
도 7을 참조하면, 상기 연마저지막 패턴(130)이 노출될 때까지, 상기 치밀화 공정을 마친 상기 절연막(160)을 평탄화 식각한다. 이에 따라, 상기 연마저지막 패턴(130)과 동일한 상부면을 갖는 절연막 패턴(161)이 형성된다. 상기 절연막 패턴(161)은 상기 라이너 패턴(151)에 의해 둘러싸여진 트렌치(100)를 채운다.
상기 평탄화 식각 공정은 연마저지막 패턴(130)을 식각 저지막으로 사용한 화학기계적 연마(chemical mechanical polishing, CMP) 방법으로 실시하는 것이 바람직하다. 상기 평탄화 식각 공정은 상기 절연막 패턴(161)과 상기 반도체기판(110)의 상부면 사이의 높이차가 크지 않도록 실시하는 것이 바람직하다. 이에 따라, 상기 연마저지막 패턴(130)의 상부면은 일부 리세스될 수도 있다.
도 8을 참조하면, 상기 노출된 연마저지막 패턴(130) 및 그 하부의 상기 패드산화막 패턴(120)을 차례로 제거한다. 상기 연마저지막 패턴(130) 및 패드산화막 패턴(120) 제거를 위한 식각 공정은 각각 실리콘산화막에 대해 식각 선택성을 갖는 실리콘 질화막 식각 레서피 및 실리콘에 대해 식각 선택성을 갖는 산화막 식각 레서피로 실시하는 것이 바람직하며, 그 방법은 습식 식각의 방법인 것이 바람직하다.
이때, 상기 절연막 패턴(161)은 상기 실리콘산화막 패턴(170)의 부피 팽창에 따른 밀도 증가로 상기 습식 식각 공정에서 낮은 식각 속도를 나타내고, 그 결과 과도하게 식각되는 종래 기술의 문제점은 최소화된다.
도 9는 본 발명의 바람직한 실시예에 따른 트렌치 소자분리 구조체를 나타내는 사시도이다.
도 9를 참조하면, 반도체기판(110)의 소정영역에 소자활성영역을 한정하는 트렌치(100)가 배치된다. 상기 트렌치(100)는 상기 반도체기판(110)의 상부면으로부터의 깊이가 2000 내지 3000Å인 것이 바람직하다. 상기 트렌치(100)는 차례로 적층된 실리콘산화막 패턴(170) 및 절연막 패턴(161)으로 채워지며, 이때 상기 절연막 패턴(161)은 열처리된 SOG막인 것이 바람직하다.
상기 실리콘산화막 패턴(170) 및 절연막 패턴(161)과 상기 트렌치(100) 측벽 사이에는 라이너 패턴(151)이 배치되어, 상기 절연막 패턴(161)을 둘러싼다. 산소 및 탄소 등의 불순물이 상기 반도체기판(110)으로 침투하는 것을 방지하기 위해, 상기 라이너 패턴(151)은 실리콘 질화막인 것이 바람직하다. 또한 상기 라이너 패턴(151)과 상기 트렌치(100) 측벽 사이에는 열산화막 패턴(141)이 배치되는 것이 바람직하며, 상기 라이너 패턴(151)과 상기 절연막 패턴(161) 사이에는 산화막이 더 배치될 수도 있다. 상기 열산화막 패턴(141)은 상기 라이너 패턴(151)의 두께만큼 상기 트렌치(100)의 하부면을 덮는 돌출부를 갖는다. 이에 따라, 상기 열산화막 패턴(141)은 ㄴ 자 형태이며 그 돌출부 상에는 상기 라이너 패턴(151)이 배치된다.
상기 실리콘산화막 패턴(170)은 상기 열산화막 패턴(141)의 하부면보다 낮은 하부면을 갖는다. 따라서, 상기 트렌치(100)는 상기 열산화막(141)의 하부면과 접하는 부분보다 상기 실리콘산화막 패턴(170)의 하부면과 접하는 부분이 더 낮은 프로파일을 갖는다.
본 발명에 따르면, SOG막으로 하부면이 노출된 트렌치를 채운 후 어닐링을 실시함으로써 트렌치 하부면을 산화시킨다. 이때, 트렌치 하부면의 부피팽창 현상은 SOG막을 치밀화시킨다. 그 결과, 안정된 소자분리 구조체를 형성할 수 있다.

Claims (12)

  1. 소자활성영역을 한정하는 트렌치를 구비한 반도체기판;
    상기 트렌치의 측벽에 형성된 라이너 패턴;
    상기 라이너 패턴의 하부면보다 낮은 하부면을 가지면서 상기 트렌치의 하부면 상에 배치된 실리콘산화막 패턴; 및
    상기 실리콘산화막 패턴을 덮으면서, 상기 라이너 패턴이 형성된 트렌치를 채우는 절연막 패턴을 포함하는 것을 특징으로 하는 트렌치 소자분리 구조체.
  2. 제 1 항에 있어서,
    상기 트렌치 측벽과 상기 라이너 패턴 사이에 개재된 열산화막을 더 포함하는 트렌치 소자분리 구조체.
  3. 제 1 항에 있어서,
    상기 라이너 패턴과 상기 절연막 패턴 사이에 개재된 산화막을 더 포함하는 트렌치 소자분리 구조체.
  4. 제 1 항에 있어서,
    상기 라이너 패턴은 실리콘질화막인 것을 특징으로 하는 트렌치 소자분리 구조체.
  5. 제 1 항에 있어서,
    상기 절연막 패턴은 어닐링된 SOG막인 것을 특징으로 하는 트렌치 소자분리 구조체.
  6. 반도체기판의 소정영역에 소자활성영역을 한정하는 트렌치를 형성하는 단계;
    상기 트렌치의 내벽을 덮는 라이너를 형성하는 단계;
    상기 라이너를 이방성 식각하여 상기 트렌치 하부면을 노출시킴으로써, 라이너 패턴을 형성하는 단계;
    상기 하부면이 노출된 트렌치를 채우는 절연막을 형성하는 단계;
    상기 절연막을 포함하는 반도체기판에 대해 어닐 공정을 실시함으로써, 상기 트렌치 하부면을 산화시키는 단계; 및
    상기 절연막을 식각하여 상기 소자활성영역 사이에 개재되는 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 구조체 형성 방법.
  7. 제 6 항에 있어서,
    상기 절연막을 형성하는 단계는 상기 트렌치를 포함하는 반도체기판 전면에 스핀코팅 방법으로 SOG막을 형성하여, 상기 트렌치를 채우는 것을 특징으로 하는 트렌치 소자분리 구조체 형성 방법.
  8. 제 6 항에 있어서,
    상기 라이너는 화학기상증착 기술을 사용하여 형성되는 실리콘질화막인 것을 특징으로 하는 트렌치 소자분리 구조체 형성 방법.
  9. 제 6 항에 있어서,
    상기 어닐 공정은 수증기(H20) 분위기에서 실시하는 것을 특징으로 하는 트렌치 소자분리 구조체 형성 방법.
  10. 제 6 항에 있어서,
    상기 어닐 공정은 700 내지 1000℃의 온도에서 실시하는 것을 특징으로 하는 트렌치 소자분리 구조체 형성 방법.
  11. 제 6 항에 있어서,
    상기 트렌치를 형성한 후, 상기 트렌치 내벽에 열산화막을 더 형성하는 것을 특징으로 하는 트렌치 소자분리 구조체 형성 방법.
  12. 제 6 항에 있어서,
    상기 라이너를 형성한 후, 산화막을 더 형성하는 것을 특징으로 하는 트렌치 소자분리 구조체 형성 방법.
KR1020010044173A 2001-07-23 2001-07-23 트렌치 소자분리 구조체 및 그 형성 방법 KR20030009634A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010044173A KR20030009634A (ko) 2001-07-23 2001-07-23 트렌치 소자분리 구조체 및 그 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010044173A KR20030009634A (ko) 2001-07-23 2001-07-23 트렌치 소자분리 구조체 및 그 형성 방법

Publications (1)

Publication Number Publication Date
KR20030009634A true KR20030009634A (ko) 2003-02-05

Family

ID=27716169

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010044173A KR20030009634A (ko) 2001-07-23 2001-07-23 트렌치 소자분리 구조체 및 그 형성 방법

Country Status (1)

Country Link
KR (1) KR20030009634A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8906761B2 (en) 2012-09-10 2014-12-09 Samsung Electronics Co., Ltd. Method of manufacturing for semiconductor device using expandable material

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8906761B2 (en) 2012-09-10 2014-12-09 Samsung Electronics Co., Ltd. Method of manufacturing for semiconductor device using expandable material

Similar Documents

Publication Publication Date Title
KR100428805B1 (ko) 트렌치 소자분리 구조체 및 그 형성 방법
KR100334474B1 (ko) 트렌치 분리 구조체의 형성 방법
KR100239453B1 (ko) 반도체 소자의 소자 격리층 형성 방법
KR19990011953A (ko) 2종류의 산화막을 사용하는 트렌치 소자분리방법
JP2002043410A (ja) トレンチ素子分離方法
JP3990625B2 (ja) シャロートレンチアイソレーション方法
KR20020042251A (ko) 반도체 소자의 분리구조 제조방법
KR100613372B1 (ko) 반도체 장치의 소자 분리 영역 형성 방법
KR20030009634A (ko) 트렌치 소자분리 구조체 및 그 형성 방법
KR100505608B1 (ko) 반도체장치의 트렌치 소자분리 구조 및 그 제조방법
KR100403628B1 (ko) 반도체 장치의 소자분리 방법
KR0161722B1 (ko) 반도체소자의 소자분리 방법
JPH1126569A (ja) 半導体装置の製造方法
KR100511896B1 (ko) 에스오아이 기판의 제조방법
KR100588644B1 (ko) 반도체 소자 및 그 제조방법
KR19990004576A (ko) 반도체소자의 소자분리절연막 형성방법
KR100619395B1 (ko) 반도체 소자 제조 방법
KR20010019280A (ko) 얕은 트렌치 소자분리 방법
KR20040069804A (ko) 반도체 소자의 제조방법
KR20010109544A (ko) 반도체 장치의 소자분리막 형성 방법
KR20080025859A (ko) 반도체 장치의 패턴 매립 방법
KR19990011893A (ko) 격리영역 형성방법
KR20050015179A (ko) 트렌치 소자분리막 형성방법
KR20040008874A (ko) 반도체 장치의 소자 분리 방법
KR20010010027A (ko) 트렌치 격리 형성 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination